JPH1027868A - 半導体パッケージ及びその製造方法 - Google Patents
半導体パッケージ及びその製造方法Info
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- JPH1027868A JPH1027868A JP8354355A JP35435596A JPH1027868A JP H1027868 A JPH1027868 A JP H1027868A JP 8354355 A JP8354355 A JP 8354355A JP 35435596 A JP35435596 A JP 35435596A JP H1027868 A JPH1027868 A JP H1027868A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 132
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 229910000679 solder Inorganic materials 0.000 claims abstract description 147
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims abstract description 99
- 229910052802 copper Inorganic materials 0.000 claims abstract description 99
- 239000010949 copper Substances 0.000 claims abstract description 99
- 239000002952 polymeric resin Substances 0.000 claims abstract description 32
- 229920003002 synthetic resin Polymers 0.000 claims abstract description 32
- 238000000034 method Methods 0.000 claims abstract description 13
- 239000003822 epoxy resin Substances 0.000 claims abstract description 9
- 229920000647 polyepoxide Polymers 0.000 claims abstract description 9
- 238000007747 plating Methods 0.000 claims description 24
- 239000000758 substrate Substances 0.000 claims description 22
- 229920005989 resin Polymers 0.000 claims description 20
- 239000011347 resin Substances 0.000 claims description 20
- 230000002093 peripheral effect Effects 0.000 claims description 9
- 238000000605 extraction Methods 0.000 claims description 7
- 239000004593 Epoxy Substances 0.000 claims description 6
- 229910052737 gold Inorganic materials 0.000 claims description 6
- 229910052718 tin Inorganic materials 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 3
- 238000004080 punching Methods 0.000 claims description 3
- 239000000203 mixture Substances 0.000 claims description 2
- 230000002542 deteriorative effect Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 39
- 239000010931 gold Substances 0.000 description 14
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 12
- 229920001721 polyimide Polymers 0.000 description 5
- 239000009719 polyimide resin Substances 0.000 description 4
- 239000010409 thin film Substances 0.000 description 4
- 239000011149 active material Substances 0.000 description 3
- 239000010408 film Substances 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 238000003384 imaging method Methods 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- JYEUMXHLPRZUAT-UHFFFAOYSA-N 1,2,3-triazine Chemical compound C1=CN=NN=C1 JYEUMXHLPRZUAT-UHFFFAOYSA-N 0.000 description 1
- XQUPVDVFXZDTLT-UHFFFAOYSA-N 1-[4-[[4-(2,5-dioxopyrrol-1-yl)phenyl]methyl]phenyl]pyrrole-2,5-dione Chemical compound O=C1C=CC(=O)N1C(C=C1)=CC=C1CC1=CC=C(N2C(C=CC2=O)=O)C=C1 XQUPVDVFXZDTLT-UHFFFAOYSA-N 0.000 description 1
- RSWGJHLUYNHPMX-UHFFFAOYSA-N Abietic-Saeure Natural products C12CCC(C(C)C)=CC2=CCC2C1(C)CCCC2(C)C(O)=O RSWGJHLUYNHPMX-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- KHPCPRHQVVSZAH-HUOMCSJISA-N Rosin Natural products O(C/C=C/c1ccccc1)[C@H]1[C@H](O)[C@@H](O)[C@@H](O)[C@@H](CO)O1 KHPCPRHQVVSZAH-HUOMCSJISA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229940070259 deflux Drugs 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000004907 flux Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229920003192 poly(bis maleimide) Polymers 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- KHPCPRHQVVSZAH-UHFFFAOYSA-N trans-cinnamyl beta-D-glucopyranoside Natural products OC1C(O)C(O)C(CO)OC1OCC=CC1=CC=CC=C1 KHPCPRHQVVSZAH-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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Abstract
(57)【要約】 (修正有)
【課題】 性能低下なく面積をチップ程度に縮小する半
導体パッケージの小形化を図る。 【解決手段】 半導体パッケージは、バンプが形成され
たチップ10と、チップと電気的に接続される印刷回路
基板20と、チップの下部領域で基板底面に形成される
ソルダボール30と、チップを基板上に接着させるエポ
キシ樹脂層40とから構成される。印刷回路基板が重合
樹脂層21、銅回路パターン23及びソルダマスク22
でなり、銅回路パターンがチップのバンプとソルダボー
ルを電気的に接続させるためのチップバンプ用ランド及
びソルダボールランドを含む。製造方法は、重合樹脂基
板上に銅回路パターンを形成させ、その上にソルダマス
クを形成してチップバンプ用及びその対向面にソルダボ
ール用安着開口を形成させ、チップバンプをチップバン
プ用安着開口内に融着させ、チップとソルダマスク間に
エポキシ樹脂を充填硬化させ、ソルダボール安着開口に
ソルダボールを融着させる。
導体パッケージの小形化を図る。 【解決手段】 半導体パッケージは、バンプが形成され
たチップ10と、チップと電気的に接続される印刷回路
基板20と、チップの下部領域で基板底面に形成される
ソルダボール30と、チップを基板上に接着させるエポ
キシ樹脂層40とから構成される。印刷回路基板が重合
樹脂層21、銅回路パターン23及びソルダマスク22
でなり、銅回路パターンがチップのバンプとソルダボー
ルを電気的に接続させるためのチップバンプ用ランド及
びソルダボールランドを含む。製造方法は、重合樹脂基
板上に銅回路パターンを形成させ、その上にソルダマス
クを形成してチップバンプ用及びその対向面にソルダボ
ール用安着開口を形成させ、チップバンプをチップバン
プ用安着開口内に融着させ、チップとソルダマスク間に
エポキシ樹脂を充填硬化させ、ソルダボール安着開口に
ソルダボールを融着させる。
Description
【0001】
【発明の属する技術分野】本発明は半導体チップスケー
ル(Scale )半導体パッケージ及びその製造方法に関す
るもので、より詳しくは半導体パッケージの面積が半導
体チップの面積に似た程度であるがその性能の低下がな
い半導体パッケージ及びその製造方法に関するものであ
る。
ル(Scale )半導体パッケージ及びその製造方法に関す
るもので、より詳しくは半導体パッケージの面積が半導
体チップの面積に似た程度であるがその性能の低下がな
い半導体パッケージ及びその製造方法に関するものであ
る。
【0002】
【従来の技術】最近、家電製品、通信機器、コンピュー
タ等、全ての半導体関連電子製品が小型化していく実情
であり、このような電子製品の小型化趨勢に従って、半
導体パッケージにおいてもその性能の低下ない小型化が
要請されている。しかし、リードが半導体パッケージの
4側面から延長される従来のコードフラット(QuadFla
t)半導体パッケージにおいては、その構造上、面積を
縮小化することが非常に困難であり、このような問題を
解消するための従来のボールグリッドアレイ(Ball Gri
dArray:BGA)半導体パッケージはコードフラット半
導体パッケージに比べてその面積が20%以上小さくな
ったが、半導体パッケージに内装された半導体チップの
面積に比べてパッケージの面積が依然として幾倍以上大
きいため、電子製品の小型化には限界があり、十分に満
足したものではなかった。
タ等、全ての半導体関連電子製品が小型化していく実情
であり、このような電子製品の小型化趨勢に従って、半
導体パッケージにおいてもその性能の低下ない小型化が
要請されている。しかし、リードが半導体パッケージの
4側面から延長される従来のコードフラット(QuadFla
t)半導体パッケージにおいては、その構造上、面積を
縮小化することが非常に困難であり、このような問題を
解消するための従来のボールグリッドアレイ(Ball Gri
dArray:BGA)半導体パッケージはコードフラット半
導体パッケージに比べてその面積が20%以上小さくな
ったが、半導体パッケージに内装された半導体チップの
面積に比べてパッケージの面積が依然として幾倍以上大
きいため、電子製品の小型化には限界があり、十分に満
足したものではなかった。
【0003】このような限界を克服するための従来の方
案として、図6に示すように、半導体チップ10のボン
ドパッド(図示せず)と、入出力端子として使用され、
半導体チップ10から一定距離だけ離隔されて外郭部に
位置するソルダボール30とを銅回路パターン203で
電気的に接続させるため、半導体チップ10の上面のボ
ンドパッドにバンプ31を形成した後、これを覆しにし
てソルダマスク202なしに露出された印刷回路基板2
00の銅パターン203上に融着させ、エポキシ樹脂を
充填させるフリップチップ(FlipChip)実装方法を用い
た面積縮小型半導体パッケージ100が提案されてい
る。
案として、図6に示すように、半導体チップ10のボン
ドパッド(図示せず)と、入出力端子として使用され、
半導体チップ10から一定距離だけ離隔されて外郭部に
位置するソルダボール30とを銅回路パターン203で
電気的に接続させるため、半導体チップ10の上面のボ
ンドパッドにバンプ31を形成した後、これを覆しにし
てソルダマスク202なしに露出された印刷回路基板2
00の銅パターン203上に融着させ、エポキシ樹脂を
充填させるフリップチップ(FlipChip)実装方法を用い
た面積縮小型半導体パッケージ100が提案されてい
る。
【0004】
【発明が解決しようとする課題】しかしながら、この方
法もやはり半導体チップの大きさに比べてパッケージの
面積がずっと大きい問題があった。従って、本発明の目
的は、半導体パッケージの面積をパッケージ内に搭載さ
れた半導体チップの面積に似た程度、特に120%を越
えない範囲内にするとともに、性能の低下ない半導体チ
ップスケール半導体パッケージ及びその製造方法を提供
することである。
法もやはり半導体チップの大きさに比べてパッケージの
面積がずっと大きい問題があった。従って、本発明の目
的は、半導体パッケージの面積をパッケージ内に搭載さ
れた半導体チップの面積に似た程度、特に120%を越
えない範囲内にするとともに、性能の低下ない半導体チ
ップスケール半導体パッケージ及びその製造方法を提供
することである。
【0005】
【課題を解決するための手段】このような本発明の目的
は、入出力端子として使用されるソルダボールを半導体
チップの下部領域に位置させ、半導体チップとソルダボ
ールを電気的に接続させるための銅回路パターンを用い
ることにより可能になる。本発明の第1態様によると、
信号引出用バンプが形成された半導体チップと、前記半
導体チップと電気的に接続されて入出力信号を伝達する
ための印刷回路基板と、前記半導体チップの下部領域に
接着される前記印刷回路基板の底面に形成されて入出力
端子として使用されるソルダボールと、前記半導体チッ
プを前記印刷回路基板上に接着させるエポキシ樹脂層と
から構成され、前記印刷回路基板が重合樹脂層、銅回路
パターン及びソルダマスクでなり、前記銅回路パターン
が前記半導体チップの信号引出用バンプと前記ソルダボ
ールを電気的に接続させるためのチップバンプ用ランド
及びソルダボールランドを含む半導体チップスケール半
導体パッケージが提供される。
は、入出力端子として使用されるソルダボールを半導体
チップの下部領域に位置させ、半導体チップとソルダボ
ールを電気的に接続させるための銅回路パターンを用い
ることにより可能になる。本発明の第1態様によると、
信号引出用バンプが形成された半導体チップと、前記半
導体チップと電気的に接続されて入出力信号を伝達する
ための印刷回路基板と、前記半導体チップの下部領域に
接着される前記印刷回路基板の底面に形成されて入出力
端子として使用されるソルダボールと、前記半導体チッ
プを前記印刷回路基板上に接着させるエポキシ樹脂層と
から構成され、前記印刷回路基板が重合樹脂層、銅回路
パターン及びソルダマスクでなり、前記銅回路パターン
が前記半導体チップの信号引出用バンプと前記ソルダボ
ールを電気的に接続させるためのチップバンプ用ランド
及びソルダボールランドを含む半導体チップスケール半
導体パッケージが提供される。
【0006】本発明の第2態様によると、第1態様によ
る半導体パッケージにおいて、印刷回路基板は積層され
た多数の重合樹脂層、各重合樹脂層の上面に形成される
銅回路パターン及び最上面のソルダマスクで構成され、
多数のソルダボールが一つのバンプ接続によりパワーシ
グナル及び/グラウンドを共有するよう、上下に隣り合
う銅回路パターンがビアにより相互電気的に連結される
半導体パッケージが提供される。
る半導体パッケージにおいて、印刷回路基板は積層され
た多数の重合樹脂層、各重合樹脂層の上面に形成される
銅回路パターン及び最上面のソルダマスクで構成され、
多数のソルダボールが一つのバンプ接続によりパワーシ
グナル及び/グラウンドを共有するよう、上下に隣り合
う銅回路パターンがビアにより相互電気的に連結される
半導体パッケージが提供される。
【0007】本発明の第3態様によると、重合樹脂基板
上に銅回路パターンを形成させる段階と、半導体チップ
のボンドパッドに融着されたバンプが前記銅回路パター
ンに融着される部分を除外した重合樹脂基板上にソルダ
マスクを形成してチップバンプ用安着開口を形成させる
段階と、前記重合樹脂基板上の前記銅回路パターンの形
成された面の対向面にソルダボール安着開口を形成させ
る段階と、前記半導体チップのボンドパッドに融着され
たバンプをチップバンプ用安着開口内に融着させる段階
と、前記半導体チップとソルダマスク間にエポキシを充
填させ硬化させる段階と、前記ソルダボール安着開口に
ソルダボールを融着させる段階とからなる半導体チップ
スケール半導体パッケージの製造方法が提供される。
上に銅回路パターンを形成させる段階と、半導体チップ
のボンドパッドに融着されたバンプが前記銅回路パター
ンに融着される部分を除外した重合樹脂基板上にソルダ
マスクを形成してチップバンプ用安着開口を形成させる
段階と、前記重合樹脂基板上の前記銅回路パターンの形
成された面の対向面にソルダボール安着開口を形成させ
る段階と、前記半導体チップのボンドパッドに融着され
たバンプをチップバンプ用安着開口内に融着させる段階
と、前記半導体チップとソルダマスク間にエポキシを充
填させ硬化させる段階と、前記ソルダボール安着開口に
ソルダボールを融着させる段階とからなる半導体チップ
スケール半導体パッケージの製造方法が提供される。
【0008】
【発明の実施の形態】以下、本発明を添付した図面を参
照してより詳細に説明する。図1は本発明の好ましい一
具体例による半導体チップスケール半導体パッケージ1
の側断面図で、信号引出用バンプが形成された半導体チ
ップ10と、半導体チップ10と電気的に接続されて入
出力信号を伝達するための印刷回路基板20と、半導体
チップ10の下部領域に接着される印刷回路基板20の
底面に形成されて入出力端子として使用されるソルダボ
ール30と、半導体チップ10を前記印刷回路基板20
上に接着させるエポキシ樹脂層40とから構成される。
電気的接続手段として、構造上脆弱なボンドワイヤーが
存在しないので、従来のようなプラスチック封止部は不
要であり、これは半導体パッケージの小型化に寄与する
一要素となることができる。
照してより詳細に説明する。図1は本発明の好ましい一
具体例による半導体チップスケール半導体パッケージ1
の側断面図で、信号引出用バンプが形成された半導体チ
ップ10と、半導体チップ10と電気的に接続されて入
出力信号を伝達するための印刷回路基板20と、半導体
チップ10の下部領域に接着される印刷回路基板20の
底面に形成されて入出力端子として使用されるソルダボ
ール30と、半導体チップ10を前記印刷回路基板20
上に接着させるエポキシ樹脂層40とから構成される。
電気的接続手段として、構造上脆弱なボンドワイヤーが
存在しないので、従来のようなプラスチック封止部は不
要であり、これは半導体パッケージの小型化に寄与する
一要素となることができる。
【0009】印刷回路基板20は通常のものと同様に重
合樹脂21、銅回路パターン23及びソルダマスク22
でなる。重合樹脂21としては多様な高分子重合体が使
用できるが、本発明に使用される好ましい樹脂としては
ポリイミド(Polyimide )樹脂又はビスマレイミドトリ
アジン(Bismaleimidetriazine)樹脂を使用し、最も好
ましいものはポリイミド樹脂である。このようなポリイ
ミド樹脂は単層又は多層で使用できる。又、ソルダマス
ク22もやはり多様な種類の絶縁性重合樹脂薄膜で形成
できるが、エポキシ又はポリイミド薄膜で形成されるこ
とが好ましい。
合樹脂21、銅回路パターン23及びソルダマスク22
でなる。重合樹脂21としては多様な高分子重合体が使
用できるが、本発明に使用される好ましい樹脂としては
ポリイミド(Polyimide )樹脂又はビスマレイミドトリ
アジン(Bismaleimidetriazine)樹脂を使用し、最も好
ましいものはポリイミド樹脂である。このようなポリイ
ミド樹脂は単層又は多層で使用できる。又、ソルダマス
ク22もやはり多様な種類の絶縁性重合樹脂薄膜で形成
できるが、エポキシ又はポリイミド薄膜で形成されるこ
とが好ましい。
【0010】銅回路パターン23はその使用目的及び機
能等によって多様に形成可能であるが、本発明の半導体
パッケージ1においては、銅回路パターン23が半導体
チップ10のボンドパッド(図示せず)上に融着された
バンプ31とソルダボール30を電気的に接続するため
のチップバンプ用ランド27及びソルダボールランド2
6を含み、これに関しては後述する図3、図4に対する
説明を参照されたい。
能等によって多様に形成可能であるが、本発明の半導体
パッケージ1においては、銅回路パターン23が半導体
チップ10のボンドパッド(図示せず)上に融着された
バンプ31とソルダボール30を電気的に接続するため
のチップバンプ用ランド27及びソルダボールランド2
6を含み、これに関しては後述する図3、図4に対する
説明を参照されたい。
【0011】このような本発明の好ましい一具体例によ
る半導体チップスケール半導体パッケージ1の製造方法
は、ポリイミド樹脂のような重合樹脂基板21上に銅薄
膜を積層させ、銅薄膜の上部にフォトレジストドライフ
ィルム(Photo-resist Dry Film )を形成させた後、そ
の上部にフォトマスク(PhotoMask )を置き、銅回路パ
ターンをイメージング(Imaging)させた後、UVを照射
し、食刻( Etching)処理する通常の方法により重合樹
脂基板21上に銅回路パターン23を形成させる段階
と、半導体チップ10のボンドパッド(図示せず)に融
着されたバンプ31が前記銅回路パターン23に融着さ
れる部分を除外した重合樹脂基板21上にソルダマスク
22を形成してバンプ安着開口29(図3、図4参照)
を形成させる段階と、重合樹脂基板21上の銅回路パタ
ーン23の形成された面の対向面に重合樹脂を除去した
ソルダボール安着開口28(図3、図4参照)を形成さ
せる段階と、チップバンプ用安着開口29の底面の銅回
路パターン23に松脂フラックス(Losin Flux)のよう
な活性材を塗布した後、半導体チップ10を搭載し、高
温のオーブン又は炉内に通過させて、半導体チップ10
のボンドパッドに融着されたバンプ31を変形させてバ
ンプ安着開口29内に融着させる段階と、デフラックス
(Deflux)処理により、残存する活性材を除去する活性
材の除去段階と、半導体チップ10と基板20のソルダ
マスク22間のギャップを無くすため、エポキシ40を
充填させた後、100℃以上の高温で硬化させるエポキ
シ40の充填硬化段階と、ソルダボール安着開口28内
にソルダボール30を融着させる段階とからなる。
る半導体チップスケール半導体パッケージ1の製造方法
は、ポリイミド樹脂のような重合樹脂基板21上に銅薄
膜を積層させ、銅薄膜の上部にフォトレジストドライフ
ィルム(Photo-resist Dry Film )を形成させた後、そ
の上部にフォトマスク(PhotoMask )を置き、銅回路パ
ターンをイメージング(Imaging)させた後、UVを照射
し、食刻( Etching)処理する通常の方法により重合樹
脂基板21上に銅回路パターン23を形成させる段階
と、半導体チップ10のボンドパッド(図示せず)に融
着されたバンプ31が前記銅回路パターン23に融着さ
れる部分を除外した重合樹脂基板21上にソルダマスク
22を形成してバンプ安着開口29(図3、図4参照)
を形成させる段階と、重合樹脂基板21上の銅回路パタ
ーン23の形成された面の対向面に重合樹脂を除去した
ソルダボール安着開口28(図3、図4参照)を形成さ
せる段階と、チップバンプ用安着開口29の底面の銅回
路パターン23に松脂フラックス(Losin Flux)のよう
な活性材を塗布した後、半導体チップ10を搭載し、高
温のオーブン又は炉内に通過させて、半導体チップ10
のボンドパッドに融着されたバンプ31を変形させてバ
ンプ安着開口29内に融着させる段階と、デフラックス
(Deflux)処理により、残存する活性材を除去する活性
材の除去段階と、半導体チップ10と基板20のソルダ
マスク22間のギャップを無くすため、エポキシ40を
充填させた後、100℃以上の高温で硬化させるエポキ
シ40の充填硬化段階と、ソルダボール安着開口28内
にソルダボール30を融着させる段階とからなる。
【0012】図2は図1の“A”部の拡大図で、半導体
チップ10と、入出力端子として使用されるソルダボー
ル30とを電気的に接続させるための銅回路パターン2
3及びバンプ31とソルダボール30の連結接続構造を
示す。印刷回路基板20は重合樹脂層21、その上に形
成された銅回路パターン23及びその上のソルダマスク
22でなり、半導体チップ10のボンドパッド(図示せ
ず)と銅回路パターン23の一側上面はバンプ31によ
り電気的に接続され、ソルダボール30は銅回路パター
ン23の一側底面に接続されているので、半導体チップ
10の信号入出力はソルダボール30を介して遂行でき
る。本発明の半導体パッケージ1においては、入出力端
子として機能するソルダボール30が半導体チップ10
の下部領域に位置するので、半導体パッケージ1の面積
を縮小させることができる。
チップ10と、入出力端子として使用されるソルダボー
ル30とを電気的に接続させるための銅回路パターン2
3及びバンプ31とソルダボール30の連結接続構造を
示す。印刷回路基板20は重合樹脂層21、その上に形
成された銅回路パターン23及びその上のソルダマスク
22でなり、半導体チップ10のボンドパッド(図示せ
ず)と銅回路パターン23の一側上面はバンプ31によ
り電気的に接続され、ソルダボール30は銅回路パター
ン23の一側底面に接続されているので、半導体チップ
10の信号入出力はソルダボール30を介して遂行でき
る。本発明の半導体パッケージ1においては、入出力端
子として機能するソルダボール30が半導体チップ10
の下部領域に位置するので、半導体パッケージ1の面積
を縮小させることができる。
【0013】半導体チップ10のボンドパッドに形成さ
れるバンプ31は金(Au)、Sn/Pbソルダ、又は
金とSn/Pbソルダの混合構造であるか、又はウェー
ハ工程時に使用する通常のバンプである。このようなバ
ンプ31の融着された半導体チップ10は、バンプ31
がバンプ安着開口29(図3、図4参照)内の銅回路パ
ターン23上に一致するように搭載される。一方、ソル
ダボール30は通常のSn/Pbソルダであるが、必要
によってはバンプ31の場合のような多様な変化も可能
である。又、半導体チップ10とソルダマスク22間に
はエポキシ樹脂が充填硬化されて半導体チップ10を基
板20上に堅固に付着させるとともに、バンプ31の損
傷を防止する役割をする。
れるバンプ31は金(Au)、Sn/Pbソルダ、又は
金とSn/Pbソルダの混合構造であるか、又はウェー
ハ工程時に使用する通常のバンプである。このようなバ
ンプ31の融着された半導体チップ10は、バンプ31
がバンプ安着開口29(図3、図4参照)内の銅回路パ
ターン23上に一致するように搭載される。一方、ソル
ダボール30は通常のSn/Pbソルダであるが、必要
によってはバンプ31の場合のような多様な変化も可能
である。又、半導体チップ10とソルダマスク22間に
はエポキシ樹脂が充填硬化されて半導体チップ10を基
板20上に堅固に付着させるとともに、バンプ31の損
傷を防止する役割をする。
【0014】銅回路パターン23上のバンプ31及びソ
ルダボール30の安着部分にはNi鍍金層24が形成で
き、その上面には導電性を向上させるためのAu鍍金層
25が形成できる。Au鍍金層25の厚さは0.2μm
以上、好ましくは0.3μm以上にすることが良好な導
電性を発揮し得るので好ましい。Ni鍍金層24は銅回
路パターン23の表面保護のために鍍金され、その厚さ
は1μm以上、好ましくは3μm以上である。このよう
なNi鍍金層及びAu鍍金層の形成は本発明の半導体パ
ッケージ及びその製造方法における選択的な事項で、ど
の一つの鍍金層のみ形成させることもでき、このような
鍍金層の存在は絶対的でない。
ルダボール30の安着部分にはNi鍍金層24が形成で
き、その上面には導電性を向上させるためのAu鍍金層
25が形成できる。Au鍍金層25の厚さは0.2μm
以上、好ましくは0.3μm以上にすることが良好な導
電性を発揮し得るので好ましい。Ni鍍金層24は銅回
路パターン23の表面保護のために鍍金され、その厚さ
は1μm以上、好ましくは3μm以上である。このよう
なNi鍍金層及びAu鍍金層の形成は本発明の半導体パ
ッケージ及びその製造方法における選択的な事項で、ど
の一つの鍍金層のみ形成させることもでき、このような
鍍金層の存在は絶対的でない。
【0015】図3(a)、図3(b)及び図4(a)、
図4(b)はそれぞれ本発明による半導体パッケージ1
において、半導体チップ10とソルダボール30を電気
的に接続させるための好ましい具体例によるチップバン
プ用ランド27及びソルダボールランド26が形成され
た銅回路パターン23の平面図及び側断面図である。図
3(a)及び図4(a)に示すように、半導体チップ1
0とソルダボール30を電気的に接続させるための銅回
路パターン23が、その一側上面及び他側底面にそれぞ
れ円形のチップバンプ用ランド27及びゾルダボールラ
ンド26が形成されて、その平面が全体的にあれい形状
を取っているが、電気的接続を可能にするものであれば
どんな形状であってもかまわない。
図4(b)はそれぞれ本発明による半導体パッケージ1
において、半導体チップ10とソルダボール30を電気
的に接続させるための好ましい具体例によるチップバン
プ用ランド27及びソルダボールランド26が形成され
た銅回路パターン23の平面図及び側断面図である。図
3(a)及び図4(a)に示すように、半導体チップ1
0とソルダボール30を電気的に接続させるための銅回
路パターン23が、その一側上面及び他側底面にそれぞ
れ円形のチップバンプ用ランド27及びゾルダボールラ
ンド26が形成されて、その平面が全体的にあれい形状
を取っているが、電気的接続を可能にするものであれば
どんな形状であってもかまわない。
【0016】又、図3(b)及び図4(b)に示すよう
に、バンプ安着開口29はソルダマスク22により限定
形成され、ソルダボール安着開口28は重合樹脂層21
を除去して形成される。ソルダボール安着開口28は食
刻又はレーザ光線を用いて形成させるか、又は銅回路パ
ターン23を形成させるに先立ってパンチを用いて重合
樹脂層21を予め穿孔して形成させることもできる。
に、バンプ安着開口29はソルダマスク22により限定
形成され、ソルダボール安着開口28は重合樹脂層21
を除去して形成される。ソルダボール安着開口28は食
刻又はレーザ光線を用いて形成させるか、又は銅回路パ
ターン23を形成させるに先立ってパンチを用いて重合
樹脂層21を予め穿孔して形成させることもできる。
【0017】図3(a)、図3(b)に示した半導体チ
ップ10とソルダボール30を電気的に接続させるため
の好ましい一具体例による銅回路パターン23において
は、ソルダマスク22により形成されるバンプ安着開口
29の底面のチップバンプ用ランド27が銅回路パター
ン23の一側上面に形成され、バンプ安着開口29によ
り限定されるチップバンプ用ランド27が銅回路パター
ン23の外周縁から内側に0.05mm以上の距離
(α)を置いた位置に形成され、平滑なバンプ安着開口
29の底面のチップバンプ用ランドには先に説明したよ
うにNi鍍金層24及びぞの上部のAu鍍金層25が形
成できる。重合樹脂層21を除去して形成されるソルダ
ボール安着開口28は銅回路パターン23の他側底面領
域に形成され、同様にNi鍍金層24が銅回路パターン
23に形成された後、再びAu鍍金層25が形成でき
る。これにより、バンプ安着開口29の底面とソルダボ
ール安着開口28の底面は電気的に連結される。
ップ10とソルダボール30を電気的に接続させるため
の好ましい一具体例による銅回路パターン23において
は、ソルダマスク22により形成されるバンプ安着開口
29の底面のチップバンプ用ランド27が銅回路パター
ン23の一側上面に形成され、バンプ安着開口29によ
り限定されるチップバンプ用ランド27が銅回路パター
ン23の外周縁から内側に0.05mm以上の距離
(α)を置いた位置に形成され、平滑なバンプ安着開口
29の底面のチップバンプ用ランドには先に説明したよ
うにNi鍍金層24及びぞの上部のAu鍍金層25が形
成できる。重合樹脂層21を除去して形成されるソルダ
ボール安着開口28は銅回路パターン23の他側底面領
域に形成され、同様にNi鍍金層24が銅回路パターン
23に形成された後、再びAu鍍金層25が形成でき
る。これにより、バンプ安着開口29の底面とソルダボ
ール安着開口28の底面は電気的に連結される。
【0018】図4(a)、図4(b)に示した半導体チ
ップ10とソルダボール30を電気的に接続させるため
の好ましい他の一具体例による銅回路パターンにおいて
は、ソルダマスク22により形成されるバンプ安着開口
29の底面のチップバンプ用ランド27が銅回路パター
ン23の一側とその外周縁に沿って“C”形状に露出さ
れた重合樹脂層21の上面を含み、ソルダマスク22と
銅回路パターン23の端部が0.05mm(α)以上離
隔されて形成される。従って、バンプ安着開口29が銅
回路パターン23の一側領域にずれて形成されるので、
その底面のうち、銅回路パターン23が存在しない
“C”形状領域には重合樹脂21が露出され、銅回路パ
ターン23が存在する部分には先に説明したようなNi
/Au鍍金層24、25が形成できる。従って、その底
面は2段に形成される。一方、ソルダボール安着開口2
8は、図3(b)と同様に、銅回路パターン23の他側
底面領域に形成され、これによりバンプ安着開口29の
底面とソルダボール安着開口28の底面は電気的に連結
される。
ップ10とソルダボール30を電気的に接続させるため
の好ましい他の一具体例による銅回路パターンにおいて
は、ソルダマスク22により形成されるバンプ安着開口
29の底面のチップバンプ用ランド27が銅回路パター
ン23の一側とその外周縁に沿って“C”形状に露出さ
れた重合樹脂層21の上面を含み、ソルダマスク22と
銅回路パターン23の端部が0.05mm(α)以上離
隔されて形成される。従って、バンプ安着開口29が銅
回路パターン23の一側領域にずれて形成されるので、
その底面のうち、銅回路パターン23が存在しない
“C”形状領域には重合樹脂21が露出され、銅回路パ
ターン23が存在する部分には先に説明したようなNi
/Au鍍金層24、25が形成できる。従って、その底
面は2段に形成される。一方、ソルダボール安着開口2
8は、図3(b)と同様に、銅回路パターン23の他側
底面領域に形成され、これによりバンプ安着開口29の
底面とソルダボール安着開口28の底面は電気的に連結
される。
【0019】図5は本発明の好ましい他の一具体例によ
る半導体チップスケール半導体パッケージ1’の側断面
図で、重合樹脂21及び銅回路パターン23が交互に多
層積層される点を除き、その基本構成は図1の場合と同
様であるので、その相違点についてだけ説明する。
る半導体チップスケール半導体パッケージ1’の側断面
図で、重合樹脂21及び銅回路パターン23が交互に多
層積層される点を除き、その基本構成は図1の場合と同
様であるので、その相違点についてだけ説明する。
【0020】本発明の半導体パッケージ1’における印
刷回路基板20は積層された多数の重合樹脂層21、各
重合樹脂層21の上面に形成される銅回路パターン23
及び最上面のソルダマスク22で構成され、上下に隣り
合う銅回路パターン23はバリードビア(Buried Via)
23a及びブラインドビア(BlindVia)23bにより電
気的に接続される。これにより、多数のソルダボール3
0が一つのバンプ31の接続によりパワーシグナル(Po
wer Signal)及び/又はグラウンド(Ground)を共有し
得ることになる。
刷回路基板20は積層された多数の重合樹脂層21、各
重合樹脂層21の上面に形成される銅回路パターン23
及び最上面のソルダマスク22で構成され、上下に隣り
合う銅回路パターン23はバリードビア(Buried Via)
23a及びブラインドビア(BlindVia)23bにより電
気的に接続される。これにより、多数のソルダボール3
0が一つのバンプ31の接続によりパワーシグナル(Po
wer Signal)及び/又はグラウンド(Ground)を共有し
得ることになる。
【0021】このように本発明に係る半導体パッケージ
は、信号引出用バンプが形成された半導体チップと、前
記半導体チップと電気的に接続されて入出力信号を伝達
するための印刷回路基板と、前記半導体チップの下部領
域に接着される前記印刷回路基板の底面に形成されて入
出力端子として使用されるソルダボールと、前記半導体
チップを前記印刷回路基板上に接着させるエポキシ樹脂
層とから構成され、前記印刷回路基板が重合樹脂層、銅
回路パターン及びソルダマスクでなり、前記銅回路パタ
ーンが前記半導体チップの信号引出用バンプと前記ソル
ダボールを電気的に接続させるためのチップバンプ用ラ
ンド及びソルダボールランドを含むことを特徴とする。
は、信号引出用バンプが形成された半導体チップと、前
記半導体チップと電気的に接続されて入出力信号を伝達
するための印刷回路基板と、前記半導体チップの下部領
域に接着される前記印刷回路基板の底面に形成されて入
出力端子として使用されるソルダボールと、前記半導体
チップを前記印刷回路基板上に接着させるエポキシ樹脂
層とから構成され、前記印刷回路基板が重合樹脂層、銅
回路パターン及びソルダマスクでなり、前記銅回路パタ
ーンが前記半導体チップの信号引出用バンプと前記ソル
ダボールを電気的に接続させるためのチップバンプ用ラ
ンド及びソルダボールランドを含むことを特徴とする。
【0022】又、前記印刷回路基板は積層された多数の
重合樹脂層、各重合樹脂層の上面に形成される銅回路パ
ターン及び最上面のソルダマスクで構成され、多数のソ
ルダボールが一つのバンプ接続によりパワーシグナル及
び/グラウンドを共有するよう、上下に隣り合う銅回路
パターンがビアにより相互電気的に連結されることを特
徴とする。
重合樹脂層、各重合樹脂層の上面に形成される銅回路パ
ターン及び最上面のソルダマスクで構成され、多数のソ
ルダボールが一つのバンプ接続によりパワーシグナル及
び/グラウンドを共有するよう、上下に隣り合う銅回路
パターンがビアにより相互電気的に連結されることを特
徴とする。
【0023】又、半導体パッケージの面積が、実装され
る半導体チップの面積の120%を越えないことを特徴
とする。
る半導体チップの面積の120%を越えないことを特徴
とする。
【0024】又、前記チップバンプ用ランドがソルダマ
スクにより限定されるバンプ安着開口の底面の銅回路パ
ターンでなり、前記ソルダボールランドが重合樹脂層を
穿孔して形成されるソルダボール安着開口の底面の銅回
路パターンでなり、前記チップバンプ用ランド及び前記
ソルダボールランドが一つの銅回路パターン中に形成さ
れることを特徴とする。
スクにより限定されるバンプ安着開口の底面の銅回路パ
ターンでなり、前記ソルダボールランドが重合樹脂層を
穿孔して形成されるソルダボール安着開口の底面の銅回
路パターンでなり、前記チップバンプ用ランド及び前記
ソルダボールランドが一つの銅回路パターン中に形成さ
れることを特徴とする。
【0025】又、前記チップバンプ用ランド及び前記ソ
ルダボールランド上にNi鍍金層及びその上部のAu鍍
金層が形成されることを特徴とする。
ルダボールランド上にNi鍍金層及びその上部のAu鍍
金層が形成されることを特徴とする。
【0026】又、前記Ni鍍金層の厚さが3μm以上で
あり、前記Au鍍金層の厚さが0.3μm以上であるこ
とを特徴とする。
あり、前記Au鍍金層の厚さが0.3μm以上であるこ
とを特徴とする。
【0027】又、前記ソルダマスクにより形成されるバ
ンプ安着開口の底面のチップバンプ用ランドが銅回路パ
ターンの一側上面に形成され、前記バンプ安着開口によ
り限定されるチップバンプ用ランドが前記銅回路パター
ンの外周縁から内側に0.05mm以上の距離を置いた
位置に形成され、前記ソルダボール安着開口の底面のソ
ルダボールランドが銅回路パターンの他側底面に形成さ
れることを特徴とする。
ンプ安着開口の底面のチップバンプ用ランドが銅回路パ
ターンの一側上面に形成され、前記バンプ安着開口によ
り限定されるチップバンプ用ランドが前記銅回路パター
ンの外周縁から内側に0.05mm以上の距離を置いた
位置に形成され、前記ソルダボール安着開口の底面のソ
ルダボールランドが銅回路パターンの他側底面に形成さ
れることを特徴とする。
【0028】又、前記ソルダマスクにより形成されるバ
ンプ安着開口の底面のチップバンプ用ランドが銅回路パ
ターンの一側とその外周縁に沿って“C”形状に露出さ
れた重合樹脂層を上面を含み、前記ソルダマスクと銅回
路パターンの端部が互に0.05mm以上離隔されて形
成され、前記ソルダボール安着開口の底面のソルダボー
ルランドが銅回路パターンの他側底面に形成されること
を特徴とする。
ンプ安着開口の底面のチップバンプ用ランドが銅回路パ
ターンの一側とその外周縁に沿って“C”形状に露出さ
れた重合樹脂層を上面を含み、前記ソルダマスクと銅回
路パターンの端部が互に0.05mm以上離隔されて形
成され、前記ソルダボール安着開口の底面のソルダボー
ルランドが銅回路パターンの他側底面に形成されること
を特徴とする。
【0029】又、バンプがAu、Sn/Pbソルダ、又
はAuとSn/Pbソルダの混合体であることを特徴と
する。
はAuとSn/Pbソルダの混合体であることを特徴と
する。
【0030】又、本発明に係る半導体パッケージの製造
方法は、重合樹脂基板上に銅回路パターンを形成させる
段階と、半導体チップのボンドパッドに融着されたバン
プが前記銅回路パターンに融着される部分を除外した重
合樹脂基板上にソルダマスクを形成してバンプ安着開口
を形成させる段階と、前記重合樹脂基板上の前記銅回路
パターンの形成された面の対向面にソルダボール安着開
口を形成させる段階と、前記半導体チップのボンドパッ
ドに融着されたバンプをバンプ安着開口内に融着させる
段階と、前記半導体チップとソルダマスク間にエポキシ
を充填させ硬化させる段階と、前記ソルダボール安着開
口にソルダボールを融着させる段階とからなることを特
徴とする。
方法は、重合樹脂基板上に銅回路パターンを形成させる
段階と、半導体チップのボンドパッドに融着されたバン
プが前記銅回路パターンに融着される部分を除外した重
合樹脂基板上にソルダマスクを形成してバンプ安着開口
を形成させる段階と、前記重合樹脂基板上の前記銅回路
パターンの形成された面の対向面にソルダボール安着開
口を形成させる段階と、前記半導体チップのボンドパッ
ドに融着されたバンプをバンプ安着開口内に融着させる
段階と、前記半導体チップとソルダマスク間にエポキシ
を充填させ硬化させる段階と、前記ソルダボール安着開
口にソルダボールを融着させる段階とからなることを特
徴とする。
【0031】又、チップバンプ用安着開口の形成段階に
先立って、銅回路パターン形成段階で形成された多数の
重合樹脂基板を積層させ重合樹脂基板相互間の銅回路パ
ターンをビアにより電気的に接続させて、多数のソルダ
ボールが一つのバンプ接続によりパワーシグナル及び/
又はグラウンドを共有するようにすることを特徴とす
る。
先立って、銅回路パターン形成段階で形成された多数の
重合樹脂基板を積層させ重合樹脂基板相互間の銅回路パ
ターンをビアにより電気的に接続させて、多数のソルダ
ボールが一つのバンプ接続によりパワーシグナル及び/
又はグラウンドを共有するようにすることを特徴とす
る。
【0032】又、半導体パッケージの面積が、実装され
る半導体チップの面積の120%を越えないことを特徴
とする。
る半導体チップの面積の120%を越えないことを特徴
とする。
【0033】又、ソルダボール安着開口の形成段階での
ソルダボール安着開口が食刻又はレーザ光線照射により
形成されることを特徴とする。
ソルダボール安着開口が食刻又はレーザ光線照射により
形成されることを特徴とする。
【0034】ソルダボール安着開口の形成段階がパンチ
で重合樹脂基板を穿孔させて遂行され、銅回路パターン
の形成段階に先立って遂行されることを特徴とする。
で重合樹脂基板を穿孔させて遂行され、銅回路パターン
の形成段階に先立って遂行されることを特徴とする。
【0035】又、バンプ安着開口の形成段階及びソルダ
ボール安着開口の形成段階で形成されたバンプ安着開口
及びソルダボール安着開口の底面にNiを鍍金した後、
Auを鍍金してチップバンプ用ランド及びソルダボール
ランドを形成させることを特徴とする。
ボール安着開口の形成段階で形成されたバンプ安着開口
及びソルダボール安着開口の底面にNiを鍍金した後、
Auを鍍金してチップバンプ用ランド及びソルダボール
ランドを形成させることを特徴とする。
【0036】又、Niを厚さ3μm以上に鍍金し、Au
を厚さ0.3μm以上に鍍金することを特徴とする。
を厚さ0.3μm以上に鍍金することを特徴とする。
【0037】又、ソルダマスクにより形成されるバンプ
安着開口の底面のチップバンプ用ランドを銅回路パター
ンの一側上面に形成し、前記バンプ安着開口により限定
されるチップバンプ用ランドが前記銅回路パターンの外
周縁から内側に0.05mm以上の距離を置いた位置に
形成されるようにし、ソルダボール安着開口の底面のソ
ルダボールランドを銅回路パターンの他側底面に形成さ
せることを特徴とする。
安着開口の底面のチップバンプ用ランドを銅回路パター
ンの一側上面に形成し、前記バンプ安着開口により限定
されるチップバンプ用ランドが前記銅回路パターンの外
周縁から内側に0.05mm以上の距離を置いた位置に
形成されるようにし、ソルダボール安着開口の底面のソ
ルダボールランドを銅回路パターンの他側底面に形成さ
せることを特徴とする。
【0038】又、ソルダマスクにより形成されるバンプ
安着開口の底面のチップバンプ用ランドが銅回路パター
ンの一側とその外周縁に沿って“C”形状に露出された
重合樹脂層の上面を含むよう、前記ソルダマスクと銅回
路パターンの端部を相互0.05mm以上離隔して形成
し、ソルダボール安着開口の底面のソルダボールランド
を銅回路パターンの他側底面に形成させることを特徴と
する。
安着開口の底面のチップバンプ用ランドが銅回路パター
ンの一側とその外周縁に沿って“C”形状に露出された
重合樹脂層の上面を含むよう、前記ソルダマスクと銅回
路パターンの端部を相互0.05mm以上離隔して形成
し、ソルダボール安着開口の底面のソルダボールランド
を銅回路パターンの他側底面に形成させることを特徴と
する。
【0039】
【発明の効果】以上説明したように、本発明の半導体チ
ップスケール半導体パッケージ及びその製造方法による
と、その性能の低下が全くなしに半導体パッケージの面
積をパッケージ内に搭載された半導体チップの面積に似
た程度、特に120%を越えない範囲内にすることがで
きる。
ップスケール半導体パッケージ及びその製造方法による
と、その性能の低下が全くなしに半導体パッケージの面
積をパッケージ内に搭載された半導体チップの面積に似
た程度、特に120%を越えない範囲内にすることがで
きる。
【図1】本発明の好ましい一具体例による半導体チップ
スケール半導体パッケージの側断面図である。
スケール半導体パッケージの側断面図である。
【図2】図1の“A”部の拡大図である。
【図3】(a)及び(b)はそれぞれ、本発明による半
導体パッケージにおいて、チップとソルダボールを電気
的に接続させるための好ましい一具体例によるチップバ
ンプ用ランド及びソルダボールランドが形成された銅回
路パターンの平面図及び側断面図である。
導体パッケージにおいて、チップとソルダボールを電気
的に接続させるための好ましい一具体例によるチップバ
ンプ用ランド及びソルダボールランドが形成された銅回
路パターンの平面図及び側断面図である。
【図4】(a)及び(b)はそれぞれ、本発明による半
導体パッケージにおいて、チップとソルダボールを電気
的に接続させるための好ましい他の一具体例によるチッ
プバンプ用ランド及びソルダボールランドが形成された
銅回路パターンの平面図及び側断面図である。
導体パッケージにおいて、チップとソルダボールを電気
的に接続させるための好ましい他の一具体例によるチッ
プバンプ用ランド及びソルダボールランドが形成された
銅回路パターンの平面図及び側断面図である。
【図5】本発明の好ましいの他の一具体例による半導体
チップスケール半導体パッケージの側断面図である。
チップスケール半導体パッケージの側断面図である。
【図6】従来のフリップチップ半導体パッケージの側断
面図である。
面図である。
1、1’ 本発明の半導体チップスケール半導体パッケ
ージ 10 半導体チップ 11 バンプ 20 印刷回路基板 21 重合樹脂層(基板) 22 ソルダマスク 23 銅回路パターン 23a バリードビア 23b ブラインドビア 24 ニッケル鍍金層 25 白金鍍金層 26 ソルダボールランド 27 チップバンプ用ランド 30 ソルダボール 31 バンプ 40 エポキシ樹脂層
ージ 10 半導体チップ 11 バンプ 20 印刷回路基板 21 重合樹脂層(基板) 22 ソルダマスク 23 銅回路パターン 23a バリードビア 23b ブラインドビア 24 ニッケル鍍金層 25 白金鍍金層 26 ソルダボールランド 27 チップバンプ用ランド 30 ソルダボール 31 バンプ 40 エポキシ樹脂層
Claims (18)
- 【請求項1】 信号引出用バンプが形成された半導体チ
ップと、 前記半導体チップと電気的に接続されて入出力信号を伝
達するための印刷回路基板と、 前記半導体チップの下部領域に接着される前記印刷回路
基板の底面に形成されて入出力端子として使用されるソ
ルダボールと、 前記半導体チップを前記印刷回路基板上に接着させるエ
ポキシ樹脂層とから構成され、 前記印刷回路基板が重合樹脂層、銅回路パターン及びソ
ルダマスクでなり、前記銅回路パターンが前記半導体チ
ップの信号引出用バンプと前記ソルダボールを電気的に
接続させるためのチップバンプ用ランド及びソルダボー
ルランドを含むことを特徴とする半導体パッケージ。 - 【請求項2】 前記印刷回路基板は積層された多数の重
合樹脂層、各重合樹脂層の上面に形成される銅回路パタ
ーン及び最上面のソルダマスクで構成され、多数のソル
ダボールが一つのバンプ接続によりパワーシグナル及び
/グラウンドを共有するよう、上下に隣り合う銅回路パ
ターンがビアにより相互電気的に連結されることを特徴
とする請求項1記載の半導体パッケージ。 - 【請求項3】 半導体パッケージの面積が、実装される
半導体チップの面積の120%を越えないことを特徴と
する請求項1又は2記載の半導体パッケージ。 - 【請求項4】 前記チップバンプ用ランドがソルダマス
クにより限定されるバンプ安着開口の底面の銅回路パタ
ーンでなり、前記ソルダボールランドが重合樹脂層を穿
孔して形成されるソルダボール安着開口の底面の銅回路
パターンでなり、前記チップバンプ用ランド及び前記ソ
ルダボールランドが一つの銅回路パターン中に形成され
ることを特徴とする請求項1又は2記載の半導体パッケ
ージ。 - 【請求項5】 前記チップバンプ用ランド及び前記ソル
ダボールランド上にNi鍍金層及びその上部のAu鍍金
層が形成されることを特徴とする請求項4記載の半導体
パッケージ。 - 【請求項6】 前記Ni鍍金層の厚さが3μm以上であ
り、前記Au鍍金層の厚さが0.3μm以上であること
を特徴とする請求項5記載の半導体パッケージ。 - 【請求項7】 前記ソルダマスクにより形成されるバン
プ安着開口の底面のチップバンプ用ランドが銅回路パタ
ーンの一側上面に形成され、前記バンプ安着開口により
限定されるチップバンプ用ランドが前記銅回路パターン
の外周縁から内側に0.05mm以上の距離を置いた位
置に形成され、前記ソルダボール安着開口の底面のソル
ダボールランドが銅回路パターンの他側底面に形成され
ることを特徴とする請求項4記載の半導体パッケージ。 - 【請求項8】 前記ソルダマスクにより形成されるバン
プ安着開口の底面のチップバンプ用ランドが銅回路パタ
ーンの一側とその外周縁に沿って“C”形状に露出され
た重合樹脂層を上面を含み、前記ソルダマスクと銅回路
パターンの端部が互に0.05mm以上離隔されて形成
され、前記ソルダボール安着開口の底面のソルダボール
ランドが銅回路パターンの他側底面に形成されることを
特徴とする請求項4記載の半導体パッケージ。 - 【請求項9】 バンプがAu、Sn/Pbソルダ、又は
AuとSn/Pbソルダの混合体であることを特徴とす
る請求項1又は2記載の半導体パッケージ。 - 【請求項10】 重合樹脂基板上に銅回路パターンを形
成させる段階と、 半導体チップのボンドパッドに融着されたバンプが前記
銅回路パターンに融着される部分を除外した重合樹脂基
板上にソルダマスクを形成してバンプ安着開口を形成さ
せる段階と、 前記重合樹脂基板上の前記銅回路パターンの形成された
面の対向面にソルダボール安着開口を形成させる段階
と、 前記半導体チップのボンドパッドに融着されたバンプを
バンプ安着開口内に融着させる段階と、 前記半導体チップとソルダマスク間にエポキシを充填さ
せ硬化させる段階と、 前記ソルダボール安着開口にソルダボールを融着させる
段階とからなることを特徴とする半導体チップスケール
半導体パッケージの製造方法。 - 【請求項11】 チップバンプ用安着開口の形成段階に
先立って、銅回路パターン形成段階で形成された多数の
重合樹脂基板を積層させ重合樹脂基板相互間の銅回路パ
ターンをビアにより電気的に接続させて、多数のソルダ
ボールが一つのバンプ接続によりパワーシグナル及び/
又はグラウンドを共有するようにすることを特徴とする
請求項10記載の半導体パッケージの製造方法。 - 【請求項12】 半導体パッケージの面積が、実装され
る半導体チップの面積の120%を越えないことを特徴
とする請求項10又は11記載の半導体パッケージの製
造方法。 - 【請求項13】 ソルダボール安着開口の形成段階での
ソルダボール安着開口が食刻又はレーザ光線照射により
形成されることを特徴とする請求項10又は11記載の
半導体パッケージの製造方法。 - 【請求項14】 ソルダボール安着開口の形成段階がパ
ンチで重合樹脂基板を穿孔させて遂行され、銅回路パタ
ーンの形成段階に先立って遂行されることを特徴とする
請求項10又は11記載の半導体パッケージの製造方
法。 - 【請求項15】 バンプ安着開口の形成段階及びソルダ
ボール安着開口の形成段階で形成されたバンプ安着開口
及びソルダボール安着開口の底面にNiを鍍金した後、
Auを鍍金してチップバンプ用ランド及びソルダボール
ランドを形成させることを特徴とする請求項10又は1
1記載の半導体パッケージの製造方法。 - 【請求項16】 Niを厚さ3μm以上に鍍金し、Au
を厚さ0.3μm以上に鍍金することを特徴とする請求
項15記載の半導体パッケージの製造方法。 - 【請求項17】 ソルダマスクにより形成されるバンプ
安着開口の底面のチップバンプ用ランドを銅回路パター
ンの一側上面に形成し、前記バンプ安着開口により限定
されるチップバンプ用ランドが前記銅回路パターンの外
周縁から内側に0.05mm以上の距離を置いた位置に
形成されるようにし、ソルダボール安着開口の底面のソ
ルダボールランドを銅回路パターンの他側底面に形成さ
せることを特徴とする請求項15記載の半導体パッケー
ジの製造方法。 - 【請求項18】 ソルダマスクにより形成されるバンプ
安着開口の底面のチップバンプ用ランドが銅回路パター
ンの一側とその外周縁に沿って“C”形状に露出された
重合樹脂層の上面を含むよう、前記ソルダマスクと銅回
路パターンの端部を相互0.05mm以上離隔して形成
し、ソルダボール安着開口の底面のソルダボールランド
を銅回路パターンの他側底面に形成させることを特徴と
する請求項15記載の半導体パッケージの製造方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
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KR1019950054765A KR0182073B1 (ko) | 1995-12-22 | 1995-12-22 | 반도체 칩 스케일 반도체 패키지 및 그 제조방법 |
KR1995P54765 | 1995-12-22 |
Publications (2)
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JPH1027868A true JPH1027868A (ja) | 1998-01-27 |
JP3108716B2 JP3108716B2 (ja) | 2000-11-13 |
Family
ID=19443320
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP08354355A Expired - Fee Related JP3108716B2 (ja) | 1995-12-22 | 1996-12-19 | 半導体チップスケール半導体パッケージ及びその製造方法 |
Country Status (3)
Country | Link |
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US (1) | US5915169A (ja) |
JP (1) | JP3108716B2 (ja) |
KR (1) | KR0182073B1 (ja) |
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Publication number | Publication date |
---|---|
KR0182073B1 (ko) | 1999-03-20 |
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