JPH10275918A

JPH10275918A - 半導体装置

Info

Publication number: JPH10275918A
Application number: JP9504397A
Authority: JP
Inventors: Masashi Yura; 昌士由良
Original assignee: Toyo Electric Manufacturing Ltd
Current assignee: Toyo Electric Manufacturing Ltd
Priority date: 1997-03-28
Filing date: 1997-03-28
Publication date: 1998-10-13

Abstract

(57)【要約】【課題】半導体素子ではターンオフ動作時に、サージ等
の過電圧により破壊に至る危険があった。過電圧が印加
された時に過電圧に基づくエネルギーをゲート電流とし
て吸収して素子破壊を防止する改善方法では、このゲー
ト電流が過度に大きくなるとゲート回路を破壊する危険
があり、またゲート回路に複雑な保護装置を付加するこ
とが必要であった。本発明の目的とするところは、これ
らの課題を解決し、素子の動作特性を低下させることな
く、ターンオフ破壊を防止し、十分な過電圧破壊耐量を
有する半導体装置を提供することにある。【解決手段】上記課題の解決手段は、ターンオフ動作時
に過電圧が印加された際に、過電圧に基づくエネルギー
を主電流として吸収する過電圧保護機能を有する構造を
集積化することである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＳＩＴ、ＳＩサイ
リスタ、ＧＴＯサイリスタ、ＩＧＢＴ、ＭＣＴ、ＥＳＴ
等の過電圧保護領域を有する半導体装置に関するもので
ある。

【０００２】

【従来の技術】図８は、一般によく知られているＳＩサ
イリスタに過電圧検知機能を付加した半導体装置の断面
構造図であり、図中に示した符号１はゲート電極、２は
カソード電極、３はアノード電極、４はｐベース層、５
はｐエミッタ層、６はｎバッファ層、７はｎベース層、
９は主素子領域、１１０は過電圧検知領域、１１はｎ層
であり、バッファ層６よりも不純物濃度が低く、アノー
ド表面からの拡散深さが浅く形成されている。このよう
にすることにより、ｎ層１１はｎバッファ層６よりも空
乏化し易くなり、過電圧検知領域１１０の耐圧は主素子
領域９の耐圧よりも低くできるので、素子に過電圧が加
わった時には瞬時にアバランシェ電流あるいはパンチス
ルー電流が発生し、ゲート電流として検知される。な
お、この例ではｐベース層４に対向するｎバッファ層６
の一部の位置にｎ層１１が形成されて過電圧検知領域１
１０が付加されている。

【０００３】図９は過電圧保護機能内蔵型ＩＧＢＴの断
面構造図であり、１９９３年電気学会研究会資料ＥＤＤ
−９３−２７／ＳＰＣ−９３−４９に記載された公知の
技術である。本従来例において１０は過電圧保護領域で
あり、ｐベース層４よりも浅いｐ層１５を形成すること
により、主素子領域９の耐圧よりも低い電圧でアバラン
シェが起きるようにして、過電圧のエネルギーを電流に
変換し保護機能を付加している。なお、２０および３０
は補助電極であり、２０はカソード電極２に接続され、
３０はアノード電極３に接続される。

【０００４】

【発明が解決しようとする課題】半導体装置をＰＷＭ方
式のインバータ回路や電圧共振回路に応用する際、素子
はターンオフ動作時に、回路上の不慮のトラブルや回路
の配線等のインダクタンス等に起因するサージ等の過電
圧により、ターンオフ破壊に至る危険があった。十分な
過電圧破壊耐量を確保する為にｎベース層を厚くして素
子を高耐圧化すると、オン電圧（オン抵抗）が増大し、
ターンオン損失、ターンオフ損失も増大することにな
る。

【０００５】図８に示した従来の構造の半導体装置で
は、過電圧が印加されると、過電圧に基づくエネルギー
をゲート電流として吸収して素子破壊を防止するもので
あるため、このゲート電流が過度に大きくなるとゲート
回路を破壊する危険がある。また従来の方式では、ゲー
ト電流を検知する装置をゲート回路に付加し、過電圧を
検知したとき瞬時に保護装置を作動させて破壊を防止す
る手段を備えることも可能であるが、応用装置全体の重
量や体積が増大するため好ましいとは言えない。本発明
は上述した点に鑑みて創案されたものであり、その目的
とするところは、これらの課題を解決し、素子の動作特
性を低下させることなく、ターンオフ破壊を防止し、十
分な過電圧破壊耐量を有する半導体装置を提供すること
にある。

【０００６】

【課題を解決するための手段】その目的を達成するため
の手段は、ターンオフ動作時に過電圧が印加された際
に、過電圧に基づくエネルギーを主電流として吸収する
構造を集積化することである。

【０００７】すなわち具体的には、請求項１に示す如
く、第１の主電極と制御電極の付近に設けられた第１の
一導電形半導体層、第１の反導電形半導体層より成るベ
ース層、該ベース層を介して前記第１の半導体層と対向
する位置にあって、第２の主電極を備えた第２の導電形
半導体層より成るエミッタ層、該エミッタ層と前記ベー
ス層の間に設けられた第２の反導電形半導体層より成る
バッファ層を有する半導体装置において、前記第１の主
電極に接続される補助電極、該補助電極に接触する前記
ベース層内の第３の一導電形半導体層、該第３の一導電
形半導体層に対向する前記バッファ層中の少なくとも１
ヶ所の不純物濃度を低くするか、または深さを浅く形成
した第３の反導電形半導体層、前記エミッタ層を介して
前記第３の反導電形半導体層に対向する位置に設けられ
た第２の補助電極より成る過電圧保護領域を備え、前記
第２の補助電極は前記第２の主電極に接続して構成す
る。

【０００８】また、請求項２に示す如く、前記過電圧保
護領域は、前記エミッタ層の少なくとも１ヶ所の領域の
不純物濃度を高くするか、または深さを深くして形成す
る。この場合、前記バッファ層の有無に関わらず実現可
能である。

【０００９】また、請求項３に示す如く、前記過電圧保
護領域は、前記バッファ層の少なくとも１ヶ所の領域で
不純物濃度が高く、または深さを深くして形成する。

【００１０】また、請求項４に示す如く、前記過電圧保
護領域における前記第３の一導電形半導体層を選択的に
形成して構成する。

【００１１】また、請求項５に示す如く、前記過電圧保
護領域と主素子領域の間に分離領域を設ける。

【００１２】

【発明の実施の形態】以下、本発明の請求項の一実施例
を図面に基づいて詳述する。図１は本発明の請求項１記
載の実施例の断面構造図であり、図中符号１０で示した
領域が過電圧保護機能を有している領域であり、以下こ
れを過電圧保護領域と呼ぶ。図中の符号について図８、
図９と同符号のものは、これと同じ構成、機能を有す
る。

【００１３】過電圧保護領域１０は、カソード電極２と
接続されている補助電極２０と、アノード電極３と接続
されている補助電極３０と、補助電極２０に接触してい
るｐ層１５と、ｎバッファ層６よりも不純物濃度を低く
するか、又はアノード表面からの拡散深さが浅く形成さ
れているｎ層１１とから構成されている。このようにす
ることにより、ｎ層１１はｎバッファ層６よりも空乏化
しやすいため、過電圧保護領域１０において最も速くパ
ンチスルーが起きる。その結果、過電圧保護領域１０の
耐圧は主素子領域９のそれよりも低く設定することが可
能となり、過電圧が印加された時、そのエネルギーを電
流として吸収し、素子が永久破壊に至らないようにする
ことができる。すなわちこの過電圧保護領域１０を有さ
ない素子と比較すると、過電圧に対する破壊耐量は著し
く向上することになる。この場合、素子全体の耐圧は過
電圧保護領域１０の耐圧によって決まるようになる。こ
の値は応用回路から要求される電圧であればよく、ｎ層
１１の不純物濃度と拡散深さはこの設定条件を満足する
ように決められる。

【００１４】素子構造として図８に示した従来例と大き
く違う点は、補助電極２０と接触しているｐ層１５を形
成する点である。つまり、素子に過電圧が印加されたと
きに過電圧保護領域１０に流れる電流は、カソード電極
２と接続された補助電極２０に接触していることによっ
て、従来例のようにゲート電極１から素子外部のゲート
回路に流れて行かず、カソード電極２から主電流通路を
流れるようになる。過電圧は不慮のトラブルに起因する
こともあり、その大きさを予測できない場合もあるが、
予測を上回るような過電圧が印加されても、その電流が
主電流通路を流れるようになっていれば、ゲート回路を
できるだけ小さくしたいという要望も可能になる。

【００１５】次に、図９に示した従来例と異なる点は、
図９の場合、ｐベース層の構造に工夫を施すことによっ
て保護機能を付加していたが、本発明では補助電極３０
側（アノード電極３側）の接合構造に工夫を施した点が
大きく異なる。印加された過電圧のエネルギーを電流に
変換するには、パンチスルー効果を用いる方が、図９に
示した従来例のようにアバランシェ効果を用いるより
も、破壊耐量を大きくとることができる。

【００１６】なお、図１にはｎ層１１は一つしか存在し
ていないが、これが複数個ある場合についても全く同様
に本発明を実施することができることはいうまでもな
い。また、補助電極２０および３０は、それぞれカソー
ド電極２およびアノード電極３と接続されているが、接
続する方法によって制約を受けることはまったく無く、
いかなる方法を用いても構わない。具体的な方法として
は例えば、素子表面にアルミニウム等をパターニングし
て接続する方法や、ワイヤボンディングで接続する方法
や、あるいは圧接型素子で一般に広く用いられている金
属製の熱緩衝板を過電圧保護領域１０にも接触するよう
にして接続する方法等がある。

【００１７】またｎ層１１の不純物濃度を下げていくか
または微細化していくと、ｎ層１１に静電誘導効果が作
用するようになる。すなわち、ターンオフ動作時におけ
る電圧上昇率が極めて高い場合でも、適切に機能する過
電圧保護領域を得ることが可能となる。また本実施例の
製造方法は、既存の一般的な半導体プロセスの組み合わ
せによって構成される方法でよい。すなわちｎ層１１の
形成には、一例として、フォトリソグラフィー技術を用
いてｎバッファ６を形成するための拡散源を過電圧保護
領域１０以外に形成して熱処理を施し、その横方向拡散
によって形成する方法をとればよい。ｎ層１１の不純物
濃度や拡散深さをより精密に規定したい場合には、さら
にイオン注入技術を利用すればよい。またｐ層１５の形
成には、フォトリソグラフィー技術を用いて過電圧保護
領域１０にのみｐ層を形成し熱処理によって深さを調整
すればよい。

【００１８】図２は本発明の請求項２に記載の一実施例
の断面構造図であり、過電圧保護領域１０におけるｐ層
１２はｐエミッタ層５よりも不純物濃度が高く、アノー
ド表面からの拡散深さが深く形成されている。このこと
により、素子に逆電圧が印加された場合、ｎバッファ層
６中を拡がる空乏層がｐエミッタ層５に到達するよりも
速くｐ層１２に到達しやすくなり、過電圧保護領域１０
において最も速くパンチスルーが起こることになる。そ
の結果過電圧保護領域１０の耐圧は主素子領域９のそれ
よりも低く設定することができる。また図２にはｐ層１
２は一つしか存在していないが、これが複数個ある場合
についても全く同様に本発明を実施することができる。
さらにまた図２に示した構造は、ｎバッファ層６を有し
た構造となっているが、ｎバッファ層６のない構造であ
ってもまったく同一の原理により実施することが可能で
ある。なお本実施例の製造方法も既存の半導体プロセス
の組み合わせにより構成することができる。

【００１９】請求項１、請求項２における過電圧保護領
域１０は、いずれも素子耐圧よりも幾分低い電圧でパン
チスルー現象が生じるようにアノード電極３側の接合構
造を設計するものであるため、素子耐圧がパンチスルー
現象によって決まる素子に適用するのが望ましい。その
理由は、素子耐圧がアバランシェ現象によって決まる素
子に適用すると、パンチスルー現象とアバランシェ現象
の温度依存性が反対であるために、最適設計が若干困難
になるためである。

【００２０】以上においては、パンチスルー現象を利用
して過電圧保護領域を実現したが、請求項３はアバラン
シェ降伏を利用して過電圧保護領域を実現するものであ
る。図３は請求項３に記載の一実施例の断面構造図であ
り、過電圧保護領域１０におけるｎ層１３はｎバッファ
層６よりも不純物濃度が高く、アノード表面からの拡散
深さが深く形成されている。このことにより素子に逆電
圧が印加された時、過電圧保護領域１０での電界強度は
その他の領域での電界強度よりも高くなるため、過電圧
保護領域１０で最もアバランシェ降伏しやすくなる。す
なわち過電圧保護領域１０の耐圧を主素子領域９のそれ
よりも低く設定することができる。また図３にはｎ層１
３は一つしか存在していないが、これが複数個ある場合
についても全く同様に本発明を実施することができる。
本発明の請求項３に記載の構造では、温度特性を考慮す
ると、過電圧保護領域１０の耐圧はアバランシェ現象に
より決まるため、素子耐圧がアバランシェ現象によって
決まる素子に適用するのが望ましい。なお本実施例の製
造方法も既存の半導体プロセスの組み合わせにより構成
することができる。

【００２１】またこれまで説明した請求項１、２、およ
び３記載の本発明いずれに関しても、過電圧保護領域１
０の耐圧を主素子領域９のそれ以下に設定することが必
要であるため、ｐ層１５の深さはｐベース層４以下の深
さとすることが望ましい。あるいはｐ層１５の形状を図
４に示すような形状としてもよい。図４に示した形状の
構造は、請求項４記載の実施例の断面構造図であり、ｐ
層１５を選択的に形成することを特徴とするものであ
る。ｐベース層４と同じ拡散深さであっても、個々のｐ
層１６相互の間隔を調整することによって、過電圧保護
領域１０の耐圧を適宜設定することが可能である。図４
に示した構造はｐベース層４と同時に形成することが可
能であるため、過電圧保護領域１０を付加しても製造工
程数の増加は無くて済む。なお本実施例の製造方法も既
存の半導体プロセスの組み合わせにより構成することが
できる。

【００２２】また主素子領域９が埋込ゲート型ＳＩサイ
リスタ等、カソード側にエピタキシャル成長を用いる素
子である場合には、図５、図６に示すようなｐ層１６を
２段階で構成する構造としても、製造工程数の増加無く
過電圧保護領域１０の付加が可能である。過電圧保護領
域１０に極めて強くキャリヤライフタイム制御を施す
と、過電圧が印加されて電流が生じた時に素子破壊に至
ってしまう危険があるため、過電圧保護領域１０には極
力キャリヤライフタイム制御は行わず、微細化等による
構造の最適化を行う必要がある。そのため、図４の構造
よりも微細化が可能である図５、図６に示した構造は過
電圧保護領域１０には適している。また必要によりｐ層
１５が３段階以上で構成される構造となっても、本発明
の主旨が変わることはまったくない。

【００２３】図７は本発明の請求項５記載の半導体装置
の一実施例の断面構造図であり、前電圧保護領域１０と
主素子領域９の間に分離領域８を有することが特徴であ
る。図７には分離領域８の具体的構造として、静電誘導
効果を利用してなるＳＩＳＡ（ＳｔａｔｉｃＩｎｄｕ
ｃｔｉｏｎＳｅｐａｒａｔｉｎｇＡｒｉａ）構造を
用いた例を示してある。すなわちＳＩＳＡ構造とは、ｐ
ベース層４と同等の深さを有するｐ型拡散層を適当な間
隔を置いて複数個配置したものである。このＳＩＳＡ構
造を応用した構造の他にもＬＯＣＯＳを応用した構造、
不純物濃度の低い拡散層による高抵抗を応用した構造、
深い溝を切り込んだ構造等種々の構造が考えられる。極
端な例として、過電圧保護領域１０と主素子領域９とを
機械的に完全分離して、両者を一つのパッケージに組み
込む構造までも含めてよい。なお本実施例の製造方法も
既存の半導体プロセスの組み合わせにより構成すること
ができる。

【００２４】本発明の過電圧保護領域は一種のダイオー
ド構造となっており、本発明を適用した素子はスイッチ
ング素子の主電極間にダイオードを逆並列に配置した逆
導通型素子と言うことができる。一般に逆導通型素子は
主スイッチング素子の耐圧よりも逆並列に配置されたダ
イオードの耐圧の方が高くなるが、本発明をこれに適用
して主スイッチング素子の耐圧よりも逆並列ダイオード
の耐圧を低く設定すれば、ダイオードに主スイッチング
素子の過電圧保護機能を兼備させることが可能となる。

【００２５】また本発明の実施例はすべて埋込ゲート型
ＳＩサイリスタに適用する場合について説明したが、本
発明は特に埋込ゲート型ＳＩサイリスタにのみについて
成り立つというものではなく、表面ゲート型およびリセ
スゲート型ＳＩサイリスタ、ＳＩＴ、ＧＴＯサイリス
タ、ＩＧＢＴ、ＭＣＴ、ＥＳＴ等の半導体装置について
も同様に成り立つことは言うまでもない。また、いずれ
の半導体装置についても縦型構造に限らず、横型構造に
関しても本発明を同様に適用することができる。さら
に、本発明におけるｎベース層７は不純物濃度が低けれ
ば、ｎ形半導体に限らず、ｐ形半導体でも真性半導体で
も構わないことは言うまでもないことである。また上記
実施例における各領域の導電形をすべて逆にしてなる構
造についても、本発明の主旨をまったく変更することな
く実施することができる。

【００２６】

【発明の効果】以上説明したように本発明によれば、サ
ージ等の過電圧に対する十分な破壊耐量を有する半導体
装置を提供することが可能となった。

【図面の簡単な説明】

【図１】図１は本発明の請求項１記載の一実施例の断面
構造図である。

【図２】図２は本発明の請求項２記載の一実施例の断面
構造図である。

【図３】図３は本発明の請求項３記載の一実施例の断面
構造図である。

【図４】図４は本発明の請求項４記載の第１の実施例の
断面構造図である。

【図５】図５は本発明の請求項４記載の第２の実施例の
断面構造図である。

【図６】図６は本発明の請求項４記載の第３の実施例の
断面構造図である。

【図７】図７は本発明の請求項５記載の一実施例の断面
構造図である。

【図８】図８は従来の一例の断面構造図である。

【図９】図９は従来の一例の断面構造図である。

【符号の説明】

１ゲート電極２カソード電極３アノード電極４ｐベース層５ｐエミッタ層６ｎバッファ層７ｎベース層８分離領域９主素子領域１０過電圧保護領域１１、１３ｎ層１２、１５、１６ｐ層２０、３０補助電極

Claims

【特許請求の範囲】

【請求項１】第１の主電極と制御電極の付近に設けら
れた第１の一導電形半導体層、第１の反導電形半導体層
より成るベース層、該ベース層を介して前記第１の半導
体層と対向する位置にあって、第２の主電極を備えた第
２の導電形半導体層より成るエミッタ層、該エミッタ層
と前記ベース層の間に設けられた第２の反導電形半導体
層より成るバッファ層を有する半導体装置において、前
記第１の主電極に接続される補助電極、該補助電極に接
触する前記ベース層内の第３の一導電形半導体層、該第
３の一導電形半導体層に対向する前記バッファ層中の少
なくとも１ヶ所の不純物濃度を低くするか、または深さ
を浅く形成した第３の反導電形半導体層、前記エミッタ
層を介して前記第３の反導電形半導体層に対向する位置
に設けられた第２の補助電極より成る過電圧保護領域を
備え、前記第２の補助電極は前記第２の主電極に接続し
たことを特徴とする半導体装置。
【請求項２】前記バッファ層の有無に関わらず、前記
過電圧保護領域は、前記エミッタ層の少なくとも１ヶ所
の領域の不純物濃度を高くするか、または深さを深くし
て形成したことを特徴とする請求項１記載の半導体装
置。
【請求項３】前記過電圧保護領域は、前記バッファ層
の少なくとも１ヶ所の領域で不純物濃度が高く、または
深さを深くして形成したことを特徴とする請求項１記載
の半導体装置。
【請求項４】前記過電圧保護領域における前記第３の
一導電形半導体層が選択的に形成されていることを特徴
とする請求項１、２、または３記載の半導体装置。
【請求項５】前記過電圧保護領域と主素子領域の間に
分離領域を有することを特徴とする請求項１、２、３、
または４記載の半導体装置。