JP3277125B2 - 半導体装置 - Google Patents
半導体装置Info
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Description
【0001】
【発明の属する技術分野】本発明は半導体装置に係わ
り、特にエミッタ層の反主電極側にバッファ層を有して
いるSIT、SIサイリスタ、GTOサイリスタ、IG
BT、MCT、EST等の過電圧検知領域を有する半導
体装置に関するものである。
り、特にエミッタ層の反主電極側にバッファ層を有して
いるSIT、SIサイリスタ、GTOサイリスタ、IG
BT、MCT、EST等の過電圧検知領域を有する半導
体装置に関するものである。
【0002】
【従来の技術】図7は一般的によく知られているSIサ
イリスタの断面構造図であり、1はゲート電極、2はカ
ソード電極、3はアノード電極、4はpベース層、5は
pエミッタ層、6はnバッファ層、7は半導体基板であ
る。また、従来より提案されている過電圧検知機能を有
する半導体素子は、いずれもゲート電極、カソード(ソ
ース)電極付近の接合構造に変形を加えることによっ
て、過電圧検知機能を付加している。図8はその一例を
示す断面構造図であり、SIサイリスタの過電圧検知機
能領域は、図中、破線に囲まれた部分であり、nベース
基板111 の一主表面側に設けられた露出するpガード層
120 と、該pガード層120 に接すると共に、互いに接す
るように設けられた複数の狭チャンネルpベース領域12
1 と、該pベース領域121 上に設けられたnエピタキシ
ャル層131 と、該nエピタキシャル層131 上に互いに離
間するように設けられた複数のnエミッタ領域122 と、
nベース基板111 の他の主表面上に複数のpエミッタ領
域115 に隣接するように設けられた複数のn領域123 と
からなる。
イリスタの断面構造図であり、1はゲート電極、2はカ
ソード電極、3はアノード電極、4はpベース層、5は
pエミッタ層、6はnバッファ層、7は半導体基板であ
る。また、従来より提案されている過電圧検知機能を有
する半導体素子は、いずれもゲート電極、カソード(ソ
ース)電極付近の接合構造に変形を加えることによっ
て、過電圧検知機能を付加している。図8はその一例を
示す断面構造図であり、SIサイリスタの過電圧検知機
能領域は、図中、破線に囲まれた部分であり、nベース
基板111 の一主表面側に設けられた露出するpガード層
120 と、該pガード層120 に接すると共に、互いに接す
るように設けられた複数の狭チャンネルpベース領域12
1 と、該pベース領域121 上に設けられたnエピタキシ
ャル層131 と、該nエピタキシャル層131 上に互いに離
間するように設けられた複数のnエミッタ領域122 と、
nベース基板111 の他の主表面上に複数のpエミッタ領
域115 に隣接するように設けられた複数のn領域123 と
からなる。
【0003】
【発明が解決しようとする課題】半導体装置をPWM方
式のインバータ回路や電圧共振回路に応用する際、半導
体装置はターンオフ動作時に、回路上の不慮のトラブル
や回路の配線等のインダクタンスなどに起因するサージ
等の過電圧により、ターンオフ破壊に至る危険があっ
た。十分な過電圧耐量を確保するために厚い基板を用い
て素子を高耐圧化すると、オン電圧(オン抵抗)が増大
し、ターンオン損失、ターンオフ損失も増大することに
なる。
式のインバータ回路や電圧共振回路に応用する際、半導
体装置はターンオフ動作時に、回路上の不慮のトラブル
や回路の配線等のインダクタンスなどに起因するサージ
等の過電圧により、ターンオフ破壊に至る危険があっ
た。十分な過電圧耐量を確保するために厚い基板を用い
て素子を高耐圧化すると、オン電圧(オン抵抗)が増大
し、ターンオン損失、ターンオフ損失も増大することに
なる。
【0004】本発明は上述した点に鑑みて創案されたも
ので、その目的とするところは、これらの欠点を解決
し、素子の動作特性を低下させることなく、ターンオフ
破壊を防止し、十分な過電圧耐量を有する半導体装置を
提供することにある。
ので、その目的とするところは、これらの欠点を解決
し、素子の動作特性を低下させることなく、ターンオフ
破壊を防止し、十分な過電圧耐量を有する半導体装置を
提供することにある。
【0005】
【課題を解決するための手段】請求項1記載の半導体装
置は、半導体層と、その半導体層の一方の側に形成され
た第1の導電形のベース層と、前記半導体層の他方の側
に形成された前記第1の導電形のエミッタ層と、前記半
導体層と前記エミッタ層との間に介在する少なくとも一
つの第2の導電形のバッファ層と、前記バッファ層に比
べて不純物濃度を低くし、及び/又は、前記半導体層の
他方の側からの拡散深さが前記バッファ層の厚さより小
さくなるように、前記バッファ層間又は前記バッファ層
内に形成した前記第2の導電形の設定層と、前記半導体
層の一方の側に設けられた第1の主電極と、前記エミッ
タ層に設けられた第2の主電極と、前記ベース層に設け
られた制御電極とを具える半導体装置であって、前記半
導体装置の耐圧以下の耐圧(ベース層とエミッタ層とが
パンチスルーする電圧)に設定され、かつ、過電圧が印
加されるとパンチスルーが発生する過電圧検知領域を、
前記設定層及び前記制御電極によって構成したことを特
徴とする。
置は、半導体層と、その半導体層の一方の側に形成され
た第1の導電形のベース層と、前記半導体層の他方の側
に形成された前記第1の導電形のエミッタ層と、前記半
導体層と前記エミッタ層との間に介在する少なくとも一
つの第2の導電形のバッファ層と、前記バッファ層に比
べて不純物濃度を低くし、及び/又は、前記半導体層の
他方の側からの拡散深さが前記バッファ層の厚さより小
さくなるように、前記バッファ層間又は前記バッファ層
内に形成した前記第2の導電形の設定層と、前記半導体
層の一方の側に設けられた第1の主電極と、前記エミッ
タ層に設けられた第2の主電極と、前記ベース層に設け
られた制御電極とを具える半導体装置であって、前記半
導体装置の耐圧以下の耐圧(ベース層とエミッタ層とが
パンチスルーする電圧)に設定され、かつ、過電圧が印
加されるとパンチスルーが発生する過電圧検知領域を、
前記設定層及び前記制御電極によって構成したことを特
徴とする。
【0006】請求項2記載の半導体装置は、半導体層
と、その半導体層の一方の側に形成された所定の導電形
のベース層と、前記半導体層の他方の側に形成された少
なくとも一つの前記所定の導電形のエミッタ層と、前記
エミッタ層に比べて不純物濃度を高くし、及び/又は、
前記半導体層の他方の側からの拡散深さが前記エミッタ
層の厚さより大きくなるように、前記エミッタ層間又は
前記エミッタ層内に形成した前記所定の導電形の設定層
と、前記ベース層に設けられた第1の主電極と、前記エ
ミッタ層に設けられた第2の主電極と、前記ベース層に
設けられた制御電極とを具える半導体装置であって、前
記半導体装置の耐圧以下の耐圧(ベース層とエミッタ層
とがパンチスルーする電圧)に設定され、かつ、過電圧
が印加されるとパンチスルーが発生する過電圧検知領域
を、前記設定層及び前記制御電極によって構成したこと
を特徴とする。
と、その半導体層の一方の側に形成された所定の導電形
のベース層と、前記半導体層の他方の側に形成された少
なくとも一つの前記所定の導電形のエミッタ層と、前記
エミッタ層に比べて不純物濃度を高くし、及び/又は、
前記半導体層の他方の側からの拡散深さが前記エミッタ
層の厚さより大きくなるように、前記エミッタ層間又は
前記エミッタ層内に形成した前記所定の導電形の設定層
と、前記ベース層に設けられた第1の主電極と、前記エ
ミッタ層に設けられた第2の主電極と、前記ベース層に
設けられた制御電極とを具える半導体装置であって、前
記半導体装置の耐圧以下の耐圧(ベース層とエミッタ層
とがパンチスルーする電圧)に設定され、かつ、過電圧
が印加されるとパンチスルーが発生する過電圧検知領域
を、前記設定層及び前記制御電極によって構成したこと
を特徴とする。
【0007】請求項3記載の半導体装置は、半導体層
と、その半導体層の一方の側に形成された第1の導電形
のベース層と、前記半導体層の他方の側に形成された前
記第1の導電形のエミッタ層と、前記半導体層と前記エ
ミッタ層との間に介在する少なくとも一つの第2の導電
形のバッファ層と、前記バッファ層に比べて不純物濃度
を高くし、及び/又は、前記半導体層の他方の側からの
拡散深さが前記バッファ層の厚さより大きくなるよう
に、前記バッファ層間又は前記バッファ層内に形成した
前記第2の導電形の設定層と、前記ベース層に設けられ
た第1の主電極と、前記エミッタ層に設けられた第2の
主電極と、前記ベース層に設けられた制御電極とを具え
る半導体装置であって、前記半導体装置の耐圧以下の耐
圧(アバランシェ降伏電圧)に設定され、かつ、過電圧
が印加されるとアバランシェ降伏が発生する過電圧検知
領域を、前記設定層及び前記制御電極によって構成した
ことを特徴とする。
と、その半導体層の一方の側に形成された第1の導電形
のベース層と、前記半導体層の他方の側に形成された前
記第1の導電形のエミッタ層と、前記半導体層と前記エ
ミッタ層との間に介在する少なくとも一つの第2の導電
形のバッファ層と、前記バッファ層に比べて不純物濃度
を高くし、及び/又は、前記半導体層の他方の側からの
拡散深さが前記バッファ層の厚さより大きくなるよう
に、前記バッファ層間又は前記バッファ層内に形成した
前記第2の導電形の設定層と、前記ベース層に設けられ
た第1の主電極と、前記エミッタ層に設けられた第2の
主電極と、前記ベース層に設けられた制御電極とを具え
る半導体装置であって、前記半導体装置の耐圧以下の耐
圧(アバランシェ降伏電圧)に設定され、かつ、過電圧
が印加されるとアバランシェ降伏が発生する過電圧検知
領域を、前記設定層及び前記制御電極によって構成した
ことを特徴とする。
【0008】請求項4記載の半導体装置においては、前
記設定層を前記ベース層に対向する位置に形成する。
記設定層を前記ベース層に対向する位置に形成する。
【0009】請求項5記載の半導体装置においては、前
記設定層を前記半導体装置の接合終端部に形成する。
記設定層を前記半導体装置の接合終端部に形成する。
【0010】
【発明の実施の形態】図1は本発明の請求項1記載の第
1の実施例の断面構造図であり、図中、図7と同符号の
ものは同じ構成、機能を有する部分である。図1におい
て、図7に示す過電圧検知機能領域10を有さないSIサ
イリスタの場合、nバッファ層6は半導体基板7の全面
にわたって形成されているが、本実施例ではpベース層
4に対向する位置に過電圧検知領域10が形成されてい
る。過電圧検知領域10におけるn層11は、nバッファ層
6よりも不純物濃度が低く、アノード表面からの拡散深
さが浅く形成されている。この構造の差により素子に逆
電圧が印加された時、n層11はnバッファ層6よりも空
乏層が拡がりやすくなり、その結果、pベース層4とp
エミッタ層5は過電圧検知領域10において最もパンチス
ルーしやすくなる。このパンチスルー電圧は応用回路か
ら要求される電圧であればよく、素子の耐圧はこのパン
チスルー電圧に対して、例えば105%に高く設定して
おけばよい。n層11の不純物濃度と拡散深さはこの設定
条件を満足するように決められる。
1の実施例の断面構造図であり、図中、図7と同符号の
ものは同じ構成、機能を有する部分である。図1におい
て、図7に示す過電圧検知機能領域10を有さないSIサ
イリスタの場合、nバッファ層6は半導体基板7の全面
にわたって形成されているが、本実施例ではpベース層
4に対向する位置に過電圧検知領域10が形成されてい
る。過電圧検知領域10におけるn層11は、nバッファ層
6よりも不純物濃度が低く、アノード表面からの拡散深
さが浅く形成されている。この構造の差により素子に逆
電圧が印加された時、n層11はnバッファ層6よりも空
乏層が拡がりやすくなり、その結果、pベース層4とp
エミッタ層5は過電圧検知領域10において最もパンチス
ルーしやすくなる。このパンチスルー電圧は応用回路か
ら要求される電圧であればよく、素子の耐圧はこのパン
チスルー電圧に対して、例えば105%に高く設定して
おけばよい。n層11の不純物濃度と拡散深さはこの設定
条件を満足するように決められる。
【0011】図7に示した半導体装置において、過電圧
検知領域10を有さない素子の場合には、素子耐圧は応用
回路から要求される電圧に対し10%以上高く設定され
ていたので、過電圧検知領域10を適用することにより、
素子耐圧の設定を低くすることが可能となり、それに伴
って用いる半導体基板7の厚さを薄くすることができる
ため、素子の損失を低減することができるという利点が
ある。本実施例1に応用回路の中で動作中に過電圧が印
加されて設定電圧に到達した場合、過電圧検知領域10に
おいてパンチスルーが起こるため、過電圧に基づくエネ
ルギーはゲート電流として吸収され、素子が永久破壊に
至ることはなくなる。すなわち過電圧に対する破壊耐量
は著しく向上することとなる。パンチスルーが起こると
きの接合における電界強度は、アバランシェが起こると
きのそれよりも低いため、電流が発生しても特に破壊し
づらく、過電圧に対する破壊耐量の向上は特に優れてい
る。
検知領域10を有さない素子の場合には、素子耐圧は応用
回路から要求される電圧に対し10%以上高く設定され
ていたので、過電圧検知領域10を適用することにより、
素子耐圧の設定を低くすることが可能となり、それに伴
って用いる半導体基板7の厚さを薄くすることができる
ため、素子の損失を低減することができるという利点が
ある。本実施例1に応用回路の中で動作中に過電圧が印
加されて設定電圧に到達した場合、過電圧検知領域10に
おいてパンチスルーが起こるため、過電圧に基づくエネ
ルギーはゲート電流として吸収され、素子が永久破壊に
至ることはなくなる。すなわち過電圧に対する破壊耐量
は著しく向上することとなる。パンチスルーが起こると
きの接合における電界強度は、アバランシェが起こると
きのそれよりも低いため、電流が発生しても特に破壊し
づらく、過電圧に対する破壊耐量の向上は特に優れてい
る。
【0012】また、通常ゲート回路はゲート電極1に接
続される抵抗ができる限り小さくなるように設計される
が、過電圧に基づくエネルギーを吸収するパンチスルー
電流が過度に大きいとゲート回路を破壊する危険が生ず
る。その場合は、例えば、過電圧検知領域10の面積を素
子全体の面積に対して小さくすれば、パンチスルー電流
を小さく抑えることができるため、ゲート回路に対して
も安全である。図1に示した過電圧検知領域10の構造を
製造する方法は、例えばフォトリソグラフィー技術を用
いてnバッファ6を形成するための拡散源を過電圧検知
領域10以外に形成し、その横方向拡散によってn層11を
形成すればよい。
続される抵抗ができる限り小さくなるように設計される
が、過電圧に基づくエネルギーを吸収するパンチスルー
電流が過度に大きいとゲート回路を破壊する危険が生ず
る。その場合は、例えば、過電圧検知領域10の面積を素
子全体の面積に対して小さくすれば、パンチスルー電流
を小さく抑えることができるため、ゲート回路に対して
も安全である。図1に示した過電圧検知領域10の構造を
製造する方法は、例えばフォトリソグラフィー技術を用
いてnバッファ6を形成するための拡散源を過電圧検知
領域10以外に形成し、その横方向拡散によってn層11を
形成すればよい。
【0013】図2は本発明の請求項1記載の第2の実施
例の断面構造図であり、より精密にn層11の不純物濃度
と拡散深さを規定したい場合には、例えばフォトリソグ
ラフィー技術やイオン注入法等を駆使して、nバッファ
6を形成する工程と全く別個の工程、つまり、nバッフ
ァ6とは別個に主電極間にn層11を形成する。
例の断面構造図であり、より精密にn層11の不純物濃度
と拡散深さを規定したい場合には、例えばフォトリソグ
ラフィー技術やイオン注入法等を駆使して、nバッファ
6を形成する工程と全く別個の工程、つまり、nバッフ
ァ6とは別個に主電極間にn層11を形成する。
【0014】図3は本発明の請求項1記載の第3の実施
例であり、過電圧検知領域10にpエミッタ層5が形成さ
れていない構造であっても、動作原理になんら変わると
ころはなく、過電圧検知機能に悪影響を及ぼすことはな
い。
例であり、過電圧検知領域10にpエミッタ層5が形成さ
れていない構造であっても、動作原理になんら変わると
ころはなく、過電圧検知機能に悪影響を及ぼすことはな
い。
【0015】図4は本発明の請求項2記載の第1の実施
例の断面構造図であり、pベース層4に対向する位置に
過電圧検知領域10が形成されており、過電圧検知領域10
におけるp層12はpエミッタ層5よりも不純物濃度が高
く、アノード表面からの拡散深さが深く形成されてい
る。この構造の差により素子に逆電圧が印加された時、
nバッファ層6中を拡がる空乏層がpエミッタ層5より
も速くp層12に到達しやすくなり、その結果pベース層
4とp層12は過電圧検知領域10において最もパンチスル
ーしやすくなる。このパンチスルー電圧は、請求項1で
記述したのと同様、応用回路から要求される電圧であれ
ばよく、素子の耐圧はこのパンチスルー電圧に対して、
例えば、105%に高く設定しておけばよい。p層12の
不純物濃度と拡散深さは、この設定条件を満足するよう
に決められる。なお、図4に示した構造は、nバッファ
層6を有した構造となっているが、nバッファ層6のな
い構造であっても、全く同一原理により、実施すること
ができる。
例の断面構造図であり、pベース層4に対向する位置に
過電圧検知領域10が形成されており、過電圧検知領域10
におけるp層12はpエミッタ層5よりも不純物濃度が高
く、アノード表面からの拡散深さが深く形成されてい
る。この構造の差により素子に逆電圧が印加された時、
nバッファ層6中を拡がる空乏層がpエミッタ層5より
も速くp層12に到達しやすくなり、その結果pベース層
4とp層12は過電圧検知領域10において最もパンチスル
ーしやすくなる。このパンチスルー電圧は、請求項1で
記述したのと同様、応用回路から要求される電圧であれ
ばよく、素子の耐圧はこのパンチスルー電圧に対して、
例えば、105%に高く設定しておけばよい。p層12の
不純物濃度と拡散深さは、この設定条件を満足するよう
に決められる。なお、図4に示した構造は、nバッファ
層6を有した構造となっているが、nバッファ層6のな
い構造であっても、全く同一原理により、実施すること
ができる。
【0016】図5は本発明の請求項2記載の第2の実施
例であり、また素子全体の面積に対するp層12の面積が
大きいと、素子に過電圧が印加された時にゲート電流と
なるパンチスルー電流が増大するため、p層12の面積は
必要最小限に最適設計することが必要となる点は、請求
項1の場合と全く同様である。図5には特に、本実施例
2を請求項1と組み合わせた場合の構造例を示してあ
る。
例であり、また素子全体の面積に対するp層12の面積が
大きいと、素子に過電圧が印加された時にゲート電流と
なるパンチスルー電流が増大するため、p層12の面積は
必要最小限に最適設計することが必要となる点は、請求
項1の場合と全く同様である。図5には特に、本実施例
2を請求項1と組み合わせた場合の構造例を示してあ
る。
【0017】請求項1、請求項2における過電圧検知領
域10は、いずれも素子耐圧よりも幾分小さい電圧でパン
チスルー現象が生じるようにアノード電極3側の接合構
造を設計するものであるため、素子耐圧がパンチスルー
現象によって決まる素子に適用するのが望ましい。その
理由は、素子耐圧がアバランシェ現象によって決まる素
子に適用すると、パンチスルー現象とアバランシェ現象
の温度依存性が反対であるために、最適設計が極めて難
しくなることである。
域10は、いずれも素子耐圧よりも幾分小さい電圧でパン
チスルー現象が生じるようにアノード電極3側の接合構
造を設計するものであるため、素子耐圧がパンチスルー
現象によって決まる素子に適用するのが望ましい。その
理由は、素子耐圧がアバランシェ現象によって決まる素
子に適用すると、パンチスルー現象とアバランシェ現象
の温度依存性が反対であるために、最適設計が極めて難
しくなることである。
【0018】図6は本発明の請求項3記載の一実施例の
断面構造図であり、pベース層4に対向する位置に過電
圧検知領域10が形成されており、過電圧検知領域10にお
けるn層13はnバッファ層6よりも不純物濃度が高くア
ノード表面からの拡散深さが深く形成されている。この
構造の差により素子に逆電圧が印加された時、過電圧検
知領域10での電界強度はその他の領域での電界強度より
も高くなるため、過電圧検知領域10で最もアバランシェ
降伏しやすくなる。このアバランシェ電圧は応用回路か
ら要求される電圧であればよく、素子の耐圧はこのアバ
ランシェ電圧に対して、例えば、105%に高く設定し
ておけばよい。n層13の不純物濃度と拡散深さはこの設
定条件を満足するように決められる。
断面構造図であり、pベース層4に対向する位置に過電
圧検知領域10が形成されており、過電圧検知領域10にお
けるn層13はnバッファ層6よりも不純物濃度が高くア
ノード表面からの拡散深さが深く形成されている。この
構造の差により素子に逆電圧が印加された時、過電圧検
知領域10での電界強度はその他の領域での電界強度より
も高くなるため、過電圧検知領域10で最もアバランシェ
降伏しやすくなる。このアバランシェ電圧は応用回路か
ら要求される電圧であればよく、素子の耐圧はこのアバ
ランシェ電圧に対して、例えば、105%に高く設定し
ておけばよい。n層13の不純物濃度と拡散深さはこの設
定条件を満足するように決められる。
【0019】また素子全体の面積に対するn層13の面積
が大きいと、素子に過電圧が印加された時にゲート電流
となる電流が増大するため、n層13の面積は必要最小限
に最適設計することが必要となる点は、請求項1および
請求項2の場合と全く同様である。
が大きいと、素子に過電圧が印加された時にゲート電流
となる電流が増大するため、n層13の面積は必要最小限
に最適設計することが必要となる点は、請求項1および
請求項2の場合と全く同様である。
【0020】図7に示した過電圧検知領域10を有さない
素子の場合には、素子耐圧は応用回路から要求される電
圧に対し10%以上高く設定されていたので、過電圧検
知領域10を適用することにより、素子耐圧の設定を低く
することが可能となり、それに伴って用いる半導体基板
7の厚さを薄くすることができるため、素子の損失を低
減することができるという利点がある。
素子の場合には、素子耐圧は応用回路から要求される電
圧に対し10%以上高く設定されていたので、過電圧検
知領域10を適用することにより、素子耐圧の設定を低く
することが可能となり、それに伴って用いる半導体基板
7の厚さを薄くすることができるため、素子の損失を低
減することができるという利点がある。
【0021】本実施例1に応用回路の中で動作中に過電
圧が印加されて設定電圧に到達した場合、過電圧検知領
域10においてアバランシェが起こるため、過電圧に基づ
くエネルギーはゲート電流として吸収され、素子が永久
破壊に至ることはなくなる。すなわち過電圧に対する破
壊耐量は著しく向上することとなる。
圧が印加されて設定電圧に到達した場合、過電圧検知領
域10においてアバランシェが起こるため、過電圧に基づ
くエネルギーはゲート電流として吸収され、素子が永久
破壊に至ることはなくなる。すなわち過電圧に対する破
壊耐量は著しく向上することとなる。
【0022】図6における過電圧検知領域10は、素子耐
圧よりも幾分小さい電圧でアバランシェ現象が生じるよ
うにアノード電極3側の接合構造を設計するものである
ため、素子耐圧がアバランシェ現象によって決まる素子
に適用するのが望ましい。その理由は、素子耐圧がパン
チスルー現象によって決まる素子に適用すると、パンチ
スルー現象とアバランシェ現象の温度依存性が反対であ
るために、最適設計が極めて難しくなることである。す
なわち、過電圧検知領域10の設定電圧を決める現象と素
子耐圧を決める現象を同一種類に合わせておけば、過電
圧検知機能の温度依存性を考慮しなくてもよくなり、素
子の適用可能な温度範囲が過電圧検知機能を付加するこ
とにより損なわれることもない。
圧よりも幾分小さい電圧でアバランシェ現象が生じるよ
うにアノード電極3側の接合構造を設計するものである
ため、素子耐圧がアバランシェ現象によって決まる素子
に適用するのが望ましい。その理由は、素子耐圧がパン
チスルー現象によって決まる素子に適用すると、パンチ
スルー現象とアバランシェ現象の温度依存性が反対であ
るために、最適設計が極めて難しくなることである。す
なわち、過電圧検知領域10の設定電圧を決める現象と素
子耐圧を決める現象を同一種類に合わせておけば、過電
圧検知機能の温度依存性を考慮しなくてもよくなり、素
子の適用可能な温度範囲が過電圧検知機能を付加するこ
とにより損なわれることもない。
【0023】また、本発明の請求項4においては、設定
層に対応するn層11,13又はp層12をpペース層
4に対抗する位置に形成する。特に面積の広いゲートパ
ッド領域下に形成すると製造しやすくなる。また請求項
5においては、n層11,13又はp層12を、特にp
ベース層4に対抗する位置に形成しなくてもよく、例え
ばフィールド・リミティング・リング、フィールド・プ
レートなどの接合主短部に形成してもよい。
層に対応するn層11,13又はp層12をpペース層
4に対抗する位置に形成する。特に面積の広いゲートパ
ッド領域下に形成すると製造しやすくなる。また請求項
5においては、n層11,13又はp層12を、特にp
ベース層4に対抗する位置に形成しなくてもよく、例え
ばフィールド・リミティング・リング、フィールド・プ
レートなどの接合主短部に形成してもよい。
【0024】また本発明の実施例はすべてSIサイリス
タに適用する場合について説明したが、特にSIサイリ
スタのみについて成り立つというわけではなく、SI
T、GTOサイリスタ、IGBT、MCT、EST等の
半導体装置についても同様に成り立つことは言うまでも
ない。さらに、本発明における半導体基板7は不純物濃
度が低ければp形でもn形でもよく、真性半導体でも構
わないことは言うまでもないことである。また上記実施
例における各領域の導電形をすべて逆にしてなる構造に
ついても、本発明を適用することには全く問題はない。
タに適用する場合について説明したが、特にSIサイリ
スタのみについて成り立つというわけではなく、SI
T、GTOサイリスタ、IGBT、MCT、EST等の
半導体装置についても同様に成り立つことは言うまでも
ない。さらに、本発明における半導体基板7は不純物濃
度が低ければp形でもn形でもよく、真性半導体でも構
わないことは言うまでもないことである。また上記実施
例における各領域の導電形をすべて逆にしてなる構造に
ついても、本発明を適用することには全く問題はない。
【0025】
【発明の効果】以上説明したように本発明によれば、サ
ージ等の過電圧に対する十分な破壊耐量を有する半導体
装置を提供することが可能となった。
ージ等の過電圧に対する十分な破壊耐量を有する半導体
装置を提供することが可能となった。
【図1】図1は本発明の請求項1記載の第1の実施例の
断面構造図である。
断面構造図である。
【図2】図2は本発明の請求項1記載の第2の実施例の
断面構造図である。
断面構造図である。
【図3】図3は本発明の請求項1記載の第3の実施例の
断面構造図である。
断面構造図である。
【図4】図4は本発明の請求項2記載の第1の実施例の
断面構造図である。
断面構造図である。
【図5】図5は本発明の請求項2記載の第2の実施例の
断面構造図である。
断面構造図である。
【図6】図6は本発明の請求項3記載の一実施例の断面
構造図である。
構造図である。
【図7】図7は一般的にSIサイリスタの断面構造図で
ある。
ある。
【図8】図8は従来の一例の断面構造図である。
1 ゲート電極 2 カソード電極 3 アノード電極 4 pベース層 5 pエミッタ層 6 nバッファ層 7 半導体基板 10 過電圧検知領域 11 n層 12 p層 13 n層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI H01L 29/78 655 (58)調査した分野(Int.Cl.7,DB名) H01L 29/74 H01L 21/822 H01L 23/62 H01L 27/04 H01L 29/744 H01L 29/78 655
Claims (5)
- 【請求項1】 半導体層と、 その半導体層の一方の側に形成された第1の導電形のベ
ース層と、 前記半導体層の他方の側に形成された前記第1の導電形
のエミッタ層と、 前記半導体層と前記エミッタ層との間に介在する少なく
とも一つの第2の導電形のバッファ層と、 前記バッファ層に比べて不純物濃度を低くし、及び/又
は、前記半導体層の他方の側からの拡散深さが前記バッ
ファ層の厚さより小さくなるように、前記バッファ層間
又は前記バッファ層内に形成した前記第2の導電形の設
定層と、 前記半導体層の一方の側に設けられた第1の主電極と、 前記エミッタ層に設けられた第2の主電極と、 前記ベース層に設けられた制御電極とを具える半導体装
置であって、 前記半導体装置の耐圧以下の耐圧に設定され、かつ、過
電圧が印加されるとパンチスルーが発生する過電圧検知
領域を、前記設定層及び前記制御電極によって構成した
ことを特徴とする半導体装置。 - 【請求項2】 半導体層と、 その半導体層の一方の側に形成された所定の導電形のベ
ース層と、 前記半導体層の他方の側に形成された少なくとも一つの
前記所定の導電形のエミッタ層と、 前記エミッタ層に比べて不純物濃度を高くし、及び/又
は、前記半導体層の他方の側からの拡散深さが前記エミ
ッタ層の厚さより大きくなるように、前記エミッタ層間
又は前記エミッタ層内に形成した前記所定の導電形の設
定層と、 前記ベース層に設けられた第1の主電極と、 前記エミッタ層に設けられた第2の主電極と、 前記ベース層に設けられた制御電極とを具える半導体装
置であって、 前記半導体装置の耐圧以下の耐圧に設定され、かつ、過
電圧が印加されるとパンチスルーが発生する過電圧検知
領域を、前記設定層及び前記制御電極によって構成した
ことを特徴とする半導体装置。 - 【請求項3】 半導体層と、 その半導体層の一方の側に形成された第1の導電形のベ
ース層と、 前記半導体層の他方の側に形成された前記第1の導電形
のエミッタ層と、 前記半導体層と前記エミッタ層との間に介在する少なく
とも一つの第2の導電形のバッファ層と、 前記バッファ層に比べて不純物濃度を高くし、及び/又
は、前記半導体層の他方の側からの拡散深さが前記バッ
ファ層の厚さより大きくなるように、前記バッファ層間
又は前記バッファ層内に形成した前記第2の導電形の設
定層と、 前記ベース層に設けられた第1の主電極と、 前記エミッタ層に設けられた第2の主電極と、 前記ベース層に設けられた制御電極とを具える半導体装
置であって、 前記半導体装置の耐圧以下の耐圧に設定され、かつ、過
電圧が印加されるとアバランシェ降伏が発生する過電圧
検知領域を、前記設定層及び前記制御電極によって構成
したことを特徴とする半導体装置。 - 【請求項4】 前記設定層を前記ベース層に対向する位
置に形成したことを特徴とする請求項1から3のうちの
いずれか1項に記載の半導体装置。 - 【請求項5】 前記設定層を前記半導体装置の接合終端
部に形成したことを特徴とする請求項1から3のうちの
いずれか1項に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21550796A JP3277125B2 (ja) | 1996-07-26 | 1996-07-26 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21550796A JP3277125B2 (ja) | 1996-07-26 | 1996-07-26 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1050980A JPH1050980A (ja) | 1998-02-20 |
JP3277125B2 true JP3277125B2 (ja) | 2002-04-22 |
Family
ID=16673555
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21550796A Expired - Fee Related JP3277125B2 (ja) | 1996-07-26 | 1996-07-26 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3277125B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113451387B (zh) * | 2020-03-24 | 2022-12-23 | 清华大学 | 用于过压击穿功能的缓冲区变掺杂结构及半导体器件 |
-
1996
- 1996-07-26 JP JP21550796A patent/JP3277125B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH1050980A (ja) | 1998-02-20 |
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