DE10129783C1

DE10129783C1 - Verzögerungsregelkreis

Info

Publication number: DE10129783C1
Application number: DE10129783A
Authority: DE
Inventors: Reidar Stief
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2001-06-20
Filing date: 2001-06-20
Publication date: 2003-01-02
Anticipated expiration: 2021-06-21
Also published as: US6586978B2; US20030011412A1

Abstract

Ein Verzögerungsregelkreis weist ein Filter (16) auf, um die Verzögerungszeit einer Verzögerungsstrecke (11) in Abhängigkeit von dem von einem Phasendetektor (15) festgestellten Phasenunterschied eingangs- und ausgangsseitiger Taktsignale (CLKIN, CLKOUT) einzustellen. Ein zusätzlicher innerer Regelkreis (13) ermittelt die Anzahl (FOUT_ANZ) von Ansteuerimpulsen des Filters (16) und steuert zusätzlich die Anzahl von wirksamen Zählerstufen (211, 212, 213) eines das Filter (16) bildenden Zählers (210). Die Einschwingzeit des Verzögerungsregelkreises wird dadurch verringert.

Description

Die Erfindung betrifft einen Verzögerungsregelkreis, der ei nen Ausgangstakt auf einen Eingangstakt synchronisiert, indem der Eingangstakt über eine steuerbare Verzögerungsstrecke verzögert wird. Die steuerbare Verzögerungszeit wird mittels einer Rückkopplungsschleife, die einen Phasendetektor und ein Filter enthält, eingestellt.

Ein Verzögerungsregelkreis, ein sogenannter Delay Locked Loop (DLL), wird in integrierten Schaltungen verwendet, um ein chipinternes Taktsignal mit einem von extern eingespeisten Taktsignal zu synchronisieren. In heutigen elektronischen Sy stemen, beispielsweise bei Motherboards von Personal Compu tern, werden die unterschiedlichen das System bildenden inte grierten Schaltungen taktsynchron betrieben. Immer schnellere Taktraten erfordern, daß bestimmte Zeitvorgaben der auszutau schenden Signale möglichst exakt eingehalten werden. Die ver fügbaren Zeitreserven werden geringer, so daß die Taktsignale möglichst genau zueinander synchronisiert sein müssen. Eine DLL hat die Aufgabe, diese Synchronisation für einen jeweili gen integrierten Schaltkreis durchzuführen.

Insbesondere synchron arbeitende dynamische Halbleiterspei cher, sogenannte SDRAMS (Synchronous Dynamic Random Access Memories) weisen eine DLL auf, die ein internes Taktsignal mit einem von chipextern zugeführten Taktsignal synchroni siert. Das intern erzeugte Taktsignal steuert beispielsweise die Zeitvalidierung für die auszugebenden Datensignale. Da durch werden die internen Verzögerungslaufzeiten des zuge führten Taktsignals auf dem Halbleiterchip kompensiert, so daß die ausgegebenen Daten mit einer bestimmten Phasenlage relativ zum externen Betriebstakt vorliegen. In der DLL be stimmt ein Phasendetektor die Abweichung zwischen dem exter nen und dem internen Takt und regelt dementsprechend den internen von der DLL ausgangsseitig bereitgestellten Takt in Abhängigkeit vom externen, der DLL eingangsseitig zugeführten Takt nach.

Das die variable Verzögerungszeit der Verzögerungsstrecke einstellende Filter sorgt dafür, daß nicht bei jeder Pha senänderung, die prinzipiell in jedem Taktzyklus auftreten kann, die Verzögerungszeit durch Zu- oder Abschalten von Ver zögerungsgliedern nachgestellt wird. Bisherige Filterkonzepte haben den Nachteil, daß erst nach dem Durchlauf einer festen Anzahl von Taktzyklen die Verzögerungszeit nachgestellt wird. Diese Anzahl von Taktzyklen ist unabhängig von der Phasendif ferenz zwischen Eingangs- und Ausgangstakt. Das bedeutet, daß in Abhängigkeit vom Maß der Phasendifferenz die Verzögerungs regelschleife unterschiedliche Reaktionszeiten aufweist. Die Einschwingzeit besonders bei größerer auszuregelnder Phasen differenz ist daher relativ groß.

In der US 5,994,934 ist ein Verzögerungsregelkreis gezeigt, der eine äußere Rückkopplungsschleife aufweist sowie eine in nere am Schleifenfilter ansetzende Rückkopplungsschleife, die Einrastprobleme bei überhöhter Verzögerungszeit ("Lock Devia tion Phenomenon") behebt. Der Verzögerungsregelkreis weist ansonsten eine Verzögerungsschaltung mit steuerbarer Verzöge rungszeit, eine Phasendetektor sowie das Schleifenfilter auf.

Die US 6,157,690 zeigt einen digitalen Phasenregelkreis, bei dem die Verzögerungsstrecke von einer Steuerschaltung steuer bar ist, um bei größerem Phasenfehler eine sofortige Phasen verschiebung und bei geringerem Phasenfehler eine weniger schnell ausgeführte Phasenkorrektur zu bewirken.

Die JP 58-161426 zeigt die Ausführung eines Schleifenfilters mit Flipflops, Schieberegistern und logischen Verknüpfungs elementen für einen digitalen Phasenregelkreis.

Eine Aufgabe der Erfindung besteht darin, einen Verzögerungs regelkreis anzugeben, dessen Einschwingdauer stets möglichst kurz ist.

Betreffend den Verzögerungsregelkreis an sich wird die ge nannte Aufgabe durch einen Verzögerungsregelkreis gelöst, der umfaßt: einen Eingang für ein zu verzögerndes Signal und ei nen Ausgang für ein verzögertes Signal und eine zwischen den Eingang und den Ausgang geschaltete Verzögerungsschaltung mit steuerbarer Verzögerungszeit, einen Phasendetektor, der ein gangsseitig an den Eingang und an einen Ausgang der Verzöge rungsschaltung gekoppelt ist, ein Filter, das einen ersten Eingang aufweist, der von einem Ausgang des Phasendetektors steuerbar ist, das einen Ausgang aufweist, der an die Verzö gerungsschaltung gekoppelt ist, um deren Verzögerungszeit zu steuern, und das einen zwischen dessen Eingang und dessen Ausgang geschalteten mehrstufigen Zähler aufweist, und eine Regellogikschaltung, über die der Ausgang des Filters auf ei nen weiteren Eingang des Filters rückgekoppelt ist, um die Anzahl der zwischen dem Eingang und dem Ausgang des Filters wirksamen Zählerstufen zu steuern.

Ein Verfahren zum Betreiben eines solchen Verzögerungsregel kreises umfaßt, daß die Anzahl der wirksamen Zählerstufen verringert wird, wenn die Anzahl von Impulsen am Ausgang des Filters innerhalb einer vorgegebenen Anzahl von Impulsen des am Eingang des Verzögerungsregelkreises zuführbaren Taktsi gnals einen ersten Referenzwert überschreitet, und daß die Anzahl der wirksamen Zählerstufen des Zählers des Filters er höht wird, wenn die Anzahl von Impulsen am Ausgang des Fil ters innerhalb der vorgegebenen Anzahl von Impulsen des dem Eingang des Verzögerungsregelkreises zuführbaren Taktsignals den ersten Referenzwert unterschreitet.

Beim Verzögerungsregelkreis gemäß der Erfindung bzw. dem Ver fahren weist das Filter einen Zähler auf, der von einer wei teren, inneren Rückkopplungsschleife gesteuert wird, welche den Ausgang des Zählers auf einen weiteren Eingang des Zäh lers rückkoppelt. Die zusätzliche innere Rückkopplungsschlei fe steuert die Anzahl der wirksamen Zählerstufen des mehrstu figen Zählers. Bei großer Phasenabweichung zwischen Eingangs signal und Ausgangssignal des Verzögerungsregelkreises sind wenige Zählerstufen wirksam zu schalten, so daß die Ein schwingzeit verkürzt wird. In Abhängigkeit dieser Impulse wird die Verzögerungszeit der steuerbaren Verzögerungsstrecke nachgestellt. Die Anzahl der Impulse ist daher ein Maß für die Phasenabweichung von Ausgangstaktsignal zu Eingangstakt signal des Verzögerungsregelkreises. Wenn die Anzahl der Aus gangsimpulse des Verzögerungsregelkreises einen vorgegebenen ersten Referenzwert überschreitet, wird dies dahingehend in terpretiert, daß die Phasenabweichung relativ groß ist. Die Anzahl der wirksamen Zählerstufen wird daher automatisch verringert, um die Nachstellung der Verzögerungs zeit der Verzögerungsstrecke und dadurch den Einschwingvor gang zu beschleunigen. Im umgekehrten Fall, wenn die Anzahl der Ausgangsimpulse des Filters diesen Referenzwert unter schreitet, bedeutet dies, daß die Phasenabweichung gering ist. Die Anzahl der wirksamen Zählerstufen wird daraufhin er höht, um dadurch die Stabilität der Regelung zu erhöhen.

Durch den zusätzlichen inneren Regelkreis werden Zählerstufen automatisch zu- oder abgeschaltet, so daß schließlich stets eine vorgegebene Reaktionszeit des Verzögerungsregelkreises gewährleistet ist. Die Empfindlichkeit des Verzögerungsregel kreises stellt sich dadurch adaptiv auf das Maß der Phasen differenz zwischen intern zu erzeugendem Taktsignal und ex tern zugeführtem Taktsignal ein. Die Einphasung des Verzöge rungsregelkreises auf den extern zugeführten Takt wird da durch reduziert.

Bekanntlich wird der Stromverbrauch einer digitalen in CMOS- Schaltungstechnik realisierten Schaltung durch die Schalthäu figkeit der Gatter bestimmt. Da elektronische Systeme viel fach portabel und batteriebetrieben ausgeführt werden, be steht das Bestreben, den Stromverbrauch möglichst niedrig zu halten. Der Stromverbrauch eines Verzögerungsregelkreises, der beispielsweise auf einem SDRAM angeordnet ist, ist nicht unerheblich. Eine schnelle Einphasung bedeutet weniger Ände rungen der Zeitverzögerung der Verzögerungsstrecke und weni ger Schaltvorgänge. Der Stromverbrauch des SDRAMs wird durch die erfindungsgemäße Schaltung daher verringert.

In Weiterbildung der Erfindung ist vorgesehen, daß das Filter einen ersten Ausgang aufweist, um die Verzögerungszeit der Verzögerungsschaltung zu verringern. Jedem der Ausgänge ist ein Zähler zugeordnet, der eingangsseitig wiederum von einem getrennten Ausgang des Phasendetektors angesteuert wird. Die hintereinander geschalteten Stufen des Zählers werden jeweils parallel und gleichartig zu- bzw. abgeschaltet.

Eine Steuerungslogik erzeugt entsprechende Steuersignale, um die Zu- bzw. Abschaltung der einzelnen Zählerstufen zu bewir ken. Hierzu ist zwischen zwei Zählerstufen ein Umschalter an geordnet, der einerseits in seiner ersten Schalterstellung den Ausgang einer vorgeschalteten Zählerstufe mit dem Eingang einer nachgeschalteten Zählerstufe verbindet. Eine zweite Schalterstellung des Umschalters zweigt den Ausgang einer vorgeschalteten Zählerstufe ab und verbindet ihn direkt an den entsprechenden Ausgang des Filters. Die nachfolgenden Zählerstufen werden durch diese Abzweigung unwirksam geschal tet, sogenannter Bypass.

Die innere Rückkopplungsschleife setzt an den genannten Aus gangsanschlüssen des Filters an und zählt oder akkumuliert die Anzahl von Ausgangsimpulsen am Filter. Hierzu dient eine als Integrator bezeichnete Zähllogik, die als Binär- oder Schiebezähler ausgeführt sein kann und die verschiedentlich rückgesetzt werden kann. Beispielsweise kann der Integrator nur gleichsinnige Zählimpulse zählen, indem er nur dann in krementiert wird, wenn aufeinander folgende Impulse zum Erhö hen der Verzögerungszeit bzw. Verringern der Verzögerungszeit von der Verzögerungsschaltung ausgegeben werden. Bei einem Wechsel der Impulsart wird der Integrator zurückgesetzt und integriert von Neuem. Andererseits kann der Integrator als Aufwärts- und Abwärtszähler ausgeführt werden, wobei er bei Impulsen einer Art in eine Richtung zählt, bei Impulsen der anderen Art in die andere Richtung.

Die Anzahl der vom Integrator gezählten Impulse wird mit ei nem ersten Referenzwert verglichen. Liegt die Anzahl der Im pulse höher als dieser Referenzwert, dann bedeutet dies, daß eine große auszuregelnde Phasenverschiebung vorliegt. Auf grund eines Impulses des Phasendetektors ist daher mit mög lichst kurzer Reaktionszeit ein Ausgangsimpuls des Zählers zum Nachstellen der Verzögerungsschaltung zu erzeugen. Folg lich werden in diesem Fall höherwertige Zählerstufen des Zählers durch den Bypass abgeschaltet oder übergangen. Wenn die vom Integrator akkumulierte Anzahl von Ausgangsimpulsen des Zählers unterhalb dieses Referenzwerts liegt, bedeutet dies, daß eine nur geringe Phasenverschiebung der Eingangssignale zueinander vorliegt und daher die Nachstellung der Verzöge rungszeit verlangsamt werden sollte. Daher werden höherwerti ge Zählerstufen wirksam hinzugeschaltet.

Der beschriebene Vergleich der Anzahl der durch die Integra torlogik gezählten Impulse mit dem ersten Referenzwert er folgt zweckmäßigerweise nach Ablauf eines bestimmten Zeitfen sters. Hierzu wird die Anzahl von Taktflanken des extern zu geführten Taktsignales gezählt oder akkumuliert und mit einem weiteren Referenzwert verglichen. Der weitere Referenzwert gibt die Größe des Zeitfensters an. Wenn die Anzahl der ge zählten Taktimpulse den weiteren Referenzwert erreicht, wird der oben beschriebene Vergleich ausgeführt.

Zur weiteren Adaption der Regelung ist vorgesehen, den ge nannten ersten Referenzwert, der in den Vergleich der vom In tegrator gezählten Anzahl von Ausgangsimpulsen des Filters eingeht, adaptiv in Abhängigkeit von der Anzahl der wirksamen Zählerstufen einzustellen. Beispielsweise wird der erste Re ferenzwert gebildet durch die Vorgabe eines Sollwerts, wel cher zur Bildung des ersten Referenzwerts zusätzlich noch durch die Anzahl der wirksamen Zählerstufen geteilt wird.

Die oben beschriebene Funktionsweise und die oben beschriebe nen Schaltungsmerkmale sind in der zusätzlich gebildeten in neren Regelschleife angeordnet, die den Ausgang des Filters auf die weiteren Eingänge des Filters rückkoppelt. Wie be schrieben wird insbesondere dadurch die Anzahl der wirksamen Zählerstufen des Zählers des Filters gesteuert. Die beschrie bene Funktionsweise wird in Form von verdrahteter Logik rea lisiert, also mit Zählern, Registern und Logikgattern. Schließlich wird durch den Verzögerungsregelkreis der Erfin dung insgesamt eine möglichst kurze Einschwingdauer, ein optimierter Stromverbrauch und eine möglichst konstante Reakti onszeit erreicht, indem die zusätzliche Regelschleife adaptiv die momentanen Betriebsbedingungen des Verzögerungsregelkrei ses berücksichtigt.

Im Folgenden wird die Erfindung anhand des in der Zeichnung dargestellten Ausführungsbeispiels näher erläutert. Es zei gen:

Fig. 1 ein Blockdiagramm eines Verzögerungsregelkreises mit einer zusätzlichen inneren Regelschleife;

Fig. 2 ein Detailschaltbild des Filters und der zusätzli chen inneren Regelschleife;

Fig. 3 ein Detailschaltbild einer Vergleichslogik, die in nerhalb der zusätzlichen inneren Regelschleife an geordnet ist; und

Fig. 4 ein Ausführungsbeispiel für einen Umschalter, der zwischen den Zählerstufen des Filters angeordnet ist.

Der in Fig. 1 gezeigte Verzögerungsregelkreis, auch Delay Locked Loop (DLL) genannt, weist einen Eingangsanschluß auf, dem ein Taktsignal CLKIN zuführbar ist, das beispielsweise von extern an die integrierte Schaltung angelegt wird. Aus gangsseitig ist ein Taktsignal CLKOUT abgreifbar, welches so weit verzögert wird, daß das Ausgangstaktsignal CLKOUT eine feste Phasenbeziehung synchron zum Eingangstaktsignal CLKIN hat. Zwischen Eingang und Ausgang ist eine Verzögerungsschal tung 11 geschaltet, deren Verzögerungszeit in Abhängigkeit von einem Regelkreis 13 einstellbar ist. Zusätzlich sind un mittelbar eingangsseitig ein Schaltungsblock 10 mit fester Verzögerungszeit TI und unmittelbar ausgangsseitig ein Schal tungsblock 12 mit fester Verzögerungszeit TO vorgesehen. Die Blöcke 10, 12 können beispielsweise Verzögerungszeiten von Signaleingangs- bzw. Signalausgangsschaltkreisen, sogenannten Recievern bzw. Off-Chip-Treibern, nachbilden. Die Regel schleife setzt innerhalb der Schaltungsblöcke 10, 12 an, also unmittelbar eingangs- und ausgangsseitig bezüglich der Verzö gerungsschaltung 11 mit steuerbarer Verzögerung.

Die Rückkopplungsschleife 13 umfaßt einen Schaltungsblock 14 mit fester Verzögerungszeit dT, über den der Ausgang der Ver zögerungsschaltung 11 auf einen Eingang eines Phasendetektors oder Phasendiskriminators 15 rückgekoppelt wird. Der andere Eingang des Phasendetektors 15 ist mit dem Eingang des An schlusses 19 der Verzögerungsschaltung 11 verbunden. Der Pha sendetektor 15 stellt den Phasenunterschied zwischen den bei den ihm eingangsseitig zugeführten Signalen fest und erzeugt abhängig von der Richtung oder dem Vorzeichen der festge stellten Phasenverschiebung Ausgangssignale, um die Verzöge rungszeit der Verzögerungsschaltung 11 zu erhöhen oder zu er niedrigen. Die Ausgangssignale des Phasendetektors werden ei nem Filter 16 zugeführt, um eine Tiefpaßfilterung zu bewir ken. Die Ausgangssignale des Filters 16 steuern schließlich die Verzögerungszeit der Verzögerungsschaltung 11. Der Aus gang des Phasendetektors erzeugt ein erstes Ausgangssignal FIN_UP, dessen Impulse dem Filter 16 zugeführt werden, wel ches entsprechend gefilterte Impulse FOUT_UP erzeugt, um die Verzögerungszeit der Verzögerungsschaltung 11 zu erhöhen. Dies bedeutet, daß in der Verzögerungsschaltung 11 Verzöge rungsglieder aktiviert werden, die das Eingangssignal CLKIN zusätzlich verzögern. Der Phasendetektor 15 erzeugt ein wei teres Ausgangssignal FIN_DOWN, die dem Filter 16 zugeführt werden und als entsprechend gefilterte Impulse FOUT_DOWN an die Verzögerungsschaltung 11 abgegeben werden, um deren Ver zögerungszeit zu verringern, indem Verzögerungsglieder abge schaltet werden. Die Signale FIN_UP und FIN_DOWN werden in Abhängigkeit vom festgestellten Vorzeichen des Phasenunter schieds der dem Phasendetektor 15 zugeführten Signale er zeugt. Insoweit entspricht die Erfindung herkömmlichen Verzö gerungsregelkreisen.

Gemäß der Erfindung ist nunmehr eine weitere, innere Regel schleife vorgesehen. Diese setzt am Ausgang des Filters 16 an und koppelt die Ausgangssignale FOUT_UP, FOUT_DOWN über eine Regellogik 17 auf weitere Eingangsanschlüsse des Filters 16 zurück. Das Filter 16 enthält zwei Zähler, die von den Pfaden der Signale FIN_UP und FIN_DOWN eingangsseitig ansteuerbar sind und deren Impulse verzögern. Die Regellogik 17 schaltet die jeweils höherwertigen Stufen dieser Zähler wirksam zu oder ab. Nachfolgend wird der detailgemäße Aufbau des Filters 16 sowie der Regellogik 17 beschrieben.

Fig. 2 zeigt das Filter 16 und dessen ersten Zähler 210, der vom Hochstellimpuls FIN_UP eingangsseitig ansteuerbar ist, und den Zähler 220, der vom Abwärtsstellimpuls FIN_DOWN ein gangsseitig ansteuerbar ist. Beide Zähler sind entsprechend aufgebaut und werden von der Regellogik 17 parallel angesteu ert. Im Detail wird der Zähler 210 näher beschrieben. Der Zähler 210 weist seriell hintereinander geschaltete Zähler stufen 211, 212, 213 auf. Beispielsweise umfaßt jede der Zäh lerstufen einen Zwei-Bit-Zähler, kann also vier Zustände ein nehmen. Es müssen der jeweiligen Zählerstufe eingangsseitig vier Impulse zugeführt werden, damit ausgangsseitig ein Im puls abgegeben wird. Die Zählerstufen 211, 212, 213 können je nach Erfordernissen des Filters jeweils gleiche oder unter schiedliche Anzahl von Zählstufen zählen. Die Kopplung zwi schen den Zählstufen und die Kopplung eingangsseitig an das Eingangssignal FIN_UP erfolgt über jeweilige Umschalter 214, 215, 216. Sämtliche Umschalter sind normalerweise gleichartig gestaltet.

In Fig. 4 ist beispielsweise der Umschalter 215 in seiner Umgebung gezeigt. Der Umschalter weist zwei komplementäre Feldeffekttransistoren 2151, 2152 auf, die von der Regellogik 17 angesteuert werden. Einerseits sind die gesteuerten Strec ken der Transistoren miteinander gekoppelt und an den Ausgang der Zählerstufe 211 angeschlossen. Andererseits ist die gesteuerte Strecke des P-Kanal-Transistors 2152 mit dem Eingang der Zählerstufe 212 verbunden und die gesteuerte Strecke des N-Kanal-Transistors 2151 mit einer Logikschaltung 217. In Ab hängigkeit von von der Regellogik 17 abgegebenen Signalen ist entweder der eine oder der andere der komplementären Transi storen leitend, so daß entweder die nächste Zählerstufe, z. B. die Stufe 212, wirksam zugeschaltet ist oder die nächstfol gende Zählerstufe abgeschaltet ist und ein Bypass gebildet wird, der diese und nachgeschaltete höherwertige Zählerstufen umgeht und direkt in eine Logikschaltung 217 einkoppelt. Die Logikschaltung 217 empfängt sämtliche andere Pfade der ver gleichbaren Umschalter 214 und 216 und führt diese Signalpfa de auf den das Signal FOUT_UP des Filter 16 führenden Ausgang zusammen. Die Filterlogik 217 ist beispielsweise ein ODER- Gatter. Wenn die Regellogik 17 einen High-Pegel führt, ist der N-Kanal-Transistor 2151 leitend und schaltet die nachge schalteten Zählerstufen 212, 213 unwirksam, so daß das Aus gangssignal der niedrigerwertigen Filterstufe 211 direkt in die Filterlogik 217 eingekoppelt wird. Der andere Zähler, welcher das Abwärtsstellsignal FIN_DOWN filtert, ist entspre chend aufgebaut. Im gezeigten Beispiel sind die Zählerstufen 211, 212, 213 Zwei-Bit-Zähler. Eine empfindlichere Steuerung durch die Regellogik 17 ergibt sich, wenn statt dessen Ein- Bit-Zähler verwendet werden.

Die Regellogik 17 enthält eingangsseitig einen Integrator 230, welcher ausgangsseitig in eine Vergleichslogik 240 ein koppelt. Die Vergleichslogik 240 schließlich steuert eine Zählerlogik 250, die ausgangsseitig die Steuersignale zur An steuerung der Umschalter 214, 215, 216 erzeugt. Der Integra tor 230 wird eingangsseitig von den Steuersignalen FOUT_UP, FOUT_DOWN angesteuert. Der Integrator 230 akkumuliert oder zählt die Impulse der Signale FOUT_UP, FOUT_DOWN. Die Anzahl der gezählten Impulse werden als Signal FOUT_ANZ an die Ver gleichslogik 240 weitergegeben. In einer Ausführung kann der Integrator 230 derart ausgebildet werden, daß immer nur gleichsinnige Ereignisse gezählt werden und anschließend ein Rücksetzen der Zählung erfolgt, wenn ein anderssinniger Im puls auftritt. Es wird also beispielsweise eine Folge von un mittelbar aufeinander folgenden Impulsen des Signals FOUT_UP gezählt und als Signal FOUT_ANZ an die Vergleichslogik 240 weitergegeben. Wenn nun ein Impuls FOUT_DOWN auftritt, wird der Integrator 230 zurückgesetzt und zählt so lange die Im pulse des Signals FOUT_DOWN, bis wiederum ein Impuls des Si gnals FOUT_UP auftritt. In einer alternativen Ausgestaltung des Integrators 230 werden Impulse der Signale FOUT_UP und FOUT_DOWN gemeinsam in einem einzigen Zähler akkumuliert.

Die Vergleichslogik 240 vergleicht den Wert des ihr zugeführ ten Signals FOUT_ANZ mit einem Referenzwert FOUT_SOLL. Wenn die Anzahl der Signaländerungen FOUT_ANZ größer oder gleich dem Signalreferenzwert FOUT_SOLL ist wird dies als eine große Phasendifferenz zwischen dem chipinternen Takt CLKOUT und dem extern zugeführten Takt CLKIN interpretiert. In diesem Fall soll die DLL schneller reagieren und die Anzahl der wirksamen Zählerstufen der Zähler 210, 220 wird durch entsprechende An steuerung der Umschalter 214, 215, 216 verringert. Wenn die Anzahl der Signaländerungen FOUT_ANZ kleiner als der Refe renzwert FOUT_SOLL ist, wird dies als eine kleine Phasendif ferenz zwischen den genannten Taktsignalen interpretiert, und die Anzahl der wirksamen Zählerstufen der Zähler 210, 220 wird erhöht. In diesem Fall reagiert die DLL langsamer auf die jeweiligen Impulse FIN_UP bzw. FIN_DOWN. Der Vergleich wird jeweils durchgeführt, nachdem die durch CLKREF festge legte Anzahl von Impulsen des externen Taktsignals CLKIN auf getreten ist. Durch Vorgabe des Taktreferenzwerts CLKREF wird ein Zeitfenster festgelegt. Die Vergleichslogik 240 erzeugt ein Zwei-Bit-Ausgangssignal CNTR_AKTIV, in Abhängigkeit des sen die Zählerlogik 250 die Ausgangssignale A, B und C er zeugt, um die Umschalter, z. B. 214, 215, 216, anzusteuern. Die logische Funktion der Zählerlogik 215 wird durch die nachfolgende Tabelle wiedergegeben:

Eine Verbesserung und Adaption der Regeleigenschaft wird er reicht, indem der Vergleich zwischen dem Referenzwert FOUT_SOLL und der Anzahl von gezählten Impulsen FOUT_ANZ an die Anzahl der im Filter 16 wirksamen Zählerstufen angepaßt wird. So wird gemäß dieser Weiterbildung der Zählwert FOUT_ANZ verglichen mit dem Quotienten aus FOUT_SOLL und CNTR_AKTIV. Dadurch wird vermieden, daß der Verzögerungsre gelkreis zu schnell die Extremeinstellungen einnimmt, d. h. entweder, daß alle Zählerstufen wirksam geschaltet sind, oder daß alle Zählerstufen unwirksam geschaltet sind.

Die Vergleichslogik 240 wird vorzugsweise wie in Fig. 3 dar gestellt ausgeführt. Die Vergleichslogik 240 weist einen Zäh ler 241 auf, dem das externe Taktsignal CLKIN zugeführt wird und der die Zählimpulse, z. B. die steigenden Flanken des Taktsignals CLKIN, zählt. Der Zählerwert wird mit einem Refe renzwert CLKREF in einem Komparator 242 verglichen. Das Aus gangssignal des Komparators 242 triggert den Vergleich zwi schen den Signalen FOUT_ANZ und FOUT_SOLL, welcher in einem weiteren Komparator 243 durchgeführt wird. Der Komparator 243 erzeugt das Zwei-Bit-Ausgangssignal CNTR_AKTIV. Für die oben beschriebene Ausgestaltungsvariante wird dem Komparator 243 alternativ der Quotient aus FOUT_SOLL/CNTR_AKTIV zugeführt.

Ein konkretes Betriebsbeispiel unter Zugrundelegung von bei spielhaften Zahlenwerten für die verschiedenen Einstellungen und Zählsignale wird nachfolgend anhand des in den Figuren dargestellten Ausführungsbeispiels beschrieben. Jeder der Zähler 211, 212, 213 ist ein Zwei-Bit-Zähler. Wenn alle drei Zähler aktiv sind, liegt ein Sechs-Bit-Zähler vor, so daß mindestens 64 Impulse des Signals FIN_UP vorliegen müssen, um einen Impuls des Signals FIN_OUT zu erzeugen. Der Taktrefe renzwert CLKREF sollte ein Vielfaches von 64 sein, im hiesi gen Beispiel wird ein Wert von 128 festgesetzt. Dies bedeu tet, daß nach 128 Taktzyklen im Komparator 243 die Anzahl der Signaländerungen FOUT_ANZ mit dem entsprechenden Referenzwert FOUT_SOLL verglichen wird. Zu Beginn des Betriebsbeispiels sind zwei Zähler aktiv, d. h. CNTR_AKTIV 2. Der Signalrefe renzwert wird auf FOUT_SOLL = 2 festgesetzt. Wenn die maximal mögliche Phasendifferenz der Eingangssignale am Phasendetek tor 15 anliegt, dann sind bei der Vorgabe CLKREF = 128 inner halb einer Anzahl von 128 Taktzyklen acht Signaländerungen für die Signale FOUT_UP, FOUT_DOWN möglich. Es ist zu berück sichtigen, daß zwei Zähler aktiv sind, so daß mindestens 16 Takte erforderlich sind, um einen Impuls der Signale FOUT_UP oder FOUT_DOWN zu erzeugen. Am Komparator 243 liegen ein gangsseitig FOUT_ANZ = 8 und FOUT_SOLL = 2 an. Da FOUT_ANZ größer als FOUT_SOLL ist, setzt der Komparator 243 das Signal CNTR_AKTIV = 10, so daß die Anzahl der aktiven Zähler um eins erniedrigt wird. Somit können maximal 32 Signaländerungen für die Signale FOUT_UP, FOUT_DOWN auftreten, ohne daß die Anzahl der wirksamen Zählerstufen verändert wird. Die DLL reagiert somit schneller.

Wenn angenommen wird, daß minimale Phasendifferenz zwischen den Eingangssignalen am Phasendetektor 15 vorliegt, ist unter der Annahme von CLKREF = 128 innerhalb einer Anzahl von 128 Taktzyklen des externen Taktsignals CLKIN nur eine Signalän derung aufgetreten. Es gilt somit FOUT_ANZ = 1. Am Komparator 243 liegt FOUT_ANZ = 1 und FOUT_SOLL = 2 an, so daß der Kom parator 243 das Signal CNTR_AKTIV = 11 setzt (da FOUT_ANZ < FOUT_SOLL gilt), um die Anzahl der aktiven Zähler um eins zu erhöhen. Es können nunmehr maximal zwei Impulse der Signale FOUT_UP, FOUT_DOWN innerhalb von 128 Impulsen des externen Taktsignals CLKIN auftreten.

Im Folgenden wird das Betriebsbeispiel modifiziert, indem dem Komparator 243 als dem einen Vergleichswert der Quotient aus FOUT_SOLL und CNTR_AKTIV zugeführt wird. Es wird angenommen, daß zu Beginn zwei Zähler aktiv sind, CNTR_AKTIV = 2. Außer dem beträgt der Referenzwert für die Anzahl der gezählten Ausgangsimpulse FOUT_SOLL = 6.

Unter der Voraussetzung, daß maximale Phasendifferenz der am Phasendetektor 15 anliegenden Signale vorliegt, sind inner halb von 128 Taktzyklen des Taktsignals CLKIN acht Impulse der Signale FOUT_UP, FOUT_DOWN möglich. Der Komparator 243 vergleicht die Signale FOUT_ANZ = 8 und den Quotienten FOUT_SOLL = 6/CNTR_AKTIV = 2. Der Komparator 243 setzt CNTR_AKTIV = 01, so daß die Anzahl der aktiven Zähler um eins erniedrigt wird. Es können 32 Signaländerungen von FOUT_UP, FOUT_DOWN innerhalb von 128 Takten des externen Taktsignals CLKIN auftreten, ohne daß sich die Zählereinstellung ändert. Die DLL reagiert somit schneller.

Unter der Voraussetzung, daß am Phasendetektor 15 die minimal mögliche Phasendifferenz der Eingangssignale vorliegt, tritt innerhalb von 128 Taktzyklen des externen Taktsignals CLKIN nur eine Signaländerung auf, d. h. FOUT_ANZ = 1. Am Komparator 243 wird FOUT_ANZ = 1 verglichen mit dem Quotienten FOUT_SOLL = 6/CNTR_AKTIV = 2. Der Komparator 243 entscheidet und setzt den Wert CNTR_AKTIV = 11, so daß die Anzahl der aktiven Zäh ler um eins erhöht wird. Es können nunmehr maximal zwei Si gnaländerungen innerhalb von 128 Takten des externen Taktsignals CLKIN auftreten, unter Beibehaltung der Zählereinstel lung des Filters 16. Die DLL reagiert damit langsamer.

Bezugszeichenliste

10

,

12

Schaltungsblock

11

Verzögerungsschaltung

13

Rückkopplungsschleife

14

Schaltungsblock

15

Phasendetektor

16

Filter

17

Regelungslogik

210

Zähler

211

,

212

,

213

Zählerstufen

214

,

215

,

216

Umschalter

2151

,

2152

Transistoren

220

Zähler

230

Integrator

240

Vergleichslogik

241

Zähler

242

,

243

Komparatoren

250

Zählerlogik
CLKIN Eingangstaktsignal
CLKOUT Ausgangstaktsignal
FIN_UP, FIN_OUT Eingangssignale des Filters
FOUT_UP, FOUT_DOWN Ausgangssignale des Filters
FOUT_ANZ Anzahl von Impulsen
CNTR_AKTIV Steuersignal
FOUT_SOLL Referenzwert
CLKREF Referenzwert

Claims

1. Verzögerungsregelkreis, umfassend:
einen Eingang für ein zu verzögerndes Signal (CLKIN) und einen Ausgang für ein verzögertes Signal (CLKOUT) und eine zwischen den Eingang und den Ausgang geschaltete Verzöge rungsschaltung (11) mit steuerbarer Verzögerungszeit,
einen Phasendetektor (15), der eingangsseitig an den Ein gang und an einen Ausgang der Verzögerungsschaltung (11) ge koppelt ist,
ein Filter (16), das einen ersten Eingang aufweist, der von einem Ausgang des Phasendetektors (FIN_UP, FIN_DOWN) steuer bar ist, das einen Ausgang (FOUT_UP, FOUT_DOWN) aufweist, der an die Verzögerungsschaltung (11) gekoppelt ist, um deren Verzögerungszeit zu steuern, und das einen zwischen dessen Eingang (FIN_UP, FIN_DOWN) und dessen Ausgang (FOUT_UP, FOUT_DOWN) geschalteten mehrstufigen Zähler (210, 220) auf weist, und
eine Regellogikschaltung (17), über die der Ausgang (FOUT_UP, FOUT_DOWN) des Filters (16) auf einen weiteren Ein gang (A, B, C) des Filters (16) rückgekoppelt ist, um die An zahl der zwischen dem Eingang (FIN_UP, FIN_DOWN) und dem Aus gang (FOUT_UP, FOUT_DOWN) des Filters (16) wirksamen Zähler stufen zu steuern.

2. Verzögerungsregelkreis nach Anspruch 1, dadurch gekennzeichnet, daß das Filter (16) mindestens zwei erste Eingänge (FIN_UP, FIN_DOWN) und mindestens zwei Ausgänge (FOUT_UP, FOUT_DOWN) aufweist, die zwischen den Phasendetektor (15) und die Verzö gerungsschaltung (11) geschaltet sind, daß einer der Ausgänge (FIN_UP) vorgesehen ist, um die Verzögerungszeit der Verzöge rungsschaltung (11) zu erhöhen, der andere der Ausgänge (FIN_DOWN) vorgesehen ist, um die Verzögerungszeit der Verzö gerungsschaltung (11) zu verringern, daß mindestens zwei Zäh ler (210, 220) vorgesehen sind, die zwischen je einen der ersten Eingänge und je einen der Ausgänge des Filters (16) ge schaltet sind.

3. Verzögerungsregelkreis nach Anspruch 2, dadurch gekennzeichnet, daß jeder der Zähler (210) mindestens eine erste und eine zweite Stufe (211, 212) aufweist und einen dazwischen geschalteten Umschalter (215), daß der Umschalter von einem Ausgang (B) der Regellogikschaltung (17) steuerbar ist und daß über den Umschalter (215) in einer Schalterstellung ein Ausgang der ersten Stufe (211) mit einem Eingang der zweiten Stufe (212) gekoppelt ist und in einer anderen Schalterstellung der Aus gang der ersten Stufe (211) mit dem Ausgang (FOUT_UP) des Filters (16) gekoppelt ist.

4. Verzögerungsregelkreis nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß ein Integrator (230) vorgesehen ist, um die Anzahl von Impul sen am Ausgang (FOUT_UP, FOUT_DOWN) des Filters (16) zu akku mulieren, daß eine Vergleichslogik vorgesehen ist, um die An zahl (FOUT_ANZ) der akkumulierten Impulse mit einem ersten Referenzwert (FOUT_SOLL) zu vergleichen und um in Abhängig keit vom Vergleich die Anzahl der wirksamen Zählerstufen (211, 212, 213) zu steuern.

5. Verzögerungsregelkreis nach Anspruch 4, dadurch gekennzeichnet, daß die Vergleichslogik (240) einen Zähler (241) aufweist, um die Anzahl von Impulsen des dem Eingang des Verzögerungsregel kreises zuführbaren Taktsignals (CLKIN) zu zählen, einen er sten Komparator (242) enthält, um die gezählte Anzahl der Im pulse mit einem weiteren Referenzwert (CLKREF) zu verglei chen, und einen zweiten Komparator (243), um veranlaßt durch den ersten Komparator (242) einen Vergleich der vom Integra tor (230) erzeugten Anzahl (FOUT_ANZ) von Impulsen am Ausgang des Filters (16) mit dem ersten Referenzwert (FOUT_SOLL) durchzuführen.

6. Verzögerungsregelkreis nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß der erste Referenzwert gebildet wird in Abhängigkeit von der Anzahl der wirksamen Zählerstufen (CNTR_AKTIV).

7. Verzögerungsregelkreis nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Anzahl der wirksamen Zählerstufen (211, 212, 213) verrin gert wird, wenn die Anzahl von Impulsen (FOUT_ANZ) am Ausgang (FOUT_UP, FOUT_DOWN) des Filters (16) innerhalb einer vorge gebenen Anzahl von Impulsen (CLKREF) des am Eingang des Ver zögerungsregelkreises zuführbaren Taktsignals (CLKIN) einen ersten Referenzwert (FOUT_SOLL) überschreitet, und daß die Anzahl der wirksamen Zählerstufen (211, 212, 213) des Zählers (210) des Filters (16) erhöht wird, wenn die Anzahl von Im pulsen (FOUT_ANZ) am Ausgang (FOUT_UP, FOUT_DOWN) des Filters (16) innerhalb der vorgegebenen Anzahl (CLKREF) von Impulsen des dem Eingang des Verzögerungsregelkreises zuführbaren Taktsignals (CLKIN) den ersten Referenzwert (FOUT_SOLL) un terschreitet.