JPH10270634A

JPH10270634A - メモリモジュール

Info

Publication number: JPH10270634A
Application number: JP9069688A
Authority: JP
Inventors: Hidenori Mitani; 秀徳三谷; Masanori Nagahama; 正則長濱
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1997-03-24
Filing date: 1997-03-24
Publication date: 1998-10-09
Also published as: US5847985A

Abstract

(57)【要約】【課題】各配線基板を同一のものにして、配線基板を
複数枚重ねて形成した、メモリ拡張を容易に行えるメモ
リモジュールを得る。【解決手段】外部からのアドレス信号をデコードする
デコーダと、デコーダからの出力信号で制御されるＩＣ
メモリを備えたメモリモジュールにおいて、デコーダ及
びＩＣメモリを実装するように配線パターンが形成さ
れ、少なくとも１つのＩＣメモリが実装された同一の複
数の配線基板と、各配線基板にそれぞれ実装され、デコ
ーダから出力される制御信号が対応するＩＣメモリに入
力されるように、デコーダに接続される配線パターンと
ＩＣメモリに接続される配線パターンとの接続を切り換
える切換部と、各配線基板を多層に重畳させると共に各
配線基板の接続を行う接続部とを備え、デコーダを、各
配線基板の１つに実装する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリモジュール
に関し、特にＩＣメモリが実装された複数の配線基板を
多層に重畳してなるメモリモジュールに関する。

【０００２】

【従来の技術】図１５は、従来のメモリモジュールの例
を示した概略の斜視図である。図１５において、メモリ
モジュール２００は、少なくとも１つのＩＣメモリから
なるメモリ２０１及びアドレス信号をデコードするデコ
ーダ２０２が実装された配線基板２０３と、少なくとも
１つのＩＣメモリからなるメモリ２０４及びアドレス信
号をデコードするデコーダ２０５が実装された配線基板
２０６と、少なくとも１つのＩＣメモリからなるメモリ
２０７及びアドレス信号をデコードするデコーダ２０８
が実装された配線基板２０９とが多層に重畳するように
複数のクリップリード２１０で接続されて形成されてい
る。

【０００３】図１６は、図１５で示した各メモリ２０
１，２０４，２０７とデコーダ２０２，２０５，２０８
との接続例を示した概略のブロック図である。図１６に
おいて、各メモリ２０１，２０４，２０７は、それぞれ
ｎ（ｎは自然数）個のＩＣメモリで形成されており、メ
モリ２０１の各ＩＣメモリＩＡ1〜ＩＡnは、対応する信
号線ａ1〜ａnでデコーダ２０２にそれぞれ接続され、メ
モリ２０４の各ＩＣメモリＩＢ1〜ＩＢnは、対応する信
号線ｂ1〜ｂnでデコーダ２０５にそれぞれ接続されてい
る。同様に、メモリ２０７の各ＩＣメモリＩＣ1〜ＩＣn
は、対応する信号線ｃ1〜ｃnでデコーダ２０８にそれぞ
れ接続されている。

【０００４】また、各メモリ２０１，２０４，２０７を
形成する各ＩＣメモリは、クリップリード２１０によっ
てアドレスバス２１１、データバス２１２及び制御信号
線２１３にそれぞれ接続されている。更に、各デコーダ
２０２，２０５，２０８は、アドレスバス２１１に接続
され、アドレスバス２１１、データバス２１２及び制御
信号線２１３は、それぞれ情報処理機器等からなるホス
トシステム装置２１４に接続されている。すなわち、ク
リップリード２１０は、各配線基板２０３，２０６，２
０９間の接続と、ホストシステム装置２１４への接続用
のリード線とを兼ねている。

【０００５】例えば、デコーダ２０２には、アドレス信
号における先頭から上記ｎを示すｍビットのデータが入
力され、デコーダ２０５には、アドレス信号におけるｍ
＋１番目からｍビットのデータが入力され、デコーダ２
０８には、アドレス信号における２ｍ＋１番目からｍビ
ットのデータが入力される。すなわち、ｎを４とすると
４を２進数で表すには２ビット必要であり、ｍは２とな
る。各デコーダ２０２，２０５，２０８は、入力された
信号から、該アドレス信号が示すＩＣメモリに対して、
チップセレクト信号を生成して出力する。例えば、入力
された信号がメモり２０１のＩＣメモリＩＡ1を示して
いる場合、デコーダ２０２は、ＩＣメモリＩＡ1に対し
てのみＩＣメモリを選択するチップセレクト信号を出力
する。

【０００６】

【発明が解決しようとする課題】しかし、上記のような
構成では、複数のＩＣメモリで形成された各メモリ２０
１，２０４，２０７をアドレスごとに順次選択するため
には、各配線基板２０３，２０６，２０９ごとにデコー
ダを実装する必要があり、各デコーダ２０２，２０５，
２０８へのアドレス信号線の配線が異なるため、１つの
メモリモジュールに対して、配線パターンの異なる配線
基板を用いることになる。このため、各配線基板２０
３，２０６，２０９ごとに設計及び製造を行う必要があ
り、効率が悪くコストアップの要因となっていた。ま
た、配線基板の枚数に応じてクリップリード２１０を形
成するため、メモリモジュールが完成した後、メモリ容
量を拡張するために配線基板を増やすことができなかっ
た。

【０００７】なお、本発明のメモリモジュールと構造は
異なるが、複数基板に実装されたメモリを共通のデコー
ダで選択するメモリモジュールが、特開昭６２−１９５
１９９号公報、特開平５−４７１８１号公報、アメリカ
特許第５２９５２５５号の明細書等で開示されている。

【０００８】本発明は、上記のような問題を解決するた
めになされたものであり、各配線基板を同一のものにし
て、該配線基板を複数枚重ねて形成した、メモリ拡張を
容易に行えるメモリモジュールを得ることを目的とす
る。

【０００９】

【課題を解決するための手段】本第１の発明に係るメモ
リモジュールは、外部からのアドレス信号をデコードす
るデコーダと、該デコーダからの出力信号で制御される
ＩＣメモリを備えたメモリモジュールにおいて、上記デ
コーダ及びＩＣメモリを実装するように配線パターンが
形成され、少なくとも１つのＩＣメモリが実装された同
一の複数の配線基板と、該各配線基板にそれぞれ実装さ
れ、デコーダから出力される制御信号が対応するＩＣメ
モリに入力されるように、デコーダに接続される配線パ
ターンとＩＣメモリに接続される配線パターンとの接続
を切り換える切換部と、上記各配線基板を多層に重畳さ
せると共に各配線基板の接続を行う接続部とを備え、上
記デコーダは、各配線基板の１つに実装されるものであ
る。

【００１０】本第２の発明に係るメモリモジュールは、
第１の発明において、上記各切換部は、それぞれの配線
基板上に形成された各パッドと、所定のパッド間を接続
するリード線とで形成され、上記各パッドは、デコーダ
に接続されるそれぞれの配線パターン、及びＩＣメモリ
に接続される配線パターンにそれぞれ形成される。

【００１１】本第３の発明に係るメモリモジュールは、
第１の発明において、上記各切換部は、それぞれの配線
基板上に形成された各パッドと、所定のパッド間を接続
するチップジャンパとで形成され、上記各パッドは、デ
コーダに接続されるそれぞれの配線パターン、及びＩＣ
メモリに接続される配線パターンにそれぞれ形成され
る。

【００１２】本第４の発明に係るメモリモジュールは、
第１の発明において、上記各切換部は、各配線基板に実
装されたスイッチであり、該スイッチを設定することに
より、デコーダから出力される制御信号が対応するＩＣ
メモリに入力されるように、デコーダに接続される配線
パターンとＩＣメモリに接続される配線パターンとの接
続を行う。

【００１３】本第５の発明に係るメモリモジュールは、
第１から第４の発明において、上記接続部は複数のクリ
ップリードからなり、該クリップリードは、上記デコー
ダと、デコーダが実装されていない配線基板の切換部と
の接続をも行う。

【００１４】本第６の発明に係るメモリモジュールは、
第１から第４の発明において、上記接続部は複数のソケ
ットからなり、各配線基板の同じ位置に対応して設けら
れたソケットをそれぞれ接続することによって、上記各
配線基板を多層に重畳させると共に各配線基板の接続を
行い、上記デコーダと、デコーダが実装されていない配
線基板の切換部との接続をも行う。

【００１５】本第７の発明に係るメモリモジュールは、
第１から第４の発明において、各配線基板の同じ位置に
複数の貫通穴と、該各貫通穴の周りに所定の配線パター
ンに接続されるパッドとをそれぞれ同一に形成し、各配
線基板の同じ位置に対応して形成された各貫通穴にそれ
ぞれ導線を通すと共に、該導線と各パッドとをそれぞれ
電気的に接続することによって、上記デコーダと、デコ
ーダが実装されていない配線基板の切換部との接続を行
う。

【００１６】

【発明の実施の形態】次に、図面に示す実施の形態に基
づいて、本発明を詳細に説明する。実施の形態１．図１は、本発明の実施の形態１における
メモリモジュールの例を示した概略の斜視図である。図
１において、メモリモジュール１は、３枚の同一の配線
基板２，３，４が多層に重畳するように複数のクリップ
リード５で接続されて形成されている。配線基板２に
は、複数のＩＣメモリで形成されたメモリ６と、アドレ
ス信号をデコードしてチップセレクト信号を出力するデ
コーダ７とがそれぞれ実装されると共に、該デコーダ７
から出力されるメモリ６の各ＩＣメモリに対するチップ
セレクト信号がメモリ６に入力されるように切り換える
切換部８が形成されている。

【００１７】また、配線基板３には、複数のＩＣメモリ
で形成されたメモリ９が実装されると共に、デコーダ７
から出力されるメモリ９の各ＩＣメモリに対するチップ
セレクト信号がメモリ９に入力されるように切り換える
切換部１０が形成されている。同様に、配線基板４に
は、複数のＩＣメモリで形成されたメモリ１１が実装さ
れると共に、デコーダ７から出力されるメモリ１１の各
ＩＣメモリに対するチップセレクト信号がメモリ１１に
入力されるように切り換える切換部１２が形成されてい
る。なお、図１においては、クリップリード５を一部省
略して示しており、クリップリード５の数が実際の数よ
りも少ない場合がある。

【００１８】図２は、図１で示した各メモリ６，９，１
１と、デコーダ７との接続例を示した概略のブロック図
である。図２において、各メモリ６，９，１１は、それ
ぞれｎ（ｎは自然数）個のＩＣメモリで形成されてお
り、メモリ６の各ＩＣメモリＩＡ1〜ＩＡnは、切換部８
を介して対応する信号線ａ1〜ａnでデコーダ７にそれぞ
れ接続されている。メモリ９の各ＩＣメモリＩＢ1〜Ｉ
Ｂnは、切換部１０及びクリップリード５を介して対応
する信号線ｂ1〜ｂnでデコーダ７にそれぞれ接続されて
いる。同様に、メモリ１１の各ＩＣメモリＩＣ1〜ＩＣn
は、切換部１２及びクリップリード５を介して対応する
信号線ｃ1〜ｃnでデコーダ７にそれぞれ接続されてい
る。

【００１９】すなわち、デコーダ７に接続される信号線
ａ1〜ａn、ｂ1〜ｂn及びｃ1〜ｃnは、切換部８，１０，
１２にそれぞれ接続され、信号線ａ1〜ａnは、切換部８
によって対応する各ＩＣメモリＩＡ1〜ＩＡnに接続さ
れ、信号線ｂ1〜ｂnは、クリップリード５を介して切換
部１０により対応する各ＩＣメモリＩＢ1〜ＩＢnに接続
され、更に、信号線ｃ1〜ｃnは、クリップリード５を介
して切換部１２により対応する各ＩＣメモリＩＣ1〜Ｉ
Ｃnに接続されている。このことから、配線基板２〜４
を同一のものにすることができ、配線基板３及び４に
は、デコーダ７が実装されていない。

【００２０】また、デコーダ７及び各メモリ６，９，１
１は、各クリップリード５を介して、情報処理機器等か
らなるホストシステム装置１５とアドレスバス１６でそ
れぞれ接続され、更に、各メモリ６，９，１１は、各ク
リップリード５を介して、ホストシステム装置１５とデ
ータバス１７と複数の制御信号線１８でそれぞれ接続さ
れている。

【００２１】上記のような構成において、各メモリ６，
９，１１は、制御信号線１８を介してホストシステム装
置１５から、ライトイネーブル信号及びアウトプットイ
ネーブル信号等の制御信号が入力される。デコーダ７
は、アドレスバス１６を介してホストシステム装置１５
からアドレス信号が入力され、該入力されたアドレス信
号から、ＩＣメモリＩＡ1〜ＩＡn，ＩＢ1〜ＩＢn，ＩＣ
1〜ＩＣnのいずれかを選択するためのチップセレクト信
号を生成し、信号線ａ1〜ａn，ｂ1〜ｂn，ｃ1〜ｃnの
内、選択したＩＣメモリに接続された信号線からチップ
セレクト信号を出力する。

【００２２】次に、切換部８，１０，１２の構造につい
て説明する。図３は、各切換部８，１０，１２の構造例
を示したメモリモジュール１の概略ブロック図である。
なお、図３では、図２において、メモリ６がＩＣメモリ
ＩＡ1及びＩＡ2で形成され、メモリ９がＩＣメモリＩＢ
1及びＩＢ2で形成され、メモリ１１がＩＣメモリＩＣ1
及びＩＣ2で形成された場合を例にして示している。図
３において、デコーダ７に接続された信号線ａ1，ａ2，
ｂ1，ｂ2，ｃ1，ｃ2は、配線基板２の配線パターンによ
って切換部８の対応するパッドPa1〜Pa6に接続され、各
クリップリード５を介して、配線基板３の配線パターン
によって切換部１０の対応するパッドPa9〜Pa14に接続
されると共に、配線基板４の配線パターンによって切換
部１２の対応するパッドPa17〜Pa22に接続されている。

【００２３】また、ＩＣメモリＩＡ1は、配線基板２の
配線パターンによって切換部８のパッドPa7に接続さ
れ、ＩＣメモリＩＡ2は、配線基板２の配線パターンに
よって切換部８のパッドPa8に接続されている。同様
に、ＩＣメモリＩＢ1は、配線基板３の配線パターンに
よって切換部１０のパッドPa15に接続され、ＩＣメモリ
ＩＢ2は、配線基板３の配線パターンによって切換部１
０のパッドPa16に接続されている。更に、ＩＣメモリＩ
Ｃ1は、配線基板４の配線パターンによって切換部１２
のパッドPa23に接続され、ＩＣメモリＩＣ2は、配線基
板４の配線パターンによって切換部１２のパッドPa24に
接続されている。

【００２４】切換部８のパッドPa1〜Pa8は配線基板２上
にそれぞれ形成され、同様に、切換部１０のパッドPa9
〜Pa16は配線基板３上にそれぞれ形成され、切換部１２
のパッドPa17〜Pa24は配線基板４上にそれぞれ形成され
ている。なお、配線基板２におけるパッドPa1〜Pa8、配
線基板３におけるパッドPa9〜Pa16及び配線基板４にお
けるパッドPa17〜Pa24は、配線基板２〜４が同一であ
り、それぞれ同じものである。

【００２５】ここで、切換部８において、信号線ａ1と
ＩＣメモリＩＡ1が接続されるようにパッドPa1及びPa7
が、半田付けによってリード線２１で接続され、信号線
ａ2とＩＣメモリＩＡ2が接続されるようにパッドPa2及
びPa8が、半田付けによってリード線２２で接続されて
いる。次に、切換部１０において、信号線ｂ1とＩＣメ
モリＩＢ1が接続されるようにパッドPa11及びPa15が、
半田付けによってリード線２３で接続され、信号線ｂ2
とＩＣメモリＩＢ2が接続されるようにパッドPa12及びP
a16が、半田付けによってリード線２４で接続されてい
る。更に、切換部１２において、信号線ｃ1とＩＣメモ
リＩＣ1が接続されるようにパッドPa21及びPa23が、半
田付けによってリード線２５で接続され、信号線ｃ2と
ＩＣメモリＩＣ2が接続されるようにパッドPa22及びPa2
4が、半田付けによってリード線２６で接続されてい
る。

【００２６】このように、切換部８は、配線基板２上に
形成されたパッドPa1〜Pa8と、リード線２１，２２とで
形成され、切換部１０は、配線基板３上に形成されたパ
ッドPa9〜Pa16と、リード線２３，２４とで形成され、
切換部１２は、配線基板４上に形成されたパッドPa17〜
Pa24と、リード線２５，２６とで形成されている。デコ
ーダ７は、入力されたアドレス信号から、ＩＣメモリＩ
Ａ1，ＩＡ2，ＩＢ1，ＩＢ2，ＩＣ1，ＩＣ2のいずれかを
選択するためのチップセレクト信号を生成し、信号線ａ
1，ａ2，ｂ1，ｂ2，ｃ1，ｃ2の内、選択したＩＣメモリ
に接続された信号線からチップセレクト信号を出力す
る。このことから、ＩＣメモリＩＡ1，ＩＡ2，ＩＢ1，
ＩＢ2，ＩＣ1，ＩＣ2を連続したメモリ領域として使用
することができる。

【００２７】なお、各クリップリード５は、配線基板２
〜４にそれぞれ接続されているため、電気的接続に使用
されないＮＣ（NO CONNECTION）ピンとなるクリップリ
ード５を、デコーダ７と、切換部１０，１２との接続に
それぞれ使用することによって配線を容易に行うことが
できる。

【００２８】また、ＮＣピンとなるクリップリード５が
存在しない場合、クリップリード５を接続するためのパ
ッドが存在しない各配線基板２〜４の端部のそれぞれ同
じ位置にパッド（図示せず）をそれぞれ設け、デコーダ
７と、切換部１０，１２とを接続するためだけに使用さ
れるクリップリード２８を用いて、配線基板２〜４を接
続するようにしてもよい。図４は、クリップリード２８
を使用した場合の、メモリモジュール１の例を示した概
略の斜視図である。なお、図４では、すべてのクリップ
リード２８を図示しておらず、クリップリード２８の一
部を示している。

【００２９】図４において、配線基板２〜４の端部の同
じ位置にそれぞれパッドが設けられている。該パッド
は、各配線基板２〜４ごとに、信号線ａ1〜ａn、ｂ1〜
ｂn及びｃ1〜ｃnに対応してそれぞれ設けられている。
各配線基板２〜４の同じ位置に形成された各パッドは、
クリップリード２８でそれぞれ接続されている。ここ
で、クリップリード５は、配線基板２〜４間を接続する
と共に、メモリモジュール１のリード端子をなしている
のに対してクリップリード２８は、メモリモジュール１
のリード端子をなさず、各配線基板２〜４間の接続を行
うためだけに使用されている。なお、クリップリード２
８における各配線基板２〜４への接続は、クリップリー
ド５と同様にして行われる。

【００３０】また、ＮＣピンとなるクリップリードが存
在せず、更に、配線基板の端部にパッドを設けるスペー
スがない場合、クリップリード５及び２８の代わりに絶
縁被膜を有するリード線を用いて接続するようにしても
よい。

【００３１】上記のように、本実施の形態１におけるメ
モリモジュールは、３枚の配線基板２〜４を多層に重畳
するように複数のクリップリード５で接続して形成し、
各配線基板２〜４上に形成された切換部８，１０，１２
におけるリード線での接続箇所を変えることによって、
デコーダ７とメモリ６，９，１１の各ＩＣメモリとを接
続するようにしたため、各配線基板２〜４を同一にする
ことができ、配線基板の開発及び製造コストを低減する
ことができ、デコーダを１つにすることができる。これ
らのことから、メモリモジュールのコストの低減を図る
ことができる。

【００３２】実施の形態２．実施の形態１においては、
各切換部内のパッドの接続を、リード線を手動で半田付
けして行っていたが、該リード線の代わりに抵抗値が０
のチップ抵抗であるチップジャンパを用いてもよく、こ
のようにしたものを本発明の実施の形態２とする。図５
は、本発明の実施の形態２におけるメモリモジュールで
使用される各切換部の構造例を示した概略のブロック図
である。なお、図５において図３と同じものは同じ符号
で示しており、ここではその説明を省略すると共に、図
３との相違点のみ説明する。また、図５においても、メ
モリ６がＩＣメモリＩＡ1及びＩＡ2で形成され、メモリ
９がＩＣメモリＩＢ1及びＩＢ2で形成され、メモリ１１
がＩＣメモリＩＣ1及びＩＣ2で形成されている場合を例
にして示している。

【００３３】図５における図３との相違点は、図３の各
切換部８，１０，１２を形成するリード線２１〜２６の
代わりにチップジャンパ３１〜３６を使用したことと、
これに伴って、各切換部に形成されるパッドの数及び配
置が異なることから、図３の配線基板２を配線基板４１
とし、図３の配線基板３を配線基板４２とし、図３の配
線基板４を配線基板４３とし、更に、図３の切換部８を
切換部４５とし、図３の切換部１０を切換部４６とし、
図３の切換部１２を切換部４７とし、メモリモジュール
１をメモリモジュール４９としたことにある。

【００３４】なお、本発明の実施の形態２におけるメモ
リモジュールの例を示した概略の斜視図は、メモリモジ
ュール及び各切換部の符号を置き換える以外は図１と同
じであり、各メモリとデコーダとの接続例を示した概略
のブロック図は、メモリモジュール及び各切換部の符号
を置き換える以外は図２と同じであるのでそれぞれ省略
する。

【００３５】図５において、３枚の同一の配線基板４１
〜４３で、配線基板４１には、ＩＣメモリＩＡ1，ＩＡ2
及びデコーダ７が実装されると共に、ＩＣメモリＩＡ1
及びＩＡ2に対するチップセレクト信号が、対応するＩ
ＣメモリＩＡ1又はＩＡ2に入力されるように切り換える
切換部４５が形成されている。また、配線基板４２に
は、ＩＣメモリＩＢ1，ＩＢ2が実装されると共に、ＩＣ
メモリＩＢ1及びＩＢ2に対するチップセレクト信号が、
対応するＩＣメモリＩＢ1又はＩＢ2に入力されるように
切り換える切換部４６が形成され、同様に、配線基板４
３には、ＩＣメモリＩＣ1，ＩＣ2が実装されると共に、
ＩＣメモリＩＣ1及びＩＣ2に対するチップセレクト信号
が、対応するＩＣメモリＩＣ1又はＩＣ2に入力されるよ
うに切り換える切換部４７が形成されている。すなわ
ち、配線基板４２及び４３においては、デコーダ７を実
装する位置にデコーダ７を実装していない。

【００３６】デコーダ７に接続された信号線ａ1，ｂ1，
ｃ1，ａ2，ｂ2，ｃ2は、配線基板４１の配線パターンに
よって切換部４５の対応するパッドPa51〜Pa56に接続さ
れ、各クリップリード５を介して、配線基板４２の配線
パターンによって切換部４６の対応するパッドPa63〜Pa
68に接続されると共に、配線基板４３の配線パターンに
よって切換部４７の対応するパッドPa75〜Pa80に接続さ
れている。また、切換部４５は、パッドPa51〜Pa56に対
してそれぞれ対向する位置にパッドPa57〜Pa62が形成さ
れている。同様に、切換部４６は、パッドPa63〜Pa68に
対してそれぞれ対向する位置にパッドPa69〜Pa74が形成
され、切換部４７は、パッドPa75〜Pa80に対してそれぞ
れ対向する位置にパッドPa81〜Pa86が形成されている。

【００３７】すなわち、信号線ａ1は、パッドPa51，Pa6
3，Pa75にそれぞれ接続され、信号線ｂ1は、パッドPa5
2，Pa64，Pa76にそれぞれ接続され、信号線ｃ1は、パッ
ドPa53，Pa65，Pa77にそれぞれ接続されている。また、
信号線ａ2は、パッドPa54，Pa66，Pa78にそれぞれ接続
され、信号線ｂ2は、パッドPa55，Pa67，Pa79にそれぞ
れ接続され、信号線ｃ2は、パッドPa56，Pa68，Pa80に
それぞれ接続されている。

【００３８】また、パッドPa57〜Pa59は、配線基板４１
の配線パターンによってそれぞれ接続され、パッドPa60
〜Pa62は、配線基板４１の配線パターンによってそれぞ
れ接続されている。同様に、パッドPa69〜Pa71は、配線
基板４２の配線パターンによってそれぞれ接続され、パ
ッドPa72〜Pa74は、配線基板４２の配線パターンによっ
てそれぞれ接続されている。更に、パッドPa81〜Pa83
は、配線基板４３の配線パターンによってそれぞれ接続
され、パッドPa84〜Pa86は、配線基板４３の配線パター
ンによってそれぞれ接続されている。

【００３９】ＩＣメモリＩＡ1は、配線基板４１の配線
パターンによって切換部４５のパッドPa57〜Pa59に接続
され、ＩＣメモリＩＡ2は、配線基板４１の配線パター
ンによって切換部４５のパッドPa60〜Pa62に接続されて
いる。同様に、ＩＣメモリＩＢ1は、配線基板４２の配
線パターンによって切換部４６のパッドPa69〜Pa71に接
続され、ＩＣメモリＩＢ2は、配線基板４２の配線パタ
ーンによって切換部４６のパッドPa72〜Pa74に接続され
ている。更に、ＩＣメモリＩＣ1は、配線基板４３の配
線パターンによって切換部４７のパッドPa81〜Pa83に接
続され、ＩＣメモリＩＣ2は、配線基板４３の配線パタ
ーンによって切換部４７のパッドPa84〜Pa86に接続され
ている。

【００４０】切換部４５のパッドPa51〜Pa62は配線基板
４１上にそれぞれ形成され、同様に、切換部４６のパッ
ドPa63〜Pa74は配線基板４２上にそれぞれ形成され、切
換部４７のパッドPa75〜Pa86は配線基板４３上にそれぞ
れ形成されている。なお、配線基板４１におけるパッド
Pa51〜Pa62、配線基板４２におけるパッドPa63〜Pa74並
びに配線基板４３におけるパッドPa75〜Pa86は、配線基
板４１〜４３が同一であり、それぞれ同じものである。

【００４１】ここで、切換部４５において、信号線ａ1
とＩＣメモリＩＡ1が接続されるようにパッドPa51及びP
a57が、チップジャンパ３１で接続され、信号線ａ2とＩ
ＣメモリＩＡ2が接続されるようにパッドPa54及びPa60
が、チップジャンパ３２で接続されている。次に、切換
部４６において、信号線ｂ1とＩＣメモリＩＢ1が接続さ
れるようにパッドPa64及びPa70が、チップジャンパ３３
で接続され、信号線ｂ2とＩＣメモリＩＢ2が接続される
ようにパッドPa67及びPa73が、チップジャンパ３４で接
続されている。

【００４２】更に、切換部４７において、信号線ｃ1と
ＩＣメモリＩＣ1が接続されるようにパッドPa77及びPa8
3が、チップジャンパ３５で接続され、信号線ｃ2とＩＣ
メモリＩＣ2が接続されるようにパッドPa80及びPa86
が、チップジャンパ３６で接続されている。また、チッ
プジャンパ３１〜３６は、自動部品実装機（チッププレ
ッサ）を用いて自動的に配線基板４１〜４３上の所定の
箇所に実装されると共に、パッドとの半田付けも機械で
自動的に行われる。

【００４３】このように、切換部４５は、配線基板４１
上に形成されたパッドPa51〜Pa62と、チップジャンパ３
１，３２とで形成され、切換部４６は、配線基板４２上
に形成されたパッドPa63〜Pa74と、チップジャンパ３
３，３４とで形成され、切換部４７は、配線基板４３上
に形成されたパッドPa75〜Pa86と、チップジャンパ３
５，３６とで形成されている。

【００４４】上記のように、本実施の形態２におけるメ
モリモジュールは、実施の形態１のメモリモジュールに
おいて、リード線の代わりにチップジャンパを使用した
ことから、各切換部におけるパッド間の接続を機械で自
動的に行うことができるようになり、実施の形態１にお
ける効果に加えて、各切換部における配線を効率よく行
うことができ、製造コストの低減を図ることができる。
また、切換部の面積を小さくすることができることか
ら、配線基板を小さくすることができ、コストの低減を
図ることができる。

【００４５】実施の形態３．実施の形態１及び２におい
ては、各配線基板に形成された切換部の配線をリード線
又はチップジャンパを半田付けすることによって行って
いたが、各切換部を機械的スイッチで形成してもよく、
このようにしたものを本発明の実施の形態３とする。図
６は、本発明の実施の形態３におけるメモリモジュール
の例を示した概略のブロック図である。なお、図６にお
いて図３と同じものは同じ符号で示しており、ここでは
その説明を省略すると共に、図３との相違点のみ説明す
る。また、図６においても、メモリ６がＩＣメモリＩＡ
1及びＩＡ2で形成され、メモリ９がＩＣメモリＩＢ1及
びＩＢ2で形成され、メモリ１１がＩＣメモリＩＣ1及び
ＩＣ2で形成されている場合を例にして示している。

【００４６】図６における図３との相違点は、図３の切
換部８，１０，１２の代わりにＤＩＰスイッチ５１，５
２，５３を使用したことにあり、これに伴って図３の配
線基板２を配線基板５５とし、図３の配線基板３を配線
基板５６とし、図３の配線基板４を配線基板５７とし、
メモリモジュール１をメモリモジュール５９としたこと
にある。なお、各ＤＩＰスイッチ５１〜５３は切換部を
なす。

【００４７】なお、本発明の実施の形態３におけるメモ
リモジュールの例を示した概略の斜視図は、メモリモジ
ュールの符号を置き換え、各切換部をＤＩＰスイッチに
置き換えた以外は図１と同じであり、各メモリとデコー
ダとの接続例を示した概略のブロック図は、メモリモジ
ュールの符号を置き換え、各切換部をＤＩＰスイッチに
置き換えた以外は図２と同じであるのでそれぞれ省略す
る。

【００４８】図６において、３枚の同一の配線基板５５
〜５７で、配線基板５５には、ＩＣメモリＩＡ1及びＩ
Ａ2、デコーダ７並びにＤＩＰスイッチ５１が実装され
ている。また、配線基板５６には、ＩＣメモリＩＢ1及
びＩＢ2、並びにＤＩＰスイッチ５２が実装され、同様
に、配線基板５７には、ＩＣメモリＩＣ1及びＩＣ2、並
びにＤＩＰスイッチ５３が実装されている。すなわち、
配線基板５６及び５７においては、デコーダ７を実装す
る位置にデコーダ７を実装していない。

【００４９】ＤＩＰスイッチ５１は、ＩＣメモリＩＡ1
及びＩＡ2に対するチップセレクト信号が、対応するＩ
ＣメモリＩＡ1又はＩＡ2に入力されるようにするために
ものであり、ＤＩＰスイッチ５２は、ＩＣメモリＩＢ1
及びＩＢ2に対するチップセレクト信号が、対応するＩ
ＣメモリＩＢ1又はＩＢ2に入力されるようにするための
ものである。同様に、ＤＩＰスイッチ５３は、ＩＣメモ
リＩＣ1及びＩＣ2に対するチップセレクト信号が、対応
するＩＣメモリＩＣ1又はＩＣ2に入力されるようにする
ためのものである。ＤＩＰスイッチ５１〜５３は、それ
ぞれ同じ６回路のＤＩＰスイッチであり、端子Dt1〜Dt6
と、該端子Dt1〜Dt6に対向する位置に端子Dt7〜Dt12と
を備え、端子Dt1とDt7、端子Dt2とDt8、端子Dt3とDt9、
端子Dt4とDt10、端子Dt5とDt11、端子Dt6とDt12でそれ
ぞれスイッチ回路を形成している。

【００５０】デコーダ７に接続された信号線ａ1，ｂ1，
ｃ1，ａ2，ｂ2，ｃ2は、配線基板５５の配線パターンに
よってＤＩＰスイッチ５１の対応する端子Dt1〜Dt6に接
続され、各クリップリード５を介して、配線基板５６の
配線パターンによってＤＩＰスイッチ５２の対応する端
子Dt1〜Dt6に接続されると共に、配線基板５７の配線パ
ターンによってＤＩＰスイッチ５３の対応する端子Dt1
〜Dt6に接続されている。

【００５１】すなわち、信号線ａ1は、ＤＩＰスイッチ
５１〜５３の各端子Dt1にそれぞれ接続され、信号線ｂ1
は、ＤＩＰスイッチ５１〜５３の各端子Dt2にそれぞれ
接続され、信号線ｃ1は、ＤＩＰスイッチ５１〜５３の
各端子Dt3にそれぞれ接続されている。また、信号線ａ2
は、ＤＩＰスイッチ５１〜５３の各端子Dt4にそれぞれ
接続され、信号線ｂ2は、ＤＩＰスイッチ５１〜５３の
各端子Dt5にそれぞれ接続され、信号線ｃ2は、ＤＩＰス
イッチ５１〜５３の各端子Dt6にそれぞれ接続されてい
る。

【００５２】また、ＤＩＰスイッチ５１の端子Dt7〜Dt9
は、配線基板５５の配線パターンによってそれぞれ接続
され、ＤＩＰスイッチ５１の端子Dt10〜Dt12は、配線基
板５５の配線パターンによってそれぞれ接続されてい
る。同様に、ＤＩＰスイッチ５２の端子Dt7〜Dt9は、配
線基板５６の配線パターンによってそれぞれ接続され、
ＤＩＰスイッチ５２の端子Dt10〜Dt12は、配線基板５６
の配線パターンによってそれぞれ接続されている。更
に、ＤＩＰスイッチ５３の端子Dt7〜Dt9は、配線基板５
７の配線パターンによってそれぞれ接続され、ＤＩＰス
イッチ５３の端子Dt10〜Dt12は、配線基板５７の配線パ
ターンによってそれぞれ接続されている。

【００５３】ＩＣメモリＩＡ1は、配線基板５５の配線
パターンによってＤＩＰスイッチ５１の端子Dt7〜Dt9に
接続され、ＩＣメモリＩＡ2は、配線基板５５の配線パ
ターンによってＤＩＰスイッチ５１の端子Dt10〜Dt12に
接続されている。同様に、ＩＣメモリＩＢ1は、配線基
板５６の配線パターンによってＤＩＰスイッチ５２の端
子Dt7〜Dt9に接続され、ＩＣメモリＩＢ2は、配線基板
５６の配線パターンによってＤＩＰスイッチ５２の端子
Dt10〜Dt12に接続されている。更に、ＩＣメモリＩＣ1
は、配線基板５７の配線パターンによってＤＩＰスイッ
チ５３の端子Dt7〜Dt9に接続され、ＩＣメモリＩＣ2
は、配線基板５７の配線パターンによってＤＩＰスイッ
チ５３の端子Dt10〜Dt12に接続されている。

【００５４】ここで、ＤＩＰスイッチ５１において、信
号線ａ1とＩＣメモリＩＡ1が接続されるように、スイッ
チを閉じて端子Dt1とDt7が接続され、信号線ａ2とＩＣ
メモリＩＡ2が接続されるように、スイッチを閉じて端
子Dt4とDt10が接続されている。次に、ＤＩＰスイッチ
５２において、信号線ｂ1とＩＣメモリＩＢ1が接続され
るように、スイッチを閉じて端子Dt2とDt8が接続され、
信号線ｂ2とＩＣメモリＩＢ2が接続されるように、スイ
ッチを閉じて端子Dt5とDt11が接続されている。更に、
ＤＩＰスイッチ５３において、信号線ｃ1とＩＣメモリ
ＩＣ1が接続されるように、スイッチを閉じて端子Dt3と
Dt9が接続され、信号線ｃ2とＩＣメモリＩＣ2が接続さ
れるように、スイッチを閉じて端子Dt6とDt12が接続さ
れている。なお、ＤＩＰスイッチ５１〜５３において、
上記以外の各スイッチは開いた状態になっている。

【００５５】上記におけるメモリモジュールにおいて
は、ＤＩＰスイッチを使用したが、ＤＩＰスイッチの代
わりにスライドスイッチを使用してもよい。図７は、本
発明の実施の形態３におけるメモリモジュールの他の例
を示した概略のブロック図である。なお、図７におい
て、図６と同じものは同じ符号で示しており、ここでは
その説明を省略すると共に、図６との相違点のみ説明す
る。

【００５６】図７における図６との相違点は、図６のＤ
ＩＰスイッチ５１〜５３の代わりにスライドスイッチ６
１〜６３を使用したことにあり、これに伴って図６の配
線基板５５を配線基板６５とし、図６の配線基板５６を
配線基板６６とし、図６の配線基板５７を配線基板６７
とし、メモリモジュール５９をメモリモジュール６９と
したことにある。なお、各スライドスイッチ６１〜６３
は切換部をなす。

【００５７】図７において、３枚の同一の配線基板６５
〜６７で、配線基板６５には、ＩＣメモリＩＡ1及びＩ
Ａ2、デコーダ７並びにスライドスイッチ６１が実装さ
れている。また、配線基板６６には、ＩＣメモリＩＢ1
及びＩＢ2、並びにスライドスイッチ６２が実装され、
同様に、配線基板６７には、ＩＣメモリＩＣ1及びＩＣ
2、並びにスライドスイッチ６３が実装されている。す
なわち、配線基板６６及び６７においては、デコーダ７
を実装する位置にデコーダ７を実装していない。

【００５８】スライドスイッチ６１〜６３は、それぞれ
同じ６接点のスライドスイッチであり、端子St1〜St6
と、該端子St1〜St6に対向する位置に端子St7〜St12と
を備える。スライドスイッチ６１〜６３は、例えば、操
作部をスライドさせることによって、端子St1とSt7、及
び端子St4とSt10が同時に接続され、端子St2とSt8、及
び端子St5とSt11が同時に接続され、更に、端子St3とSt
9、及び端子St6とSt12が同時に接続される。

【００５９】デコーダ７に接続された信号線ａ1，ｂ1，
ｃ1，ａ2，ｂ2，ｃ2は、配線基板６５の配線パターンに
よってスライドスイッチ６１の対応する端子St1〜St6に
接続され、各クリップリード５を介して、配線基板６６
の配線パターンによってスライドスイッチ６２の対応す
る端子St1〜St6に接続されると共に、配線基板６７の配
線パターンによってスライドスイッチ６３の対応する端
子St1〜St6に接続されている。

【００６０】すなわち、信号線ａ1は、スライドスイッ
チ６１〜６３の各端子St1にそれぞれ接続され、信号線
ｂ1は、スライドスイッチ６１〜６３の各端子St2にそれ
ぞれ接続され、信号線ｃ1は、スライドスイッチ６１〜
６３の各端子St3にそれぞれ接続されている。また、信
号線ａ2は、スライドスイッチ６１〜６３の各端子St4に
それぞれ接続され、信号線ｂ2は、スライドスイッチ６
１〜６３の各端子St5にそれぞれ接続され、信号線ｃ2
は、スライドスイッチ６１〜６３の各端子St6にそれぞ
れ接続されている。

【００６１】また、スライドスイッチ６１の端子St7〜S
t9は、配線基板６５の配線パターンによってそれぞれ接
続され、スライドスイッチ６１の端子St10〜St12は、配
線基板６５の配線パターンによってそれぞれ接続されて
いる。同様に、スライドスイッチ６２の端子St7〜St9
は、配線基板６６の配線パターンによってそれぞれ接続
され、スライドスイッチ６２の端子St10〜St12は、配線
基板６６の配線パターンによってそれぞれ接続されてい
る。更に、スライドスイッチ６３の端子St7〜St9は、配
線基板６７の配線パターンによってそれぞれ接続され、
スライドスイッチ６３の端子St10〜St12は、配線基板６
７の配線パターンによってそれぞれ接続されている。

【００６２】ＩＣメモリＩＡ1は、配線基板６５の配線
パターンによってスライドスイッチ６１の端子St7〜St9
に接続され、ＩＣメモリＩＡ2は、配線基板６５の配線
パターンによってスライドスイッチ６１の端子St10〜St
12に接続されている。同様に、ＩＣメモリＩＢ1は、配
線基板６６の配線パターンによってスライドスイッチ６
２の端子St7〜St9に接続され、ＩＣメモリＩＢ2は、配
線基板６６の配線パターンによってスライドスイッチ６
２の端子St10〜St12に接続されている。更に、ＩＣメモ
リＩＣ1は、配線基板６７の配線パターンによってスラ
イドスイッチ６３の端子St7〜St9に接続され、ＩＣメモ
リＩＣ2は、配線基板６７の配線パターンによってスラ
イドスイッチ６３の端子St10〜St12に接続されている。

【００６３】ここで、スライドスイッチ６１において、
端子St1とSt7が接続されると共に端子St4とSt10が接続
されるように操作して、信号線ａ1とＩＣメモリＩＡ1と
を接続し、同時に信号線ａ2とＩＣメモリＩＡ2とを接続
する。また、スライドスイッチ６２において、端子St2
とSt8が接続されると共に端子St5とSt11が接続されるよ
うに操作して、信号線ｂ1とＩＣメモリＩＢ1とを接続
し、同時に信号線ｂ2とＩＣメモリＩＢ2とを接続する。
更に、スライドスイッチ６３において、端子St3とSt9が
接続されると共に端子St6とSt12が接続されるように操
作して、信号線ｃ1とＩＣメモリＩＣ1とを接続し、同時
に信号線ｃ2とＩＣメモリＩＣ2とを接続する。

【００６４】ここで、メモリモジュール６９は、３枚の
同一の配線基板６５〜６７が多層に重畳するように複数
のクリップリード５で接続されて形成され、スライドス
イッチ６１〜６３を使用する際、中段及び下段に位置す
る配線基板６６及び６７に実装されるスライドスイッチ
６２及び６３においては、スイッチの操作を行うことが
難しいことから、スライドスイッチ６１と操作部の形状
のみを変えるようにしても良い。

【００６５】図８は、メモリモジュール６９の例を示し
た側面図であり、図９は、スライドスイッチ６２及び６
３に使用する操作部の例を示した図である。図８及び図
９において、スライドスイッチ６２及び６３における操
作部には、操作部のスライドスイッチ方向に対して直角
方向に伸びた棒状をなす切換棒６８が形成されている。
該切換棒６８は、スライドスイッチ６２及び６３の側面
よりも突出すると共に、先端が配線基板の外周から外部
へ突出するように形成されている。このようにすること
により、スライドスイッチの操作を容易に行うことがで
きる。

【００６６】また、上記のメモリモジュールにおいて
は、ＤＩＰスイッチとスライドスイッチを使用した場合
について説明したが、ＤＩＰスイッチ及びスライドスイ
ッチの代わりにトグルスイッチを使用してもよい。図１
０は、本発明の実施の形態３におけるメモリモジュール
の他の例を示した概略のブロック図である。なお、図１
０においては、図６と同じものは同じ符号で示してお
り、ここではその説明を省略すると共に、図６との相違
点のみ説明する。

【００６７】図１０における図６との相違点は、図６の
ＤＩＰスイッチ５１〜５３の代わりにトグルスイッチ７
１〜７６を使用したことにあり、これに伴って図６の配
線基板５５を配線基板７７とし、図６の配線基板５６を
配線基板７８とし、図６の配線基板５７を配線基板７９
とし、メモリモジュール５９をメモリモジュール８０と
したことにある。なお、各トグルスイッチ７１〜７６は
同一のものであり、切換部をなす。

【００６８】図１０において、３枚の同一の配線基板７
７〜７９で、配線基板７７には、ＩＣメモリＩＡ1，Ｉ
Ａ2、デコーダ７、及びトグルスイッチ７１，７２が実
装されている。また、配線基板７８には、ＩＣメモリＩ
Ｂ1，ＩＢ2、及びトグルスイッチ７３，７４が実装さ
れ、同様に、配線基板７９には、ＩＣメモリＩＣ1，Ｉ
Ｃ2、及びトグルスイッチ７５，７６が実装されてい
る。すなわち、配線基板７８及び７９においては、デコ
ーダ７を実装する位置にデコーダ７を実装していない。

【００６９】トグルスイッチ７１〜７６は、それぞれ端
子Tt1〜Tt4を備える。デコーダ７に接続された信号線ａ
1，ｂ1，ｃ1は、配線基板７７の配線パターンによって
トグルスイッチ７１の対応する端子Tt1〜Tt3に接続さ
れ、各クリップリード５を介して、配線基板７８の配線
パターンによってトグルスイッチ７３の対応する端子Tt
1〜Tt3に接続されると共に、配線基板７９の配線パター
ンによってトグルスイッチ７５の対応する端子Tt1〜Tt3
に接続されている。

【００７０】また、デコーダ７に接続された信号線ａ
2，ｂ2，ｃ2は、配線基板７７の配線パターンによって
トグルスイッチ７２の対応する端子Tt1〜Tt3に接続さ
れ、各クリップリード５を介して、配線基板７８の配線
パターンによってトグルスイッチ７４の対応する端子Tt
1〜Tt3に接続されると共に、配線基板７９の配線パター
ンによってトグルスイッチ７６の対応する端子Tt1〜Tt3
に接続されている。

【００７１】すなわち、信号線ａ1は、トグルスイッチ
７１，７３，７５の各端子Tt1にそれぞれ接続され、信
号線ｂ1は、トグルスイッチ７１，７３，７５の各端子T
t2にそれぞれ接続され、信号線ｃ1は、トグルスイッチ
７１，７３，７５の各端子Tt3にそれぞれ接続されてい
る。また、信号線ａ2は、トグルスイッチ７２，７４，
７６の各端子Tt1にそれぞれ接続され、信号線ｂ2は、ト
グルスイッチ７２，７４，７６の各端子Tt2にそれぞれ
接続され、信号線ｃ2は、トグルスイッチ７２，７４，
７６の各端子Tt3にそれぞれ接続されている。

【００７２】ＩＣメモリＩＡ1は、配線基板７７の配線
パターンによってトグルスイッチ７１の端子Tt4に接続
され、ＩＣメモリＩＡ2は、配線基板７７の配線パター
ンによってトグルスイッチ７２の端子Tt4に接続されて
いる。同様に、ＩＣメモリＩＢ1は、配線基板７８の配
線パターンによってトグルスイッチ７３の端子Tt4に接
続され、ＩＣメモリＩＢ2は、配線基板７８の配線パタ
ーンによってトグルスイッチ７４の端子Tt4に接続され
ている。更に、ＩＣメモリＩＣ1は、配線基板７９の配
線パターンによってトグルスイッチ７５の端子Tt4に接
続され、ＩＣメモリＩＣ2は、配線基板７９の配線パタ
ーンによってトグルスイッチ７６の端子Tt4に接続され
ている。

【００７３】ここで、トグルスイッチ７１において、端
子Tt1とTt4が接続されるように操作して信号線ａ1とＩ
ＣメモリＩＡ1とを接続し、トグルスイッチ７２におい
て、端子Tt1とTt4が接続されるように操作して信号線ａ
2とＩＣメモリＩＡ2とを接続する。また、トグルスイッ
チ７３において、端子Tt2とTt4が接続されるように操作
して信号線ｂ1とＩＣメモリＩＢ1とを接続し、トグルス
イッチ７４において、端子Tt2とTt4が接続されるように
操作して信号線ｂ2とＩＣメモリＩＢ2とを接続する。更
に、トグルスイッチ７５において、端子Tt3とTt4が接続
されるように操作して信号線ｃ1とＩＣメモリＩＣ1とを
接続し、トグルスイッチ７６において、端子Tt3とTt4が
接続されるように操作して信号線ｃ2とＩＣメモリＩＣ2
とを接続する。

【００７４】このように、本実施の形態３におけるメモ
リモジュールは、３枚の配線基板を多層に重畳するよう
に複数のクリップリード５で接続して形成し、各配線基
板上に形成された同一のスイッチを切り換えることによ
って、デコーダ７とメモリ６，９，１１の各ＩＣメモリ
とを接続するようにしたため、各配線基板を同一にする
ことができ、配線基板の開発及び製造コストを低減する
ことができ、デコーダを１つにすることができる。これ
らのことから、メモリモジュールのコストの低減を図る
ことができる。更に、配線基板を追加してメモリ容量の
拡張を行う際、デコーダとの配線を容易に行うことがで
きる。

【００７５】実施の形態４．実施の形態１から実施の形
態３においては、ＮＣピンとなるクリップリードが存在
しない場合、クリップリード５の代わりに絶縁被膜を有
するリード線を用いて接続するようにした。しかし、絶
縁被膜を有するリード線を使用した場合、該リード線が
メモリモジュールからはみ出すため、メモリモジュール
の製造過程又は製品への実装時等において、リード線が
断線する可能性があった。そこで、各配線基板の同じ位
置に貫通穴をそれぞれ設け、該貫通穴に導線を通して各
配線基板を電気的に接続するようにしてもよく、このよ
うにしたものを本発明の実施の形態４とする。

【００７６】図１１は、本発明の実施の形態４における
メモリモジュールの例を示した概略の斜視図である。な
お、図１１では、図１と同じものは同じ符号で示してお
り、ここではその説明を省略し、図１との相違点のみ説
明する。

【００７７】図１１における図１との相違点は、デコー
ダ７と切換部１０及び１２との接続を、クリップリード
５を使用せずに、各配線基板２〜４の同じ位置にそれぞ
れ複数の貫通穴を設け、各配線基板の対応した同じ位置
にある各貫通穴に導線８１をそれぞれ通し、各貫通穴の
周りに形成されたそれぞれのパッドと導線８１とを半田
付けして接続したことにある。これに伴って図１の配線
基板２を配線基板８５とし、図１の配線基板３を配線基
板８６とし、図１の配線基板４を配線基板８７とし、メ
モリモジュール１をメモリモジュール８９としたことに
ある。なお、図１１においては、クリップリード５及び
導線８１を一部省略して示しており、クリップリード５
及び導線８１の数が実際の数よりも少ない場合がある。

【００７８】メモリモジュール８９では、デコーダ７に
接続された信号線ａ1〜ａn，ｂ1〜ｂn，ｃ1〜ｃnは、配
線基板８５の配線パターンによって切換部８に接続さ
れ、各導線８１を介して、配線基板８６の配線パターン
によって切換部１０に接続されると共に、配線基板８７
の配線パターンによって切換部１２に接続されている。

【００７９】図１２は、各配線基板８５〜８７における
対応した位置に形成された各貫通穴８２の周りに設けら
れたパッド８３と導線８１とを半田８４で接続した状態
を示す断面図である。図１２において、各配線基板８５
〜８７における対応した位置に形成された各貫通穴８２
には、周囲にパッド８３がそれぞれ形成され、該各パッ
ド８３は、各配線基板８５〜８７の配線パターンによっ
て、信号線ａ1〜ａn，ｂ1〜ｂn，ｃ1〜ｃnの内、対応す
る信号線にそれぞれ接続されている。

【００８０】例えば、図１２の導線８１が、信号線ａ1
を各切換部１０及び１２に接続する導線である場合、配
線基板８５に形成されたパッド８３は、配線基板８５に
おいて信号線ａ1を形成する配線パターンに接続されて
いる。同様に、配線基板８６に形成されたパッド８３
は、配線基板８６において信号線ａ1を形成する配線パ
ターンに接続され、配線基板８７に形成されたパッド８
３は、配線基板８７において信号線ａ1を形成する配線
パターンに接続されている。

【００８１】各配線基板８５〜８７の各貫通穴８２に挿
入された導線８１は、各配線基板８５〜８７にそれぞれ
形成された各パッド８３と半田付けによって接続されて
いる。同様に、各導線８１によって、各配線基板８５〜
８７における信号線ａ1〜ａn，ｂ1〜ｂn，ｃ1〜ｃnを形
成する各配線パターンがそれぞれ接続されている。な
お、導線８１は、貫通穴８２をできるだけ小さくするた
めに細い金属で形成するとよい。

【００８２】このように、本発明の実施の形態４におけ
るメモリモジュールは、実施の形態１から実施の形態３
のメモリモジュールにおいて、デコーダ７と、切換部８
及び１２との接続を、クリップリード５を使用せずに、
各配線基板の同じ位置に複数の貫通穴８２をそれぞれ形
成し、各配線基板の同じ位置に対応して形成された各貫
通穴８２に導線８１をそれぞれ通し、各貫通穴８２の周
りに形成されたそれぞれのパッド８３と導線８１とを半
田付けして接続した。このことから、実施の形態１から
実施の形態３のそれぞれの効果に加えて、ＮＣピンとな
るクリップリードが存在しない場合において、リード線
を使用した場合に起きる、メモリモジュールの製造過程
又は製品への実装時等におけるリード線の断線を防止す
ることができる。

【００８３】実施の形態５．実施の形態１から実施の形
態４において使用されたクリップリードの代わりに、ソ
ケットを使用してもよく、このようにしたものを本発明
の実施の形態５とする。なお、本実施の形態５の説明に
おいては、実施の形態３におけるＤＩＰスイッチを使用
した場合のメモリモジュールを例にして説明し、他の実
施の形態のメモリモジュールにおいては、同様であるの
でその説明を省略する。

【００８４】図１３は、本発明の実施の形態５における
メモリモジュールの、ソケットを使用して各配線基板を
接続する状態の例を示した概略の斜視図であり、図１４
は、図１３で示したメモリモジュールにおいて、各配線
基板をソケットで接続した状態を示す概略の側面図であ
る。なお、図１３及び図１４では、実施の形態１及び実
施の形態３で示したものと同じものは同じ符号で示して
おり、ここではその説明を省略する。

【００８５】図１３及び図１４において、メモリモジュ
ール９１は、３枚の同一の配線基板９２，９３，９４が
多層に重畳するように複数のソケット９５で接続されて
形成されている。配線基板９２には、メモリ６、デコー
ダ７及びＤＩＰスイッチ５１とがそれぞれ実装されてい
る。また、配線基板９３には、メモリ９及びＤＩＰスイ
ッチ５２が実装されている。同様に、配線基板９４に
は、メモリ１１及びＤＩＰスイッチ５３が実装されてい
る。更に、各配線基板９２〜９４の各端部には、同じ位
置に複数のソケット９５がそれぞれ設けられる。配線基
板９２〜９４の同じ位置に対応して設けられた各ソケッ
ト９５はそれぞれ接続されて、配線基板９２〜９４がそ
れぞれ接続される。なお、図１３においては、ソケット
９５を一部省略して示しており、ソケット９５の数が実
際の数よりも少ない場合がある。

【００８６】ここで、メモリ６がＩＣメモリＩＡ1及び
ＩＡ2で形成され、メモリ９がＩＣメモリＩＢ1及びＩＢ
2で形成され、メモリ１１がＩＣメモリＩＣ1及びＩＣ2
で形成された場合を例にして説明する。デコーダ７に接
続された信号線ａ1，ｂ1，ｃ1，ａ2，ｂ2，ｃ2は、配線
基板９２の配線パターンによってＤＩＰスイッチ５１の
対応する端子Dt1〜Dt6に接続され、各ソケット９５を介
して、配線基板９３の配線パターンによってＤＩＰスイ
ッチ５２の対応する端子Dt1〜Dt6に接続されると共に、
配線基板９４の配線パターンによってＤＩＰスイッチ５
３の対応する端子Dt1〜Dt6に接続されている。なお、上
記ソケット９５は接続部をなす。

【００８７】このように、本実施の形態５におけるメモ
リモジュールは、実施の形態１から実施の形態４のメモ
リモジュールにおいて、クリップリードの代わりに、ソ
ケット９５を使用したことにより、実施の形態１から実
施の形態４のそれぞれの効果に加えて、各配線基板間の
接続を容易に行うことができるため、配線基板の追加を
容易に行うことができ、メモリ容量の拡張を容易に行う
ことができる。

【００８８】なお、実施の形態１から実施の形態５にお
いては、メモリモジュールを３枚の配線基板で形成した
が、これは一例であり、本発明は、これに限定するもの
ではなく、メモリモジュールは複数の配線基板で形成さ
れればよい。

【００８９】

【発明の効果】第１の発明に係るメモリモジュールは、
複数の同一の配線基板を多層に重畳するように接続部で
接続して形成し、デコーダは、各配線基板の１つに実装
され、各配線基板に実装された各切換部は、デコーダか
ら出力される制御信号が対応するＩＣメモリに入力され
るように、デコーダに接続される配線パターンとＩＣメ
モリに接続される配線パターンとの接続の切り換えを行
う。このため、デコーダを１つにすることができると共
に、各配線基板を同一にすることができ配線基板の開発
及び製造コストを低減することができることから、メモ
リモジュールのコストの低減を図ることができる。

【００９０】第２の発明に係るメモリモジュールは、第
１の発明において、具体的には、上記各切換部は、それ
ぞれの配線基板上に形成された各パッドと、所定のパッ
ド間を接続するリード線とで形成され、各切換部におけ
るリード線での接続箇所を変えることによって、デコー
ダと各配線基板に実装されたＩＣメモリとを接続するよ
うにした。このため、デコーダを１つにすることができ
ると共に、各配線基板を同一にすることができ配線基板
の開発及び製造コストを低減することができることか
ら、メモリモジュールのコストの低減を図ることができ
る。

【００９１】第３の発明に係るメモリモジュールは、第
１の発明において、具体的には、上記各切換部は、それ
ぞれの配線基板上に形成された各パッドと、所定のパッ
ド間を接続するチップジャンパとで形成され、各切換部
におけるチップジャンパでの接続箇所を変えることによ
って、デコーダと各配線基板に実装されたＩＣメモリと
を接続するようにした。このため、デコーダを１つにす
ることができると共に、各配線基板を同一にすることが
でき配線基板の開発及び製造コストを低減することがで
きる。更に、各切換部におけるパッド間の接続を機械で
自動的に行うことができるため、各切換部における配線
を効率よく行うことができ、製造コストの低減を図るこ
とができると共に、切換部の面積を小さくすることがで
き配線基板を小さくすることができる。これらのことか
ら、メモリモジュールのコストの低減を図ることができ
る。

【００９２】第４の発明に係るメモリモジュールは、第
１の発明において、具体的には、上記切換部は、各配線
基板に実装されたスイッチであり、該各スイッチをそれ
ぞれ切り換えて設定することにより、デコーダと各配線
基板に実装されたＩＣメモリとを接続するようにした。
このため、デコーダを１つにすることができると共に、
各配線基板を同一にすることができ配線基板の開発及び
製造コストを低減することができることから、メモリモ
ジュールのコストの低減を図ることができる。更に、配
線基板を追加してメモリ容量の拡張を行う際、デコーダ
との配線を容易に行うことができる。

【００９３】第５の発明に係るメモリモジュールは、第
１から第４の発明において、具体的には、上記接続部は
複数のクリップリードからなり、該クリップリードは、
上記デコーダと、デコーダが実装されていない配線基板
の切換部との接続をも行い、上記第１から第４の発明の
それぞれの効果と同様の効果を得ることができる。

【００９４】第６の発明に係るメモリモジュールは、第
１から第４の発明において、具体的には、上記接続部は
複数のソケットからなり、各配線基板の同じ位置に対応
して設けられたソケットをそれぞれ接続することによっ
て、上記各配線基板を多層に重畳させると共に各配線基
板の接続を行い、上記デコーダと、デコーダが実装され
ていない配線基板の切換部との接続をも行う。このた
め、第１から第４のそれぞれの効果に加えて、各配線基
板間の接続を容易に行うことができるため、配線基板の
追加を容易に行うことができ、メモリ容量の拡張を容易
に行うことができる。

【００９５】第７の発明に係るメモリモジュールは、第
１から第４の発明において、具体的には、デコーダと、
デコーダが実装されていない配線基板の切換部との接続
を、各配線基板の同じ位置に複数の貫通穴をそれぞれ形
成し、各配線基板の同じ位置に対応して形成された各貫
通穴に導線をそれぞれ通し、各貫通穴の周りに形成され
たそれぞれのパッドと導線とを電気的に接続した。この
ことから、第１から第４の発明のそれぞれの効果に加え
て、各配線基板間の接続をリード線で行った場合に起き
る、メモリモジュールの製造過程又は実装時等における
リード線の断線を防止することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１におけるメモリモジュ
ールの例を示した概略の斜視図である。

【図２】図１で示した各メモリ６，９，１１と、デコ
ーダ７との接続例を示した概略のブロック図である。

【図３】図１における各切換部８，１０，１２の構造
例を示したメモリモジュール１の概略ブロック図であ
る。

【図４】本発明の実施の形態１におけるメモリモジュ
ールの他の例を示した概略の斜視図である。

【図５】本発明の実施の形態２におけるメモリモジュ
ールで使用される各切換部の構造例を示した概略のブロ
ック図である。

【図６】本発明の実施の形態３におけるメモリモジュ
ールの例を示した概略のブロック図である。

【図７】本発明の実施の形態３におけるメモリモジュ
ールの他の例を示した概略のブロック図である。

【図８】図７で示したメモリモジュール６９の例を示
す側面図である。

【図９】図７及び図８で示したスライドスイッチに使
用する操作部の例を示す図である。

【図１０】本発明の実施の形態３におけるメモリモジ
ュールの他の例を示した概略のブロック図である。

【図１１】本発明の実施の形態４におけるメモリモジ
ュールの例を示した概略の斜視図である。

【図１２】図１１で示した導線８２と各配線基板８５
〜８７との接続例を示した断面図である。

【図１３】本発明の実施の形態５におけるメモリモジ
ュールの、ソケットを使用して各配線基板を接続する状
態の例を示した概略の斜視図である。

【図１４】各配線基板をソケットで接続した状態の例
を示す概略の側面図である。

【図１５】従来のメモリモジュールの例を示した概略
の斜視図である。

【図１６】図１５で示した各メモリとデコーダとの接
続例を示した概略のブロック図である。

【符号の説明】

１，４９，５９，６９，８０，８９，９１メモリモジ
ュール、２〜４，４１〜４３，５５〜５７，６５〜６
７，７７〜７９，８５〜８７，９２〜９４配線基板、
５，２８クリップリード、７デコーダ、８，
１０，１２，４５〜４７切換部、２１〜２６リー
ド線、３１〜３６チップジャンパ、５１〜５３Ｄ
ＩＰスイッチ、６１〜６３スライドスイッチ、７
１〜７６トグルスイッチ、８１導線、８２貫
通穴、８３，Pa1〜Pa24，Pa51〜Pa86 パッド、８
４半田、９５ソケット、ＩＡ1〜ＩＡn，ＩＢ1
〜ＩＢn，ＩＣ1〜ＩＣn ＩＣメモリ、ａ1〜ａn，ｂ1
〜ｂn，ｃ1〜ｃn 信号線

Claims

【特許請求の範囲】

【請求項１】外部からのアドレス信号をデコードする
デコーダと、該デコーダからの出力信号で制御されるＩ
Ｃメモリを備えたメモリモジュールにおいて、上記デコーダ及びＩＣメモリを実装するように配線パタ
ーンが形成され、少なくとも１つのＩＣメモリが実装さ
れた同一の複数の配線基板と、該各配線基板にそれぞれ実装され、デコーダから出力さ
れる制御信号が対応するＩＣメモリに入力されるよう
に、デコーダに接続される配線パターンとＩＣメモリに
接続される配線パターンとの接続を切り換える切換部
と、上記各配線基板を多層に重畳させると共に各配線基板の
接続を行う接続部とを備え、上記デコーダは、各配線基板の１つに実装されることを
特徴とするメモリモジュール。
【請求項２】上記各切換部は、それぞれの配線基板上
に形成された各パッドと、所定のパッド間を接続するリ
ード線とで形成され、上記各パッドは、デコーダに接続
されるそれぞれの配線パターン、及びＩＣメモリに接続
される配線パターンにそれぞれ形成されることを特徴と
する請求項１に記載のメモリモジュール。
【請求項３】上記各切換部は、それぞれの配線基板上
に形成された各パッドと、所定のパッド間を接続するチ
ップジャンパとで形成され、上記各パッドは、デコーダ
に接続されるそれぞれの配線パターン、及びＩＣメモリ
に接続される配線パターンにそれぞれ形成されることを
特徴とする請求項１に記載のメモリモジュール。
【請求項４】上記各切換部は、各配線基板に実装され
たスイッチであり、該スイッチを設定することにより、
デコーダから出力される制御信号が対応するＩＣメモリ
に入力されるように、デコーダに接続される配線パター
ンとＩＣメモリに接続される配線パターンとの接続を行
うことを特徴とする請求項１に記載のメモリモジュー
ル。
【請求項５】上記接続部は複数のクリップリードから
なり、該クリップリードは、上記デコーダと、デコーダ
が実装されていない配線基板の切換部との接続をも行う
ことを特徴とする請求項１から請求項４のいずれかに記
載のメモリモジュール。
【請求項６】上記接続部は複数のソケットからなり、
各配線基板の同じ位置に対応して設けられたソケットを
それぞれ接続することによって、上記各配線基板を多層
に重畳させると共に各配線基板の接続を行い、上記デコ
ーダと、デコーダが実装されていない配線基板の切換部
との接続をも行うことを特徴とする請求項１から請求項
４のいずれかに記載のメモリモジュール。
【請求項７】各配線基板の同じ位置に複数の貫通穴
と、該各貫通穴の周りに所定の配線パターンに接続され
るパッドとをそれぞれ同一に形成し、各配線基板の同じ
位置に対応して形成された各貫通穴にそれぞれ導線を通
すと共に、該導線と各パッドとをそれぞれ電気的に接続
することによって、上記デコーダと、デコーダが実装さ
れていない配線基板の切換部との接続を行うことを特徴
とする請求項１から請求項４のいずれかに記載のメモリ
モジュール。