JPH10262221A - 画像信号処理装置 - Google Patents
画像信号処理装置Info
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- JPH10262221A JPH10262221A JP9067069A JP6706997A JPH10262221A JP H10262221 A JPH10262221 A JP H10262221A JP 9067069 A JP9067069 A JP 9067069A JP 6706997 A JP6706997 A JP 6706997A JP H10262221 A JPH10262221 A JP H10262221A
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- scanning line
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Abstract
(57)【要約】
【課題】 ノンインターレース画像、インターレース画
像における任意比率の走査線数変換を実現可能にし、設
計後のビット精度の変更或いは新たなフォーマットの仕
様の追加等にもソフトウエアの変更だけで柔軟に対応す
る。 【解決手段】 SIMD制御のリニアアレイ型多並列プ
ロセッサ1を使い、ソフトウェア処理だけで、ノンイン
ターレース画像やインターレース画像の任意比率の走査
線数変換処理を行う。具体的構成として、プロセッサ
(DSP)72は、入力部及び出力部におかれたフィー
ルドメモリ51、64に対するラインデータの書き込み
/読み出しスキップ情報と、ライン属性情報とを生成
し、これらに基づいて入力画像のライン毎に処理を切り
替える。
像における任意比率の走査線数変換を実現可能にし、設
計後のビット精度の変更或いは新たなフォーマットの仕
様の追加等にもソフトウエアの変更だけで柔軟に対応す
る。 【解決手段】 SIMD制御のリニアアレイ型多並列プ
ロセッサ1を使い、ソフトウェア処理だけで、ノンイン
ターレース画像やインターレース画像の任意比率の走査
線数変換処理を行う。具体的構成として、プロセッサ
(DSP)72は、入力部及び出力部におかれたフィー
ルドメモリ51、64に対するラインデータの書き込み
/読み出しスキップ情報と、ライン属性情報とを生成
し、これらに基づいて入力画像のライン毎に処理を切り
替える。
Description
【0001】
【発明の属する技術分野】本発明は、画素数変換処理や
走査線変換等の画像信号処理を行う画像信号処理装置に
関する。
走査線変換等の画像信号処理を行う画像信号処理装置に
関する。
【0002】
【従来の技術】近年になって、半導体技術、半導体の処
理スピード性能の向上により、映像信号のディジタル信
号処理が行われるようになってきた。また、最近では画
像表示装置も従来のブラウン管に代わり、LCD(Li
quid Crystal Display:液晶ディ
スプレイ)表示装置やプラズマディスプレイ装置等に代
表される固定画素表示装置が広く普及しつつある。
理スピード性能の向上により、映像信号のディジタル信
号処理が行われるようになってきた。また、最近では画
像表示装置も従来のブラウン管に代わり、LCD(Li
quid Crystal Display:液晶ディ
スプレイ)表示装置やプラズマディスプレイ装置等に代
表される固定画素表示装置が広く普及しつつある。
【0003】また、最近は、いわゆるNTSC(Nat
ional TelevisionSystem Co
mmittee)信号、PAL(Phase Alte
rnation by Line)信号などの標準テレ
ビジョン放送方式のみならず、HDTV(High D
efinition Television)信号や、
VGA(Video Graphics Array)
信号、SVGA(Super VGA)信号、XVGA
(extended VGA)信号など様々なフォーマ
ットの信号を表示できることが求められている。
ional TelevisionSystem Co
mmittee)信号、PAL(Phase Alte
rnation by Line)信号などの標準テレ
ビジョン放送方式のみならず、HDTV(High D
efinition Television)信号や、
VGA(Video Graphics Array)
信号、SVGA(Super VGA)信号、XVGA
(extended VGA)信号など様々なフォーマ
ットの信号を表示できることが求められている。
【0004】これら様々なフォーマットでは、それぞれ
扱う画素数がまちまちである。このようなそれぞれ画素
数が異なる各種のフォーマットの映像信号を表示する場
合、上記ブラウン管等のアナログ表示デバイスであれ
ば、1走査線時間当たりの画素数に応じて電子ビームの
偏向速度を変えてやれば済む。
扱う画素数がまちまちである。このようなそれぞれ画素
数が異なる各種のフォーマットの映像信号を表示する場
合、上記ブラウン管等のアナログ表示デバイスであれ
ば、1走査線時間当たりの画素数に応じて電子ビームの
偏向速度を変えてやれば済む。
【0005】しかし、上記固定画素表示装置において
は、扱える画素数が固定しているため、上述のブラウン
管の場合のような従来のアナログ技術は使えない。その
ため、これら様々なフォーマットの信号を上述のような
固定画素数表示装置に対して表示させるためには、ディ
ジタル信号処理による任意サイズの画素数変換、或いは
走査線数変換が不可欠である。なお、画素数変換処理に
ついては、本件出願人は既に特願平8−287104号
の明細書及び図面や特願平9−44471号の明細書及
び図面にて提案している。
は、扱える画素数が固定しているため、上述のブラウン
管の場合のような従来のアナログ技術は使えない。その
ため、これら様々なフォーマットの信号を上述のような
固定画素数表示装置に対して表示させるためには、ディ
ジタル信号処理による任意サイズの画素数変換、或いは
走査線数変換が不可欠である。なお、画素数変換処理に
ついては、本件出願人は既に特願平8−287104号
の明細書及び図面や特願平9−44471号の明細書及
び図面にて提案している。
【0006】ここでは、インターレース画像とノンイン
夕一レス画像に於ける走査線数変換処理について述べ
る。
夕一レス画像に於ける走査線数変換処理について述べ
る。
【0007】走査線数変換とは、1垂直走査線期間にお
いて入力ライン数に対して出力ライン数を所望のライン
数に増減する処理であり、例えば入出力のライン数が同
じであるとした場合に、ライン数を増加させたならば入
力画像の垂直方向への拡大処理(拡大ライン数変換処
理)となり、逆にライン数を減少させたならば入力画像
の垂直方向への縮小処理(縮小ライン数変換処理)とな
り、つまり、ラインデータの補間処理を行うことを意味
する。
いて入力ライン数に対して出力ライン数を所望のライン
数に増減する処理であり、例えば入出力のライン数が同
じであるとした場合に、ライン数を増加させたならば入
力画像の垂直方向への拡大処理(拡大ライン数変換処
理)となり、逆にライン数を減少させたならば入力画像
の垂直方向への縮小処理(縮小ライン数変換処理)とな
り、つまり、ラインデータの補間処理を行うことを意味
する。
【0008】このライン補間方法には様々な方法があ
り、大きく分けて以下の3つの方法が知られている。
り、大きく分けて以下の3つの方法が知られている。
【0009】1、ニアリストネイバー補間法 この方法は入力された1走査線分のデータから走査線数
変換後のラインの位置に最も近い位置にあるラインのデ
ータを拾い出すやり方であり、ハードウェア構成は極め
て簡単なロジック演算で実現できる。しかし、変換後の
画質はかなり悪化する。縮小時は細い線が消えてしまっ
たり、小さい図形がゆがみ、拡大時には周辺部にぎざぎ
ざが発生したりする。
変換後のラインの位置に最も近い位置にあるラインのデ
ータを拾い出すやり方であり、ハードウェア構成は極め
て簡単なロジック演算で実現できる。しかし、変換後の
画質はかなり悪化する。縮小時は細い線が消えてしまっ
たり、小さい図形がゆがみ、拡大時には周辺部にぎざぎ
ざが発生したりする。
【0010】2、バイリニア補間法 この方法は入力された1走査線分のデータから走査線数
変換後のラインの位置に最も近い位置にある2ラインの
データを拾い出し、その2ラインのデータから線形補間
するというもので、ニアリストネイバー法よりは画質の
劣化は少ない。しかし、2:1以下に縮小するとライン
ドロップアウトという現象が発生し、画質は一気に悪化
する。また、この手法は緩やかなローパスフィルタを施
していることになるため、垂直エッジ部分(横縞〉は特
にそうであるが、ややぼけた画質になる。また、ハード
ウェア的にはニアリストネイバー法に比較すれば一気に
複雑になる。
変換後のラインの位置に最も近い位置にある2ラインの
データを拾い出し、その2ラインのデータから線形補間
するというもので、ニアリストネイバー法よりは画質の
劣化は少ない。しかし、2:1以下に縮小するとライン
ドロップアウトという現象が発生し、画質は一気に悪化
する。また、この手法は緩やかなローパスフィルタを施
していることになるため、垂直エッジ部分(横縞〉は特
にそうであるが、ややぼけた画質になる。また、ハード
ウェア的にはニアリストネイバー法に比較すれば一気に
複雑になる。
【0011】3、フィルタスイッチング補間法 この方式は、高画質の画像信号処理に用いられ、サイズ
の変換比にあわせたFIRフィルタ(フイニットレスポ
ンスフィルタ)のディジタルフィルタを使って変換する
やりかたである。後述するキュービック補間法はこれに
属するものである。従来ハードウェアでこれを実現しよ
うとすると、飛躍的に複雑で、大規模なものになるた
め、バイリニア補間法で行うのがほとんどであった。
の変換比にあわせたFIRフィルタ(フイニットレスポ
ンスフィルタ)のディジタルフィルタを使って変換する
やりかたである。後述するキュービック補間法はこれに
属するものである。従来ハードウェアでこれを実現しよ
うとすると、飛躍的に複雑で、大規模なものになるた
め、バイリニア補間法で行うのがほとんどであった。
【0012】以下ではフィルタスイッチング補間法の一
例として後述するキュービック補間関数を用いて走査線
数補間補間を行う手法を説明する。
例として後述するキュービック補間関数を用いて走査線
数補間補間を行う手法を説明する。
【0013】始めに、ノンインターレース画像の走査線
数変換について述べる。ノンインターレース画像ではフ
レーム周期の処理であり、走査線数変換後もノンインタ
ーレースであれば、第一フィールドと第二フィールドで
処理を分ける必要がないのでインターレース画像の処理
に比べれば比較的簡単である。まずは考え方の概略を示
すためノンインターレースの入力信号を例にして説明す
る。
数変換について述べる。ノンインターレース画像ではフ
レーム周期の処理であり、走査線数変換後もノンインタ
ーレースであれば、第一フィールドと第二フィールドで
処理を分ける必要がないのでインターレース画像の処理
に比べれば比較的簡単である。まずは考え方の概略を示
すためノンインターレースの入力信号を例にして説明す
る。
【0014】例えば入力ライン2本に対して出力ライン
3本を作り出すような2:3拡大ライン数変換の原理に
ついて説明する。
3本を作り出すような2:3拡大ライン数変換の原理に
ついて説明する。
【0015】図17には上記2:3拡大ライン数変換の
原理を説明するための図を示す。なお、この図17で
は、各入力ラインの値をそれぞれRi-1,Ri+1,
Ri+2,Ri+3,・・・とし、各出力ラインの値をそれぞ
れQi,Qi+1,Qi+2,Qi+3,・・・として表してい
る。また、図17中のP1,P2,P3,P1,・・・は、
入力ラインと出力ラインの位相のずれ(ライン位相情
報)を表している。
原理を説明するための図を示す。なお、この図17で
は、各入力ラインの値をそれぞれRi-1,Ri+1,
Ri+2,Ri+3,・・・とし、各出力ラインの値をそれぞ
れQi,Qi+1,Qi+2,Qi+3,・・・として表してい
る。また、図17中のP1,P2,P3,P1,・・・は、
入力ラインと出力ラインの位相のずれ(ライン位相情
報)を表している。
【0016】ここで、上記2:3拡大ライン数変換にお
いては、この図17のように入力ライン2本に対して出
力ライン3本を作り出すようにしており、入力ラインと
出力ラインの関係は、出力ラインの値がその近傍の入力
ラインから計算されるという関係になっている。上記出
力ラインを生成するための上記近傍範囲としてどのくら
いまでの範囲を使用するか、或いは入力ラインから補間
により出力ラインを計算する際の各係数の値としてどの
ような係数値を使用するかなどにより、様々な補間法が
存在するが、以下の説明では、上記近傍範囲として4点
(4ライン分)の範囲から補間するキュービック補間を
例に挙げる。
いては、この図17のように入力ライン2本に対して出
力ライン3本を作り出すようにしており、入力ラインと
出力ラインの関係は、出力ラインの値がその近傍の入力
ラインから計算されるという関係になっている。上記出
力ラインを生成するための上記近傍範囲としてどのくら
いまでの範囲を使用するか、或いは入力ラインから補間
により出力ラインを計算する際の各係数の値としてどの
ような係数値を使用するかなどにより、様々な補間法が
存在するが、以下の説明では、上記近傍範囲として4点
(4ライン分)の範囲から補間するキュービック補間を
例に挙げる。
【0017】上記キュービック補間にて使用されるキュ
ービック補間関数Cub(x)を図18に示し、その関
数式を式(1)に示す。ただし、式(1)に示されるキ
ュービック補間関数の横軸は原画像をディジタル信号に
サンプリングする際のサンプリング間隔で正規化されて
いるものとする。
ービック補間関数Cub(x)を図18に示し、その関
数式を式(1)に示す。ただし、式(1)に示されるキ
ュービック補間関数の横軸は原画像をディジタル信号に
サンプリングする際のサンプリング間隔で正規化されて
いるものとする。
【0018】
【数1】
【0019】拡大ライン数変換の場合、各出力ラインの
補間値は、入力4ラインの値とキュービック関数との畳
み込み演算で表され、出力ラインの補間値は次式(2)
のように表すことができる。
補間値は、入力4ラインの値とキュービック関数との畳
み込み演算で表され、出力ラインの補間値は次式(2)
のように表すことができる。
【0020】
【数2】
【0021】この式(2)の各係数Cub(x)は前記
キュービック補間関数から計算される値であり、これ
は、求めるべき出力ラインが入力ラインに対して、どれ
だけずれているかを示す位相から計算される。例えば、
図17に示す2:3の拡大ライン数変換の場合、上記Q
iの出力ラインの位相はその近傍の入力ライン(例えば
Riの入力ライン)の位相と一致しているのでその位相
情報P1はゼロとなり、同様に上記Qi+1の出力ラインの
位相はその近傍の入力ライン(例えばRiの入力ライ
ン)の位相から2/3ずれているのでそのライン位相情
報P2は2/3となり、上記Qi+2の出力ラインの位相は
その近傍の入力ライン(例えばRi+1の入力ライン)の
位相から1/3ずれているのでそのライン位相情報P3
は1/3となるので、上記式(2)は式(3)のように
書き換えることができる。
キュービック補間関数から計算される値であり、これ
は、求めるべき出力ラインが入力ラインに対して、どれ
だけずれているかを示す位相から計算される。例えば、
図17に示す2:3の拡大ライン数変換の場合、上記Q
iの出力ラインの位相はその近傍の入力ライン(例えば
Riの入力ライン)の位相と一致しているのでその位相
情報P1はゼロとなり、同様に上記Qi+1の出力ラインの
位相はその近傍の入力ライン(例えばRiの入力ライ
ン)の位相から2/3ずれているのでそのライン位相情
報P2は2/3となり、上記Qi+2の出力ラインの位相は
その近傍の入力ライン(例えばRi+1の入力ライン)の
位相から1/3ずれているのでそのライン位相情報P3
は1/3となるので、上記式(2)は式(3)のように
書き換えることができる。
【0022】
【数3】
【0023】上記Cub(x)及び入力ラインの各値R
i‐1、Ri、Ri+1、Ri+2はそれぞれ既知の値であるの
で、この式(3)から各出力ラインの補間データが計算
できる。例えば、上記Qiの出力ラインに限っていえ
ば、前記式(1)より、Cub(−1)=0、Cub
(0)=1、Cub(1)=0、Cub(2)=0なの
で、次式(4)に示す通りとなり、入力ラインの値その
ものとなる。
i‐1、Ri、Ri+1、Ri+2はそれぞれ既知の値であるの
で、この式(3)から各出力ラインの補間データが計算
できる。例えば、上記Qiの出力ラインに限っていえ
ば、前記式(1)より、Cub(−1)=0、Cub
(0)=1、Cub(1)=0、Cub(2)=0なの
で、次式(4)に示す通りとなり、入力ラインの値その
ものとなる。
【0024】
【数4】
【0025】以上、2:3拡大ライン数変換の場合を例
にとって説明したが、任意の拡大比率でも同様であり、
出力ラインの位相さえわかれば、その位相によって式
(1)からキュービック関数の各係数を求め、補間ライ
ン近傍の入力ライン4点と畳み込み演算を行えばよい。
にとって説明したが、任意の拡大比率でも同様であり、
出力ラインの位相さえわかれば、その位相によって式
(1)からキュービック関数の各係数を求め、補間ライ
ン近傍の入力ライン4点と畳み込み演算を行えばよい。
【0026】次に、例えば入力ライン3個に対して出力
ライン2個を作り出すような3:2縮小ライン数変換の
原理について説明する。
ライン2個を作り出すような3:2縮小ライン数変換の
原理について説明する。
【0027】図19には上記3:2縮小ライン数変換の
原理を説明するための図を示す。なお、この図19にお
いても前記図17と同様に、各入力ラインの値をそれぞ
れRi‐1,Ri,Ri+1,Ri+2,Ri+3,・・・とし、各
出力ラインの値をそれぞれQi,Qi+1,Qi+2,・・・
として表している。また、図19の中のP1,P2,
P1,・・・も、入力ラインと出力ラインの位相のずれ
(ライン位相情報)を表している。
原理を説明するための図を示す。なお、この図19にお
いても前記図17と同様に、各入力ラインの値をそれぞ
れRi‐1,Ri,Ri+1,Ri+2,Ri+3,・・・とし、各
出力ラインの値をそれぞれQi,Qi+1,Qi+2,・・・
として表している。また、図19の中のP1,P2,
P1,・・・も、入力ラインと出力ラインの位相のずれ
(ライン位相情報)を表している。
【0028】ここで、上記3:2縮小ライン数変換にお
いても、前記拡大ライン数変換同様に入力ラインと出力
ラインの関係は、出力ラインの値がその近傍の入力ライ
ンから計算されるという関係になっている。この3:2
縮小ライン数変換でも、上述同様に出力ライン(補間ラ
イン)をその近傍の入力ライン4点からの補間により計
算するキュービック補間を説明する。
いても、前記拡大ライン数変換同様に入力ラインと出力
ラインの関係は、出力ラインの値がその近傍の入力ライ
ンから計算されるという関係になっている。この3:2
縮小ライン数変換でも、上述同様に出力ライン(補間ラ
イン)をその近傍の入力ライン4点からの補間により計
算するキュービック補間を説明する。
【0029】すなわち、この図19の縮小ライン数変換
の場合、各出力ラインの補間値(例えばQi、Qi+1)の
補間式は、以下の式(5)のようになる。
の場合、各出力ラインの補間値(例えばQi、Qi+1)の
補間式は、以下の式(5)のようになる。
【0030】
【数5】
【0031】当該縮小ライン数変換においても、上記式
(5)の各係数Cub(x)は前記キュービック関数式
(1)から計算される値であり、これは、求めるべき出
力ラインが入力ラインに対し、どれだけずれているかを
示す位相から計算される。上記図19に示す3:2縮小
ライン数変換の場合、上記Qiの出力ラインの位相はそ
の近傍の入力ライン(例えばRiの入力ライン)の位相
と一致しているのでそのライン位相情報P1はゼロとな
り、同様に上記Qi+1の出力ラインの位相はその近傍の
入力ライン(例えばRi+1の入力ライン)の位相から1
/2ずれているのでその位相情報P2は1/2となるの
で、上記式(5)は次式(6)のように書き換えること
ができる。
(5)の各係数Cub(x)は前記キュービック関数式
(1)から計算される値であり、これは、求めるべき出
力ラインが入力ラインに対し、どれだけずれているかを
示す位相から計算される。上記図19に示す3:2縮小
ライン数変換の場合、上記Qiの出力ラインの位相はそ
の近傍の入力ライン(例えばRiの入力ライン)の位相
と一致しているのでそのライン位相情報P1はゼロとな
り、同様に上記Qi+1の出力ラインの位相はその近傍の
入力ライン(例えばRi+1の入力ライン)の位相から1
/2ずれているのでその位相情報P2は1/2となるの
で、上記式(5)は次式(6)のように書き換えること
ができる。
【0032】
【数6】
【0033】上記Cub(x)及び入力ラインの各値R
i-1、Ri、Ri+1、Ri+2、・・・はそれぞれ既知の値で
あるので、この式(6)から各出力ラインの補間データ
が計算できる。例えば、上記Qjの出力ラインに限って
いえば、前記式(1)より、Cub(−1)=0、Cu
b(0)=1、Cub(l)=0、Cub(2)=0な
ので、次式(7)に示す通りとなり、入力ラインの値そ
のものとなる。
i-1、Ri、Ri+1、Ri+2、・・・はそれぞれ既知の値で
あるので、この式(6)から各出力ラインの補間データ
が計算できる。例えば、上記Qjの出力ラインに限って
いえば、前記式(1)より、Cub(−1)=0、Cu
b(0)=1、Cub(l)=0、Cub(2)=0な
ので、次式(7)に示す通りとなり、入力ラインの値そ
のものとなる。
【0034】
【数7】
【0035】以上、3:2縮小ライン数変換の場合を例
にとって説明したが、任意の縮小比率でも同様であり、
出力ラインの位相さえわかれば、その位相によって前記
式(1)からキュービック関数の各係数を求め、補間ラ
イン近傍の入力4ラインの畳み込み演算を行えばよい。
にとって説明したが、任意の縮小比率でも同様であり、
出力ラインの位相さえわかれば、その位相によって前記
式(1)からキュービック関数の各係数を求め、補間ラ
イン近傍の入力4ラインの畳み込み演算を行えばよい。
【0036】従来は、上述したようなライン数変換を、
例えば図20に示すようなハードワイアード構成で実現
している。なお、ライン数変換に於いては画素数変換の
ように輝度信号とクロマ信号をクロマのフォーマットに
よって区別する必要はなく、輝度信号用と、クロマ信号
用は同じ回路でよい。
例えば図20に示すようなハードワイアード構成で実現
している。なお、ライン数変換に於いては画素数変換の
ように輝度信号とクロマ信号をクロマのフォーマットに
よって区別する必要はなく、輝度信号用と、クロマ信号
用は同じ回路でよい。
【0037】この図20に示す構成において、直列接続
されたラインメモリ101〜104は、それぞれ供給さ
れたデータを1走査線分ずつ遅延するものであり、した
がって、これらにより4段のラインメモリが構成されて
いる。これらラインメモリ101〜104では、入力シ
フトコントロール信号IEが“H”レベルのときに、入
力端子100から供給された1ライン分の入力データを
遅延させて、それぞれ1走査線時間シフトした画像デー
タを出力する。一方、これらレジスタ101〜104に
おいて、入力シフトコントロール信号IEが“L”レベ
ルの場合にはシフトせず前のライン値を保持する。上記
名レジスタ101〜104にてそれぞれラインシフトさ
れて得られた各画像データは、それぞれ対応する乗算器
111〜114に送られる。
されたラインメモリ101〜104は、それぞれ供給さ
れたデータを1走査線分ずつ遅延するものであり、した
がって、これらにより4段のラインメモリが構成されて
いる。これらラインメモリ101〜104では、入力シ
フトコントロール信号IEが“H”レベルのときに、入
力端子100から供給された1ライン分の入力データを
遅延させて、それぞれ1走査線時間シフトした画像デー
タを出力する。一方、これらレジスタ101〜104に
おいて、入力シフトコントロール信号IEが“L”レベ
ルの場合にはシフトせず前のライン値を保持する。上記
名レジスタ101〜104にてそれぞれラインシフトさ
れて得られた各画像データは、それぞれ対応する乗算器
111〜114に送られる。
【0038】また、キュービック係数発生器105は、
ライン毎にキュービック係数C1〜C4を発生し、これら
キュービック係数C1〜C4をそれぞれ対応する乗算器1
11〜114に対して乗算係数として供給する。したが
って、これら乗算器111〜114では、上記キュービ
ック係数発生器105で発生したキュービック係数と、
上記名シフトレジスタ101〜104にてそれぞれシフ
トされた入力ラインデータとをかけ算する。ただし、キ
ュービック係数発生器105で発生したキュービック係
数C1〜C4の値はライン毎に切り替わり、1ライン中で
は同じ値である。この乗算器111〜114の乗算結果
は、加算器107により加算され、フィールドFIFO
(先入れ先出し)メモリ108に入力される。
ライン毎にキュービック係数C1〜C4を発生し、これら
キュービック係数C1〜C4をそれぞれ対応する乗算器1
11〜114に対して乗算係数として供給する。したが
って、これら乗算器111〜114では、上記キュービ
ック係数発生器105で発生したキュービック係数と、
上記名シフトレジスタ101〜104にてそれぞれシフ
トされた入力ラインデータとをかけ算する。ただし、キ
ュービック係数発生器105で発生したキュービック係
数C1〜C4の値はライン毎に切り替わり、1ライン中で
は同じ値である。この乗算器111〜114の乗算結果
は、加算器107により加算され、フィールドFIFO
(先入れ先出し)メモリ108に入力される。
【0039】当該フィールドFIFOメモリ110は、
拡大ライン数変換処理の場合に必要なラインデータを飛
び飛びに出力するために設けられているものであり、当
該拡大ライン数変換の場合にコントローラ106から供
給される入力スキップラインコントロール信号SCIに
基づいてラインデータ出力するか前のラインの値を保持
するかを切り替え、ラインメモリ101に出力する。な
お、フィールドFIFOメモリ110は、縮小ライン数
変換処理の場合には単なるフィールドFIFOメモリと
して用い、単なるディレイ素子である。
拡大ライン数変換処理の場合に必要なラインデータを飛
び飛びに出力するために設けられているものであり、当
該拡大ライン数変換の場合にコントローラ106から供
給される入力スキップラインコントロール信号SCIに
基づいてラインデータ出力するか前のラインの値を保持
するかを切り替え、ラインメモリ101に出力する。な
お、フィールドFIFOメモリ110は、縮小ライン数
変換処理の場合には単なるフィールドFIFOメモリと
して用い、単なるディレイ素子である。
【0040】当該フィールドFIFOメモリ108は、
縮小ライン数変換処理の場合にラインデータを飛び飛び
に出力するために設けられているものであり、当該縮小
ライン数変換の場合にコントローラ106から供給され
る出力スキップラインコントロール信号SCOに基づい
て飛び飛びにラインデータをスキップして、出力端子1
09に出力する。なお、FIFOメモリ108は、拡大
ライン数変換処理の場合には単なるFIFOメモリとし
て用い、単なるディレイ素子である。
縮小ライン数変換処理の場合にラインデータを飛び飛び
に出力するために設けられているものであり、当該縮小
ライン数変換の場合にコントローラ106から供給され
る出力スキップラインコントロール信号SCOに基づい
て飛び飛びにラインデータをスキップして、出力端子1
09に出力する。なお、FIFOメモリ108は、拡大
ライン数変換処理の場合には単なるFIFOメモリとし
て用い、単なるディレイ素子である。
【0041】コントローラ106は、拡大或いは縮小ラ
イン数変換を行う際の変換比率に基づいて、出力ポート
メモリである上記FIFOメモリ108の出力スキップ
ラインコントロール信号SCO及びラインメモリ101
〜104の入力シフトラインコントロール信号IEの生
成、さらにキュービック係数発生器105のためのタイ
ミングコントロールを行うものである。
イン数変換を行う際の変換比率に基づいて、出力ポート
メモリである上記FIFOメモリ108の出力スキップ
ラインコントロール信号SCO及びラインメモリ101
〜104の入力シフトラインコントロール信号IEの生
成、さらにキュービック係数発生器105のためのタイ
ミングコントロールを行うものである。
【0042】図21は上記図20のハードウェア構成に
おける2:3拡大ライン数変換処理時のライン配置とキ
ュービック係数C1,C2,C3,C4との関係を示してお
り、当該2:3拡大ライン数変換処理を行う場合にはこ
の図21に示すように、上記入力シフトコントロール信
号IEによって3ライン分入力ラインデータをシフト
し、1ライン前のラインデータをシフトしないという操
作を繰り返す。図20の各乗算器111〜114への入
力データD1,D2,D3,D4は、この図21の乗算器入
力D1,D2,D3,D4のようになり、式(8)に示すよ
うに、これら乗算器入力とキュービック係数C1,C2,
C3,C4との畳み込み演算を行うことで所望の結果が得
られる。
おける2:3拡大ライン数変換処理時のライン配置とキ
ュービック係数C1,C2,C3,C4との関係を示してお
り、当該2:3拡大ライン数変換処理を行う場合にはこ
の図21に示すように、上記入力シフトコントロール信
号IEによって3ライン分入力ラインデータをシフト
し、1ライン前のラインデータをシフトしないという操
作を繰り返す。図20の各乗算器111〜114への入
力データD1,D2,D3,D4は、この図21の乗算器入
力D1,D2,D3,D4のようになり、式(8)に示すよ
うに、これら乗算器入力とキュービック係数C1,C2,
C3,C4との畳み込み演算を行うことで所望の結果が得
られる。
【0043】
【数8】
【0044】なお、ここでは簡単のため、2:3拡大ラ
イン数変換の例を示したが、任意の拡大比率の場合は、
タイミング制御が異なるだけで原理は同じであるので、
それらの説明については割愛する。
イン数変換の例を示したが、任意の拡大比率の場合は、
タイミング制御が異なるだけで原理は同じであるので、
それらの説明については割愛する。
【0045】また、図22には上記図20のハードウエ
ア構成における3:2縮小ライン数変換処理時のライン
配置とキュービック係数C1,C2,C3,C4との関係を
示している。なお、図中Skipはスキップされる出力
ラインを示している。当該縮小ライン数変換処理の場合
には、前記拡大ライン数変換の時と異なり、上記入力シ
フトコントロール信号IEは常時“L”レベルとなさ
れ、入力ラインデータは各レジスタ101〜104にそ
のまま入ってくるため、各乗算器111〜114の入力
データD1〜D4は図22の乗算器入力D1〜D4のように
なり、これとキュービック係数C1〜C4の畳み込み演算
の式(8)を行うことで所望の結果が得られる。ただ
し、当該3:2縮小ライン数変換の場合には、出力され
る3ラインに対して、入力の1ラインが不要になるの
で、当該不要なラインは前記フィールドFIFOメモリ
108に対する書き込みをコントロールすることによっ
てスキップする。このための制御信号が図22に示すよ
うな出力ラインのスキップコントロール信号SCOとな
る。すなわち、この出力スキップラインコントロール信
号SCOは、”H”レベルのときラインスキップし、”
L”レベルのときラインスキップしない、というように
フィールドFIFOメモリ108を制御するための信号
である。
ア構成における3:2縮小ライン数変換処理時のライン
配置とキュービック係数C1,C2,C3,C4との関係を
示している。なお、図中Skipはスキップされる出力
ラインを示している。当該縮小ライン数変換処理の場合
には、前記拡大ライン数変換の時と異なり、上記入力シ
フトコントロール信号IEは常時“L”レベルとなさ
れ、入力ラインデータは各レジスタ101〜104にそ
のまま入ってくるため、各乗算器111〜114の入力
データD1〜D4は図22の乗算器入力D1〜D4のように
なり、これとキュービック係数C1〜C4の畳み込み演算
の式(8)を行うことで所望の結果が得られる。ただ
し、当該3:2縮小ライン数変換の場合には、出力され
る3ラインに対して、入力の1ラインが不要になるの
で、当該不要なラインは前記フィールドFIFOメモリ
108に対する書き込みをコントロールすることによっ
てスキップする。このための制御信号が図22に示すよ
うな出力ラインのスキップコントロール信号SCOとな
る。すなわち、この出力スキップラインコントロール信
号SCOは、”H”レベルのときラインスキップし、”
L”レベルのときラインスキップしない、というように
フィールドFIFOメモリ108を制御するための信号
である。
【0046】なお、ここでは簡単のため、3:2縮小ラ
イン数変換の例を示したが任意の縮小比率の場合、その
タイミング制御が異なるだけで原理は同じであるのでこ
こではそれらについての説明は割愛する。
イン数変換の例を示したが任意の縮小比率の場合、その
タイミング制御が異なるだけで原理は同じであるのでこ
こではそれらについての説明は割愛する。
【0047】以上は、入力信号が順次走査のいわゆるノ
ンインターレース信号の場合の例であり、飛び越し走査
のいわゆるインターレース信号では画面に対して走査線
の位置は第一フィールドと第二フィールドで異なること
になるので、補間の係数セットは第二フィールド用、第
一フィールド用とそれぞれ異なってくる。従って、実際
の制御系はもっと複雑な構成であり、当然比率が異なれ
ば係数も異なってくるので、それに応じて入力スキップ
するラインや、出力スキップするラインも変化する。そ
こで、補間係数とスキップライン情報はそれぞれのフィ
ールドで独立に計算する必要がある。
ンインターレース信号の場合の例であり、飛び越し走査
のいわゆるインターレース信号では画面に対して走査線
の位置は第一フィールドと第二フィールドで異なること
になるので、補間の係数セットは第二フィールド用、第
一フィールド用とそれぞれ異なってくる。従って、実際
の制御系はもっと複雑な構成であり、当然比率が異なれ
ば係数も異なってくるので、それに応じて入力スキップ
するラインや、出力スキップするラインも変化する。そ
こで、補間係数とスキップライン情報はそれぞれのフィ
ールドで独立に計算する必要がある。
【0048】次に、インターレース信号の走査線数変換
について説明する。
について説明する。
【0049】前記2:3拡大走査線数変換では、第一フ
ィールドの補間式は、入力がノンイン夕一レース信号の
式(3)と同じである。インターレース信号では図23
の第一フィールド入力ライン信号121と第二フィール
ド入力ライン信号123、及び第一フィールド出力ライ
ン信号122と第二フィールド出力ライン信号124の
ように、第一フィールドと第二フィールドでは必ず位相
が1/2ずれた関係、つまり第一フィールドのラインと
ラインのちょうど真ん中に第二フィールドのラインが入
らなければならない。このため、2:3拡大走査線数変
換の第二フィールドでは各補間ラインの位相情報は図2
3のP4,P5,P6となり、それぞれの位相情報は5/
7、1/2、1/7となるので上記式(3)と同様にし
て各ラインの補間値を示すと以下の式(9)のように書
ける。
ィールドの補間式は、入力がノンイン夕一レース信号の
式(3)と同じである。インターレース信号では図23
の第一フィールド入力ライン信号121と第二フィール
ド入力ライン信号123、及び第一フィールド出力ライ
ン信号122と第二フィールド出力ライン信号124の
ように、第一フィールドと第二フィールドでは必ず位相
が1/2ずれた関係、つまり第一フィールドのラインと
ラインのちょうど真ん中に第二フィールドのラインが入
らなければならない。このため、2:3拡大走査線数変
換の第二フィールドでは各補間ラインの位相情報は図2
3のP4,P5,P6となり、それぞれの位相情報は5/
7、1/2、1/7となるので上記式(3)と同様にし
て各ラインの補間値を示すと以下の式(9)のように書
ける。
【0050】
【数9】
【0051】ここで、添え字jは第二フィールドを表し
ており、第一フィールドの添え字iと区別する。この式
からもわかるとおり、キュービック係数と補間に必要な
ラインは第一フィールドのものと第二フィールドのもの
では全く関連づけされていないため、イン夕ーレース形
式の画像信号に対しではそれぞれ別々に計算する必要が
ある。
ており、第一フィールドの添え字iと区別する。この式
からもわかるとおり、キュービック係数と補間に必要な
ラインは第一フィールドのものと第二フィールドのもの
では全く関連づけされていないため、イン夕ーレース形
式の画像信号に対しではそれぞれ別々に計算する必要が
ある。
【0052】同様に、3:2縮小走査線数変換では、第
一フィールドの補間式は、入力がノンインターレース信
号の式(6)と同じである。この場合も図24に示すよ
うに第一フィールド入力ライン信号125と第二フィー
ルド入力ライン信号127、及び第一フィールド出力ラ
イン信号126と第二フィールド出力ライン信号128
のように、第一フィールドと第二フィールドでは必ず位
相が1/2ずれた関係、つまり第一フィールドのライン
とラインのちょうど真ん中に第二フィールドのラインが
入らなけらばならない。このため、3:2縮小走査線数
変換の第二フィールドでは各補間ラインの位相情報は図
24のP3,P4となり、それぞれの位相情報はl/4、
3/4となるので上記数6と同様にして各ラインの補間
値を示すと以下の式(10)のように書ける。
一フィールドの補間式は、入力がノンインターレース信
号の式(6)と同じである。この場合も図24に示すよ
うに第一フィールド入力ライン信号125と第二フィー
ルド入力ライン信号127、及び第一フィールド出力ラ
イン信号126と第二フィールド出力ライン信号128
のように、第一フィールドと第二フィールドでは必ず位
相が1/2ずれた関係、つまり第一フィールドのライン
とラインのちょうど真ん中に第二フィールドのラインが
入らなけらばならない。このため、3:2縮小走査線数
変換の第二フィールドでは各補間ラインの位相情報は図
24のP3,P4となり、それぞれの位相情報はl/4、
3/4となるので上記数6と同様にして各ラインの補間
値を示すと以下の式(10)のように書ける。
【0053】
【数10】
【0054】この場合も第二フィールドに関してはキュ
ービック係数セットは全く第一フィールドと異なるため
それぞれ別々に計算する必要がある。
ービック係数セットは全く第一フィールドと異なるため
それぞれ別々に計算する必要がある。
【0055】走査線数変換処理では、従来より上述した
ようないわゆるASIC(Application S
pecific Integrated Circui
t:特定用途向けIC)等のハードウエアによる高速積
和回路を用いて実現されてきた。
ようないわゆるASIC(Application S
pecific Integrated Circui
t:特定用途向けIC)等のハードウエアによる高速積
和回路を用いて実現されてきた。
【0056】
【発明が解決しようとする課題】以上のように走査線変
換では入力信号がノンインターレースであるかインター
レースであるかによって、さらにインターレースの場合
は各フィールド毎に補間係数やスキップラインは全く異
なる。本キュービック補間のような多タップの係数から
計算される補間演算をASlCで実現するには、回路規
模の点でどうしても自由度の少ない、ある固定された変
換比率となるか、或いは多くても数種類程度の変換比率
を切り替えて使用するというような方式に限定せざるを
得ない。
換では入力信号がノンインターレースであるかインター
レースであるかによって、さらにインターレースの場合
は各フィールド毎に補間係数やスキップラインは全く異
なる。本キュービック補間のような多タップの係数から
計算される補間演算をASlCで実現するには、回路規
模の点でどうしても自由度の少ない、ある固定された変
換比率となるか、或いは多くても数種類程度の変換比率
を切り替えて使用するというような方式に限定せざるを
得ない。
【0057】様々な比率に対応するため、さらには各種
のフォーマットに対応するため、或いは設計後のビット
精度の変更、比率変換アルゴリズムの変更等のフレキシ
ビリティー等の点でこれをASlCのようなハードウェ
アだけで行うことは困難である。
のフォーマットに対応するため、或いは設計後のビット
精度の変更、比率変換アルゴリズムの変更等のフレキシ
ビリティー等の点でこれをASlCのようなハードウェ
アだけで行うことは困難である。
【0058】また、ASlCでリアルタイムに回路構成
上複雑な上記フィルタスイッチング補間法で、水平、垂
直の変換を変えようとすることも事実上不可能といって
よい。
上複雑な上記フィルタスイッチング補間法で、水平、垂
直の変換を変えようとすることも事実上不可能といって
よい。
【0059】走査線数変換では外部に画像信号を蓄える
ためのフィールドメモリが必要になるわけだが、インタ
ーレース信号では各フィールド毎にこのフィールドメモ
リからそれぞれのフィールドで補間に必要なデータだけ
を読み書きを行いつつ、補間すべきラインの位相にあっ
たものを取り出し、それに見合った補間係数との畳込み
を行うのは、ある固定された比率以外では外部のメモリ
コントロールとタイミング同期をあわせる点でも困難で
ある。さらに入力信号がインターレースの場合は、変換
比率の応じて第一フィールドの出力と第二フィールドの
出力の位相を合わせるのが困難である。
ためのフィールドメモリが必要になるわけだが、インタ
ーレース信号では各フィールド毎にこのフィールドメモ
リからそれぞれのフィールドで補間に必要なデータだけ
を読み書きを行いつつ、補間すべきラインの位相にあっ
たものを取り出し、それに見合った補間係数との畳込み
を行うのは、ある固定された比率以外では外部のメモリ
コントロールとタイミング同期をあわせる点でも困難で
ある。さらに入力信号がインターレースの場合は、変換
比率の応じて第一フィールドの出力と第二フィールドの
出力の位相を合わせるのが困難である。
【0060】そこで、本発明は、ノンインターレース画
像のみならず、インターレース画像における任意比率の
走査線数変換のためのディジタル信号処理を実現可能に
し、さらには設計後のビット精度の変更、或いは新たな
フォーマットの仕様の追加等にもソフトウエアの変更だ
けで柔軟に対応できる走査線数変換を可能にする画像信
号処理装置を提供することを目的とする。
像のみならず、インターレース画像における任意比率の
走査線数変換のためのディジタル信号処理を実現可能に
し、さらには設計後のビット精度の変更、或いは新たな
フォーマットの仕様の追加等にもソフトウエアの変更だ
けで柔軟に対応できる走査線数変換を可能にする画像信
号処理装置を提供することを目的とする。
【0061】
【課題を解決するための手段】本発明は、SIMD制御
される複数の要素プロセッサと各要素プロセッサの入力
部及び/又は出力部にて2次元画像データを格納するた
めのデータ格納手段とを有する画像信号処理装置であっ
て、各要素プロセッサは、入力画素データを走査線毎に
一時的に保存する一時保存手段と、入力走査線データを
一時保存手段に転送する入力走査線データ格納手段と、
入力部及び出力部におかれたデータ格納手段に対する走
査線データの書き込み/読み出しスキップ情報を格納す
るスキップ走査線情報格納手段と、補間或いは間引きす
べき画素データの走査線属性報を格納する走査線属性情
報格納手段と、走査線属性情報に基づいて入力或いは出
力スキップ走査線を決定する算術演算手段と、走査線属
性情報に基づいて入力走査線データ又は近傍走査線の走
査線データを用いて演算した走査線データを一時保存手
段に保存する算術演算手段と、一時保存手段からの走査
線データを格納して出力する出力走査線データ格納手段
と、データ格納手段へのデータ格納或いは取り出しのた
めの制御信号を生成すると共に入力画像の走査線毎に処
理を切り替えるデータ格納制御手段とを有してなること
により上述した課題を解決する。
される複数の要素プロセッサと各要素プロセッサの入力
部及び/又は出力部にて2次元画像データを格納するた
めのデータ格納手段とを有する画像信号処理装置であっ
て、各要素プロセッサは、入力画素データを走査線毎に
一時的に保存する一時保存手段と、入力走査線データを
一時保存手段に転送する入力走査線データ格納手段と、
入力部及び出力部におかれたデータ格納手段に対する走
査線データの書き込み/読み出しスキップ情報を格納す
るスキップ走査線情報格納手段と、補間或いは間引きす
べき画素データの走査線属性報を格納する走査線属性情
報格納手段と、走査線属性情報に基づいて入力或いは出
力スキップ走査線を決定する算術演算手段と、走査線属
性情報に基づいて入力走査線データ又は近傍走査線の走
査線データを用いて演算した走査線データを一時保存手
段に保存する算術演算手段と、一時保存手段からの走査
線データを格納して出力する出力走査線データ格納手段
と、データ格納手段へのデータ格納或いは取り出しのた
めの制御信号を生成すると共に入力画像の走査線毎に処
理を切り替えるデータ格納制御手段とを有してなること
により上述した課題を解決する。
【0062】すなわち、本発明によれば、ノンインター
レース画像のみならず、インターレース画像でもリアル
タイムで任意比率の走査線数変換処理をSIMD制御の
リニアアレイ型名並列プロセッサを使い、ソフトウェア
処理だけで実現可能とし、変換比率はリアルタイムに変
更可能である。また、外部に置かれたフィールドメモリ
のコントロール信号もSIMD制御のリニアアレイ型名
並列プロセッサにて計算することで、外部メモリコント
ロール回路を不要とし、リアルタイムに変換比率を変え
ることを可能にする。
レース画像のみならず、インターレース画像でもリアル
タイムで任意比率の走査線数変換処理をSIMD制御の
リニアアレイ型名並列プロセッサを使い、ソフトウェア
処理だけで実現可能とし、変換比率はリアルタイムに変
更可能である。また、外部に置かれたフィールドメモリ
のコントロール信号もSIMD制御のリニアアレイ型名
並列プロセッサにて計算することで、外部メモリコント
ロール回路を不要とし、リアルタイムに変換比率を変え
ることを可能にする。
【0063】
【発明の実施の形態】以下、本発明の好ましい実施の形
態について、図面を参照しながら説明する。
態について、図面を参照しながら説明する。
【0064】ここで、ディジタル映像信号として、いわ
ゆる4:4:4フォーマット、4:2:2フォーマッ
ト、4:1:1フォーマット等様々なフォーマットが存
在するが、走査線数変換に限っていえば、輝度信号もク
ロマ信号も同じ処理を行えばよいため、以下では輝度信
号を例にして説明する。なお、画素数変換処理では輝度
信号とクロマ信号とでフォーマットによってそれぞれの
処理が違う。
ゆる4:4:4フォーマット、4:2:2フォーマッ
ト、4:1:1フォーマット等様々なフォーマットが存
在するが、走査線数変換に限っていえば、輝度信号もク
ロマ信号も同じ処理を行えばよいため、以下では輝度信
号を例にして説明する。なお、画素数変換処理では輝度
信号とクロマ信号とでフォーマットによってそれぞれの
処理が違う。
【0065】本発明の実施の形態にかかる画像信号処理
装置では、前述したハードウェア構成による走査線数変
換のためのディジタル信号処理の問題点を打破するた
め、前記ASlCのようなハードワイアード構成ではな
く、DSP(digitalsignal proce
ssor)を用いたソフトウェアプログラムにて、当該
ディジタル信号処理を実現するようにしている。
装置では、前述したハードウェア構成による走査線数変
換のためのディジタル信号処理の問題点を打破するた
め、前記ASlCのようなハードワイアード構成ではな
く、DSP(digitalsignal proce
ssor)を用いたソフトウェアプログラムにて、当該
ディジタル信号処理を実現するようにしている。
【0066】このように、ディジタル信号処理をソフト
ウエアプログラムにて行うことにより、仕様変更にも柔
軟に対応でき、ソフトウェアプログラムを書き換えるだ
けで様々な異なる信号処理を切り替えて実行することを
可能にしている。また、仕様の変更に対しても、ハード
ウェアは一切変更する必要がないので、いわゆるTAT
(Time−Axis Transform Syst
em)期間を従来に比べかなり短縮することが可能とな
る。
ウエアプログラムにて行うことにより、仕様変更にも柔
軟に対応でき、ソフトウェアプログラムを書き換えるだ
けで様々な異なる信号処理を切り替えて実行することを
可能にしている。また、仕様の変更に対しても、ハード
ウェアは一切変更する必要がないので、いわゆるTAT
(Time−Axis Transform Syst
em)期間を従来に比べかなり短縮することが可能とな
る。
【0067】前述したノンインターレース信号或いはイ
ンターレース信号の走査線数変換処理をソフトウェアプ
ログラムにて実現するためのDSPとして、例えばいわ
ゆるリニアアレイ型多並列プロセッサの基本的内部構成
及び基本動作を、以下に説明する。
ンターレース信号の走査線数変換処理をソフトウェアプ
ログラムにて実現するためのDSPとして、例えばいわ
ゆるリニアアレイ型多並列プロセッサの基本的内部構成
及び基本動作を、以下に説明する。
【0068】上記リニアアレイ型多並列プロセッサと
は、例えば図1に示すように、入力画素の1画素に相当
する要素プロセッサ40を一次元に1走査線分並ベ、こ
れら1走査線毎に並列処理することを特徴とするもので
ある。
は、例えば図1に示すように、入力画素の1画素に相当
する要素プロセッサ40を一次元に1走査線分並ベ、こ
れら1走査線毎に並列処理することを特徴とするもので
ある。
【0069】この図1において、入力端子30に供給さ
れた時系列の入力画素データであるシリアル入力データ
SIDは、各要素プロセッサ40の入力レジスタ41に
入力された後、データを一時的に保存するためのローカ
ルメモリ43に転送される。また、上記ローカルメモリ
43のメモリアドレスを発生するメモリアドレスジェネ
レータ31とインストラクションジェネレータ32は、
全ての要素プロセッサ40に対して共通な制御、すなわ
ちいわゆるSIMD(Single Instruct
ion Multiple Data Stream)
制御を行う。
れた時系列の入力画素データであるシリアル入力データ
SIDは、各要素プロセッサ40の入力レジスタ41に
入力された後、データを一時的に保存するためのローカ
ルメモリ43に転送される。また、上記ローカルメモリ
43のメモリアドレスを発生するメモリアドレスジェネ
レータ31とインストラクションジェネレータ32は、
全ての要素プロセッサ40に対して共通な制御、すなわ
ちいわゆるSIMD(Single Instruct
ion Multiple Data Stream)
制御を行う。
【0070】このように、リニアアレイ型多並列プロセ
ッサの特徴でもあるが、一旦リニアアレイ型多並列プロ
セッサ(DSP)内部に取り込まれたデータは、1走査
線分に相当する全ての要素プロセッサ40について同じ
処理が施される。具体的に言うと、各要素プロセッサ4
0のローカルメモリ43に転送されたデータは、それぞ
れ演算処理部44との間で前記補間に必要な演算が施さ
れた後、出力レジスタ42に送り込まれ、最終的にこれ
ら各要素プロセッサ40の各出力レジスタ42から出力
されることで、当該リニアアレイ型多並列プロセッサか
らは1走査線分の補間画素データが出力画素データ(シ
リアル出力データSOD)として取り出されることにな
る。
ッサの特徴でもあるが、一旦リニアアレイ型多並列プロ
セッサ(DSP)内部に取り込まれたデータは、1走査
線分に相当する全ての要素プロセッサ40について同じ
処理が施される。具体的に言うと、各要素プロセッサ4
0のローカルメモリ43に転送されたデータは、それぞ
れ演算処理部44との間で前記補間に必要な演算が施さ
れた後、出力レジスタ42に送り込まれ、最終的にこれ
ら各要素プロセッサ40の各出力レジスタ42から出力
されることで、当該リニアアレイ型多並列プロセッサか
らは1走査線分の補間画素データが出力画素データ(シ
リアル出力データSOD)として取り出されることにな
る。
【0071】また、各要素プロセッサ40の一つ一つ
は、上述したように1走査線の各画素に対応しており、
各要素プロセッサ40はそれぞれ左右近傍の他の要素プ
ロセッサ40のローカルメモリ43内のデータにアクセ
ス可能な構造になっている。このような構造を有するこ
とで、当該リニアアレイ型多並列プロセッサでは、各要
素プロセッサ40のローカルメモリ43に書き込まれた
全体で1走査線分の画素データに対して、その左右近傍
のデータをロードでき、これらデータをそれぞれの演算
処理部44との間で送受して演算することにより、いわ
ゆる水平方向のFIRフィルタ(非巡回型フィルタ)も
実現できるようになっている。
は、上述したように1走査線の各画素に対応しており、
各要素プロセッサ40はそれぞれ左右近傍の他の要素プ
ロセッサ40のローカルメモリ43内のデータにアクセ
ス可能な構造になっている。このような構造を有するこ
とで、当該リニアアレイ型多並列プロセッサでは、各要
素プロセッサ40のローカルメモリ43に書き込まれた
全体で1走査線分の画素データに対して、その左右近傍
のデータをロードでき、これらデータをそれぞれの演算
処理部44との間で送受して演算することにより、いわ
ゆる水平方向のFIRフィルタ(非巡回型フィルタ)も
実現できるようになっている。
【0072】また、当該リニアアレイ型多並列プロセッ
サでは、全体として1走査線分の画素データを各要素プ
ロセッサ40のローカルメモリ43に離散的に記憶で
き、したがって、例えば入力時に要素プロセッサ40の
1個おきに画素データを記憶することも可能である。同
様に、当該リニアアレイ型多並列プロセッサでは、各要
素プロセッサ40の各ローカルメモリ43に記憶した全
体として1走査線分に相当する画素データを、離散的に
出力することも可能である。
サでは、全体として1走査線分の画素データを各要素プ
ロセッサ40のローカルメモリ43に離散的に記憶で
き、したがって、例えば入力時に要素プロセッサ40の
1個おきに画素データを記憶することも可能である。同
様に、当該リニアアレイ型多並列プロセッサでは、各要
素プロセッサ40の各ローカルメモリ43に記憶した全
体として1走査線分に相当する画素データを、離散的に
出力することも可能である。
【0073】本発明実施の形態の走査線数変換処理で
は、本発明の特徴の一つであるリアルタイムな走査線数
変換が可能である。この場合は入出力のスキップ機能は
外部のフィールドFlFOメモリ等で調整すればよく、
この制御用信号はライン属性情報に基づいてライン属性
情報の計算と同時に求めることが可能である。
は、本発明の特徴の一つであるリアルタイムな走査線数
変換が可能である。この場合は入出力のスキップ機能は
外部のフィールドFlFOメモリ等で調整すればよく、
この制御用信号はライン属性情報に基づいてライン属性
情報の計算と同時に求めることが可能である。
【0074】また、演算処理自体は輝度信号とクロマ信
号とで区別する必要はなく、同じ処理で行うことができ
る。
号とで区別する必要はなく、同じ処理で行うことができ
る。
【0075】入力ライン近傍の4ラインデータとライン
位相情報からのキュービック係数との畳み込み演算から
補間すべきラインを計算する。走査線数変換処理では入
力スキップライン情報、出力スキップライン情報、ライ
ン位相情報は毎ライン計算し、前記ライン位相情報につ
いては拡大用と縮小用と2種類の位相情報のためのレジ
スタを持つ。このようにライン位相情報を拡大用、縮小
用の2種類を持つことで縮小から拡大まで任意の比率変
換を可能としている。また、この2種類の位相情報から
求められる入力スキップライン制御信号と出力スキップ
ライン制御信号で外部のフィールドメモリと当該リニア
アレイ型多並列プロセッサ自体の処理プログラムを制御
し、プログラムはインストラクション切り替えフラグ発
生部45からのフラグにより入力ライン毎に切り替える
ことが可能な構造になっている。
位相情報からのキュービック係数との畳み込み演算から
補間すべきラインを計算する。走査線数変換処理では入
力スキップライン情報、出力スキップライン情報、ライ
ン位相情報は毎ライン計算し、前記ライン位相情報につ
いては拡大用と縮小用と2種類の位相情報のためのレジ
スタを持つ。このようにライン位相情報を拡大用、縮小
用の2種類を持つことで縮小から拡大まで任意の比率変
換を可能としている。また、この2種類の位相情報から
求められる入力スキップライン制御信号と出力スキップ
ライン制御信号で外部のフィールドメモリと当該リニア
アレイ型多並列プロセッサ自体の処理プログラムを制御
し、プログラムはインストラクション切り替えフラグ発
生部45からのフラグにより入力ライン毎に切り替える
ことが可能な構造になっている。
【0076】図2に当該リニアアレイ型多並列プロセッ
サを用いて走査線数変換処理を行う場合の構成を示す。
当該リニアアレイ型多並列プロセッサはそもそもハード
ウエアでなく、ソフトウェアだけで構成されるため実際
の実現方法は異なるが、内部の各信号処理の一つ一つを
ブロック分けすると図2のようになり、以下では走査線
数変換処理についてその実現例を説明する。
サを用いて走査線数変換処理を行う場合の構成を示す。
当該リニアアレイ型多並列プロセッサはそもそもハード
ウエアでなく、ソフトウェアだけで構成されるため実際
の実現方法は異なるが、内部の各信号処理の一つ一つを
ブロック分けすると図2のようになり、以下では走査線
数変換処理についてその実現例を説明する。
【0077】次に具体的に走査線数変換を実現する手法
を説明する。本発明にかかる走査線数変換の方式では、
入力信号がノンインターレースでもインターレースであ
っても補間演算処理自体は同じでよく、ライン位相情報
の初期値の与え方とプログラムの切り替え制御が異なる
だけである。
を説明する。本発明にかかる走査線数変換の方式では、
入力信号がノンインターレースでもインターレースであ
っても補間演算処理自体は同じでよく、ライン位相情報
の初期値の与え方とプログラムの切り替え制御が異なる
だけである。
【0078】即ち、ノンインターレース信号の時はフレ
ームライン位相情報の初期化は1フレームの始めに1回
行い、この初期値をゼロとする。これに対しインターレ
ース信号では、各フィールドの始めに1回ライン位相情
報を初期化するが、これを以下の式(11)に示すよう
に第一フィールドと第二フィールドとで違う値を設定す
る。
ームライン位相情報の初期化は1フレームの始めに1回
行い、この初期値をゼロとする。これに対しインターレ
ース信号では、各フィールドの始めに1回ライン位相情
報を初期化するが、これを以下の式(11)に示すよう
に第一フィールドと第二フィールドとで違う値を設定す
る。
【0079】ここで走査線数変換の変換比率をN:Mと
する。但し、N及びMは正の整数であり、M>Nで拡大
走査線数変換、M<Nで縮小走査線数変換、M=Nで等
倍変換となる。このとき、インターレース信号での第一
フィールドのライン初期位相情報Phinit oddと第二フ
ィールドのライン初期位相情報Phinit evenとは次の
ようになる。
する。但し、N及びMは正の整数であり、M>Nで拡大
走査線数変換、M<Nで縮小走査線数変換、M=Nで等
倍変換となる。このとき、インターレース信号での第一
フィールドのライン初期位相情報Phinit oddと第二フ
ィールドのライン初期位相情報Phinit evenとは次の
ようになる。
【0080】
【数11】
【0081】これに対し、ノンインターレース信号で
は、ライン初期位相情報Phinit frmは、次式(12)
となる。
は、ライン初期位相情報Phinit frmは、次式(12)
となる。
【0082】
【数12】
【0083】以上のことをふまえて、まず、ノンインタ
ーレース信号についてSIMDリニアアレイ型多並列プ
ロセッサDSPでの走査線数変換の詳細フロチャートを
図3、図4、図5、図6に示す。
ーレース信号についてSIMDリニアアレイ型多並列プ
ロセッサDSPでの走査線数変換の詳細フロチャートを
図3、図4、図5、図6に示す。
【0084】図3において、先ず、ステップST200
で走査線数変換の変換比率N:Mが設定される。但し、
N及びMは正の整数であり、M≧Nで拡大走査線数変
換、M<Nで縮小走査線数変換となる。変換比率1:1
の等倍変換は拡大変換に含めることとする。
で走査線数変換の変換比率N:Mが設定される。但し、
N及びMは正の整数であり、M≧Nで拡大走査線数変
換、M<Nで縮小走査線数変換となる。変換比率1:1
の等倍変換は拡大変換に含めることとする。
【0085】次のステップST201は、画像の1フレ
ームの最初のラインに対して実行される。ここでは入力
スキップラインの計算に使われるライン位相情報用レジ
スタdphiと、出力スキップラインの計算に使われるラ
イン位相情報用レジスタdphoの値の初期化を行う。た
だし、リニアアレイ型多並列プロセッサ内での処理の遅
延時間がある為に、その遅延を補償するためにライン位
相情報用レジスタdphoの値は0で、ライン位相情報用
レジスタdphiは遅延時間に応じたオフセット位相を持
たせることを行う。つまり、拡大の場合には当核リニア
アレイ型多並列プロセッサにて入力部におかれたフィー
ルドメモリ51から当該リニアアレイ型多並列プロセッ
サ72へ入力するかしないかを計算する訳であるが、そ
の決定はキュービック補間演算を行う前に予め定まって
いなければならない。時間軸で考えると、リニアアレイ
型多並列プロセッサ72内での信号の遅れがあるため、
先に入力スキップするかしないかが定まって、その後補
間することになり、時間的には未来の予測となってしま
う。そのためにこの遅れ時間を前もって補正しておくこ
とで、あたかもリニアアレイ型多並列プロセッサ72内
での遅れがないようにしている。この処理ステップST
201の詳細は後述する。なお、この”遅れ”について
はプログラムが定まれば一意的に定まる。
ームの最初のラインに対して実行される。ここでは入力
スキップラインの計算に使われるライン位相情報用レジ
スタdphiと、出力スキップラインの計算に使われるラ
イン位相情報用レジスタdphoの値の初期化を行う。た
だし、リニアアレイ型多並列プロセッサ内での処理の遅
延時間がある為に、その遅延を補償するためにライン位
相情報用レジスタdphoの値は0で、ライン位相情報用
レジスタdphiは遅延時間に応じたオフセット位相を持
たせることを行う。つまり、拡大の場合には当核リニア
アレイ型多並列プロセッサにて入力部におかれたフィー
ルドメモリ51から当該リニアアレイ型多並列プロセッ
サ72へ入力するかしないかを計算する訳であるが、そ
の決定はキュービック補間演算を行う前に予め定まって
いなければならない。時間軸で考えると、リニアアレイ
型多並列プロセッサ72内での信号の遅れがあるため、
先に入力スキップするかしないかが定まって、その後補
間することになり、時間的には未来の予測となってしま
う。そのためにこの遅れ時間を前もって補正しておくこ
とで、あたかもリニアアレイ型多並列プロセッサ72内
での遅れがないようにしている。この処理ステップST
201の詳細は後述する。なお、この”遅れ”について
はプログラムが定まれば一意的に定まる。
【0086】ステップST202では、次ラインの1ラ
イン分の画素データの入力が可能か否かの判別を行い、
当該次ラインの画素データの入力が可能となるまでこの
判断を繰り返す。当該ステップST202にて次ライン
の画素データの入力が可能になると、次のステップST
203で1ライン分の画素データの入力が行われる。
イン分の画素データの入力が可能か否かの判別を行い、
当該次ラインの画素データの入力が可能となるまでこの
判断を繰り返す。当該ステップST202にて次ライン
の画素データの入力が可能になると、次のステップST
203で1ライン分の画素データの入力が行われる。
【0087】ステップST204では、後述する入力ス
キップライン制御信号FISLに従い、もしも入力スキッ
プライン制御信号FISLの値が0ならば、ステップST
203で入力した1ライン分のデータ73を補間元のデ
ータが格納されているローカルメモリ上の信号用(4
H)ディレイライン56に格納する(ステップST20
5)。逆に、入力スキップライン制御信号FISLの値が
1ならば、このラインは不要とみなし、信号用(4H)
ディレイライン56には格納されず、そのデータ73は
破棄され、ステップST206に進む。
キップライン制御信号FISLに従い、もしも入力スキッ
プライン制御信号FISLの値が0ならば、ステップST
203で入力した1ライン分のデータ73を補間元のデ
ータが格納されているローカルメモリ上の信号用(4
H)ディレイライン56に格納する(ステップST20
5)。逆に、入力スキップライン制御信号FISLの値が
1ならば、このラインは不要とみなし、信号用(4H)
ディレイライン56には格納されず、そのデータ73は
破棄され、ステップST206に進む。
【0088】この入力スキップライン制御信号FISLは
拡大走査線数変換の際に意味をもつものであり、図7に
拡大変換時の入力スキップライン制御信号FISLとフィ
ールドメモリ51のデータとの関係を図示する。この図
7のLinがスキップされるラインを示しており、即ち、
入力スキップライン制御信号FISLの値が1の時にはフ
ィールドメモリ51の出力を止めてリニアアレイ型多並
列プロセッサ72内にデータを取り込まないようにし、
値が0の時にはフィールドメモリ51からのデー夕をリ
ニアアレイ型多並列プロセッサ72内に取り込み、補間
演算に必要な信号用(4H)ディレイライン56に格納
する。なお、入力スキップライン制御信号FISLの極性
は値が1でスキップ、値が0でスキップしないとしてい
るが、フィールドメモリ51への制御信号の極性が逆な
らば反転する必要がある。
拡大走査線数変換の際に意味をもつものであり、図7に
拡大変換時の入力スキップライン制御信号FISLとフィ
ールドメモリ51のデータとの関係を図示する。この図
7のLinがスキップされるラインを示しており、即ち、
入力スキップライン制御信号FISLの値が1の時にはフ
ィールドメモリ51の出力を止めてリニアアレイ型多並
列プロセッサ72内にデータを取り込まないようにし、
値が0の時にはフィールドメモリ51からのデー夕をリ
ニアアレイ型多並列プロセッサ72内に取り込み、補間
演算に必要な信号用(4H)ディレイライン56に格納
する。なお、入力スキップライン制御信号FISLの極性
は値が1でスキップ、値が0でスキップしないとしてい
るが、フィールドメモリ51への制御信号の極性が逆な
らば反転する必要がある。
【0089】図2中の信号用(4H)ディレイライン5
6の制御信号GRLは、グローバルローテーションを表
しており、値が1でそれぞれのラインデータを1ライン
ずつディレイし、値が0でディレイしないことを示す。
これはライン単位の処理であり、当該リニアアレイ型多
並列プロセッサ72においてはローカルメモリ内のデー
タを移動させることであるのでわずか数十ステップのイ
ンストラクションで済む。
6の制御信号GRLは、グローバルローテーションを表
しており、値が1でそれぞれのラインデータを1ライン
ずつディレイし、値が0でディレイしないことを示す。
これはライン単位の処理であり、当該リニアアレイ型多
並列プロセッサ72においてはローカルメモリ内のデー
タを移動させることであるのでわずか数十ステップのイ
ンストラクションで済む。
【0090】以上の結果、信号用ディレイライン56に
は、キュービック補間に必要な4ラインのデータが得ら
れることとなる、例えば図7の場合、ローカルメモリ5
6(すなわち図2の信号用ディレイライン56)には図
8に示す各ラインのデータが格納される。なお、この図
8は、当該拡大走査線数変換時の他のローカルメモリ6
0(すなわち図2の出力スキップライン計算部60が備
えるレジスタ)とローカルメモリ62(すなわち図2の
ライン位相計算部62が備えるレジスタ)の内容も示し
ている。
は、キュービック補間に必要な4ラインのデータが得ら
れることとなる、例えば図7の場合、ローカルメモリ5
6(すなわち図2の信号用ディレイライン56)には図
8に示す各ラインのデータが格納される。なお、この図
8は、当該拡大走査線数変換時の他のローカルメモリ6
0(すなわち図2の出力スキップライン計算部60が備
えるレジスタ)とローカルメモリ62(すなわち図2の
ライン位相計算部62が備えるレジスタ)の内容も示し
ている。
【0091】出力スキップライン制御信号FOSLは縮小
走査線数変換の際に意味をもつものであり、図9に縮小
変換時の出力スキップライン制御信号FOSLとフィール
ドメモリ64のデータとの関係を図示する。図9のL
outがスキップきれるラインを示しており、即ち、出力
スキップライン制御信号FOSLの値が1の時にはフィー
ルドメモリ64への入力データ(出力データ74)を取
り込まないようにし、値が0の時には出力データ74を
取り込む。なお、入力スキップライン制御信号の極性は
値が1でスキップ、値が0でスキップしないとしている
が、フィールドメモリ64の制御信号の極性が逆ならば
反転する必要がある。この時の各ローカルメモリの内容
を図10に示す。すなわち、この図10には、縮小走査
線数変換時のローカルメモリ56(すなわち図2の信号
用ディレイライン56)と、ローカルメモリ60(すな
わち図2の出力スキップライン計算部60が備えるレジ
スタ)とローカルメモリ62(すなわち図2のライン位
相計算部62が備えるレジスタ)の内容を示している。
走査線数変換の際に意味をもつものであり、図9に縮小
変換時の出力スキップライン制御信号FOSLとフィール
ドメモリ64のデータとの関係を図示する。図9のL
outがスキップきれるラインを示しており、即ち、出力
スキップライン制御信号FOSLの値が1の時にはフィー
ルドメモリ64への入力データ(出力データ74)を取
り込まないようにし、値が0の時には出力データ74を
取り込む。なお、入力スキップライン制御信号の極性は
値が1でスキップ、値が0でスキップしないとしている
が、フィールドメモリ64の制御信号の極性が逆ならば
反転する必要がある。この時の各ローカルメモリの内容
を図10に示す。すなわち、この図10には、縮小走査
線数変換時のローカルメモリ56(すなわち図2の信号
用ディレイライン56)と、ローカルメモリ60(すな
わち図2の出力スキップライン計算部60が備えるレジ
スタ)とローカルメモリ62(すなわち図2のライン位
相計算部62が備えるレジスタ)の内容を示している。
【0092】ステップST206では出力スキップライ
ン位相情報用レジスタdphoの値からキュービック係数
を計算する。即ち、上記式(1)を用いた計算を行う。
ここで、ライン位相情報を表すものとしては出力スキッ
プライン位相情報用レジスタdphoに格納された値以外
に入力スキップライン位相情報用レジスタdphiに格納
された値があるが、入力スキップライン位相情報用レジ
スタdphiの値は実際の補間計算には使わず、以降で述
べる入力スキップラインを決定するためだけに使う。こ
のようにライン位相情報としては上記位相情報用レジス
タdpho、dphiに格納された2種類の情報を持つが、実
際の補間演算では出力スキップライン位相情報用レジス
タdphoの値のみを用いることで縮小から拡大までの任
意比率変換を可能としている。
ン位相情報用レジスタdphoの値からキュービック係数
を計算する。即ち、上記式(1)を用いた計算を行う。
ここで、ライン位相情報を表すものとしては出力スキッ
プライン位相情報用レジスタdphoに格納された値以外
に入力スキップライン位相情報用レジスタdphiに格納
された値があるが、入力スキップライン位相情報用レジ
スタdphiの値は実際の補間計算には使わず、以降で述
べる入力スキップラインを決定するためだけに使う。こ
のようにライン位相情報としては上記位相情報用レジス
タdpho、dphiに格納された2種類の情報を持つが、実
際の補間演算では出力スキップライン位相情報用レジス
タdphoの値のみを用いることで縮小から拡大までの任
意比率変換を可能としている。
【0093】ステップST207では、上記ステップS
T206にて求めたキュービック係数と上記近傍4ライ
ンの画素データの畳み込み演算を行う。ステップST2
06のキュービック係数の計算と畳み込み演算により補
間されるラインQvは以下に示す式(13)のようにな
る。
T206にて求めたキュービック係数と上記近傍4ライ
ンの画素データの畳み込み演算を行う。ステップST2
06のキュービック係数の計算と畳み込み演算により補
間されるラインQvは以下に示す式(13)のようにな
る。
【0094】
【数13】
【0095】式中のdphoは前ラインの出力スキップラ
イン位相情報を格納するレジスタ60(すなわち図2の
出力スキップライン計算部60に備えられたレジスタ)
の値を示しており、これについては後述する。式中のd
p2、dp1、dc、dn1は入力ラインをそれぞれ3H、2
H、1H、0Hラインディレイさせたものである。これ
らdpho、dp2、dp1、dc、dn1は、それぞれレジスタ
に対応している。なお、出力スキップライン位相情報d
pho(出力スキップライン位相情報用レジスタdp hoの
値)は1ライン中でどの画素をとってもある一定の値に
なっている。
イン位相情報を格納するレジスタ60(すなわち図2の
出力スキップライン計算部60に備えられたレジスタ)
の値を示しており、これについては後述する。式中のd
p2、dp1、dc、dn1は入力ラインをそれぞれ3H、2
H、1H、0Hラインディレイさせたものである。これ
らdpho、dp2、dp1、dc、dn1は、それぞれレジスタ
に対応している。なお、出力スキップライン位相情報d
pho(出力スキップライン位相情報用レジスタdp hoの
値)は1ライン中でどの画素をとってもある一定の値に
なっている。
【0096】ステップST208〜ST219で、出力
スキップラインの計算とキュービック演算の為のライン
位相情報の計算を行う。
スキップラインの計算とキュービック演算の為のライン
位相情報の計算を行う。
【0097】ステップST208、ステップST20
9、ステップST210では次のラインが出力スキップ
ラインであるかどうかの判定を行う。即ち、前のライン
の出力スキップライン位相情報用レジスタdphoに格納
された値にNを加算して、得られた値がMの2倍よりも
大きい場合は1ビットのレジスタFOSLに1を格納し、
出力ラインをスキップするものとし、逆の場合はレジス
タFOSLに0を格納し、出力ラインをスキップさせない
よう設定する。
9、ステップST210では次のラインが出力スキップ
ラインであるかどうかの判定を行う。即ち、前のライン
の出力スキップライン位相情報用レジスタdphoに格納
された値にNを加算して、得られた値がMの2倍よりも
大きい場合は1ビットのレジスタFOSLに1を格納し、
出力ラインをスキップするものとし、逆の場合はレジス
タFOSLに0を格納し、出力ラインをスキップさせない
よう設定する。
【0098】ステップST211、スナップST21
2、ステップST213では次のラインが入力スキップ
ラインであるかどうかの判定を行い、判別結果をワーキ
ングレジスタtempに格納する。即ち、前のラインの
出力スキップライン位相情報用レジスタdphiに格納さ
れた値にNを加算して、得られた値がMの値と等しいか
小さい場合は1ビットのワーキングレジスタtempに
1を格納し、逆の場合は0を格納する。
2、ステップST213では次のラインが入力スキップ
ラインであるかどうかの判定を行い、判別結果をワーキ
ングレジスタtempに格納する。即ち、前のラインの
出力スキップライン位相情報用レジスタdphiに格納さ
れた値にNを加算して、得られた値がMの値と等しいか
小さい場合は1ビットのワーキングレジスタtempに
1を格納し、逆の場合は0を格納する。
【0099】次のステップST214、ステップST2
15、ステップST216では前記出力スキップライン
を示すレジスタFOSLの値に従い、次ラインの出力スキ
ップライン位相情報用レジスタdphoの値を計算する。
もし、ステップST209、ST210で計算したレジ
スタFOSLの値が1ならば、次ラインの出力スキップラ
イン位相情報用レジスタdphoの値を現ラインの出力ス
キップライン位相情報用レジスタdphoの値からMを引
いたものとし、そうでなければ(N−M)を足したもの
とする。
15、ステップST216では前記出力スキップライン
を示すレジスタFOSLの値に従い、次ラインの出力スキ
ップライン位相情報用レジスタdphoの値を計算する。
もし、ステップST209、ST210で計算したレジ
スタFOSLの値が1ならば、次ラインの出力スキップラ
イン位相情報用レジスタdphoの値を現ラインの出力ス
キップライン位相情報用レジスタdphoの値からMを引
いたものとし、そうでなければ(N−M)を足したもの
とする。
【0100】次のステップST217、ステップST2
18、ステップST219では前記ワーキングレジスタ
tempの値に従い、次ラインの出力スキップライン位
相情報用レジスタdphoの値を計算する。もし、ワーキ
ングレジスタtempの値が1ならば、次ステップST
220〜ST231で、入力スキップラインを決定す
る。
18、ステップST219では前記ワーキングレジスタ
tempの値に従い、次ラインの出力スキップライン位
相情報用レジスタdphoの値を計算する。もし、ワーキ
ングレジスタtempの値が1ならば、次ステップST
220〜ST231で、入力スキップラインを決定す
る。
【0101】ステップST220、ステップST22
1、ステップST222では次のラインが出力スキップ
ラインであるかどうかの判定を行う。即ち、前のライン
の入力スキップライン位相情報用レジスタdphiの値に
Nを加算して、得られた値がMの2倍の値よりも大きい
場合は1ビットのワーキングレジスタtempに1を格
納し、逆の場合はワーキングレジスタtempに0を格
納する。
1、ステップST222では次のラインが出力スキップ
ラインであるかどうかの判定を行う。即ち、前のライン
の入力スキップライン位相情報用レジスタdphiの値に
Nを加算して、得られた値がMの2倍の値よりも大きい
場合は1ビットのワーキングレジスタtempに1を格
納し、逆の場合はワーキングレジスタtempに0を格
納する。
【0102】ステップST223、ステップST22
4、ステップST225では次のラインが入力スキップ
ラインであるかどうかの判定を行い、判別結果をレジス
タFIS Lに格納する。即ち、前のラインの入力スキップ
ライン位相情報用レジスタdphiの値Nを加算して、得
られた値がMの値と等しいか小さい場合は1ビットのレ
ジスタFISLに1を格納し、入力ラインをスキップする
ものとし、逆の場合はレジスタFISLに0を格納し、入
力ラインをスキップさせないよう設定する。
4、ステップST225では次のラインが入力スキップ
ラインであるかどうかの判定を行い、判別結果をレジス
タFIS Lに格納する。即ち、前のラインの入力スキップ
ライン位相情報用レジスタdphiの値Nを加算して、得
られた値がMの値と等しいか小さい場合は1ビットのレ
ジスタFISLに1を格納し、入力ラインをスキップする
ものとし、逆の場合はレジスタFISLに0を格納し、入
力ラインをスキップさせないよう設定する。
【0103】次のステップST226、ステップST2
27、ステップST228では前記出力スキップライン
を示すワーキングレジスタtempに従い、次ラインの
入力スキップライン位相情報用レジスタdphiの値を計
算する。もし、ステップST221、ST222で計算
したレジスタtempの値が1ならば、次ラインの入力
スキップライン位相情報用レジスタdphiの値を現ライ
ンの入力スキップライン位相情報用レジスタdphiの値
からMを引いたものとし、そうでなければ(N−M)を
足したものとする。
27、ステップST228では前記出力スキップライン
を示すワーキングレジスタtempに従い、次ラインの
入力スキップライン位相情報用レジスタdphiの値を計
算する。もし、ステップST221、ST222で計算
したレジスタtempの値が1ならば、次ラインの入力
スキップライン位相情報用レジスタdphiの値を現ライ
ンの入力スキップライン位相情報用レジスタdphiの値
からMを引いたものとし、そうでなければ(N−M)を
足したものとする。
【0104】次のステップST229、ステップST2
30、ステップST231では前記レジスタFISLの値
に従い、次ラインの入力スキップライン位相情報用レジ
スタdpniの値を計算する。もし、レジスタFISLの値が
1ならば、次ラインの入力スキップライン位粗情報用レ
ジスタdphiの値を現ラインの入力スキップライン位相
情報用レジスタdphiの値からMを引いたものとし、そ
うでなければそのままの値とする。
30、ステップST231では前記レジスタFISLの値
に従い、次ラインの入力スキップライン位相情報用レジ
スタdpniの値を計算する。もし、レジスタFISLの値が
1ならば、次ラインの入力スキップライン位粗情報用レ
ジスタdphiの値を現ラインの入力スキップライン位相
情報用レジスタdphiの値からMを引いたものとし、そ
うでなければそのままの値とする。
【0105】ステップST232にて、上にて得られた
キュービック補間演算後のデータと出力スキップライン
制御信号FOSLと入力スキップライン制御信号FISLを出
力する。
キュービック補間演算後のデータと出力スキップライン
制御信号FOSLと入力スキップライン制御信号FISLを出
力する。
【0106】ステップST233までが、1ライン分の
計算であり、これを1フレームの間繰り返す。即ち、ス
テップST222で1フレームの終わりかどうかを判別
し、そうであればステップST201にジャンプし、そ
うでなければステップST202へジャンプする。
計算であり、これを1フレームの間繰り返す。即ち、ス
テップST222で1フレームの終わりかどうかを判別
し、そうであればステップST201にジャンプし、そ
うでなければステップST202へジャンプする。
【0107】また、上の説明で省略したが、前記ステッ
プST201の詳細処理フローチャートを図11に示
し、その説明を以下に述べる。
プST201の詳細処理フローチャートを図11に示
し、その説明を以下に述べる。
【0108】ステップST401では、入力スキップラ
イン位相情報用レジスタdphiと出力スキップライン位
相情報レジスタdphoをゼロに初期化する。
イン位相情報用レジスタdphiと出力スキップライン位
相情報レジスタdphoをゼロに初期化する。
【0109】ステップST402、ステップST40
3、ステップST404では次のラインが出力スキップ
ラインであるかどうかの判定を行い、判別結果をワーキ
ングレジスタtemp1に格納する。即ち、前のライン
の出力スキップライン位相情報用レジスタdphoの値
(初期値は0)にNを加算して、得られた値がMの2倍
の値よりも大きい場合は1ビットのワーキングレジスタ
temp2に1を格納し、そうでない場合は0を格納す
る。
3、ステップST404では次のラインが出力スキップ
ラインであるかどうかの判定を行い、判別結果をワーキ
ングレジスタtemp1に格納する。即ち、前のライン
の出力スキップライン位相情報用レジスタdphoの値
(初期値は0)にNを加算して、得られた値がMの2倍
の値よりも大きい場合は1ビットのワーキングレジスタ
temp2に1を格納し、そうでない場合は0を格納す
る。
【0110】ステップST405、ステップST40
6、ステップST407では次のラインが入力スキップ
ラインであるかどうかの判定を行い、判別結果をワーキ
ングレジス夕temp2に格納する。即ち、前のライン
の出力スキップライン位相情報用レジスタdphiの値に
Nを加算して、得られた値がMの値と等しいか小さい場
合は1ビットのワーキングレジスタtemp2に1を格
納し、逆の場合はレジスタtemp2に0を格納する。
6、ステップST407では次のラインが入力スキップ
ラインであるかどうかの判定を行い、判別結果をワーキ
ングレジス夕temp2に格納する。即ち、前のライン
の出力スキップライン位相情報用レジスタdphiの値に
Nを加算して、得られた値がMの値と等しいか小さい場
合は1ビットのワーキングレジスタtemp2に1を格
納し、逆の場合はレジスタtemp2に0を格納する。
【0111】次のステップST408、ステップST4
09、ステップST410では前記ワーキングレジスタ
temp1に従い、次ラインの入力スキップライン位相
情報用レジスタdphiの値を計算する。もし、ワーキン
グレジスタtemp1の値が1ならば、次ラインの入力
スキップライン位相情報用レジスタdphiの値を現ライ
ンの入力スキップライン位相情報用レジスタdphiの値
からMを引いたものとし、そうでなければ(N−M)を
足したものする。
09、ステップST410では前記ワーキングレジスタ
temp1に従い、次ラインの入力スキップライン位相
情報用レジスタdphiの値を計算する。もし、ワーキン
グレジスタtemp1の値が1ならば、次ラインの入力
スキップライン位相情報用レジスタdphiの値を現ライ
ンの入力スキップライン位相情報用レジスタdphiの値
からMを引いたものとし、そうでなければ(N−M)を
足したものする。
【0112】次のステップST411、ステップST4
12、ステップST413では前記ワーキングレジスタ
temp2に従い、次ラインの入力スキップライン位相
情報用レジスタdphiの値を計算する。もし、ワーキン
グレジスタtemp2の値が1ならば、次ラインの入力
スキップライン位相情報用レジスタdphiの値を現ライ
ンの入力スキップライン位相情報用レジスタdphiの値
からMを引いたものとし、そうでなければそのままの値
とする。
12、ステップST413では前記ワーキングレジスタ
temp2に従い、次ラインの入力スキップライン位相
情報用レジスタdphiの値を計算する。もし、ワーキン
グレジスタtemp2の値が1ならば、次ラインの入力
スキップライン位相情報用レジスタdphiの値を現ライ
ンの入力スキップライン位相情報用レジスタdphiの値
からMを引いたものとし、そうでなければそのままの値
とする。
【0113】上のステップST402からステップST
413までの処理を所望の回数だけ行う。この回数は、
当該リニアアレイ型多並列プロセッサ(DSP)の内部
遅延時間に依存し、これはプログラムの書き方に依存す
るので一概には決められないが、DSP内部の処理が決
まれば、一意に決まるものである。
413までの処理を所望の回数だけ行う。この回数は、
当該リニアアレイ型多並列プロセッサ(DSP)の内部
遅延時間に依存し、これはプログラムの書き方に依存す
るので一概には決められないが、DSP内部の処理が決
まれば、一意に決まるものである。
【0114】以上が、ノンインターレース信号に関する
走査線数変換である。次にインターレース信号の処理に
ついて説明する。
走査線数変換である。次にインターレース信号の処理に
ついて説明する。
【0115】図12、図13、図14、図15にインタ
ーレース信号での処理のフローチャートを示す。ノンイ
ンターレース時の処理との違いは、走査線変換比率を入
力したあとの入力スキップライン位相情報用レジスタd
phiと出力スキップライン位相情報用レジスタdphoの初
期化の方法であるので、ここではこの部分についてのみ
説明を行い、それ以外の説明は割愛する。図12のステ
ップST301〜ステップST303と、ステップST
335がこれに相当する部分である。
ーレース信号での処理のフローチャートを示す。ノンイ
ンターレース時の処理との違いは、走査線変換比率を入
力したあとの入力スキップライン位相情報用レジスタd
phiと出力スキップライン位相情報用レジスタdphoの初
期化の方法であるので、ここではこの部分についてのみ
説明を行い、それ以外の説明は割愛する。図12のステ
ップST301〜ステップST303と、ステップST
335がこれに相当する部分である。
【0116】ステップST301においては、これから
処理すべきフィールドが第一フィールドか、第二フィー
ルドかの判別を行い、それによってライン位相情報の初
期値を切り替えることが行われる。当該リニアアレイ型
多並列プロセッサ72では図1のインストラクション切
り替えフラグ発生部45からのインストラクション切り
替えフラグにより、プログラムを切り替えることが可能
であるので、第一フィールドの1ライン目でステップS
T302に、第二フィールドの1ライン目でステップS
T303の処理に切り替えることができる。
処理すべきフィールドが第一フィールドか、第二フィー
ルドかの判別を行い、それによってライン位相情報の初
期値を切り替えることが行われる。当該リニアアレイ型
多並列プロセッサ72では図1のインストラクション切
り替えフラグ発生部45からのインストラクション切り
替えフラグにより、プログラムを切り替えることが可能
であるので、第一フィールドの1ライン目でステップS
T302に、第二フィールドの1ライン目でステップS
T303の処理に切り替えることができる。
【0117】ステップST302に切り替わった場合
は、ノンインターレース信号でのスキップライン位相情
報レジスタの初期化ST201と同じ処理で、前記図1
1に説明した処理を行う。図11については既に説明し
たのでここでは省略する。
は、ノンインターレース信号でのスキップライン位相情
報レジスタの初期化ST201と同じ処理で、前記図1
1に説明した処理を行う。図11については既に説明し
たのでここでは省略する。
【0118】ステップST303は、第二フィールドに
おけるライン位相情報用レジスタd phiとdphoの初期化
で、図16にその詳細を示す。この図16の処理も図1
1とほぼ同じであるが。スタート直後の入力スキップラ
イン位相情報用レジスタdph iと出力スキップライン位
相情報用レジスタdphoの初期値が異なるだけである。
これが、ステップST501の部分で、変換比率をN:
Mとした場合、もしも、拡大走査線数変換のとき(N≦
M)は、レジスタdphi=dpho=N/2とする。逆に、
縮小走査線数変換(N>M)であれば、レジスタdphi
=dpho=(N−M)/2とする。ステップST502
以降は前記ステップST402と同じである。
おけるライン位相情報用レジスタd phiとdphoの初期化
で、図16にその詳細を示す。この図16の処理も図1
1とほぼ同じであるが。スタート直後の入力スキップラ
イン位相情報用レジスタdph iと出力スキップライン位
相情報用レジスタdphoの初期値が異なるだけである。
これが、ステップST501の部分で、変換比率をN:
Mとした場合、もしも、拡大走査線数変換のとき(N≦
M)は、レジスタdphi=dpho=N/2とする。逆に、
縮小走査線数変換(N>M)であれば、レジスタdphi
=dpho=(N−M)/2とする。ステップST502
以降は前記ステップST402と同じである。
【0119】このように第一フィールドと第二フィール
ドでライン位相情報のオフセットを与えることは、前記
図23、図24に示したようなインターレース信号では
走査線構造が入れ子構造になっているためである。
ドでライン位相情報のオフセットを与えることは、前記
図23、図24に示したようなインターレース信号では
走査線構造が入れ子構造になっているためである。
【0120】当然のことながら、これらのオフセット値
は単なる変換比率パラメータM,Nの算術演算であるの
で当該リニアアレイ型多並列プロセッサ72にて容易に
求めることが出来る。
は単なる変換比率パラメータM,Nの算術演算であるの
で当該リニアアレイ型多並列プロセッサ72にて容易に
求めることが出来る。
【0121】ステップST304からステップST33
5までの処理は、前記ステップST202からステップ
ST233までの処理と同じであり、これらの説明は省
略する。
5までの処理は、前記ステップST202からステップ
ST233までの処理と同じであり、これらの説明は省
略する。
【0122】だだし、このインターレース信号での処理
では、各フィールド毎にこれらの位相情報用レジスタの
初期値を切り替えるため、ステップST335にて1フ
ィールド終了をチェックし、1フィールド終了ならばス
テップST301へ戻り次のフィールドの処理へ、そう
でなければステップST304に戻り、次のラインの処
理を継続する。
では、各フィールド毎にこれらの位相情報用レジスタの
初期値を切り替えるため、ステップST335にて1フ
ィールド終了をチェックし、1フィールド終了ならばス
テップST301へ戻り次のフィールドの処理へ、そう
でなければステップST304に戻り、次のラインの処
理を継続する。
【0123】以上説明したように、本発明実施の形態に
よれば、回路規模、その構成の複雑さからハードウェア
では実現困難なフィルタースイッチング補間方式(キュ
ービックフィルタ補間方式〉を用い、インターレース信
号に於いてもプログラムを切り替えるだけで任意比率の
走査線数変換処理をSIMD制御のリニアアレイ型多並
列プロセッサDSPを使い、ソフトウェア処理だけで実
現可能である。
よれば、回路規模、その構成の複雑さからハードウェア
では実現困難なフィルタースイッチング補間方式(キュ
ービックフィルタ補間方式〉を用い、インターレース信
号に於いてもプログラムを切り替えるだけで任意比率の
走査線数変換処理をSIMD制御のリニアアレイ型多並
列プロセッサDSPを使い、ソフトウェア処理だけで実
現可能である。
【0124】さらに本発明実施の形態によれば、リアル
タイムに走査線数を変更することも可能となる。
タイムに走査線数を変更することも可能となる。
【0125】なお、上述の実施の形態では、輝度信号
(Y)とクロマ信号(Cr、Cb)を例に挙げている
が、Y(輝度),U,V(色差)或いはR(赤成分),
G(緑成分),B(青成分)の各画素データに対しても
同様の効果を得ることができる。すなわち、固体撮像素
子(CCD)からの画素データとか、R,G,Bの画素
データであっても、ラスタスキャン形式であれば、本発
明の手法を適用できる。
(Y)とクロマ信号(Cr、Cb)を例に挙げている
が、Y(輝度),U,V(色差)或いはR(赤成分),
G(緑成分),B(青成分)の各画素データに対しても
同様の効果を得ることができる。すなわち、固体撮像素
子(CCD)からの画素データとか、R,G,Bの画素
データであっても、ラスタスキャン形式であれば、本発
明の手法を適用できる。
【0126】
【発明の効果】本発明においては、SIMD制御のリニ
アアレイ型多並列プロセッサを使い、ソフトウェア処理
だけで、任意比率の走査線数変換のためのディジタル信
号処理を実現可能とし、走査線の変換比率はリアルタイ
ムに設定可能である。また、走査線数変換にて外部に置
かれるフィールドメモリの制御信号をもリニアアレイ型
多並列プロセッサにて計算することでメモリコントロー
ル回路を不要としている。
アアレイ型多並列プロセッサを使い、ソフトウェア処理
だけで、任意比率の走査線数変換のためのディジタル信
号処理を実現可能とし、走査線の変換比率はリアルタイ
ムに設定可能である。また、走査線数変換にて外部に置
かれるフィールドメモリの制御信号をもリニアアレイ型
多並列プロセッサにて計算することでメモリコントロー
ル回路を不要としている。
【図1】リニアアレイ型多並列プロセッサの基本構成を
示すブロック回路図である。
示すブロック回路図である。
【図2】任意比率の走査線数変換処理を行うための構成
とリニアアレイ型多並列プロセッサ内部のブロック分け
された処理を示す図である。
とリニアアレイ型多並列プロセッサ内部のブロック分け
された処理を示す図である。
【図3】ノンインターレース信号に於ける走査線数変換
処理のフローチャート(1/4)の部分である。
処理のフローチャート(1/4)の部分である。
【図4】ノンインターレース信号に於ける走査線数変換
処理のフローチャート(2/4)の部分である。
処理のフローチャート(2/4)の部分である。
【図5】ノンインターレース信号に於ける走査線数変換
処理のフローチャート(3/4)の部分である。
処理のフローチャート(3/4)の部分である。
【図6】ノンインターレース信号に於ける走査線数変換
処理のフローチャート(4/4)の部分である。
処理のフローチャート(4/4)の部分である。
【図7】拡大ライン数変換の動作説明に用いる図であ
る。
る。
【図8】拡大ライン数変換の動作説明におけるローカル
メモリの内容を示した図である。
メモリの内容を示した図である。
【図9】縮小ライン数変換の動作説明に用いる図であ
る。
る。
【図10】縮小ライン数変換の動作説明におけるローカ
ルメモリの内容を示した図である。
ルメモリの内容を示した図である。
【図11】ステップST201及びステップST302
を説明する詳細なフローチャートである。
を説明する詳細なフローチャートである。
【図12】インターレース信号に於ける走査線数変換処
理のフローチャート(1/4)の部分である。
理のフローチャート(1/4)の部分である。
【図13】インターレース信号に於ける走査線数変換処
理のフローチャート(2/4)の部分である。
理のフローチャート(2/4)の部分である。
【図14】インターレース信号に於ける走査線数変換処
理のフローチャート(3/4)の部分である。
理のフローチャート(3/4)の部分である。
【図15】インターレース信号に於ける走査線数変換処
理のフローチャート(4/4)の部分である。
理のフローチャート(4/4)の部分である。
【図16】ステップST303を説明する詳細なフロー
チャートである。
チャートである。
【図17】ノンインターレース信号の2:3拡大ライン
数変換の原理説明に用いる図である。
数変換の原理説明に用いる図である。
【図18】キュービック関数の説明に用いる図である。
【図19】ノンインターレース信号の3:2縮小ライン
数変換の原理説明に用いる図である。
数変換の原理説明に用いる図である。
【図20】従来の走査線数変換装置のハードウェア構成
を示すブロック回路図である。
を示すブロック回路図である。
【図21】従来のハードウェア構成による走査線数変換
装置における2:3拡大ライン数変換の動作説明に用い
る図である。
装置における2:3拡大ライン数変換の動作説明に用い
る図である。
【図22】従来のハードウェア構成による走査線数変換
装置における3:2縮小ライン数変換の動作説明に用い
る図である。
装置における3:2縮小ライン数変換の動作説明に用い
る図である。
【図23】インターレース信号の2:3拡大ライン数変
換の原理説明に用いる図である。
換の原理説明に用いる図である。
【図24】インターレース信号の3:2縮小ライン数変
換の原理説明に用いる図である。
換の原理説明に用いる図である。
30 シリアル入力データ、31 メモリアドレスジェ
ネレータ、32 インストラクションジェネレータ、3
3 シリアル出力データ、40 要素プロセッサ、41
入力レジスタ、42 出力レジスタ、43 ローカル
メモリ、44 演算処理部、45 インストラクション
切り替えフラグ発生部、50 データ入力部、51 フ
ィールドメモリ、52 縮小画素数変換用出力スキップ
画素計算部、56 ディレイライン、57 走査線数変
換用キュービック補間演算処理部、58 縮小走査線数
変換用ライン位相計算部、59 ライン位相用レジス
タ、60 出力スキップライン計算部、61 出力スキ
ップライン用レジスタ、62拡大走査線数変換用ライン
位相計算部、63 入力スキップライン計算部、64フ
ィールドメモリ、65 データ出力部、66 プログラ
ムシーケンス制御信号、69 出力スキップライン制御
信号、70 入力スキップライン制御信号、71 画素
数変換処理部、72リニアアレイ型多並列プロセッサ、
100入力ライン信号、101,102,103,10
4ラインメモリ、105 係数発生器、106 コント
ローラ、107 加算器、108,110 フィールド
メモリ、109 出力ライン信号
ネレータ、32 インストラクションジェネレータ、3
3 シリアル出力データ、40 要素プロセッサ、41
入力レジスタ、42 出力レジスタ、43 ローカル
メモリ、44 演算処理部、45 インストラクション
切り替えフラグ発生部、50 データ入力部、51 フ
ィールドメモリ、52 縮小画素数変換用出力スキップ
画素計算部、56 ディレイライン、57 走査線数変
換用キュービック補間演算処理部、58 縮小走査線数
変換用ライン位相計算部、59 ライン位相用レジス
タ、60 出力スキップライン計算部、61 出力スキ
ップライン用レジスタ、62拡大走査線数変換用ライン
位相計算部、63 入力スキップライン計算部、64フ
ィールドメモリ、65 データ出力部、66 プログラ
ムシーケンス制御信号、69 出力スキップライン制御
信号、70 入力スキップライン制御信号、71 画素
数変換処理部、72リニアアレイ型多並列プロセッサ、
100入力ライン信号、101,102,103,10
4ラインメモリ、105 係数発生器、106 コント
ローラ、107 加算器、108,110 フィールド
メモリ、109 出力ライン信号
Claims (11)
- 【請求項1】 ディジタル化された2次元画像の1次元
方向の各画素に対応して配置すると共に上記1次元方向
の各画素データが時系列に順次入力する複数の要素プロ
セッサと、各要素プロセッサを共通に制御するための制
御手段とを備える画像信号処理装置であって、 上記1次元方向に配置された要素プロセッサの入力部及
び/又は出力部にて上記2次元画像データを格納するた
めのデータ格納手段を設け、 上記各要素プロセッサは、輝度及び色差の入力画素デー
タを走査線毎に格納して一時的に保存する一時保存手段
と、輝度及び色差の画素データからなる入力走査線デー
タを格納して上記一時保存手段に転送する入力走査線デ
ータ格納手段と、上記入力部前におかれたデータ格納手
段からの走査線データの読み出しスキップ情報を格納す
る入力スキップ走査線情報格納手段と、上記出力部後に
おかれたデータ格納手段への走査線データの書き込みス
キップ情報を格納する出力スキップ走査線情報格納手段
と、補間或いは間引きすべき輝度及び色差の画素データ
の走査線属性を表す走査線属性情報を格納する走査線属
性情報格納手段と、上記走査線属性情報に基づいて入力
或いは出力スキップ走査線を決定する算術演算手段と、
上記走査線属性情報に基づいて上記入力走査線データ又
は近傍の走査線データを用いた所定の演算を行い得られ
た走査線データを上記一時保存手段に保存する算術演算
手段と、上記一時保存手段から取り出された輝度及び色
差の走査線データを格納して出力する出力走査線データ
格納手段と、上記データ格納手段への上記2次元画像デ
ータの格納或いは取り出しのための制御信号を生成する
と共に入力画像の走査線毎に処理を切り替えるデータ格
納制御手段とを有してなることを特徴とする画像信号処
理装置。 - 【請求項2】 インターレース方式の画像信号に対し、
上記走査線属性情報は第一フィールドと第二フィールド
とで別々の初期値をもつことを特徴とする請求項1記載
の画像信号処理装置。 - 【請求項3】 ノンインターレース方式の画像信号に対
し、上記走査線属性情報は各フレームで一つの初期値を
もつことを特徴とする請求項1記載の画像信号処理装
置。 - 【請求項4】 上記入力スキップ走査線情報と上記出力
スキップ走査線情報と走査線数拡大用の走査線属性情報
と走査線数縮小用の走査線属性情報とをそれぞれ分けて
持つことで、縮小から拡大までの走査線数変換をリアル
タイムに行うことを特徴とする請求項1記載の画像信号
処理装置。 - 【請求項5】 上記データ格納手段の制御信号を上記走
査線数拡大用の走査線属性情報と走査線数縮小用の走査
線属性情報とから計算することで、縮小から拡大までの
走査線数変換を行うことを特徴とする請求項1記載の画
像信号処理装置。 - 【請求項6】 上記要素プロセッサ及び制御手段は、入
力画像の一走査線毎に処理を切り替えることを特徴とす
る請求項1記載の画像信号処理装置。 - 【請求項7】 上記入力スキップ走査線情報と上記出力
スキップ走査線情報は、上記走査線属性情報を元に計算
することを特徴とする請求項1記載の画像信号処理装
置。 - 【請求項8】 上記入力部前におかれるデータ格納手段
への入力画像データレートを上記出力部後におかれるデ
ータ格納手段の出力画像データレートとは独立に制御す
ることを特徴とする請求項1記載の画像信号処理装置。 - 【請求項9】 上記各要素プロセッサでは、輝度及び色
差の画素データに対してそれぞれ同一の処理を行うこと
を特徴とする請求項1記載の画像信号処理装置。 - 【請求項10】 上記各要素プロセッサでは、Y,U,
V或いはR,G,Bの各画素データに対してそれぞれ同
一の処理を行うことを特徴とする請求項1記載の画像信
号処理装置。 - 【請求項11】 上記各要素プロセッサは、上記走査線
属性情報を生成する走査線属性情報生成手段を備えるこ
とを特徴とする請求項1記載の画像信号処理装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9067069A JPH10262221A (ja) | 1997-03-19 | 1997-03-19 | 画像信号処理装置 |
US08/958,545 US6088062A (en) | 1996-10-29 | 1997-10-27 | Picture signal processing apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9067069A JPH10262221A (ja) | 1997-03-19 | 1997-03-19 | 画像信号処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10262221A true JPH10262221A (ja) | 1998-09-29 |
Family
ID=13334204
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9067069A Withdrawn JPH10262221A (ja) | 1996-10-29 | 1997-03-19 | 画像信号処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10262221A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006109173A (ja) * | 2004-10-06 | 2006-04-20 | Sony Corp | 画像フィルタ回路及び補間処理方法 |
JP2006217140A (ja) * | 2005-02-02 | 2006-08-17 | Olympus Corp | 画像解像度変換装置 |
-
1997
- 1997-03-19 JP JP9067069A patent/JPH10262221A/ja not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006109173A (ja) * | 2004-10-06 | 2006-04-20 | Sony Corp | 画像フィルタ回路及び補間処理方法 |
JP2006217140A (ja) * | 2005-02-02 | 2006-08-17 | Olympus Corp | 画像解像度変換装置 |
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JPH05292393A (ja) | 動画編集処理方式 |
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