JPH10262221A

JPH10262221A - 画像信号処理装置

Info

Publication number: JPH10262221A
Application number: JP9067069A
Authority: JP
Inventors: Mamoru Kano; 護加納
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1997-03-19
Filing date: 1997-03-19
Publication date: 1998-09-29

Abstract

(57)【要約】【課題】ノンインターレース画像、インターレース画
像における任意比率の走査線数変換を実現可能にし、設
計後のビット精度の変更或いは新たなフォーマットの仕
様の追加等にもソフトウエアの変更だけで柔軟に対応す
る。【解決手段】ＳＩＭＤ制御のリニアアレイ型多並列プ
ロセッサ１を使い、ソフトウェア処理だけで、ノンイン
ターレース画像やインターレース画像の任意比率の走査
線数変換処理を行う。具体的構成として、プロセッサ
（ＤＳＰ）７２は、入力部及び出力部におかれたフィー
ルドメモリ５１、６４に対するラインデータの書き込み
／読み出しスキップ情報と、ライン属性情報とを生成
し、これらに基づいて入力画像のライン毎に処理を切り
替える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、画素数変換処理や
走査線変換等の画像信号処理を行う画像信号処理装置に
関する。

【０００２】

【従来の技術】近年になって、半導体技術、半導体の処
理スピード性能の向上により、映像信号のディジタル信
号処理が行われるようになってきた。また、最近では画
像表示装置も従来のブラウン管に代わり、ＬＣＤ（Ｌｉ
ｑｕｉｄＣｒｙｓｔａｌＤｉｓｐｌａｙ：液晶ディ
スプレイ）表示装置やプラズマディスプレイ装置等に代
表される固定画素表示装置が広く普及しつつある。

【０００３】また、最近は、いわゆるＮＴＳＣ（Ｎａｔ
ｉｏｎａｌＴｅｌｅｖｉｓｉｏｎＳｙｓｔｅｍＣｏ
ｍｍｉｔｔｅｅ）信号、ＰＡＬ（ＰｈａｓｅＡｌｔｅ
ｒｎａｔｉｏｎｂｙＬｉｎｅ）信号などの標準テレ
ビジョン放送方式のみならず、ＨＤＴＶ（ＨｉｇｈＤ
ｅｆｉｎｉｔｉｏｎＴｅｌｅｖｉｓｉｏｎ）信号や、
ＶＧＡ（ＶｉｄｅｏＧｒａｐｈｉｃｓＡｒｒａｙ）
信号、ＳＶＧＡ（ＳｕｐｅｒＶＧＡ）信号、ＸＶＧＡ
（ｅｘｔｅｎｄｅｄＶＧＡ）信号など様々なフォーマ
ットの信号を表示できることが求められている。

【０００４】これら様々なフォーマットでは、それぞれ
扱う画素数がまちまちである。このようなそれぞれ画素
数が異なる各種のフォーマットの映像信号を表示する場
合、上記ブラウン管等のアナログ表示デバイスであれ
ば、１走査線時間当たりの画素数に応じて電子ビームの
偏向速度を変えてやれば済む。

【０００５】しかし、上記固定画素表示装置において
は、扱える画素数が固定しているため、上述のブラウン
管の場合のような従来のアナログ技術は使えない。その
ため、これら様々なフォーマットの信号を上述のような
固定画素数表示装置に対して表示させるためには、ディ
ジタル信号処理による任意サイズの画素数変換、或いは
走査線数変換が不可欠である。なお、画素数変換処理に
ついては、本件出願人は既に特願平８−２８７１０４号
の明細書及び図面や特願平９−４４４７１号の明細書及
び図面にて提案している。

【０００６】ここでは、インターレース画像とノンイン
夕一レス画像に於ける走査線数変換処理について述べ
る。

【０００７】走査線数変換とは、１垂直走査線期間にお
いて入力ライン数に対して出力ライン数を所望のライン
数に増減する処理であり、例えば入出力のライン数が同
じであるとした場合に、ライン数を増加させたならば入
力画像の垂直方向への拡大処理（拡大ライン数変換処
理）となり、逆にライン数を減少させたならば入力画像
の垂直方向への縮小処理（縮小ライン数変換処理）とな
り、つまり、ラインデータの補間処理を行うことを意味
する。

【０００８】このライン補間方法には様々な方法があ
り、大きく分けて以下の３つの方法が知られている。

【０００９】１、ニアリストネイバー補間法この方法は入力された１走査線分のデータから走査線数
変換後のラインの位置に最も近い位置にあるラインのデ
ータを拾い出すやり方であり、ハードウェア構成は極め
て簡単なロジック演算で実現できる。しかし、変換後の
画質はかなり悪化する。縮小時は細い線が消えてしまっ
たり、小さい図形がゆがみ、拡大時には周辺部にぎざぎ
ざが発生したりする。

【００１０】２、バイリニア補間法この方法は入力された１走査線分のデータから走査線数
変換後のラインの位置に最も近い位置にある２ラインの
データを拾い出し、その２ラインのデータから線形補間
するというもので、ニアリストネイバー法よりは画質の
劣化は少ない。しかし、２：１以下に縮小するとライン
ドロップアウトという現象が発生し、画質は一気に悪化
する。また、この手法は緩やかなローパスフィルタを施
していることになるため、垂直エッジ部分（横縞〉は特
にそうであるが、ややぼけた画質になる。また、ハード
ウェア的にはニアリストネイバー法に比較すれば一気に
複雑になる。

【００１１】３、フィルタスイッチング補間法この方式は、高画質の画像信号処理に用いられ、サイズ
の変換比にあわせたＦＩＲフィルタ（フイニットレスポ
ンスフィルタ）のディジタルフィルタを使って変換する
やりかたである。後述するキュービック補間法はこれに
属するものである。従来ハードウェアでこれを実現しよ
うとすると、飛躍的に複雑で、大規模なものになるた
め、バイリニア補間法で行うのがほとんどであった。

【００１２】以下ではフィルタスイッチング補間法の一
例として後述するキュービック補間関数を用いて走査線
数補間補間を行う手法を説明する。

【００１３】始めに、ノンインターレース画像の走査線
数変換について述べる。ノンインターレース画像ではフ
レーム周期の処理であり、走査線数変換後もノンインタ
ーレースであれば、第一フィールドと第二フィールドで
処理を分ける必要がないのでインターレース画像の処理
に比べれば比較的簡単である。まずは考え方の概略を示
すためノンインターレースの入力信号を例にして説明す
る。

【００１４】例えば入力ライン２本に対して出力ライン
３本を作り出すような２：３拡大ライン数変換の原理に
ついて説明する。

【００１５】図１７には上記２：３拡大ライン数変換の
原理を説明するための図を示す。なお、この図１７で
は、各入力ラインの値をそれぞれＲ_i-1，Ｒ_i+1，
Ｒ_i+2，Ｒ_i+3，・・・とし、各出力ラインの値をそれぞ
れＱ_i，Ｑ_i+1，Ｑ_i+2，Ｑ_i+3，・・・として表してい
る。また、図１７中のＰ₁，Ｐ₂，Ｐ₃，Ｐ₁，・・・は、
入力ラインと出力ラインの位相のずれ（ライン位相情
報）を表している。

【００１６】ここで、上記２：３拡大ライン数変換にお
いては、この図１７のように入力ライン２本に対して出
力ライン３本を作り出すようにしており、入力ラインと
出力ラインの関係は、出力ラインの値がその近傍の入力
ラインから計算されるという関係になっている。上記出
力ラインを生成するための上記近傍範囲としてどのくら
いまでの範囲を使用するか、或いは入力ラインから補間
により出力ラインを計算する際の各係数の値としてどの
ような係数値を使用するかなどにより、様々な補間法が
存在するが、以下の説明では、上記近傍範囲として４点
（４ライン分）の範囲から補間するキュービック補間を
例に挙げる。

【００１７】上記キュービック補間にて使用されるキュ
ービック補間関数Ｃｕｂ（ｘ）を図１８に示し、その関
数式を式（１）に示す。ただし、式（１）に示されるキ
ュービック補間関数の横軸は原画像をディジタル信号に
サンプリングする際のサンプリング間隔で正規化されて
いるものとする。

【００１８】

【数１】

【００１９】拡大ライン数変換の場合、各出力ラインの
補間値は、入力４ラインの値とキュービック関数との畳
み込み演算で表され、出力ラインの補間値は次式（２）
のように表すことができる。

【００２０】

【数２】

【００２１】この式（２）の各係数Ｃｕｂ（ｘ）は前記
キュービック補間関数から計算される値であり、これ
は、求めるべき出力ラインが入力ラインに対して、どれ
だけずれているかを示す位相から計算される。例えば、
図１７に示す２：３の拡大ライン数変換の場合、上記Ｑ
ｉの出力ラインの位相はその近傍の入力ライン（例えば
Ｒ_iの入力ライン）の位相と一致しているのでその位相
情報Ｐ₁はゼロとなり、同様に上記Ｑ_i+1の出力ラインの
位相はその近傍の入力ライン（例えばＲ_iの入力ライ
ン）の位相から２／３ずれているのでそのライン位相情
報Ｐ₂は２／３となり、上記Ｑ_i+2の出力ラインの位相は
その近傍の入力ライン（例えばＲ_i+1の入力ライン）の
位相から１／３ずれているのでそのライン位相情報Ｐ₃
は１／３となるので、上記式（２）は式（３）のように
書き換えることができる。

【００２２】

【数３】

【００２３】上記Ｃｕｂ（ｘ）及び入力ラインの各値Ｒ
_i‐₁、Ｒ_i、Ｒ_i+1、Ｒ_i+2はそれぞれ既知の値であるの
で、この式（３）から各出力ラインの補間データが計算
できる。例えば、上記Ｑｉの出力ラインに限っていえ
ば、前記式（１）より、Ｃｕｂ（−１）＝０、Ｃｕｂ
（０）＝１、Ｃｕｂ（１）＝０、Ｃｕｂ（２）＝０なの
で、次式（４）に示す通りとなり、入力ラインの値その
ものとなる。

【００２４】

【数４】

【００２５】以上、２：３拡大ライン数変換の場合を例
にとって説明したが、任意の拡大比率でも同様であり、
出力ラインの位相さえわかれば、その位相によって式
（１）からキュービック関数の各係数を求め、補間ライ
ン近傍の入力ライン４点と畳み込み演算を行えばよい。

【００２６】次に、例えば入力ライン３個に対して出力
ライン２個を作り出すような３：２縮小ライン数変換の
原理について説明する。

【００２７】図１９には上記３：２縮小ライン数変換の
原理を説明するための図を示す。なお、この図１９にお
いても前記図１７と同様に、各入力ラインの値をそれぞ
れＲ_i‐₁，Ｒ_i，Ｒ_i+1，Ｒ_i+2，Ｒ_i+3，・・・とし、各
出力ラインの値をそれぞれＱ_i，Ｑ_i+1，Ｑ_i+2，・・・
として表している。また、図１９の中のＰ₁，Ｐ₂，
Ｐ₁，・・・も、入力ラインと出力ラインの位相のずれ
（ライン位相情報）を表している。

【００２８】ここで、上記３：２縮小ライン数変換にお
いても、前記拡大ライン数変換同様に入力ラインと出力
ラインの関係は、出力ラインの値がその近傍の入力ライ
ンから計算されるという関係になっている。この３：２
縮小ライン数変換でも、上述同様に出力ライン（補間ラ
イン）をその近傍の入力ライン４点からの補間により計
算するキュービック補間を説明する。

【００２９】すなわち、この図１９の縮小ライン数変換
の場合、各出力ラインの補間値（例えばＱ_i、Ｑ_i+1）の
補間式は、以下の式（５）のようになる。

【００３０】

【数５】

【００３１】当該縮小ライン数変換においても、上記式
（５）の各係数Ｃｕｂ（ｘ）は前記キュービック関数式
（１）から計算される値であり、これは、求めるべき出
力ラインが入力ラインに対し、どれだけずれているかを
示す位相から計算される。上記図１９に示す３：２縮小
ライン数変換の場合、上記Ｑｉの出力ラインの位相はそ
の近傍の入力ライン（例えばＲ_iの入力ライン）の位相
と一致しているのでそのライン位相情報Ｐ₁はゼロとな
り、同様に上記Ｑ_i+1の出力ラインの位相はその近傍の
入力ライン（例えばＲ_i+1の入力ライン）の位相から１
／２ずれているのでその位相情報Ｐ₂は１／２となるの
で、上記式（５）は次式（６）のように書き換えること
ができる。

【００３２】

【数６】

【００３３】上記Ｃｕｂ（ｘ）及び入力ラインの各値Ｒ
_i-1、Ｒ_i、Ｒ_i+1、Ｒ_i+2、・・・はそれぞれ既知の値で
あるので、この式（６）から各出力ラインの補間データ
が計算できる。例えば、上記Ｑｊの出力ラインに限って
いえば、前記式（１）より、Ｃｕｂ（−１）＝０、Ｃｕ
ｂ（０）＝１、Ｃｕｂ（ｌ）＝０、Ｃｕｂ（２）＝０な
ので、次式（７）に示す通りとなり、入力ラインの値そ
のものとなる。

【００３４】

【数７】

【００３５】以上、３：２縮小ライン数変換の場合を例
にとって説明したが、任意の縮小比率でも同様であり、
出力ラインの位相さえわかれば、その位相によって前記
式（１）からキュービック関数の各係数を求め、補間ラ
イン近傍の入力４ラインの畳み込み演算を行えばよい。

【００３６】従来は、上述したようなライン数変換を、
例えば図２０に示すようなハードワイアード構成で実現
している。なお、ライン数変換に於いては画素数変換の
ように輝度信号とクロマ信号をクロマのフォーマットに
よって区別する必要はなく、輝度信号用と、クロマ信号
用は同じ回路でよい。

【００３７】この図２０に示す構成において、直列接続
されたラインメモリ１０１〜１０４は、それぞれ供給さ
れたデータを１走査線分ずつ遅延するものであり、した
がって、これらにより４段のラインメモリが構成されて
いる。これらラインメモリ１０１〜１０４では、入力シ
フトコントロール信号ＩＥが“Ｈ”レベルのときに、入
力端子１００から供給された１ライン分の入力データを
遅延させて、それぞれ１走査線時間シフトした画像デー
タを出力する。一方、これらレジスタ１０１〜１０４に
おいて、入力シフトコントロール信号ＩＥが“Ｌ”レベ
ルの場合にはシフトせず前のライン値を保持する。上記
名レジスタ１０１〜１０４にてそれぞれラインシフトさ
れて得られた各画像データは、それぞれ対応する乗算器
１１１〜１１４に送られる。

【００３８】また、キュービック係数発生器１０５は、
ライン毎にキュービック係数Ｃ₁〜Ｃ₄を発生し、これら
キュービック係数Ｃ₁〜Ｃ₄をそれぞれ対応する乗算器１
１１〜１１４に対して乗算係数として供給する。したが
って、これら乗算器１１１〜１１４では、上記キュービ
ック係数発生器１０５で発生したキュービック係数と、
上記名シフトレジスタ１０１〜１０４にてそれぞれシフ
トされた入力ラインデータとをかけ算する。ただし、キ
ュービック係数発生器１０５で発生したキュービック係
数Ｃ₁〜Ｃ₄の値はライン毎に切り替わり、１ライン中で
は同じ値である。この乗算器１１１〜１１４の乗算結果
は、加算器１０７により加算され、フィールドＦＩＦＯ
（先入れ先出し）メモリ１０８に入力される。

【００３９】当該フィールドＦＩＦＯメモリ１１０は、
拡大ライン数変換処理の場合に必要なラインデータを飛
び飛びに出力するために設けられているものであり、当
該拡大ライン数変換の場合にコントローラ１０６から供
給される入力スキップラインコントロール信号ＳＣＩに
基づいてラインデータ出力するか前のラインの値を保持
するかを切り替え、ラインメモリ１０１に出力する。な
お、フィールドＦＩＦＯメモリ１１０は、縮小ライン数
変換処理の場合には単なるフィールドＦＩＦＯメモリと
して用い、単なるディレイ素子である。

【００４０】当該フィールドＦＩＦＯメモリ１０８は、
縮小ライン数変換処理の場合にラインデータを飛び飛び
に出力するために設けられているものであり、当該縮小
ライン数変換の場合にコントローラ１０６から供給され
る出力スキップラインコントロール信号ＳＣＯに基づい
て飛び飛びにラインデータをスキップして、出力端子１
０９に出力する。なお、ＦＩＦＯメモリ１０８は、拡大
ライン数変換処理の場合には単なるＦＩＦＯメモリとし
て用い、単なるディレイ素子である。

【００４１】コントローラ１０６は、拡大或いは縮小ラ
イン数変換を行う際の変換比率に基づいて、出力ポート
メモリである上記ＦＩＦＯメモリ１０８の出力スキップ
ラインコントロール信号ＳＣＯ及びラインメモリ１０１
〜１０４の入力シフトラインコントロール信号ＩＥの生
成、さらにキュービック係数発生器１０５のためのタイ
ミングコントロールを行うものである。

【００４２】図２１は上記図２０のハードウェア構成に
おける２：３拡大ライン数変換処理時のライン配置とキ
ュービック係数Ｃ₁，Ｃ₂，Ｃ₃，Ｃ₄との関係を示してお
り、当該２：３拡大ライン数変換処理を行う場合にはこ
の図２１に示すように、上記入力シフトコントロール信
号ＩＥによって３ライン分入力ラインデータをシフト
し、１ライン前のラインデータをシフトしないという操
作を繰り返す。図２０の各乗算器１１１〜１１４への入
力データＤ₁，Ｄ₂，Ｄ₃，Ｄ₄は、この図２１の乗算器入
力Ｄ₁，Ｄ₂，Ｄ₃，Ｄ₄のようになり、式（８）に示すよ
うに、これら乗算器入力とキュービック係数Ｃ₁，Ｃ₂，
Ｃ₃，Ｃ₄との畳み込み演算を行うことで所望の結果が得
られる。

【００４３】

【数８】

【００４４】なお、ここでは簡単のため、２：３拡大ラ
イン数変換の例を示したが、任意の拡大比率の場合は、
タイミング制御が異なるだけで原理は同じであるので、
それらの説明については割愛する。

【００４５】また、図２２には上記図２０のハードウエ
ア構成における３：２縮小ライン数変換処理時のライン
配置とキュービック係数Ｃ₁，Ｃ₂，Ｃ₃，Ｃ₄との関係を
示している。なお、図中Ｓｋｉｐはスキップされる出力
ラインを示している。当該縮小ライン数変換処理の場合
には、前記拡大ライン数変換の時と異なり、上記入力シ
フトコントロール信号ＩＥは常時“Ｌ”レベルとなさ
れ、入力ラインデータは各レジスタ１０１〜１０４にそ
のまま入ってくるため、各乗算器１１１〜１１４の入力
データＤ₁〜Ｄ₄は図２２の乗算器入力Ｄ₁〜Ｄ₄のように
なり、これとキュービック係数Ｃ₁〜Ｃ₄の畳み込み演算
の式（８）を行うことで所望の結果が得られる。ただ
し、当該３：２縮小ライン数変換の場合には、出力され
る３ラインに対して、入力の１ラインが不要になるの
で、当該不要なラインは前記フィールドＦＩＦＯメモリ
１０８に対する書き込みをコントロールすることによっ
てスキップする。このための制御信号が図２２に示すよ
うな出力ラインのスキップコントロール信号ＳＣＯとな
る。すなわち、この出力スキップラインコントロール信
号ＳＣＯは、”Ｈ”レベルのときラインスキップし、”
Ｌ”レベルのときラインスキップしない、というように
フィールドＦＩＦＯメモリ１０８を制御するための信号
である。

【００４６】なお、ここでは簡単のため、３：２縮小ラ
イン数変換の例を示したが任意の縮小比率の場合、その
タイミング制御が異なるだけで原理は同じであるのでこ
こではそれらについての説明は割愛する。

【００４７】以上は、入力信号が順次走査のいわゆるノ
ンインターレース信号の場合の例であり、飛び越し走査
のいわゆるインターレース信号では画面に対して走査線
の位置は第一フィールドと第二フィールドで異なること
になるので、補間の係数セットは第二フィールド用、第
一フィールド用とそれぞれ異なってくる。従って、実際
の制御系はもっと複雑な構成であり、当然比率が異なれ
ば係数も異なってくるので、それに応じて入力スキップ
するラインや、出力スキップするラインも変化する。そ
こで、補間係数とスキップライン情報はそれぞれのフィ
ールドで独立に計算する必要がある。

【００４８】次に、インターレース信号の走査線数変換
について説明する。

【００４９】前記２：３拡大走査線数変換では、第一フ
ィールドの補間式は、入力がノンイン夕一レース信号の
式（３）と同じである。インターレース信号では図２３
の第一フィールド入力ライン信号１２１と第二フィール
ド入力ライン信号１２３、及び第一フィールド出力ライ
ン信号１２２と第二フィールド出力ライン信号１２４の
ように、第一フィールドと第二フィールドでは必ず位相
が１／２ずれた関係、つまり第一フィールドのラインと
ラインのちょうど真ん中に第二フィールドのラインが入
らなければならない。このため、２：３拡大走査線数変
換の第二フィールドでは各補間ラインの位相情報は図２
３のＰ₄，Ｐ₅，Ｐ₆となり、それぞれの位相情報は５／
７、１／２、１／７となるので上記式（３）と同様にし
て各ラインの補間値を示すと以下の式（９）のように書
ける。

【００５０】

【数９】

【００５１】ここで、添え字ｊは第二フィールドを表し
ており、第一フィールドの添え字ｉと区別する。この式
からもわかるとおり、キュービック係数と補間に必要な
ラインは第一フィールドのものと第二フィールドのもの
では全く関連づけされていないため、イン夕ーレース形
式の画像信号に対しではそれぞれ別々に計算する必要が
ある。

【００５２】同様に、３：２縮小走査線数変換では、第
一フィールドの補間式は、入力がノンインターレース信
号の式（６）と同じである。この場合も図２４に示すよ
うに第一フィールド入力ライン信号１２５と第二フィー
ルド入力ライン信号１２７、及び第一フィールド出力ラ
イン信号１２６と第二フィールド出力ライン信号１２８
のように、第一フィールドと第二フィールドでは必ず位
相が１／２ずれた関係、つまり第一フィールドのライン
とラインのちょうど真ん中に第二フィールドのラインが
入らなけらばならない。このため、３：２縮小走査線数
変換の第二フィールドでは各補間ラインの位相情報は図
２４のＰ₃，Ｐ₄となり、それぞれの位相情報はｌ／４、
３／４となるので上記数６と同様にして各ラインの補間
値を示すと以下の式（１０）のように書ける。

【００５３】

【数１０】

【００５４】この場合も第二フィールドに関してはキュ
ービック係数セットは全く第一フィールドと異なるため
それぞれ別々に計算する必要がある。

【００５５】走査線数変換処理では、従来より上述した
ようないわゆるＡＳＩＣ（ＡｐｐｌｉｃａｔｉｏｎＳ
ｐｅｃｉｆｉｃＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉ
ｔ：特定用途向けＩＣ）等のハードウエアによる高速積
和回路を用いて実現されてきた。

【００５６】

【発明が解決しようとする課題】以上のように走査線変
換では入力信号がノンインターレースであるかインター
レースであるかによって、さらにインターレースの場合
は各フィールド毎に補間係数やスキップラインは全く異
なる。本キュービック補間のような多タップの係数から
計算される補間演算をＡＳｌＣで実現するには、回路規
模の点でどうしても自由度の少ない、ある固定された変
換比率となるか、或いは多くても数種類程度の変換比率
を切り替えて使用するというような方式に限定せざるを
得ない。

【００５７】様々な比率に対応するため、さらには各種
のフォーマットに対応するため、或いは設計後のビット
精度の変更、比率変換アルゴリズムの変更等のフレキシ
ビリティー等の点でこれをＡＳｌＣのようなハードウェ
アだけで行うことは困難である。

【００５８】また、ＡＳｌＣでリアルタイムに回路構成
上複雑な上記フィルタスイッチング補間法で、水平、垂
直の変換を変えようとすることも事実上不可能といって
よい。

【００５９】走査線数変換では外部に画像信号を蓄える
ためのフィールドメモリが必要になるわけだが、インタ
ーレース信号では各フィールド毎にこのフィールドメモ
リからそれぞれのフィールドで補間に必要なデータだけ
を読み書きを行いつつ、補間すべきラインの位相にあっ
たものを取り出し、それに見合った補間係数との畳込み
を行うのは、ある固定された比率以外では外部のメモリ
コントロールとタイミング同期をあわせる点でも困難で
ある。さらに入力信号がインターレースの場合は、変換
比率の応じて第一フィールドの出力と第二フィールドの
出力の位相を合わせるのが困難である。

【００６０】そこで、本発明は、ノンインターレース画
像のみならず、インターレース画像における任意比率の
走査線数変換のためのディジタル信号処理を実現可能に
し、さらには設計後のビット精度の変更、或いは新たな
フォーマットの仕様の追加等にもソフトウエアの変更だ
けで柔軟に対応できる走査線数変換を可能にする画像信
号処理装置を提供することを目的とする。

【００６１】

【課題を解決するための手段】本発明は、ＳＩＭＤ制御
される複数の要素プロセッサと各要素プロセッサの入力
部及び／又は出力部にて２次元画像データを格納するた
めのデータ格納手段とを有する画像信号処理装置であっ
て、各要素プロセッサは、入力画素データを走査線毎に
一時的に保存する一時保存手段と、入力走査線データを
一時保存手段に転送する入力走査線データ格納手段と、
入力部及び出力部におかれたデータ格納手段に対する走
査線データの書き込み／読み出しスキップ情報を格納す
るスキップ走査線情報格納手段と、補間或いは間引きす
べき画素データの走査線属性報を格納する走査線属性情
報格納手段と、走査線属性情報に基づいて入力或いは出
力スキップ走査線を決定する算術演算手段と、走査線属
性情報に基づいて入力走査線データ又は近傍走査線の走
査線データを用いて演算した走査線データを一時保存手
段に保存する算術演算手段と、一時保存手段からの走査
線データを格納して出力する出力走査線データ格納手段
と、データ格納手段へのデータ格納或いは取り出しのた
めの制御信号を生成すると共に入力画像の走査線毎に処
理を切り替えるデータ格納制御手段とを有してなること
により上述した課題を解決する。

【００６２】すなわち、本発明によれば、ノンインター
レース画像のみならず、インターレース画像でもリアル
タイムで任意比率の走査線数変換処理をＳＩＭＤ制御の
リニアアレイ型名並列プロセッサを使い、ソフトウェア
処理だけで実現可能とし、変換比率はリアルタイムに変
更可能である。また、外部に置かれたフィールドメモリ
のコントロール信号もＳＩＭＤ制御のリニアアレイ型名
並列プロセッサにて計算することで、外部メモリコント
ロール回路を不要とし、リアルタイムに変換比率を変え
ることを可能にする。

【００６３】

【発明の実施の形態】以下、本発明の好ましい実施の形
態について、図面を参照しながら説明する。

【００６４】ここで、ディジタル映像信号として、いわ
ゆる４：４：４フォーマット、４：２：２フォーマッ
ト、４：１：１フォーマット等様々なフォーマットが存
在するが、走査線数変換に限っていえば、輝度信号もク
ロマ信号も同じ処理を行えばよいため、以下では輝度信
号を例にして説明する。なお、画素数変換処理では輝度
信号とクロマ信号とでフォーマットによってそれぞれの
処理が違う。

【００６５】本発明の実施の形態にかかる画像信号処理
装置では、前述したハードウェア構成による走査線数変
換のためのディジタル信号処理の問題点を打破するた
め、前記ＡＳｌＣのようなハードワイアード構成ではな
く、ＤＳＰ（ｄｉｇｉｔａｌｓｉｇｎａｌｐｒｏｃｅ
ｓｓｏｒ）を用いたソフトウェアプログラムにて、当該
ディジタル信号処理を実現するようにしている。

【００６６】このように、ディジタル信号処理をソフト
ウエアプログラムにて行うことにより、仕様変更にも柔
軟に対応でき、ソフトウェアプログラムを書き換えるだ
けで様々な異なる信号処理を切り替えて実行することを
可能にしている。また、仕様の変更に対しても、ハード
ウェアは一切変更する必要がないので、いわゆるＴＡＴ
（Ｔｉｍｅ−ＡｘｉｓＴｒａｎｓｆｏｒｍＳｙｓｔ
ｅｍ）期間を従来に比べかなり短縮することが可能とな
る。

【００６７】前述したノンインターレース信号或いはイ
ンターレース信号の走査線数変換処理をソフトウェアプ
ログラムにて実現するためのＤＳＰとして、例えばいわ
ゆるリニアアレイ型多並列プロセッサの基本的内部構成
及び基本動作を、以下に説明する。

【００６８】上記リニアアレイ型多並列プロセッサと
は、例えば図１に示すように、入力画素の１画素に相当
する要素プロセッサ４０を一次元に１走査線分並ベ、こ
れら１走査線毎に並列処理することを特徴とするもので
ある。

【００６９】この図１において、入力端子３０に供給さ
れた時系列の入力画素データであるシリアル入力データ
ＳＩＤは、各要素プロセッサ４０の入力レジスタ４１に
入力された後、データを一時的に保存するためのローカ
ルメモリ４３に転送される。また、上記ローカルメモリ
４３のメモリアドレスを発生するメモリアドレスジェネ
レータ３１とインストラクションジェネレータ３２は、
全ての要素プロセッサ４０に対して共通な制御、すなわ
ちいわゆるＳＩＭＤ（ＳｉｎｇｌｅＩｎｓｔｒｕｃｔ
ｉｏｎＭｕｌｔｉｐｌｅＤａｔａＳｔｒｅａｍ）
制御を行う。

【００７０】このように、リニアアレイ型多並列プロセ
ッサの特徴でもあるが、一旦リニアアレイ型多並列プロ
セッサ（ＤＳＰ）内部に取り込まれたデータは、１走査
線分に相当する全ての要素プロセッサ４０について同じ
処理が施される。具体的に言うと、各要素プロセッサ４
０のローカルメモリ４３に転送されたデータは、それぞ
れ演算処理部４４との間で前記補間に必要な演算が施さ
れた後、出力レジスタ４２に送り込まれ、最終的にこれ
ら各要素プロセッサ４０の各出力レジスタ４２から出力
されることで、当該リニアアレイ型多並列プロセッサか
らは１走査線分の補間画素データが出力画素データ（シ
リアル出力データＳＯＤ）として取り出されることにな
る。

【００７１】また、各要素プロセッサ４０の一つ一つ
は、上述したように１走査線の各画素に対応しており、
各要素プロセッサ４０はそれぞれ左右近傍の他の要素プ
ロセッサ４０のローカルメモリ４３内のデータにアクセ
ス可能な構造になっている。このような構造を有するこ
とで、当該リニアアレイ型多並列プロセッサでは、各要
素プロセッサ４０のローカルメモリ４３に書き込まれた
全体で１走査線分の画素データに対して、その左右近傍
のデータをロードでき、これらデータをそれぞれの演算
処理部４４との間で送受して演算することにより、いわ
ゆる水平方向のＦＩＲフィルタ（非巡回型フィルタ）も
実現できるようになっている。

【００７２】また、当該リニアアレイ型多並列プロセッ
サでは、全体として１走査線分の画素データを各要素プ
ロセッサ４０のローカルメモリ４３に離散的に記憶で
き、したがって、例えば入力時に要素プロセッサ４０の
１個おきに画素データを記憶することも可能である。同
様に、当該リニアアレイ型多並列プロセッサでは、各要
素プロセッサ４０の各ローカルメモリ４３に記憶した全
体として１走査線分に相当する画素データを、離散的に
出力することも可能である。

【００７３】本発明実施の形態の走査線数変換処理で
は、本発明の特徴の一つであるリアルタイムな走査線数
変換が可能である。この場合は入出力のスキップ機能は
外部のフィールドＦｌＦＯメモリ等で調整すればよく、
この制御用信号はライン属性情報に基づいてライン属性
情報の計算と同時に求めることが可能である。

【００７４】また、演算処理自体は輝度信号とクロマ信
号とで区別する必要はなく、同じ処理で行うことができ
る。

【００７５】入力ライン近傍の４ラインデータとライン
位相情報からのキュービック係数との畳み込み演算から
補間すべきラインを計算する。走査線数変換処理では入
力スキップライン情報、出力スキップライン情報、ライ
ン位相情報は毎ライン計算し、前記ライン位相情報につ
いては拡大用と縮小用と２種類の位相情報のためのレジ
スタを持つ。このようにライン位相情報を拡大用、縮小
用の２種類を持つことで縮小から拡大まで任意の比率変
換を可能としている。また、この２種類の位相情報から
求められる入力スキップライン制御信号と出力スキップ
ライン制御信号で外部のフィールドメモリと当該リニア
アレイ型多並列プロセッサ自体の処理プログラムを制御
し、プログラムはインストラクション切り替えフラグ発
生部４５からのフラグにより入力ライン毎に切り替える
ことが可能な構造になっている。

【００７６】図２に当該リニアアレイ型多並列プロセッ
サを用いて走査線数変換処理を行う場合の構成を示す。
当該リニアアレイ型多並列プロセッサはそもそもハード
ウエアでなく、ソフトウェアだけで構成されるため実際
の実現方法は異なるが、内部の各信号処理の一つ一つを
ブロック分けすると図２のようになり、以下では走査線
数変換処理についてその実現例を説明する。

【００７７】次に具体的に走査線数変換を実現する手法
を説明する。本発明にかかる走査線数変換の方式では、
入力信号がノンインターレースでもインターレースであ
っても補間演算処理自体は同じでよく、ライン位相情報
の初期値の与え方とプログラムの切り替え制御が異なる
だけである。

【００７８】即ち、ノンインターレース信号の時はフレ
ームライン位相情報の初期化は１フレームの始めに１回
行い、この初期値をゼロとする。これに対しインターレ
ース信号では、各フィールドの始めに１回ライン位相情
報を初期化するが、これを以下の式（１１）に示すよう
に第一フィールドと第二フィールドとで違う値を設定す
る。

【００７９】ここで走査線数変換の変換比率をＮ：Ｍと
する。但し、Ｎ及びＭは正の整数であり、Ｍ＞Ｎで拡大
走査線数変換、Ｍ＜Ｎで縮小走査線数変換、Ｍ＝Ｎで等
倍変換となる。このとき、インターレース信号での第一
フィールドのライン初期位相情報Ｐｈ_{init odd}と第二フ
ィールドのライン初期位相情報Ｐｈ_{init even}とは次の
ようになる。

【００８０】

【数１１】

【００８１】これに対し、ノンインターレース信号で
は、ライン初期位相情報Ｐｈ_{init frm}は、次式（１２）
となる。

【００８２】

【数１２】

【００８３】以上のことをふまえて、まず、ノンインタ
ーレース信号についてＳＩＭＤリニアアレイ型多並列プ
ロセッサＤＳＰでの走査線数変換の詳細フロチャートを
図３、図４、図５、図６に示す。

【００８４】図３において、先ず、ステップＳＴ２００
で走査線数変換の変換比率Ｎ：Ｍが設定される。但し、
Ｎ及びＭは正の整数であり、Ｍ≧Ｎで拡大走査線数変
換、Ｍ＜Ｎで縮小走査線数変換となる。変換比率１：１
の等倍変換は拡大変換に含めることとする。

【００８５】次のステップＳＴ２０１は、画像の１フレ
ームの最初のラインに対して実行される。ここでは入力
スキップラインの計算に使われるライン位相情報用レジ
スタｄ_phiと、出力スキップラインの計算に使われるラ
イン位相情報用レジスタｄ_phoの値の初期化を行う。た
だし、リニアアレイ型多並列プロセッサ内での処理の遅
延時間がある為に、その遅延を補償するためにライン位
相情報用レジスタｄ_phoの値は０で、ライン位相情報用
レジスタｄ_phiは遅延時間に応じたオフセット位相を持
たせることを行う。つまり、拡大の場合には当核リニア
アレイ型多並列プロセッサにて入力部におかれたフィー
ルドメモリ５１から当該リニアアレイ型多並列プロセッ
サ７２へ入力するかしないかを計算する訳であるが、そ
の決定はキュービック補間演算を行う前に予め定まって
いなければならない。時間軸で考えると、リニアアレイ
型多並列プロセッサ７２内での信号の遅れがあるため、
先に入力スキップするかしないかが定まって、その後補
間することになり、時間的には未来の予測となってしま
う。そのためにこの遅れ時間を前もって補正しておくこ
とで、あたかもリニアアレイ型多並列プロセッサ７２内
での遅れがないようにしている。この処理ステップＳＴ
２０１の詳細は後述する。なお、この”遅れ”について
はプログラムが定まれば一意的に定まる。

【００８６】ステップＳＴ２０２では、次ラインの１ラ
イン分の画素データの入力が可能か否かの判別を行い、
当該次ラインの画素データの入力が可能となるまでこの
判断を繰り返す。当該ステップＳＴ２０２にて次ライン
の画素データの入力が可能になると、次のステップＳＴ
２０３で１ライン分の画素データの入力が行われる。

【００８７】ステップＳＴ２０４では、後述する入力ス
キップライン制御信号Ｆ_ISLに従い、もしも入力スキッ
プライン制御信号Ｆ_ISLの値が０ならば、ステップＳＴ
２０３で入力した１ライン分のデータ７３を補間元のデ
ータが格納されているローカルメモリ上の信号用（４
Ｈ）ディレイライン５６に格納する（ステップＳＴ２０
５）。逆に、入力スキップライン制御信号Ｆ_ISLの値が
１ならば、このラインは不要とみなし、信号用（４Ｈ）
ディレイライン５６には格納されず、そのデータ７３は
破棄され、ステップＳＴ２０６に進む。

【００８８】この入力スキップライン制御信号Ｆ_ISLは
拡大走査線数変換の際に意味をもつものであり、図７に
拡大変換時の入力スキップライン制御信号Ｆ_ISLとフィ
ールドメモリ５１のデータとの関係を図示する。この図
７のＬ_inがスキップされるラインを示しており、即ち、
入力スキップライン制御信号Ｆ_ISLの値が１の時にはフ
ィールドメモリ５１の出力を止めてリニアアレイ型多並
列プロセッサ７２内にデータを取り込まないようにし、
値が０の時にはフィールドメモリ５１からのデー夕をリ
ニアアレイ型多並列プロセッサ７２内に取り込み、補間
演算に必要な信号用（４Ｈ）ディレイライン５６に格納
する。なお、入力スキップライン制御信号Ｆ_ISLの極性
は値が１でスキップ、値が０でスキップしないとしてい
るが、フィールドメモリ５１への制御信号の極性が逆な
らば反転する必要がある。

【００８９】図２中の信号用（４Ｈ）ディレイライン５
６の制御信号ＧＲＬは、グローバルローテーションを表
しており、値が１でそれぞれのラインデータを１ライン
ずつディレイし、値が０でディレイしないことを示す。
これはライン単位の処理であり、当該リニアアレイ型多
並列プロセッサ７２においてはローカルメモリ内のデー
タを移動させることであるのでわずか数十ステップのイ
ンストラクションで済む。

【００９０】以上の結果、信号用ディレイライン５６に
は、キュービック補間に必要な４ラインのデータが得ら
れることとなる、例えば図７の場合、ローカルメモリ５
６（すなわち図２の信号用ディレイライン５６）には図
８に示す各ラインのデータが格納される。なお、この図
８は、当該拡大走査線数変換時の他のローカルメモリ６
０（すなわち図２の出力スキップライン計算部６０が備
えるレジスタ）とローカルメモリ６２（すなわち図２の
ライン位相計算部６２が備えるレジスタ）の内容も示し
ている。

【００９１】出力スキップライン制御信号Ｆ_OSLは縮小
走査線数変換の際に意味をもつものであり、図９に縮小
変換時の出力スキップライン制御信号Ｆ_OSLとフィール
ドメモリ６４のデータとの関係を図示する。図９のＬ
_outがスキップきれるラインを示しており、即ち、出力
スキップライン制御信号Ｆ_OSLの値が１の時にはフィー
ルドメモリ６４への入力データ（出力データ７４）を取
り込まないようにし、値が０の時には出力データ７４を
取り込む。なお、入力スキップライン制御信号の極性は
値が１でスキップ、値が０でスキップしないとしている
が、フィールドメモリ６４の制御信号の極性が逆ならば
反転する必要がある。この時の各ローカルメモリの内容
を図１０に示す。すなわち、この図１０には、縮小走査
線数変換時のローカルメモリ５６（すなわち図２の信号
用ディレイライン５６）と、ローカルメモリ６０（すな
わち図２の出力スキップライン計算部６０が備えるレジ
スタ）とローカルメモリ６２（すなわち図２のライン位
相計算部６２が備えるレジスタ）の内容を示している。

【００９２】ステップＳＴ２０６では出力スキップライ
ン位相情報用レジスタｄ_phoの値からキュービック係数
を計算する。即ち、上記式（１）を用いた計算を行う。
ここで、ライン位相情報を表すものとしては出力スキッ
プライン位相情報用レジスタｄ_phoに格納された値以外
に入力スキップライン位相情報用レジスタｄ_phiに格納
された値があるが、入力スキップライン位相情報用レジ
スタｄ_phiの値は実際の補間計算には使わず、以降で述
べる入力スキップラインを決定するためだけに使う。こ
のようにライン位相情報としては上記位相情報用レジス
タｄ_pho、ｄ_phiに格納された２種類の情報を持つが、実
際の補間演算では出力スキップライン位相情報用レジス
タｄ_phoの値のみを用いることで縮小から拡大までの任
意比率変換を可能としている。

【００９３】ステップＳＴ２０７では、上記ステップＳ
Ｔ２０６にて求めたキュービック係数と上記近傍４ライ
ンの画素データの畳み込み演算を行う。ステップＳＴ２
０６のキュービック係数の計算と畳み込み演算により補
間されるラインＱｖは以下に示す式（１３）のようにな
る。

【００９４】

【数１３】

【００９５】式中のｄ_phoは前ラインの出力スキップラ
イン位相情報を格納するレジスタ６０（すなわち図２の
出力スキップライン計算部６０に備えられたレジスタ）
の値を示しており、これについては後述する。式中のｄ
_p2、ｄ_p1、ｄ_c、ｄ_n1は入力ラインをそれぞれ３Ｈ、２
Ｈ、１Ｈ、０Ｈラインディレイさせたものである。これ
らｄ_pho、ｄ_p2、ｄ_p1、ｄ_c、ｄ_n1は、それぞれレジスタ
に対応している。なお、出力スキップライン位相情報ｄ
_pho（出力スキップライン位相情報用レジスタｄ_p _hoの
値）は１ライン中でどの画素をとってもある一定の値に
なっている。

【００９６】ステップＳＴ２０８〜ＳＴ２１９で、出力
スキップラインの計算とキュービック演算の為のライン
位相情報の計算を行う。

【００９７】ステップＳＴ２０８、ステップＳＴ２０
９、ステップＳＴ２１０では次のラインが出力スキップ
ラインであるかどうかの判定を行う。即ち、前のライン
の出力スキップライン位相情報用レジスタｄ_phoに格納
された値にＮを加算して、得られた値がＭの２倍よりも
大きい場合は１ビットのレジスタＦ_OSLに１を格納し、
出力ラインをスキップするものとし、逆の場合はレジス
タＦ_OSLに０を格納し、出力ラインをスキップさせない
よう設定する。

【００９８】ステップＳＴ２１１、スナップＳＴ２１
２、ステップＳＴ２１３では次のラインが入力スキップ
ラインであるかどうかの判定を行い、判別結果をワーキ
ングレジスタｔｅｍｐに格納する。即ち、前のラインの
出力スキップライン位相情報用レジスタｄ_phiに格納さ
れた値にＮを加算して、得られた値がＭの値と等しいか
小さい場合は１ビットのワーキングレジスタｔｅｍｐに
１を格納し、逆の場合は０を格納する。

【００９９】次のステップＳＴ２１４、ステップＳＴ２
１５、ステップＳＴ２１６では前記出力スキップライン
を示すレジスタＦ_OSLの値に従い、次ラインの出力スキ
ップライン位相情報用レジスタｄ_phoの値を計算する。
もし、ステップＳＴ２０９、ＳＴ２１０で計算したレジ
スタＦ_OSLの値が１ならば、次ラインの出力スキップラ
イン位相情報用レジスタｄ_phoの値を現ラインの出力ス
キップライン位相情報用レジスタｄ_phoの値からＭを引
いたものとし、そうでなければ（Ｎ−Ｍ）を足したもの
とする。

【０１００】次のステップＳＴ２１７、ステップＳＴ２
１８、ステップＳＴ２１９では前記ワーキングレジスタ
ｔｅｍｐの値に従い、次ラインの出力スキップライン位
相情報用レジスタｄ_phoの値を計算する。もし、ワーキ
ングレジスタｔｅｍｐの値が１ならば、次ステップＳＴ
２２０〜ＳＴ２３１で、入力スキップラインを決定す
る。

【０１０１】ステップＳＴ２２０、ステップＳＴ２２
１、ステップＳＴ２２２では次のラインが出力スキップ
ラインであるかどうかの判定を行う。即ち、前のライン
の入力スキップライン位相情報用レジスタｄ_phiの値に
Ｎを加算して、得られた値がＭの２倍の値よりも大きい
場合は１ビットのワーキングレジスタｔｅｍｐに１を格
納し、逆の場合はワーキングレジスタｔｅｍｐに０を格
納する。

【０１０２】ステップＳＴ２２３、ステップＳＴ２２
４、ステップＳＴ２２５では次のラインが入力スキップ
ラインであるかどうかの判定を行い、判別結果をレジス
タＦ_IS _Lに格納する。即ち、前のラインの入力スキップ
ライン位相情報用レジスタｄ_phiの値Ｎを加算して、得
られた値がＭの値と等しいか小さい場合は１ビットのレ
ジスタＦ_ISLに１を格納し、入力ラインをスキップする
ものとし、逆の場合はレジスタＦ_ISLに０を格納し、入
力ラインをスキップさせないよう設定する。

【０１０３】次のステップＳＴ２２６、ステップＳＴ２
２７、ステップＳＴ２２８では前記出力スキップライン
を示すワーキングレジスタｔｅｍｐに従い、次ラインの
入力スキップライン位相情報用レジスタｄ_phiの値を計
算する。もし、ステップＳＴ２２１、ＳＴ２２２で計算
したレジスタｔｅｍｐの値が１ならば、次ラインの入力
スキップライン位相情報用レジスタｄ_phiの値を現ライ
ンの入力スキップライン位相情報用レジスタｄ_phiの値
からＭを引いたものとし、そうでなければ（Ｎ−Ｍ）を
足したものとする。

【０１０４】次のステップＳＴ２２９、ステップＳＴ２
３０、ステップＳＴ２３１では前記レジスタＦ_ISLの値
に従い、次ラインの入力スキップライン位相情報用レジ
スタｄ_pniの値を計算する。もし、レジスタＦ_ISLの値が
１ならば、次ラインの入力スキップライン位粗情報用レ
ジスタｄ_phiの値を現ラインの入力スキップライン位相
情報用レジスタｄ_phiの値からＭを引いたものとし、そ
うでなければそのままの値とする。

【０１０５】ステップＳＴ２３２にて、上にて得られた
キュービック補間演算後のデータと出力スキップライン
制御信号Ｆ_OSLと入力スキップライン制御信号Ｆ_ISLを出
力する。

【０１０６】ステップＳＴ２３３までが、１ライン分の
計算であり、これを１フレームの間繰り返す。即ち、ス
テップＳＴ２２２で１フレームの終わりかどうかを判別
し、そうであればステップＳＴ２０１にジャンプし、そ
うでなければステップＳＴ２０２へジャンプする。

【０１０７】また、上の説明で省略したが、前記ステッ
プＳＴ２０１の詳細処理フローチャートを図１１に示
し、その説明を以下に述べる。

【０１０８】ステップＳＴ４０１では、入力スキップラ
イン位相情報用レジスタｄ_phiと出力スキップライン位
相情報レジスタｄ_phoをゼロに初期化する。

【０１０９】ステップＳＴ４０２、ステップＳＴ４０
３、ステップＳＴ４０４では次のラインが出力スキップ
ラインであるかどうかの判定を行い、判別結果をワーキ
ングレジスタｔｅｍｐ１に格納する。即ち、前のライン
の出力スキップライン位相情報用レジスタｄ_phoの値
（初期値は０）にＮを加算して、得られた値がＭの２倍
の値よりも大きい場合は１ビットのワーキングレジスタ
ｔｅｍｐ２に１を格納し、そうでない場合は０を格納す
る。

【０１１０】ステップＳＴ４０５、ステップＳＴ４０
６、ステップＳＴ４０７では次のラインが入力スキップ
ラインであるかどうかの判定を行い、判別結果をワーキ
ングレジス夕ｔｅｍｐ２に格納する。即ち、前のライン
の出力スキップライン位相情報用レジスタｄ_phiの値に
Ｎを加算して、得られた値がＭの値と等しいか小さい場
合は１ビットのワーキングレジスタｔｅｍｐ２に１を格
納し、逆の場合はレジスタｔｅｍｐ２に０を格納する。

【０１１１】次のステップＳＴ４０８、ステップＳＴ４
０９、ステップＳＴ４１０では前記ワーキングレジスタ
ｔｅｍｐ１に従い、次ラインの入力スキップライン位相
情報用レジスタｄ_phiの値を計算する。もし、ワーキン
グレジスタｔｅｍｐ１の値が１ならば、次ラインの入力
スキップライン位相情報用レジスタｄ_phiの値を現ライ
ンの入力スキップライン位相情報用レジスタｄ_phiの値
からＭを引いたものとし、そうでなければ（Ｎ−Ｍ）を
足したものする。

【０１１２】次のステップＳＴ４１１、ステップＳＴ４
１２、ステップＳＴ４１３では前記ワーキングレジスタ
ｔｅｍｐ２に従い、次ラインの入力スキップライン位相
情報用レジスタｄ_phiの値を計算する。もし、ワーキン
グレジスタｔｅｍｐ２の値が１ならば、次ラインの入力
スキップライン位相情報用レジスタｄ_phiの値を現ライ
ンの入力スキップライン位相情報用レジスタｄ_phiの値
からＭを引いたものとし、そうでなければそのままの値
とする。

【０１１３】上のステップＳＴ４０２からステップＳＴ
４１３までの処理を所望の回数だけ行う。この回数は、
当該リニアアレイ型多並列プロセッサ（ＤＳＰ）の内部
遅延時間に依存し、これはプログラムの書き方に依存す
るので一概には決められないが、ＤＳＰ内部の処理が決
まれば、一意に決まるものである。

【０１１４】以上が、ノンインターレース信号に関する
走査線数変換である。次にインターレース信号の処理に
ついて説明する。

【０１１５】図１２、図１３、図１４、図１５にインタ
ーレース信号での処理のフローチャートを示す。ノンイ
ンターレース時の処理との違いは、走査線変換比率を入
力したあとの入力スキップライン位相情報用レジスタｄ
_phiと出力スキップライン位相情報用レジスタｄ_phoの初
期化の方法であるので、ここではこの部分についてのみ
説明を行い、それ以外の説明は割愛する。図１２のステ
ップＳＴ３０１〜ステップＳＴ３０３と、ステップＳＴ
３３５がこれに相当する部分である。

【０１１６】ステップＳＴ３０１においては、これから
処理すべきフィールドが第一フィールドか、第二フィー
ルドかの判別を行い、それによってライン位相情報の初
期値を切り替えることが行われる。当該リニアアレイ型
多並列プロセッサ７２では図１のインストラクション切
り替えフラグ発生部４５からのインストラクション切り
替えフラグにより、プログラムを切り替えることが可能
であるので、第一フィールドの１ライン目でステップＳ
Ｔ３０２に、第二フィールドの１ライン目でステップＳ
Ｔ３０３の処理に切り替えることができる。

【０１１７】ステップＳＴ３０２に切り替わった場合
は、ノンインターレース信号でのスキップライン位相情
報レジスタの初期化ＳＴ２０１と同じ処理で、前記図１
１に説明した処理を行う。図１１については既に説明し
たのでここでは省略する。

【０１１８】ステップＳＴ３０３は、第二フィールドに
おけるライン位相情報用レジスタｄ _phiとｄ_phoの初期化
で、図１６にその詳細を示す。この図１６の処理も図１
１とほぼ同じであるが。スタート直後の入力スキップラ
イン位相情報用レジスタｄ_ph _iと出力スキップライン位
相情報用レジスタｄ_phoの初期値が異なるだけである。
これが、ステップＳＴ５０１の部分で、変換比率をＮ：
Ｍとした場合、もしも、拡大走査線数変換のとき（Ｎ≦
Ｍ）は、レジスタｄ_phi＝ｄ_pho＝Ｎ／２とする。逆に、
縮小走査線数変換（Ｎ＞Ｍ）であれば、レジスタｄ_phi
＝ｄ_pho＝（Ｎ−Ｍ）／２とする。ステップＳＴ５０２
以降は前記ステップＳＴ４０２と同じである。

【０１１９】このように第一フィールドと第二フィール
ドでライン位相情報のオフセットを与えることは、前記
図２３、図２４に示したようなインターレース信号では
走査線構造が入れ子構造になっているためである。

【０１２０】当然のことながら、これらのオフセット値
は単なる変換比率パラメータＭ，Ｎの算術演算であるの
で当該リニアアレイ型多並列プロセッサ７２にて容易に
求めることが出来る。

【０１２１】ステップＳＴ３０４からステップＳＴ３３
５までの処理は、前記ステップＳＴ２０２からステップ
ＳＴ２３３までの処理と同じであり、これらの説明は省
略する。

【０１２２】だだし、このインターレース信号での処理
では、各フィールド毎にこれらの位相情報用レジスタの
初期値を切り替えるため、ステップＳＴ３３５にて１フ
ィールド終了をチェックし、１フィールド終了ならばス
テップＳＴ３０１へ戻り次のフィールドの処理へ、そう
でなければステップＳＴ３０４に戻り、次のラインの処
理を継続する。

【０１２３】以上説明したように、本発明実施の形態に
よれば、回路規模、その構成の複雑さからハードウェア
では実現困難なフィルタースイッチング補間方式（キュ
ービックフィルタ補間方式〉を用い、インターレース信
号に於いてもプログラムを切り替えるだけで任意比率の
走査線数変換処理をＳＩＭＤ制御のリニアアレイ型多並
列プロセッサＤＳＰを使い、ソフトウェア処理だけで実
現可能である。

【０１２４】さらに本発明実施の形態によれば、リアル
タイムに走査線数を変更することも可能となる。

【０１２５】なお、上述の実施の形態では、輝度信号
（Ｙ）とクロマ信号（Ｃｒ、Ｃｂ）を例に挙げている
が、Ｙ（輝度），Ｕ，Ｖ（色差）或いはＲ（赤成分），
Ｇ（緑成分），Ｂ（青成分）の各画素データに対しても
同様の効果を得ることができる。すなわち、固体撮像素
子（ＣＣＤ）からの画素データとか、Ｒ，Ｇ，Ｂの画素
データであっても、ラスタスキャン形式であれば、本発
明の手法を適用できる。

【０１２６】

【発明の効果】本発明においては、ＳＩＭＤ制御のリニ
アアレイ型多並列プロセッサを使い、ソフトウェア処理
だけで、任意比率の走査線数変換のためのディジタル信
号処理を実現可能とし、走査線の変換比率はリアルタイ
ムに設定可能である。また、走査線数変換にて外部に置
かれるフィールドメモリの制御信号をもリニアアレイ型
多並列プロセッサにて計算することでメモリコントロー
ル回路を不要としている。

【図面の簡単な説明】

【図１】リニアアレイ型多並列プロセッサの基本構成を
示すブロック回路図である。

【図２】任意比率の走査線数変換処理を行うための構成
とリニアアレイ型多並列プロセッサ内部のブロック分け
された処理を示す図である。

【図３】ノンインターレース信号に於ける走査線数変換
処理のフローチャート（１／４）の部分である。

【図４】ノンインターレース信号に於ける走査線数変換
処理のフローチャート（２／４）の部分である。

【図５】ノンインターレース信号に於ける走査線数変換
処理のフローチャート（３／４）の部分である。

【図６】ノンインターレース信号に於ける走査線数変換
処理のフローチャート（４／４）の部分である。

【図７】拡大ライン数変換の動作説明に用いる図であ
る。

【図８】拡大ライン数変換の動作説明におけるローカル
メモリの内容を示した図である。

【図９】縮小ライン数変換の動作説明に用いる図であ
る。

【図１０】縮小ライン数変換の動作説明におけるローカ
ルメモリの内容を示した図である。

【図１１】ステップＳＴ２０１及びステップＳＴ３０２
を説明する詳細なフローチャートである。

【図１２】インターレース信号に於ける走査線数変換処
理のフローチャート（１／４）の部分である。

【図１３】インターレース信号に於ける走査線数変換処
理のフローチャート（２／４）の部分である。

【図１４】インターレース信号に於ける走査線数変換処
理のフローチャート（３／４）の部分である。

【図１５】インターレース信号に於ける走査線数変換処
理のフローチャート（４／４）の部分である。

【図１６】ステップＳＴ３０３を説明する詳細なフロー
チャートである。

【図１７】ノンインターレース信号の２：３拡大ライン
数変換の原理説明に用いる図である。

【図１８】キュービック関数の説明に用いる図である。

【図１９】ノンインターレース信号の３：２縮小ライン
数変換の原理説明に用いる図である。

【図２０】従来の走査線数変換装置のハードウェア構成
を示すブロック回路図である。

【図２１】従来のハードウェア構成による走査線数変換
装置における２：３拡大ライン数変換の動作説明に用い
る図である。

【図２２】従来のハードウェア構成による走査線数変換
装置における３：２縮小ライン数変換の動作説明に用い
る図である。

【図２３】インターレース信号の２：３拡大ライン数変
換の原理説明に用いる図である。

【図２４】インターレース信号の３：２縮小ライン数変
換の原理説明に用いる図である。

【符号の説明】

３０シリアル入力データ、３１メモリアドレスジェ
ネレータ、３２インストラクションジェネレータ、３
３シリアル出力データ、４０要素プロセッサ、４１
入力レジスタ、４２出力レジスタ、４３ローカル
メモリ、４４演算処理部、４５インストラクション
切り替えフラグ発生部、５０データ入力部、５１フ
ィールドメモリ、５２縮小画素数変換用出力スキップ
画素計算部、５６ディレイライン、５７走査線数変
換用キュービック補間演算処理部、５８縮小走査線数
変換用ライン位相計算部、５９ライン位相用レジス
タ、６０出力スキップライン計算部、６１出力スキ
ップライン用レジスタ、６２拡大走査線数変換用ライン
位相計算部、６３入力スキップライン計算部、６４フ
ィールドメモリ、６５データ出力部、６６プログラ
ムシーケンス制御信号、６９出力スキップライン制御
信号、７０入力スキップライン制御信号、７１画素
数変換処理部、７２リニアアレイ型多並列プロセッサ、
１００入力ライン信号、１０１，１０２，１０３，１０
４ラインメモリ、１０５係数発生器、１０６コント
ローラ、１０７加算器、１０８，１１０フィールド
メモリ、１０９出力ライン信号

Claims

【特許請求の範囲】

【請求項１】ディジタル化された２次元画像の１次元
方向の各画素に対応して配置すると共に上記１次元方向
の各画素データが時系列に順次入力する複数の要素プロ
セッサと、各要素プロセッサを共通に制御するための制
御手段とを備える画像信号処理装置であって、上記１次元方向に配置された要素プロセッサの入力部及
び／又は出力部にて上記２次元画像データを格納するた
めのデータ格納手段を設け、上記各要素プロセッサは、輝度及び色差の入力画素デー
タを走査線毎に格納して一時的に保存する一時保存手段
と、輝度及び色差の画素データからなる入力走査線デー
タを格納して上記一時保存手段に転送する入力走査線デ
ータ格納手段と、上記入力部前におかれたデータ格納手
段からの走査線データの読み出しスキップ情報を格納す
る入力スキップ走査線情報格納手段と、上記出力部後に
おかれたデータ格納手段への走査線データの書き込みス
キップ情報を格納する出力スキップ走査線情報格納手段
と、補間或いは間引きすべき輝度及び色差の画素データ
の走査線属性を表す走査線属性情報を格納する走査線属
性情報格納手段と、上記走査線属性情報に基づいて入力
或いは出力スキップ走査線を決定する算術演算手段と、
上記走査線属性情報に基づいて上記入力走査線データ又
は近傍の走査線データを用いた所定の演算を行い得られ
た走査線データを上記一時保存手段に保存する算術演算
手段と、上記一時保存手段から取り出された輝度及び色
差の走査線データを格納して出力する出力走査線データ
格納手段と、上記データ格納手段への上記２次元画像デ
ータの格納或いは取り出しのための制御信号を生成する
と共に入力画像の走査線毎に処理を切り替えるデータ格
納制御手段とを有してなることを特徴とする画像信号処
理装置。
【請求項２】インターレース方式の画像信号に対し、
上記走査線属性情報は第一フィールドと第二フィールド
とで別々の初期値をもつことを特徴とする請求項１記載
の画像信号処理装置。
【請求項３】ノンインターレース方式の画像信号に対
し、上記走査線属性情報は各フレームで一つの初期値を
もつことを特徴とする請求項１記載の画像信号処理装
置。
【請求項４】上記入力スキップ走査線情報と上記出力
スキップ走査線情報と走査線数拡大用の走査線属性情報
と走査線数縮小用の走査線属性情報とをそれぞれ分けて
持つことで、縮小から拡大までの走査線数変換をリアル
タイムに行うことを特徴とする請求項１記載の画像信号
処理装置。
【請求項５】上記データ格納手段の制御信号を上記走
査線数拡大用の走査線属性情報と走査線数縮小用の走査
線属性情報とから計算することで、縮小から拡大までの
走査線数変換を行うことを特徴とする請求項１記載の画
像信号処理装置。
【請求項６】上記要素プロセッサ及び制御手段は、入
力画像の一走査線毎に処理を切り替えることを特徴とす
る請求項１記載の画像信号処理装置。
【請求項７】上記入力スキップ走査線情報と上記出力
スキップ走査線情報は、上記走査線属性情報を元に計算
することを特徴とする請求項１記載の画像信号処理装
置。
【請求項８】上記入力部前におかれるデータ格納手段
への入力画像データレートを上記出力部後におかれるデ
ータ格納手段の出力画像データレートとは独立に制御す
ることを特徴とする請求項１記載の画像信号処理装置。
【請求項９】上記各要素プロセッサでは、輝度及び色
差の画素データに対してそれぞれ同一の処理を行うこと
を特徴とする請求項１記載の画像信号処理装置。
【請求項１０】上記各要素プロセッサでは、Ｙ，Ｕ，
Ｖ或いはＲ，Ｇ，Ｂの各画素データに対してそれぞれ同
一の処理を行うことを特徴とする請求項１記載の画像信
号処理装置。
【請求項１１】上記各要素プロセッサは、上記走査線
属性情報を生成する走査線属性情報生成手段を備えるこ
とを特徴とする請求項１記載の画像信号処理装置。