JPH10262221A - Image signal processing unit - Google Patents

Abstract

PROBLEM TO BE SOLVED: To realize scanning line number conversion at an optional rate in a noninterlace image and an interlace image and to cope with a change of bit accuracy after designing, addition of specifications of a new format or the like only through a change of the software. SOLUTION: The processing unit uses a linear arroy type multi-parallel processor of a signal instruction multiple data stream(SIMD) control to conduct scanning line number conversion processing at an optional ratio of a noninterlace image and an interlace image only through software processing. As a concrete configuration, a processor (DSP) 72 generates line data write/read skip information to field memories 51, 64 placed at an input section and an output section and line attribute information and switches the processing for every line of an input image based on them.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、画素数変換処理や
走査線変換等の画像信号処理を行う画像信号処理装置に
関する。[0001] 1. Field of the Invention [0002] The present invention relates to an image signal processing apparatus for performing image signal processing such as pixel number conversion processing and scanning line conversion.

【０００２】[0002]

【従来の技術】近年になって、半導体技術、半導体の処
理スピード性能の向上により、映像信号のディジタル信
号処理が行われるようになってきた。また、最近では画
像表示装置も従来のブラウン管に代わり、ＬＣＤ（Ｌｉ
ｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ：液晶ディ
スプレイ）表示装置やプラズマディスプレイ装置等に代
表される固定画素表示装置が広く普及しつつある。2. Description of the Related Art In recent years, digital signal processing of video signals has been performed with the improvement of semiconductor technology and processing speed performance of semiconductors. Recently, image display devices have been replaced with conventional cathode ray tubes, and LCDs (Li
2. Description of the Related Art A fixed pixel display device represented by a liquid crystal display (liquid crystal display) display device, a plasma display device, or the like is becoming widespread.

【０００３】また、最近は、いわゆるＮＴＳＣ（Ｎａｔ
ｉｏｎａｌ ＴｅｌｅｖｉｓｉｏｎＳｙｓｔｅｍ Ｃｏ
ｍｍｉｔｔｅｅ）信号、ＰＡＬ（Ｐｈａｓｅ Ａｌｔｅ
ｒｎａｔｉｏｎ ｂｙ Ｌｉｎｅ）信号などの標準テレ
ビジョン放送方式のみならず、ＨＤＴＶ（Ｈｉｇｈ Ｄ
ｅｆｉｎｉｔｉｏｎ Ｔｅｌｅｖｉｓｉｏｎ）信号や、
ＶＧＡ（Ｖｉｄｅｏ Ｇｒａｐｈｉｃｓ Ａｒｒａｙ）
信号、ＳＶＧＡ（Ｓｕｐｅｒ ＶＧＡ）信号、ＸＶＧＡ
（ｅｘｔｅｎｄｅｄ ＶＧＡ）信号など様々なフォーマ
ットの信号を表示できることが求められている。Recently, the so-called NTSC (Nat)
ionical TelevisionSystem Co
mmAL signal, PAL (Phase Alte)
not only standard television broadcasting systems such as a television signal, but also HDTV (High D
definition Television) signal,
VGA (Video Graphics Array)
Signal, SVGA (Super VGA) signal, XVGA
It is required to be able to display signals in various formats such as (extended VGA) signals.

【０００４】これら様々なフォーマットでは、それぞれ
扱う画素数がまちまちである。このようなそれぞれ画素
数が異なる各種のフォーマットの映像信号を表示する場
合、上記ブラウン管等のアナログ表示デバイスであれ
ば、１走査線時間当たりの画素数に応じて電子ビームの
偏向速度を変えてやれば済む。[0004] In these various formats, the number of pixels to be handled is different. When displaying video signals of various formats having different numbers of pixels, an analog display device such as the above-mentioned cathode ray tube can change the deflection speed of the electron beam according to the number of pixels per scanning line time. I'm done.

【０００５】しかし、上記固定画素表示装置において
は、扱える画素数が固定しているため、上述のブラウン
管の場合のような従来のアナログ技術は使えない。その
ため、これら様々なフォーマットの信号を上述のような
固定画素数表示装置に対して表示させるためには、ディ
ジタル信号処理による任意サイズの画素数変換、或いは
走査線数変換が不可欠である。なお、画素数変換処理に
ついては、本件出願人は既に特願平８−２８７１０４号
の明細書及び図面や特願平９−４４４７１号の明細書及
び図面にて提案している。However, in the above-mentioned fixed pixel display device, the number of pixels that can be handled is fixed, so that the conventional analog technology as in the case of the above-mentioned cathode ray tube cannot be used. Therefore, in order to display the signals of these various formats on the above-described display device having a fixed number of pixels, conversion of the number of pixels of an arbitrary size by digital signal processing or conversion of the number of scanning lines is indispensable. The present applicant has already proposed the pixel number conversion processing in the specification and drawings of Japanese Patent Application No. 8-287104 and the specification and drawings of Japanese Patent Application No. 9-44471.

【０００６】ここでは、インターレース画像とノンイン
夕一レス画像に於ける走査線数変換処理について述べ
る。Here, a description will be given of the number-of-scanning-lines conversion process for an interlaced image and a non-integrated image.

【０００７】走査線数変換とは、１垂直走査線期間にお
いて入力ライン数に対して出力ライン数を所望のライン
数に増減する処理であり、例えば入出力のライン数が同
じであるとした場合に、ライン数を増加させたならば入
力画像の垂直方向への拡大処理（拡大ライン数変換処
理）となり、逆にライン数を減少させたならば入力画像
の垂直方向への縮小処理（縮小ライン数変換処理）とな
り、つまり、ラインデータの補間処理を行うことを意味
する。The conversion of the number of scanning lines is a process of increasing or decreasing the number of output lines to a desired number of lines with respect to the number of input lines in one vertical scanning line period. For example, it is assumed that the number of input / output lines is the same. If the number of lines is increased, the input image is enlarged in the vertical direction (enlarged line number conversion processing). Conversely, if the number of lines is decreased, the input image is reduced in the vertical direction (reduced line). Number conversion processing), that is, performing interpolation processing of line data.

【０００８】このライン補間方法には様々な方法があ
り、大きく分けて以下の３つの方法が知られている。There are various line interpolation methods, and the following three methods are roughly classified.

【０００９】１、ニアリストネイバー補間法 この方法は入力された１走査線分のデータから走査線数
変換後のラインの位置に最も近い位置にあるラインのデ
ータを拾い出すやり方であり、ハードウェア構成は極め
て簡単なロジック演算で実現できる。しかし、変換後の
画質はかなり悪化する。縮小時は細い線が消えてしまっ
たり、小さい図形がゆがみ、拡大時には周辺部にぎざぎ
ざが発生したりする。1. Nearest Neighbor Interpolation Method This method is a method of picking up the data of the line closest to the position of the line after the conversion of the number of scanning lines from the input data of one scanning line. The configuration can be realized by a very simple logic operation. However, the image quality after conversion deteriorates considerably. At the time of reduction, a thin line disappears or a small figure is distorted, and at the time of enlargement, jaggedness occurs in a peripheral portion.

【００１０】２、バイリニア補間法 この方法は入力された１走査線分のデータから走査線数
変換後のラインの位置に最も近い位置にある２ラインの
データを拾い出し、その２ラインのデータから線形補間
するというもので、ニアリストネイバー法よりは画質の
劣化は少ない。しかし、２：１以下に縮小するとライン
ドロップアウトという現象が発生し、画質は一気に悪化
する。また、この手法は緩やかなローパスフィルタを施
していることになるため、垂直エッジ部分（横縞〉は特
にそうであるが、ややぼけた画質になる。また、ハード
ウェア的にはニアリストネイバー法に比較すれば一気に
複雑になる。2. Bilinear interpolation method This method picks up two lines of data closest to the position of the line after the conversion of the number of scanning lines from the input data of one scanning line, and extracts the data of the two lines. Linear interpolation is used, and the image quality is less deteriorated than the nearest neighbor method. However, when the size is reduced to 2: 1 or less, a phenomenon called line dropout occurs, and the image quality deteriorates at a stretch. In addition, since this method applies a gentle low-pass filter, the vertical edge portion (horizontal stripes) is particularly blurred, but the image quality is somewhat blurred. It's all too complicated to compare.

【００１１】３、フィルタスイッチング補間法 この方式は、高画質の画像信号処理に用いられ、サイズ
の変換比にあわせたＦＩＲフィルタ（フイニットレスポ
ンスフィルタ）のディジタルフィルタを使って変換する
やりかたである。後述するキュービック補間法はこれに
属するものである。従来ハードウェアでこれを実現しよ
うとすると、飛躍的に複雑で、大規模なものになるた
め、バイリニア補間法で行うのがほとんどであった。3. Filter Switching Interpolation Method This method is used for high-quality image signal processing, and is a method of performing conversion using a digital filter of an FIR filter (finite response filter) according to a size conversion ratio. The cubic interpolation method described later belongs to this. Conventionally, if this is to be realized by hardware, it will be drastically complicated and large-scale, so that it is almost always performed by a bilinear interpolation method.

【００１２】以下ではフィルタスイッチング補間法の一
例として後述するキュービック補間関数を用いて走査線
数補間補間を行う手法を説明する。In the following, as an example of a filter switching interpolation method, a method of performing scanning line number interpolation interpolation using a cubic interpolation function described later will be described.

【００１３】始めに、ノンインターレース画像の走査線
数変換について述べる。ノンインターレース画像ではフ
レーム周期の処理であり、走査線数変換後もノンインタ
ーレースであれば、第一フィールドと第二フィールドで
処理を分ける必要がないのでインターレース画像の処理
に比べれば比較的簡単である。まずは考え方の概略を示
すためノンインターレースの入力信号を例にして説明す
る。First, conversion of the number of scanning lines of a non-interlaced image will be described. In the case of a non-interlaced image, the processing is performed in a frame cycle. If the number of scanning lines is non-interlaced, the processing is not required to be divided into the first field and the second field. . First, a non-interlaced input signal will be described as an example to outline the concept.

【００１４】例えば入力ライン２本に対して出力ライン
３本を作り出すような２：３拡大ライン数変換の原理に
ついて説明する。A description will be given of the principle of the conversion of the number of 2: 3 expanded lines such that three output lines are generated for two input lines.

【００１５】図１７には上記２：３拡大ライン数変換の
原理を説明するための図を示す。なお、この図１７で
は、各入力ラインの値をそれぞれＲ_i-1，Ｒ_i+1，
Ｒ_i+2，Ｒ_i+3，・・・とし、各出力ラインの値をそれぞ
れＱ_i，Ｑ_i+1，Ｑ_i+2，Ｑ_i+3，・・・として表してい
る。また、図１７中のＰ₁，Ｐ₂，Ｐ₃，Ｐ₁，・・・は、
入力ラインと出力ラインの位相のずれ（ライン位相情
報）を表している。FIG. 17 is a diagram for explaining the principle of the above-mentioned 2: 3 enlarged line number conversion. In FIG. 17, the values of each input line are represented by R _i−1 , R _{i + 1} ,
R _{i + 2} , R _{i + 3} ,..., And the value of each output line is represented as Q _i , Q _{i + 1} , Q _{i + 2} , Q _{i + 3} ,. Further, P ₁ , P ₂ , P ₃ , P ₁ ,... In FIG.
It shows the phase shift (line phase information) between the input line and the output line.

【００１６】ここで、上記２：３拡大ライン数変換にお
いては、この図１７のように入力ライン２本に対して出
力ライン３本を作り出すようにしており、入力ラインと
出力ラインの関係は、出力ラインの値がその近傍の入力
ラインから計算されるという関係になっている。上記出
力ラインを生成するための上記近傍範囲としてどのくら
いまでの範囲を使用するか、或いは入力ラインから補間
により出力ラインを計算する際の各係数の値としてどの
ような係数値を使用するかなどにより、様々な補間法が
存在するが、以下の説明では、上記近傍範囲として４点
（４ライン分）の範囲から補間するキュービック補間を
例に挙げる。Here, in the conversion of the 2: 3 enlarged line number, three output lines are generated for two input lines as shown in FIG. 17, and the relationship between the input lines and the output lines is as follows. The relationship is such that the value of the output line is calculated from the input line in the vicinity. How much range should be used as the neighborhood range for generating the output line, or what coefficient value should be used as the value of each coefficient when calculating the output line by interpolation from the input line There are various interpolation methods, but in the following description, cubic interpolation for interpolating from the range of four points (for four lines) as the above-described neighboring range will be described as an example.

【００１７】上記キュービック補間にて使用されるキュ
ービック補間関数Ｃｕｂ（ｘ）を図１８に示し、その関
数式を式（１）に示す。ただし、式（１）に示されるキ
ュービック補間関数の横軸は原画像をディジタル信号に
サンプリングする際のサンプリング間隔で正規化されて
いるものとする。FIG. 18 shows a cubic interpolation function Cub (x) used in the above cubic interpolation, and its function formula is shown in equation (1). Here, it is assumed that the horizontal axis of the cubic interpolation function shown in Expression (1) is normalized by the sampling interval when the original image is sampled into a digital signal.

【００１８】[0018]

【数１】 (Equation 1)

【００１９】拡大ライン数変換の場合、各出力ラインの
補間値は、入力４ラインの値とキュービック関数との畳
み込み演算で表され、出力ラインの補間値は次式（２）
のように表すことができる。In the case of the conversion of the number of enlarged lines, the interpolation value of each output line is represented by a convolution operation of the values of the four input lines and the cubic function, and the interpolation value of the output line is given by the following equation (2).
Can be expressed as

【００２０】[0020]

【数２】 (Equation 2)

【００２１】この式（２）の各係数Ｃｕｂ（ｘ）は前記
キュービック補間関数から計算される値であり、これ
は、求めるべき出力ラインが入力ラインに対して、どれ
だけずれているかを示す位相から計算される。例えば、
図１７に示す２：３の拡大ライン数変換の場合、上記Ｑ
ｉの出力ラインの位相はその近傍の入力ライン（例えば
Ｒ_iの入力ライン）の位相と一致しているのでその位相
情報Ｐ₁はゼロとなり、同様に上記Ｑ_i+1の出力ラインの
位相はその近傍の入力ライン（例えばＲ_iの入力ライ
ン）の位相から２／３ずれているのでそのライン位相情
報Ｐ₂は２／３となり、上記Ｑ_i+2の出力ラインの位相は
その近傍の入力ライン（例えばＲ_i+1の入力ライン）の
位相から１／３ずれているのでそのライン位相情報Ｐ₃
は１／３となるので、上記式（２）は式（３）のように
書き換えることができる。Each coefficient Cub (x) in the equation (2) is a value calculated from the cubic interpolation function, and is a phase indicating how much the output line to be obtained is shifted from the input line. Is calculated from For example,
In the case of the 2: 3 enlarged line number conversion shown in FIG.
Since the phase of the output line of _i coincides with the phase of the input line in the vicinity thereof (for example, the input line of R _i ), the phase information P ₁ becomes zero. Similarly, the phase of the output line of Q _{i + 1} becomes Since the phase of the neighboring input line (for example, the input line of R _i ) is shifted by _２, the line phase information P ₂ is 2/3, and the phase of the output line of Q _{i + 2} is the input of the neighboring line. Since the phase of the line (for example, the input line of R _{i + 1} ) is shifted by _{３, the} line phase information P ₃
Is 1/3, the above equation (2) can be rewritten as equation (3).

【００２２】[0022]

【数３】 (Equation 3)

【００２３】上記Ｃｕｂ（ｘ）及び入力ラインの各値Ｒ
_i‐₁、Ｒ_i、Ｒ_i+1、Ｒ_i+2はそれぞれ既知の値であるの
で、この式（３）から各出力ラインの補間データが計算
できる。例えば、上記Ｑｉの出力ラインに限っていえ
ば、前記式（１）より、Ｃｕｂ（−１）＝０、Ｃｕｂ
（０）＝１、Ｃｕｂ（１）＝０、Ｃｕｂ（２）＝０なの
で、次式（４）に示す通りとなり、入力ラインの値その
ものとなる。The above Cub (x) and each value R of the input line
_{Since i −1} , R _i , R _{i + 1} , and R _{i + 2} are known values, the interpolation data of each output line can be calculated from the equation (3). For example, as far as the output line of Qi is concerned, Cub (−1) = 0, Cub
Since (0) = 1, Cub (1) = 0, and Cub (2) = 0, the result is as shown in the following equation (4), which is the value of the input line itself.

【００２４】[0024]

【数４】 (Equation 4)

【００２５】以上、２：３拡大ライン数変換の場合を例
にとって説明したが、任意の拡大比率でも同様であり、
出力ラインの位相さえわかれば、その位相によって式
（１）からキュービック関数の各係数を求め、補間ライ
ン近傍の入力ライン４点と畳み込み演算を行えばよい。Although the above description has been made with reference to the case of the 2: 3 enlargement line number conversion, the same applies to an arbitrary enlargement ratio.
If the phase of the output line is known, each coefficient of the cubic function can be obtained from the equation (1) based on the phase, and convolution operation can be performed with four input lines near the interpolation line.

【００２６】次に、例えば入力ライン３個に対して出力
ライン２個を作り出すような３：２縮小ライン数変換の
原理について説明する。Next, the principle of the 3: 2 reduction line number conversion for producing two output lines for three input lines will be described.

【００２７】図１９には上記３：２縮小ライン数変換の
原理を説明するための図を示す。なお、この図１９にお
いても前記図１７と同様に、各入力ラインの値をそれぞ
れＲ_i‐₁，Ｒ_i，Ｒ_i+1，Ｒ_i+2，Ｒ_i+3，・・・とし、各
出力ラインの値をそれぞれＱ_i，Ｑ_i+1，Ｑ_i+2，・・・
として表している。また、図１９の中のＰ₁，Ｐ₂，
Ｐ₁，・・・も、入力ラインと出力ラインの位相のずれ
（ライン位相情報）を表している。FIG. 19 is a diagram for explaining the principle of the 3: 2 reduction line number conversion. In FIG. 19, similarly to FIG. 17, the values of the input lines are R _i − ₁ , R _i , R _{i + 1} , R _{i + 2} , R _{i + 3} ,. The values of the output lines are Q _i , Q _{i + 1} , Q _{i + 2} ,.
It is expressed as Further, P ₁ , P ₂ ,
P ₁ ,... Also represent the phase shift (line phase information) between the input line and the output line.

【００２８】ここで、上記３：２縮小ライン数変換にお
いても、前記拡大ライン数変換同様に入力ラインと出力
ラインの関係は、出力ラインの値がその近傍の入力ライ
ンから計算されるという関係になっている。この３：２
縮小ライン数変換でも、上述同様に出力ライン（補間ラ
イン）をその近傍の入力ライン４点からの補間により計
算するキュービック補間を説明する。Here, in the above-mentioned 3: 2 reduction line number conversion, similarly to the expansion line number conversion, the relationship between the input line and the output line is such that the value of the output line is calculated from the input line in the vicinity thereof. Has become. This 3: 2
The cubic interpolation in which the output line (interpolated line) is calculated by interpolation from four input lines in the vicinity of the output line (interpolated line) in the same manner as described above in the reduction line number conversion will be described.

【００２９】すなわち、この図１９の縮小ライン数変換
の場合、各出力ラインの補間値（例えばＱ_i、Ｑ_i+1）の
補間式は、以下の式（５）のようになる。That is, in the case of the conversion of the number of reduced lines in FIG. 19, the interpolation formula of the interpolation value (for example, Q _i , Q _{i + 1} ) of each output line is as shown in the following expression (5).

【００３０】[0030]

【数５】 (Equation 5)

【００３１】当該縮小ライン数変換においても、上記式
（５）の各係数Ｃｕｂ（ｘ）は前記キュービック関数式
（１）から計算される値であり、これは、求めるべき出
力ラインが入力ラインに対し、どれだけずれているかを
示す位相から計算される。上記図１９に示す３：２縮小
ライン数変換の場合、上記Ｑｉの出力ラインの位相はそ
の近傍の入力ライン（例えばＲ_iの入力ライン）の位相
と一致しているのでそのライン位相情報Ｐ₁はゼロとな
り、同様に上記Ｑ_i+1の出力ラインの位相はその近傍の
入力ライン（例えばＲ_i+1の入力ライン）の位相から１
／２ずれているのでその位相情報Ｐ₂は１／２となるの
で、上記式（５）は次式（６）のように書き換えること
ができる。In the conversion of the number of reduced lines, each coefficient Cub (x) in the above equation (5) is a value calculated from the cubic function equation (1). On the other hand, it is calculated from the phase indicating how much the difference is. FIG 19 shows 3: 2 For reduction conversion of the number of lines, the line phase information so match the phase of the input line of the phase near the output lines of the Qi (e.g. input lines R _i) P ₁ from zero and likewise the Q _{i + 1} of the output lines of the phase input line in the vicinity of (for example, the input lines of the R _{i + 1)} phase 1
Since the phase information P ₂ is shifted by ２, the phase information P ₂ becomes １ ／, so that the above equation (5) can be rewritten as the following equation (6).

【００３２】[0032]

【数６】 (Equation 6)

【００３３】上記Ｃｕｂ（ｘ）及び入力ラインの各値Ｒ
_i-1、Ｒ_i、Ｒ_i+1、Ｒ_i+2、・・・はそれぞれ既知の値で
あるので、この式（６）から各出力ラインの補間データ
が計算できる。例えば、上記Ｑｊの出力ラインに限って
いえば、前記式（１）より、Ｃｕｂ（−１）＝０、Ｃｕ
ｂ（０）＝１、Ｃｕｂ（ｌ）＝０、Ｃｕｂ（２）＝０な
ので、次式（７）に示す通りとなり、入力ラインの値そ
のものとなる。The above Cub (x) and each value R of the input line
_{Since i-1} , R _i , R _{i + 1} , R _{i + 2} ,... are known values, the interpolation data of each output line can be calculated from the equation (6). For example, as far as the output line of Qj is concerned, Cub (-1) = 0 and Cu
Since b (0) = 1, Cub (l) = 0, and Cub (2) = 0, the value is as shown in the following expression (7), and is the value of the input line itself.

【００３４】[0034]

【数７】 (Equation 7)

【００３５】以上、３：２縮小ライン数変換の場合を例
にとって説明したが、任意の縮小比率でも同様であり、
出力ラインの位相さえわかれば、その位相によって前記
式（１）からキュービック関数の各係数を求め、補間ラ
イン近傍の入力４ラインの畳み込み演算を行えばよい。The above description has been made by taking the case of the 3: 2 reduction line number conversion as an example, but the same applies to any reduction ratio.
As long as the phase of the output line is known, the respective coefficients of the cubic function can be obtained from the equation (1) based on the phase, and the convolution operation of the four input lines near the interpolation line can be performed.

【００３６】従来は、上述したようなライン数変換を、
例えば図２０に示すようなハードワイアード構成で実現
している。なお、ライン数変換に於いては画素数変換の
ように輝度信号とクロマ信号をクロマのフォーマットに
よって区別する必要はなく、輝度信号用と、クロマ信号
用は同じ回路でよい。Conventionally, the line number conversion as described above is performed by
For example, it is realized by a hard wired configuration as shown in FIG. In the line number conversion, the luminance signal and the chroma signal do not need to be distinguished by the chroma format unlike the pixel number conversion, and the same circuit may be used for the luminance signal and the chroma signal.

【００３７】この図２０に示す構成において、直列接続
されたラインメモリ１０１〜１０４は、それぞれ供給さ
れたデータを１走査線分ずつ遅延するものであり、した
がって、これらにより４段のラインメモリが構成されて
いる。これらラインメモリ１０１〜１０４では、入力シ
フトコントロール信号ＩＥが“Ｈ”レベルのときに、入
力端子１００から供給された１ライン分の入力データを
遅延させて、それぞれ１走査線時間シフトした画像デー
タを出力する。一方、これらレジスタ１０１〜１０４に
おいて、入力シフトコントロール信号ＩＥが“Ｌ”レベ
ルの場合にはシフトせず前のライン値を保持する。上記
名レジスタ１０１〜１０４にてそれぞれラインシフトさ
れて得られた各画像データは、それぞれ対応する乗算器
１１１〜１１４に送られる。In the configuration shown in FIG. 20, the line memories 101 to 104 connected in series delay the supplied data by one scanning line, so that a four-stage line memory is constituted. Have been. In the line memories 101 to 104, when the input shift control signal IE is at the “H” level, the input data for one line supplied from the input terminal 100 is delayed, and the image data shifted by one scanning line is shifted. Output. On the other hand, in the registers 101 to 104, when the input shift control signal IE is at "L" level, the previous line value is held without shifting. The respective image data obtained by line shifting in the name registers 101 to 104 are sent to corresponding multipliers 111 to 114, respectively.

【００３８】また、キュービック係数発生器１０５は、
ライン毎にキュービック係数Ｃ₁〜Ｃ₄を発生し、これら
キュービック係数Ｃ₁〜Ｃ₄をそれぞれ対応する乗算器１
１１〜１１４に対して乗算係数として供給する。したが
って、これら乗算器１１１〜１１４では、上記キュービ
ック係数発生器１０５で発生したキュービック係数と、
上記名シフトレジスタ１０１〜１０４にてそれぞれシフ
トされた入力ラインデータとをかけ算する。ただし、キ
ュービック係数発生器１０５で発生したキュービック係
数Ｃ₁〜Ｃ₄の値はライン毎に切り替わり、１ライン中で
は同じ値である。この乗算器１１１〜１１４の乗算結果
は、加算器１０７により加算され、フィールドＦＩＦＯ
（先入れ先出し）メモリ１０８に入力される。Also, the cubic coefficient generator 105
The cubic coefficients C _{1 to} C ₄ are generated for each line, and these cubic coefficients C _{1 to} C ₄ are respectively assigned to multipliers ₁ to _4.
It is supplied to 11 to 114 as a multiplication coefficient. Therefore, in these multipliers 111 to 114, the cubic coefficient generated by the cubic coefficient generator 105 is
The input line data shifted by the name shift registers 101 to 104 are multiplied. However, the values of the cubic coefficients C _{1 to} C ₄ generated by the cubic coefficient generator 105 are switched for each line and are the same in one line. The multiplication results of the multipliers 111 to 114 are added by the adder 107, and are added to the field FIFO.
(First in first out) is input to the memory 108.

【００３９】当該フィールドＦＩＦＯメモリ１１０は、
拡大ライン数変換処理の場合に必要なラインデータを飛
び飛びに出力するために設けられているものであり、当
該拡大ライン数変換の場合にコントローラ１０６から供
給される入力スキップラインコントロール信号ＳＣＩに
基づいてラインデータ出力するか前のラインの値を保持
するかを切り替え、ラインメモリ１０１に出力する。な
お、フィールドＦＩＦＯメモリ１１０は、縮小ライン数
変換処理の場合には単なるフィールドＦＩＦＯメモリと
して用い、単なるディレイ素子である。The field FIFO memory 110 is
This is provided to output the line data required in the case of the enlargement line number conversion processing in a discrete manner, based on the input skip line control signal SCI supplied from the controller 106 in the case of the enlargement line number conversion. Switching between line data output and holding the value of the previous line is performed and output to the line memory 101. The field FIFO memory 110 is used simply as a field FIFO memory in the case of the reduced line number conversion processing, and is merely a delay element.

【００４０】当該フィールドＦＩＦＯメモリ１０８は、
縮小ライン数変換処理の場合にラインデータを飛び飛び
に出力するために設けられているものであり、当該縮小
ライン数変換の場合にコントローラ１０６から供給され
る出力スキップラインコントロール信号ＳＣＯに基づい
て飛び飛びにラインデータをスキップして、出力端子１
０９に出力する。なお、ＦＩＦＯメモリ１０８は、拡大
ライン数変換処理の場合には単なるＦＩＦＯメモリとし
て用い、単なるディレイ素子である。The field FIFO memory 108
This is provided to output line data intermittently in the case of the reduced line number conversion processing. In the case of the reduced line number conversion, the line data is intermittently output based on the output skip line control signal SCO supplied from the controller 106. Line data is skipped and output terminal 1
09 is output. Note that the FIFO memory 108 is used simply as a FIFO memory in the case of the enlarged line number conversion processing, and is merely a delay element.

【００４１】コントローラ１０６は、拡大或いは縮小ラ
イン数変換を行う際の変換比率に基づいて、出力ポート
メモリである上記ＦＩＦＯメモリ１０８の出力スキップ
ラインコントロール信号ＳＣＯ及びラインメモリ１０１
〜１０４の入力シフトラインコントロール信号ＩＥの生
成、さらにキュービック係数発生器１０５のためのタイ
ミングコントロールを行うものである。The controller 106 controls the output skip line control signal SCO of the FIFO memory 108 and the line memory 101 based on the conversion ratio when converting the number of enlarged or reduced lines.
１０４104 to generate the input shift line control signal IE, and further perform timing control for the cubic coefficient generator 105.

【００４２】図２１は上記図２０のハードウェア構成に
おける２：３拡大ライン数変換処理時のライン配置とキ
ュービック係数Ｃ₁，Ｃ₂，Ｃ₃，Ｃ₄との関係を示してお
り、当該２：３拡大ライン数変換処理を行う場合にはこ
の図２１に示すように、上記入力シフトコントロール信
号ＩＥによって３ライン分入力ラインデータをシフト
し、１ライン前のラインデータをシフトしないという操
作を繰り返す。図２０の各乗算器１１１〜１１４への入
力データＤ₁，Ｄ₂，Ｄ₃，Ｄ₄は、この図２１の乗算器入
力Ｄ₁，Ｄ₂，Ｄ₃，Ｄ₄のようになり、式（８）に示すよ
うに、これら乗算器入力とキュービック係数Ｃ₁，Ｃ₂，
Ｃ₃，Ｃ₄との畳み込み演算を行うことで所望の結果が得
られる。FIG. 21 shows the relationship between the line arrangement and the cubic coefficients C ₁ , C ₂ , C ₃ , and C ₄ in the 2: 3 enlarged line number conversion processing in the hardware configuration of FIG. As shown in FIG. 21, in the case of performing the conversion process of the number of expanded lines, the operation of shifting the input line data for three lines by the input shift control signal IE and not shifting the line data one line before is repeated. . The input data D ₁ , D ₂ , D ₃ and D ₄ to each of the multipliers 111 to 114 in FIG. 20 are as shown in the multiplier inputs D ₁ , D ₂ , D ₃ and D ₄ in FIG. As shown in (8), these multiplier inputs and cubic coefficients C ₁ , C ₂ ,
A desired result can be obtained by performing a convolution operation with C ₃ and C ₄ .

【００４３】[0043]

【数８】 (Equation 8)

【００４４】なお、ここでは簡単のため、２：３拡大ラ
イン数変換の例を示したが、任意の拡大比率の場合は、
タイミング制御が異なるだけで原理は同じであるので、
それらの説明については割愛する。Here, for the sake of simplicity, an example of the 2: 3 enlargement line number conversion is shown, but in the case of an arbitrary enlargement ratio,
Since the principle is the same except for the timing control,
Their explanation is omitted.

【００４５】また、図２２には上記図２０のハードウエ
ア構成における３：２縮小ライン数変換処理時のライン
配置とキュービック係数Ｃ₁，Ｃ₂，Ｃ₃，Ｃ₄との関係を
示している。なお、図中Ｓｋｉｐはスキップされる出力
ラインを示している。当該縮小ライン数変換処理の場合
には、前記拡大ライン数変換の時と異なり、上記入力シ
フトコントロール信号ＩＥは常時“Ｌ”レベルとなさ
れ、入力ラインデータは各レジスタ１０１〜１０４にそ
のまま入ってくるため、各乗算器１１１〜１１４の入力
データＤ₁〜Ｄ₄は図２２の乗算器入力Ｄ₁〜Ｄ₄のように
なり、これとキュービック係数Ｃ₁〜Ｃ₄の畳み込み演算
の式（８）を行うことで所望の結果が得られる。ただ
し、当該３：２縮小ライン数変換の場合には、出力され
る３ラインに対して、入力の１ラインが不要になるの
で、当該不要なラインは前記フィールドＦＩＦＯメモリ
１０８に対する書き込みをコントロールすることによっ
てスキップする。このための制御信号が図２２に示すよ
うな出力ラインのスキップコントロール信号ＳＣＯとな
る。すなわち、この出力スキップラインコントロール信
号ＳＣＯは、”Ｈ”レベルのときラインスキップし、”
Ｌ”レベルのときラインスキップしない、というように
フィールドＦＩＦＯメモリ１０８を制御するための信号
である。Further, in FIG. 22 FIG 20 3 in the hardware configuration of: shows the relationship between the line arrangement and the cubic coefficient at 2 reduced lines number conversion process _{C 1, C 2, C 3} , C 4 . In the figure, Skip indicates an output line to be skipped. In the case of the reduction line number conversion process, unlike the case of the expansion line number conversion, the input shift control signal IE is always at the "L" level, and the input line data enters the registers 101 to 104 as they are. Therefore, the input data D _{1 to} D ₄ of each of the multipliers 111 to 114 are as shown in the multiplier input D _{1 to} D ₄ of FIG. 22, and the convolution operation of this and the cubic coefficients C _{1 to} C ₄ (8) To obtain the desired result. However, in the case of the 3: 2 reduced line number conversion, one input line is not required for three output lines. Therefore, the writing of the unnecessary line to the field FIFO memory 108 should be controlled. Skip by. The control signal for this is the output line skip control signal SCO as shown in FIG. That is, the output skip line control signal SCO skips the line when it is at the “H” level,
This signal is for controlling the field FIFO memory 108 such that line skip is not performed when the signal is at the L "level.

【００４６】なお、ここでは簡単のため、３：２縮小ラ
イン数変換の例を示したが任意の縮小比率の場合、その
タイミング制御が異なるだけで原理は同じであるのでこ
こではそれらについての説明は割愛する。Here, for simplicity, an example of 3: 2 reduction line number conversion has been described. However, in the case of an arbitrary reduction ratio, the principle is the same except for the timing control, so that the description will be made here. Is omitted.

【００４７】以上は、入力信号が順次走査のいわゆるノ
ンインターレース信号の場合の例であり、飛び越し走査
のいわゆるインターレース信号では画面に対して走査線
の位置は第一フィールドと第二フィールドで異なること
になるので、補間の係数セットは第二フィールド用、第
一フィールド用とそれぞれ異なってくる。従って、実際
の制御系はもっと複雑な構成であり、当然比率が異なれ
ば係数も異なってくるので、それに応じて入力スキップ
するラインや、出力スキップするラインも変化する。そ
こで、補間係数とスキップライン情報はそれぞれのフィ
ールドで独立に計算する必要がある。The above is an example of a case where the input signal is a so-called non-interlaced signal of the progressive scanning. In the case of the so-called interlaced signal of the interlaced scanning, the position of the scanning line with respect to the screen differs between the first field and the second field. Therefore, the interpolation coefficient set differs for the second field and the first field. Therefore, the actual control system has a more complicated configuration, and the coefficient differs when the ratio differs, so that the input skipping line and the output skipping line change accordingly. Therefore, it is necessary to independently calculate the interpolation coefficient and the skip line information for each field.

【００４８】次に、インターレース信号の走査線数変換
について説明する。Next, conversion of the number of scanning lines of an interlace signal will be described.

【００４９】前記２：３拡大走査線数変換では、第一フ
ィールドの補間式は、入力がノンイン夕一レース信号の
式（３）と同じである。インターレース信号では図２３
の第一フィールド入力ライン信号１２１と第二フィール
ド入力ライン信号１２３、及び第一フィールド出力ライ
ン信号１２２と第二フィールド出力ライン信号１２４の
ように、第一フィールドと第二フィールドでは必ず位相
が１／２ずれた関係、つまり第一フィールドのラインと
ラインのちょうど真ん中に第二フィールドのラインが入
らなければならない。このため、２：３拡大走査線数変
換の第二フィールドでは各補間ラインの位相情報は図２
３のＰ₄，Ｐ₅，Ｐ₆となり、それぞれの位相情報は５／
７、１／２、１／７となるので上記式（３）と同様にし
て各ラインの補間値を示すと以下の式（９）のように書
ける。In the above 2: 3 enlarged scanning line number conversion, the interpolation formula of the first field is the same as the formula (3) for the non-in-one-one-race signal input. In the case of interlaced signals, FIG.
In the first and second fields, the phase is always 1 /, as in the first field input line signal 121 and the second field input line signal 123, and the first field output line signal 122 and the second field output line signal 124. There must be two staggered relationships, that is, the line of the second field is exactly in the middle of the line of the first field. For this reason, in the second field of the 2: 3 enlarged scanning line number conversion, the phase information of each interpolation line is shown in FIG.
3 are P ₄ , P ₅ , and P ₆ , and each phase information is 5 /
Since the values are 7, 1/2, and 1/7, the interpolation value of each line can be expressed as in the following expression (9) in the same manner as in the above expression (3).

【００５０】[0050]

【数９】 (Equation 9)

【００５１】ここで、添え字ｊは第二フィールドを表し
ており、第一フィールドの添え字ｉと区別する。この式
からもわかるとおり、キュービック係数と補間に必要な
ラインは第一フィールドのものと第二フィールドのもの
では全く関連づけされていないため、イン夕ーレース形
式の画像信号に対しではそれぞれ別々に計算する必要が
ある。Here, the subscript j represents the second field and is distinguished from the subscript i of the first field. As can be seen from this equation, since the cubic coefficients and the lines required for interpolation are not related at all in the first field and the second field, they are calculated separately for the in-lace image signal. There is a need.

【００５２】同様に、３：２縮小走査線数変換では、第
一フィールドの補間式は、入力がノンインターレース信
号の式（６）と同じである。この場合も図２４に示すよ
うに第一フィールド入力ライン信号１２５と第二フィー
ルド入力ライン信号１２７、及び第一フィールド出力ラ
イン信号１２６と第二フィールド出力ライン信号１２８
のように、第一フィールドと第二フィールドでは必ず位
相が１／２ずれた関係、つまり第一フィールドのライン
とラインのちょうど真ん中に第二フィールドのラインが
入らなけらばならない。このため、３：２縮小走査線数
変換の第二フィールドでは各補間ラインの位相情報は図
２４のＰ₃，Ｐ₄となり、それぞれの位相情報はｌ／４、
３／４となるので上記数６と同様にして各ラインの補間
値を示すと以下の式（１０）のように書ける。Similarly, in the 3: 2 reduced scanning line number conversion, the interpolation formula of the first field is the same as the formula (6) for the input of a non-interlace signal. Also in this case, as shown in FIG. 24, the first field input line signal 125 and the second field input line signal 127, and the first field output line signal 126 and the second field output line signal 128
As shown in the above, the relationship between the first field and the second field is always shifted by 1/2, that is, the line of the second field must be inserted exactly between the lines of the first field. Therefore, in the second field of the 3: 2 reduced scanning line number conversion, the phase information of each interpolation line is P ₃ and P _{4 in} FIG. 24, and the respective phase information is 1/4,
Since it is ／, the interpolation value of each line can be expressed as in the following equation (10) in the same manner as in the above equation (6).

【００５３】[0053]

【数１０】 (Equation 10)

【００５４】この場合も第二フィールドに関してはキュ
ービック係数セットは全く第一フィールドと異なるため
それぞれ別々に計算する必要がある。Also in this case, since the cubic coefficient set for the second field is completely different from that of the first field, it is necessary to calculate them separately.

【００５５】走査線数変換処理では、従来より上述した
ようないわゆるＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓ
ｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉ
ｔ：特定用途向けＩＣ）等のハードウエアによる高速積
和回路を用いて実現されてきた。In the scanning line number conversion process, a so-called ASIC (Application S
peculiar integrated circuit
t: application specific IC) or the like, using a high-speed multiply-accumulate circuit by hardware.

【００５６】[0056]

【発明が解決しようとする課題】以上のように走査線変
換では入力信号がノンインターレースであるかインター
レースであるかによって、さらにインターレースの場合
は各フィールド毎に補間係数やスキップラインは全く異
なる。本キュービック補間のような多タップの係数から
計算される補間演算をＡＳｌＣで実現するには、回路規
模の点でどうしても自由度の少ない、ある固定された変
換比率となるか、或いは多くても数種類程度の変換比率
を切り替えて使用するというような方式に限定せざるを
得ない。As described above, in the scanning line conversion, depending on whether the input signal is non-interlace or interlace, in the case of interlace, the interpolation coefficient and the skip line are completely different for each field. In order to realize an interpolation operation calculated from multi-tap coefficients such as the present cubic interpolation by ASIC, a fixed conversion ratio with a small degree of freedom in terms of circuit scale is required, or at most several types. It is inevitable to limit the system to such a method that the conversion ratio is switched and used.

【００５７】様々な比率に対応するため、さらには各種
のフォーマットに対応するため、或いは設計後のビット
精度の変更、比率変換アルゴリズムの変更等のフレキシ
ビリティー等の点でこれをＡＳｌＣのようなハードウェ
アだけで行うことは困難である。In order to cope with various ratios, and further to cope with various formats, or in terms of flexibility such as a change in bit precision after a design and a change in a ratio conversion algorithm, this is used as an ASIC. It is difficult to do with hardware alone.

【００５８】また、ＡＳｌＣでリアルタイムに回路構成
上複雑な上記フィルタスイッチング補間法で、水平、垂
直の変換を変えようとすることも事実上不可能といって
よい。It can be said that it is virtually impossible to change the horizontal and vertical conversions by the filter switching interpolation method, which is complicated in terms of the circuit configuration in real time in ASIC.

【００５９】走査線数変換では外部に画像信号を蓄える
ためのフィールドメモリが必要になるわけだが、インタ
ーレース信号では各フィールド毎にこのフィールドメモ
リからそれぞれのフィールドで補間に必要なデータだけ
を読み書きを行いつつ、補間すべきラインの位相にあっ
たものを取り出し、それに見合った補間係数との畳込み
を行うのは、ある固定された比率以外では外部のメモリ
コントロールとタイミング同期をあわせる点でも困難で
ある。さらに入力信号がインターレースの場合は、変換
比率の応じて第一フィールドの出力と第二フィールドの
出力の位相を合わせるのが困難である。The conversion of the number of scanning lines requires a field memory for storing an image signal externally. For an interlaced signal, only the data necessary for interpolation in each field is read and written from this field memory for each field. On the other hand, it is also difficult to take out the phase that matches the phase of the line to be interpolated and to convolve it with the interpolation coefficient corresponding to it, in terms of synchronizing timing with external memory control except for a fixed ratio. . Further, when the input signal is interlaced, it is difficult to match the phases of the output of the first field and the output of the second field according to the conversion ratio.

【００６０】そこで、本発明は、ノンインターレース画
像のみならず、インターレース画像における任意比率の
走査線数変換のためのディジタル信号処理を実現可能に
し、さらには設計後のビット精度の変更、或いは新たな
フォーマットの仕様の追加等にもソフトウエアの変更だ
けで柔軟に対応できる走査線数変換を可能にする画像信
号処理装置を提供することを目的とする。Accordingly, the present invention makes it possible to realize digital signal processing for conversion of the number of scanning lines at an arbitrary ratio in an interlaced image as well as a non-interlaced image. It is an object of the present invention to provide an image signal processing apparatus capable of converting the number of scanning lines, which can flexibly cope with addition of a format specification or the like only by changing software.

【００６１】[0061]

【課題を解決するための手段】本発明は、ＳＩＭＤ制御
される複数の要素プロセッサと各要素プロセッサの入力
部及び／又は出力部にて２次元画像データを格納するた
めのデータ格納手段とを有する画像信号処理装置であっ
て、各要素プロセッサは、入力画素データを走査線毎に
一時的に保存する一時保存手段と、入力走査線データを
一時保存手段に転送する入力走査線データ格納手段と、
入力部及び出力部におかれたデータ格納手段に対する走
査線データの書き込み／読み出しスキップ情報を格納す
るスキップ走査線情報格納手段と、補間或いは間引きす
べき画素データの走査線属性報を格納する走査線属性情
報格納手段と、走査線属性情報に基づいて入力或いは出
力スキップ走査線を決定する算術演算手段と、走査線属
性情報に基づいて入力走査線データ又は近傍走査線の走
査線データを用いて演算した走査線データを一時保存手
段に保存する算術演算手段と、一時保存手段からの走査
線データを格納して出力する出力走査線データ格納手段
と、データ格納手段へのデータ格納或いは取り出しのた
めの制御信号を生成すると共に入力画像の走査線毎に処
理を切り替えるデータ格納制御手段とを有してなること
により上述した課題を解決する。SUMMARY OF THE INVENTION The present invention has a plurality of element processors controlled by SIMD and data storage means for storing two-dimensional image data at input and / or output sections of each element processor. In the image signal processing device, each element processor is a temporary storage unit for temporarily storing input pixel data for each scanning line, an input scanning line data storage unit for transferring the input scanning line data to the temporary storage unit,
A skip scan line information storage unit for storing scan line data write / read skip information for a data storage unit provided in an input unit and an output unit, and a scan line for storing scan line attribute information of pixel data to be interpolated or thinned out. Attribute information storage means, arithmetic operation means for determining an input or output skip scanning line based on scanning line attribute information, and operation using input scanning line data or scanning line data of a neighboring scanning line based on scanning line attribute information Arithmetic operation means for storing the obtained scan line data in the temporary storage means, output scan line data storage means for storing and outputting the scan line data from the temporary storage means, and data storage or retrieval for the data storage means. A data storage control unit for generating a control signal and switching processing for each scanning line of the input image. To resolve.

【００６２】すなわち、本発明によれば、ノンインター
レース画像のみならず、インターレース画像でもリアル
タイムで任意比率の走査線数変換処理をＳＩＭＤ制御の
リニアアレイ型名並列プロセッサを使い、ソフトウェア
処理だけで実現可能とし、変換比率はリアルタイムに変
更可能である。また、外部に置かれたフィールドメモリ
のコントロール信号もＳＩＭＤ制御のリニアアレイ型名
並列プロセッサにて計算することで、外部メモリコント
ロール回路を不要とし、リアルタイムに変換比率を変え
ることを可能にする。That is, according to the present invention, not only non-interlaced images but also interlaced images can be realized in real time by a software processing using a linear array type parallel processor under SIMD control at an arbitrary ratio of the number of scanning lines. The conversion ratio can be changed in real time. Also, the control signal of the field memory placed outside is calculated by a SIMD-controlled linear array type parallel processor, thereby eliminating the need for an external memory control circuit and enabling the conversion ratio to be changed in real time.

【００６３】[0063]

【発明の実施の形態】以下、本発明の好ましい実施の形
態について、図面を参照しながら説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Preferred embodiments of the present invention will be described below with reference to the drawings.

【００６４】ここで、ディジタル映像信号として、いわ
ゆる４：４：４フォーマット、４：２：２フォーマッ
ト、４：１：１フォーマット等様々なフォーマットが存
在するが、走査線数変換に限っていえば、輝度信号もク
ロマ信号も同じ処理を行えばよいため、以下では輝度信
号を例にして説明する。なお、画素数変換処理では輝度
信号とクロマ信号とでフォーマットによってそれぞれの
処理が違う。Here, there are various formats such as so-called 4: 4: 4 format, 4: 2: 2 format, and 4: 1: 1 format as digital video signals. Since the same processing may be performed for both the luminance signal and the chroma signal, a description will be given below using the luminance signal as an example. In the pixel number conversion processing, the processing differs depending on the format of the luminance signal and the chroma signal.

【００６５】本発明の実施の形態にかかる画像信号処理
装置では、前述したハードウェア構成による走査線数変
換のためのディジタル信号処理の問題点を打破するた
め、前記ＡＳｌＣのようなハードワイアード構成ではな
く、ＤＳＰ（ｄｉｇｉｔａｌｓｉｇｎａｌ ｐｒｏｃｅ
ｓｓｏｒ）を用いたソフトウェアプログラムにて、当該
ディジタル信号処理を実現するようにしている。In the image signal processing apparatus according to the embodiment of the present invention, in order to overcome the problem of digital signal processing for converting the number of scanning lines by the above-described hardware configuration, a hard-wired configuration such as the ASIC is used. No, DSP (digital signal process)
The digital signal processing is realized by a software program using the ssor).

【００６６】このように、ディジタル信号処理をソフト
ウエアプログラムにて行うことにより、仕様変更にも柔
軟に対応でき、ソフトウェアプログラムを書き換えるだ
けで様々な異なる信号処理を切り替えて実行することを
可能にしている。また、仕様の変更に対しても、ハード
ウェアは一切変更する必要がないので、いわゆるＴＡＴ
（Ｔｉｍｅ−Ａｘｉｓ Ｔｒａｎｓｆｏｒｍ Ｓｙｓｔ
ｅｍ）期間を従来に比べかなり短縮することが可能とな
る。As described above, by performing the digital signal processing by the software program, it is possible to flexibly cope with the specification change, and it is possible to switch and execute various different signal processing simply by rewriting the software program. I have. In addition, there is no need to change the hardware at all when the specification is changed.
(Time-Axis Transform System
em) The period can be considerably shortened as compared with the conventional case.

【００６７】前述したノンインターレース信号或いはイ
ンターレース信号の走査線数変換処理をソフトウェアプ
ログラムにて実現するためのＤＳＰとして、例えばいわ
ゆるリニアアレイ型多並列プロセッサの基本的内部構成
及び基本動作を、以下に説明する。The basic internal configuration and operation of a so-called linear array type multi-parallel processor, for example, as a DSP for realizing the above-mentioned non-interlace signal or interlace signal scanning line number conversion processing by a software program, will be described below. I do.

【００６８】上記リニアアレイ型多並列プロセッサと
は、例えば図１に示すように、入力画素の１画素に相当
する要素プロセッサ４０を一次元に１走査線分並ベ、こ
れら１走査線毎に並列処理することを特徴とするもので
ある。The linear array type multi-parallel processor is, for example, as shown in FIG. 1, in which an element processor 40 corresponding to one input pixel is arranged one-dimensionally for one scanning line, and for each of these scanning lines, It is characterized by processing.

【００６９】この図１において、入力端子３０に供給さ
れた時系列の入力画素データであるシリアル入力データ
ＳＩＤは、各要素プロセッサ４０の入力レジスタ４１に
入力された後、データを一時的に保存するためのローカ
ルメモリ４３に転送される。また、上記ローカルメモリ
４３のメモリアドレスを発生するメモリアドレスジェネ
レータ３１とインストラクションジェネレータ３２は、
全ての要素プロセッサ４０に対して共通な制御、すなわ
ちいわゆるＳＩＭＤ（Ｓｉｎｇｌｅ Ｉｎｓｔｒｕｃｔ
ｉｏｎ Ｍｕｌｔｉｐｌｅ Ｄａｔａ Ｓｔｒｅａｍ）
制御を行う。In FIG. 1, serial input data SID, which is time-series input pixel data supplied to an input terminal 30, is input to an input register 41 of each element processor 40, and then temporarily stores the data. To the local memory 43 for Further, the memory address generator 31 and the instruction generator 32 for generating the memory address of the local memory 43 include:
Control common to all element processors 40, that is, a so-called SIMD (Single Instruction)
ion Multiple Data Stream)
Perform control.

【００７０】このように、リニアアレイ型多並列プロセ
ッサの特徴でもあるが、一旦リニアアレイ型多並列プロ
セッサ（ＤＳＰ）内部に取り込まれたデータは、１走査
線分に相当する全ての要素プロセッサ４０について同じ
処理が施される。具体的に言うと、各要素プロセッサ４
０のローカルメモリ４３に転送されたデータは、それぞ
れ演算処理部４４との間で前記補間に必要な演算が施さ
れた後、出力レジスタ４２に送り込まれ、最終的にこれ
ら各要素プロセッサ４０の各出力レジスタ４２から出力
されることで、当該リニアアレイ型多並列プロセッサか
らは１走査線分の補間画素データが出力画素データ（シ
リアル出力データＳＯＤ）として取り出されることにな
る。As described above, although it is a feature of the linear array type multi-parallel processor, the data once fetched into the linear array type multi-parallel processor (DSP) is stored in all the element processors 40 corresponding to one scanning line. The same processing is performed. Specifically, each element processor 4
The data transferred to the local memory 43 of 0 are sent to the output register 42 after being subjected to the operation necessary for the interpolation with the operation processing unit 44, and finally the data of each of these element processors 40 By being output from the output register 42, interpolated pixel data for one scanning line is extracted as output pixel data (serial output data SOD) from the linear array type multi-parallel processor.

【００７１】また、各要素プロセッサ４０の一つ一つ
は、上述したように１走査線の各画素に対応しており、
各要素プロセッサ４０はそれぞれ左右近傍の他の要素プ
ロセッサ４０のローカルメモリ４３内のデータにアクセ
ス可能な構造になっている。このような構造を有するこ
とで、当該リニアアレイ型多並列プロセッサでは、各要
素プロセッサ４０のローカルメモリ４３に書き込まれた
全体で１走査線分の画素データに対して、その左右近傍
のデータをロードでき、これらデータをそれぞれの演算
処理部４４との間で送受して演算することにより、いわ
ゆる水平方向のＦＩＲフィルタ（非巡回型フィルタ）も
実現できるようになっている。Each of the element processors 40 corresponds to each pixel of one scanning line as described above.
Each element processor 40 has a structure capable of accessing data in the local memory 43 of another element processor 40 near the left and right. With such a structure, in the linear array type multi-parallel processor, the pixel data of one scanning line as a whole, which is written in the local memory 43 of each element processor 40, is loaded with the right and left neighboring data. By transmitting and receiving these data to and from the respective processing units 44 and performing calculations, a so-called horizontal FIR filter (non-recursive filter) can be realized.

【００７２】また、当該リニアアレイ型多並列プロセッ
サでは、全体として１走査線分の画素データを各要素プ
ロセッサ４０のローカルメモリ４３に離散的に記憶で
き、したがって、例えば入力時に要素プロセッサ４０の
１個おきに画素データを記憶することも可能である。同
様に、当該リニアアレイ型多並列プロセッサでは、各要
素プロセッサ４０の各ローカルメモリ４３に記憶した全
体として１走査線分に相当する画素データを、離散的に
出力することも可能である。In the linear array type multi-parallel processor, pixel data for one scanning line as a whole can be discretely stored in the local memory 43 of each element processor 40. It is also possible to store pixel data every other time. Similarly, in the linear array type multi-parallel processor, it is also possible to discretely output pixel data corresponding to one scanning line as a whole stored in each local memory 43 of each element processor 40.

【００７３】本発明実施の形態の走査線数変換処理で
は、本発明の特徴の一つであるリアルタイムな走査線数
変換が可能である。この場合は入出力のスキップ機能は
外部のフィールドＦｌＦＯメモリ等で調整すればよく、
この制御用信号はライン属性情報に基づいてライン属性
情報の計算と同時に求めることが可能である。In the scanning line number conversion processing according to the embodiment of the present invention, real-time scanning line number conversion, which is one of the features of the present invention, is possible. In this case, the input / output skip function may be adjusted using an external field FlFO memory or the like.
This control signal can be obtained simultaneously with the calculation of the line attribute information based on the line attribute information.

【００７４】また、演算処理自体は輝度信号とクロマ信
号とで区別する必要はなく、同じ処理で行うことができ
る。The arithmetic processing itself does not need to be distinguished between a luminance signal and a chroma signal, and can be performed by the same processing.

【００７５】入力ライン近傍の４ラインデータとライン
位相情報からのキュービック係数との畳み込み演算から
補間すべきラインを計算する。走査線数変換処理では入
力スキップライン情報、出力スキップライン情報、ライ
ン位相情報は毎ライン計算し、前記ライン位相情報につ
いては拡大用と縮小用と２種類の位相情報のためのレジ
スタを持つ。このようにライン位相情報を拡大用、縮小
用の２種類を持つことで縮小から拡大まで任意の比率変
換を可能としている。また、この２種類の位相情報から
求められる入力スキップライン制御信号と出力スキップ
ライン制御信号で外部のフィールドメモリと当該リニア
アレイ型多並列プロセッサ自体の処理プログラムを制御
し、プログラムはインストラクション切り替えフラグ発
生部４５からのフラグにより入力ライン毎に切り替える
ことが可能な構造になっている。The line to be interpolated is calculated from the convolution operation of the four line data near the input line and the cubic coefficient from the line phase information. In the scanning line number conversion processing, input skip line information, output skip line information, and line phase information are calculated for each line, and the line phase information has registers for two types of phase information for enlargement and reduction. As described above, by having two types of line phase information for enlargement and reduction, arbitrary ratio conversion from reduction to enlargement is possible. The input skip line control signal and the output skip line control signal obtained from the two types of phase information control an external field memory and a processing program of the linear array type multi-parallel processor itself. The structure is such that it can be switched for each input line by the flag from 45.

【００７６】図２に当該リニアアレイ型多並列プロセッ
サを用いて走査線数変換処理を行う場合の構成を示す。
当該リニアアレイ型多並列プロセッサはそもそもハード
ウエアでなく、ソフトウェアだけで構成されるため実際
の実現方法は異なるが、内部の各信号処理の一つ一つを
ブロック分けすると図２のようになり、以下では走査線
数変換処理についてその実現例を説明する。FIG. 2 shows a configuration in the case where the number of scanning lines is converted using the linear array type multi-parallel processor.
The linear array type multi-parallel processor is not hardware in the first place, but the actual implementation method is different because it is composed only of software, but when each of the internal signal processing is divided into blocks, as shown in FIG. Hereinafter, an example of realizing the scanning line number conversion processing will be described.

【００７７】次に具体的に走査線数変換を実現する手法
を説明する。本発明にかかる走査線数変換の方式では、
入力信号がノンインターレースでもインターレースであ
っても補間演算処理自体は同じでよく、ライン位相情報
の初期値の与え方とプログラムの切り替え制御が異なる
だけである。Next, a method for realizing the conversion of the number of scanning lines will be specifically described. In the method of converting the number of scanning lines according to the present invention,
The interpolation operation itself may be the same whether the input signal is non-interlaced or interlaced, and only the way of giving the initial value of the line phase information and the program switching control are different.

【００７８】即ち、ノンインターレース信号の時はフレ
ームライン位相情報の初期化は１フレームの始めに１回
行い、この初期値をゼロとする。これに対しインターレ
ース信号では、各フィールドの始めに１回ライン位相情
報を初期化するが、これを以下の式（１１）に示すよう
に第一フィールドと第二フィールドとで違う値を設定す
る。That is, in the case of a non-interlace signal, the initialization of the frame line phase information is performed once at the beginning of one frame, and this initial value is set to zero. On the other hand, in the case of the interlace signal, the line phase information is initialized once at the beginning of each field, and different values are set for the first field and the second field as shown in the following equation (11).

【００７９】ここで走査線数変換の変換比率をＮ：Ｍと
する。但し、Ｎ及びＭは正の整数であり、Ｍ＞Ｎで拡大
走査線数変換、Ｍ＜Ｎで縮小走査線数変換、Ｍ＝Ｎで等
倍変換となる。このとき、インターレース信号での第一
フィールドのライン初期位相情報Ｐｈ_{init odd}と第二フ
ィールドのライン初期位相情報Ｐｈ_{init even}とは次の
ようになる。Here, it is assumed that the conversion ratio of the scanning line number conversion is N: M. However, N and M are positive integers, and when M> N, enlargement scanning line number conversion, when M <N, reduction scanning line number conversion, and when M = N, unity conversion. At this time, the line initial phase information Ph _init of the first field in the interlace signal _odd and line initial phase information Ph _{init of} the second field _Even is as follows.

【００８０】[0080]

【数１１】 [Equation 11]

【００８１】これに対し、ノンインターレース信号で
は、ライン初期位相情報Ｐｈ_{init frm}は、次式（１２）
となる。On the other hand, in the case of a non-interlace signal, the line initial phase information Ph _{init frm} is given by the following equation (12)
Becomes

【００８２】[0082]

【数１２】 (Equation 12)

【００８３】以上のことをふまえて、まず、ノンインタ
ーレース信号についてＳＩＭＤリニアアレイ型多並列プ
ロセッサＤＳＰでの走査線数変換の詳細フロチャートを
図３、図４、図５、図６に示す。Based on the above, first, detailed flow charts of conversion of the number of scanning lines in the SIMD linear array type multi-parallel processor DSP for non-interlaced signals are shown in FIG. 3, FIG. 4, FIG. 5, and FIG.

【００８４】図３において、先ず、ステップＳＴ２００
で走査線数変換の変換比率Ｎ：Ｍが設定される。但し、
Ｎ及びＭは正の整数であり、Ｍ≧Ｎで拡大走査線数変
換、Ｍ＜Ｎで縮小走査線数変換となる。変換比率１：１
の等倍変換は拡大変換に含めることとする。In FIG. 3, first, at step ST200
Sets the conversion ratio N: M for the conversion of the number of scanning lines. However,
N and M are positive integers. When M ≧ N, conversion of the number of enlarged scanning lines is performed, and when M <N, conversion of the number of reduced scanning lines is performed. Conversion ratio 1: 1
Is to be included in the enlargement conversion.

【００８５】次のステップＳＴ２０１は、画像の１フレ
ームの最初のラインに対して実行される。ここでは入力
スキップラインの計算に使われるライン位相情報用レジ
スタｄ_phiと、出力スキップラインの計算に使われるラ
イン位相情報用レジスタｄ_phoの値の初期化を行う。た
だし、リニアアレイ型多並列プロセッサ内での処理の遅
延時間がある為に、その遅延を補償するためにライン位
相情報用レジスタｄ_phoの値は０で、ライン位相情報用
レジスタｄ_phiは遅延時間に応じたオフセット位相を持
たせることを行う。つまり、拡大の場合には当核リニア
アレイ型多並列プロセッサにて入力部におかれたフィー
ルドメモリ５１から当該リニアアレイ型多並列プロセッ
サ７２へ入力するかしないかを計算する訳であるが、そ
の決定はキュービック補間演算を行う前に予め定まって
いなければならない。時間軸で考えると、リニアアレイ
型多並列プロセッサ７２内での信号の遅れがあるため、
先に入力スキップするかしないかが定まって、その後補
間することになり、時間的には未来の予測となってしま
う。そのためにこの遅れ時間を前もって補正しておくこ
とで、あたかもリニアアレイ型多並列プロセッサ７２内
での遅れがないようにしている。この処理ステップＳＴ
２０１の詳細は後述する。なお、この”遅れ”について
はプログラムが定まれば一意的に定まる。The next step ST201 is executed for the first line of one frame of an image. Here, the values of the line phase information register d _phi used for calculating the input skip line and the line phase information register d _pho used for calculating the output skip line are initialized. However, since there is a processing delay time in the linear array type multi-parallel processor, the value of the line phase information register d _pho is 0 to compensate for the delay, and the line phase information register d _phi is a delay time. To have an offset phase corresponding to In other words, in the case of enlargement, the linear array type multi-parallel processor calculates whether or not to input from the field memory 51 provided in the input unit to the linear array type multi-parallel processor 72. The decision must be predetermined before performing the cubic interpolation operation. Considering the time axis, there is a signal delay in the linear array type multi-parallel processor 72,
First, it is determined whether or not to skip the input, and then interpolation is performed, which results in temporal prediction of the future. Therefore, the delay time is corrected in advance so that there is no delay in the linear array type multi-parallel processor 72. This processing step ST
Details of 201 will be described later. The "delay" is uniquely determined if a program is determined.

【００８６】ステップＳＴ２０２では、次ラインの１ラ
イン分の画素データの入力が可能か否かの判別を行い、
当該次ラインの画素データの入力が可能となるまでこの
判断を繰り返す。当該ステップＳＴ２０２にて次ライン
の画素データの入力が可能になると、次のステップＳＴ
２０３で１ライン分の画素データの入力が行われる。In step ST202, it is determined whether or not it is possible to input pixel data for one line of the next line.
This determination is repeated until pixel data of the next line can be input. When it becomes possible to input the pixel data of the next line in step ST202, the next step ST202
At 203, pixel data for one line is input.

【００８７】ステップＳＴ２０４では、後述する入力ス
キップライン制御信号Ｆ_ISLに従い、もしも入力スキッ
プライン制御信号Ｆ_ISLの値が０ならば、ステップＳＴ
２０３で入力した１ライン分のデータ７３を補間元のデ
ータが格納されているローカルメモリ上の信号用（４
Ｈ）ディレイライン５６に格納する（ステップＳＴ２０
５）。逆に、入力スキップライン制御信号Ｆ_ISLの値が
１ならば、このラインは不要とみなし、信号用（４Ｈ）
ディレイライン５６には格納されず、そのデータ７３は
破棄され、ステップＳＴ２０６に進む。In step ST204, according to the input skip line control signal F _ISL described later, if the value of the input skip line control signal F _ISL is 0, the process proceeds to step ST204.
The one-line data 73 input at 203 is used for a signal (4) on a local memory in which interpolation source data is stored.
H) Store in delay line 56 (step ST20)
5). Conversely, if the value of the input skip line control signal F _ISL is 1, this line is regarded as unnecessary, and the signal (4H)
The data 73 is not stored in the delay line 56 but is discarded, and the process proceeds to step ST206.

【００８８】この入力スキップライン制御信号Ｆ_ISLは
拡大走査線数変換の際に意味をもつものであり、図７に
拡大変換時の入力スキップライン制御信号Ｆ_ISLとフィ
ールドメモリ５１のデータとの関係を図示する。この図
７のＬ_inがスキップされるラインを示しており、即ち、
入力スキップライン制御信号Ｆ_ISLの値が１の時にはフ
ィールドメモリ５１の出力を止めてリニアアレイ型多並
列プロセッサ７２内にデータを取り込まないようにし、
値が０の時にはフィールドメモリ５１からのデー夕をリ
ニアアレイ型多並列プロセッサ７２内に取り込み、補間
演算に必要な信号用（４Ｈ）ディレイライン５６に格納
する。なお、入力スキップライン制御信号Ｆ_ISLの極性
は値が１でスキップ、値が０でスキップしないとしてい
るが、フィールドメモリ５１への制御信号の極性が逆な
らば反転する必要がある。The input skip line control signal F _ISL has a meaning during the conversion of the number of enlarged scanning lines. FIG. 7 shows the relationship between the input skip line control signal F _ISL and the data of the field memory 51 during the enlargement conversion. Is illustrated. L _in the FIG. 7 shows a line to be skipped, i.e.,
When the value of the input skip line control signal _FISL is 1, the output of the field memory 51 is stopped so that data is not taken into the linear array type multi-parallel processor 72,
When the value is 0, the data from the field memory 51 is fetched into the linear array type multi-parallel processor 72 and stored in the signal (4H) delay line 56 necessary for the interpolation operation. The polarity of the input skip line control signal F _ISL is skipped when the value is 1 and not skipped when the value is 0. However, if the polarity of the control signal to the field memory 51 is reversed, the polarity must be inverted.

【００８９】図２中の信号用（４Ｈ）ディレイライン５
６の制御信号ＧＲＬは、グローバルローテーションを表
しており、値が１でそれぞれのラインデータを１ライン
ずつディレイし、値が０でディレイしないことを示す。
これはライン単位の処理であり、当該リニアアレイ型多
並列プロセッサ７２においてはローカルメモリ内のデー
タを移動させることであるのでわずか数十ステップのイ
ンストラクションで済む。The signal (4H) delay line 5 in FIG.
The control signal GRL of 6 indicates a global rotation. The value of 1 indicates that each line data is delayed by one line, and the value of 0 indicates no delay.
This is a line-by-line process, and in the linear array type multi-parallel processor 72, data in the local memory is moved, so that only a few tens of steps of instructions are required.

【００９０】以上の結果、信号用ディレイライン５６に
は、キュービック補間に必要な４ラインのデータが得ら
れることとなる、例えば図７の場合、ローカルメモリ５
６（すなわち図２の信号用ディレイライン５６）には図
８に示す各ラインのデータが格納される。なお、この図
８は、当該拡大走査線数変換時の他のローカルメモリ６
０（すなわち図２の出力スキップライン計算部６０が備
えるレジスタ）とローカルメモリ６２（すなわち図２の
ライン位相計算部６２が備えるレジスタ）の内容も示し
ている。As a result, four lines of data necessary for cubic interpolation are obtained in the signal delay line 56. For example, in the case of FIG.
6 (that is, the signal delay line 56 of FIG. 2) stores data of each line shown in FIG. FIG. 8 shows another local memory 6 at the time of the conversion of the number of expanded scanning lines.
0 (that is, the register included in the output skip line calculation unit 60 in FIG. 2) and the contents of the local memory 62 (that is, the register included in the line phase calculation unit 62 in FIG. 2).

【００９１】出力スキップライン制御信号Ｆ_OSLは縮小
走査線数変換の際に意味をもつものであり、図９に縮小
変換時の出力スキップライン制御信号Ｆ_OSLとフィール
ドメモリ６４のデータとの関係を図示する。図９のＬ
_outがスキップきれるラインを示しており、即ち、出力
スキップライン制御信号Ｆ_OSLの値が１の時にはフィー
ルドメモリ６４への入力データ（出力データ７４）を取
り込まないようにし、値が０の時には出力データ７４を
取り込む。なお、入力スキップライン制御信号の極性は
値が１でスキップ、値が０でスキップしないとしている
が、フィールドメモリ６４の制御信号の極性が逆ならば
反転する必要がある。この時の各ローカルメモリの内容
を図１０に示す。すなわち、この図１０には、縮小走査
線数変換時のローカルメモリ５６（すなわち図２の信号
用ディレイライン５６）と、ローカルメモリ６０（すな
わち図２の出力スキップライン計算部６０が備えるレジ
スタ）とローカルメモリ６２（すなわち図２のライン位
相計算部６２が備えるレジスタ）の内容を示している。The output skip line control signal F _OSL has a meaning in the conversion of the number of reduced scanning lines. FIG. 9 shows the relationship between the output skip line control signal F _OSL and the data in the field memory 64 in the reduction conversion. Illustrated. L in FIG.
_out indicates a skipped line, that is, when the value of the output skip line control signal _FOSL is 1, input data (output data 74) to the field memory 64 is not taken in, and when the value is 0, output data is not output. Import 74. Note that the polarity of the input skip line control signal is skipped when the value is 1 and not skipped when the value is 0. However, if the polarity of the control signal of the field memory 64 is reversed, it is necessary to invert the polarity. FIG. 10 shows the contents of each local memory at this time. That is, FIG. 10 shows a local memory 56 (ie, the signal delay line 56 of FIG. 2) at the time of conversion of the number of reduced scanning lines and a local memory 60 (ie, a register included in the output skip line calculation unit 60 of FIG. 2). 3 shows the contents of a local memory 62 (that is, a register included in the line phase calculator 62 in FIG. 2).

【００９２】ステップＳＴ２０６では出力スキップライ
ン位相情報用レジスタｄ_phoの値からキュービック係数
を計算する。即ち、上記式（１）を用いた計算を行う。
ここで、ライン位相情報を表すものとしては出力スキッ
プライン位相情報用レジスタｄ_phoに格納された値以外
に入力スキップライン位相情報用レジスタｄ_phiに格納
された値があるが、入力スキップライン位相情報用レジ
スタｄ_phiの値は実際の補間計算には使わず、以降で述
べる入力スキップラインを決定するためだけに使う。こ
のようにライン位相情報としては上記位相情報用レジス
タｄ_pho、ｄ_phiに格納された２種類の情報を持つが、実
際の補間演算では出力スキップライン位相情報用レジス
タｄ_phoの値のみを用いることで縮小から拡大までの任
意比率変換を可能としている。In step ST206, a cubic coefficient is calculated from the value of the output skip line phase information register _dpho . That is, calculation using the above equation (1) is performed.
Here, although as representing a line phase information is stored in the input skip line phase information register d _phi other than stored in the register d _pho output skip line phase information value value, input skip line phase information The value of the register d _phi is not used for the actual interpolation calculation, but is used only for determining the input skip line described later. As described above, the line phase information has two types of information stored in the phase information registers d _pho and d _phi , but only the value of the output skip line phase information register d _pho is used in actual interpolation calculation. Enables arbitrary ratio conversion from reduction to enlargement.

【００９３】ステップＳＴ２０７では、上記ステップＳ
Ｔ２０６にて求めたキュービック係数と上記近傍４ライ
ンの画素データの畳み込み演算を行う。ステップＳＴ２
０６のキュービック係数の計算と畳み込み演算により補
間されるラインＱｖは以下に示す式（１３）のようにな
る。In step ST207, the above step S
The convolution operation of the cubic coefficient obtained in T206 and the pixel data of the above four neighboring lines is performed. Step ST2
The line Qv interpolated by the calculation of the cubic coefficient 06 and the convolution operation is represented by the following equation (13).

【００９４】[0094]

【数１３】 (Equation 13)

【００９５】式中のｄ_phoは前ラインの出力スキップラ
イン位相情報を格納するレジスタ６０（すなわち図２の
出力スキップライン計算部６０に備えられたレジスタ）
の値を示しており、これについては後述する。式中のｄ
_p2、ｄ_p1、ｄ_c、ｄ_n1は入力ラインをそれぞれ３Ｈ、２
Ｈ、１Ｈ、０Ｈラインディレイさせたものである。これ
らｄ_pho、ｄ_p2、ｄ_p1、ｄ_c、ｄ_n1は、それぞれレジスタ
に対応している。なお、出力スキップライン位相情報ｄ
_pho（出力スキップライン位相情報用レジスタｄ_{p ho}の
値）は１ライン中でどの画素をとってもある一定の値に
なっている。In the expression, d _pho is a register 60 for storing the output skip line phase information of the previous line (that is, a register provided in the output skip line calculation unit 60 in FIG. 2).
, Which will be described later. D in the formula
_{p2, d p1, d c,} d n1 is an input line each 3H, 2
H, 1H, 0H line delay. These d _pho , d _p2 , d _p1 , d _c , and d _n1 correspond to registers, respectively. Note that the output skip line phase information d
_pho (the value of the output skip line phase information register d _{p ho} ) has a certain value regardless of which pixel is taken in one line.

【００９６】ステップＳＴ２０８〜ＳＴ２１９で、出力
スキップラインの計算とキュービック演算の為のライン
位相情報の計算を行う。In steps ST208 to ST219, calculation of an output skip line and calculation of line phase information for cubic calculation are performed.

【００９７】ステップＳＴ２０８、ステップＳＴ２０
９、ステップＳＴ２１０では次のラインが出力スキップ
ラインであるかどうかの判定を行う。即ち、前のライン
の出力スキップライン位相情報用レジスタｄ_phoに格納
された値にＮを加算して、得られた値がＭの２倍よりも
大きい場合は１ビットのレジスタＦ_OSLに１を格納し、
出力ラインをスキップするものとし、逆の場合はレジス
タＦ_OSLに０を格納し、出力ラインをスキップさせない
よう設定する。Step ST208, Step ST20
9. In step ST210, it is determined whether the next line is an output skip line. That is, N is added to the value stored in the output skip line phase information register _dpho of the previous line, and if the obtained value is larger than twice M, 1 is added to the 1-bit register _FOSL. Store,
The output line is skipped, and in the opposite case, 0 is stored in the register F _{OSL so} that the output line is not skipped.

【００９８】ステップＳＴ２１１、スナップＳＴ２１
２、ステップＳＴ２１３では次のラインが入力スキップ
ラインであるかどうかの判定を行い、判別結果をワーキ
ングレジスタｔｅｍｐに格納する。即ち、前のラインの
出力スキップライン位相情報用レジスタｄ_phiに格納さ
れた値にＮを加算して、得られた値がＭの値と等しいか
小さい場合は１ビットのワーキングレジスタｔｅｍｐに
１を格納し、逆の場合は０を格納する。Step ST211, snap ST21
2. In step ST213, it is determined whether or not the next line is an input skip line, and the determination result is stored in the working register temp. That is, N is added to the value stored in the output skip line phase information register _dphi of the previous line, and when the obtained value is equal to or smaller than the value of M, 1 is added to the 1-bit working register temp. Stored, and 0 in the opposite case.

【００９９】次のステップＳＴ２１４、ステップＳＴ２
１５、ステップＳＴ２１６では前記出力スキップライン
を示すレジスタＦ_OSLの値に従い、次ラインの出力スキ
ップライン位相情報用レジスタｄ_phoの値を計算する。
もし、ステップＳＴ２０９、ＳＴ２１０で計算したレジ
スタＦ_OSLの値が１ならば、次ラインの出力スキップラ
イン位相情報用レジスタｄ_phoの値を現ラインの出力ス
キップライン位相情報用レジスタｄ_phoの値からＭを引
いたものとし、そうでなければ（Ｎ−Ｍ）を足したもの
とする。Next step ST214, step ST2
15, as the value of the register F _OSL showing the output skip line in step ST216, calculates the value of the output skip line phase information register d _pho of the next line.
If step ST209, if the value of the calculated register F _OSL in ST210 is 1, M the value of the output skip line phase information register d _pho for the next line from the value of the register d _pho output skip line phase information of the current line Is subtracted, otherwise (N−M) is added.

【０１００】次のステップＳＴ２１７、ステップＳＴ２
１８、ステップＳＴ２１９では前記ワーキングレジスタ
ｔｅｍｐの値に従い、次ラインの出力スキップライン位
相情報用レジスタｄ_phoの値を計算する。もし、ワーキ
ングレジスタｔｅｍｐの値が１ならば、次ステップＳＴ
２２０〜ＳＴ２３１で、入力スキップラインを決定す
る。Next step ST217, step ST2
18, as the value of the step ST219 working registers temp, to calculate the value of output skip line phase information register d _pho of the next line. If the value of the working register temp is 1, the next step ST
In steps 220 to ST231, an input skip line is determined.

【０１０１】ステップＳＴ２２０、ステップＳＴ２２
１、ステップＳＴ２２２では次のラインが出力スキップ
ラインであるかどうかの判定を行う。即ち、前のライン
の入力スキップライン位相情報用レジスタｄ_phiの値に
Ｎを加算して、得られた値がＭの２倍の値よりも大きい
場合は１ビットのワーキングレジスタｔｅｍｐに１を格
納し、逆の場合はワーキングレジスタｔｅｍｐに０を格
納する。Step ST220, Step ST22
1. In step ST222, it is determined whether the next line is an output skip line. That is, N is added to the value of the input skip line phase information register d _phi of the previous line, and if the obtained value is larger than twice the value of M, 1 is stored in the 1-bit working register temp. In the opposite case, 0 is stored in the working register temp.

【０１０２】ステップＳＴ２２３、ステップＳＴ２２
４、ステップＳＴ２２５では次のラインが入力スキップ
ラインであるかどうかの判定を行い、判別結果をレジス
タＦ_{IS L}に格納する。即ち、前のラインの入力スキップ
ライン位相情報用レジスタｄ_phiの値Ｎを加算して、得
られた値がＭの値と等しいか小さい場合は１ビットのレ
ジスタＦ_ISLに１を格納し、入力ラインをスキップする
ものとし、逆の場合はレジスタＦ_ISLに０を格納し、入
力ラインをスキップさせないよう設定する。Steps ST223 and ST22
4, in step ST225 the next line responsible for determining whether the input skip line, stores the determination result register F _{IS L.} That is, the value N of the input skip line phase information register _dphi of the previous line is added, and if the obtained value is equal to or smaller than the value of M, 1 is stored in the 1-bit register _FISL , and It is assumed that the line is skipped, and in the opposite case, 0 is stored in the register _FISL and the input line is set not to be skipped.

【０１０３】次のステップＳＴ２２６、ステップＳＴ２
２７、ステップＳＴ２２８では前記出力スキップライン
を示すワーキングレジスタｔｅｍｐに従い、次ラインの
入力スキップライン位相情報用レジスタｄ_phiの値を計
算する。もし、ステップＳＴ２２１、ＳＴ２２２で計算
したレジスタｔｅｍｐの値が１ならば、次ラインの入力
スキップライン位相情報用レジスタｄ_phiの値を現ライ
ンの入力スキップライン位相情報用レジスタｄ_phiの値
からＭを引いたものとし、そうでなければ（Ｎ−Ｍ）を
足したものとする。Next step ST226, step ST2
27, according to the working register temp showing the output skip line in step ST228, calculates the value of the register d _phi input skip line phase information of the next line. If step ST221, the value of the calculated register temp in ST222 is 1, then the M values of the input skip line phase information register d _phi for the next line from the value of the input skip line phase information register d _phi of the current line It shall be subtracted, otherwise (N−M) shall be added.

【０１０４】次のステップＳＴ２２９、ステップＳＴ２
３０、ステップＳＴ２３１では前記レジスタＦ_ISLの値
に従い、次ラインの入力スキップライン位相情報用レジ
スタｄ_pniの値を計算する。もし、レジスタＦ_ISLの値が
１ならば、次ラインの入力スキップライン位粗情報用レ
ジスタｄ_phiの値を現ラインの入力スキップライン位相
情報用レジスタｄ_phiの値からＭを引いたものとし、そ
うでなければそのままの値とする。Next step ST229, step ST2
30, in step ST231, the value of the input skip line phase information register d _pni of the next line is calculated in accordance with the value of the register F _ISL . If the value of the register F _ISL is 1, the value of the input skip line phase coarse information register d _phi of the next line is obtained by subtracting M from the value of the input skip line phase information register d _phi of the current line. Otherwise, leave the value as it is.

【０１０５】ステップＳＴ２３２にて、上にて得られた
キュービック補間演算後のデータと出力スキップライン
制御信号Ｆ_OSLと入力スキップライン制御信号Ｆ_ISLを出
力する。In step ST232, the data after the cubic interpolation operation obtained above, the output skip line control signal F _OSL and the input skip line control signal F _ISL are output.

【０１０６】ステップＳＴ２３３までが、１ライン分の
計算であり、これを１フレームの間繰り返す。即ち、ス
テップＳＴ２２２で１フレームの終わりかどうかを判別
し、そうであればステップＳＴ２０１にジャンプし、そ
うでなければステップＳＴ２０２へジャンプする。The process up to step ST233 is the calculation for one line, and this is repeated for one frame. That is, in step ST222, it is determined whether or not the end of one frame. If so, the process jumps to step ST201; otherwise, the process jumps to step ST202.

【０１０７】また、上の説明で省略したが、前記ステッ
プＳＴ２０１の詳細処理フローチャートを図１１に示
し、その説明を以下に述べる。Although omitted in the above description, FIG. 11 shows a detailed processing flowchart of step ST201, and the description thereof will be given below.

【０１０８】ステップＳＴ４０１では、入力スキップラ
イン位相情報用レジスタｄ_phiと出力スキップライン位
相情報レジスタｄ_phoをゼロに初期化する。In step ST401, the input skip line phase information register d _phi and the output skip line phase information register d _pho are initialized to zero.

【０１０９】ステップＳＴ４０２、ステップＳＴ４０
３、ステップＳＴ４０４では次のラインが出力スキップ
ラインであるかどうかの判定を行い、判別結果をワーキ
ングレジスタｔｅｍｐ１に格納する。即ち、前のライン
の出力スキップライン位相情報用レジスタｄ_phoの値
（初期値は０）にＮを加算して、得られた値がＭの２倍
の値よりも大きい場合は１ビットのワーキングレジスタ
ｔｅｍｐ２に１を格納し、そうでない場合は０を格納す
る。Step ST402, Step ST40
3. In step ST404, it is determined whether or not the next line is an output skip line, and the determination result is stored in the working register temp1. That is, N is added to the value (initial value is 0) of the output skip line phase information register _dpho of the previous line, and if the obtained value is larger than twice the value of M, 1-bit working is performed. 1 is stored in the register temp2, and 0 is stored otherwise.

【０１１０】ステップＳＴ４０５、ステップＳＴ４０
６、ステップＳＴ４０７では次のラインが入力スキップ
ラインであるかどうかの判定を行い、判別結果をワーキ
ングレジス夕ｔｅｍｐ２に格納する。即ち、前のライン
の出力スキップライン位相情報用レジスタｄ_phiの値に
Ｎを加算して、得られた値がＭの値と等しいか小さい場
合は１ビットのワーキングレジスタｔｅｍｐ２に１を格
納し、逆の場合はレジスタｔｅｍｐ２に０を格納する。Step ST405, step ST40
6. In step ST407, it is determined whether or not the next line is an input skip line, and the determination result is stored in the working registry evening temp2. That is, N is added to the value of the output skip line phase information register d _phi of the previous line, and if the obtained value is equal to or smaller than the value of M, 1 is stored in the 1-bit working register temp2, In the opposite case, 0 is stored in the register temp2.

【０１１１】次のステップＳＴ４０８、ステップＳＴ４
０９、ステップＳＴ４１０では前記ワーキングレジスタ
ｔｅｍｐ１に従い、次ラインの入力スキップライン位相
情報用レジスタｄ_phiの値を計算する。もし、ワーキン
グレジスタｔｅｍｐ１の値が１ならば、次ラインの入力
スキップライン位相情報用レジスタｄ_phiの値を現ライ
ンの入力スキップライン位相情報用レジスタｄ_phiの値
からＭを引いたものとし、そうでなければ（Ｎ−Ｍ）を
足したものする。Next step ST408, step ST4
09, in accordance with the working register temp1 At step ST 410, calculates the value of the input skip line phase information register d _phi of the next line. If the value of the working register temp1 is 1, the value of the input skip line phase information register d _phi of the next line is determined by subtracting M from the value of the input skip line phase information register d _phi of the current line, and so on. Otherwise, add (NM).

【０１１２】次のステップＳＴ４１１、ステップＳＴ４
１２、ステップＳＴ４１３では前記ワーキングレジスタ
ｔｅｍｐ２に従い、次ラインの入力スキップライン位相
情報用レジスタｄ_phiの値を計算する。もし、ワーキン
グレジスタｔｅｍｐ２の値が１ならば、次ラインの入力
スキップライン位相情報用レジスタｄ_phiの値を現ライ
ンの入力スキップライン位相情報用レジスタｄ_phiの値
からＭを引いたものとし、そうでなければそのままの値
とする。Next step ST411, step ST4
12, in accordance with the working register temp2 At step ST 413, calculates the value of the input skip line phase information register d _phi of the next line. If the value of the working register temp2 is 1, the value of the input skip line phase information register d _phi of the next line is obtained by subtracting M from the value of the input skip line phase information register d _phi of the current line, and so on. If not, use the value as it is.

【０１１３】上のステップＳＴ４０２からステップＳＴ
４１３までの処理を所望の回数だけ行う。この回数は、
当該リニアアレイ型多並列プロセッサ（ＤＳＰ）の内部
遅延時間に依存し、これはプログラムの書き方に依存す
るので一概には決められないが、ＤＳＰ内部の処理が決
まれば、一意に決まるものである。Step ST402 to step ST402
The processing up to 413 is performed a desired number of times. This number is
It depends on the internal delay time of the linear array type multi-parallel processor (DSP), which depends on how to write a program, and cannot be unconditionally determined. However, it is uniquely determined when the processing inside the DSP is determined.

【０１１４】以上が、ノンインターレース信号に関する
走査線数変換である。次にインターレース信号の処理に
ついて説明する。The above is the conversion of the number of scanning lines for a non-interlace signal. Next, processing of an interlace signal will be described.

【０１１５】図１２、図１３、図１４、図１５にインタ
ーレース信号での処理のフローチャートを示す。ノンイ
ンターレース時の処理との違いは、走査線変換比率を入
力したあとの入力スキップライン位相情報用レジスタｄ
_phiと出力スキップライン位相情報用レジスタｄ_phoの初
期化の方法であるので、ここではこの部分についてのみ
説明を行い、それ以外の説明は割愛する。図１２のステ
ップＳＴ３０１〜ステップＳＴ３０３と、ステップＳＴ
３３５がこれに相当する部分である。FIG. 12, FIG. 13, FIG. 14, and FIG. 15 show flowcharts of the processing with the interlace signal. The difference from the processing at the time of non-interlace is that the input skip line phase information register d after inputting the scan line conversion ratio
Since this is a method of initializing the _phi and the output skip line phase information register _dpho , only this part will be described here, and the other description will be omitted. Steps ST301 to ST303 in FIG.
335 is the corresponding part.

【０１１６】ステップＳＴ３０１においては、これから
処理すべきフィールドが第一フィールドか、第二フィー
ルドかの判別を行い、それによってライン位相情報の初
期値を切り替えることが行われる。当該リニアアレイ型
多並列プロセッサ７２では図１のインストラクション切
り替えフラグ発生部４５からのインストラクション切り
替えフラグにより、プログラムを切り替えることが可能
であるので、第一フィールドの１ライン目でステップＳ
Ｔ３０２に、第二フィールドの１ライン目でステップＳ
Ｔ３０３の処理に切り替えることができる。In step ST301, it is determined whether the field to be processed is the first field or the second field, thereby switching the initial value of the line phase information. In the linear array type multi-parallel processor 72, since the program can be switched by the instruction switching flag from the instruction switching flag generator 45 in FIG. 1, the step S is performed in the first line of the first field.
At T302, step S is performed on the first line of the second field.
The process can be switched to T303.

【０１１７】ステップＳＴ３０２に切り替わった場合
は、ノンインターレース信号でのスキップライン位相情
報レジスタの初期化ＳＴ２０１と同じ処理で、前記図１
１に説明した処理を行う。図１１については既に説明し
たのでここでは省略する。When the process is switched to step ST302, the same processing as in the initialization ST201 of the skip line phase information register with the non-interlace signal is performed, as shown in FIG.
The processing described in 1 is performed. Since FIG. 11 has already been described, it is omitted here.

【０１１８】ステップＳＴ３０３は、第二フィールドに
おけるライン位相情報用レジスタｄ _phiとｄ_phoの初期化
で、図１６にその詳細を示す。この図１６の処理も図１
１とほぼ同じであるが。スタート直後の入力スキップラ
イン位相情報用レジスタｄ_{ph i}と出力スキップライン位
相情報用レジスタｄ_phoの初期値が異なるだけである。
これが、ステップＳＴ５０１の部分で、変換比率をＮ：
Ｍとした場合、もしも、拡大走査線数変換のとき（Ｎ≦
Ｍ）は、レジスタｄ_phi＝ｄ_pho＝Ｎ／２とする。逆に、
縮小走査線数変換（Ｎ＞Ｍ）であれば、レジスタｄ_phi
＝ｄ_pho＝（Ｎ−Ｍ）／２とする。ステップＳＴ５０２
以降は前記ステップＳＴ４０２と同じである。In step ST303, the second field
Register d for line phase information _phiAnd d_phoInitialize
FIG. 16 shows the details. The processing of FIG.
Almost the same as 1. Input skipper immediately after start
In-phase information register d_{ph i}And output skip line position
Phase information register d_phoOnly the initial value of is different.
This is the part of step ST501 where the conversion ratio is N:
In the case of M, if the number of enlarged scanning lines is converted (N ≦
M) is the register d_phi= D_pho= N / 2. vice versa,
If the number of reduced scanning lines is converted (N> M), the register d_phi
= D_pho= (N−M) / 2. Step ST502
Subsequent steps are the same as step ST402.

【０１１９】このように第一フィールドと第二フィール
ドでライン位相情報のオフセットを与えることは、前記
図２３、図２４に示したようなインターレース信号では
走査線構造が入れ子構造になっているためである。The reason why the offset of the line phase information is given between the first field and the second field is that the interlaced signal shown in FIGS. 23 and 24 has a nested scanning line structure. is there.

【０１２０】当然のことながら、これらのオフセット値
は単なる変換比率パラメータＭ，Ｎの算術演算であるの
で当該リニアアレイ型多並列プロセッサ７２にて容易に
求めることが出来る。Naturally, since these offset values are merely arithmetic operations of the conversion ratio parameters M and N, they can be easily obtained by the linear array type multi-parallel processor 72.

【０１２１】ステップＳＴ３０４からステップＳＴ３３
５までの処理は、前記ステップＳＴ２０２からステップ
ＳＴ２３３までの処理と同じであり、これらの説明は省
略する。From step ST304 to step ST33
The processing up to 5 is the same as the processing from step ST202 to step ST233, and a description thereof will be omitted.

【０１２２】だだし、このインターレース信号での処理
では、各フィールド毎にこれらの位相情報用レジスタの
初期値を切り替えるため、ステップＳＴ３３５にて１フ
ィールド終了をチェックし、１フィールド終了ならばス
テップＳＴ３０１へ戻り次のフィールドの処理へ、そう
でなければステップＳＴ３０４に戻り、次のラインの処
理を継続する。In the process using the interlace signal, however, the initial values of these phase information registers are switched for each field. Therefore, the end of one field is checked in step ST335. Return to the processing of the next field, otherwise return to step ST304 and continue the processing of the next line.

【０１２３】以上説明したように、本発明実施の形態に
よれば、回路規模、その構成の複雑さからハードウェア
では実現困難なフィルタースイッチング補間方式（キュ
ービックフィルタ補間方式〉を用い、インターレース信
号に於いてもプログラムを切り替えるだけで任意比率の
走査線数変換処理をＳＩＭＤ制御のリニアアレイ型多並
列プロセッサＤＳＰを使い、ソフトウェア処理だけで実
現可能である。As described above, according to the embodiment of the present invention, the filter switching interpolation method (cubic filter interpolation method), which is difficult to realize with hardware due to the circuit scale and the complexity of the configuration, is used to generate an interlaced signal. Even if the program is switched, the scanning line number conversion processing at an arbitrary ratio can be realized only by software processing using a SIMD-controlled linear array type multi-parallel processor DSP simply by switching the program.

【０１２４】さらに本発明実施の形態によれば、リアル
タイムに走査線数を変更することも可能となる。Further, according to the embodiment of the present invention, the number of scanning lines can be changed in real time.

【０１２５】なお、上述の実施の形態では、輝度信号
（Ｙ）とクロマ信号（Ｃｒ、Ｃｂ）を例に挙げている
が、Ｙ（輝度），Ｕ，Ｖ（色差）或いはＲ（赤成分），
Ｇ（緑成分），Ｂ（青成分）の各画素データに対しても
同様の効果を得ることができる。すなわち、固体撮像素
子（ＣＣＤ）からの画素データとか、Ｒ，Ｇ，Ｂの画素
データであっても、ラスタスキャン形式であれば、本発
明の手法を適用できる。In the above embodiment, the luminance signal (Y) and the chroma signals (Cr, Cb) are taken as an example. However, Y (luminance), U, V (color difference) or R (red component) are used. ,
Similar effects can be obtained for each pixel data of G (green component) and B (blue component). That is, the method of the present invention can be applied to pixel data from a solid-state imaging device (CCD) or R, G, B pixel data as long as it is in a raster scan format.

【０１２６】[0126]

【発明の効果】本発明においては、ＳＩＭＤ制御のリニ
アアレイ型多並列プロセッサを使い、ソフトウェア処理
だけで、任意比率の走査線数変換のためのディジタル信
号処理を実現可能とし、走査線の変換比率はリアルタイ
ムに設定可能である。また、走査線数変換にて外部に置
かれるフィールドメモリの制御信号をもリニアアレイ型
多並列プロセッサにて計算することでメモリコントロー
ル回路を不要としている。According to the present invention, a linear array type multi-parallel processor controlled by SIMD can be used to realize digital signal processing for converting the number of scanning lines at an arbitrary ratio only by software processing. Can be set in real time. Further, a control signal of a field memory provided outside by the conversion of the number of scanning lines is also calculated by a linear array type multi-parallel processor, thereby eliminating the need for a memory control circuit.

【図面の簡単な説明】[Brief description of the drawings]

【図１】リニアアレイ型多並列プロセッサの基本構成を
示すブロック回路図である。FIG. 1 is a block circuit diagram showing a basic configuration of a linear array type multi-parallel processor.

【図２】任意比率の走査線数変換処理を行うための構成
とリニアアレイ型多並列プロセッサ内部のブロック分け
された処理を示す図である。FIG. 2 is a diagram showing a configuration for performing a scanning line number conversion process at an arbitrary ratio and a process divided into blocks in a linear array type multi-parallel processor.

【図３】ノンインターレース信号に於ける走査線数変換
処理のフローチャート（１／４）の部分である。FIG. 3 is a flowchart (1/4) of a scanning line number conversion process for a non-interlace signal.

【図４】ノンインターレース信号に於ける走査線数変換
処理のフローチャート（２／４）の部分である。FIG. 4 is a flowchart (2/4) of a scanning line number conversion process for a non-interlaced signal;

【図５】ノンインターレース信号に於ける走査線数変換
処理のフローチャート（３／４）の部分である。FIG. 5 is a flowchart (3/4) of a scanning line number conversion process for a non-interlaced signal;

【図６】ノンインターレース信号に於ける走査線数変換
処理のフローチャート（４／４）の部分である。FIG. 6 is a flowchart (4/4) of a scanning line number conversion process for a non-interlaced signal;

【図７】拡大ライン数変換の動作説明に用いる図であ
る。FIG. 7 is a diagram used to explain the operation of enlarged line number conversion.

【図８】拡大ライン数変換の動作説明におけるローカル
メモリの内容を示した図である。FIG. 8 is a diagram showing the contents of a local memory in the explanation of the operation of conversion of the number of enlarged lines.

【図９】縮小ライン数変換の動作説明に用いる図であ
る。FIG. 9 is a diagram used to explain the operation of reducing the number of lines.

【図１０】縮小ライン数変換の動作説明におけるローカ
ルメモリの内容を示した図である。FIG. 10 is a diagram showing the contents of a local memory in the description of the operation of reducing the number of lines.

【図１１】ステップＳＴ２０１及びステップＳＴ３０２
を説明する詳細なフローチャートである。FIG. 11 shows steps ST201 and ST302.
FIG.

【図１２】インターレース信号に於ける走査線数変換処
理のフローチャート（１／４）の部分である。FIG. 12 is a flowchart (1/4) of a scanning line number conversion process for an interlaced signal.

【図１３】インターレース信号に於ける走査線数変換処
理のフローチャート（２／４）の部分である。FIG. 13 is a flowchart (2/4) of a scanning line number conversion process for an interlace signal.

【図１４】インターレース信号に於ける走査線数変換処
理のフローチャート（３／４）の部分である。FIG. 14 is a flowchart (3/4) of a scanning line number conversion process for an interlaced signal;

【図１５】インターレース信号に於ける走査線数変換処
理のフローチャート（４／４）の部分である。FIG. 15 is a flowchart (4/4) of a scanning line number conversion process for an interlaced signal;

【図１６】ステップＳＴ３０３を説明する詳細なフロー
チャートである。FIG. 16 is a detailed flowchart illustrating step ST303.

【図１７】ノンインターレース信号の２：３拡大ライン
数変換の原理説明に用いる図である。FIG. 17 is a diagram used to explain the principle of conversion of the number of 2: 3 enlarged lines of a non-interlace signal.

【図１８】キュービック関数の説明に用いる図である。FIG. 18 is a diagram used for describing a cubic function.

【図１９】ノンインターレース信号の３：２縮小ライン
数変換の原理説明に用いる図である。FIG. 19 is a diagram used to explain the principle of 3: 2 reduction line number conversion of a non-interlace signal.

【図２０】従来の走査線数変換装置のハードウェア構成
を示すブロック回路図である。FIG. 20 is a block circuit diagram showing a hardware configuration of a conventional scanning line number conversion device.

【図２１】従来のハードウェア構成による走査線数変換
装置における２：３拡大ライン数変換の動作説明に用い
る図である。FIG. 21 is a diagram used to describe the operation of 2: 3 enlarged line number conversion in a conventional scanning line number conversion device having a hardware configuration.

【図２２】従来のハードウェア構成による走査線数変換
装置における３：２縮小ライン数変換の動作説明に用い
る図である。FIG. 22 is a diagram used to explain the operation of 3: 2 reduced line number conversion in a conventional scanning line number conversion device having a hardware configuration.

【図２３】インターレース信号の２：３拡大ライン数変
換の原理説明に用いる図である。FIG. 23 is a diagram used to explain the principle of 2: 3 enlarged line number conversion of an interlace signal.

【図２４】インターレース信号の３：２縮小ライン数変
換の原理説明に用いる図である。FIG. 24 is a diagram used to explain the principle of 3: 2 reduced line number conversion of an interlace signal.

【符号の説明】[Explanation of symbols]

３０ シリアル入力データ、３１ メモリアドレスジェ
ネレータ、３２ インストラクションジェネレータ、３
３ シリアル出力データ、４０ 要素プロセッサ、４１
入力レジスタ、４２ 出力レジスタ、４３ ローカル
メモリ、４４ 演算処理部、４５ インストラクション
切り替えフラグ発生部、５０ データ入力部、５１ フ
ィールドメモリ、５２ 縮小画素数変換用出力スキップ
画素計算部、５６ ディレイライン、５７ 走査線数変
換用キュービック補間演算処理部、５８ 縮小走査線数
変換用ライン位相計算部、５９ ライン位相用レジス
タ、６０ 出力スキップライン計算部、６１ 出力スキ
ップライン用レジスタ、６２拡大走査線数変換用ライン
位相計算部、６３ 入力スキップライン計算部、６４フ
ィールドメモリ、６５ データ出力部、６６ プログラ
ムシーケンス制御信号、６９ 出力スキップライン制御
信号、７０ 入力スキップライン制御信号、７１ 画素
数変換処理部、７２リニアアレイ型多並列プロセッサ、
１００入力ライン信号、１０１，１０２，１０３，１０
４ラインメモリ、１０５ 係数発生器、１０６ コント
ローラ、１０７ 加算器、１０８，１１０ フィールド
メモリ、１０９ 出力ライン信号30 serial input data, 31 memory address generator, 32 instruction generator, 3
3 serial output data, 40 element processor, 41
Input register, 42 output register, 43 local memory, 44 arithmetic processing unit, 45 instruction switching flag generation unit, 50 data input unit, 51 field memory, 52 output skip pixel calculation unit for reduced pixel number conversion, 56 delay line, 57 scanning Line number conversion cubic interpolation operation processing unit, 58 reduced scan line number conversion line phase calculation unit, 59 line phase register, 60 output skip line calculation unit, 61 output skip line register, 62 enlarged scan line number conversion line Phase calculation unit, 63 input skip line calculation unit, 64 field memory, 65 data output unit, 66 program sequence control signal, 69 output skip line control signal, 70 input skip line control signal, 71 pixel number conversion processing unit, 72 linear array Multi-parallel processor Sa,
100 input line signals, 101, 102, 103, 10
4 line memory, 105 coefficient generator, 106 controller, 107 adder, 108, 110 field memory, 109 output line signal

Claims (11)

【特許請求の範囲】[Claims] 【請求項１】 ディジタル化された２次元画像の１次元
方向の各画素に対応して配置すると共に上記１次元方向
の各画素データが時系列に順次入力する複数の要素プロ
セッサと、各要素プロセッサを共通に制御するための制
御手段とを備える画像信号処理装置であって、 上記１次元方向に配置された要素プロセッサの入力部及
び／又は出力部にて上記２次元画像データを格納するた
めのデータ格納手段を設け、 上記各要素プロセッサは、輝度及び色差の入力画素デー
タを走査線毎に格納して一時的に保存する一時保存手段
と、輝度及び色差の画素データからなる入力走査線デー
タを格納して上記一時保存手段に転送する入力走査線デ
ータ格納手段と、上記入力部前におかれたデータ格納手
段からの走査線データの読み出しスキップ情報を格納す
る入力スキップ走査線情報格納手段と、上記出力部後に
おかれたデータ格納手段への走査線データの書き込みス
キップ情報を格納する出力スキップ走査線情報格納手段
と、補間或いは間引きすべき輝度及び色差の画素データ
の走査線属性を表す走査線属性情報を格納する走査線属
性情報格納手段と、上記走査線属性情報に基づいて入力
或いは出力スキップ走査線を決定する算術演算手段と、
上記走査線属性情報に基づいて上記入力走査線データ又
は近傍の走査線データを用いた所定の演算を行い得られ
た走査線データを上記一時保存手段に保存する算術演算
手段と、上記一時保存手段から取り出された輝度及び色
差の走査線データを格納して出力する出力走査線データ
格納手段と、上記データ格納手段への上記２次元画像デ
ータの格納或いは取り出しのための制御信号を生成する
と共に入力画像の走査線毎に処理を切り替えるデータ格
納制御手段とを有してなることを特徴とする画像信号処
理装置。1. A plurality of element processors arranged corresponding to respective pixels in a one-dimensional direction of a digitized two-dimensional image and each of the one-dimensional pixel data sequentially input in a time-series manner; And a control means for controlling the two-dimensional image data in common in the input part and / or the output part of the element processors arranged in the one-dimensional direction. A data storage unit, wherein each of the element processors stores input pixel data of luminance and chrominance for each scanning line and temporarily stores the input pixel data of luminance and chrominance; Input scan line data storage means for storing and transferring the data to the temporary storage means, and information for skipping reading of scan line data from the data storage means provided in front of the input section. Input skip scanning line information storage means, output skip scanning line information storage means for storing skip information for writing scan line data to the data storage means placed after the output section, and luminance and color difference to be interpolated or thinned out. Scanning line attribute information storage means for storing scanning line attribute information representing the scanning line attribute of the pixel data; arithmetic operation means for determining an input or output skip scanning line based on the scanning line attribute information;
Arithmetic operation means for storing, in the temporary storage means, scanning line data obtained by performing a predetermined operation using the input scanning line data or nearby scanning line data based on the scanning line attribute information; and the temporary storage means Output scan line data storage means for storing and outputting scan line data of luminance and color difference extracted from the memory, and generating and inputting a control signal for storing or extracting the two-dimensional image data to and from the data storage means An image signal processing apparatus comprising: a data storage control unit that switches processing for each scanning line of an image. 【請求項２】 インターレース方式の画像信号に対し、
上記走査線属性情報は第一フィールドと第二フィールド
とで別々の初期値をもつことを特徴とする請求項１記載
の画像信号処理装置。2. An interlaced image signal,
2. The image signal processing apparatus according to claim 1, wherein the scanning line attribute information has different initial values for the first field and the second field. 【請求項３】 ノンインターレース方式の画像信号に対
し、上記走査線属性情報は各フレームで一つの初期値を
もつことを特徴とする請求項１記載の画像信号処理装
置。3. The image signal processing apparatus according to claim 1, wherein the scanning line attribute information has one initial value for each frame for a non-interlaced image signal. 【請求項４】 上記入力スキップ走査線情報と上記出力
スキップ走査線情報と走査線数拡大用の走査線属性情報
と走査線数縮小用の走査線属性情報とをそれぞれ分けて
持つことで、縮小から拡大までの走査線数変換をリアル
タイムに行うことを特徴とする請求項１記載の画像信号
処理装置。4. A reduction by separately having the input skip scanning line information, the output skip scanning line information, the scanning line attribute information for increasing the number of scanning lines, and the scanning line attribute information for reducing the number of scanning lines. 2. The image signal processing apparatus according to claim 1, wherein the conversion of the number of scanning lines from step to enlargement is performed in real time. 【請求項５】 上記データ格納手段の制御信号を上記走
査線数拡大用の走査線属性情報と走査線数縮小用の走査
線属性情報とから計算することで、縮小から拡大までの
走査線数変換を行うことを特徴とする請求項１記載の画
像信号処理装置。5. The number of scanning lines from reduction to enlargement by calculating a control signal of the data storage means from the scanning line attribute information for increasing the number of scanning lines and the scanning line attribute information for reducing the number of scanning lines. The image signal processing device according to claim 1, wherein the conversion is performed. 【請求項６】 上記要素プロセッサ及び制御手段は、入
力画像の一走査線毎に処理を切り替えることを特徴とす
る請求項１記載の画像信号処理装置。6. The image signal processing apparatus according to claim 1, wherein said element processor and control means switch processing for each scanning line of the input image. 【請求項７】 上記入力スキップ走査線情報と上記出力
スキップ走査線情報は、上記走査線属性情報を元に計算
することを特徴とする請求項１記載の画像信号処理装
置。7. The image signal processing apparatus according to claim 1, wherein the input skip scanning line information and the output skip scanning line information are calculated based on the scanning line attribute information. 【請求項８】 上記入力部前におかれるデータ格納手段
への入力画像データレートを上記出力部後におかれるデ
ータ格納手段の出力画像データレートとは独立に制御す
ることを特徴とする請求項１記載の画像信号処理装置。8. An image processing apparatus according to claim 1, wherein an input image data rate to said data storage means provided before said input section is controlled independently of an output image data rate of said data storage means provided after said output section. The image signal processing device according to any one of the preceding claims. 【請求項９】 上記各要素プロセッサでは、輝度及び色
差の画素データに対してそれぞれ同一の処理を行うこと
を特徴とする請求項１記載の画像信号処理装置。9. The image signal processing apparatus according to claim 1, wherein each of said element processors performs the same processing on pixel data of luminance and color difference. 【請求項１０】 上記各要素プロセッサでは、Ｙ，Ｕ，
Ｖ或いはＲ，Ｇ，Ｂの各画素データに対してそれぞれ同
一の処理を行うことを特徴とする請求項１記載の画像信
号処理装置。10. In each of the above element processors, Y, U,
2. The image signal processing apparatus according to claim 1, wherein the same processing is performed on each of the V, R, G, and B pixel data. 【請求項１１】 上記各要素プロセッサは、上記走査線
属性情報を生成する走査線属性情報生成手段を備えるこ
とを特徴とする請求項１記載の画像信号処理装置。11. The image signal processing apparatus according to claim 1, wherein each of the element processors includes a scanning line attribute information generating unit that generates the scanning line attribute information.