JP4035408B2 - 解像度変換装置及び方法及び情報処理装置 - Google Patents
解像度変換装置及び方法及び情報処理装置 Download PDFInfo
- Publication number
- JP4035408B2 JP4035408B2 JP2002264184A JP2002264184A JP4035408B2 JP 4035408 B2 JP4035408 B2 JP 4035408B2 JP 2002264184 A JP2002264184 A JP 2002264184A JP 2002264184 A JP2002264184 A JP 2002264184A JP 4035408 B2 JP4035408 B2 JP 4035408B2
- Authority
- JP
- Japan
- Prior art keywords
- pixel
- resolution conversion
- data
- calculation
- resolution
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000006243 chemical reaction Methods 0.000 title claims description 104
- 238000000034 method Methods 0.000 title claims description 32
- 230000010365 information processing Effects 0.000 title claims description 4
- 239000000872 buffer Substances 0.000 claims description 92
- 238000004364 calculation method Methods 0.000 claims description 86
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 14
- 238000010586 diagram Methods 0.000 description 12
- 230000009467 reduction Effects 0.000 description 7
- 230000008859 change Effects 0.000 description 5
- 230000001360 synchronised effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000008707 rearrangement Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000009466 transformation Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 238000004148 unit process Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T3/00—Geometric image transformations in the plane of the image
- G06T3/40—Scaling of whole images or parts thereof, e.g. expanding or contracting
- G06T3/4023—Scaling of whole images or parts thereof, e.g. expanding or contracting based on decimating pixels or lines of pixels; based on inserting pixels or lines of pixels
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T3/00—Geometric image transformations in the plane of the image
- G06T3/40—Scaling of whole images or parts thereof, e.g. expanding or contracting
- G06T3/4007—Scaling of whole images or parts thereof, e.g. expanding or contracting based on interpolation, e.g. bilinear interpolation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T2200/00—Indexing scheme for image data processing or generation, in general
- G06T2200/28—Indexing scheme for image data processing or generation, in general involving image processing hardware
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2340/00—Aspects of display data processing
- G09G2340/04—Changes in size, position or resolution of an image
- G09G2340/0407—Resolution change, inclusive of the use of different resolutions for different screen areas
- G09G2340/0414—Vertical resolution change
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2340/00—Aspects of display data processing
- G09G2340/04—Changes in size, position or resolution of an image
- G09G2340/0407—Resolution change, inclusive of the use of different resolutions for different screen areas
- G09G2340/0421—Horizontal resolution change
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/003—Details of a display terminal, the details relating to the control arrangement of the display terminal and to the interfaces thereto
- G09G5/006—Details of the interface to the display terminal
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Television Systems (AREA)
- Controls And Circuits For Display Device (AREA)
- Image Processing (AREA)
- Editing Of Facsimile Originals (AREA)
Description
【発明の属する技術分野】
本発明はコンピュータやテレビ等の画像表示における解像度変換に関するものである。
【0002】
【従来の技術】
一般にコンピュータは表示装置の解像度にあわせて複数種類の解像度を表示させることが可能である。例えば表示装置の最高解像度がXGAであるならば、コンピュータはXGAとそれ以下の解像度(VGA,SVGA)の画像を表示させることが必要とされる場合が多い。これはユーザの好みにより、より多くの情報を画面上に表示したり、より見やすくするために大きく表示したりすることを選択可能とするためである。
【0003】
この場合、コンピュータ本体が表示装置に対して所望の解像度を提供するために解像度変換技術が必要となる。
【0004】
また、テレビに関しては日本ではNTSC方式が採用されてきた。これは走査線が483〜485本、走査線1本当たりの画素数は720〜760、総画素数約35万である。ただし通常はインターレースで表示されるため、実際は15万画素程度の分解能となっている。
【0005】
これに対し近年ではハイビジョン方式も多く使われるようになってきた。ハイビジョン方式はHDとも呼ばれ、約75万画素である。これに対応して従来のNTSC放送はSDと呼ばれる。
【0006】
さらにはデジタル放送では480i、720p、1080iといった画像フォーマットがある。480iは640×480のインターレース、720pは1024×720のプログレッシブ、1080iは1280×1080のインターレースを表している。
【0007】
他にもパソコンの画像表示やゲーム、デジカメの映像表示といった用途や、複数の画面を表示させるマルチ画面表示といった用途があり、テレビ上に多くの画像フォーマットを表示する機会が増えてきた。
【0008】
ここで、従来のNTSC放送のようなアナログデータならば、サンプリングレートを変えることによって比較的容易に画像のフォーマット変換が可能である。しかし、デジタル放送やデジカメ画像といったデジタルデータのフォーマット変換を行うためには画像データの補間や間引きを行う必要がある。
【0009】
また、マルチ画面表示のような表示効果をもたせるためには画像のフォーマット変換と共に、画像を拡大縮小するための解像度変換が必要となる。
【0010】
一般にこのような解像度変換を行うためには大きなフレームメモリが必要とされていた。フレームメモリを持たずに解像度変換を行うためには入力画像の1V(1垂直期間)内に全ての処理を終わらせる必要がある。処理時間が1Vを越えてしまうと次のフレーム処理にも影響を及ぼし、結果として大きなメモリを必要としてしまうためである。
【0011】
フレームメモリを使わずに解像度変換を行う例は「スキャンコンバータ」(特開平11−338408号公報)などにも提示されている。しかしながら、ここで提示されている方式は画像のフォーマット変換に主眼をおいたものであり、ユーザによって自在な解像度変換が行われた場合の高画質化を目指したものではない。
【0012】
高画質化を目指すためには複数の画素を参照する方法が一般的に用いられている。単独画素のみの参照で補間するとその画素からの予測にすぎない。しかしながら、複数の画素を用いることによって、補間する画素位置の前後の画素変化をみることができるようになり、その予測の確実性を増すことができる。このときの画素変化は参照画素が2点なら直線になり、3点以上なら曲線で表すことができる。
【0013】
このような複数の画素を参照して補間をする方式としては、線形補間方式、3次元畳み込み方式などが知られている。線形補間は2点(縦横4点)から補間し、3次元畳み込み方式は4点(縦横16点)から画素補間を行う。一般的には参照画素数が多い方が画質はよくなるが、演算処理は複雑になる
ここで畳み込み演算方式について説明する。畳み込み演算では出力1画素につき元画像中の16個の画素と、8個の係数が用いられる。
【0014】
ここで、
変換前座標:x,y
変換後座標:X,Y
変換式:X=A*x、Y=B*y(A:x方向倍率、B:y方向倍率)
とすると、実際には変換前座標(x,y)は非連続数であり、変換後座標(X,Y)は連続数となるから、
を用いて変換前座標を求める。
【0015】
この逆変換の整数部は変換前座標として元画像の画素値を引き出すために使われる。また小数部(余り)は係数作成に用いられる。
【0016】
(X,Y)各画素につき、元画像座標(x,y)から16個の元画像画素値Gを取得する。
【0017】
【数1】
【0018】
また、逆変換により求まった値の小数部をx-[x]、y-[y]と表すと、係数f(t)は以下の計算により求まる。
【0019】
【数2】
【0020】
以上の元画像の16個の画素値(G11〜G44)と8個の係数(x1〜x4、y1〜y4)から以下の計算により変換後の画像の画素値Pが求まる。
【0021】
【数3】
【0022】
ここで、係数の算出のためには3次元の演算が必要になってしまう。この計算量を削減するために、最初のx-[x]値、y-[y]値から条件選択を行い、予め計算しておいた係数テーブルから固定係数を選択することも可能である。
【0023】
以上のように畳み込み演算方式では出力の各画素に元画像の16個の画素値が必要となる。この16個の画素値は、倍率によって読み出し方が変わり、さらには同じ画素に異なる係数を乗算する場合もある。このため入力画素を順次処理してゆくという方法を用いることができない。よって、フレームメモリか複数のラインバッファが必要になる。
【0024】
フレームメモリを用いずに、このような3次元畳み込み演算を行う方式は「表示制御装置及び方法及び表示装置」(特許文献1参照)にも提示されている。ここでは複数の演算部処理を持つことによって、ラインバッファのみで3次元畳み込み演算方式で解像度変換を行う手法が提示されている。
【0025】
【特許文献1】
特開平8−297477号公報
【0026】
【発明が解決しようとする課題】
しかしながら、畳み込み演算方式は乗算が多く、回路が複雑になるため、複数の演算処理部を備える特許文献1の装置では回路規模が大きくなってしまう。
一方、フレームメモリを用いずに、単独の演算処理部で演算を行う場合は、入力の画素クロックに対して約4倍のクロックで演算処理を行えば縦横2倍までの解像度変換を行うことが可能である。しかし、畳み込み演算の場合には、上述のように1画素につき縦4×横4個の画素を読み込む必要がある。縦方向については必要な本数のラインバッファがあれば同時読み出しが可能であるが、横方向については1クロックにつき1画素(列)の読み出ししかできない。
【0027】
本発明は、上記の課題に鑑みてなされたものであり、ラインバッファを用い、単一の演算回路で複数種類の解像度変換に対応可能とすることを目的とする。
また、本発明の他の目的は、ラインバッファを用い、単一の演算回路で、3次元畳み込み演算方式を用いた複数種類の解像度変換に対応可能とすることを目的とする。
【0028】
【課題を解決するための手段】
上記の目的を達成するための本発明による解像度変換装置は、以下の構成を備える。すなわち、
解像度変換前の画像データに対して、解像度変換処理を施し、解像度が変換された画像データを生成する解像度変換装置であって、
画素クロックと水平同期信号に同期して解像度変換前の画像データの各画素値をライン単位に、順次格納する複数のラインバッファと、
所定クロックのカウント値と前記水平同期信号に基づいて、解像度が変換された場合の画像データ中の画素位置を特定する座標値を順次に生成する生成手段と、
前記生成手段で生成された座標値を解像度変換の倍率値に基づいて前記解像度変換前の画像データ中の画素位置に変換する変換手段と、
前記変換手段で得られた画素位置に基づいて演算に必要な画素の画素値を前記複数のラインバッファより取得し、前記座標値に対応する画素の画素値を算出する演算手段と、
前記演算手段による画素値の演算が遂行できない場合、当該演算の遂行が可能な状態となるまで前記生成手段による座標値の生成を停止させる停止手段とを備える。
【0029】
また、上記の目的を達成する本発明の解像度変換方法は、
解像度変換前の画像データに対して、解像度変換処理を施し、解像度が変換された画像データを生成する解像度変換方法であって、
画素クロックと水平同期信号に同期して解像度変換前の画像データの各画素値をライン単位に、複数のラインバッファに順次格納する格納工程と、
所定クロックのカウント値と前記水平同期信号に基づいて、解像度が変換された場合の画像データ中の画素位置を特定する座標値を順次に生成する生成工程と、
前記生成工程で生成された座標値を解像度変換の倍率値に基づいて前記解像度変換前の画像データ中の画素位置に変換する変換工程と、
前記変換工程で得られた画素位置に基づいて演算に必要な画素の画素値を前記複数のラインバッファより取得し、前記座標値に対応する画素の画素値を算出する演算工程と、
前記演算工程による画素値の演算が遂行できない場合、当該演算の遂行が可能な状態となるまで前記生成工程による座標値の生成を停止させる停止工程とを備える。
【0030】
また、本発明によれば、上記解像度変換装置を用いて画像表示を行う情報処理装置が提供される。
【0031】
【発明の実施の形態】
以下、添付の図面を参照して本発明の好適な実施形態を説明する。
【0032】
本実施形態はメモリの増加を避けつつ、且つ、単独の演算処理部により、畳み込み演算方式を用いた複数種類の解像度変換を行う。構成及び動作の概要について、図1を参照して説明する。
【0033】
ラインバッファ部104には、入力画素クロックとHsyncにより元画像の画素データが入力され、複数ライン分の画像データが格納される。一方、出力カウンタ101は、演算用の画素クロック及びHsyncに基づいて出力画像データ分のx方向ビット数およびy方向ライン数をカウントする。次に、そのカウンタ値をデータリクエスト部102でリクエストデータに変換する。具体的には、カウンタ値を設定倍率で割ることによって、リクエストデータをQUOT(商)信号とREMD(余り)信号に分ける。そして、これらのうち、QUOT信号はラインバッファ部104に対する画像データのリクエストに用い、REMD信号は3次元畳み込み演算のための係数データのリクエストに用いる。
【0034】
また、データリクエスト部102は、生成されたリクエストデータによって指定された画素のデータを用いた3次元畳み込み演算が実行可能かの判定を行う。例えば、この判定は、リクエストデータで要求されるラインがラインバッファ部104に格納済みとなっているか否かに基づいて行われる。そして、この判定結果を示すイネーブル信号が出力カウンタ101に送られることにより、出力カウンタのカウントタイミングが制御される。
【0035】
ここで、データリクエスト部102から発せられるQUOT信号によってデータを取り出す手順について説明する。QUOT信号はデータリクエスト部102により算出されたx,y座標アドレスを表しており、x方向はXQUOT,y方向はYQUOTで表される。
【0036】
y方向については、入力の水平同期信号(Hsync)のカウント値がy方向のQUOT(YQUOT)に基づいて要求される最大ライン番号と合致しているかどうかを判定する。もし合致していれば蓄えられている複数のラインバッファの中からYQUOTに対応する4本のラインバッファ(YQUOT-1、YQUOT、YQUOT+1、YQUOT+2)を選択する。合致していなければイネーブル信号を制御して出力カウンタのカウントを止め、YQUOTに対応するラインの画像データが入力されるまで待つ。
【0037】
x方向については、YQUOTにより選択された4本のラインバッファよりx方向のQUOT(XQUOT)で指定されるx座標のデータ(XQUOT-1、XQUOT、XQUOT+1、XQUOT+2)が順次読み出される。すなわち、各x座標について4つずつの画素データが読み出され、読み出されたデータは演算部105に送られる。
【0038】
演算部105では、送られてきた4つの画素データについて、上記REMDに基づいて得られた係数を用いて畳み込み演算のための演算処理を行い、演算結果をレジスタに保持する。演算部105には4つのレジスタ(図4の404〜407)があり、FIFOのように新しいデータが入力されると古いデータから順に消去される仕組みになっている。
【0039】
演算部105において、送られてきた新しいデータを入力するかしないかはデータリクエスト部102によって制御される。たとえば、XQUOTによって、同じアドレスが指定されれば演算部105に新しいデータは入力されないが、一つ前のクロックの場合と異なるアドレスが指定された時は演算部105に新しいデータが入力される。
【0040】
また、設定された倍率によっては演算部105に新しいデータが入力されても、その演算結果の出力を行わないように、データリクエスト部102が制御を行う。
【0041】
例えば、x方向に1/4縮小を行う場合を考える。各画素の演算にはx方向に4画素分のデータが用いられる。1/4縮小の場合はX方向4画素分で1画素を作り出すことになるので、1画素作成の演算を行ったあと、次の演算には前の演算に用いられたx方向4画素分のデータはそっくり入れ替えられることになる。
【0042】
この時、ラインバッファからx座標をXQUOTで指定して読み出すことになるので、4画素分のデータを1クロックで読み出すことは困難である。もし1クロックで読み出そうとするなら同じデータのラインバッファを4本づつ用意しなければならなくなる。そこで、4画素のデータをそっくり入れ替えるためには4クロック必要になることになる。
【0043】
従って、データの入れ替えの途中である3クロックの間は演算結果の出力を行わないようにする必要がある。これに伴い、出力カウンタに対するイネーブル信号を制御し演算データが揃うまで次のカウントを行わないようにする。
【0044】
このようにして出力カウンタ101とラインバッファ部104と演算部105のタイミングコントロールをデータリクエスト部102によって行うことにより、数本のラインバッファで畳み込み演算による解像度変換を実現する解像度変換回路を提供できる。
【0045】
以下、本実施形態の解像度変換装置についてより詳細に説明する。
【0046】
図1において、101は出力カウンタ、102はデータリクエスト部、103はルックアップテーブル(以下、LUTと記す)、104はラインバッファ部、105は演算部、106は出力バッファを表している。
【0047】
出力カウンタ101には、入力画像の垂直同期信号(以下、Vsync)、水平同期信号(以下、Hsync)、および演算の画素クロックとなるPCLKが入力される。
ここで、PCLKはユーザにより任意の周波数を外部から設定可能であるとする。ただし、縦横ともに2倍までの解像度変換を可能にするためには、入力画像の画素クロック(PICLK)の約4倍の周波数が必要となる。
【0048】
出力カウンタ101はx,yの各座標値を0からユーザにより設定される出力画像サイズまでカウントアップを行う。このときのカウントアップのタイミングはx方向はPCLK、y方向はHsync(厳密にはYFLAG(後述))に同期する。出力カウンタ101によってカウントされたカウント値のデータはデータリクエスト部102に送られる。また、X方向のカウントは、Hsync(YFLAG)によってリセットされ、Y方向のカウントは垂直同期信号Vsyncによってリセットされる。
【0049】
データリクエスト部102ではx,y各カウント値からリクエストデータを生成する。リクエストデータの生成法は下式、
XCOUNT/XZOOM = XQUOT ・・・XREMD (式1)
YCOUNT/YZOOM = YQUOT ・・・YREMD (式2)
による。ここで、XCOUNTは出力カウンタ101によって生成されるx方向のカウント値、XZOOMはx方向の倍率、XQUOTは上記計算の商、XREMDは余りの値を表している。YCOUNT、YZOOM、YQUOT、YREMDは、y方向に関して上記と同じ内容の値を表している。こうして得られたXQUOT、XREMD、YQUOT、YREMDがリクエストデータとなる。
【0050】
ここで、座標(XCOUNT、YCOUNT)を解像度変換後の座標データと見立てると、(XQUOT、YQUOT)は変換前の画像における、上記変換後の座標データの近傍座標であると捉えることができる。このときXREMD、YREMDがゼロならば、XQUOT、YQUOTは変換前座標そのものの値である。つまり、XREMD、YREMDは、変換後の座標(XCOUNT、YCOUNT)が、変換前の座標(XQUOT、YQUOT)からどれだけ離れているかを表している。
【0051】
データリクエスト部102は生成したXQUOT、YQUOT信号を監視し、これに基づいて生成したイネーブル信号を出力カウンタ101にフィードバックする。このときのイネーブル信号の生成法については後述する。
【0052】
次に、XREMD,YREMD信号はLUT103に送られる。LUT103は予め算出しておいた畳み込み演算係数を登録した係数テーブルであり、入力されたXREMD、YREMDに対し、それぞれ一意に決まる4つの係数を出力する。LUT103から出力された係数データは演算部105に送られる。
【0053】
一方、XQUOT,YQUOT信号はラインバッファ部104に送られる。ラインバッファ部104は入力画像データを格納しておくラインバッファを4本以上備えている。ラインバッファ部104は入力のHsyncごとに1つのラインバッファを割り当てる。このようにして常に4本以上のラインバッファに異なるラインの画素データが格納されているようにする。
【0054】
格納されるライン毎のデータはVsyncを起点としてラインアドレスが割り振られている。このラインアドレスはYQUOTに対応している。ラインバッファ部104は格納しているラインバッファの中から入力されたYQUOTに対して、YQUOT-1、YQUOT、YQUOT+1、YQUOT+2のラインアドレスのラインバッファを選択する。ここで、1ライン中を通して同じラインバッファが選択されつづけることになる。
【0055】
このとき、ラインバッファ部104に格納されているラインバッファのラインアドレスはデータリクエスト部102によって監視されている。必要なラインアドレスのデータがまだラインバッファ部104に入力されていない場合は、データリクエスト部102がイネーブル信号を制御して出力カウンタ101のカウントアップを停止させる。なお、必要なラインアドレスとは、本例では、YQUOT-1、YQUOT、YQUOT+1、YQUOT+2のラインアドレスのデータである。ここで、ラインバッファ部104にはライン順次に格納されるので、実際にはYQUOT+2のラインのデータがラインバッファ部104に格納されているかどうかをチェックすればよい。必要なラインアドレスのデータが格納されると、出力カウンタ101のカウントアップを再開させる。
【0056】
次に、ラインバッファ部104は選択されたラインバッファのなかからXQUOTに対応する画素データを読み出す。ここでラインバッファに格納されているデータはHsyncを起点としてビットアドレスが割り振られている。この時のXQUOTとビットアドレスの対応の仕方は倍率によって異なる。この対応の仕方については後述する。
【0057】
次に、ラインバッファ部104から読み出されたデータは演算部105に送られる。演算部105ではLUT103からの係数データと、ラインバッファ部104からの画素データを用い、畳み込み演算により解像度変換後の画素データを算出する。算出された画素データは出力バッファ106に送られる。
【0058】
出力バッファ106では演算の画素クロック(PCLK)で生成された画素データを一時的に格納する。格納されたデータは表示装置に出力するためのVsync,Hsync,および画素クロック(POCLK)に従って順次出力される。このようにして解像度変換後のデータを生成する。
【0059】
なお、図1に示した解像度変換装置を情報処理装置に適用すれば、CPUの制御下で生成された画像データを表示器上に表示する際に、その生成された画像データをラインバッファ部104に入力し、出力バッファ106に格納された解像度変換後の画像データを表示する構成が得られる。このようにすれば、CPU側で出力先の表示器の解像度に応じて画像データの解像度を変更する必要がなくなる。
【0060】
次に各ブロックについて説明する。
図2はラインバッファ部104の構造を表した図である。図2において、201は入力バッファ制御回路、202はラインバッファブロック、203は並べ替え回路を表している。ラインバッファブロック202には複数のラインバッファが設けられており、Hsync、Vsync、入力画素クロックPICLKに同期して各ラインバッファにライン単位で画素データが保持される。
【0061】
入力バッファ制御回路201はy方向のデータリクエスト信号YQUOTから対応するラインアドレスのラインバッファをラインバッファブロック202の中から選び出し、その選び出されたラインバッファから順次、データを読み出す。この時、読み出したデータのカウントを行い、x方向のデータリクエスト信号XQUOTの要求を満たすとx方向の演算が行われるようになっている。
【0062】
ラインバッファブロック202は5ライン以上を格納できる容量を持ち、それぞれラインが選択可能であり、その選択した複数(ここでは4つ)のラインから同時に指定したビットアドレスのデータを引き出すことが可能なメモリを表している。
【0063】
図3はラインバッファブロック202の構成及び動作を説明した図である。ここでは、ラインバッファ202がラインバッファを5ライン分持つ構造を示している。
【0064】
いま、図3ではラインバッファ1に入力データを格納中であり、残りの4本のラインバッファ2〜5から画素データを読み出しているところを表している。
【0065】
次のHsyncではラインバッファ2に入力データが格納され、残りのラインバッファ1,3,4,5からデータが読み出される。さらに次のHsyncではラインバッファ3に入力データが格納され、残りのラインバッファ1,2,4,5からデータが読み出される。このようにして順次最新の4ライン分のデータがラインバッファに格納されているようにする。
【0066】
ラインバッファブロック202から読み出されるデータは4ライン分のデータ中の同じビットアドレスのデータが読み出される。このとき、どのラインバッファから読み出すかによってデータの並び方が異なってしまう。後段の演算部105では、これら各画素データに対応した畳み込み演算係数を掛け合わせるのでデータの並び方をそろえておく必要がある。そこで並び替え回路203を設け、各ラインバッファから読み出されたデータを時系列で古い順に並び替えて演算部105へ出力するようにしている。
【0067】
図4は演算部105の構造を表した図である。図4において、401は乗算器(図中の同一シンボルで示されたものは同じ構成であることを示す)、402は和算器、403はシフト制御回路、404は第1のレジスタ、405は第2のレジスタ、406は第3のレジスタ、407は第4のレジスタを表す。また、図中記載のGX1、GX2、GX3、GX4はラインバッファ部104から読み出された画素データを表し、f(y1)、f(y2)、f(y3)、f(y4)はy方向の係数データを表し、f(x1)、f(x2)、f(x3)、f(x4)はx方向の係数データを表している。
【0068】
画素データGX1、GX2、GX3、GX4が入力されると、まずy方向の係数データf(y1)、f(y2)、f(y3)、f(y4)とそれぞれ乗算が行われる。このとき、GX1はf(y1)と、GX2はf(y2)といったようにそれぞれ対応するデータが決まっている。またこのときのy方向の係数は1ライン中一定である。乗算されたデータはすべて足しあわされて、第1のレジスタ404に格納される。
【0069】
次のクロックで新たな画素データGX1、GX2、GX3、GX4が入力されると、上述と同様に内積演算が行われ、新たな演算データが第1のレジスタ404に格納される。このとき、すでに第1のレジスタ404に格納されていたデータは第2のレジスタ405にシフトして格納される。さらに第2のレジスタ405にすでに格納されていたデータは第3のレジスタ406へ、第3のレジスタ406に格納されていたデータは第4のレジスタ407に上書きされ、格納される。
【0070】
このようにして、第1〜第4レジスタ404〜407にデータが格納されると、今度はそれぞれのレジスタに対応したx方向の係数f(x1)、f(x2)、f(x3)、f(x4)との間で乗算が行われ、その結果を足し合わせたものが演算結果として出力される。
【0071】
これらの処理はパイプライン処理をされるので、1クロックごとに1画素の演算データを出力することが可能である。
【0072】
ここで、倍率によっては同じ画素データが数クロック連続して入力される場合がある。その時はデータリクエスト部102から送られてくるシフトイネーブル信号(SEN)によりシフト制御回路403が新たなデータを受け入れないようにする。
【0073】
また、他の倍率によっては画素データをひとつづつシフトするのではなく、複数個づつシフトする必要がある場合がある。しかし入力画素データは1クロックに1画素づつしか入力できない。つまり1クロックで1画素入力を行い、レジスタを1個づつシフトさせてゆくと、演算データとして有効な値はクロックに対してとびとびの状態になってしまう。そこでシフト制御回路403からアクティブ信号(ACT)を発生させてこれを制御する。ACT信号は出力画素データが有効な場合はハイ、出力データが非有効な場合はローを出力する。前述のように出力画素データがとびとびに有効データを出力する場合はそれに併せてACT信号を制御する。
【0074】
このACT信号と出力画素データをペアで出力バッファ106に送り、ACT信号がハイの場合は書き込みを行い、ローの場合は書き込みを行わないようにする。
【0075】
図5は出力カウンタ101の構成例を示したブロック図である。図5において、501はx方向のカウンタ(以下、xカウンタ)、502はカウント制御回路、503はy方向のカウンタ(以下、yカウンタ)である。
【0076】
xカウンタ501は入力のHsyncを起点にHsyncの有効画像領域内を演算用の画素クロック(PCLK)でカウントアップし、その値をXCOUNTとして出力する。このとき、データリクエスト部102からフィードバックされてくるx方向のイネーブル信号(XEN)に従ってカウントの実行が制御される。すなわち、XENがハイの時はカウントアップを行い、XENがローの時はカウントアップを行わないように制御される。また、Xカウンタ501のカウント値は、YFLAG(後述)により0にリセットされる。
【0077】
また、xカウンタ501には、ひとつ前のHsyncの有効画像領域内においてXENに関係なくPCLKがいくつカウントされたかという値(HSIZE)が記憶される。このHSIZE信号はカウント制御回路502に送られる。
【0078】
カウント制御回路502は前述のHSIZE信号と、入力のHsyncと、Y方向の倍率(YZOOM)と、データリクエスト部102からフィードバックされてくるy方向のイネーブル信号(YEN)、及びXCOUNT値からYFLAG信号を生成する。
【0079】
yカウンタ503では入力のVsyncを起点にしてVsincの有効画像領域内で、YFLAG信号の立ち上がり、もしくは立下りをカウントアップする。このカウントアップした値はYCOUNTとして出力される。なお、本実施形態では、YENによってYFLAGを出力するか否かを制御して、結果的にyカウンタ503のカウントアップを制御するものとするが、YFLAGをYENにかかわらず出力し、yカウンタ503にYENを供給してyカウンタのカウントアップを制御するようにしてもよい。
【0080】
次にデータリクエスト部102について説明する。図6はデータリクエスト部の一部であり、y方向のカウンタ制御部の構造を示したものである。
図6において、601はDivider、602はy方向のENABLE信号発生回路を表している。Divider601には出力カウンタ101によって生成されるy方向のカウンタ値(YCOUNT)と、ユーザによって任意に指定されるy方向の倍率(YZOOM)が入力される。
【0081】
Divider601は前述の(式2)に従い割り算を行い、YQUOTとYREMD信号を生成する。次にENABLE信号発生回路602にはラインバッファ部104からのラインアドレス情報と、Divider601によって生成されたYQUOTとが入力される。ラインアドレス情報は現在書き込み中のラインアドレスを示す情報であり、このラインアドレスから前の4ライン分のデータがラインバッファ部104に格納されていることがわかる。
【0082】
これにより、ENABLE信号発生回路602は、ラインアドレス情報とYQUOTとの比較を行い、
ラインアドレス情報=YQUOT+3 (式3)
であれば、ラインバッファ部に演算可能なデータが蓄積されたことになるので、y方向のイネーブル信号(YEN)をハイにする。
【0083】
一方、
ラインアドレス情報<YQUOT+3 (式4)
ならば、未だYQUOT+2のラインの格納が完了していないので、ENABLE信号発生回路602は、YENをローに落として、(式3)の条件が満たされるまでYCOUNTのカウントアップを一時停止させる。
【0084】
図7はデータリクエスト部102の一部であり、x方向のカウンタ制御部の構造を示したブロック図である。701はDivider、702はx方向のENABLE信号発生回路を表している。
【0085】
Divider701には出力カウンタ101によって生成されるx方向のカウンタ値(XCOUNT)と、ユーザによって任意に指定されるx方向の倍率(XZOOM)が入力される。Divider701は前述の(式1)に従い割り算を行い、XQUOTとXREMD信号を生成する。
【0086】
次にENABLE信号発生回路702には演算部105からのレジスタ情報と、Divider701によって生成されたXQUOTとが入力される。レジスタ情報は演算部105の最も新しいレジスタである第1のレジスタ404に格納されているデータが対応する画素アドレスを示すものである。この画素アドレスのデータと、このアドレスから前の3画素分のデータが演算部105の4つのレジスタに格納されていることがわかる。
【0087】
これにより、ENABLE信号発生回路702は、レジスタ情報とXQUOTとの比較を行い、
レジスタ情報=XQUOT+2 (式5)
であれば演算部105に演算出力を可能とするデータが蓄積されたことになるので、x方向のイネーブル信号(XEN)をハイにする。
【0088】
一方、
レジスタ情報<XQUOT+2 (式6)
ならば、ENABLE信号発生回路702は、XENをローに落として(式5)の条件を満たすまでXCOUNTのカウントアップを一時停止させる。
【0089】
また、ENABLE信号発生回路702は、XENが有効になっているときのXQUOTが連続して同じ値をとるかどうかを監視している。もし同じ値になった場合はシフトイネーブル信号(SEN)をローに落として、演算部105のシフト制御回路403が新しいデータを受け入れないようにする。これにより第1〜第4レジスタ(404〜407)のシフト動作も発生しない。
【0090】
以上説明してきた動作を、図8〜図15に具体的なタイミングチャートで表す。以下、これらのタイミングチャートを参照して、本実施形態の解像度変換装置のより具体的な動作を説明する。
【0091】
図8はy方向を2倍に拡大したときのタイミングチャートである。ここで、YFLAGは前述の図5のカウント制御回路502により生成される信号であり、YCOUNTはyカウンタ503により生成される信号であり、YQUOT、YREMDは図6のDivider601により生成される信号である。また、YENはENABLE信号発生回路602により生成される信号である。
【0092】
y方向の拡大率YZOOMが1≦YZOOM≦2倍までの間は入力のHsyncの有効画素期間を2等分するような信号がYFLAGとして生成される。これは、例えば、Hsyncに同期してYFLAGをセットするとともに、Xカウンタ501のカウント値(XCOUNT)を監視して、HSIZEで示される画素数の1/2となったところでYFLAGをセットすることで実現される。また、2<YZOOM≦3倍までは入力のHsyncを3等分するような信号がYFLAGとして生成される。これは、例えば、Hsyncに同期してYFLAGをセットするとともに、Xカウンタ501のカウント値(XCOUNT)を監視して、HSIZEで示される画素数の1/3、及び2/3となったところでYFLAGをセットすることで実現される。
【0093】
以上を基本形としてYEN信号によりデータマスクされたものがYFLAGとして出力される。そして、このYFLAGの立下りもしくは立ち上がりでカウントアップを行ったものがYCOUNTである。
【0094】
図8で、YCOUNT=2の時、YQUOT=1である。ラインバッファから読み出されるラインアドレスはYQUOT-1、YQUOT、YQUOT+1、YQUOT+2の4ラインであるから、ここでは0,1,2,3のラインアドレスのデータが読み出されることになる。YCOUNT=3の時もYQUOT=1である。この時も0,1,2,3のラインアドレスのデータが読み出されることになる。
【0095】
これらはいずれも入力ラインアドレス=4の期間に処理が可能である。すなわち、1H(1水平期間)の間に2ライン分のデータが出力できることを表している。
【0096】
よって、y方向に2倍の倍率設定のとき、YEN信号は常にハイであり、YFLAGは図8に示すようなタイミングで出力される。これにより出力ラインは連続して出力される。
【0097】
図9はy方向を1.5倍に拡大したときのタイミングチャートである。図9で、YCOUNT=2の時、YQUOT=1であるので、ここでは0,1,2,3のラインアドレスのデータが読み出されることになる。YCOUNT=3の時、YQUOT=2である。この時は1,2,3,4のラインアドレスデータの読み出しが必用である。しかし、この時ラインアドレス=4のデータはラインバッファに書き込み中であり、読み出し不可の状態にある。そこでENABLE信号発生回路602がYEN=ローを出力し、YFLAGをマスクすることによって(図9のYFLAGの破線部)、YCOUNTのカウントアップを一時停止する。
【0098】
その後、ラインアドレス=4のデータの書き込みが完了し、読み出し可能となった時点でYENはハイになる。こうして、y方向を1.5倍にする倍率設定の時、YEN信号は図9に示すような形で出力される。これによりYFLAGが変化し、YCOUNTのカウントアップが制御される。
【0099】
図10はy方向を1/2倍に縮小したときのタイミングチャートである。縮小の場合のYFLAGは入力のHsyncを基本形として生成される。これをYEN信号によりデータマスクされたものがYFLAGとして出力される。図10で、YCOUNT=1の時、YQUOT=2であるので、ここでは1,2,3,4のラインアドレスのデータが読み出されることになる。
【0100】
次にYCOUNT=2の時、YQUOT=4である。この時は3,4,5,6のラインアドレスデータの読み出しが必要である。しかし、この時点において、ラインアドレス=6の入力画像データはラインバッファに書き込み中であり、読み出し不可の状態にある。そこでENABLE信号発生回路602がYEN=ローを出力し、YFLAGをマスクすることによって(図10のYFLAGの破線部)、YCOUNTのカウントアップを一時停止する。
【0101】
その後、ラインアドレス=6のデータの書き込みが完了し、3,4,5,6のラインアドレスデータの読み出し可能となった時点でYENはハイになる。よって、y方向に1/2倍の時、YEN信号は図10に示すような形で出力される。これによりYFLAGのオンするタイミングが変化し、YCOUNTのカウントアップが制御される。
【0102】
図11はy方向を3/4倍に縮小したときのタイミングチャートである。この倍率設定も縮小であるので、YFLAGは図10の場合と同様な手法で生成されることになる。
【0103】
図11において、YCOUNT=1の時点でYQUOT=1であるので、ここでは0,1,2,3のラインアドレスのデータが読み出されることになる。次にYCOUNT=2の時点でYQUOT=2である。この時は1,2,3,4のラインアドレスデータが読み出される。
【0104】
次にYCOUNT=3の時点ではYQUOT=4である。この時は3,4,5,6のラインアドレスデータの読み出しが必要となる。しかし、この時点でラインアドレス=6のデータはラインバッファに書き込み中であり、読み出し不可の状態にある。そこでENABLE信号発生回路602がYEN=ローを出力し、YFLAGをマスクすることによって(図11のYFLAGの破線部)、YCOUNTのカウントアップを一時停止する。その後、ラインアドレス=6のデータの書き込みが完了し、読み出し可能となった時点でYENはハイになる。
【0105】
よって、y方向3/4倍の時、YEN信号は図11に示すような形で出力される。これによりYFLAGが変化し、YCOUNTのカウントアップが制御される。
【0106】
以上のような手法により、どの倍率においてもYCOUNTのカウントアップスタートのタイミングも制御可能である。
【0107】
次にx方向の拡大縮小の説明を行う。
【0108】
図12はx方向を2倍に拡大したときのタイミングチャートである。ここで、XCOUNTはxカウンタ501により生成される信号であり、XQUOT,XREMDは図7のDivider701により生成される信号である。またSEN、XENはENABLE信号発生回路702により生成される信号である。
【0109】
図12で、XCOUNT=2の時、XQUOT=1である。選択される画素アドレスはXQUOT-1、XQUOT、XQUOT+1、XQUOT+2の4画素であるから、ここでは画素アドレスが0,1,2,3の画素データが選択される。
【0110】
この時、演算部105のレジスタ(404〜407)に格納されているデータの画素アドレスが0,1,2,3だとすると、SEN=ハイ、XEN=ハイとなり、現在レジスタに格納されているデータと、この時のXREMDによりLUT103から別途引き出される係数データ(f(x1)〜f(x4))により演算が行われ、演算結果が出力される。なお、係数データf(y1)〜f(y4)は、その時点のYCOUNT値から得られるYREMDによりLUT103から取得される。
【0111】
次に、XCOUNT=3の時、XQUOT=1である。ここでも画素アドレス=0,1,2,3の画素データが選択される。この時、選択画素アドレスが前クロックの選択画素アドレスと同一になるのでSEN=ローとなり、第1〜第4レジスタ(404〜407)のデータの入れ替えは行われない。しかし、XREMDが変化しているので係数データは入れ替わる。よって、新たな演算が行われて、その演算結果が出力される。
【0112】
次に、XCOUNT=4の時、XQUOT=2である。ここで、画素アドレス=1,2,3,4の画素データが選択される。この時、SEN=ハイ、XEN=ハイとなり、新たなデータが読み込まれ、レジスタのシフトが行われる。この新たなレジスタデータと別途XREMDに基づいてLUT103より引き出される係数データにより演算が行われ、演算結果が出力される。
このようにしてx方向2倍の画素データが生成される。
【0113】
図13はx方向を1.5倍に拡大したときのタイミングチャートである。
図13で、XCOUNT=2の時、XQUOT=1である。選択される画素アドレスはXQUOT-1、XQUOT、XQUOT+1、XQUOT+2の4画素であるから、ここでは画素アドレス=0,1,2,3の画素データが選択される。
【0114】
この時、演算部105のレジスタ(404〜407)に格納されているデータの画素アドレスが0,1,2,3だとすると、SEN=ハイ、XEN=ハイとなり、現在レジスタに格納されているデータと、この時のXREMDにより別途引き出される係数データにより演算が行われ、演算結果が出力される。
【0115】
次に、XCOUNT=3の時、XQUOT=2である。よって、画素アドレス=1,2,3,4の画素データが選択される。この時、SEN=ハイ、XEN=ハイであり、新たなデータが読み込まれ、レジスタのシフトが行われる。この新たなレジスタデータと、別途引き出される係数データにより演算が行われ、演算結果が出力される。
【0116】
次に、XCOUNT=4の時、XQUOT=2である。ここでも画素アドレス=1,2,3,4の画素データが選択される。この時、選択画素アドレスが前クロックの選択画素アドレスと同一になるのでSEN=ローとなり、レジスタ(404〜407)のデータの入れ替えは行われない。しかし、XREMDが変化しているので係数データは入れ替わる。よって、新たな演算が行われて、演算結果が出力される。
このようにしてx方向1.5倍の画素データが生成される。
【0117】
図14はx方向を1/2倍に縮小したときのタイミングチャートである。
図14で、XCOUNT=1の時、XQUOT=2であるので、画素アドレス=1,2,3,4の画素データが選択される。この時、演算部105の第1〜第4レジスタ(404〜407)に格納されているデータの画素アドレスが1,2,3,4だとすると、SEN=ハイ、XEN=ハイであり、現在レジスタに格納されているデータと、この時のXREMDにより別途引き出される係数データにより演算が行われ、演算結果が出力される。
【0118】
次に、XCOUNT=2の時、XQUOT=4である。よって、画素アドレス=3,4,5,6の画素データが選択される。この時、SEN=ハイとなり新たなデータが読み込まれ、レジスタのシフトが行われる。しかしシフトが行われた後のレジスタの画素アドレスは2,3,4,5であり、XQUOTからの選択画素アドレスと合致しない。そこで、XEN=ローとなり、XCOUNTのカウントアップを一時停止する。
【0119】
次のクロックでもう1画素が読み込まれ、レジスタのシフトが行われる。ここでレジスタのアドレス=3,4,5,6となり、選択アドレスと合致したのでXEN=ハイとなり、この新たなレジスタデータと、別途引き出される係数データにより演算が行われ、演算結果が出力される。出力画素No.において、ローの部分はメモリへの書込みが行われない異になるが、これはACT信号がLOWとなることで制御される。
このようにしてx方向に1/2倍の画素データが生成される。
【0120】
図15はx方向を3/4倍に縮小したときのタイミングチャートである。
図15で、XCOUNT=1の時、XQUOT=1である。ここで、画素アドレス=0,1,2,3の画素データが選択される。この時、演算部105のレジスタ(404〜407)に格納されているデータの画素アドレスが0,1,2,3だとすると、SEN=ハイ、XEN=ハイとなり、現在レジスタに格納されているデータと、この時のXREMDにより別途引き出される係数データにより演算が行われ、演算結果が出力される。
【0121】
次に、XCOUNT=2の時、XQUOT=2である。ここで、画素アドレス=1,2,3,4の画素データが選択される。この時、SEN=ハイとなり新たなデータが読み込まれ、レジスタのシフトが行われる。この時のレジスタに格納されているデータの画素アドレス=1,2,3,4となり、選択画素アドレスと合致するので、このデータを用いて演算が行われ、演算結果が出力される。
【0122】
次に、XCOUNT=3の時、XQUOT=4である。ここで、画素アドレス=3,4,5,6の画素データが選択される。この時、SEN=ハイとなり新たなデータが読み込まれ、レジスタのシフトが行われる。しかしシフトが行われた後のレジスタの画素アドレス=2,3,4,5であり、XQUOTからの選択画素アドレスと合致しない。そこで、XEN=ローとなり、XCOUNTのカウントアップを一時停止する。
【0123】
次のクロックで次の1画素が読み込まれ、レジスタのシフトが行われる。ここでレジスタのアドレス=3,4,5,6となり、選択アドレスと合致したのでXEN=ハイとなり、この新たなレジスタデータと、別途引き出される係数データにより演算が行われ、演算結果が出力される。
このようにしてx方向3/4倍の画素データが生成される。
【0124】
以上の動作について概要を述べると次の通りである。すなわち、XQUOTが要求するデータは、XQUOT-1、XQUOT、XQUOT+1、XQUOT+2の4画素であるのに対し、X方向のデータはひとつのラインバッファから読み出すことになるので、本実施形態では1CLKで1データしか読み出せない。そこで、図4で説明したように、レジスタに読み出したデータを溜めていく手法をとっている。ここではY方向の演算を行ったデータをX方向のデータとしてレジスタに溜めていく構成を用いている。そして、XQUOTが要求するデータがそろわないうちはXEN=ローとすることで演算を行わないようにし、且つXCOUNTのカウントアップを止めてXQUOTの値が変わらないようにしている。縮小の場合はレジスタに溜まっているデータよりもXQUOTの方が先行するため、SENが常にハイになることで1CLK毎にデータを読み出すようにしている。逆に拡大の場合はXQUOTの変化よりもラインバッファにデータが溜まる方が先行するため、SENを変化させてタイミング制御を行う。以上のような手法により、どの倍率においてもXCOUNTのカウントアップスタートのタイミングも制御可能となる。
【0125】
以上、説明したように本実施形態によれば、単一の演算回路で、3次元畳み込み演算のような複数の画素データを参照する拡大/縮小演算回路を具現化することが可能となる。
【0126】
【発明の効果】
以上説明したように、本発明によれば、ラインバッファを用い、単一の演算回路で複数の解像度に対応することが可能となる。
また、本発明によれば、ラインバッファと単一の演算回路を用いた構成で、3次元畳み込み演算方式を用いた複数種類の解像度変換に対応することが可能である。
【図面の簡単な説明】
【図1】実施形態による解像度変換装置の構成を示すブロック図である。
【図2】ラインバッファ部ク104の構成例を示したブロック図である。
【図3】ラインバッファブロック202の構成とデータの流れを説明する図である。
【図4】演算部105の構成例を示したブロック図である。
【図5】出力カウンタ101の構成例を示したブロック図である。
【図6】データリクエスト部102における、Y方向に関する構成を示したブロック図である。
【図7】データリクエスト部102における、X方向に関する構成を示したブロック図である。
【図8】本実施形態の解像度変換処理における、y方向2倍設定時のタイミングチャートである。
【図9】本実施形態の解像度変換処理における、y方向1.5倍設定時のタイミングチャートである。
【図10】本実施形態の解像度変換処理における、y方向1/2倍設定時のタイミングチャートである。
【図11】本実施形態の解像度変換処理における、y方向3/4倍設定時のタイミングチャートである。
【図12】本実施形態の解像度変換処理における、x方向2倍設定時のタイミングチャートである。
【図13】本実施形態の解像度変換処理における、x方向1.5倍設定時のタイミングチャートである。
【図14】本実施形態の解像度変換処理における、x方向1/2倍設定時のタイミングチャートである。
【図15】本実施形態の解像度変換処理における、x方向3/4倍設定時のタイミングチャートである。
Claims (11)
- 解像度変換前の画像データに対して、解像度変換処理を施し、解像度が変換された画像データを生成する解像度変換装置であって、
画素クロックと水平同期信号に同期して解像度変換前の画像データの各画素値をライン単位に、順次格納する複数のラインバッファと、
所定クロックのカウント値と前記水平同期信号に基づいて、解像度が変換された場合の画像データ中の画素位置を特定する座標値を順次に生成する生成手段と、
前記生成手段で生成された座標値を解像度変換の倍率値に基づいて前記解像度変換前の画像データ中の画素位置に変換する変換手段と、
前記変換手段で得られた画素位置に基づいて演算に必要な画素の画素値を前記複数のラインバッファより取得し、前記座標値に対応する画素の画素値を算出する演算手段と、
前記演算手段による画素値の演算が遂行できない場合、当該演算の遂行が可能な状態となるまで前記生成手段による座標値の生成を停止させる停止手段と
を備えることを特徴とする解像度変換装置。 - 前記変換手段は、前記座標値を前記倍率値で除算して得られた商の整数部を用いて前記解像度変換前の画像データ中の画素位置とすることを特徴とする請求項1に記載の解像度変換装置。
- 前記演算手段は、前記変換手段の除算で得られた小数部に基づいて、前記座標値に対応する画素の画素値の算出に用いる係数を変更することを特徴とする請求項2に記載の解像度変換装置。
- 前記生成手段は、
前記水平同期信号、前記所定クロック及び前記倍率に基づいて擬似的な水平同期信号を発生する発生手段と、
前記疑似的な水平同期信号によってクリアされ、前記所定クロックをカウントする第1カウンタと、
前記疑似的な水平同期信号をカウントする第2カウンタとを備え、
前記第1カウンタ及び前記第2カウンタのカウント値を前記座標とすることを特徴とする請求項1に記載の解像度変換装置。 - 前記停止手段は、前記演算手段の演算に必要な画素を含むラインの、前記複数のラインバッファへの入力が完了していない場合に、前記第2カウンタのカウント動作を停止することを特徴とする請求項4に記載の解像度変換装置。
- 解像度変換前の画像データに対して、解像度変換処理を施し、解像度が変換された画像データを生成する解像度変換方法であって、
画素クロックと水平同期信号に同期して解像度変換前の画像データの各画素値をライン単位に、複数のラインバッファに順次格納する格納工程と、
所定クロックのカウント値と前記水平同期信号に基づいて、解像度が変換された場合の画像データ中の画素位置を特定する座標値を順次に生成する生成工程と、
前記生成工程で生成された座標値を解像度変換の倍率値に基づいて前記解像度変換前の画像データ中の画素位置に変換する変換工程と、
前記変換工程で得られた画素位置に基づいて演算に必要な画素の画素値を前記複数のラインバッファより取得し、前記座標値に対応する画素の画素値を算出する演算工程と、
前記演算工程による画素値の演算が遂行できない場合、当該演算の遂行が可能な状態となるまで前記生成工程による座標値の生成を停止させる停止工程と
を備えることを特徴とする解像度変換方法。 - 前記変換工程は、前記座標値を前記倍率値で除算して得られた商の整数部を用いて前記解像度変換前の画像データ中の画素位置とすることを特徴とする請求項6に記載の解像度変換方法。
- 前記演算工程は、前記変換工程の除算で得られた小数部に基づいて、前記座標値に対応する画素の画素値の算出に用いる係数を変更することを特徴とする請求項7に記載の解像度変換方法。
- 前記生成工程は、
前記水平同期信号、前記所定クロック及び前記倍率に基づいて疑似的な水平同期信号を発生する発生工程と、
前記疑似的な水平同期信号によってクリアされ、前記所定クロックをカウントする第1カウンタ工程と、
前記疑似的な水平同期信号をカウントする第2カウンタ工程とを備え、
前記第1カウンタ工程及び前記第2カウンタ工程によるカウント値を前記座標とすることを特徴とする請求項6に記載の解像度変換方法。 - 前記停止工程は、前記演算工程の演算に必要な画素を含むラインの、前記複数のラインバッファへの入力が完了していない場合に、前記第2カウンタ工程のカウント動作を停止することを特徴とする請求項9に記載の解像度変換方法。
- 請求項1乃至5のいずれかに記載の解像度変換装置と、
表示対象画像データを前記解像度変換前の画像データとして前記解像度変換装置に入力する手段と、
前記解像度変換装置より得られた解像度変換後の画像データを保持するバッファと、
前記バッファに格納された前記解像度変換後の画像データを表示する表示手段と
を備えることを特徴とする情報処理装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002264184A JP4035408B2 (ja) | 2002-09-10 | 2002-09-10 | 解像度変換装置及び方法及び情報処理装置 |
US10/653,902 US7050077B2 (en) | 2002-09-10 | 2003-09-04 | Resolution conversion device and method, and information processing apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002264184A JP4035408B2 (ja) | 2002-09-10 | 2002-09-10 | 解像度変換装置及び方法及び情報処理装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004101910A JP2004101910A (ja) | 2004-04-02 |
JP4035408B2 true JP4035408B2 (ja) | 2008-01-23 |
Family
ID=31986498
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002264184A Expired - Fee Related JP4035408B2 (ja) | 2002-09-10 | 2002-09-10 | 解像度変換装置及び方法及び情報処理装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7050077B2 (ja) |
JP (1) | JP4035408B2 (ja) |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
SE506164C2 (sv) * | 1995-10-09 | 1997-11-17 | Medscand Medical Ab | Instrumentarium för behandling av urininkontinens hos kvinnor |
JP4261970B2 (ja) * | 2003-04-24 | 2009-05-13 | キヤノン株式会社 | 映像情報処理装置及び映像情報処理方法 |
JP4217543B2 (ja) * | 2003-06-05 | 2009-02-04 | キヤノン株式会社 | 動き情報処理装置及び方法 |
US7825987B2 (en) * | 2003-10-03 | 2010-11-02 | Canon Kabushiki Kaisha | Information processor, TV system, control method and program |
JP4641438B2 (ja) * | 2004-03-16 | 2011-03-02 | キヤノン株式会社 | 画素補間装置及び画素補間方法 |
CN101075425A (zh) * | 2004-05-06 | 2007-11-21 | 佳能株式会社 | 图像信号处理电路和图像显示装置 |
KR100632297B1 (ko) * | 2004-08-31 | 2006-10-11 | 매그나칩 반도체 유한회사 | 해상도 저감기 |
WO2006040883A1 (ja) * | 2004-10-14 | 2006-04-20 | Matsushita Electric Industrial Co., Ltd. | 映像信号処理装置 |
TWI251434B (en) * | 2004-12-08 | 2006-03-11 | Himax Tech Inc | Image processing module with less line buffers |
US7668366B2 (en) | 2005-08-09 | 2010-02-23 | Seiko Epson Corporation | Mosaic image data processing |
US8643661B1 (en) | 2006-06-21 | 2014-02-04 | Marvell International Ltd. | Non raster row pixel processing |
US7839424B1 (en) * | 2006-07-13 | 2010-11-23 | Marvell International Ltd. | Horizontal strip column-first two-dimensional scaling |
JP5171118B2 (ja) * | 2007-06-13 | 2013-03-27 | キヤノン株式会社 | 演算処理装置及びその制御方法 |
JP5184824B2 (ja) | 2007-06-15 | 2013-04-17 | キヤノン株式会社 | 演算処理装置及び方法 |
JP4935964B2 (ja) | 2009-12-24 | 2012-05-23 | 株式会社村田製作所 | 通信端末 |
US10397540B2 (en) * | 2014-12-09 | 2019-08-27 | Inuitive Ltd. | Method for obtaining and merging multi-resolution data |
JP6801626B2 (ja) * | 2017-10-24 | 2020-12-16 | 株式会社オートネットワーク技術研究所 | 電線保持部材 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5222008A (en) | 1988-03-17 | 1993-06-22 | Canon Kabushiki Kaisha | Audio signal processing apparatus which may display remaining recording or reproducing capacity |
JP2585957B2 (ja) * | 1992-08-18 | 1997-02-26 | 富士通株式会社 | ビデオデータ変換処理装置とビデオデータ変換装置を有する情報処理装置 |
JPH08297477A (ja) | 1995-04-27 | 1996-11-12 | Canon Inc | 表示制御装置及び方法及び表示装置 |
US6215467B1 (en) | 1995-04-27 | 2001-04-10 | Canon Kabushiki Kaisha | Display control apparatus and method and display apparatus |
JPH10341415A (ja) * | 1997-06-06 | 1998-12-22 | Pioneer Electron Corp | 画像処理装置 |
JP3474104B2 (ja) | 1998-05-28 | 2003-12-08 | 株式会社メガチップス | スキャンコンバータ |
KR100311480B1 (ko) * | 1999-10-12 | 2001-10-18 | 구자홍 | 영상 포맷 변환 장치 |
US6937291B1 (en) * | 2000-08-31 | 2005-08-30 | Intel Corporation | Adaptive video scaler |
JP3701204B2 (ja) | 2001-01-18 | 2005-09-28 | キヤノン株式会社 | 画質調整機能を有する画像表示装置および画像表示方法、並びに記録媒体 |
-
2002
- 2002-09-10 JP JP2002264184A patent/JP4035408B2/ja not_active Expired - Fee Related
-
2003
- 2003-09-04 US US10/653,902 patent/US7050077B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US7050077B2 (en) | 2006-05-23 |
JP2004101910A (ja) | 2004-04-02 |
US20040046773A1 (en) | 2004-03-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4035408B2 (ja) | 解像度変換装置及び方法及び情報処理装置 | |
EP1959425B1 (en) | Image converting apparatus and image converting method | |
US7336317B2 (en) | Frame rate conversion device, overtaking prediction method for use in the same, display control device and video receiving display device | |
US6339434B1 (en) | Image scaling circuit for fixed pixed resolution display | |
JPH1011009A (ja) | 映像信号の処理装置及びこれを用いた表示装置 | |
JP4445122B2 (ja) | 2タップ/3タップフリッカフィルタリングのためのシステム及び方法 | |
JPH10171440A (ja) | 画像縮小装置およびその制御方法 | |
US20020021300A1 (en) | Image processing apparatus and method of the same, and display apparatus using the image processing apparatus | |
US20070018999A1 (en) | Auto-centering of main image | |
JP3655258B2 (ja) | 映像スケーリングを行う表示デバイス | |
JP2006215320A (ja) | 映像変換装置、及び映像表示装置 | |
US20080002065A1 (en) | Image processing circuit, image processing system and method therefor | |
US7548233B1 (en) | Method and system for image scaling output timing calculation and remapping | |
JP2004110046A (ja) | 映像スケーリングを行う表示デバイス | |
JP2006276870A (ja) | 画像処理装置 | |
JP4640587B2 (ja) | 映像表示装置、映像処理装置並びに映像処理方法 | |
KR100743520B1 (ko) | 비디오 스케일러 및 스케일링 방법 | |
JP2003204502A (ja) | 映像信号処理装置 | |
JPH05292393A (ja) | 動画編集処理方式 | |
JP2005242675A (ja) | 画像サイズ縮小処理方法及び画像サイズ拡大処理方法 | |
KR100531322B1 (ko) | 포맷 변환 장치 및 그 방법 | |
JPH07134576A (ja) | 画像拡大装置 | |
JP2012068951A (ja) | 画像処理装置及びその制御方法 | |
JP2001069403A (ja) | 動画像からの静止画像の作成 | |
JP2004165828A (ja) | グラフィックスデータの処理装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050829 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070403 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070727 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070925 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071022 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071029 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101102 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101102 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111102 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121102 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131102 Year of fee payment: 6 |
|
LAPS | Cancellation because of no payment of annual fees |