JPH10191392A - 画像信号処理装置 - Google Patents
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- JPH10191392A JPH10191392A JP9044471A JP4447197A JPH10191392A JP H10191392 A JPH10191392 A JP H10191392A JP 9044471 A JP9044471 A JP 9044471A JP 4447197 A JP4447197 A JP 4447197A JP H10191392 A JPH10191392 A JP H10191392A
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T3/00—Geometric image transformations in the plane of the image
- G06T3/40—Scaling of whole images or parts thereof, e.g. expanding or contracting
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- Processing Of Color Television Signals (AREA)
- Details Of Television Scanning (AREA)
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Abstract
(57)【要約】
【課題】 任意のクロマフォーマットに対応した任意比
率の画素数変換及び走査線数を可能にする。 【解決手段】 SIMD制御のリニアアレイ型多並列プ
ロセッサ1を使い、ソフトウェア処理だけで任意比率の
画素数変換処理を行う。このとき、4:4:4フォーマ
ットの場合は、輝度及びクロマに対してそれぞれ同一の
画素数変換を行う。4:2:2フォーマットの場合は、
輝度信号に対してキュービック補間を行い、クロマ信号
に対して直線補間を行って画素数変換を行うか、また
は、4:4:4フォーマットに変換して上記同様の画素
数変換を行う。4:1:1フォーマットの場合は、4:
2:2フォーマットに変換して上記同様の画素数変換処
理を行うか、または4:2:2フォーマットに変換した
ものを更に4:4:4に変換して上記同様の画素数変換
処理を行う。
率の画素数変換及び走査線数を可能にする。 【解決手段】 SIMD制御のリニアアレイ型多並列プ
ロセッサ1を使い、ソフトウェア処理だけで任意比率の
画素数変換処理を行う。このとき、4:4:4フォーマ
ットの場合は、輝度及びクロマに対してそれぞれ同一の
画素数変換を行う。4:2:2フォーマットの場合は、
輝度信号に対してキュービック補間を行い、クロマ信号
に対して直線補間を行って画素数変換を行うか、また
は、4:4:4フォーマットに変換して上記同様の画素
数変換を行う。4:1:1フォーマットの場合は、4:
2:2フォーマットに変換して上記同様の画素数変換処
理を行うか、または4:2:2フォーマットに変換した
ものを更に4:4:4に変換して上記同様の画素数変換
処理を行う。
Description
【0001】
【発明の属する技術分野】本発明は、画素数変換処理や
走査線変換等の画像信号処理を行う画像信号処理装置に
関する。
走査線変換等の画像信号処理を行う画像信号処理装置に
関する。
【0002】
【従来の技術】近年になって、半導体技術、半導体の処
理スピード性能の向上により、映像信号のディジタル信
号処理が行われるようになってきた。また、最近では画
像表示装置も従来のブラウン管に代わり、LCD(Liqu
id Crystal Display:液晶ディスプレイ)表示装置やプ
ラズマディスプレイ装置等に代表される固定画素表示装
置が広く普及しつつある。
理スピード性能の向上により、映像信号のディジタル信
号処理が行われるようになってきた。また、最近では画
像表示装置も従来のブラウン管に代わり、LCD(Liqu
id Crystal Display:液晶ディスプレイ)表示装置やプ
ラズマディスプレイ装置等に代表される固定画素表示装
置が広く普及しつつある。
【0003】また、最近は、いわゆるNTSC(Nationa
l Television System Committee)信号、PAL(Phase A
lternation by Line)信号などの標準テレビジョン放送
方式のみならず、HDTV(High Definition Televisio
n)信号や、VGA(Video Graphics Array)信号、SVG
A(Super VGA)信号、XVGA(extended VGA)信号など
様々なフォーマットの信号を表示できることが求められ
ている。
l Television System Committee)信号、PAL(Phase A
lternation by Line)信号などの標準テレビジョン放送
方式のみならず、HDTV(High Definition Televisio
n)信号や、VGA(Video Graphics Array)信号、SVG
A(Super VGA)信号、XVGA(extended VGA)信号など
様々なフォーマットの信号を表示できることが求められ
ている。
【0004】これら様々なフォーマットでは、それぞれ
扱う画素数がまちまちである。このようなそれぞれ画素
数が異なる各種のフォーマットの映像信号を表示する場
合、上記ブラウン管等のアナログ表示デバイスであれ
ば、1走査線時間当たりの画素数に応じて電子ビームの
偏向速度を変えてやれば済む。
扱う画素数がまちまちである。このようなそれぞれ画素
数が異なる各種のフォーマットの映像信号を表示する場
合、上記ブラウン管等のアナログ表示デバイスであれ
ば、1走査線時間当たりの画素数に応じて電子ビームの
偏向速度を変えてやれば済む。
【0005】しかし、上記固定画素表示装置において
は、扱える画素数が固定しているため、上述のブラウン
管の場合のような従来のアナログ技術は使えない。その
ため、これら様々なフォーマットの信号を上述のような
固定画素表示装置に対して表示させるためには、ディジ
タル信号処理による任意の画素数変換、或いは走査線数
変換が不可欠である。
は、扱える画素数が固定しているため、上述のブラウン
管の場合のような従来のアナログ技術は使えない。その
ため、これら様々なフォーマットの信号を上述のような
固定画素表示装置に対して表示させるためには、ディジ
タル信号処理による任意の画素数変換、或いは走査線数
変換が不可欠である。
【0006】上述の画素数変換処理について、以下にそ
の概要を説明する。
の概要を説明する。
【0007】画素数変換処理とは、1走査線期間におい
て入力画素数に対して出力画素数を所望の画素数に増減
する処理であり、例えば入出力のサンプリング周波数が
同じであるとした場合に、画素数を増加させたならば入
力画像の拡大処理(拡大画素数変換処理)となり、逆に
画素数を減少させたならば入力画像の縮小処理(縮小画
素数変換処理)となる。別の言い方として、画素数では
なく、入出力の画素と画素のサンプリングという点でと
らえれば、元々あるサンプリング点のデータから、元々
のサンプリング位置とは異なる点のデータを作り出すこ
とになり、この異なる点のデータを、入力された画素デ
ータから補間により補間画素を生成することに相当す
る。
て入力画素数に対して出力画素数を所望の画素数に増減
する処理であり、例えば入出力のサンプリング周波数が
同じであるとした場合に、画素数を増加させたならば入
力画像の拡大処理(拡大画素数変換処理)となり、逆に
画素数を減少させたならば入力画像の縮小処理(縮小画
素数変換処理)となる。別の言い方として、画素数では
なく、入出力の画素と画素のサンプリングという点でと
らえれば、元々あるサンプリング点のデータから、元々
のサンプリング位置とは異なる点のデータを作り出すこ
とになり、この異なる点のデータを、入力された画素デ
ータから補間により補間画素を生成することに相当す
る。
【0008】この補間方法には様々な方法があり、大き
く分けて以下の3つの方法が知られている。
く分けて以下の3つの方法が知られている。
【0009】1.ニアリストネイバー補間法 この方法は入力画素の画素データから画素数変換後の画
素の位置に最も近い位置にあるデータを拾い出すやり方
であり、ハードウェア構成は極めて簡単なロジック演算
で実現できる。しかし、変換後の画質はかなり悪化す
る。縮小時は細い線が消えてしまったり、小さい図形が
ゆがみ、拡大時には周辺部にギザギザが発生したりす
る。
素の位置に最も近い位置にあるデータを拾い出すやり方
であり、ハードウェア構成は極めて簡単なロジック演算
で実現できる。しかし、変換後の画質はかなり悪化す
る。縮小時は細い線が消えてしまったり、小さい図形が
ゆがみ、拡大時には周辺部にギザギザが発生したりす
る。
【0010】2.バイリニア補間法 この方法は、入力画素の画素データから画素数変換後の
画素の位置に最も近い位置にある2点のデータを拾い出
し、その2点のデータから線形補間するというもので、
上記ニアリストネイバー補間法よりは画質の劣化が少な
い。しかし、2:1以下に縮小するといわゆるピクセル
ドロップアウトという現象が発生し、画質は一気に悪化
する。また、この手法は、緩やかなローパスフィルタを
施していることになるため、エッジ部分は特にそうであ
るが、全体的にぼけた画質になる。また、ハードウェア
的にはニアレストネイバー補間法に比較すれば一気に複
雑になる。
画素の位置に最も近い位置にある2点のデータを拾い出
し、その2点のデータから線形補間するというもので、
上記ニアリストネイバー補間法よりは画質の劣化が少な
い。しかし、2:1以下に縮小するといわゆるピクセル
ドロップアウトという現象が発生し、画質は一気に悪化
する。また、この手法は、緩やかなローパスフィルタを
施していることになるため、エッジ部分は特にそうであ
るが、全体的にぼけた画質になる。また、ハードウェア
的にはニアレストネイバー補間法に比較すれば一気に複
雑になる。
【0011】3.フィルタスイッチング補間法 この方法は、高画質の画像信号処理に用いられ、サイズ
の変換比に合わせたFIRフィルタ(例えばフィニット
レスポンスフィルタ等)のディジタルフィルタを使って
変換する方法である。しかし、この方法をハードウェア
で構成しようとすると、飛躍的に複雑で、大規模なもの
になるため、バイリニア補間法で行うのがほとんどであ
る。
の変換比に合わせたFIRフィルタ(例えばフィニット
レスポンスフィルタ等)のディジタルフィルタを使って
変換する方法である。しかし、この方法をハードウェア
で構成しようとすると、飛躍的に複雑で、大規模なもの
になるため、バイリニア補間法で行うのがほとんどであ
る。
【0012】以下では、フィルタスイッチング補間法の
一例として、後述するキュービック補間関数を用いた補
間法について説明する。
一例として、後述するキュービック補間関数を用いた補
間法について説明する。
【0013】先ず、例えば入力画素2個に対して出力画
素3個を作り出すような2:3拡大画素数変換の原理に
ついて説明する。
素3個を作り出すような2:3拡大画素数変換の原理に
ついて説明する。
【0014】図36には上記2:3拡大画素数変換の原
理を説明するための図を示す。なお、この図36では、
各入力画素の値をそれぞれRi-1,Ri,Ri+1,Ri+2,
Ri+3,・・・とし、各出力画素の値をそれぞれQj,Q
j+1,Qj+2,Qj+3,・・・として表している。また、
図36の中のP1,P2,P3,P1,・・・は、入力画素
と出力画素の位相のずれ(位相情報)を表している。
理を説明するための図を示す。なお、この図36では、
各入力画素の値をそれぞれRi-1,Ri,Ri+1,Ri+2,
Ri+3,・・・とし、各出力画素の値をそれぞれQj,Q
j+1,Qj+2,Qj+3,・・・として表している。また、
図36の中のP1,P2,P3,P1,・・・は、入力画素
と出力画素の位相のずれ(位相情報)を表している。
【0015】ここで、上記2:3拡大画素数変換におい
ては、この図36のように入力画素2個に対して出力画
素3個を作り出すようにしており、入力画素と出力画素
の関係は、出力画素の値がその近傍の入力画素から計算
されるという関係になっている。上記出力画素を生成す
るための上記近傍範囲としてどのくらいまでの範囲を使
用するか、或いは入力画素から補間により出力画素を計
算する際の各係数の値としてどのような係数値を使用す
るかなどにより、様々な補間法が存在するが、以下の説
明では、上記近傍範囲として4点(4画素)分の範囲か
ら補間するキュービック補間を例に挙げている。
ては、この図36のように入力画素2個に対して出力画
素3個を作り出すようにしており、入力画素と出力画素
の関係は、出力画素の値がその近傍の入力画素から計算
されるという関係になっている。上記出力画素を生成す
るための上記近傍範囲としてどのくらいまでの範囲を使
用するか、或いは入力画素から補間により出力画素を計
算する際の各係数の値としてどのような係数値を使用す
るかなどにより、様々な補間法が存在するが、以下の説
明では、上記近傍範囲として4点(4画素)分の範囲か
ら補間するキュービック補間を例に挙げている。
【0016】上記キュービック補間にて使用されるキュ
ービック補間関数Cub(x)を図37に示し、その関数
式を式(1)に示す。ただし、式(1)に示されるキュ
ービック補間関数の横軸は原画像をディジタル信号にサ
ンプリングする際のサンプリング間隔で正規化されてい
るものとする。
ービック補間関数Cub(x)を図37に示し、その関数
式を式(1)に示す。ただし、式(1)に示されるキュ
ービック補間関数の横軸は原画像をディジタル信号にサ
ンプリングする際のサンプリング間隔で正規化されてい
るものとする。
【0017】 Cub(x)=|x|3−2|x|2+1 (|x|≦1の時) Cub(x)=−|x|3+5|x|2−8|x|+4 (1<|x|≦2の時) Cub(x)=0 (2<|x|の時) ・・・(1) 拡大画素数変換の場合、各出力画素の補間値は、入力画
素のサンプリング値とキュービック関数との畳み込み演
算で表され、出力画素の補間値は次式(2)のように表
すことができる。 Qj=Cub(x11)*Ri-1+Cub(x12)*Ri+Cub(x13)*Ri+1+Cub(x14)*Ri+2 Qj+1=Cub(x21)*Ri-1+Cub(x22)*Ri+Cub(x23)*Ri+1+Cub(x24)*Ri+2 Qj+2=Cub(x31)*Ri+Cub(x32)*Ri+2+Cub(x33)*Ri+2+Cub(x34)*Ri+3 ・・・(2) この式(2)の各係数Cub(x)は前記キュービック
補間関数から計算される値であり、これは、求めるべき
出力画素が入力画素に対して、どれだけずれているかを
示す位相から計算される。例えば、図36に示す2:3
の拡大画素数変換の場合、上記Qjの出力画素の位相は
その近傍の入力画素(例えばRiの入力画素)の位相と
一致しているのでその位相情報P1はゼロとなり、同様
に上記Qj+1の出力画素の位相はその近傍の入力画素
(例えばRiの入力画素)の位相から2/3ずれている
のでその位相情報P2は2/3となり、上記Qj+2の出力
画素の位相はその近傍の入力画素(例えばRi+1の入力
画素)の位相から1/3ずれているのでその位相情報P
3は1/3となるので、上記式(2)は式(3)のよう
に書き換えることができる。
素のサンプリング値とキュービック関数との畳み込み演
算で表され、出力画素の補間値は次式(2)のように表
すことができる。 Qj=Cub(x11)*Ri-1+Cub(x12)*Ri+Cub(x13)*Ri+1+Cub(x14)*Ri+2 Qj+1=Cub(x21)*Ri-1+Cub(x22)*Ri+Cub(x23)*Ri+1+Cub(x24)*Ri+2 Qj+2=Cub(x31)*Ri+Cub(x32)*Ri+2+Cub(x33)*Ri+2+Cub(x34)*Ri+3 ・・・(2) この式(2)の各係数Cub(x)は前記キュービック
補間関数から計算される値であり、これは、求めるべき
出力画素が入力画素に対して、どれだけずれているかを
示す位相から計算される。例えば、図36に示す2:3
の拡大画素数変換の場合、上記Qjの出力画素の位相は
その近傍の入力画素(例えばRiの入力画素)の位相と
一致しているのでその位相情報P1はゼロとなり、同様
に上記Qj+1の出力画素の位相はその近傍の入力画素
(例えばRiの入力画素)の位相から2/3ずれている
のでその位相情報P2は2/3となり、上記Qj+2の出力
画素の位相はその近傍の入力画素(例えばRi+1の入力
画素)の位相から1/3ずれているのでその位相情報P
3は1/3となるので、上記式(2)は式(3)のよう
に書き換えることができる。
【0018】 Qj=Cub(-1)*Ri-1+Cub(0)*Ri+Cub(1)*Ri+1+Cub(2)*Ri+2 Qj+1=Cub(-5/3)*Ri-1+Cub(-2/3)*Ri+Cub(1/3)*Ri+1+Cub(4/3)*Ri+2 Qj+2=Cub(-4/3)*Ri+Cub(-1/3)*Ri+1+Cub(2/3)*Ri+2+Cub(5/3)*Ri+3 ・・・(3) 上記Cub(x)及び入力画素の各値Ri-1、Ri、Ri+1、
Ri+2はそれぞれ既知の値であるので、この式(3)か
ら各出力画素の補間データが計算できる。例えば、上記
Qjの出力画素に限って言えば、前記式(1)より、C
ub(-1)=0、Cub(0)=1、Cub(1)=0、Cub
(2)=0なので、 Qj=0*Ri-1+1*Ri+0*Ri+1+0*Ri+2=Ri ・・・(4) となり、入力画素の値そのものとなる。
Ri+2はそれぞれ既知の値であるので、この式(3)か
ら各出力画素の補間データが計算できる。例えば、上記
Qjの出力画素に限って言えば、前記式(1)より、C
ub(-1)=0、Cub(0)=1、Cub(1)=0、Cub
(2)=0なので、 Qj=0*Ri-1+1*Ri+0*Ri+1+0*Ri+2=Ri ・・・(4) となり、入力画素の値そのものとなる。
【0019】以上、2:3拡大画素数変換の場合を例に
とって説明したが、任意の拡大比率でも同様であり、出
力画素の位相さえわかれば、その位相によって式(1)
からキュービック関数の各係数を求め、補間画素近傍の
入力画素4点と畳み込み演算を行えばよい。
とって説明したが、任意の拡大比率でも同様であり、出
力画素の位相さえわかれば、その位相によって式(1)
からキュービック関数の各係数を求め、補間画素近傍の
入力画素4点と畳み込み演算を行えばよい。
【0020】次に、例えば入力画素3個に対して出力画
素2個を作り出すような3:2縮小画素数変換の原理に
ついて説明する。
素2個を作り出すような3:2縮小画素数変換の原理に
ついて説明する。
【0021】図38には上記3:2縮小画素数変換の原
理を説明するための図を示す。なお、この図38におい
ても前記図36と同様に、各入力画素の値をそれぞれR
i-1,Ri,Ri+1,Ri+2,Ri+3,・・・とし、各出力
画素の値をそれぞれQj,Qj+1,Qj+2,・・・として
表している。また、図38の中のP1,P2,P1,・・
・も、入力画素と出力画素の位相のずれ(画素位相情
報)を表している。
理を説明するための図を示す。なお、この図38におい
ても前記図36と同様に、各入力画素の値をそれぞれR
i-1,Ri,Ri+1,Ri+2,Ri+3,・・・とし、各出力
画素の値をそれぞれQj,Qj+1,Qj+2,・・・として
表している。また、図38の中のP1,P2,P1,・・
・も、入力画素と出力画素の位相のずれ(画素位相情
報)を表している。
【0022】ここで、上記3:2縮小画素数変換におい
ても、前記拡大画素数変換同様に入力画素と出力画素の
関係は、出力画素の値がその近傍の入力画素から計算さ
れるという関係になっている。この3:2縮小画素数変
換でも、上述同様に出力画素(補間画素)をその近傍の
入力画素4点から補間により計算するキュービック補間
を例に挙げて説明する。
ても、前記拡大画素数変換同様に入力画素と出力画素の
関係は、出力画素の値がその近傍の入力画素から計算さ
れるという関係になっている。この3:2縮小画素数変
換でも、上述同様に出力画素(補間画素)をその近傍の
入力画素4点から補間により計算するキュービック補間
を例に挙げて説明する。
【0023】すなわちこの図38の縮小画素数変換の場
合、各出力画素の補間値(例えばQj、Qj+1)の補間式
は、以下の式(5)のようになる。
合、各出力画素の補間値(例えばQj、Qj+1)の補間式
は、以下の式(5)のようになる。
【0024】 Qj=Cub(x11)*Ri-1+Cub(x12)*Ri+Cub(x13)*Ri+1+Cub(x14)*Ri+2 Qj+1=Cub(x21)*Ri+Cub(x22)*Ri+1+Cub(x23)*Ri+2+Cub(x24)*Ri+3 ・・・(5) 当該縮小画素変換においても、上記式(5)の各係数C
ub(x)は前記キュービック関数から計算される値であ
り、これは、求めるべき出力画素が入力画素に対し、ど
れだけずれているかを示す位相から計算される。上記図
38に示す3:2縮小画素数変換の場合、上記Qjの出
力画素の位相はその近傍の入力画素(例えばRiの入力
画素)の位相と一致しているのでその画素位相情報P1
はゼロとなり、同様に上記Qj+1の出力画素の位相はそ
の近傍の入力画素(例えばRi+1の入力画素)の位相か
ら1/2ずれているのでその画素位相情報P2は1/2
となるので、上記式(5)は式(6)のように書き換え
ることができる。
ub(x)は前記キュービック関数から計算される値であ
り、これは、求めるべき出力画素が入力画素に対し、ど
れだけずれているかを示す位相から計算される。上記図
38に示す3:2縮小画素数変換の場合、上記Qjの出
力画素の位相はその近傍の入力画素(例えばRiの入力
画素)の位相と一致しているのでその画素位相情報P1
はゼロとなり、同様に上記Qj+1の出力画素の位相はそ
の近傍の入力画素(例えばRi+1の入力画素)の位相か
ら1/2ずれているのでその画素位相情報P2は1/2
となるので、上記式(5)は式(6)のように書き換え
ることができる。
【0025】 Qj=Cub(-1)*Ri-1+Cub(0)*Ri+Cub(1)*Ri+1+Cub(2)*Ri+2 Qj+1=Cub(-3/2)*Ri+Cub(-1/2)*Ri+1+Cub(1/2)*Ri+2+Cub(3/2)*Ri+3 ・・・(6) 上記Cub(x)及び入力画素の各値Ri-1、Ri、Ri+1、
Ri+2、・・・はそれぞれ既知の値であるので、この式
(6)から各出力画素の補間データが計算できる。例え
ば、上記Qjの出力画素に限って言えば、前記式(1)
より、Cub(-1)=0、Cub(0)=1、Cub(1)=
0、Cub(2)=0なので、 Qj=0*Ri-1+1*Ri+0*Ri+1+0*Ri+2=Ri ・・・(7) となり、入力画素の値そのものとなる。
Ri+2、・・・はそれぞれ既知の値であるので、この式
(6)から各出力画素の補間データが計算できる。例え
ば、上記Qjの出力画素に限って言えば、前記式(1)
より、Cub(-1)=0、Cub(0)=1、Cub(1)=
0、Cub(2)=0なので、 Qj=0*Ri-1+1*Ri+0*Ri+1+0*Ri+2=Ri ・・・(7) となり、入力画素の値そのものとなる。
【0026】以上、3:2縮小画素数変換の場合を例に
とって説明したが、任意の縮小比率でも同様であり、出
力画素の位相さえわかれば、その位相によって前記式
(1)からキュービック関数の各係数を求め、補間画素
近傍の入力4点と畳み込み演算を行えばよい。
とって説明したが、任意の縮小比率でも同様であり、出
力画素の位相さえわかれば、その位相によって前記式
(1)からキュービック関数の各係数を求め、補間画素
近傍の入力4点と畳み込み演算を行えばよい。
【0027】従来は、上述したような画素数変換を、例
えば図39に示すようなハードワイアードな構成で実現
している。なお、ここでは画像信号を輝度信号に限定し
て説明しており、クロマ信号についての説明は後述す
る。
えば図39に示すようなハードワイアードな構成で実現
している。なお、ここでは画像信号を輝度信号に限定し
て説明しており、クロマ信号についての説明は後述す
る。
【0028】この図39に示す構成において、直列接続
されたレジスタ101〜104は、それぞれ供給された
データを1サンプル分づつ遅延するものであり、したが
って、これらレジスタにより4段のシフトレジスタが構
成されている。これらレジスタ101〜104では、入
力シフトコントロール信号IEが“H”レベルのとき
に、入力端子100から供給された入力画素データを順
次遅延させて、それぞれ1サンプリングシフトした画像
データを出力する。一方、これらレジスタ101〜10
4において、入力シフトコントロール信号IEが“L”
レベルの場合にはシフトせず前の値を保持する。上記各
レジスタ101〜104にてそれぞれシフトされて得ら
れた各画像データは、それぞれ対応する乗算器111〜
114に送られる。
されたレジスタ101〜104は、それぞれ供給された
データを1サンプル分づつ遅延するものであり、したが
って、これらレジスタにより4段のシフトレジスタが構
成されている。これらレジスタ101〜104では、入
力シフトコントロール信号IEが“H”レベルのとき
に、入力端子100から供給された入力画素データを順
次遅延させて、それぞれ1サンプリングシフトした画像
データを出力する。一方、これらレジスタ101〜10
4において、入力シフトコントロール信号IEが“L”
レベルの場合にはシフトせず前の値を保持する。上記各
レジスタ101〜104にてそれぞれシフトされて得ら
れた各画像データは、それぞれ対応する乗算器111〜
114に送られる。
【0029】また、キュービック係数発生器105は、
画素毎にキュービック係数C1〜C4を発生し、これらキ
ュービック係数C1〜C4をそれぞれ対応する乗算器11
1〜114に対して乗算係数として供給する。したがっ
て、これら乗算器111〜114では、上記キュービッ
ク係数発生器105で発生したキュービック係数と、上
記各シフトレジスタ101〜104にてそれぞれシフト
された入力画素データとをかけ算する。この乗算器11
1〜114の乗算結果は、加算器107により加算さ
れ、FIFO(先入れ先出し)メモリ108に入力され
る。ただし、このメモリ108は1次元画素の記憶素
子、例えばラインメモリ等でよい。
画素毎にキュービック係数C1〜C4を発生し、これらキ
ュービック係数C1〜C4をそれぞれ対応する乗算器11
1〜114に対して乗算係数として供給する。したがっ
て、これら乗算器111〜114では、上記キュービッ
ク係数発生器105で発生したキュービック係数と、上
記各シフトレジスタ101〜104にてそれぞれシフト
された入力画素データとをかけ算する。この乗算器11
1〜114の乗算結果は、加算器107により加算さ
れ、FIFO(先入れ先出し)メモリ108に入力され
る。ただし、このメモリ108は1次元画素の記憶素
子、例えばラインメモリ等でよい。
【0030】当該FIFOメモリ108は、縮小画素数
変換処理の場合に画素データを飛び飛びに出力するため
に設けられているものであり、当該縮小画素数変換の場
合にコントローラ106から供給される出力スキップ画
素コントロール信号SCに基づいて飛び飛びに画素デー
タをスキップして、出力端子109に出力する。なお、
FIFOメモリ108は、拡大画素数変換処理の場合に
は単なるFIFOメモリとして用い、単なるディレイ素
子でしかない。
変換処理の場合に画素データを飛び飛びに出力するため
に設けられているものであり、当該縮小画素数変換の場
合にコントローラ106から供給される出力スキップ画
素コントロール信号SCに基づいて飛び飛びに画素デー
タをスキップして、出力端子109に出力する。なお、
FIFOメモリ108は、拡大画素数変換処理の場合に
は単なるFIFOメモリとして用い、単なるディレイ素
子でしかない。
【0031】コントローラ106は、拡大或いは縮小画
素数変換を行う際の変換比率に基づいて、出力ポートメ
モリである上記FIFOメモリ108の出力スキップ画
素コントロール信号SC及びシフトレジスタ101〜1
04の入力シフトコントロール信号IEの生成、さらに
キュービック係数発生器105のためのタイミングコン
トロールを行うものである。
素数変換を行う際の変換比率に基づいて、出力ポートメ
モリである上記FIFOメモリ108の出力スキップ画
素コントロール信号SC及びシフトレジスタ101〜1
04の入力シフトコントロール信号IEの生成、さらに
キュービック係数発生器105のためのタイミングコン
トロールを行うものである。
【0032】図40は上記図39のハードウェア構成に
おける2:3拡大画素数変換処理時の画素配置とキュー
ビック係数C1,C2,C3,C4との関係を示しており、
当該2:3拡大画素数変換処理を行う場合にはこの図4
0に示すように、上記入力シフトコントロール信号IE
によって3画素分入力画素データをシフトし、1画素前
の画素データをシフトしないという操作を繰り返す。図
39の各乗算器111〜114への入力データD1,
D2,D3,D4は、この図40の乗算器入力D1,D2,
D3,D4のようになり、式(8)に示すように、これら
乗算器入力とキュービック係数C1,C2,C3,C4との
畳み込み演算を行うことで所望の結果が得られる。
おける2:3拡大画素数変換処理時の画素配置とキュー
ビック係数C1,C2,C3,C4との関係を示しており、
当該2:3拡大画素数変換処理を行う場合にはこの図4
0に示すように、上記入力シフトコントロール信号IE
によって3画素分入力画素データをシフトし、1画素前
の画素データをシフトしないという操作を繰り返す。図
39の各乗算器111〜114への入力データD1,
D2,D3,D4は、この図40の乗算器入力D1,D2,
D3,D4のようになり、式(8)に示すように、これら
乗算器入力とキュービック係数C1,C2,C3,C4との
畳み込み演算を行うことで所望の結果が得られる。
【0033】 Q=C1*D1+C2*D2+C3*D3+C4*D4 ・・・(8) なお、ここでは簡単のため、2:3拡大画素数変換の例
を示したが、任意の拡大比率の場合は、タイミング制御
が異なるだけで原理は同じであるので、それらの説明に
ついては割愛する。
を示したが、任意の拡大比率の場合は、タイミング制御
が異なるだけで原理は同じであるので、それらの説明に
ついては割愛する。
【0034】また、図41には上記図39のハードウェ
ア構成における3:2縮小画素数変換処理時の画素配置
とキュービック係数C1,C2,C3,C4との関係を示し
ている。なお、図中Skipはスキップされる出力画素
を示している。当該縮小画素数変換処理の場合には、前
記拡大画素数変換の時と異なり、上記入力シフトコント
ロール信号IEは常時“L”レベルとなされ、入力画素
データは各レジスタ101〜104にそのまま入ってく
るため、各乗算器111〜114の入力データD1〜D4
は図41の乗算器入力D1〜D4のようになり、これとキ
ュービック係数C1〜C4の畳み込み演算の式(8)を行
うことで所望の結果が得られる。ただし、当該3:2縮
小画素数変換の場合には、出力される3画素に対して、
入力の1画素が不要になるので、当該不要な画素は前記
FIFOメモリ108に対する書き込みをコントロール
することによってスキップする。このための制御信号が
図41に示すような出力スキップ画素コントロール信号
SCとなる。すなわち、この出力スキップ画素コントロ
ール信号SCは、”H”レベルのときスキップし、”
L”レベルのときスキップしない、というようにFIF
Oメモリ108を制御するための信号である。
ア構成における3:2縮小画素数変換処理時の画素配置
とキュービック係数C1,C2,C3,C4との関係を示し
ている。なお、図中Skipはスキップされる出力画素
を示している。当該縮小画素数変換処理の場合には、前
記拡大画素数変換の時と異なり、上記入力シフトコント
ロール信号IEは常時“L”レベルとなされ、入力画素
データは各レジスタ101〜104にそのまま入ってく
るため、各乗算器111〜114の入力データD1〜D4
は図41の乗算器入力D1〜D4のようになり、これとキ
ュービック係数C1〜C4の畳み込み演算の式(8)を行
うことで所望の結果が得られる。ただし、当該3:2縮
小画素数変換の場合には、出力される3画素に対して、
入力の1画素が不要になるので、当該不要な画素は前記
FIFOメモリ108に対する書き込みをコントロール
することによってスキップする。このための制御信号が
図41に示すような出力スキップ画素コントロール信号
SCとなる。すなわち、この出力スキップ画素コントロ
ール信号SCは、”H”レベルのときスキップし、”
L”レベルのときスキップしない、というようにFIF
Oメモリ108を制御するための信号である。
【0035】なお、ここでは簡単のため、3:2縮小画
素数変換の例を示したが任意の縮小比率の場合、そのタ
イミング制御が異なるだけで原理は同じであるのでここ
ではそれらについての説明は割愛する。
素数変換の例を示したが任意の縮小比率の場合、そのタ
イミング制御が異なるだけで原理は同じであるのでここ
ではそれらについての説明は割愛する。
【0036】次に、画素数変換と同様に、走査線数変換
処理について以下にその概要を説明する。
処理について以下にその概要を説明する。
【0037】走査線数変換処理では、先に述べた画素数
変換処理の各画素を各走査線に置き換えて同様の考え方
が適用できる。すなわち、走査線数変換とは、1垂直走
査線期間において、入力ライン数に対して出力ライン数
を所望のライン数に増減する処理であり、例えば入出力
のライン数が同じであるとした場合に、ライン数を増加
させたならば入力画像の垂直方向への拡大処理(拡大ラ
イン数変換処理)となり、逆にライン数を減少させたな
らば入力画像の垂直方向への縮小処理(縮小ライン数変
換処理)となる。
変換処理の各画素を各走査線に置き換えて同様の考え方
が適用できる。すなわち、走査線数変換とは、1垂直走
査線期間において、入力ライン数に対して出力ライン数
を所望のライン数に増減する処理であり、例えば入出力
のライン数が同じであるとした場合に、ライン数を増加
させたならば入力画像の垂直方向への拡大処理(拡大ラ
イン数変換処理)となり、逆にライン数を減少させたな
らば入力画像の垂直方向への縮小処理(縮小ライン数変
換処理)となる。
【0038】この補間方法は画素数変換と同様、様々な
方法があるが、以下では、その中でも高画質化が可能な
キュービック補間関数を用いた補間法について説明す
る。
方法があるが、以下では、その中でも高画質化が可能な
キュービック補間関数を用いた補間法について説明す
る。
【0039】先ず、例えば入力ライン2本に対して、出
力ライン3本を作り出すような2:3拡大ライン数変換
の原理について説明する。
力ライン3本を作り出すような2:3拡大ライン数変換
の原理について説明する。
【0040】図42には上記2:3拡大ライン数変換の
原理を説明するための図を示す。なお、この図42で
は、各入力ラインの値をそれぞれRi-1,Ri,Ri+1,
Ri+2,Ri+3,・・・とし、各出力ラインの値をそれぞ
れQj,Qj+1,Qj+2,Qi+3,・・・として表してい
る。また、図42の中のP1,P2,P1,・・・は、入
力ラインと出力ラインの位相のずれ(ライン位相情報)
を表している。
原理を説明するための図を示す。なお、この図42で
は、各入力ラインの値をそれぞれRi-1,Ri,Ri+1,
Ri+2,Ri+3,・・・とし、各出力ラインの値をそれぞ
れQj,Qj+1,Qj+2,Qi+3,・・・として表してい
る。また、図42の中のP1,P2,P1,・・・は、入
力ラインと出力ラインの位相のずれ(ライン位相情報)
を表している。
【0041】ここで、上記3:2拡大ライン数変換にお
いては、この図42のように入力ライン2本に対して出
力ライン3本を作り出すようにしており、入力ラインと
出力ラインの関係は、出力ラインの値がその近傍の入力
ラインから計算されるという関係になっている。上記出
力ラインを生成するための上記近傍範囲としてどのくら
いまでの範囲を使用するか、或いは入力ラインから補間
により出力ラインを計算する際の各係数の値としてどの
ような係数値を使用するかなどにより、様々な補間法が
存在するが、以下の説明では、上記近傍範囲として4点
(4ライン分)の範囲から補間するキュービック補間を
例に挙げている。
いては、この図42のように入力ライン2本に対して出
力ライン3本を作り出すようにしており、入力ラインと
出力ラインの関係は、出力ラインの値がその近傍の入力
ラインから計算されるという関係になっている。上記出
力ラインを生成するための上記近傍範囲としてどのくら
いまでの範囲を使用するか、或いは入力ラインから補間
により出力ラインを計算する際の各係数の値としてどの
ような係数値を使用するかなどにより、様々な補間法が
存在するが、以下の説明では、上記近傍範囲として4点
(4ライン分)の範囲から補間するキュービック補間を
例に挙げている。
【0042】拡大ライン数変換の場合、各出力ラインの
補間値は、入力4ラインの値とキュービック関数との畳
み込み演算で表され、出力ラインの補間値は以下の式
(9)のように表すことができる。
補間値は、入力4ラインの値とキュービック関数との畳
み込み演算で表され、出力ラインの補間値は以下の式
(9)のように表すことができる。
【0043】 Qj=Cub(x11)*Ri-1+Cub(x12)*Ri+Cub(x13)*Ri+1+Cub(x14)*Ri+2 Qj+1=Cub(x21)*Ri-1+Cub(x22)*Ri+Cub(x23)*Ri+1+Cub(x24)*Ri+2 Qj+2=Cub(x31)*Ri+Cub(x32)*Ri+2+Cub(x33)*Ri+2+Cub(x34)*Ri+3 ・・・(9) この式(9)の各係数Cub(x)は前記キュービック補
間関数から計算される値であり、これは、求めるべき出
力ラインが入力ラインに対して、どれだけずれているか
を示す位相から計算される。例えば、図42に示す2:
3の拡大ライン数変換の場合、上記Qjの出力ラインの
位相はその近傍の入力ライン(例えばRiの入力ライ
ン)の位相と一致しているのでそのライン位相情報P1
はゼロとなり、同様に上記Qj+1の出力ラインの位相は
その近傍の入力ライン(例えばRiの入力ライン)の位
相から2/3ずれているのでそのライン位相情報P2は
2/3となり、上記Qj+2の出力ラインの位相はその近
傍の入力ライン(例えばRi+1の入力ライン)の位相か
ら1/3ずれているのでそのライン位相情報P3は1/
3となるので、上記式(9)は式(10)のように書き
換えることができる。
間関数から計算される値であり、これは、求めるべき出
力ラインが入力ラインに対して、どれだけずれているか
を示す位相から計算される。例えば、図42に示す2:
3の拡大ライン数変換の場合、上記Qjの出力ラインの
位相はその近傍の入力ライン(例えばRiの入力ライ
ン)の位相と一致しているのでそのライン位相情報P1
はゼロとなり、同様に上記Qj+1の出力ラインの位相は
その近傍の入力ライン(例えばRiの入力ライン)の位
相から2/3ずれているのでそのライン位相情報P2は
2/3となり、上記Qj+2の出力ラインの位相はその近
傍の入力ライン(例えばRi+1の入力ライン)の位相か
ら1/3ずれているのでそのライン位相情報P3は1/
3となるので、上記式(9)は式(10)のように書き
換えることができる。
【0044】 Qj=Cub(-1)*Ri-1+Cub(0)*Ri+Cub(1)*Ri+1+Cub(2)*Ri+2 Qj+1=Cub(-5/3)*Ri-1+Cub(-2/3)*Ri+Cub(1/3)*Ri+1+Cub(4/3)*Ri+2 Qj+2=Cub(-4/3)*Ri+Cub(-1/3)*Ri+1+Cub(2/3)*Ri+2+Cub(5/3)*Ri+3 ・・・(10) 上記Cub(x)及び入力ラインの各値Ri-1、Ri、
Ri+1、Ri+2はそれぞれ既知の値であるので、この式
(10)から各出力ラインの補間データが計算できる。
例えば、上記Qjの出力ラインに限って言えば、前記式
(1)より、Cub(-1)=0、Cub(0)=1、Cub
(1)=0、Cub(2)=0なので、 Qj=0*Ri-1+1*Ri+0*Ri+1+0*Ri+2=Ri ・・・(11) となり、入力ラインの値そのものとなる。
Ri+1、Ri+2はそれぞれ既知の値であるので、この式
(10)から各出力ラインの補間データが計算できる。
例えば、上記Qjの出力ラインに限って言えば、前記式
(1)より、Cub(-1)=0、Cub(0)=1、Cub
(1)=0、Cub(2)=0なので、 Qj=0*Ri-1+1*Ri+0*Ri+1+0*Ri+2=Ri ・・・(11) となり、入力ラインの値そのものとなる。
【0045】以上、2:3拡大ライン数変換の場合を例
にとって説明したが、任意の拡大比率でも同様であり、
出力ラインの位相さえわかれば、その位相によって式
(1)からキュービック関数の各係数を求め、補間ライ
ン近傍の入力ライン4点と畳み込み演算を行えばよい。
にとって説明したが、任意の拡大比率でも同様であり、
出力ラインの位相さえわかれば、その位相によって式
(1)からキュービック関数の各係数を求め、補間ライ
ン近傍の入力ライン4点と畳み込み演算を行えばよい。
【0046】次に、例えば入力ライン3個に対して出力
ライン2個を作り出すような3:2縮小ライン数変換の
原理について説明する。
ライン2個を作り出すような3:2縮小ライン数変換の
原理について説明する。
【0047】図43には上記3:2縮小ライン数変換の
原理を説明するための図を示す。なお、この図43にお
いても前記図42と同様に、各入力ラインの値をそれぞ
れRi-1,Ri,Ri+1,Ri+2,Ri+3,・・・とし、各
出力画素の値をそれぞれQj,Qj+1,Qj+2,・・・と
して表している。また、図43の中のP1,P2,P1,
・・・も、入力ラインと出力ラインの位相のずれ(ライ
ン位相情報)を表している。
原理を説明するための図を示す。なお、この図43にお
いても前記図42と同様に、各入力ラインの値をそれぞ
れRi-1,Ri,Ri+1,Ri+2,Ri+3,・・・とし、各
出力画素の値をそれぞれQj,Qj+1,Qj+2,・・・と
して表している。また、図43の中のP1,P2,P1,
・・・も、入力ラインと出力ラインの位相のずれ(ライ
ン位相情報)を表している。
【0048】ここで、上記3:2縮小ライン数変換にお
いても、前記拡大ライン数変換同様に入力ラインと出力
ラインの関係は、出力ラインの値がその近傍の入力ライ
ンから計算されるという関係になっている。この3:2
縮小ライン数変換でも、上述同様に出力ライン(補間ラ
イン)をその近傍の入力ライン4点から補間により計算
するキュービック補間を例に挙げて説明する。
いても、前記拡大ライン数変換同様に入力ラインと出力
ラインの関係は、出力ラインの値がその近傍の入力ライ
ンから計算されるという関係になっている。この3:2
縮小ライン数変換でも、上述同様に出力ライン(補間ラ
イン)をその近傍の入力ライン4点から補間により計算
するキュービック補間を例に挙げて説明する。
【0049】すなわちこの図43の縮小ライン数変換の
場合、各出力ラインの補間値(例えばQj、Qj+1)の補
間式は、以下の式(12)のようになる。
場合、各出力ラインの補間値(例えばQj、Qj+1)の補
間式は、以下の式(12)のようになる。
【0050】 Qj=Cub(x11)*Ri-1+Cub(x12)*Ri+Cub(x13)*Ri+1+Cub(x14)*Ri+2 Qj+1=Cub(x21)*Ri+Cub(x22)*Ri+1+Cub(x23)*Ri+2+Cub(x24)*Ri+3 ・・・(12) 当該縮小ライン数変換においても、上記式(12)の各
係数Cub(x)は前記キュービック関数から計算される
値であり、これは、求めるべき出力ラインが入力ライン
に対し、どれだけずれているかを示す位相から計算され
る。上記図43に示す3:2縮小ライン数変換の場合、
上記Qjの出力ラインの位相はその近傍の入力ライン
(例えばRiの入力ライン)の位相と一致しているので
そのライン位相情報P1はゼロとなり、同様に上記Qj+1
の出力ラインの位相はその近傍の入力ライン(例えばR
i+1の入力ライン)の位相から1/2ずれているのでそ
のライン位相情報P2は1/2となるので、上記式(1
2)は式(13)のように書き換えることができる。
係数Cub(x)は前記キュービック関数から計算される
値であり、これは、求めるべき出力ラインが入力ライン
に対し、どれだけずれているかを示す位相から計算され
る。上記図43に示す3:2縮小ライン数変換の場合、
上記Qjの出力ラインの位相はその近傍の入力ライン
(例えばRiの入力ライン)の位相と一致しているので
そのライン位相情報P1はゼロとなり、同様に上記Qj+1
の出力ラインの位相はその近傍の入力ライン(例えばR
i+1の入力ライン)の位相から1/2ずれているのでそ
のライン位相情報P2は1/2となるので、上記式(1
2)は式(13)のように書き換えることができる。
【0051】 Qj=Cub(-1)*Ri-1+Cub(0)*Ri+Cub(1)*Ri+1+Cub(2)*Ri+2 Qj+1=Cub(-3/2)*Ri+Cub(-1/2)*Ri+1+Cub(1/2)*Ri+2+Cub(3/2)*Ri+3 ・・・(13) 上記Cub(x)及び入力ラインの各値Ri-1、Ri、
Ri+1、Ri+2、・・・はそれぞれ既知の値であるので、
この式(13)から各出力ラインの補間データが計算で
きる。例えば、上記Qjの出力ラインに限って言えば、
前記式(1)より、Cub(-1)=0、Cub(0)=1、
Cub(1)=0、Cub(2)=0なので、 Qj=0*Ri-1+1*Ri+0*Ri+1+0*Ri+2=Ri ・・・(14) となり、入力ラインの値そのものとなる。
Ri+1、Ri+2、・・・はそれぞれ既知の値であるので、
この式(13)から各出力ラインの補間データが計算で
きる。例えば、上記Qjの出力ラインに限って言えば、
前記式(1)より、Cub(-1)=0、Cub(0)=1、
Cub(1)=0、Cub(2)=0なので、 Qj=0*Ri-1+1*Ri+0*Ri+1+0*Ri+2=Ri ・・・(14) となり、入力ラインの値そのものとなる。
【0052】以上、3:2縮小ライン数変換の場合を例
にとって説明したが、任意の縮小比率でも同様であり、
出力ラインの位相さえわかれば、その位相によって前記
式(1)からキュービック関数の各係数を求め、補間ラ
イン近傍の入力4点と畳み込み演算を行えばよい。
にとって説明したが、任意の縮小比率でも同様であり、
出力ラインの位相さえわかれば、その位相によって前記
式(1)からキュービック関数の各係数を求め、補間ラ
イン近傍の入力4点と畳み込み演算を行えばよい。
【0053】従来は、上述したようなライン数変換を、
例えば図44に示すようなハードワイアードな構成で実
現している。なお、ライン数変換においては、画素数変
換のように輝度信号とクロマ信号をクロマのフォーマッ
トによって区別する必要はなく、輝度信号用とクロマ信
号用は同じ回路でよい。
例えば図44に示すようなハードワイアードな構成で実
現している。なお、ライン数変換においては、画素数変
換のように輝度信号とクロマ信号をクロマのフォーマッ
トによって区別する必要はなく、輝度信号用とクロマ信
号用は同じ回路でよい。
【0054】この図44に示す構成において、直列接続
されたラインメモリ201〜204は、それぞれ供給さ
れたデータを1走査線分づつ遅延するものであり、した
がって、これらにより4段のラインメモリが構成されて
いる。これらラインメモリ201〜204では、入力シ
フトコントロール信号IEが“H”レベルのときに、入
力端子200から供給された入力ライン分の入力データ
を順次遅延させて、それぞれ1走査線時間シフトした画
像データを出力する。一方、これらラインメモリ201
〜204において、入力シフトコントロール信号IEが
“L”レベルの場合にはシフトせずそのライン値を保持
する。上記各ラインメモリ201〜204にてそれぞれ
ラインシフトされて得られた各画像データは、それぞれ
対応する乗算器211〜214に送られる。
されたラインメモリ201〜204は、それぞれ供給さ
れたデータを1走査線分づつ遅延するものであり、した
がって、これらにより4段のラインメモリが構成されて
いる。これらラインメモリ201〜204では、入力シ
フトコントロール信号IEが“H”レベルのときに、入
力端子200から供給された入力ライン分の入力データ
を順次遅延させて、それぞれ1走査線時間シフトした画
像データを出力する。一方、これらラインメモリ201
〜204において、入力シフトコントロール信号IEが
“L”レベルの場合にはシフトせずそのライン値を保持
する。上記各ラインメモリ201〜204にてそれぞれ
ラインシフトされて得られた各画像データは、それぞれ
対応する乗算器211〜214に送られる。
【0055】また、キュービック係数発生器205は、
ライン毎にキュービック係数C1〜C4を発生し、これら
キュービック係数C1〜C4をそれぞれ対応する乗算器2
11〜214に対して乗算係数として供給する。したが
って、これら乗算器211〜214では、上記キュービ
ック係数発生器205で発生したキュービック係数と、
上記各ラインメモリ201〜204にてそれぞれライン
シフトされた入力ラインデータとをかけ算する。この乗
算器211〜214の乗算結果は、加算器207により
加算され、FIFO(先入れ先出し)フィールドメモリ
208に入力される。
ライン毎にキュービック係数C1〜C4を発生し、これら
キュービック係数C1〜C4をそれぞれ対応する乗算器2
11〜214に対して乗算係数として供給する。したが
って、これら乗算器211〜214では、上記キュービ
ック係数発生器205で発生したキュービック係数と、
上記各ラインメモリ201〜204にてそれぞれライン
シフトされた入力ラインデータとをかけ算する。この乗
算器211〜214の乗算結果は、加算器207により
加算され、FIFO(先入れ先出し)フィールドメモリ
208に入力される。
【0056】当該FIFOフィールドメモリ210は、
拡大ライン数変換処理の場合に必要なラインデータを飛
び飛びに出力するために設けられているものであり、当
該拡大ライン数変換の場合にコントローラ206から供
給される入力スキップラインコントロール信号SCIに
基づいてラインデータ出力する前のラインの値を保持す
るかを切り替え、ラインメモリ201に出力する。な
お、FIFOフィールドメモリ210は、縮小ライン数
変換処理の場合には単なるFIFOメモリとして用い、
単なるディレイ素子でしかない。
拡大ライン数変換処理の場合に必要なラインデータを飛
び飛びに出力するために設けられているものであり、当
該拡大ライン数変換の場合にコントローラ206から供
給される入力スキップラインコントロール信号SCIに
基づいてラインデータ出力する前のラインの値を保持す
るかを切り替え、ラインメモリ201に出力する。な
お、FIFOフィールドメモリ210は、縮小ライン数
変換処理の場合には単なるFIFOメモリとして用い、
単なるディレイ素子でしかない。
【0057】当該FIFOフィールドメモリ208は、
縮小ライン数変換処理の場合に必要なラインデータを飛
び飛びに出力するために設けられているものであり、当
該縮小ライン数変換の場合にコントローラ206から供
給される出力スキップラインコントロール信号SCOに
基づいてラインデータをスキップして、出力端子209
に出力する。なお、FIFOフィールドメモリ208
は、拡大ライン数変換処理の場合には単なるFIFOメ
モリとして用い、単なるディレイ素子でしかない。
縮小ライン数変換処理の場合に必要なラインデータを飛
び飛びに出力するために設けられているものであり、当
該縮小ライン数変換の場合にコントローラ206から供
給される出力スキップラインコントロール信号SCOに
基づいてラインデータをスキップして、出力端子209
に出力する。なお、FIFOフィールドメモリ208
は、拡大ライン数変換処理の場合には単なるFIFOメ
モリとして用い、単なるディレイ素子でしかない。
【0058】コントローラ206は、拡大或いは縮小ラ
イン数変換を行う際の変換比率に基づいて、出力ポート
メモリである上記FIFOフィールドメモリ208の出
力スキップラインコントロール信号SCO及びラインメ
モリ201〜204の入力シフトラインコントロール信
号IEの生成、さらにキュービック係数発生器205の
ためのタイミングコントロールを行うものである。
イン数変換を行う際の変換比率に基づいて、出力ポート
メモリである上記FIFOフィールドメモリ208の出
力スキップラインコントロール信号SCO及びラインメ
モリ201〜204の入力シフトラインコントロール信
号IEの生成、さらにキュービック係数発生器205の
ためのタイミングコントロールを行うものである。
【0059】図45は上記図44のハードウェア構成に
おける2:3拡大ライン数変換処理時のライン配置とキ
ュービック係数C1,C2,C3,C4との関係を示してお
り、当該2:3拡大ライン数変換処理を行う場合にはこ
の図45に示すように、上記入力シフトラインコントロ
ール信号IEによって3ライン分入力ラインデータをシ
フトし、1ライン前のラインデータをシフトしないとい
う操作を繰り返す。図44の各乗算器211〜214へ
の入力データD1,D2,D3,D4は、この図44の乗算
器入力D1,D2,D3,D4のようになり、式(15)に
示すように、これら乗算器入力とキュービック係数
C1,C2,C3,C4との畳み込み演算を行うことで所望
の結果が得られる。
おける2:3拡大ライン数変換処理時のライン配置とキ
ュービック係数C1,C2,C3,C4との関係を示してお
り、当該2:3拡大ライン数変換処理を行う場合にはこ
の図45に示すように、上記入力シフトラインコントロ
ール信号IEによって3ライン分入力ラインデータをシ
フトし、1ライン前のラインデータをシフトしないとい
う操作を繰り返す。図44の各乗算器211〜214へ
の入力データD1,D2,D3,D4は、この図44の乗算
器入力D1,D2,D3,D4のようになり、式(15)に
示すように、これら乗算器入力とキュービック係数
C1,C2,C3,C4との畳み込み演算を行うことで所望
の結果が得られる。
【0060】 Q=C1*D1+C2*D2+C3*D3+C4*D4 ・・・(15) なお、ここでは簡単のため、2:3拡大ライン数変換の
例を示したが、任意の拡大比率の場合は、タイミング制
御が異なるだけで原理は同じであるので、それらの説明
については割愛する。
例を示したが、任意の拡大比率の場合は、タイミング制
御が異なるだけで原理は同じであるので、それらの説明
については割愛する。
【0061】また、図46には上記図44のハードウェ
ア構成における3:2縮小ライン数変換処理時のライン
配置とキュービック係数C1,C2,C3,C4との関係を
示している。なお、図中Skipはスキップされる出力
ラインを示している。当該縮小ライン数変換処理の場合
には、前記拡大ライン数変換の時と異なり、上記入力シ
フトラインコントロール信号IEは常時“L”レベルと
なされ、入力ラインデータは各ラインメモリ201〜2
04にそのまま入ってくるため、各乗算器211〜21
4の入力データD1〜D4は図46の乗算器入力D1〜D4
のようになり、これとキュービック係数C1〜C4の畳み
込み演算の式(15)を行うことで所望の結果が得られ
る。ただし、当該3:2縮小ライン数変換の場合には、
出力される3ラインに対して、入力の1ラインが不要に
なるので、当該不要なラインは前記FIFOフィールド
メモリ208に対する書き込みをコントロールすること
によってスキップする。このための制御信号が図46に
示すような出力スキップラインコントロール信号SCO
となる。すなわち、この出力スキップラインコントロー
ル信号SCOは、”H”レベルのときスキップし、”
L”レベルのときスキップしない、というようにFIF
Oフィールドメモリ208を制御するための信号であ
る。
ア構成における3:2縮小ライン数変換処理時のライン
配置とキュービック係数C1,C2,C3,C4との関係を
示している。なお、図中Skipはスキップされる出力
ラインを示している。当該縮小ライン数変換処理の場合
には、前記拡大ライン数変換の時と異なり、上記入力シ
フトラインコントロール信号IEは常時“L”レベルと
なされ、入力ラインデータは各ラインメモリ201〜2
04にそのまま入ってくるため、各乗算器211〜21
4の入力データD1〜D4は図46の乗算器入力D1〜D4
のようになり、これとキュービック係数C1〜C4の畳み
込み演算の式(15)を行うことで所望の結果が得られ
る。ただし、当該3:2縮小ライン数変換の場合には、
出力される3ラインに対して、入力の1ラインが不要に
なるので、当該不要なラインは前記FIFOフィールド
メモリ208に対する書き込みをコントロールすること
によってスキップする。このための制御信号が図46に
示すような出力スキップラインコントロール信号SCO
となる。すなわち、この出力スキップラインコントロー
ル信号SCOは、”H”レベルのときスキップし、”
L”レベルのときスキップしない、というようにFIF
Oフィールドメモリ208を制御するための信号であ
る。
【0062】なお、ここでは簡単のため、3:2縮小ラ
イン数変換の例を示したが任意の縮小比率の場合、その
タイミング制御が異なるだけで原理は同じであるのでこ
こではそれらについての説明は割愛する。
イン数変換の例を示したが任意の縮小比率の場合、その
タイミング制御が異なるだけで原理は同じであるのでこ
こではそれらについての説明は割愛する。
【0063】このように、画素数変換或いは走査線数変
換は、従来より上述したようないわゆるASIC(Appli
cation Specific Integrated Circuit:特定用途向けI
C)等の高速積和回路を用いて実現されている。
換は、従来より上述したようないわゆるASIC(Appli
cation Specific Integrated Circuit:特定用途向けI
C)等の高速積和回路を用いて実現されている。
【0064】
【発明が解決しようとする課題】しかし、上述のような
様々なフォーマットに対応するため、さらには近年のよ
うに各種の新たなフォーマットが提案されてくる状況で
は、上記ASICの場合、その回路規模の点、或いは設
計後のビット精度の変更、画素数変換アルゴリズムの変
更、上記新たなフォーマットの仕様の追加等のフレクシ
ビリティに弱いため、市場のマーケットニーズに合わせ
て製品化することが困難となっている。すなわち、AS
ICで画素数変換等を実現するには、どうしても自由度
の少ない、ある固定された変換比率となるか、或いは多
くても数種類程度の変換比率を切り替えて使用するとい
うような方式に限定せざるを得ない。また、上記ASI
Cにおいては、一度回路を作成した後は、ビット精度を
変更することが容易ではなく、さらに前記VGA,SV
GA,或いはXVGA、HDTV等の様々な信号フォー
マットのみならず、今後出てくるであろう新たなフォー
マットも含めた各種のフォーマットに全て対応させるこ
とは事実上不可能である。
様々なフォーマットに対応するため、さらには近年のよ
うに各種の新たなフォーマットが提案されてくる状況で
は、上記ASICの場合、その回路規模の点、或いは設
計後のビット精度の変更、画素数変換アルゴリズムの変
更、上記新たなフォーマットの仕様の追加等のフレクシ
ビリティに弱いため、市場のマーケットニーズに合わせ
て製品化することが困難となっている。すなわち、AS
ICで画素数変換等を実現するには、どうしても自由度
の少ない、ある固定された変換比率となるか、或いは多
くても数種類程度の変換比率を切り替えて使用するとい
うような方式に限定せざるを得ない。また、上記ASI
Cにおいては、一度回路を作成した後は、ビット精度を
変更することが容易ではなく、さらに前記VGA,SV
GA,或いはXVGA、HDTV等の様々な信号フォー
マットのみならず、今後出てくるであろう新たなフォー
マットも含めた各種のフォーマットに全て対応させるこ
とは事実上不可能である。
【0065】また、ASICでリアルタイムに回路構成
上複雑な上記フィルタスイッチング補間法で、水平、垂
直の変換をかえようとすることは事実上不可能といって
よい。
上複雑な上記フィルタスイッチング補間法で、水平、垂
直の変換をかえようとすることは事実上不可能といって
よい。
【0066】特に、走査線数変換となるとどうしても外
部に画像信号を蓄えるためのフィールドメモリが必要に
なるわけだが、このフィールドメモリから補間に必要な
データだけを読み書きを行いつつ、補間すべきラインの
位相のあったものを取り出すことは、ある固定された比
率以外では外部のメモリコントロールとタイミング同期
をあわせることが困難である。
部に画像信号を蓄えるためのフィールドメモリが必要に
なるわけだが、このフィールドメモリから補間に必要な
データだけを読み書きを行いつつ、補間すべきラインの
位相のあったものを取り出すことは、ある固定された比
率以外では外部のメモリコントロールとタイミング同期
をあわせることが困難である。
【0067】また、上述した説明では、入力信号のう
ち、輝度信号(Y信号)についての処理のみ説明した
が、クロマ信号(C信号)についてはその入力フォーマ
ットによって処理が異なる。
ち、輝度信号(Y信号)についての処理のみ説明した
が、クロマ信号(C信号)についてはその入力フォーマ
ットによって処理が異なる。
【0068】以下、ディジタル映像信号として、例えば
いわゆる4:4:4フォーマット構造、4:2:2フォ
ーマット構造、4:1:1フォーマット構造を、それぞ
れ図47、図48、図49に示す。なおこれらディジタ
ル映像信号のフォーマット構造は、既に広く知られてい
るものであるため、ここでそれらの詳細な説明について
は省略する。
いわゆる4:4:4フォーマット構造、4:2:2フォ
ーマット構造、4:1:1フォーマット構造を、それぞ
れ図47、図48、図49に示す。なおこれらディジタ
ル映像信号のフォーマット構造は、既に広く知られてい
るものであるため、ここでそれらの詳細な説明について
は省略する。
【0069】例えば、図47に示すいわゆるD1コンポ
ーネントフォーマット信号のような4:4:4フォーマ
ットの場合は、2つの色差信号(R−Y(Cr)信号,
B−Y(Cb)信号)が輝度信号(Y信号)と同じフォ
ーマットであるので、これら2つの色差信号に対して前
述した輝度信号の場合と全く同じ処理を施せばよい。
ーネントフォーマット信号のような4:4:4フォーマ
ットの場合は、2つの色差信号(R−Y(Cr)信号,
B−Y(Cb)信号)が輝度信号(Y信号)と同じフォ
ーマットであるので、これら2つの色差信号に対して前
述した輝度信号の場合と全く同じ処理を施せばよい。
【0070】しかし、いわゆるD2フォーマットのよう
な4:2:2フォーマットの場合は、図48に示すよう
に入力クロマ信号は1サンプル毎にCrとCbが切り替
わるため、輝度信号(Y信号)と同じ処理を施すことは
できない。
な4:2:2フォーマットの場合は、図48に示すよう
に入力クロマ信号は1サンプル毎にCrとCbが切り替
わるため、輝度信号(Y信号)と同じ処理を施すことは
できない。
【0071】なぜならば、4:2:2フォーマットにお
けるクロマ信号の2つの色差信号CrとCbは1サンプ
ルごとにCr,Cb,Cr,Cb,・・・と順番に繰り
返すようにマルチプレックスされており、したがって、
出力側でも入力時と同じ順番でCrとCbが1サンプル
毎に繰り返すような構成になっていなければならない。
けるクロマ信号の2つの色差信号CrとCbは1サンプ
ルごとにCr,Cb,Cr,Cb,・・・と順番に繰り
返すようにマルチプレックスされており、したがって、
出力側でも入力時と同じ順番でCrとCbが1サンプル
毎に繰り返すような構成になっていなければならない。
【0072】ところが、前述したような拡大或いは縮小
画素数変換処理において、入力画素データに対するシフ
トレジスタでのシフトコントロール、又は出力画素デー
タのスキップコントロール等により、画素がスキップさ
れると、上記CrとCbの関係が画素位置により入れ違
いになり、CrとCbを取り違えた画像が得られる虞れ
がある。この場合、CrとCbの並びを維持するために
は、入力部においてCrとCbとをセットにしてスキッ
プするようなことを行えばよい。しかし、こうすると輝
度とクロマの変換後の画素数を一致させることが困難と
なる。
画素数変換処理において、入力画素データに対するシフ
トレジスタでのシフトコントロール、又は出力画素デー
タのスキップコントロール等により、画素がスキップさ
れると、上記CrとCbの関係が画素位置により入れ違
いになり、CrとCbを取り違えた画像が得られる虞れ
がある。この場合、CrとCbの並びを維持するために
は、入力部においてCrとCbとをセットにしてスキッ
プするようなことを行えばよい。しかし、こうすると輝
度とクロマの変換後の画素数を一致させることが困難と
なる。
【0073】また、CrかCbのどちらか一方だけに着
目して処理するようにしたとしても、入力されるCrと
Cbのデータ自体は1サンプルおきにしか存在しないの
で、例えば当該一つ飛びのデータを何らか手法を用いて
画素数変換処理したとしても(例えば、入力部でデータ
を一つずつスキップして詰める等する)、上記画素数変
換処理後に再び輝度信号(Y信号)と画素位置が対応す
るように再構成しなければならない。
目して処理するようにしたとしても、入力されるCrと
Cbのデータ自体は1サンプルおきにしか存在しないの
で、例えば当該一つ飛びのデータを何らか手法を用いて
画素数変換処理したとしても(例えば、入力部でデータ
を一つずつスキップして詰める等する)、上記画素数変
換処理後に再び輝度信号(Y信号)と画素位置が対応す
るように再構成しなければならない。
【0074】このため上記4:2:2フォーマットにお
いて上記クロマ信号をも含めて最も簡単に画素数変換処
理を行う手法としては、当該4:2:2フォーマットを
一旦前記4:4:4フォーマットに変換し、出力部にて
再び4:2:2フォーマットに再構成し直すことなどが
存在している。
いて上記クロマ信号をも含めて最も簡単に画素数変換処
理を行う手法としては、当該4:2:2フォーマットを
一旦前記4:4:4フォーマットに変換し、出力部にて
再び4:2:2フォーマットに再構成し直すことなどが
存在している。
【0075】同様に、民生用の映像信号処理装置によく
用いられる4:1:1フォーマットも、図49のような
フォーマット構造になっているため、演算する際にその
ままクロマ信号を取り扱うことはもちろんできない。こ
の場合は、図50に示すように4:1:1フォーマット
を先ず4:2:2フォーマットに変換し、さらに4:
4:4フォーマットに変換するようなことが行われる。
用いられる4:1:1フォーマットも、図49のような
フォーマット構造になっているため、演算する際にその
ままクロマ信号を取り扱うことはもちろんできない。こ
の場合は、図50に示すように4:1:1フォーマット
を先ず4:2:2フォーマットに変換し、さらに4:
4:4フォーマットに変換するようなことが行われる。
【0076】従って、クロマ信号が前記4:2:2フォ
ーマットや4:1:1フォーマットとなっている場合に
は、一旦、前記4:4:4フォーマットにフォーマット
変換を行って、輝度信号と同じフォーマット形式に変換
した後、輝度信号と同じ画素数変換処理回路を用意し
て、画素数変換を行い、当該画素数変換処理後に、再び
入力時のフォーマット形式(4:2:2フォーマットや
4:1:1フォーマット)に戻すといった操作が行われ
る。
ーマットや4:1:1フォーマットとなっている場合に
は、一旦、前記4:4:4フォーマットにフォーマット
変換を行って、輝度信号と同じフォーマット形式に変換
した後、輝度信号と同じ画素数変換処理回路を用意し
て、画素数変換を行い、当該画素数変換処理後に、再び
入力時のフォーマット形式(4:2:2フォーマットや
4:1:1フォーマット)に戻すといった操作が行われ
る。
【0077】上述したような画素数変換を前記ASIC
等のハードワイアード構成にて実現する場合、上記4:
4:4フォーマット、4:2:2フォーマット、4:
1:1フォーマットという任意のクロマフォーマット全
てに対応させるためには、少なくとも輝度信号用の画素
数変換構成の3倍以上の回路規模が必要になるという問
題がある。したがって、現実的な回路規模の制限から、
上記画素数変換処理を前記ASICにて実現する場合に
は、ある固定された変換比率のみ可能にするとか、或い
は数種類程度の変換比率のみを可能として、これらを切
り替えて使用するという方式に限定されてしまい、画素
数変換処理の自由度が非常に少ないものとなっている。
等のハードワイアード構成にて実現する場合、上記4:
4:4フォーマット、4:2:2フォーマット、4:
1:1フォーマットという任意のクロマフォーマット全
てに対応させるためには、少なくとも輝度信号用の画素
数変換構成の3倍以上の回路規模が必要になるという問
題がある。したがって、現実的な回路規模の制限から、
上記画素数変換処理を前記ASICにて実現する場合に
は、ある固定された変換比率のみ可能にするとか、或い
は数種類程度の変換比率のみを可能として、これらを切
り替えて使用するという方式に限定されてしまい、画素
数変換処理の自由度が非常に少ないものとなっている。
【0078】そこで、本発明はこのような状況に鑑みて
なされたものであり、任意比率の画素数変換や走査線数
変換のためのディジタル信号処理を実現可能にし、さら
には、1走査線上で水平位置により変換比率が異なった
画素数変換や高品位テレビジョン等にも柔軟に対応でき
るようにすると共に、設計後のビット精度の変更、或い
は新たなフォーマットの仕様の追加等にも柔軟に対応で
き、またさらに、任意のクロマフォーマットに対応した
任意比率の画素数変換等をも可能にする画像信号処理装
置を提供することを目的とする。
なされたものであり、任意比率の画素数変換や走査線数
変換のためのディジタル信号処理を実現可能にし、さら
には、1走査線上で水平位置により変換比率が異なった
画素数変換や高品位テレビジョン等にも柔軟に対応でき
るようにすると共に、設計後のビット精度の変更、或い
は新たなフォーマットの仕様の追加等にも柔軟に対応で
き、またさらに、任意のクロマフォーマットに対応した
任意比率の画素数変換等をも可能にする画像信号処理装
置を提供することを目的とする。
【0079】
【課題を解決するための手段】本発明は、ディジタル化
された2次元画像の1次元方向の各画素に対応して配置
すると共に1次元方向の各画素データが時系列に順次入
力する複数の要素プロセッサと、各要素プロセッサを共
通に制御するための制御手段とを備える画像信号処理装
置であって、各要素プロセッサは、輝度及び色差の画素
データを一時的に保存する一時保存手段と、輝度及び色
差の入力画素データを格納して一時保存手段に転送する
入力画素データ格納手段と、少なくとも輝度の画素の属
性を表す画素属性情報を格納する画素属性情報格納手段
と、輝度及び色差の画素データをスキップさせる画素ス
キップ情報を格納する画素スキップ情報格納手段と、画
素属性情報に基づいて輝度及び色差の入力画素データ又
は近傍の要素プロセッサの輝度及び色差画素データを用
いた所定の演算を行う算術演算手段と、一時保存手段か
ら取り出された輝度及び色差の入力画素データ或いは演
算後の輝度及び色差の画素データを格納して出力する出
力画素データ格納手段とを有してなることにより、上述
した課題を解決する。また、本発明は、走査線毎に同様
に処理することで、走査線数変換をも可能にしている。
された2次元画像の1次元方向の各画素に対応して配置
すると共に1次元方向の各画素データが時系列に順次入
力する複数の要素プロセッサと、各要素プロセッサを共
通に制御するための制御手段とを備える画像信号処理装
置であって、各要素プロセッサは、輝度及び色差の画素
データを一時的に保存する一時保存手段と、輝度及び色
差の入力画素データを格納して一時保存手段に転送する
入力画素データ格納手段と、少なくとも輝度の画素の属
性を表す画素属性情報を格納する画素属性情報格納手段
と、輝度及び色差の画素データをスキップさせる画素ス
キップ情報を格納する画素スキップ情報格納手段と、画
素属性情報に基づいて輝度及び色差の入力画素データ又
は近傍の要素プロセッサの輝度及び色差画素データを用
いた所定の演算を行う算術演算手段と、一時保存手段か
ら取り出された輝度及び色差の入力画素データ或いは演
算後の輝度及び色差の画素データを格納して出力する出
力画素データ格納手段とを有してなることにより、上述
した課題を解決する。また、本発明は、走査線毎に同様
に処理することで、走査線数変換をも可能にしている。
【0080】ここで、本発明の画像信号処理装置では、
各要素プロセッサにおいて4:4:4フォーマットの表
される輝度及び色差の画素データに対してそれぞれ同一
の処理を行う。また、本発明の画像信号処理装置では、
各要素プロセッサの算術演算手段において、4:2:2
フォーマットの輝度の画素データに対して近傍4画素の
値を用いた補間演算を行い、色差(または4:1:1フ
ォーマットを4:2:2フォーマットに変換した色差)
の画素データに対して近傍画素の値を用いた直線補間演
算を行う。また、本発明の画像信号処理装置では、4:
2:2フォーマットの色差(または4:1:1フォーマ
ットの色差)の画素データを、4:4:4フォーマット
に変換するフォーマット変換手段を備え、各要素プロセ
ッサにおいて4:4:4フォーマットの輝度及び色差の
画素データに対して同一の処理を行う。
各要素プロセッサにおいて4:4:4フォーマットの表
される輝度及び色差の画素データに対してそれぞれ同一
の処理を行う。また、本発明の画像信号処理装置では、
各要素プロセッサの算術演算手段において、4:2:2
フォーマットの輝度の画素データに対して近傍4画素の
値を用いた補間演算を行い、色差(または4:1:1フ
ォーマットを4:2:2フォーマットに変換した色差)
の画素データに対して近傍画素の値を用いた直線補間演
算を行う。また、本発明の画像信号処理装置では、4:
2:2フォーマットの色差(または4:1:1フォーマ
ットの色差)の画素データを、4:4:4フォーマット
に変換するフォーマット変換手段を備え、各要素プロセ
ッサにおいて4:4:4フォーマットの輝度及び色差の
画素データに対して同一の処理を行う。
【0081】すなわち、本発明によれば、リアルタイム
にそれぞれ独立な任意比率の画素数変換処理と走査線数
変換処理とをSIMD制御のリニアアレイ型多並列プロ
セッサを使い、ソフトウェア処理だけで実現可能とし、
変換比率はそれぞれリアルタイムに変更可能である。ま
た、本発明によれば、例えば4:4:4フォーマットの
みならず、4:2:2フォーマットや4:1:1フォー
マットであっても、それぞれ独立な任意比率の画素数変
換処理及び走査線数変換処理を実現可能にしている。ま
た、外部に設けられたフィールドメモリのコントロール
信号のSIMD制御のリニアアレイ型型多並列プロセッ
サにて計算することで、外部メモリコントロール回路を
不要とし、リアルタイムに変換比率を変えることを可能
にする。
にそれぞれ独立な任意比率の画素数変換処理と走査線数
変換処理とをSIMD制御のリニアアレイ型多並列プロ
セッサを使い、ソフトウェア処理だけで実現可能とし、
変換比率はそれぞれリアルタイムに変更可能である。ま
た、本発明によれば、例えば4:4:4フォーマットの
みならず、4:2:2フォーマットや4:1:1フォー
マットであっても、それぞれ独立な任意比率の画素数変
換処理及び走査線数変換処理を実現可能にしている。ま
た、外部に設けられたフィールドメモリのコントロール
信号のSIMD制御のリニアアレイ型型多並列プロセッ
サにて計算することで、外部メモリコントロール回路を
不要とし、リアルタイムに変換比率を変えることを可能
にする。
【0082】
【発明の実施の形態】以下、本発明の好ましい実施の形
態について、図面を参照しながら説明する。
態について、図面を参照しながら説明する。
【0083】本発明実施の形態の画像信号処理装置で
は、前述したハードウェア構成による画素数変換或いは
走査線数変換のためのディジタル信号処理の問題点を打
破するため、前記ASICのようなハードワイアード構
成ではなく、DSP(digital signal processor)を用い
たソフトウェアプログラムにて、当該ディジタル信号処
理を実現するようにしている。
は、前述したハードウェア構成による画素数変換或いは
走査線数変換のためのディジタル信号処理の問題点を打
破するため、前記ASICのようなハードワイアード構
成ではなく、DSP(digital signal processor)を用い
たソフトウェアプログラムにて、当該ディジタル信号処
理を実現するようにしている。
【0084】このように、ディジタル信号処理をソフト
ウェアプログラムにて行うことにより、仕様変更にも柔
軟に対応でき、ソフトウェアプログラムを書き換えるだ
けで様々な異なる信号処理を切り替えて実行することを
可能にしている。また、仕様の変更に対しても、ハード
ウェアは一切変更する必要がないので、いわゆるTAT
(Time-Axis Trnsform System)期間を従来に比べかなり
短縮することが可能となる。
ウェアプログラムにて行うことにより、仕様変更にも柔
軟に対応でき、ソフトウェアプログラムを書き換えるだ
けで様々な異なる信号処理を切り替えて実行することを
可能にしている。また、仕様の変更に対しても、ハード
ウェアは一切変更する必要がないので、いわゆるTAT
(Time-Axis Trnsform System)期間を従来に比べかなり
短縮することが可能となる。
【0085】前述した例えば画素数変換処理と走査線数
変換処理とをソフトウェアプログラムにて実現するため
のDSPとして、例えばいわゆるリニアアレイ型多並列
プロセッサの基本的内部構成及び基本動作を、以下に説
明する。
変換処理とをソフトウェアプログラムにて実現するため
のDSPとして、例えばいわゆるリニアアレイ型多並列
プロセッサの基本的内部構成及び基本動作を、以下に説
明する。
【0086】上記リニアアレイ型多並列プロセッサと
は、例えば図1に示すように、入力画素の1画素に相当
する要素プロセッサ40を一次元に1走査線分並べ、こ
れら1走査線毎に並列処理することを特徴とするもので
ある。
は、例えば図1に示すように、入力画素の1画素に相当
する要素プロセッサ40を一次元に1走査線分並べ、こ
れら1走査線毎に並列処理することを特徴とするもので
ある。
【0087】この図1において、入力端子30に供給さ
れた時系列の入力画素データであるシリアル入力データ
SIDは、各要素プロセッサ40の入力レジスタ41に
入力された後、データを一時的に保存するためのローカ
ルメモリ43に転送される。また、上記ローカルメモリ
43のメモリアドレスを発生するメモリアドレスジェネ
レータ31とインストラクションジェネレータ32は、
全ての要素プロセッサ40に対して共通な制御、すなわ
ちいわゆるSIMD(Single Instruction Multiple Dat
a Stream)制御を行う。
れた時系列の入力画素データであるシリアル入力データ
SIDは、各要素プロセッサ40の入力レジスタ41に
入力された後、データを一時的に保存するためのローカ
ルメモリ43に転送される。また、上記ローカルメモリ
43のメモリアドレスを発生するメモリアドレスジェネ
レータ31とインストラクションジェネレータ32は、
全ての要素プロセッサ40に対して共通な制御、すなわ
ちいわゆるSIMD(Single Instruction Multiple Dat
a Stream)制御を行う。
【0088】このように、リニアアレイ型多並列プロセ
ッサの特徴でもあるが、一旦DSP内部に取り込まれた
データは、1走査線分に相当する全ての要素プロセッサ
40について同じ処理が施される。具体的に言うと、各
要素プロセッサ40のローカルメモリ43に転送された
データは、それぞれ演算処理部44との間で前記補間に
必要な演算が施された後、出力レジスタ42に送り込ま
れ、最終的にこれら各要素プロセッサ40の各出力レジ
スタ42から出力されることで、当該DSPからは1走
査線分の補間画素データが出力画素データ(シリアル出
力データSOD)として取り出されることになる。
ッサの特徴でもあるが、一旦DSP内部に取り込まれた
データは、1走査線分に相当する全ての要素プロセッサ
40について同じ処理が施される。具体的に言うと、各
要素プロセッサ40のローカルメモリ43に転送された
データは、それぞれ演算処理部44との間で前記補間に
必要な演算が施された後、出力レジスタ42に送り込ま
れ、最終的にこれら各要素プロセッサ40の各出力レジ
スタ42から出力されることで、当該DSPからは1走
査線分の補間画素データが出力画素データ(シリアル出
力データSOD)として取り出されることになる。
【0089】また、各要素プロセッサ40の一つ一つ
は、上述したように1走査線の各画素に対応しており、
各要素プロセッサ40はそれぞれ左右近傍の他の要素プ
ロセッサ40のローカルメモリ43内のデータにアクセ
ス可能な構造になっている。このような構造を有するこ
とで、当該DSPでは、各要素プロセッサ40のローカ
ルメモリ43に書き込まれた全体で1走査線分の画素デ
ータに対して、その左右近傍のデータをロードでき、こ
れらデータをそれぞれの演算処理部44との間で送受し
て演算することにより、いわゆる水平方向のFIRフィ
ルタ(非巡回型フィルタ)を実現できるようになってい
る。
は、上述したように1走査線の各画素に対応しており、
各要素プロセッサ40はそれぞれ左右近傍の他の要素プ
ロセッサ40のローカルメモリ43内のデータにアクセ
ス可能な構造になっている。このような構造を有するこ
とで、当該DSPでは、各要素プロセッサ40のローカ
ルメモリ43に書き込まれた全体で1走査線分の画素デ
ータに対して、その左右近傍のデータをロードでき、こ
れらデータをそれぞれの演算処理部44との間で送受し
て演算することにより、いわゆる水平方向のFIRフィ
ルタ(非巡回型フィルタ)を実現できるようになってい
る。
【0090】また、当該DSPでは、全体として1走査
線分の画素データを各要素プロセッサ40のローカルメ
モリ43に離散的に記憶でき、したがって、例えば入力
時に要素プロセッサ40の1個おきに画素データを記憶
することも可能である。同様に、当該DSPでは、各要
素プロセッサ40の各ローカルメモリ43に記憶した全
体として1走査線分に相当する画素データを、離散的に
出力することも可能である。
線分の画素データを各要素プロセッサ40のローカルメ
モリ43に離散的に記憶でき、したがって、例えば入力
時に要素プロセッサ40の1個おきに画素データを記憶
することも可能である。同様に、当該DSPでは、各要
素プロセッサ40の各ローカルメモリ43に記憶した全
体として1走査線分に相当する画素データを、離散的に
出力することも可能である。
【0091】これら画素数変換と走査線数変換とは当該
DSPを用いて同時に実現できるが、基本的にはそれぞ
れの処理はお互いに独立した処理であり、それぞれの処
理を切り離して考えることができる。すなわち、信号処
理としては初めに画素数変換処理を行い、次に走査線数
変換処理を行うことも可能であるし、初めに走査線数変
換処理を行い、次に画素数変換処理を行うことも可能で
ある。もちろん、画素数変換処理と走査線数変換処理と
を同時に行うことも可能である。以下の説明では、説明
の都合上、画素数変換処理と走査線数変換処理を分けて
行うこととする。先ずは、輝度信号及びクロマ信号の画
素数変換処理について述べる。
DSPを用いて同時に実現できるが、基本的にはそれぞ
れの処理はお互いに独立した処理であり、それぞれの処
理を切り離して考えることができる。すなわち、信号処
理としては初めに画素数変換処理を行い、次に走査線数
変換処理を行うことも可能であるし、初めに走査線数変
換処理を行い、次に画素数変換処理を行うことも可能で
ある。もちろん、画素数変換処理と走査線数変換処理と
を同時に行うことも可能である。以下の説明では、説明
の都合上、画素数変換処理と走査線数変換処理を分けて
行うこととする。先ずは、輝度信号及びクロマ信号の画
素数変換処理について述べる。
【0092】ここで、上述したようなSIMD制御がな
されるリニアアレイ型多並列プロセッサにおいて、例え
ば変換比率が2倍以上或いは1/2倍以下等の任意の変
換比率の画素数変換処理を簡易に実現する手法と、前述
のハードワイアード構成では実現不可能であった様々な
フォーマットのクロマ信号での画素数変換を実現する手
法とを説明する。なお、この図2の構成は、基本的には
図1と同様にSIMD制御されるものであるが、簡略化
のために図2には主要部のみを示している。
されるリニアアレイ型多並列プロセッサにおいて、例え
ば変換比率が2倍以上或いは1/2倍以下等の任意の変
換比率の画素数変換処理を簡易に実現する手法と、前述
のハードワイアード構成では実現不可能であった様々な
フォーマットのクロマ信号での画素数変換を実現する手
法とを説明する。なお、この図2の構成は、基本的には
図1と同様にSIMD制御されるものであるが、簡略化
のために図2には主要部のみを示している。
【0093】先ず、上記任意比率の画素数変換を実現す
る手法から説明する。
る手法から説明する。
【0094】この図2に示す本発明の実施の形態のリニ
アアレイ型多並列プロセッサ1の各要素プロセッサ10
は、前記同様の入力レジスタ11及び出力レジスタ13
と、後述する入力スキップレジスタ12及び出力スキッ
プレジスタ14と、ワーキングエリアを有するローカル
メモリ15と、当該ローカルメモリ15又は近傍の別の
要素プロセッサ10のローカルメモリ15との間でデー
タの送受を行って必要な演算(フィルタ演算)を行う演
算処理部16とを主要構成要素として有してなるもので
ある。それぞれの各要素プロセッサ10は入力画素の1
画素に相当し、これら各要素プロセッサ10が一次元的
に1走査線分並べられており、当該リニアアレイ型多並
列プロセッサ1では当該1走査線毎の各要素プロセッサ
10を並列処理する。
アアレイ型多並列プロセッサ1の各要素プロセッサ10
は、前記同様の入力レジスタ11及び出力レジスタ13
と、後述する入力スキップレジスタ12及び出力スキッ
プレジスタ14と、ワーキングエリアを有するローカル
メモリ15と、当該ローカルメモリ15又は近傍の別の
要素プロセッサ10のローカルメモリ15との間でデー
タの送受を行って必要な演算(フィルタ演算)を行う演
算処理部16とを主要構成要素として有してなるもので
ある。それぞれの各要素プロセッサ10は入力画素の1
画素に相当し、これら各要素プロセッサ10が一次元的
に1走査線分並べられており、当該リニアアレイ型多並
列プロセッサ1では当該1走査線毎の各要素プロセッサ
10を並列処理する。
【0095】この図2に示すプロセッサ1の内部構成
は、前述した図1と略々同じであるため、ここではそれ
ぞれの機能についての説明は割愛するが、当該図2の構
成は、前記図1の構成に対し、入力スキップレジスタ1
2と出力スキップレジスタ14の2つを明示している。
以下にこれらの入力スキップレジスタ12及び出力スキ
ップレジスタ14の動作について、他の構成要素と絡め
て説明する。
は、前述した図1と略々同じであるため、ここではそれ
ぞれの機能についての説明は割愛するが、当該図2の構
成は、前記図1の構成に対し、入力スキップレジスタ1
2と出力スキップレジスタ14の2つを明示している。
以下にこれらの入力スキップレジスタ12及び出力スキ
ップレジスタ14の動作について、他の構成要素と絡め
て説明する。
【0096】この図2に示すリニアアレイ型多並列プロ
セッサ1において、各要素プロセッサ10では、入力さ
れた1走査線分の入力画素データを離散的或いは連続的
に格納でき、また、1走査線分に相当する画素データを
離散的或いは連続的に出力することを可能にしている。
セッサ1において、各要素プロセッサ10では、入力さ
れた1走査線分の入力画素データを離散的或いは連続的
に格納でき、また、1走査線分に相当する画素データを
離散的或いは連続的に出力することを可能にしている。
【0097】ここで、当該リニアアレイ型多並列プロセ
ッサ1の各要素プロセッサ10において、上記離散的す
なわち飛び飛びに画素データを入力或いは出力させるた
めには、例えば”1”でスキップ、”0”でスキップし
ないというような意味を持たせた画素スキップ情報を、
各要素プロセッサ10の入力或いは出力側に割り当てれ
ば良い。本実施の形態のプロセッサ1においては、この
ような1ビットからなる画素スキップ情報を上記各要素
プロセッサ10の入力と出力側に割り当てるために、各
要素プロセッサ10に対して上記1ビットの画素スキッ
プ情報を格納する格納手段として、入力側に上記入力ス
キップレジスタ12を設け、出力側に上記出力スキップ
レジスタ14を設けるようにしている。これら入力スキ
ップレジスタ12,出力スキップレジスタ14に対し
て、上記画素スキップ情報を予め格納しておけば、後述
するように各要素プロセッサ10における入力時または
出力時に、画素をスキップするかスキップしないかを設
定することができる。すなわち、各要素プロセッサ10
では、入力スキップレジスタ12,出力スキップレジス
タ14に格納された画素スキップ情報を参照すること
で、入力された画素データ或いは出力する画素データを
スキップするかスキップしないかを決定することができ
る。
ッサ1の各要素プロセッサ10において、上記離散的す
なわち飛び飛びに画素データを入力或いは出力させるた
めには、例えば”1”でスキップ、”0”でスキップし
ないというような意味を持たせた画素スキップ情報を、
各要素プロセッサ10の入力或いは出力側に割り当てれ
ば良い。本実施の形態のプロセッサ1においては、この
ような1ビットからなる画素スキップ情報を上記各要素
プロセッサ10の入力と出力側に割り当てるために、各
要素プロセッサ10に対して上記1ビットの画素スキッ
プ情報を格納する格納手段として、入力側に上記入力ス
キップレジスタ12を設け、出力側に上記出力スキップ
レジスタ14を設けるようにしている。これら入力スキ
ップレジスタ12,出力スキップレジスタ14に対し
て、上記画素スキップ情報を予め格納しておけば、後述
するように各要素プロセッサ10における入力時または
出力時に、画素をスキップするかスキップしないかを設
定することができる。すなわち、各要素プロセッサ10
では、入力スキップレジスタ12,出力スキップレジス
タ14に格納された画素スキップ情報を参照すること
で、入力された画素データ或いは出力する画素データを
スキップするかスキップしないかを決定することができ
る。
【0098】より具体的に説明すると、上記入力スキッ
プレジスタ12に格納された画素スキップ情報は拡大画
素数変換処理時に画素データをスキップするための情報
であり、当該拡大画素数変換の際に、各要素プロセッサ
10の入力レジスタ11では、供給された入力画素デー
タを上記画素スキップ情報に基づいて離散的に格納し、
当該格納した入力画素データをローカルメモリ15に転
送する。すなわち例えば、上記入力レジスタ11は画素
スキップ情報が例えば”0”のときは入力画素データを
格納し、画素スキップ情報が例えば”1”のときは入力
画素データを格納しない(スキップする、或いは後述す
るように値が特定されないダミーデータを格納する)。
なお、当該拡大画素数変換時の出力スキップレジスタ1
4に格納される画素スキップ情報は全て”0”となり、
したがって出力レジスタ13は画素データをそのまま出
力、すなわち連続的に出力する。
プレジスタ12に格納された画素スキップ情報は拡大画
素数変換処理時に画素データをスキップするための情報
であり、当該拡大画素数変換の際に、各要素プロセッサ
10の入力レジスタ11では、供給された入力画素デー
タを上記画素スキップ情報に基づいて離散的に格納し、
当該格納した入力画素データをローカルメモリ15に転
送する。すなわち例えば、上記入力レジスタ11は画素
スキップ情報が例えば”0”のときは入力画素データを
格納し、画素スキップ情報が例えば”1”のときは入力
画素データを格納しない(スキップする、或いは後述す
るように値が特定されないダミーデータを格納する)。
なお、当該拡大画素数変換時の出力スキップレジスタ1
4に格納される画素スキップ情報は全て”0”となり、
したがって出力レジスタ13は画素データをそのまま出
力、すなわち連続的に出力する。
【0099】一方、上記出力スキップレジスタ14に格
納された画素スキップ情報は縮小画素数変換処理時に画
素データをスキップするための情報であり、当該縮小画
素数変換の際に、各要素プロセッサ10の出力レジスタ
13では、上記ローカルメモリ15上から読み出された
画素データを、当該画素スキップ情報に基づいて離散的
に格納して出力する。すなわち例えば、上記出力レジス
タ13は画素スキップ情報が例えば”0”のときは画素
データを格納し、画素スキップ情報が例えば”1”のと
きは画素データを格納しない(スキップする)。なお、
当該縮小画素数変換時の入力スキップレジスタ12に格
納される画素スキップ情報は全て”0”となり、したが
ってこの場合の入力レジスタ11は入力画素データをそ
のまま、すなわち連続的にローカルメモリ15に転送す
る。
納された画素スキップ情報は縮小画素数変換処理時に画
素データをスキップするための情報であり、当該縮小画
素数変換の際に、各要素プロセッサ10の出力レジスタ
13では、上記ローカルメモリ15上から読み出された
画素データを、当該画素スキップ情報に基づいて離散的
に格納して出力する。すなわち例えば、上記出力レジス
タ13は画素スキップ情報が例えば”0”のときは画素
データを格納し、画素スキップ情報が例えば”1”のと
きは画素データを格納しない(スキップする)。なお、
当該縮小画素数変換時の入力スキップレジスタ12に格
納される画素スキップ情報は全て”0”となり、したが
ってこの場合の入力レジスタ11は入力画素データをそ
のまま、すなわち連続的にローカルメモリ15に転送す
る。
【0100】また、各要素プロセッサ10は、上述した
ようにその一つ一つが1走査線の各画素に対応してお
り、各要素プロセッサ10では自己のローカルメモリ1
5に保存しているデータだけでなく、それぞれ左右近傍
の別の要素プロセッサ10のローカルメモリ15に保存
しているデータをもアクセス可能な構造になっている。
この機構により、当該リニアアレイ型多並列プロセッサ
1においては、全要素プロセッサ10が同時にその左右
近傍の他の要素プロセッサ10のローカルメモリ15に
格納されているデータをロードでき、したがって、各要
素プロセッサ10の演算処理部16ではこれらデータを
使用して後述するような例えばFIRフィルタ演算を実
現可能になっている。上記演算処理部16でのフィルタ
演算により生成された画素データは、再び自己のローカ
ルメモリ15内に格納される。
ようにその一つ一つが1走査線の各画素に対応してお
り、各要素プロセッサ10では自己のローカルメモリ1
5に保存しているデータだけでなく、それぞれ左右近傍
の別の要素プロセッサ10のローカルメモリ15に保存
しているデータをもアクセス可能な構造になっている。
この機構により、当該リニアアレイ型多並列プロセッサ
1においては、全要素プロセッサ10が同時にその左右
近傍の他の要素プロセッサ10のローカルメモリ15に
格納されているデータをロードでき、したがって、各要
素プロセッサ10の演算処理部16ではこれらデータを
使用して後述するような例えばFIRフィルタ演算を実
現可能になっている。上記演算処理部16でのフィルタ
演算により生成された画素データは、再び自己のローカ
ルメモリ15内に格納される。
【0101】ただし、リニアアレイ型多並列プロセッサ
の特徴でもあるSIMD制御により、1走査線分に相当
する全ての要素プロセッサ10では、同じ処理が行われ
る。すなわち、図2では図示を省略しているが、上記演
算処理部16の命令コードを生成する前記インストラク
ションジェネレータ32と、ローカルメモリ15のアド
レスデータを生成するメモリアドレスジェネレータ31
は、全ての要素プロセッサ10に対して共通な制御を行
う。なお、上記左右近傍の他の要素プロセッサ10への
アクセスも、上記SIMD制御より全要素プロセッサ1
0共通動作であり、同時に各要素プロセッサ10毎に異
なるアクセスはできない。
の特徴でもあるSIMD制御により、1走査線分に相当
する全ての要素プロセッサ10では、同じ処理が行われ
る。すなわち、図2では図示を省略しているが、上記演
算処理部16の命令コードを生成する前記インストラク
ションジェネレータ32と、ローカルメモリ15のアド
レスデータを生成するメモリアドレスジェネレータ31
は、全ての要素プロセッサ10に対して共通な制御を行
う。なお、上記左右近傍の他の要素プロセッサ10への
アクセスも、上記SIMD制御より全要素プロセッサ1
0共通動作であり、同時に各要素プロセッサ10毎に異
なるアクセスはできない。
【0102】上記ローカルメモリ15に格納された上記
画素データは、出力レジスタ13に送り込まれ、最終的
に出力レジスタ13からシリアル出力データSODとし
て1走査線分のデータが出力されることになる。
画素データは、出力レジスタ13に送り込まれ、最終的
に出力レジスタ13からシリアル出力データSODとし
て1走査線分のデータが出力されることになる。
【0103】縮小画素数変換の場合には、出力スキップ
レジスタ14に格納されている画素スキップ情報に基づ
いて、上記ローカルメモリ15から読み出された画素デ
ータが出力レジスタ13に離散的に格納され、この格納
された画素データが出力レジスタ13から出力されるこ
とになる。
レジスタ14に格納されている画素スキップ情報に基づ
いて、上記ローカルメモリ15から読み出された画素デ
ータが出力レジスタ13に離散的に格納され、この格納
された画素データが出力レジスタ13から出力されるこ
とになる。
【0104】次に、前述したキュービック補間関数を使
った画素数変換を、上記図2に示したリニアアレイ型多
並列プロセッサ1にて実現する方法について説明する。
なお、画素数変換では、画素数の拡大と縮小の他に等倍
(すなわち1:1)変換もあるが、これは拡大、縮小の
境界条件であり、どちらかに含めることができるので、
ここでは等倍変換については拡大に含めることにする。
った画素数変換を、上記図2に示したリニアアレイ型多
並列プロセッサ1にて実現する方法について説明する。
なお、画素数変換では、画素数の拡大と縮小の他に等倍
(すなわち1:1)変換もあるが、これは拡大、縮小の
境界条件であり、どちらかに含めることができるので、
ここでは等倍変換については拡大に含めることにする。
【0105】先ず、拡大画素数変換の例から説明する。
【0106】拡大画素数変換では、前記図40にて説明
したように、画素データの入力時に変換比率(拡大比
率)に応じて入力画素データを飛び飛びに配置する必要
がある。
したように、画素データの入力時に変換比率(拡大比
率)に応じて入力画素データを飛び飛びに配置する必要
がある。
【0107】本実施の形態では、当該拡大画素数変換時
に入力画素データを飛び飛びに配置(出力画素は連続的
に配置)するための情報として、上記画素スキップ情報
が使用されている。また、当該拡大画素数変換では、出
力画素データを、入力時にスキップされた画素を除く所
望の出力画素近傍の4点の入力画素データと、それぞれ
の画素に対応する位相情報から計算される各4点のキュ
ービック係数との畳み込み演算を行うことで生成しなけ
ればならない。このように、拡大画素数変換を行うため
には、上記画素スキップ情報と、キュービック係数を計
算するための各画素に対応する位相情報と、所望の出力
画素を生成するための当該出力画素近傍の4点の画素デ
ータとが、必要となる。
に入力画素データを飛び飛びに配置(出力画素は連続的
に配置)するための情報として、上記画素スキップ情報
が使用されている。また、当該拡大画素数変換では、出
力画素データを、入力時にスキップされた画素を除く所
望の出力画素近傍の4点の入力画素データと、それぞれ
の画素に対応する位相情報から計算される各4点のキュ
ービック係数との畳み込み演算を行うことで生成しなけ
ればならない。このように、拡大画素数変換を行うため
には、上記画素スキップ情報と、キュービック係数を計
算するための各画素に対応する位相情報と、所望の出力
画素を生成するための当該出力画素近傍の4点の画素デ
ータとが、必要となる。
【0108】図3には、拡大画素数変換処理の全体の流
れを示す。なお、ここでは上記拡大画素数変換として、
L:Kに拡大する例を挙げている。ただし、K及びLは
正の整数であり、K≧Lである。K=Lの場合は等倍変
換(1:1)となる。
れを示す。なお、ここでは上記拡大画素数変換として、
L:Kに拡大する例を挙げている。ただし、K及びLは
正の整数であり、K≧Lである。K=Lの場合は等倍変
換(1:1)となる。
【0109】この図3において、先ず、ステップST1
では上記L:Kの変換比率(拡大比率)が設定される。
では上記L:Kの変換比率(拡大比率)が設定される。
【0110】次のステップST2では、全要素プロセッ
サ10において、画素スキップ情報と位相情報を計算す
る。なお、当該ステップST2における画素スキップ情
報と位相情報の計算の詳細については後述する。
サ10において、画素スキップ情報と位相情報を計算す
る。なお、当該ステップST2における画素スキップ情
報と位相情報の計算の詳細については後述する。
【0111】ステップST3では、次ラインの画素デー
タの入力が可能か否かの判断を行い、当該次ラインの画
素データの入力が可能となるまでこの判断を繰り返す。
当該ステップST3にて次ラインの画素データの入力が
可能になると、次のステップST4では、1ライン分の
画素データの入力がなされる。
タの入力が可能か否かの判断を行い、当該次ラインの画
素データの入力が可能となるまでこの判断を繰り返す。
当該ステップST3にて次ラインの画素データの入力が
可能になると、次のステップST4では、1ライン分の
画素データの入力がなされる。
【0112】ステップST5では、自己の要素プロセッ
サ10への入力画素データと当該自己の要素プロセッサ
10の近傍の4つの要素プロセッサ10の画素データ
(近傍4点の画素データ)とを、自己の要素プロセッサ
10内のローカルメモリ15に格納する。なお、当該ス
テップST5における処理の詳細については後述する。
サ10への入力画素データと当該自己の要素プロセッサ
10の近傍の4つの要素プロセッサ10の画素データ
(近傍4点の画素データ)とを、自己の要素プロセッサ
10内のローカルメモリ15に格納する。なお、当該ス
テップST5における処理の詳細については後述する。
【0113】ステップST6では位相情報からキュービ
ック係数を計算する。すなわち、前述した式(1)を用
いた計算を行う。
ック係数を計算する。すなわち、前述した式(1)を用
いた計算を行う。
【0114】ステップST7では、上記ステップST6
にて求めたキュービック係数と上記近傍の4点の画素デ
ータの畳み込み演算を行う。なお、この畳み込み演算の
詳細については後述する式(16)にて説明する。
にて求めたキュービック係数と上記近傍の4点の画素デ
ータの畳み込み演算を行う。なお、この畳み込み演算の
詳細については後述する式(16)にて説明する。
【0115】ステップST8では、1ライン分の演算を
行い、得られた補間画素データを出力する。その後はス
テップST3以降の処理に戻る。
行い、得られた補間画素データを出力する。その後はス
テップST3以降の処理に戻る。
【0116】次に、上述のステップST2における画素
スキップ情報と位相情報は、当該リニアアレイ型多並列
プロセッサ(DSP)外部の例えばCPU(中央処理装
置)等のプリプロセッサにて予め計算しておき、実際の
画素データとの畳み込み演算を行う前に入力レジスタ1
1を介して入力しておくようなことが可能である。上記
画素スキップ情報は入力スキップレジスタ12と出力ス
キップレジスタ14に格納され、上記位相情報は例えば
上記ローカルメモリ15内に設けた位相情報格納レジス
タに保存されることになる。
スキップ情報と位相情報は、当該リニアアレイ型多並列
プロセッサ(DSP)外部の例えばCPU(中央処理装
置)等のプリプロセッサにて予め計算しておき、実際の
画素データとの畳み込み演算を行う前に入力レジスタ1
1を介して入力しておくようなことが可能である。上記
画素スキップ情報は入力スキップレジスタ12と出力ス
キップレジスタ14に格納され、上記位相情報は例えば
上記ローカルメモリ15内に設けた位相情報格納レジス
タに保存されることになる。
【0117】一方、上記画素スキップ情報と位相情報
は、SIMD制御されたリニアアレイ型多並列プロセッ
サ1内部で、例えば映像ブランキング区間や電源投入時
等に計算することも可能である。すなわち、例えば水平
方向の画素の位置によって変換比率が変わらないような
1走査線中で変換比率が一定である画素数変換の場合に
は、上記画素スキップ情報と位相情報は当該プロセッサ
(DSP)1内で容易に計算できる。このように画素ス
キップ情報と位相情報の生成も含む全ての処理を当該プ
ロセッサ1内部だけで実現するようにすれば、全体のシ
ステム構成をシンプルにすることができる。なお、この
場合も上記画素スキップ情報は入力スキップレジスタ1
2と出力スキップレジスタ14に格納され、上記位相情
報はローカルメモリ15内の位相情報格納レジスタに保
存される。
は、SIMD制御されたリニアアレイ型多並列プロセッ
サ1内部で、例えば映像ブランキング区間や電源投入時
等に計算することも可能である。すなわち、例えば水平
方向の画素の位置によって変換比率が変わらないような
1走査線中で変換比率が一定である画素数変換の場合に
は、上記画素スキップ情報と位相情報は当該プロセッサ
(DSP)1内で容易に計算できる。このように画素ス
キップ情報と位相情報の生成も含む全ての処理を当該プ
ロセッサ1内部だけで実現するようにすれば、全体のシ
ステム構成をシンプルにすることができる。なお、この
場合も上記画素スキップ情報は入力スキップレジスタ1
2と出力スキップレジスタ14に格納され、上記位相情
報はローカルメモリ15内の位相情報格納レジスタに保
存される。
【0118】以下に、拡大画素数変換時において、上述
したようなSIMD制御された当該プロセッサ1内部で
画素スキップ情報と位相情報を計算する方法について説
明する。なお、画素スキップ情報の計算と位相情報の計
算は、必ずしも同時に行う必要はないが、当該画素スキ
ップ情報の設定と位相情報の計算においては共通した演
算が多く、当該プロセッサ1のローカルメモリ15内の
レジスタのリソースとプログラムメモリエリア、実行ス
テップ数等の点から共有化した方が効率がよいので、こ
こでは画素スキップ情報と位相情報を同時に求めるアル
ゴリズム例を示す。この計算は前述したように映像ブラ
ンキング区間、あるいは電源投入後に行えばよい。
したようなSIMD制御された当該プロセッサ1内部で
画素スキップ情報と位相情報を計算する方法について説
明する。なお、画素スキップ情報の計算と位相情報の計
算は、必ずしも同時に行う必要はないが、当該画素スキ
ップ情報の設定と位相情報の計算においては共通した演
算が多く、当該プロセッサ1のローカルメモリ15内の
レジスタのリソースとプログラムメモリエリア、実行ス
テップ数等の点から共有化した方が効率がよいので、こ
こでは画素スキップ情報と位相情報を同時に求めるアル
ゴリズム例を示す。この計算は前述したように映像ブラ
ンキング区間、あるいは電源投入後に行えばよい。
【0119】図4には、SIMD制御されたリニアアレ
イ型多並列プロセッサ1内部で上記画素スキップ情報と
位相情報を計算する手順を示す。
イ型多並列プロセッサ1内部で上記画素スキップ情報と
位相情報を計算する手順を示す。
【0120】前記図3のステップST1の次に進む前記
ステップST2では、この図4に示すステップST11
の以降の処理が行われる。
ステップST2では、この図4に示すステップST11
の以降の処理が行われる。
【0121】先ず、ステップST11では、ローカルメ
モリ15に位相情報を保存するための領域(前記位相情
報格納レジスタdPh)を確保する。
モリ15に位相情報を保存するための領域(前記位相情
報格納レジスタdPh)を確保する。
【0122】ステップST12では、全要素プロセッサ
10において、それぞれ1つ左側の要素プロセッサ10
のローカルメモリ15の位相情報格納レジスタdPhに保
存されている値(位相情報)にLを加算し、得られた値
を自己のローカルメモリ15の位相情報格納レジスタd
Phに格納する。
10において、それぞれ1つ左側の要素プロセッサ10
のローカルメモリ15の位相情報格納レジスタdPhに保
存されている値(位相情報)にLを加算し、得られた値
を自己のローカルメモリ15の位相情報格納レジスタd
Phに格納する。
【0123】次のステップST13では、上記ステップ
ST12で加算されて位相情報格納レジスタdPhに格納
された値がKの値以上であるか否かの判定を行う。この
ステップST13にてKの値以上であると判定したとき
にはステップST14に進み、Kの値未満であると判定
したときにはステップST16に進む。
ST12で加算されて位相情報格納レジスタdPhに格納
された値がKの値以上であるか否かの判定を行う。この
ステップST13にてKの値以上であると判定したとき
にはステップST14に進み、Kの値未満であると判定
したときにはステップST16に進む。
【0124】ステップST14では、上記位相情報格納
レジスタdPhに格納された値からKを引いて、得られた
値を再び当該位相情報格納レジスタdPhに格納する。次
のステップST15では、入力スキップレジスタ12
に”0”を格納する。すなわち、当該要素プロセッサ1
0に入力された画素データはスキップせずにそのまま入
力されるようにする。
レジスタdPhに格納された値からKを引いて、得られた
値を再び当該位相情報格納レジスタdPhに格納する。次
のステップST15では、入力スキップレジスタ12
に”0”を格納する。すなわち、当該要素プロセッサ1
0に入力された画素データはスキップせずにそのまま入
力されるようにする。
【0125】一方、上記ステップST13において位相
情報格納レジスタdPhに格納された値が上記Kの値未満
であると判定したときに進むステップST16では、入
力スキップレジスタ11に”1”を格納する。すなわ
ち、当該要素プロセッサ10に入力された画素データが
一つスキップして入力されるようにする。
情報格納レジスタdPhに格納された値が上記Kの値未満
であると判定したときに進むステップST16では、入
力スキップレジスタ11に”1”を格納する。すなわ
ち、当該要素プロセッサ10に入力された画素データが
一つスキップして入力されるようにする。
【0126】上記ステップST15及びステップST1
6の後は、ステップST17に進む。このステップST
17では、1ライン分の全画素(少なくとも全要素プロ
セッサ10の数より多い)について上述の処理が終了し
たか否かの判定を行い、終了していないと判断したとき
にはステップST12に戻って上述の処理を繰り返し、
終了したと判断したときには次の処理すなわち前記図3
のステップST3の処理に進む。
6の後は、ステップST17に進む。このステップST
17では、1ライン分の全画素(少なくとも全要素プロ
セッサ10の数より多い)について上述の処理が終了し
たか否かの判定を行い、終了していないと判断したとき
にはステップST12に戻って上述の処理を繰り返し、
終了したと判断したときには次の処理すなわち前記図3
のステップST3の処理に進む。
【0127】ただし、この図4に示したアルゴリズムに
おいては、各要素プロセッサ10はそれぞれ左側の要素
プロセッサ10の位相情報格納レジスタdPhに格納され
た値を自己の要素プロセッサ10内部に格納する操作を
行うが、最左端の要素プロセッサ10はその左の要素プ
ロセッサが存在しないためその値は確定しないことにな
る。したがって、当該最左端の要素プロセッサ10の場
合は、常に”0”を位相情報格納レジスタdPhに格納す
るものとする。
おいては、各要素プロセッサ10はそれぞれ左側の要素
プロセッサ10の位相情報格納レジスタdPhに格納され
た値を自己の要素プロセッサ10内部に格納する操作を
行うが、最左端の要素プロセッサ10はその左の要素プ
ロセッサが存在しないためその値は確定しないことにな
る。したがって、当該最左端の要素プロセッサ10の場
合は、常に”0”を位相情報格納レジスタdPhに格納す
るものとする。
【0128】次に、前記図3のフローチャートのステッ
プST5における処理、すなわち、各要素プロセッサ1
0において、近傍の4つの要素プロセッサから画素デー
タ(近傍4点の画素データ)を自己の要素プロセッサ1
0内に格納する手順を、図5及び図6のフローチャート
を用いて説明する。
プST5における処理、すなわち、各要素プロセッサ1
0において、近傍の4つの要素プロセッサから画素デー
タ(近傍4点の画素データ)を自己の要素プロセッサ1
0内に格納する手順を、図5及び図6のフローチャート
を用いて説明する。
【0129】前記図3のステップST4の次に進む前記
ステップST5では、図5に示すステップST21の以
降の処理が行われる。なおこのとき、前記図4のフロー
チャートに示した操作の結果、各要素プロセッサ10の
ローカルメモリ15には、上記入力スキップレジスタ1
2に格納された画素スキップ情報に基づいてスキップ入
力された入力画素データと各画素に対応する位相情報が
格納されている。
ステップST5では、図5に示すステップST21の以
降の処理が行われる。なおこのとき、前記図4のフロー
チャートに示した操作の結果、各要素プロセッサ10の
ローカルメモリ15には、上記入力スキップレジスタ1
2に格納された画素スキップ情報に基づいてスキップ入
力された入力画素データと各画素に対応する位相情報が
格納されている。
【0130】先ず、ステップST21では、全要素プロ
セッサ10において、それぞれ内部のローカルメモリ1
5上に、それぞれ近傍の4つの要素プロセッサ10にて
入力時にスキップされた画素を除く4つの近傍画素デー
タを格納するための領域(レジスタdL1,dC,dR1,
dR2とする)を確保すると共に、1ビットのレジスタd
SCを確保する。なお、変換比率(拡大比率)を例えば1
倍から2倍までとすると、上記レジスタdL1には自己の
要素プロセッサ10の1つ左隣の要素プロセッサ10か
らの画素データが格納され、レジスタdCには自己の要
素プロセッサ10の画素データが、レジスタdR1には自
己の要素プロセッサ10の1つ右隣の要素プロセッサ1
0からの画素データが、レジスタdR2には自己の要素プ
ロセッサ10の2つ右隣の要素プロセッサからの画素デ
ータが格納される。また、上記レジスタdSCは画素スキ
ップ情報が格納されるため、以下、スキップ情報格納レ
ジスタdSCと呼ぶことにする。
セッサ10において、それぞれ内部のローカルメモリ1
5上に、それぞれ近傍の4つの要素プロセッサ10にて
入力時にスキップされた画素を除く4つの近傍画素デー
タを格納するための領域(レジスタdL1,dC,dR1,
dR2とする)を確保すると共に、1ビットのレジスタd
SCを確保する。なお、変換比率(拡大比率)を例えば1
倍から2倍までとすると、上記レジスタdL1には自己の
要素プロセッサ10の1つ左隣の要素プロセッサ10か
らの画素データが格納され、レジスタdCには自己の要
素プロセッサ10の画素データが、レジスタdR1には自
己の要素プロセッサ10の1つ右隣の要素プロセッサ1
0からの画素データが、レジスタdR2には自己の要素プ
ロセッサ10の2つ右隣の要素プロセッサからの画素デ
ータが格納される。また、上記レジスタdSCは画素スキ
ップ情報が格納されるため、以下、スキップ情報格納レ
ジスタdSCと呼ぶことにする。
【0131】次のステップST22では、全要素プロセ
ッサ10において、入力スキップレジスタ11に格納さ
れた画素スキップ情報が”1”であるか否かの判定を行
い、”1”であると判定した場合にはステップST23
以降に進み、”1”でない(”0”である)と判定した
場合にはステップST25以降に進む。
ッサ10において、入力スキップレジスタ11に格納さ
れた画素スキップ情報が”1”であるか否かの判定を行
い、”1”であると判定した場合にはステップST23
以降に進み、”1”でない(”0”である)と判定した
場合にはステップST25以降に進む。
【0132】ステップST22にて入力スキップレジス
タ11に格納された画素スキップ情報が”1”であると
判定された場合、ステップST23では全要素プロセッ
サ10においてそれぞれ1つ左隣の要素プロセッサ10
の入力画素データを自己の要素プロセッサ10のレジス
タdCに格納する。次のステップST24では全要素プ
ロセッサ10においてそれぞれ1つ左隣の要素プロセッ
サ10の入力スキップレジスタ11の値を、自己の要素
プロセッサ10のローカルメモリ15内の上記スキップ
情報格納レジスタdSCに格納する。
タ11に格納された画素スキップ情報が”1”であると
判定された場合、ステップST23では全要素プロセッ
サ10においてそれぞれ1つ左隣の要素プロセッサ10
の入力画素データを自己の要素プロセッサ10のレジス
タdCに格納する。次のステップST24では全要素プ
ロセッサ10においてそれぞれ1つ左隣の要素プロセッ
サ10の入力スキップレジスタ11の値を、自己の要素
プロセッサ10のローカルメモリ15内の上記スキップ
情報格納レジスタdSCに格納する。
【0133】一方、ステップST22にて入力スキップ
レジスタ11に格納された画素スキップ情報が”1”で
ない(”0”である)と判定された場合、ステップST
25では全要素プロセッサ10においてそれぞれ自己の
要素プロセッサ10の入力画素データの値を自己の要素
プロセッサ10の上記レジスタdCに格納し、次のステ
ップST26では自己の要素プロセッサ10の入力スキ
ップレジスタ11の値を自己の要素プロセッサ10のロ
ーカルメモリ15内の上記スキップ情報格納レジスタd
SCに格納する。
レジスタ11に格納された画素スキップ情報が”1”で
ない(”0”である)と判定された場合、ステップST
25では全要素プロセッサ10においてそれぞれ自己の
要素プロセッサ10の入力画素データの値を自己の要素
プロセッサ10の上記レジスタdCに格納し、次のステ
ップST26では自己の要素プロセッサ10の入力スキ
ップレジスタ11の値を自己の要素プロセッサ10のロ
ーカルメモリ15内の上記スキップ情報格納レジスタd
SCに格納する。
【0134】次に、ステップST27では、全要素プロ
セッサ10においてそれぞれ1つ左隣の要素プロセッサ
10のローカルメモリ15上の上記レジスタdSCの値
(ビット)が”1”であるか否かの判定を行い、”1”
であると判定した場合にはステップST28以降に進
み、”1”でない(”0”である)と判定した場合には
ステップST29以降に進む。
セッサ10においてそれぞれ1つ左隣の要素プロセッサ
10のローカルメモリ15上の上記レジスタdSCの値
(ビット)が”1”であるか否かの判定を行い、”1”
であると判定した場合にはステップST28以降に進
み、”1”でない(”0”である)と判定した場合には
ステップST29以降に進む。
【0135】ステップST27にて”1”であると判定
された場合、ステップST28では、全要素プロセッサ
10においてそれぞれ自己の要素プロセッサ10の2つ
左隣の要素プロセッサ10のローカルメモリ15上の画
素データを、自己のローカルメモリ15の上記レジスタ
dL1に格納する。
された場合、ステップST28では、全要素プロセッサ
10においてそれぞれ自己の要素プロセッサ10の2つ
左隣の要素プロセッサ10のローカルメモリ15上の画
素データを、自己のローカルメモリ15の上記レジスタ
dL1に格納する。
【0136】一方、ステップST27にて”1”でない
と判定された場合、ステップST29では、全要素プロ
セッサ10においてそれぞれ自己の要素プロセッサ10
の1つ左隣の要素プロセッサ10のローカルメモリ15
上の画素データを、自己のローカルメモリ15の上記レ
ジスタdL1に格納する。
と判定された場合、ステップST29では、全要素プロ
セッサ10においてそれぞれ自己の要素プロセッサ10
の1つ左隣の要素プロセッサ10のローカルメモリ15
上の画素データを、自己のローカルメモリ15の上記レ
ジスタdL1に格納する。
【0137】次に処理は図6のフローチャートのステッ
プST31に進み、このステップST31では、全要素
プロセッサ10においてそれぞれ1つ右隣の要素プロセ
ッサ10のローカルメモリ15上の上記スキップ情報格
納レジスタdSCの値(ビット)が”1”であるか否かの
判定を行い、”1”であると判定した場合にはステップ
ST32以降に進み、”1”でない(”0”である)と
判定した場合にはステップST34以降に進む。
プST31に進み、このステップST31では、全要素
プロセッサ10においてそれぞれ1つ右隣の要素プロセ
ッサ10のローカルメモリ15上の上記スキップ情報格
納レジスタdSCの値(ビット)が”1”であるか否かの
判定を行い、”1”であると判定した場合にはステップ
ST32以降に進み、”1”でない(”0”である)と
判定した場合にはステップST34以降に進む。
【0138】ステップST31にて”1”であると判定
された場合、ステップST32では、全要素プロセッサ
10においてそれぞれ自己の要素プロセッサ10の2つ
右隣の要素プロセッサ10のローカルメモリ15上の画
素データを、自己のローカルメモリ15の上記レジスタ
dR1に格納し、ステップST33では、上記レジスタd
SCの値を2つ分左にシフト(左側の2つの要素プロセッ
サ10のレジスタdSCに順次シフト)する。
された場合、ステップST32では、全要素プロセッサ
10においてそれぞれ自己の要素プロセッサ10の2つ
右隣の要素プロセッサ10のローカルメモリ15上の画
素データを、自己のローカルメモリ15の上記レジスタ
dR1に格納し、ステップST33では、上記レジスタd
SCの値を2つ分左にシフト(左側の2つの要素プロセッ
サ10のレジスタdSCに順次シフト)する。
【0139】一方、ステップST31にて”1”でない
と判定された場合、ステップST34では、全要素プロ
セッサ10においてそれぞれ自己の要素プロセッサ10
の1つ右隣の要素プロセッサ10のローカルメモリ15
上の画素データを、自己のローカルメモリ15の上記レ
ジスタdR1に格納し、ステップST35では、上記レジ
スタdSCの値を1つ分左にシフト(左側の1つの要素プ
ロセッサ10のレジスタdSCにシフト)する。
と判定された場合、ステップST34では、全要素プロ
セッサ10においてそれぞれ自己の要素プロセッサ10
の1つ右隣の要素プロセッサ10のローカルメモリ15
上の画素データを、自己のローカルメモリ15の上記レ
ジスタdR1に格納し、ステップST35では、上記レジ
スタdSCの値を1つ分左にシフト(左側の1つの要素プ
ロセッサ10のレジスタdSCにシフト)する。
【0140】次のステップST36では、全要素プロセ
ッサ10においてそれぞれ1つ右隣の要素プロセッサ1
0のローカルメモリ15上の上記レジスタdSCの値(ビ
ット)が”1”であるか否かの判定を行い、”1”であ
ると判定した場合にはステップST37以降に進み、”
1”でない(”0”である)と判定した場合にはステッ
プST38以降に進む。
ッサ10においてそれぞれ1つ右隣の要素プロセッサ1
0のローカルメモリ15上の上記レジスタdSCの値(ビ
ット)が”1”であるか否かの判定を行い、”1”であ
ると判定した場合にはステップST37以降に進み、”
1”でない(”0”である)と判定した場合にはステッ
プST38以降に進む。
【0141】ステップST36にて”1”であると判定
された場合、ステップST37では、全要素プロセッサ
10においてそれぞれ自己の要素プロセッサ10の2つ
右隣の要素プロセッサ10のローカルメモリ15上の画
素データを、自己のローカルメモリ15の上記レジスタ
dR2に格納する。
された場合、ステップST37では、全要素プロセッサ
10においてそれぞれ自己の要素プロセッサ10の2つ
右隣の要素プロセッサ10のローカルメモリ15上の画
素データを、自己のローカルメモリ15の上記レジスタ
dR2に格納する。
【0142】一方、ステップST36にて”1”でない
と判定された場合、ステップST38では、全要素プロ
セッサ10においてそれぞれ自己の要素プロセッサ10
の1つ右隣の要素プロセッサ10のローカルメモリ15
上の画素データを、自己のローカルメモリ15の上記レ
ジスタdR2に格納する。
と判定された場合、ステップST38では、全要素プロ
セッサ10においてそれぞれ自己の要素プロセッサ10
の1つ右隣の要素プロセッサ10のローカルメモリ15
上の画素データを、自己のローカルメモリ15の上記レ
ジスタdR2に格納する。
【0143】その後は、次の処理すなわち前記図3のス
テップST6の処理に進む。
テップST6の処理に進む。
【0144】以上の処理は、リニアアレイ型多並列プロ
セッサ1においては、例えばフラグによってデータを移
動する/しないという処理の繰り返しを指示するだけな
ので非常に僅かなステップ数で演算は終了する。なお、
拡大比率を1倍から2倍までに限定したのは考え方を単
純にするためであり、2倍以上の場合は、近傍の要素プ
ロセッサ間で画素データを通信する範囲が広がるだけで
ある。この場合も基本的な考え方は同じなので説明は省
略する。
セッサ1においては、例えばフラグによってデータを移
動する/しないという処理の繰り返しを指示するだけな
ので非常に僅かなステップ数で演算は終了する。なお、
拡大比率を1倍から2倍までに限定したのは考え方を単
純にするためであり、2倍以上の場合は、近傍の要素プ
ロセッサ間で画素データを通信する範囲が広がるだけで
ある。この場合も基本的な考え方は同じなので説明は省
略する。
【0145】上述した前記図3のステップST2(図4
のフローチャート)と、図3のステップST5(図5及
び図6のフローチャート)との操作を行うことで、上記
ローカルメモリ15のレジスタdL1,dC,dR1,dR2
に格納される4つの画素データと、同じくローカルメモ
リ15の前記位相情報格納レジスタdPhに格納される各
画素に対応する位相情報とは、図7に示すような関係と
なる。なお、この図7には入力スキップレジスタ12及
び出力スキップレジスタ14にそれぞれ格納される画素
スキップ情報も示している。また、この図7の例では、
一つの要素プロセッサ10が当該図7の縦方向の1列と
対応しており、図中Y及びQはそれぞれ画素データを示
し、Phは位相情報を示している。この図7において、
拡大画素数変換の場合、画素スキップ情報にてスキップ
された部分にはダミーデータMが入れられ、入力の段階
でトータルの画素数を出力の画素数と等しくしている。
なお、上記ダミーデータMは、入力時に予め画素数を増
やし、SIMD制御に適したデータ配列にするためのも
ので、実際の畳み込み演算ではこのダミーデータMは使
われない。したがって、このダミーデータMの値は何で
あっても構わない。このダミーデータMを挿入するかし
ないか、言い換えれば入力画素データのスキップを行う
か否かの設定は、1ビットあれば充分である。すなわち
例えば、”1”でダミーデータMを入れる(入力画素デ
ータはスキップする)、”0”でダミーデータMを入れ
ない(入力画素データはスキップしない)ことにすれば
よい。このようなダミーデータMを入れるか否かを示す
情報が前記画素スキップ情報である。
のフローチャート)と、図3のステップST5(図5及
び図6のフローチャート)との操作を行うことで、上記
ローカルメモリ15のレジスタdL1,dC,dR1,dR2
に格納される4つの画素データと、同じくローカルメモ
リ15の前記位相情報格納レジスタdPhに格納される各
画素に対応する位相情報とは、図7に示すような関係と
なる。なお、この図7には入力スキップレジスタ12及
び出力スキップレジスタ14にそれぞれ格納される画素
スキップ情報も示している。また、この図7の例では、
一つの要素プロセッサ10が当該図7の縦方向の1列と
対応しており、図中Y及びQはそれぞれ画素データを示
し、Phは位相情報を示している。この図7において、
拡大画素数変換の場合、画素スキップ情報にてスキップ
された部分にはダミーデータMが入れられ、入力の段階
でトータルの画素数を出力の画素数と等しくしている。
なお、上記ダミーデータMは、入力時に予め画素数を増
やし、SIMD制御に適したデータ配列にするためのも
ので、実際の畳み込み演算ではこのダミーデータMは使
われない。したがって、このダミーデータMの値は何で
あっても構わない。このダミーデータMを挿入するかし
ないか、言い換えれば入力画素データのスキップを行う
か否かの設定は、1ビットあれば充分である。すなわち
例えば、”1”でダミーデータMを入れる(入力画素デ
ータはスキップする)、”0”でダミーデータMを入れ
ない(入力画素データはスキップしない)ことにすれば
よい。このようなダミーデータMを入れるか否かを示す
情報が前記画素スキップ情報である。
【0146】次に、前記図3のフローチャートのステッ
プST7における処理、すなわち、拡大画素数変換時の
キュービック係数と上記近傍の4点の画素データの畳み
込み演算について説明する。
プST7における処理、すなわち、拡大画素数変換時の
キュービック係数と上記近傍の4点の画素データの畳み
込み演算について説明する。
【0147】上述のようにしてローカルメモリ15上の
各レジスタdL1,dC,dR1,dR2に格納された4つの
近傍画素のデータと位相情報格納レジスタdPhに格納さ
れた位相情報とが得られた後は、これら各画素に対応す
るキュービック係数を求め、畳み込み演算を行う。
各レジスタdL1,dC,dR1,dR2に格納された4つの
近傍画素のデータと位相情報格納レジスタdPhに格納さ
れた位相情報とが得られた後は、これら各画素に対応す
るキュービック係数を求め、畳み込み演算を行う。
【0148】上記キュービック係数は前記式(1)から
計算されるが、実際は|x|の大きさによって2つの場
合に分けられ、最終的な出力は以下の式(16)で与え
られる。なお、拡大画素数変換の場合、出力スキップレ
ジスタ14の画素スキップ情報は全て”0”に設定さ
れ、出力画素データのスキップは行われないので、以下
の式(9)による値がそのまま出力画素データとなる。
計算されるが、実際は|x|の大きさによって2つの場
合に分けられ、最終的な出力は以下の式(16)で与え
られる。なお、拡大画素数変換の場合、出力スキップレ
ジスタ14の画素スキップ情報は全て”0”に設定さ
れ、出力画素データのスキップは行われないので、以下
の式(9)による値がそのまま出力画素データとなる。
【0149】 Q=C1((K+Ph)/K)*dL1+C2(Ph/k)*dC+C2((k-Ph)/K)*dR1+C1((2K-Ph)/K)*dR2 ・・・(16) ただし、C1(x)=−|x|3+5|x|2−8|x|+4 C2(x)=|x|3−2|x|2+1 次に、縮小画素数変換の場合について説明する。
【0150】縮小画素数変換は、前述した拡大画素数変
換とは逆に、画素データの入力時に変換比率(縮小比
率)に応じて入力画素データが飛び飛びに配置されるこ
とはないが、前述の図41にて説明したように、画素デ
ータの出力時に変換比率(縮小比率)に応じて出力画素
データを飛び飛びにスキップさせながら出力することが
行われる。本実施の形態では、当該縮小画素数変換時に
出力画素データを飛び飛びに配置(入力画素は連続的に
配置)するための情報として、上記画素スキップ情報が
使用されている。また、当該縮小画素数変換の場合の補
間画素データは、前記拡大時と同様に、所望の出力画素
近傍の4点の入力画素データと、それぞれの画素に対応
する位相情報から計算される各4点のキュービック係数
との畳み込み演算を行うことで生成される。このような
縮小画素数変換を行うためには、上記画素スキップ情報
と、キュービック係数を計算するための各画素に対応す
る位相情報と、所望の出力画素を生成するための上記近
傍4点の画素データとが、必要となる。
換とは逆に、画素データの入力時に変換比率(縮小比
率)に応じて入力画素データが飛び飛びに配置されるこ
とはないが、前述の図41にて説明したように、画素デ
ータの出力時に変換比率(縮小比率)に応じて出力画素
データを飛び飛びにスキップさせながら出力することが
行われる。本実施の形態では、当該縮小画素数変換時に
出力画素データを飛び飛びに配置(入力画素は連続的に
配置)するための情報として、上記画素スキップ情報が
使用されている。また、当該縮小画素数変換の場合の補
間画素データは、前記拡大時と同様に、所望の出力画素
近傍の4点の入力画素データと、それぞれの画素に対応
する位相情報から計算される各4点のキュービック係数
との畳み込み演算を行うことで生成される。このような
縮小画素数変換を行うためには、上記画素スキップ情報
と、キュービック係数を計算するための各画素に対応す
る位相情報と、所望の出力画素を生成するための上記近
傍4点の画素データとが、必要となる。
【0151】図8には、縮小画素数変換処理の全体の流
れを示す。なお、ここでは上記縮小画素数変換として、
L:Kに縮小する例を挙げている。ただし、K及びLは
正の整数であり、K<Lである。
れを示す。なお、ここでは上記縮小画素数変換として、
L:Kに縮小する例を挙げている。ただし、K及びLは
正の整数であり、K<Lである。
【0152】この図8において、先ず、ステップST4
1では上記L:Kの変換比率(拡大比率)が設定され
る。
1では上記L:Kの変換比率(拡大比率)が設定され
る。
【0153】次のステップST42では、全要素プロセ
ッサ10において、画素スキップ情報と位相情報を計算
する。なお、当該ステップST42における画素スキッ
プ情報と位相情報の計算の詳細については後述する。
ッサ10において、画素スキップ情報と位相情報を計算
する。なお、当該ステップST42における画素スキッ
プ情報と位相情報の計算の詳細については後述する。
【0154】ステップST43では、次ラインの画素デ
ータの入力が可能か否かの判断を行い、当該次ラインの
画素データの入力が可能となるまでこの判断を繰り返
す。当該ステップST43にて次ラインの画素データの
入力が可能になると、次のステップST44では、1ラ
イン分の画素データの入力がなされる。
ータの入力が可能か否かの判断を行い、当該次ラインの
画素データの入力が可能となるまでこの判断を繰り返
す。当該ステップST43にて次ラインの画素データの
入力が可能になると、次のステップST44では、1ラ
イン分の画素データの入力がなされる。
【0155】ステップST45では、自己の要素プロセ
ッサ10への入力画素データと当該自己の要素プロセッ
サ10の近傍の4つの要素プロセッサ10の画素データ
(近傍4点の画素データ)とを、自己の要素プロセッサ
10内のローカルメモリ15に格納する。なお、当該ス
テップST45における処理の詳細については後述す
る。
ッサ10への入力画素データと当該自己の要素プロセッ
サ10の近傍の4つの要素プロセッサ10の画素データ
(近傍4点の画素データ)とを、自己の要素プロセッサ
10内のローカルメモリ15に格納する。なお、当該ス
テップST45における処理の詳細については後述す
る。
【0156】ステップST46では位相情報からキュー
ビック係数を計算する。すなわち、前述した式(1)を
用いた計算を行う。
ビック係数を計算する。すなわち、前述した式(1)を
用いた計算を行う。
【0157】ステップST47では、上記ステップST
46にて求めたキュービック係数と上記近傍の4点の画
素データの畳み込み演算を行う。なお、この畳み込み演
算の詳細については後述する式(17)にて説明する。
46にて求めたキュービック係数と上記近傍の4点の画
素データの畳み込み演算を行う。なお、この畳み込み演
算の詳細については後述する式(17)にて説明する。
【0158】ステップST48では、1ライン分の演算
を行い、得られた補間画素データを出力する。その後は
ステップST43以降の処理に戻る。
を行い、得られた補間画素データを出力する。その後は
ステップST43以降の処理に戻る。
【0159】この縮小画素数変換の場合も、前記拡大画
素数変換時と同様に、上述のステップST42における
画素スキップ情報と位相情報は、当該リニアアレイ型多
並列プロセッサ(DSP)外部の例えばCPU(中央処
理装置)等のプリプロセッサにて予め計算しておき、実
際の画素データとの畳み込み演算を行う前に入力レジス
タ11を介して入力しておくようなことが可能である。
上記画素スキップ情報は入力スキップレジスタ12と出
力スキップレジスタ14に格納され、上記位相情報は例
えば上記ローカルメモリ15内に設けた位相情報格納レ
ジスタに保存されることになる。また、上記画素スキッ
プ情報と位相情報は、前記拡大画素数変換時と同様に、
SIMD制御されたリニアアレイ型多並列プロセッサ1
内部で、例えば映像ブランキング区間や電源投入時等に
計算することも可能である。すなわち、例えば水平方向
の画素の位置によって変換比率が変わらないような1走
査線中で変換比率が一定である画素数変換の場合には、
上記画素スキップ情報と位相情報は当該プロセッサ(D
SP)1内で容易に計算できる。このように画素スキッ
プ情報と位相情報の生成も含む全ての処理を当該プロセ
ッサ1内部だけで実現するようにすれば、全体のシステ
ム構成をシンプルにすることができる。なお、この場合
も上記画素スキップ情報は入力スキップレジスタ12と
出力スキップレジスタ14に格納され、上記位相情報は
ローカルメモリ15内の位相情報格納レジスタに保存さ
れる。
素数変換時と同様に、上述のステップST42における
画素スキップ情報と位相情報は、当該リニアアレイ型多
並列プロセッサ(DSP)外部の例えばCPU(中央処
理装置)等のプリプロセッサにて予め計算しておき、実
際の画素データとの畳み込み演算を行う前に入力レジス
タ11を介して入力しておくようなことが可能である。
上記画素スキップ情報は入力スキップレジスタ12と出
力スキップレジスタ14に格納され、上記位相情報は例
えば上記ローカルメモリ15内に設けた位相情報格納レ
ジスタに保存されることになる。また、上記画素スキッ
プ情報と位相情報は、前記拡大画素数変換時と同様に、
SIMD制御されたリニアアレイ型多並列プロセッサ1
内部で、例えば映像ブランキング区間や電源投入時等に
計算することも可能である。すなわち、例えば水平方向
の画素の位置によって変換比率が変わらないような1走
査線中で変換比率が一定である画素数変換の場合には、
上記画素スキップ情報と位相情報は当該プロセッサ(D
SP)1内で容易に計算できる。このように画素スキッ
プ情報と位相情報の生成も含む全ての処理を当該プロセ
ッサ1内部だけで実現するようにすれば、全体のシステ
ム構成をシンプルにすることができる。なお、この場合
も上記画素スキップ情報は入力スキップレジスタ12と
出力スキップレジスタ14に格納され、上記位相情報は
ローカルメモリ15内の位相情報格納レジスタに保存さ
れる。
【0160】以下に、縮小画素数変換時において、上述
したようなSIMD制御された当該プロセッサ1内部で
画素スキップ情報と位相情報を計算する方法について説
明する。なお、この縮小画素数変換の場合も、画素スキ
ップ情報の計算と位相情報の計算は、必ずしも同時に行
う必要はないが、当該画素スキップ情報の設定と位相情
報の計算においては共通した演算が多く、当該プロセッ
サ1のローカルメモリ15内のレジスタのリソースとプ
ログラムメモリエリア、実行ステップ数等の点から共有
化した方が効率がよいので、ここでは画素スキップ情報
と位相情報を同時に求めるアルゴリズム例を示す。この
計算は前述したように映像ブランキング区間、あるいは
電源投入後に行えばよい。
したようなSIMD制御された当該プロセッサ1内部で
画素スキップ情報と位相情報を計算する方法について説
明する。なお、この縮小画素数変換の場合も、画素スキ
ップ情報の計算と位相情報の計算は、必ずしも同時に行
う必要はないが、当該画素スキップ情報の設定と位相情
報の計算においては共通した演算が多く、当該プロセッ
サ1のローカルメモリ15内のレジスタのリソースとプ
ログラムメモリエリア、実行ステップ数等の点から共有
化した方が効率がよいので、ここでは画素スキップ情報
と位相情報を同時に求めるアルゴリズム例を示す。この
計算は前述したように映像ブランキング区間、あるいは
電源投入後に行えばよい。
【0161】図9には、SIMD制御されたリニアアレ
イ型多並列プロセッサ1内部で上記縮小画素数変換にお
ける画素スキップ情報と位相情報を計算する手順を示
す。
イ型多並列プロセッサ1内部で上記縮小画素数変換にお
ける画素スキップ情報と位相情報を計算する手順を示
す。
【0162】前記図8のステップST41の次に進む前
記ステップST2では、この図9に示すステップST5
1の以降の処理が行われる。
記ステップST2では、この図9に示すステップST5
1の以降の処理が行われる。
【0163】先ず、ステップST51では、ローカルメ
モリ15に位相情報を保存するための領域(前記位相情
報格納レジスタdPh)とワーキングレジスタを確保す
る。
モリ15に位相情報を保存するための領域(前記位相情
報格納レジスタdPh)とワーキングレジスタを確保す
る。
【0164】ステップST52では、全要素プロセッサ
10において、それぞれ1つ左側の要素プロセッサ10
のローカルメモリ15の位相情報格納レジスタdPhに保
存されている値(位相情報)にLを加算し、得られた値
を自己のローカルメモリ15のワーキングレジスタに格
納する。
10において、それぞれ1つ左側の要素プロセッサ10
のローカルメモリ15の位相情報格納レジスタdPhに保
存されている値(位相情報)にLを加算し、得られた値
を自己のローカルメモリ15のワーキングレジスタに格
納する。
【0165】次のステップST53では、全要素プロセ
ッサ10においてそれぞれ自己の要素プロセッサ10の
1つ左隣の要素プロセッサ10の位相情報格納レジスタ
dPhに格納された値からKを減算した値を、自己の要素
プロセッサ10のローカルメモリ15内の位相情報格納
レジスタdPhに格納する。
ッサ10においてそれぞれ自己の要素プロセッサ10の
1つ左隣の要素プロセッサ10の位相情報格納レジスタ
dPhに格納された値からKを減算した値を、自己の要素
プロセッサ10のローカルメモリ15内の位相情報格納
レジスタdPhに格納する。
【0166】ステップST54では、上記ステップST
52で加算されてワーキングレジスタに格納された値が
Kの2倍の値より小さいか否かの判定を行う。このステ
ップST54にてKの2倍の値より小さいと判定したき
とにはステップST55に進み、Kの2倍の値以上であ
ると判定したときにはステップST57に進む。
52で加算されてワーキングレジスタに格納された値が
Kの2倍の値より小さいか否かの判定を行う。このステ
ップST54にてKの2倍の値より小さいと判定したき
とにはステップST55に進み、Kの2倍の値以上であ
ると判定したときにはステップST57に進む。
【0167】ステップST55では、上記位相情報格納
レジスタdPhに格納された値にLを加算して、得られた
値を再び当該位相情報格納レジスタdPhに格納する。次
のステップST56では、出力スキップレジスタ14
に”0”を格納する。すなわち、当該要素プロセッサ1
0のローカルメモリ15から取り出された画素データが
スキップせずにそのまま出力レジスタ13に格納して出
力されるようにする。
レジスタdPhに格納された値にLを加算して、得られた
値を再び当該位相情報格納レジスタdPhに格納する。次
のステップST56では、出力スキップレジスタ14
に”0”を格納する。すなわち、当該要素プロセッサ1
0のローカルメモリ15から取り出された画素データが
スキップせずにそのまま出力レジスタ13に格納して出
力されるようにする。
【0168】一方、上記ステップST54においてワー
キングレジスタに格納された値が上記Kの2倍の値以上
であると判定したときに進むステップST57では、出
力スキップレジスタ14に”1”を格納する。すなわ
ち、当該要素プロセッサ10のローカルメモリ15から
取り出された画素データが1つスキップして出力レジス
タ13から出力されるようにする。
キングレジスタに格納された値が上記Kの2倍の値以上
であると判定したときに進むステップST57では、出
力スキップレジスタ14に”1”を格納する。すなわ
ち、当該要素プロセッサ10のローカルメモリ15から
取り出された画素データが1つスキップして出力レジス
タ13から出力されるようにする。
【0169】上記ステップST56及びステップST5
7の後は、ステップST58に進む。このステップST
58では、1ライン分の全画素(少なくとも全要素プロ
セッサ10の数より多い)について上述の処理が終了し
たか否かの判定を行い、終了していないと判断したとき
にはステップST52に戻って上述の処理を繰り返し、
終了したと判断したときには次の処理すなわち前記図8
のステップST43の処理に進む。
7の後は、ステップST58に進む。このステップST
58では、1ライン分の全画素(少なくとも全要素プロ
セッサ10の数より多い)について上述の処理が終了し
たか否かの判定を行い、終了していないと判断したとき
にはステップST52に戻って上述の処理を繰り返し、
終了したと判断したときには次の処理すなわち前記図8
のステップST43の処理に進む。
【0170】ただし、この図9に示したアルゴリズムに
おいても前述した拡大画素数変換時と同様に、各要素プ
ロセッサ10はそれぞれ左側の要素プロセッサ10の位
相情報格納レジスタdPhに格納された値を自己の要素プ
ロセッサ10内部に格納する操作を行うが、最左端の要
素プロセッサ10はその左の要素プロセッサが存在しな
いためその値は確定しないことになる。したがって、当
該最左端の要素プロセッサ10の場合は、常に”0”を
位相情報格納レジスタdPhに格納するものとする。
おいても前述した拡大画素数変換時と同様に、各要素プ
ロセッサ10はそれぞれ左側の要素プロセッサ10の位
相情報格納レジスタdPhに格納された値を自己の要素プ
ロセッサ10内部に格納する操作を行うが、最左端の要
素プロセッサ10はその左の要素プロセッサが存在しな
いためその値は確定しないことになる。したがって、当
該最左端の要素プロセッサ10の場合は、常に”0”を
位相情報格納レジスタdPhに格納するものとする。
【0171】次に、前記図8のフローチャートのステッ
プST45における処理、すなわち、各要素プロセッサ
10において、近傍の4つの要素プロセッサから画素デ
ータ(近傍4点の画素データ)を自己の要素プロセッサ
10内に格納する手順を、図10のフローチャートを用
いて説明する。
プST45における処理、すなわち、各要素プロセッサ
10において、近傍の4つの要素プロセッサから画素デ
ータ(近傍4点の画素データ)を自己の要素プロセッサ
10内に格納する手順を、図10のフローチャートを用
いて説明する。
【0172】前記図8のステップST44の次に進む前
記ステップST45では、図10に示すステップST6
1の以降の処理が行われる。なおこのとき、前記図8の
フローチャートに示した操作の結果、各要素プロセッサ
10のローカルメモリ15には、入力画素データと各画
素に対応する位相情報が格納されている。
記ステップST45では、図10に示すステップST6
1の以降の処理が行われる。なおこのとき、前記図8の
フローチャートに示した操作の結果、各要素プロセッサ
10のローカルメモリ15には、入力画素データと各画
素に対応する位相情報が格納されている。
【0173】先ず、ステップST61では、全要素プロ
セッサ10において、それぞれ内部のローカルメモリ1
5上に、それぞれ近傍の4つの要素プロセッサ10にて
入力時にスキップされた画素を除く4つの近傍画素デー
タを格納するための領域(レジスタdL1,dC,dR1,
dR2とする)を確保すると共に、1ビットのスキップ情
報格納レジスタdSCを確保する。なお、変換比率(拡大
比率)を例えば1倍から2倍までとすると、これらレジ
スタdL1には自己の要素プロセッサ10の1つ左隣の要
素プロセッサ10からの画素データが格納され、レジス
タdCには自己の要素プロセッサ10の画素データが、
レジスタdR1には自己の要素プロセッサ10の1つ右隣
の要素プロセッサ10からの画素データが、レジスタd
R2には自己の要素プロセッサ10の2つ右隣の要素プロ
セッサからの画素データが格納される。これは前述した
拡大画素数変換時と同じである。
セッサ10において、それぞれ内部のローカルメモリ1
5上に、それぞれ近傍の4つの要素プロセッサ10にて
入力時にスキップされた画素を除く4つの近傍画素デー
タを格納するための領域(レジスタdL1,dC,dR1,
dR2とする)を確保すると共に、1ビットのスキップ情
報格納レジスタdSCを確保する。なお、変換比率(拡大
比率)を例えば1倍から2倍までとすると、これらレジ
スタdL1には自己の要素プロセッサ10の1つ左隣の要
素プロセッサ10からの画素データが格納され、レジス
タdCには自己の要素プロセッサ10の画素データが、
レジスタdR1には自己の要素プロセッサ10の1つ右隣
の要素プロセッサ10からの画素データが、レジスタd
R2には自己の要素プロセッサ10の2つ右隣の要素プロ
セッサからの画素データが格納される。これは前述した
拡大画素数変換時と同じである。
【0174】次のステップST62では、全要素プロセ
ッサ10において、入力画素データの値をローカルメモ
リ15のレジスタdCに格納する。
ッサ10において、入力画素データの値をローカルメモ
リ15のレジスタdCに格納する。
【0175】次のステップST63では、全要素プロセ
ッサ10において、それぞれ自己の要素プロセッサ10
の一つ左隣の要素プロセッサ10の前記レジスタdCに
格納されている入力画素データを、自己の要素プロセッ
サ10のレジスタdL1に格納する。
ッサ10において、それぞれ自己の要素プロセッサ10
の一つ左隣の要素プロセッサ10の前記レジスタdCに
格納されている入力画素データを、自己の要素プロセッ
サ10のレジスタdL1に格納する。
【0176】ステップST64では、全要素プロセッサ
10において、それぞれ自己の要素プロセッサ10の一
つ右隣の要素プロセッサ10の前記レジスタdCに格納
されている入力画素データを、自己の要素プロセッサ1
0のレジスタdR1に格納する。
10において、それぞれ自己の要素プロセッサ10の一
つ右隣の要素プロセッサ10の前記レジスタdCに格納
されている入力画素データを、自己の要素プロセッサ1
0のレジスタdR1に格納する。
【0177】次のステップST65では、全要素プロセ
ッサ10において、それぞれ自己の要素プロセッサ10
の一つ右隣の要素プロセッサ10の前記レジスタdCに
格納されている入力画素データを、自己の要素プロセッ
サ10のレジスタdR2に格納する。
ッサ10において、それぞれ自己の要素プロセッサ10
の一つ右隣の要素プロセッサ10の前記レジスタdCに
格納されている入力画素データを、自己の要素プロセッ
サ10のレジスタdR2に格納する。
【0178】その後は、図8のフローチャートのステッ
プST46に進むことになる。
プST46に進むことになる。
【0179】以上の処理は、リニアアレイ型多並列プロ
セッサ1において各要素プロセッサ10のそれぞれ近傍
の画素データの通信機能を使用するだけの非常に僅かな
ステップ数で演算は終了する。
セッサ1において各要素プロセッサ10のそれぞれ近傍
の画素データの通信機能を使用するだけの非常に僅かな
ステップ数で演算は終了する。
【0180】上述した前記図8〜図10の操作を行うこ
とで、上記ローカルメモリ15のレジスタdL1,dC,
dR1,dR2に格納される4つの画素データと、同じくロ
ーカルメモリ15の前記位相情報格納レジスタdPhに格
納される各画素に対応する位相情報とは、図11に示す
ような関係となる。なお、この図11は、前記図7と同
様に表しており、図11の図中Gsがスキップされた出
力画素データを表している。
とで、上記ローカルメモリ15のレジスタdL1,dC,
dR1,dR2に格納される4つの画素データと、同じくロ
ーカルメモリ15の前記位相情報格納レジスタdPhに格
納される各画素に対応する位相情報とは、図11に示す
ような関係となる。なお、この図11は、前記図7と同
様に表しており、図11の図中Gsがスキップされた出
力画素データを表している。
【0181】次に、前記図8のフローチャートのステッ
プST47における処理、すなわち、縮小画素数変換時
のキュービック係数と上記近傍の4点の画素データの畳
み込み演算について説明する。
プST47における処理、すなわち、縮小画素数変換時
のキュービック係数と上記近傍の4点の画素データの畳
み込み演算について説明する。
【0182】上述のようにしてローカルメモリ15上の
各レジスタdL1,dC,dR1,dR2に格納された4つの
近傍画素のデータと位相情報格納レジスタdPhに格納さ
れた位相情報とが得られた後は、これら各画素に対応す
るキュービック係数を求め、畳み込み演算を行う。
各レジスタdL1,dC,dR1,dR2に格納された4つの
近傍画素のデータと位相情報格納レジスタdPhに格納さ
れた位相情報とが得られた後は、これら各画素に対応す
るキュービック係数を求め、畳み込み演算を行う。
【0183】上記キュービック係数は前記式(1)から
計算されるが、実際は|x|の大きさによって2つの場
合に分けられ、最終的な出力は以下の式(17)で与え
られる。なお、縮小画素数変換の場合、補間演算により
得られた画素データは、以下の式(10)による値を出
力スキップレジスタ14に格納された画素スキップ情報
に基づいて飛び飛びに出力したものとなる。
計算されるが、実際は|x|の大きさによって2つの場
合に分けられ、最終的な出力は以下の式(17)で与え
られる。なお、縮小画素数変換の場合、補間演算により
得られた画素データは、以下の式(10)による値を出
力スキップレジスタ14に格納された画素スキップ情報
に基づいて飛び飛びに出力したものとなる。
【0184】 Q=C1((K+Ph)/K)*dL1+C2(Ph/k)*dC+C2((k-Ph)/K)*dR1+C1((2K-Ph)/K)*dR2 ・・・(17) ただし、C1(x)=−|x|3+5|x|2−8|x|+4 C2(x)=|x|3−2|x|2+1 以上のようにSIMD制御のリニアアレイ型多並列プロ
セッサ1では、前述した各式に沿って高々一回の計算で
全画素に対する出力画素データを同時に計算できる。こ
のように、本発明実施の形態のリニアアレイ型多並列プ
ロセッサ1では、SIMD制御であることを利用するこ
とにより、少ないステップ数で、画素数変換処理が可能
である。
セッサ1では、前述した各式に沿って高々一回の計算で
全画素に対する出力画素データを同時に計算できる。こ
のように、本発明実施の形態のリニアアレイ型多並列プ
ロセッサ1では、SIMD制御であることを利用するこ
とにより、少ないステップ数で、画素数変換処理が可能
である。
【0185】上述した説明は、全て輝度信号を例に挙げ
ており、以下にSIMD制御のリニアアレイ型多並立プ
ロセッサ1においてクロマ信号の画素数変換を行う場合
の具体例を説明する。
ており、以下にSIMD制御のリニアアレイ型多並立プ
ロセッサ1においてクロマ信号の画素数変換を行う場合
の具体例を説明する。
【0186】先ず、前述した4:4:4フォーマットに
おけるクロマ信号の画素数変換では、クロマ信号のフォ
ーマットが輝度信号のフォーマットと同じであるので、
前述した輝度信号の画素数変換と同様の処理でよい。リ
ニアアレイ型多並列プロセッサ1では、ハードウェアは
なんら追加する必要がなく、クロマ信号用のソフトウェ
アを追加するだけで済むため、新たに回路が増えること
はない。
おけるクロマ信号の画素数変換では、クロマ信号のフォ
ーマットが輝度信号のフォーマットと同じであるので、
前述した輝度信号の画素数変換と同様の処理でよい。リ
ニアアレイ型多並列プロセッサ1では、ハードウェアは
なんら追加する必要がなく、クロマ信号用のソフトウェ
アを追加するだけで済むため、新たに回路が増えること
はない。
【0187】次に、前述した4:2:2フォーマットに
おけるクロマ信号の画素数変換について説明する。
おけるクロマ信号の画素数変換について説明する。
【0188】当該4:2:2フォーマットでは、前述の
図48に示したように、画素毎にCrとCbが交互に繰
り返し並んでおり、各色差信号は1個おきにしか存在し
ない。また、前述したように、輝度と色の画素位置と画
素数を合わせるためには、輝度信号と同様に、画素デー
タの入力時にCrとCbをスキップさせる。しかし、そ
の時点で色差信号の並びの順番が入れ替わってしまうた
め、輝度信号と同じ処理を施すことはできない。
図48に示したように、画素毎にCrとCbが交互に繰
り返し並んでおり、各色差信号は1個おきにしか存在し
ない。また、前述したように、輝度と色の画素位置と画
素数を合わせるためには、輝度信号と同様に、画素デー
タの入力時にCrとCbをスキップさせる。しかし、そ
の時点で色差信号の並びの順番が入れ替わってしまうた
め、輝度信号と同じ処理を施すことはできない。
【0189】そこで、本実施の形態では、輝度信号につ
いてはキュービック補間を行い、クロマ信号については
補間画素近傍のデータから直線補間する手法を用いるよ
うにしている。
いてはキュービック補間を行い、クロマ信号については
補間画素近傍のデータから直線補間する手法を用いるよ
うにしている。
【0190】図12には、当該手法を用いて4:2:2
フォーマットのクロマ信号を画素数変換する処理の全体
の流れを示す。
フォーマットのクロマ信号を画素数変換する処理の全体
の流れを示す。
【0191】この図12において、4:2:2フォーマ
ットのクロマ信号の画素数変換処理をSIMD制御の基
に行うため、ステップST71にて先ず予めローカルメ
モリ15上に後述するフラグレジスタの領域を確保し、
拡大画素数変換又は縮小画素数変換のための補間に必要
な情報を計算し、得られた値を当該フラグレジスタに格
納する。なお、このステップST71における拡大画素
数変換処理と縮小画素数変換の詳細については後述す
る。
ットのクロマ信号の画素数変換処理をSIMD制御の基
に行うため、ステップST71にて先ず予めローカルメ
モリ15上に後述するフラグレジスタの領域を確保し、
拡大画素数変換又は縮小画素数変換のための補間に必要
な情報を計算し、得られた値を当該フラグレジスタに格
納する。なお、このステップST71における拡大画素
数変換処理と縮小画素数変換の詳細については後述す
る。
【0192】次のステップST72では、ステップST
71にて求めたフラグレジスタの値と、補間画素近傍デ
ータと、輝度信号の補間の際に求めた位相情報とを用い
て、クロマ信号の直線補間処理を行う。なお、このステ
ップST72における処理の詳細は後述する。
71にて求めたフラグレジスタの値と、補間画素近傍デ
ータと、輝度信号の補間の際に求めた位相情報とを用い
て、クロマ信号の直線補間処理を行う。なお、このステ
ップST72における処理の詳細は後述する。
【0193】図13には、例えば拡大画素数変換時の上
記図12のステップST71におけるフラグレジスタに
格納する情報の計算の手順を示す。
記図12のステップST71におけるフラグレジスタに
格納する情報の計算の手順を示す。
【0194】図13において、先ずステップST81で
は、上記画素数変換処理をSIMD制御の基に行うた
め、全要素プロセッサ10において、予めローカルメモ
リ15上にそれぞれ1ビット分のフラグレジスタFIS,
FICr,FICb,FOCrを確保する。なお、フラグレジス
タFICr,FICbは、自己の要素プロセッサ10に入力さ
れたデータがCr信号,Cb信号の何れに対応するかを
示すフラグを格納するためのレジスタであり、例えばあ
るデータがCr(R−Y信号)であれば”1”がフラグ
レジスタFICrに設定格納され、Cb(B−Y信号)で
あれば”1”がフラグレジスタFICbに設定格納され
る。以下の説明では、それぞれ区別するためにCr入力
フラグレジスタFICr,Cb入力フラグレジスタFICbと
呼ぶことにする。さらに、これらCr,Cbがスキップ
されたときは当該画素に相当するCr入力フラグレジス
タFICr,Cb入力フラグレジスタFICbに”0”が設定
格納される。また、フラグレジスタFOCrに格納される
フラグは、Crを出力すべき画素に対応し、”1”と”
0”が交互に繰り返して格納される。以下の説明では、
当該フラグレジスタFOCrをCr出力フラグレジスタF
OCrと呼ぶことにする。ここでは、当該Cr出力フラグ
レジスタFOCrに”1”が格納されたときにはCrを、
一方、”0”が格納されたときはCbを出力するものと
する。
は、上記画素数変換処理をSIMD制御の基に行うた
め、全要素プロセッサ10において、予めローカルメモ
リ15上にそれぞれ1ビット分のフラグレジスタFIS,
FICr,FICb,FOCrを確保する。なお、フラグレジス
タFICr,FICbは、自己の要素プロセッサ10に入力さ
れたデータがCr信号,Cb信号の何れに対応するかを
示すフラグを格納するためのレジスタであり、例えばあ
るデータがCr(R−Y信号)であれば”1”がフラグ
レジスタFICrに設定格納され、Cb(B−Y信号)で
あれば”1”がフラグレジスタFICbに設定格納され
る。以下の説明では、それぞれ区別するためにCr入力
フラグレジスタFICr,Cb入力フラグレジスタFICbと
呼ぶことにする。さらに、これらCr,Cbがスキップ
されたときは当該画素に相当するCr入力フラグレジス
タFICr,Cb入力フラグレジスタFICbに”0”が設定
格納される。また、フラグレジスタFOCrに格納される
フラグは、Crを出力すべき画素に対応し、”1”と”
0”が交互に繰り返して格納される。以下の説明では、
当該フラグレジスタFOCrをCr出力フラグレジスタF
OCrと呼ぶことにする。ここでは、当該Cr出力フラグ
レジスタFOCrに”1”が格納されたときにはCrを、
一方、”0”が格納されたときはCbを出力するものと
する。
【0195】次のステップST82では、全要素プロセ
ッサ10において、ローカルメモリ15のフラグレジス
タFISに、前述の図4の処理にて求めた拡大画素数変換
時の画素スキップ情報(入力スキップレジスタ12に格
納された画素スキップ情報)をコピーする。なお、画素
スキップ情報は前述したように、”1”がスキップする
ことを、”0”がスキップしないことを表している。以
下、この入力スキップレジスタ12から画素スキップ情
報がコピーされるローカルメモリ15上のフラグレジス
タFISを、入力スキップフラグレジスタFISと呼ぶこと
にする。
ッサ10において、ローカルメモリ15のフラグレジス
タFISに、前述の図4の処理にて求めた拡大画素数変換
時の画素スキップ情報(入力スキップレジスタ12に格
納された画素スキップ情報)をコピーする。なお、画素
スキップ情報は前述したように、”1”がスキップする
ことを、”0”がスキップしないことを表している。以
下、この入力スキップレジスタ12から画素スキップ情
報がコピーされるローカルメモリ15上のフラグレジス
タFISを、入力スキップフラグレジスタFISと呼ぶこと
にする。
【0196】次に、ステップST83では、入力スキッ
プフラグレジスタFISに格納されている値が”1”か否
かの判定を行い、”1”のときにはステップST84に
進み、”1”でないとき(”0”のとき)にはステップ
ST85に進む。
プフラグレジスタFISに格納されている値が”1”か否
かの判定を行い、”1”のときにはステップST84に
進み、”1”でないとき(”0”のとき)にはステップ
ST85に進む。
【0197】上記ステップST83にて入力スキップフ
ラグレジスタFISに格納されている値が”1”と判定さ
れたときに進むステップST84では、全要素プロセッ
サ10において、それぞれ自己の要素プロセッサ10の
1つ左隣の要素プロセッサ10のCr入力フラグレジス
タFICrに格納されている値を、自己の要素プロセッサ
10のCr入力フラグレジスタFICrに格納する。
ラグレジスタFISに格納されている値が”1”と判定さ
れたときに進むステップST84では、全要素プロセッ
サ10において、それぞれ自己の要素プロセッサ10の
1つ左隣の要素プロセッサ10のCr入力フラグレジス
タFICrに格納されている値を、自己の要素プロセッサ
10のCr入力フラグレジスタFICrに格納する。
【0198】一方、上記ステップST83にて入力スキ
ップフラグレジスタFISに格納されている値が”0”と
判定されたときに進むステップST85では、全要素プ
ロセッサ10において、それぞれ自己の要素プロセッサ
10の1つ左隣の要素プロセッサ10のCr入力フラグ
レジスタFICrに格納されている値の反転した値を、自
己の要素プロセッサ10のCr入力フラグレジスタF
ICrに格納する。
ップフラグレジスタFISに格納されている値が”0”と
判定されたときに進むステップST85では、全要素プ
ロセッサ10において、それぞれ自己の要素プロセッサ
10の1つ左隣の要素プロセッサ10のCr入力フラグ
レジスタFICrに格納されている値の反転した値を、自
己の要素プロセッサ10のCr入力フラグレジスタF
ICrに格納する。
【0199】これらステップST84及びステップST
85の後は、ステップST86に進む。当該ステップS
T86では、全要素プロセッサ10において、それぞれ
上記ステップST84,ST85にて得られた入力スキ
ップフラグレジスタFISの値が”1”となっている要素
プロセッサ10ではそれぞれCr入力フラグレジスタF
ICrの値を”0”にする。
85の後は、ステップST86に進む。当該ステップS
T86では、全要素プロセッサ10において、それぞれ
上記ステップST84,ST85にて得られた入力スキ
ップフラグレジスタFISの値が”1”となっている要素
プロセッサ10ではそれぞれCr入力フラグレジスタF
ICrの値を”0”にする。
【0200】次のステップST87では、全要素プロセ
ッサ10において、それぞれ自己のCr入力フラグレジ
スタFICrに格納している値を反転した値を、同じく自
己のCb入力フラグレジスタFICbに格納する。
ッサ10において、それぞれ自己のCr入力フラグレジ
スタFICrに格納している値を反転した値を、同じく自
己のCb入力フラグレジスタFICbに格納する。
【0201】ステップST88では、全要素プロセッサ
10において、それぞれ自己の入力スキップフラグレジ
スタFISの値が”1”となっている要素プロセッサ10
ではそれぞれCb入力フラグレジスタFICbの値を”
0”にする。
10において、それぞれ自己の入力スキップフラグレジ
スタFISの値が”1”となっている要素プロセッサ10
ではそれぞれCb入力フラグレジスタFICbの値を”
0”にする。
【0202】次のステップST89では、全要素プロセ
ッサ10において、それぞれ自己の要素プロセッサ10
の1つ左隣の要素プロセッサ10のCr出力フラグレジ
スタFOCrに格納している値を反転した値を、自己の要
素プロセッサ10内のCr出力フラグレジスタFOCbに
格納する。
ッサ10において、それぞれ自己の要素プロセッサ10
の1つ左隣の要素プロセッサ10のCr出力フラグレジ
スタFOCrに格納している値を反転した値を、自己の要
素プロセッサ10内のCr出力フラグレジスタFOCbに
格納する。
【0203】その後、ステップST90では、1ライン
分の全画素(少なくとも全要素プロセッサ10の数より
多い)について上述の処理が終了したか否かの判定を行
い、終了していないと判断したときにはステップST8
3に戻って上述の処理を繰り返し、終了したと判断した
ときには次の処理として前記図12のステップST72
すなわち次に示す図14のフローチャートの処理に進
む。
分の全画素(少なくとも全要素プロセッサ10の数より
多い)について上述の処理が終了したか否かの判定を行
い、終了していないと判断したときにはステップST8
3に戻って上述の処理を繰り返し、終了したと判断した
ときには次の処理として前記図12のステップST72
すなわち次に示す図14のフローチャートの処理に進
む。
【0204】なお、最左端の要素プロセッサ10はその
左の要素プロセッサが存在しないため各フラグレジスタ
の値は確定しないことになる。したがって、当該最左端
の要素プロセッサ10の場合は、各フラグレジスタに常
に”0”を格納することにする。
左の要素プロセッサが存在しないため各フラグレジスタ
の値は確定しないことになる。したがって、当該最左端
の要素プロセッサ10の場合は、各フラグレジスタに常
に”0”を格納することにする。
【0205】次に、拡大画素数変換処理時の上記図12
のフローチャートのステップST72における直線補間
処理の詳細を、図14のフローチャートを用いて説明す
る。
のフローチャートのステップST72における直線補間
処理の詳細を、図14のフローチャートを用いて説明す
る。
【0206】すなわちこの拡大画素数変換処理時におい
て、クロマ信号の入力時には、前記輝度信号と同じ画素
スキップ情報にてスキップさせて、データをローカルメ
モリ15に取り込むようにする。このローカルメモリ1
5上の入力クロマ信号の値と前記フラグレジスタに格納
した値とから、直線補間演算を行う。この直線補間で
は、所望の補間点の左右近傍の2点のデータをサーチ
し、前記輝度信号の処理時に計算で求めた位相情報に従
って線形加算により補間を行う。
て、クロマ信号の入力時には、前記輝度信号と同じ画素
スキップ情報にてスキップさせて、データをローカルメ
モリ15に取り込むようにする。このローカルメモリ1
5上の入力クロマ信号の値と前記フラグレジスタに格納
した値とから、直線補間演算を行う。この直線補間で
は、所望の補間点の左右近傍の2点のデータをサーチ
し、前記輝度信号の処理時に計算で求めた位相情報に従
って線形加算により補間を行う。
【0207】この補間手順を、図14のフローチャート
に示す。なお、ここでは、簡略化のため変換比率(拡大
比率)を2倍までとして説明している。変換比率が2倍
以上の場合は近傍の要素プロセッサとの通信範囲が広が
るだけでアルゴリズムは基本的に同じである。また、以
下の説明ではCr信号での処理を中心にして述べている
が、Cb信号についても同様に行う。この場合、上記図
14のフローチャートにおいて、後述する各ステップに
おけるCrライトレジスタdCrRをCbライトレジスタ
dCbRに置き換え、以下同様に、Crレフトレジスタd
CrLをCbレフトレジスタdCbLに、Cr入力フラグレジ
スタFICrをCb入力フラグレジスタFIC bに置き換えて
説明すればよい。
に示す。なお、ここでは、簡略化のため変換比率(拡大
比率)を2倍までとして説明している。変換比率が2倍
以上の場合は近傍の要素プロセッサとの通信範囲が広が
るだけでアルゴリズムは基本的に同じである。また、以
下の説明ではCr信号での処理を中心にして述べている
が、Cb信号についても同様に行う。この場合、上記図
14のフローチャートにおいて、後述する各ステップに
おけるCrライトレジスタdCrRをCbライトレジスタ
dCbRに置き換え、以下同様に、Crレフトレジスタd
CrLをCbレフトレジスタdCbLに、Cr入力フラグレジ
スタFICrをCb入力フラグレジスタFIC bに置き換えて
説明すればよい。
【0208】図14において、ステップST111では
Cr信号についての各補間画素の最左隣画素値と最右隣
画素値を格納する領域としてローカルメモリ15上にC
rライトレジスタdCrR,CrレフトレジスタdCrLを確
保する。なお、Cb信号については各補間画素の最左隣
画素値と最右隣画素値を格納する領域としてローカルメ
モリ15上にCbライトレジスタdCbR,Cbレフトレ
ジスタdCbLを確保する。
Cr信号についての各補間画素の最左隣画素値と最右隣
画素値を格納する領域としてローカルメモリ15上にC
rライトレジスタdCrR,CrレフトレジスタdCrLを確
保する。なお、Cb信号については各補間画素の最左隣
画素値と最右隣画素値を格納する領域としてローカルメ
モリ15上にCbライトレジスタdCbR,Cbレフトレ
ジスタdCbLを確保する。
【0209】ステップST112では、4:2:2フォ
ーマットのクロマ信号をローカルメモリ15上に確保し
たクロマ入力レジスタdCiに格納する。
ーマットのクロマ信号をローカルメモリ15上に確保し
たクロマ入力レジスタdCiに格納する。
【0210】ステップST113では、上記全要素プロ
セッサ10において、それぞれ4つ左隣の要素プロセッ
サ10のクロマ入力レジスタdCiに格納している値を、
自己の要素プロセッサのCrレフトレジスタdCrLに格
納する。
セッサ10において、それぞれ4つ左隣の要素プロセッ
サ10のクロマ入力レジスタdCiに格納している値を、
自己の要素プロセッサのCrレフトレジスタdCrLに格
納する。
【0211】次のステップST114では、全要素プロ
セッサ10において、それぞれ3つ左隣の要素プロセッ
サ10の前記Cr入力フラグレジスタFICrの値が”
1”か否かを判定する。当該ステップST114におい
て、3つ左隣の要素プロセッサ10のCr入力フラグレ
ジスタFICrの値が”1”であるときにはステップST
115に進み、”1”でないとき(”0”のとき)はそ
のままステップST116に進む。
セッサ10において、それぞれ3つ左隣の要素プロセッ
サ10の前記Cr入力フラグレジスタFICrの値が”
1”か否かを判定する。当該ステップST114におい
て、3つ左隣の要素プロセッサ10のCr入力フラグレ
ジスタFICrの値が”1”であるときにはステップST
115に進み、”1”でないとき(”0”のとき)はそ
のままステップST116に進む。
【0212】上記ステップST114にて3つ左隣の要
素プロセッサ10の前記Cr入力フラグレジスタFICr
の値が”1”であると判定されたときのステップST1
15では、上記3つ左隣の要素プロセッサ10のクロマ
入力レジスタdCiに格納されている値を、自己の要素プ
ロセッサ10のCrレフトレジスタdCrLに格納する。
素プロセッサ10の前記Cr入力フラグレジスタFICr
の値が”1”であると判定されたときのステップST1
15では、上記3つ左隣の要素プロセッサ10のクロマ
入力レジスタdCiに格納されている値を、自己の要素プ
ロセッサ10のCrレフトレジスタdCrLに格納する。
【0213】上記ステップST114にて3つ左隣の要
素プロセッサ10の前記Cr入力フラグレジスタFICr
の値が”0”であると判定されたとき、及び、上記ステ
ップST115の処理後に進む、ステップST116で
は、全要素プロセッサ10において、それぞれ2つ左隣
の要素プロセッサ10の前記Cr入力フラグレジスタF
ICrの値が”1”か否かを判定する。当該ステップST
116において、2つ左隣の要素プロセッサ10のCr
入力フラグレジスタFICrの値が”1”であるときには
ステップST117に進み、”1”でないとき(”0”
のとき)はそのままステップST118に進む。
素プロセッサ10の前記Cr入力フラグレジスタFICr
の値が”0”であると判定されたとき、及び、上記ステ
ップST115の処理後に進む、ステップST116で
は、全要素プロセッサ10において、それぞれ2つ左隣
の要素プロセッサ10の前記Cr入力フラグレジスタF
ICrの値が”1”か否かを判定する。当該ステップST
116において、2つ左隣の要素プロセッサ10のCr
入力フラグレジスタFICrの値が”1”であるときには
ステップST117に進み、”1”でないとき(”0”
のとき)はそのままステップST118に進む。
【0214】上記ステップST116にて2つ左隣の要
素プロセッサ10の前記Cr入力フラグレジスタFICr
の値が”1”であると判定されたときのステップST1
17では、上記2つ左隣の要素プロセッサ10のクロマ
入力レジスタdCiに格納されている値を、自己の要素プ
ロセッサ10のCrレフトレジスタdCrLに格納する。
素プロセッサ10の前記Cr入力フラグレジスタFICr
の値が”1”であると判定されたときのステップST1
17では、上記2つ左隣の要素プロセッサ10のクロマ
入力レジスタdCiに格納されている値を、自己の要素プ
ロセッサ10のCrレフトレジスタdCrLに格納する。
【0215】上記ステップST116にて2つ左隣の要
素プロセッサ10の前記Cr入力フラグレジスタFICr
の値が”0”であると判定されたとき、及び、上記ステ
ップST117の処理後に進む、ステップST118で
は、全要素プロセッサ10において、それぞれ1つ左隣
の要素プロセッサ10の前記Cr入力フラグレジスタF
ICrの値が”1”か否かを判定する。当該ステップST
118において、1つ左隣の要素プロセッサ10のCr
入力フラグレジスタFICrの値が”1”であるときには
ステップST119に進み、”1”でないとき(”0”
のとき)はそのまま図15に示す次の処理に進む。
素プロセッサ10の前記Cr入力フラグレジスタFICr
の値が”0”であると判定されたとき、及び、上記ステ
ップST117の処理後に進む、ステップST118で
は、全要素プロセッサ10において、それぞれ1つ左隣
の要素プロセッサ10の前記Cr入力フラグレジスタF
ICrの値が”1”か否かを判定する。当該ステップST
118において、1つ左隣の要素プロセッサ10のCr
入力フラグレジスタFICrの値が”1”であるときには
ステップST119に進み、”1”でないとき(”0”
のとき)はそのまま図15に示す次の処理に進む。
【0216】上記ステップST118にて1つ左隣の要
素プロセッサ10の前記Cr入力フラグレジスタFICr
の値が”1”であると判定されたときのステップST1
19では、上記1つ左隣の要素プロセッサ10のクロマ
入力レジスタdCiに格納されている値を、自己の要素プ
ロセッサ10のCrレフトレジスタdCrLに格納する。
素プロセッサ10の前記Cr入力フラグレジスタFICr
の値が”1”であると判定されたときのステップST1
19では、上記1つ左隣の要素プロセッサ10のクロマ
入力レジスタdCiに格納されている値を、自己の要素プ
ロセッサ10のCrレフトレジスタdCrLに格納する。
【0217】上記ステップST118にて1つ左隣の要
素プロセッサ10の前記Cr入力フラグレジスタFICr
の値が”0”であると判定されたとき、及び、上記ステ
ップST119の処理後に進む、図15のフローチャー
トのステップST121では、全要素プロセッサ10に
おいて、それぞれ自己の要素プロセッサ10の前記Cr
入力フラグレジスタFICrの値が”1”か否かを判定す
る。当該ステップST121において、自己の要素プロ
セッサ10のCr入力フラグレジスタFICrの値が”
1”であるときにはステップST122に進み、”1”
でないとき(”0”のとき)はそのままステップST1
23の処理に進む。
素プロセッサ10の前記Cr入力フラグレジスタFICr
の値が”0”であると判定されたとき、及び、上記ステ
ップST119の処理後に進む、図15のフローチャー
トのステップST121では、全要素プロセッサ10に
おいて、それぞれ自己の要素プロセッサ10の前記Cr
入力フラグレジスタFICrの値が”1”か否かを判定す
る。当該ステップST121において、自己の要素プロ
セッサ10のCr入力フラグレジスタFICrの値が”
1”であるときにはステップST122に進み、”1”
でないとき(”0”のとき)はそのままステップST1
23の処理に進む。
【0218】上記ステップST121にて自己の要素プ
ロセッサ10の前記Cr入力フラグレジスタFICrの値
が”1”であると判定されたときのステップST122
では、上記自己の要素プロセッサ10のクロマ入力レジ
スタdCiに格納されている値を、自己の要素プロセッサ
10のCrレフトレジスタdCrLに格納する。
ロセッサ10の前記Cr入力フラグレジスタFICrの値
が”1”であると判定されたときのステップST122
では、上記自己の要素プロセッサ10のクロマ入力レジ
スタdCiに格納されている値を、自己の要素プロセッサ
10のCrレフトレジスタdCrLに格納する。
【0219】上記ステップST122にて自己の要素プ
ロセッサ10の前記Cr入力フラグレジスタFICrの値
が”0”であると判定されたとき、及び、上記ステップ
ST122の処理後に進む、ステップST123では、
上記全要素プロセッサ10において、それぞれ4つ右隣
の要素プロセッサ10のクロマ入力レジスタdCiに格納
している値を、自己の要素プロセッサのCrライトレジ
スタdCrRに格納する。
ロセッサ10の前記Cr入力フラグレジスタFICrの値
が”0”であると判定されたとき、及び、上記ステップ
ST122の処理後に進む、ステップST123では、
上記全要素プロセッサ10において、それぞれ4つ右隣
の要素プロセッサ10のクロマ入力レジスタdCiに格納
している値を、自己の要素プロセッサのCrライトレジ
スタdCrRに格納する。
【0220】次のステップST124では、全要素プロ
セッサ10において、それぞれ3つ右隣の要素プロセッ
サ10の前記Cr入力フラグレジスタFICrの値が”
1”か否かを判定する。当該ステップST124におい
て、3つ右隣の要素プロセッサ10のCr入力フラグレ
ジスタFICrの値が”1”であるときにはステップST
125に進み、”1”でないとき(”0”のとき)はそ
のままステップST126に進む。
セッサ10において、それぞれ3つ右隣の要素プロセッ
サ10の前記Cr入力フラグレジスタFICrの値が”
1”か否かを判定する。当該ステップST124におい
て、3つ右隣の要素プロセッサ10のCr入力フラグレ
ジスタFICrの値が”1”であるときにはステップST
125に進み、”1”でないとき(”0”のとき)はそ
のままステップST126に進む。
【0221】上記ステップST124にて3つ右隣の要
素プロセッサ10の前記Cr入力フラグレジスタFICr
の値が”1”であると判定されたときのステップST1
25では、上記3つ右隣の要素プロセッサ10のクロマ
入力レジスタdCiに格納されている値を、自己の要素プ
ロセッサ10のCrライトレジスタdCrRに格納する。
素プロセッサ10の前記Cr入力フラグレジスタFICr
の値が”1”であると判定されたときのステップST1
25では、上記3つ右隣の要素プロセッサ10のクロマ
入力レジスタdCiに格納されている値を、自己の要素プ
ロセッサ10のCrライトレジスタdCrRに格納する。
【0222】上記ステップST124にて3つ右隣の要
素プロセッサ10の前記Cr入力フラグレジスタFICr
の値が”0”であると判定されたとき、及び、上記ステ
ップST125の処理後に進む、ステップST126で
は、全要素プロセッサ10において、それぞれ2つ右隣
の要素プロセッサ10の前記Cr入力フラグレジスタF
ICrの値が”1”か否かを判定する。当該ステップST
126において、2つ右隣の要素プロセッサ10のCr
入力フラグレジスタFICrの値が”1”であるときには
ステップST127に進み、”1”でないとき(”0”
のとき)はそのままステップST128に進む。
素プロセッサ10の前記Cr入力フラグレジスタFICr
の値が”0”であると判定されたとき、及び、上記ステ
ップST125の処理後に進む、ステップST126で
は、全要素プロセッサ10において、それぞれ2つ右隣
の要素プロセッサ10の前記Cr入力フラグレジスタF
ICrの値が”1”か否かを判定する。当該ステップST
126において、2つ右隣の要素プロセッサ10のCr
入力フラグレジスタFICrの値が”1”であるときには
ステップST127に進み、”1”でないとき(”0”
のとき)はそのままステップST128に進む。
【0223】上記ステップST126にて2つ右隣の要
素プロセッサ10の前記Cr入力フラグレジスタFICr
の値が”1”であると判定されたときのステップST1
27では、上記2つ右隣の要素プロセッサ10のクロマ
入力レジスタdCiに格納されている値を、自己の要素プ
ロセッサ10のCrライトレジスタdCrRに格納する。
素プロセッサ10の前記Cr入力フラグレジスタFICr
の値が”1”であると判定されたときのステップST1
27では、上記2つ右隣の要素プロセッサ10のクロマ
入力レジスタdCiに格納されている値を、自己の要素プ
ロセッサ10のCrライトレジスタdCrRに格納する。
【0224】上記ステップST126にて2つ右隣の要
素プロセッサ10の前記Cr入力フラグレジスタFICr
の値が”0”であると判定されたとき、及び、上記ステ
ップST127の処理後に進む、ステップST128で
は、全要素プロセッサ10において、それぞれ1つ右隣
の要素プロセッサ10の前記Cr入力フラグレジスタF
ICrの値が”1”か否かを判定する。当該ステップST
128において、1つ右隣の要素プロセッサ10のCr
入力フラグレジスタFICrの値が”1”であるときには
ステップST129に進み、”1”でないとき(”0”
のとき)はそのまま図16に示す次の処理に進む。
素プロセッサ10の前記Cr入力フラグレジスタFICr
の値が”0”であると判定されたとき、及び、上記ステ
ップST127の処理後に進む、ステップST128で
は、全要素プロセッサ10において、それぞれ1つ右隣
の要素プロセッサ10の前記Cr入力フラグレジスタF
ICrの値が”1”か否かを判定する。当該ステップST
128において、1つ右隣の要素プロセッサ10のCr
入力フラグレジスタFICrの値が”1”であるときには
ステップST129に進み、”1”でないとき(”0”
のとき)はそのまま図16に示す次の処理に進む。
【0225】上記ステップST128にて1つ右隣の要
素プロセッサ10の前記Cr入力フラグレジスタFICr
の値が”1”であると判定されたときのステップST1
29では、上記1つ右隣の要素プロセッサ10のクロマ
入力レジスタdCiに格納されている値を、自己の要素プ
ロセッサ10のCrライトレジスタdCrRに格納する。
素プロセッサ10の前記Cr入力フラグレジスタFICr
の値が”1”であると判定されたときのステップST1
29では、上記1つ右隣の要素プロセッサ10のクロマ
入力レジスタdCiに格納されている値を、自己の要素プ
ロセッサ10のCrライトレジスタdCrRに格納する。
【0226】上記ステップST128にて1つ右隣の要
素プロセッサ10の前記Cr入力フラグレジスタFICr
の値が”0”であると判定されたとき、及び、上記ステ
ップST129の処理後に進む、図16のフローチャー
トのステップST131では、全要素プロセッサ10に
おいて、それぞれ自己の要素プロセッサ10の前記Cr
入力フラグレジスタFICrの値が”1”か否かを判定す
る。当該ステップST131において、自己の要素プロ
セッサ10のCr入力フラグレジスタFICrの値が”
1”であるときにはステップST132に進み、”1”
でないとき(”0”のとき)はそのままステップST1
33の処理に進む。
素プロセッサ10の前記Cr入力フラグレジスタFICr
の値が”0”であると判定されたとき、及び、上記ステ
ップST129の処理後に進む、図16のフローチャー
トのステップST131では、全要素プロセッサ10に
おいて、それぞれ自己の要素プロセッサ10の前記Cr
入力フラグレジスタFICrの値が”1”か否かを判定す
る。当該ステップST131において、自己の要素プロ
セッサ10のCr入力フラグレジスタFICrの値が”
1”であるときにはステップST132に進み、”1”
でないとき(”0”のとき)はそのままステップST1
33の処理に進む。
【0227】上記ステップST131にて自己の要素プ
ロセッサ10の前記Cr入力フラグレジスタFICrの値
が”1”であると判定されたときのステップST132
では、上記自己の要素プロセッサ10のクロマ入力レジ
スタdCiに格納されている値を、自己の要素プロセッサ
10のCrライトレジスタdCrRに格納する。
ロセッサ10の前記Cr入力フラグレジスタFICrの値
が”1”であると判定されたときのステップST132
では、上記自己の要素プロセッサ10のクロマ入力レジ
スタdCiに格納されている値を、自己の要素プロセッサ
10のCrライトレジスタdCrRに格納する。
【0228】上記ステップST132にて自己の要素プ
ロセッサ10の前記Cr入力フラグレジスタFICrの値
が”0”であると判定されたとき、及び、上記ステップ
ST132の処理後に進む、ステップST133では、
全要素プロセッサ10において、前記Cr信号について
の補間データの最左隣画素値を格納するCrレフトレジ
スタdCrLと最右隣画素値を格納するCrライトレジス
タdCrRを、前記輝度信号の計算で求めた位相情報に従
って、線形加算による補間演算を行う。
ロセッサ10の前記Cr入力フラグレジスタFICrの値
が”0”であると判定されたとき、及び、上記ステップ
ST132の処理後に進む、ステップST133では、
全要素プロセッサ10において、前記Cr信号について
の補間データの最左隣画素値を格納するCrレフトレジ
スタdCrLと最右隣画素値を格納するCrライトレジス
タdCrRを、前記輝度信号の計算で求めた位相情報に従
って、線形加算による補間演算を行う。
【0229】次のステップST134はCb信号の場合
の処理を行う、すなわち、当該Cb信号についても、前
記図14のステップST112〜図16のステップST
143における前記CrライトレジスタdCrRをCbラ
イトレジスタdCbRに置き換え、Crレフトレジスタd
CrLをCbレフトレジスタdCbLに、Cr入力フラグレジ
スタFICrをCb入力フラグレジスタFICbに置き換え
て、前述同様の処理を行い、Cb信号について線形加算
補間演算による補間データを求める。
の処理を行う、すなわち、当該Cb信号についても、前
記図14のステップST112〜図16のステップST
143における前記CrライトレジスタdCrRをCbラ
イトレジスタdCbRに置き換え、Crレフトレジスタd
CrLをCbレフトレジスタdCbLに、Cr入力フラグレジ
スタFICrをCb入力フラグレジスタFICbに置き換え
て、前述同様の処理を行い、Cb信号について線形加算
補間演算による補間データを求める。
【0230】次のステップST135では、全要素プロ
セッサ10において、前記Cr出力フラグレジスタF
OCrの値が”1”であるか否かの判定を行い、当該Cr
出力フラグレジスタFOCrの値が”1”のときにはステ
ップST137に進み、”1”でないとき(”0”のと
き)はステップST136に進む。
セッサ10において、前記Cr出力フラグレジスタF
OCrの値が”1”であるか否かの判定を行い、当該Cr
出力フラグレジスタFOCrの値が”1”のときにはステ
ップST137に進み、”1”でないとき(”0”のと
き)はステップST136に進む。
【0231】上記Cr出力フラグレジスタFOCrの値
が”1”である場合に進むステップST137では上記
ステップST133にて求めたCr信号についての補間
データを出力し、逆にCr出力フラグレジスタFOCrの
値が”0”である場合に進むステップST136では上
記ステップST134にて求めたCb信号についての補
間データを出力し、これらCr信号についての補間デー
タとCb信号についての補間データを画素毎に選択して
前記ローカルメモリ15上に設けた4:2:2フォーマ
ットのCr,Cb信号用出力レジスタに格納する。
が”1”である場合に進むステップST137では上記
ステップST133にて求めたCr信号についての補間
データを出力し、逆にCr出力フラグレジスタFOCrの
値が”0”である場合に進むステップST136では上
記ステップST134にて求めたCb信号についての補
間データを出力し、これらCr信号についての補間デー
タとCb信号についての補間データを画素毎に選択して
前記ローカルメモリ15上に設けた4:2:2フォーマ
ットのCr,Cb信号用出力レジスタに格納する。
【0232】次に、前述した拡大画素数変換時には、画
素データ入力時に画素データが飛び飛びに入力レジスタ
11に格納され、出力時には出力レジスタ13からその
ままストレートに出力されたのに対して、縮小画素数変
換では画素データ入力時にはデータが入力レジスタ11
にそのままストレートに入力され、出力時に出力レジス
タ13から飛び飛びに出力される点が異なる。この縮小
画素数変換における補間処理については前記拡大画素数
変換のときと同じであるので説明は省略し、ここでは補
間演算の前処理部分について述べる。
素データ入力時に画素データが飛び飛びに入力レジスタ
11に格納され、出力時には出力レジスタ13からその
ままストレートに出力されたのに対して、縮小画素数変
換では画素データ入力時にはデータが入力レジスタ11
にそのままストレートに入力され、出力時に出力レジス
タ13から飛び飛びに出力される点が異なる。この縮小
画素数変換における補間処理については前記拡大画素数
変換のときと同じであるので説明は省略し、ここでは補
間演算の前処理部分について述べる。
【0233】この縮小画素数変換の場合も、全要素プロ
セッサ10において、先ず予めローカルメモリ15上に
前述同様のCr入力フラグレジスタFICrとCb入力フ
ラグレジスタFICbとCr出力フラグレジスタFOCrとを
確保する。また当該縮小画素数変換時には、出力スキッ
プレジスタ14に格納された画素スキップ情報を格納す
るための出力スキップフラグレジスタFOSをローカルメ
モリ15上に確保する。これら各フラグレジスタはそれ
ぞれ1ビットレジスタである。
セッサ10において、先ず予めローカルメモリ15上に
前述同様のCr入力フラグレジスタFICrとCb入力フ
ラグレジスタFICbとCr出力フラグレジスタFOCrとを
確保する。また当該縮小画素数変換時には、出力スキッ
プレジスタ14に格納された画素スキップ情報を格納す
るための出力スキップフラグレジスタFOSをローカルメ
モリ15上に確保する。これら各フラグレジスタはそれ
ぞれ1ビットレジスタである。
【0234】なお、上記入力CrフラグレジスタFICr
と入力CbフラグレジスタFICbは、前述同様に、自己
の要素プロセッサ10に入力されたデータがCr信号,
Cb信号の何れに対応するかを示すフラグを格納するた
めのレジスタであり、例えばあるデータがCrであれ
ば”1”がフラグレジスタFICrに設定格納され、Cb
であれば”1”がフラグレジスタFICbに設定格納され
る。縮小画素数変換の場合には、これらCr入力フラグ
レジスタFICrとCb入力フラグレジスタFICbには、画
素毎に”1”と”0”が交互に繰り返された値が格納さ
れ、Cr入力フラグレジスタFICrとCb入力フラグレ
ジスタFICbの対応する画素について言えば反転したも
のとなっている。また、Cr出力フラグレジスタFOCr
には、前述同様にCrを出力すべき画素に対応して”
1”と”0”が交互に繰り返す値が格納され、当該Cr
出力フラグレジスタFOCrに”1”が格納されたときに
はCrを、一方、”0”が格納されたときはCbを出力
するものとする。
と入力CbフラグレジスタFICbは、前述同様に、自己
の要素プロセッサ10に入力されたデータがCr信号,
Cb信号の何れに対応するかを示すフラグを格納するた
めのレジスタであり、例えばあるデータがCrであれ
ば”1”がフラグレジスタFICrに設定格納され、Cb
であれば”1”がフラグレジスタFICbに設定格納され
る。縮小画素数変換の場合には、これらCr入力フラグ
レジスタFICrとCb入力フラグレジスタFICbには、画
素毎に”1”と”0”が交互に繰り返された値が格納さ
れ、Cr入力フラグレジスタFICrとCb入力フラグレ
ジスタFICbの対応する画素について言えば反転したも
のとなっている。また、Cr出力フラグレジスタFOCr
には、前述同様にCrを出力すべき画素に対応して”
1”と”0”が交互に繰り返す値が格納され、当該Cr
出力フラグレジスタFOCrに”1”が格納されたときに
はCrを、一方、”0”が格納されたときはCbを出力
するものとする。
【0235】当該縮小画素数変換の処理をSIMD制御
で行うと、前記図12のフローチャートのステップST
71におけるフラグレジスタに格納する情報の計算の手
順は、以下の図17のフローチャートに示すような流れ
となる。
で行うと、前記図12のフローチャートのステップST
71におけるフラグレジスタに格納する情報の計算の手
順は、以下の図17のフローチャートに示すような流れ
となる。
【0236】この図17において、先ずステップST1
01では、全要素プロセッサ10において、予めローカ
ルメモリ15上にそれぞれ1ビット分の出力スキップフ
ラグレジスタFOSとCr入力フラグレジスタFICrとC
b入力フラグレジスタFICbとCr出力フラグレジスタ
FOCrとを確保する。
01では、全要素プロセッサ10において、予めローカ
ルメモリ15上にそれぞれ1ビット分の出力スキップフ
ラグレジスタFOSとCr入力フラグレジスタFICrとC
b入力フラグレジスタFICbとCr出力フラグレジスタ
FOCrとを確保する。
【0237】次のステップST102では、全要素プロ
セッサ10においてそれぞれローカルメモリ15の出力
スキップフラグレジスタFOSに、前述の図9の処理にて
求めた縮小画素数変換時の画素スキップ情報(出力スキ
ップレジスタ14に格納された画素スキップ情報)をコ
ピーする。なお、この画素スキップ情報は前述したよう
に、”1”がスキップすることを、”0”がスキップし
ないことを表している。
セッサ10においてそれぞれローカルメモリ15の出力
スキップフラグレジスタFOSに、前述の図9の処理にて
求めた縮小画素数変換時の画素スキップ情報(出力スキ
ップレジスタ14に格納された画素スキップ情報)をコ
ピーする。なお、この画素スキップ情報は前述したよう
に、”1”がスキップすることを、”0”がスキップし
ないことを表している。
【0238】次に、ステップST103では、全要素プ
ロセッサ10においてそれぞれ出力スキップフラグレジ
スタFOSに格納されている値が”1”か否かの判定を行
い、”1”のときにはステップST104に進み、”
1”でないとき(”0”のとき)にはステップST10
5に進む。
ロセッサ10においてそれぞれ出力スキップフラグレジ
スタFOSに格納されている値が”1”か否かの判定を行
い、”1”のときにはステップST104に進み、”
1”でないとき(”0”のとき)にはステップST10
5に進む。
【0239】上記ステップST103にて出力スキップ
フラグレジスタFOSに格納されている値が”1”と判定
されたときに進むステップST104では、全要素プロ
セッサ10において、それぞれ自己の要素プロセッサ1
0の1つ左隣の要素プロセッサ10のCr出力フラグレ
ジスタFOCrに格納されている値を、自己の要素プロセ
ッサ10のCr出力フラグレジスタFOCrに格納する。
フラグレジスタFOSに格納されている値が”1”と判定
されたときに進むステップST104では、全要素プロ
セッサ10において、それぞれ自己の要素プロセッサ1
0の1つ左隣の要素プロセッサ10のCr出力フラグレ
ジスタFOCrに格納されている値を、自己の要素プロセ
ッサ10のCr出力フラグレジスタFOCrに格納する。
【0240】一方、上記ステップST103にて出力ス
キップフラグレジスタFOSに格納されている値が”0”
と判定されたときに進むステップST105では、全要
素プロセッサ10において、それぞれ自己の要素プロセ
ッサ10の1つ左隣の要素プロセッサ10のCr出力フ
ラグレジスタFOCrに格納されている値の反転した値
を、自己の要素プロセッサ10のCr出力フラグレジス
タFOCrに格納する。
キップフラグレジスタFOSに格納されている値が”0”
と判定されたときに進むステップST105では、全要
素プロセッサ10において、それぞれ自己の要素プロセ
ッサ10の1つ左隣の要素プロセッサ10のCr出力フ
ラグレジスタFOCrに格納されている値の反転した値
を、自己の要素プロセッサ10のCr出力フラグレジス
タFOCrに格納する。
【0241】これらステップST104及びステップS
T105の後は、ステップST106に進む。当該ステ
ップST106では、1ライン分の全画素(少なくとも
全要素プロセッサ10の数より多い)について上述の処
理が終了したか否かの判定を行い、終了していないと判
断したときにはステップST103に戻って上述の処理
を繰り返し、終了したと判断したときには次の処理、す
なわち前述同様の図14から図16の各フローチャート
の処理に進む。ただし、このときの図14から図16の
フローチャートでは、上記図17の処理にて求めたCr
入力フラグレジスタFICrとCb入力フラグレジスタF
ICbとCr出力フラグレジスタFOCrの値を用いて前述同
様の処理を行い、当該縮小画素数変換処理ときの4:
2:2フォーマットのクロマ信号出力を得るようにす
る。
T105の後は、ステップST106に進む。当該ステ
ップST106では、1ライン分の全画素(少なくとも
全要素プロセッサ10の数より多い)について上述の処
理が終了したか否かの判定を行い、終了していないと判
断したときにはステップST103に戻って上述の処理
を繰り返し、終了したと判断したときには次の処理、す
なわち前述同様の図14から図16の各フローチャート
の処理に進む。ただし、このときの図14から図16の
フローチャートでは、上記図17の処理にて求めたCr
入力フラグレジスタFICrとCb入力フラグレジスタF
ICbとCr出力フラグレジスタFOCrの値を用いて前述同
様の処理を行い、当該縮小画素数変換処理ときの4:
2:2フォーマットのクロマ信号出力を得るようにす
る。
【0242】なお、この縮小画素数変換処理の場合も、
最左端の要素プロセッサ10はその左の要素プロセッサ
が存在しないため各フラグレジスタの値は確定しないこ
とになる。したがって、当該最左端の要素プロセッサ1
0の場合は、各フラグレジスタに常に”0”を格納する
ことにする。
最左端の要素プロセッサ10はその左の要素プロセッサ
が存在しないため各フラグレジスタの値は確定しないこ
とになる。したがって、当該最左端の要素プロセッサ1
0の場合は、各フラグレジスタに常に”0”を格納する
ことにする。
【0243】上述したような手法による4:2:2フォ
ーマットにおける拡大画素数変換と縮小画素数変換の他
に、当該4:2:2フォーマットのクロマ信号を一旦
4:4:4フォーマットに変換して拡大画素数変換や縮
小画素数変換を行うことも可能である。
ーマットにおける拡大画素数変換と縮小画素数変換の他
に、当該4:2:2フォーマットのクロマ信号を一旦
4:4:4フォーマットに変換して拡大画素数変換や縮
小画素数変換を行うことも可能である。
【0244】この4:2:2フォーマットから4:4:
4フォーマットへのフォーマット変換の流れは、例えば
図18に示すようなフローチャートとなる。
4フォーマットへのフォーマット変換の流れは、例えば
図18に示すようなフローチャートとなる。
【0245】この図18において、ステップST73で
は4:2:2フォーマットのクロマ信号を4:4:4フ
ォーマットに変換し、次のステップST74では当該
4:4:4フォーマットのクロマ信号を前述したように
して拡大画素数変換や縮小画素数変換する。
は4:2:2フォーマットのクロマ信号を4:4:4フ
ォーマットに変換し、次のステップST74では当該
4:4:4フォーマットのクロマ信号を前述したように
して拡大画素数変換や縮小画素数変換する。
【0246】ここで、上記ステップST73における
4:2:2フォーマットから4:4:4フォーマットへ
のフォーマット変換例としては図19に示すような手法
が考えられる。すなわち、この図19では、Cr判別フ
ラグとCb判別フラグを用い、Cb判別フラグと4:
2:2クロマ信号との論理積演算後のCr信号と、Cr
判別フラグと4:2:2クロマ信号との論理積演算後の
Cb信号とを求め、これら論理積演算後のCr信号とC
b信号から4:4:4フォーマットのCr信号及びCb
信号を演算により求めるようにしている。
4:2:2フォーマットから4:4:4フォーマットへ
のフォーマット変換例としては図19に示すような手法
が考えられる。すなわち、この図19では、Cr判別フ
ラグとCb判別フラグを用い、Cb判別フラグと4:
2:2クロマ信号との論理積演算後のCr信号と、Cr
判別フラグと4:2:2クロマ信号との論理積演算後の
Cb信号とを求め、これら論理積演算後のCr信号とC
b信号から4:4:4フォーマットのCr信号及びCb
信号を演算により求めるようにしている。
【0247】上記SIMD制御のリニアアレイ型多並列
プロセッサ1において、上記図19に示すようなフォー
マット変換を実現する場合、図20のフローチャートに
示すような手順となる。
プロセッサ1において、上記図19に示すようなフォー
マット変換を実現する場合、図20のフローチャートに
示すような手順となる。
【0248】図20において、ステップST141で
は、上記4:2:2フォーマットのCr信号を判別する
上記Cr判別フラグと、Cb信号を判別するCb判別フ
ラグとを、ローカルメモリ15上に用意する。これらC
r判別フラグ,Cb判別フラグは、当該リニアアレイ型
多並列プロセッサ1内部で生成してローカルメモリ15
上に用意してもよいし、また、前述したCr,Cb用の
フラグの生成にて説明したのと同様のナンバリング手法
にて生成することを可能である。
は、上記4:2:2フォーマットのCr信号を判別する
上記Cr判別フラグと、Cb信号を判別するCb判別フ
ラグとを、ローカルメモリ15上に用意する。これらC
r判別フラグ,Cb判別フラグは、当該リニアアレイ型
多並列プロセッサ1内部で生成してローカルメモリ15
上に用意してもよいし、また、前述したCr,Cb用の
フラグの生成にて説明したのと同様のナンバリング手法
にて生成することを可能である。
【0249】次のステップST142では、これらCr
判別フラグとCb判別フラグそれぞれに対して図19の
4:2:2フォーマットのクロマ信号との論理積(AN
D)演算を行う。
判別フラグとCb判別フラグそれぞれに対して図19の
4:2:2フォーマットのクロマ信号との論理積(AN
D)演算を行う。
【0250】ステップST143では当該論理積演算に
より得られたCr信号と0が交互に繰り返す信号と、C
b信号と0が交互に繰り返す信号を、ローカルメモリ1
5上に保存する。
より得られたCr信号と0が交互に繰り返す信号と、C
b信号と0が交互に繰り返す信号を、ローカルメモリ1
5上に保存する。
【0251】次のステップST144では、上記ステッ
プST142及びステップST143にて得られたそれ
ぞれの信号に、1/2,1,1/2の3タップのFIR
フィルタリングを施す。これは、単に平均補間である
が、輝度信号に対して4:2:2フォーマットのクロマ
信号では元々周波数帯域が狭いので問題は起きない。
プST142及びステップST143にて得られたそれ
ぞれの信号に、1/2,1,1/2の3タップのFIR
フィルタリングを施す。これは、単に平均補間である
が、輝度信号に対して4:2:2フォーマットのクロマ
信号では元々周波数帯域が狭いので問題は起きない。
【0252】このようにして得られた4:4:4フォー
マットの信号をステップST145にて出力する。
マットの信号をステップST145にて出力する。
【0253】次に、4:1:1フォーマットのクロマ信
号の画素数変換について説明する。
号の画素数変換について説明する。
【0254】この4:1:1フォーマットのクロマ信号
の画素数変換時には、図21のフローチャートに示すよ
うに、前記リニアアレイ型多並列プロセッサ1におい
て、ステップST75にて当該4:1:1フォーマット
のクロマ信号を一旦4:2:2フォーマットのクロマ信
号に変換し、次のステップST76にて上記ステップS
T75で得られた4:2:2フォーマットのクロマ信号
に対して、前述同様の画素数変換処理を施すようにす
る。
の画素数変換時には、図21のフローチャートに示すよ
うに、前記リニアアレイ型多並列プロセッサ1におい
て、ステップST75にて当該4:1:1フォーマット
のクロマ信号を一旦4:2:2フォーマットのクロマ信
号に変換し、次のステップST76にて上記ステップS
T75で得られた4:2:2フォーマットのクロマ信号
に対して、前述同様の画素数変換処理を施すようにす
る。
【0255】上記図21のステップST75における
4:1:1フォーマットから4:2:2フォーマットへ
の変換処理の流れは、図22〜図24のフローチャート
に示すようになる。また、これら図22〜図24に示す
処理におけるローカルメモリ15の内容は、図25及び
図26に示すようになる。なお、図25と図26は、図
25の後に図26が続いた1枚の図として表すべきもの
であるが、紙面の関係で2つの図として表している。以
下、これら図22〜図24の処理を図25及び図26を
参照して説明する。
4:1:1フォーマットから4:2:2フォーマットへ
の変換処理の流れは、図22〜図24のフローチャート
に示すようになる。また、これら図22〜図24に示す
処理におけるローカルメモリ15の内容は、図25及び
図26に示すようになる。なお、図25と図26は、図
25の後に図26が続いた1枚の図として表すべきもの
であるが、紙面の関係で2つの図として表している。以
下、これら図22〜図24の処理を図25及び図26を
参照して説明する。
【0256】先ず、図22に示すステップST151で
は、全要素プロセッサ10においてそれぞれローカルメ
モリ15上に4:1:1フォーマットのクロマ信号の最
上位ビット(MSB)位置を表すための1ビットの判別
フラグを格納する判別フラグレジスタdflgを確保す
る。この判別フラグは、図25に判別フラグ信号として
示す4サイクルの周期信号であり、例えば当該リニアア
レイ型多並列プロセッサ1の外部で生成して入力しても
よいし、前記ナンバリング処理にて当該プロセッサ1内
部で生成してもよい。当該リニアアレイ型多並列プロセ
ッサ1内部のナンバリング処理にて当該判別フラグを生
成した場合、上記判別フラグレジスタdfl gを当該プロ
セッサ1内部にて各要素プロセッサ10間で通信して、
左右に移動して4:1:1フォーマットのクロマ信号の
MSB位置と一致させる。また、当該ステップST15
1では、ローカルメモリ15上に作業アドレス空間とし
て3ビットのレジスタ(以下、作業用レジスタdtmpと
呼ぶ)をも確保する。
は、全要素プロセッサ10においてそれぞれローカルメ
モリ15上に4:1:1フォーマットのクロマ信号の最
上位ビット(MSB)位置を表すための1ビットの判別
フラグを格納する判別フラグレジスタdflgを確保す
る。この判別フラグは、図25に判別フラグ信号として
示す4サイクルの周期信号であり、例えば当該リニアア
レイ型多並列プロセッサ1の外部で生成して入力しても
よいし、前記ナンバリング処理にて当該プロセッサ1内
部で生成してもよい。当該リニアアレイ型多並列プロセ
ッサ1内部のナンバリング処理にて当該判別フラグを生
成した場合、上記判別フラグレジスタdfl gを当該プロ
セッサ1内部にて各要素プロセッサ10間で通信して、
左右に移動して4:1:1フォーマットのクロマ信号の
MSB位置と一致させる。また、当該ステップST15
1では、ローカルメモリ15上に作業アドレス空間とし
て3ビットのレジスタ(以下、作業用レジスタdtmpと
呼ぶ)をも確保する。
【0257】次に、ステップS152では、全要素プロ
セッサ10において、それぞれ1つ左隣の要素プロセッ
サ10のローカルメモリ15上の上記作業用レジスタd
tmpの値に1を加算した値を、自己の要素プロセッサの
作業用レジスタdtmpに格納する。
セッサ10において、それぞれ1つ左隣の要素プロセッ
サ10のローカルメモリ15上の上記作業用レジスタd
tmpの値に1を加算した値を、自己の要素プロセッサの
作業用レジスタdtmpに格納する。
【0258】次のステップST153では、1ライン分
の全画素(少なくとも全要素プロセッサ10の数より多
い)について上述の処理が終了したか否かの判定を行
い、終了していないと判断したときにはステップST1
52に戻って上述の処理を繰り返し、終了したと判断し
たときにはステップST154に進む。
の全画素(少なくとも全要素プロセッサ10の数より多
い)について上述の処理が終了したか否かの判定を行
い、終了していないと判断したときにはステップST1
52に戻って上述の処理を繰り返し、終了したと判断し
たときにはステップST154に進む。
【0259】次のステップST154では、上記判別フ
ラグの値として、上記3ビット作業用レジスタdtmpの
下位2ビットの各ビットの否定論理和演算を行い、得ら
れた値を上記判定フラグとして、ローカルメモリ15上
に確保した判定フラグレジスタdflgに格納する。な
お、このステップST154における判定フラグの決定
処理をより具体的に説明すると、上記3ビットの作業用
レジスタdtmpの下位2ビットの値が”00”であるか
否かの判断を行い、当該下位2ビットの値が”00”で
あるときには上記判別フラグを”1”とし、当該下位2
ビットの値が”00”でないときには判別フラグを”
0”とする。ただし、最左端の要素プロセッサ10はそ
の左の要素プロセッサが存在しないため判別フラグの値
は確定しないことになる。したがって、当該最左端の要
素プロセッサ10の場合は、判別フラグとして常に”
0”が与えられるものとする。
ラグの値として、上記3ビット作業用レジスタdtmpの
下位2ビットの各ビットの否定論理和演算を行い、得ら
れた値を上記判定フラグとして、ローカルメモリ15上
に確保した判定フラグレジスタdflgに格納する。な
お、このステップST154における判定フラグの決定
処理をより具体的に説明すると、上記3ビットの作業用
レジスタdtmpの下位2ビットの値が”00”であるか
否かの判断を行い、当該下位2ビットの値が”00”で
あるときには上記判別フラグを”1”とし、当該下位2
ビットの値が”00”でないときには判別フラグを”
0”とする。ただし、最左端の要素プロセッサ10はそ
の左の要素プロセッサが存在しないため判別フラグの値
は確定しないことになる。したがって、当該最左端の要
素プロセッサ10の場合は、判別フラグとして常に”
0”が与えられるものとする。
【0260】次のステップST155では、全要素プロ
セッサ10においてそれぞれ上記ローカルメモリ15上
に8ビットの4:2:2フォーマットのクロマ信用のク
ロマレジスタdCoutと、それぞれが8ビットの作業用レ
ジスタWO1,WO2を確保する。
セッサ10においてそれぞれ上記ローカルメモリ15上
に8ビットの4:2:2フォーマットのクロマ信用のク
ロマレジスタdCoutと、それぞれが8ビットの作業用レ
ジスタWO1,WO2を確保する。
【0261】次のステップST156では、全要素プロ
セッサ10において上記ローカルメモリ15上にそれぞ
れ4:1:1フォーマットの入力Cr信号と入力Cb信
号それぞれ2ビットずつを格納する。
セッサ10において上記ローカルメモリ15上にそれぞ
れ4:1:1フォーマットの入力Cr信号と入力Cb信
号それぞれ2ビットずつを格納する。
【0262】すなわちステップST157では、全要素
プロセッサ10において、それぞれ3つ右隣の要素プロ
セッサ10のローカルメモリ15に格納された上記4:
1:1フォーマットの入力Cr信号2ビットを、自己の
要素プロセッサ10の上記8ビット作業用レジスタWO
1の第0ビット(図25ではWO1として示す)と第1ビ
ット(図25ではWO1+1として示す)に格納する。
プロセッサ10において、それぞれ3つ右隣の要素プロ
セッサ10のローカルメモリ15に格納された上記4:
1:1フォーマットの入力Cr信号2ビットを、自己の
要素プロセッサ10の上記8ビット作業用レジスタWO
1の第0ビット(図25ではWO1として示す)と第1ビ
ット(図25ではWO1+1として示す)に格納する。
【0263】次のステップST158では、同様に、全
要素プロセッサ10において、それぞれ2つ右隣の要素
プロセッサ10のローカルメモリ15に格納された上記
4:1:1フォーマットの入力Cr信号2ビットを、自
己の要素プロセッサ10の上記8ビット作業用レジスタ
WO1の第2ビット(図25ではWO1+2として示す)
と第3ビット(図25ではWO1+3として示す)に格
納する。このステップST158の処理御は、図23の
フローチャートのステップST161に進む。
要素プロセッサ10において、それぞれ2つ右隣の要素
プロセッサ10のローカルメモリ15に格納された上記
4:1:1フォーマットの入力Cr信号2ビットを、自
己の要素プロセッサ10の上記8ビット作業用レジスタ
WO1の第2ビット(図25ではWO1+2として示す)
と第3ビット(図25ではWO1+3として示す)に格
納する。このステップST158の処理御は、図23の
フローチャートのステップST161に進む。
【0264】当該図23のステップST161では、同
様に、全要素プロセッサ10において、それぞれ1つ右
隣の要素プロセッサ10のローカルメモリ15に格納さ
れた上記4:1:1フォーマットの入力Cr信号2ビッ
トを、自己の要素プロセッサ10の上記8ビット作業用
レジスタWO1の第4ビット(図25ではWO1+4とし
て示す)と第5ビット(図25ではWO1+5として示
す)に格納する。
様に、全要素プロセッサ10において、それぞれ1つ右
隣の要素プロセッサ10のローカルメモリ15に格納さ
れた上記4:1:1フォーマットの入力Cr信号2ビッ
トを、自己の要素プロセッサ10の上記8ビット作業用
レジスタWO1の第4ビット(図25ではWO1+4とし
て示す)と第5ビット(図25ではWO1+5として示
す)に格納する。
【0265】次の、ステップST162では、全要素プ
ロセッサ10において、自己の要素プロセッサのローカ
ルメモリ15に格納された上記4:1:1フォーマット
の入力Cr信号2ビットを、自己の要素プロセッサ10
の上記8ビット作業用レジスタWO1の第6ビット(図
25ではWO1+6として示す)と第7ビット(図25
ではWO1+7として示す)に格納する。
ロセッサ10において、自己の要素プロセッサのローカ
ルメモリ15に格納された上記4:1:1フォーマット
の入力Cr信号2ビットを、自己の要素プロセッサ10
の上記8ビット作業用レジスタWO1の第6ビット(図
25ではWO1+6として示す)と第7ビット(図25
ではWO1+7として示す)に格納する。
【0266】ここまでの処理により、ローカルメモリ1
5内の作業用レジスタWO1には入力Cr信号について
図25の(a)に示すような値が格納されることにな
る。
5内の作業用レジスタWO1には入力Cr信号について
図25の(a)に示すような値が格納されることにな
る。
【0267】以下、作業用レジスタWO2についても同
様に、ステップST163では、全要素プロセッサ10
において、それぞれ3つ右隣の要素プロセッサ10のロ
ーカルメモリ15に格納された上記4:1:1フォーマ
ットの入力Cb信号2ビットを、自己の要素プロセッサ
10の上記8ビット作業用レジスタWO2の第0ビット
と第1ビットに格納する。
様に、ステップST163では、全要素プロセッサ10
において、それぞれ3つ右隣の要素プロセッサ10のロ
ーカルメモリ15に格納された上記4:1:1フォーマ
ットの入力Cb信号2ビットを、自己の要素プロセッサ
10の上記8ビット作業用レジスタWO2の第0ビット
と第1ビットに格納する。
【0268】ステップST164では、全要素プロセッ
サ10において、それぞれ2つ右隣の要素プロセッサ1
0のローカルメモリ15に格納された上記4:1:1フ
ォーマットの入力Cb信号2ビットを、自己の要素プロ
セッサ10の上記8ビット作業用レジスタWO2の第2
ビットと第3ビットに格納する。
サ10において、それぞれ2つ右隣の要素プロセッサ1
0のローカルメモリ15に格納された上記4:1:1フ
ォーマットの入力Cb信号2ビットを、自己の要素プロ
セッサ10の上記8ビット作業用レジスタWO2の第2
ビットと第3ビットに格納する。
【0269】ステップST165では、全要素プロセッ
サ10において、それぞれ2つ右隣の要素プロセッサ1
0のローカルメモリ15に格納された上記4:1:1フ
ォーマットの入力Cb信号2ビットを、自己の要素プロ
セッサ10の上記8ビット作業用レジスタWO2の第4
ビットと第5ビットに格納する。
サ10において、それぞれ2つ右隣の要素プロセッサ1
0のローカルメモリ15に格納された上記4:1:1フ
ォーマットの入力Cb信号2ビットを、自己の要素プロ
セッサ10の上記8ビット作業用レジスタWO2の第4
ビットと第5ビットに格納する。
【0270】ステップST166では、全要素プロセッ
サ10において、自己の要素プロセッサ10のローカル
メモリ15に格納された上記4:1:1フォーマットの
入力Cb信号2ビットを、自己の要素プロセッサ10の
上記8ビット作業用レジスタWO2の第6ビットと第7
ビットに格納する。
サ10において、自己の要素プロセッサ10のローカル
メモリ15に格納された上記4:1:1フォーマットの
入力Cb信号2ビットを、自己の要素プロセッサ10の
上記8ビット作業用レジスタWO2の第6ビットと第7
ビットに格納する。
【0271】次に、ステップST167では、全要素プ
ロセッサ10において、上述のようにして格納された作
業用レジスタWO1の8ビットのそれぞれのビットと、
前記判別フラグレジスタdflgに格納された判別フラグ
ビットとの間で、論理積(AND)演算を行い、得られ
た値をそれぞれ作業用レジスタWO1に戻す。
ロセッサ10において、上述のようにして格納された作
業用レジスタWO1の8ビットのそれぞれのビットと、
前記判別フラグレジスタdflgに格納された判別フラグ
ビットとの間で、論理積(AND)演算を行い、得られ
た値をそれぞれ作業用レジスタWO1に戻す。
【0272】この処理により、ローカルメモリ15内の
例えば作業用レジスタWO1には図25の(b)に示す
ような値が格納されることになる。
例えば作業用レジスタWO1には図25の(b)に示す
ような値が格納されることになる。
【0273】次の、ステップST169では、同様にし
て、全要素プロセッサ10において、上述のようにして
格納された作業用レジスタWO2の8ビットのそれぞれ
のビットと、前記判別フラグレジスタdflgに格納され
た判別フラグビットとの間で、論理積(AND)演算を
行い、得られた値をそれぞれ作業用レジスタWO2に戻
す。
て、全要素プロセッサ10において、上述のようにして
格納された作業用レジスタWO2の8ビットのそれぞれ
のビットと、前記判別フラグレジスタdflgに格納され
た判別フラグビットとの間で、論理積(AND)演算を
行い、得られた値をそれぞれ作業用レジスタWO2に戻
す。
【0274】その後、図24のフローチャートのステッ
プST171では、全要素プロセッサ10において、上
記作業用レジスタWO1の8ビットに対して、1/2,
0,1,0,1/2のタップのFIRフィルタリング処
理を施す。
プST171では、全要素プロセッサ10において、上
記作業用レジスタWO1の8ビットに対して、1/2,
0,1,0,1/2のタップのFIRフィルタリング処
理を施す。
【0275】ここまでの処理により、ローカルメモリ1
5内の例えば作業用レジスタWO1には図25の(c)
に示すような値が格納されることになる。
5内の例えば作業用レジスタWO1には図25の(c)
に示すような値が格納されることになる。
【0276】同様に、ステップST172では、全要素
プロセッサ10において、上記作業用レジスタWO2の
8ビットに対して、1/2,0,1,0,1/2のタッ
プのFIRフィルタリング処理を施す。
プロセッサ10において、上記作業用レジスタWO2の
8ビットに対して、1/2,0,1,0,1/2のタッ
プのFIRフィルタリング処理を施す。
【0277】次のステップST173では、上記作業用
レジスタWO1の値を、前記4:2:2フォーマットの
クロマレジスタdCoutに格納する。
レジスタWO1の値を、前記4:2:2フォーマットの
クロマレジスタdCoutに格納する。
【0278】最後に、全要素プロセッサ10において、
それぞれ1つ左隣の要素プロセッサのと作業用レジスタ
WO2の値と自己の要素プロセッサ10の上記クロマレ
ジスタdCoutの値との論理和(OR)演算を行い、得ら
れた値を自己の要素プロセッサの上記クロマレジスタd
Coutに戻す。
それぞれ1つ左隣の要素プロセッサのと作業用レジスタ
WO2の値と自己の要素プロセッサ10の上記クロマレ
ジスタdCoutの値との論理和(OR)演算を行い、得ら
れた値を自己の要素プロセッサの上記クロマレジスタd
Coutに戻す。
【0279】ここまでの処理により、ローカルメモリ1
5内の4:2:2フォーマットのクロマレジスタdCout
には図26に示すような値が格納されることになる。な
お、このクロマレジスタdCoutにおいても、8ビットを
前記図25の作業用レジスタWO1の場合と同様に、第
0ビットをdCoutと表し、第1ビットをdCout+1と表
し、第2ビットをdCout+2と表し、以下同様にして第
7ビットをdCout+7と表している。
5内の4:2:2フォーマットのクロマレジスタdCout
には図26に示すような値が格納されることになる。な
お、このクロマレジスタdCoutにおいても、8ビットを
前記図25の作業用レジスタWO1の場合と同様に、第
0ビットをdCoutと表し、第1ビットをdCout+1と表
し、第2ビットをdCout+2と表し、以下同様にして第
7ビットをdCout+7と表している。
【0280】その後は、図21のステップST76の処
理に進む。
理に進む。
【0281】次に、上記図24のステップST171及
びステップST172におけるFIRフィルタの構成
は、図27に示すようなものを挙げることができる。
びステップST172におけるFIRフィルタの構成
は、図27に示すようなものを挙げることができる。
【0282】この図27において、入力端子50にはク
ロマのデータが供給され、直列接続された1サンプル遅
延器51〜54に順次送られる。これら遅延器51〜5
4は、それぞれ供給されたデータを1サンプル分づつ遅
延するものである。上記入力端子50の入力データとこ
れら遅延器51〜54の各出力データは、それぞれ対応
する乗算器55〜59に送られる。
ロマのデータが供給され、直列接続された1サンプル遅
延器51〜54に順次送られる。これら遅延器51〜5
4は、それぞれ供給されたデータを1サンプル分づつ遅
延するものである。上記入力端子50の入力データとこ
れら遅延器51〜54の各出力データは、それぞれ対応
する乗算器55〜59に送られる。
【0283】これら乗算器55〜59には、それぞれ1
/2,0,1,0,1/2の乗算係数(フィルタ係数)
が設定されている。したがって、各乗算器55〜59で
は、上記乗算係数と、上記入力端子60への入力データ
と各遅延器51〜54の各出力データとをかけ算する。
この乗算器55〜59の各乗算結果は、加算器60によ
り加算され出力端子61からFIRフィルタ出力として
取り出される。
/2,0,1,0,1/2の乗算係数(フィルタ係数)
が設定されている。したがって、各乗算器55〜59で
は、上記乗算係数と、上記入力端子60への入力データ
と各遅延器51〜54の各出力データとをかけ算する。
この乗算器55〜59の各乗算結果は、加算器60によ
り加算され出力端子61からFIRフィルタ出力として
取り出される。
【0284】この図27に示すFIRフィルタは、各要
素プロセッサ10間において近傍通信を行うことにより
容易に実現できるものである。
素プロセッサ10間において近傍通信を行うことにより
容易に実現できるものである。
【0285】上述のようにして、4:1:1フォーマッ
トのクロマ信号を4:2:2フォーマットのクロマ信号
に変換すれば、その後は前述した4:2:2フォーマッ
トにおける画素数変換のアルゴリズムを使用するか、或
いはこの4:2:2フォーマットをさらに4:4:4フ
ォーマットに変換して前述した4:4:4フォーマット
における画素数変換アルゴリズムを使用すれば、当該
4:1:1フォーマットの画素数変換が可能となる。
トのクロマ信号を4:2:2フォーマットのクロマ信号
に変換すれば、その後は前述した4:2:2フォーマッ
トにおける画素数変換のアルゴリズムを使用するか、或
いはこの4:2:2フォーマットをさらに4:4:4フ
ォーマットに変換して前述した4:4:4フォーマット
における画素数変換アルゴリズムを使用すれば、当該
4:1:1フォーマットの画素数変換が可能となる。
【0286】なお、上述した説明では、拡大画素数変
換、縮小画素数変換処理の実施の形態について述べてき
たが、これらの技術は、画素データの入力レートと出力
レートをそれぞれ独立に制御することにより、サンプリ
ング周波数変換処理にもそのまま適応可能である。
換、縮小画素数変換処理の実施の形態について述べてき
たが、これらの技術は、画素データの入力レートと出力
レートをそれぞれ独立に制御することにより、サンプリ
ング周波数変換処理にもそのまま適応可能である。
【0287】次に走査線数変換処理について説明する。
【0288】本発明実施の形態の走査線数変換処理で
は、本発明の特徴の一つであるリアルタイムな走査線数
変換も可能である。
は、本発明の特徴の一つであるリアルタイムな走査線数
変換も可能である。
【0289】映像信号の水平方向のサンプル点を垂直方
向に眺めて、各画素をラインに置き換えれば、走査線数
変換となり、いままでの画素数変換と同じ考え方をち適
用することができる。この場合は入出力のスキップ機能
は、外部のフィールドFIFOメモリ等で調整すればよ
く、この制御用信号はライン属性情報に基づいてライン
属性情報の計算と同時に求めることが可能である。
向に眺めて、各画素をラインに置き換えれば、走査線数
変換となり、いままでの画素数変換と同じ考え方をち適
用することができる。この場合は入出力のスキップ機能
は、外部のフィールドFIFOメモリ等で調整すればよ
く、この制御用信号はライン属性情報に基づいてライン
属性情報の計算と同時に求めることが可能である。
【0290】また、演算処理自体は輝度信号とクロマ信
号とを区別する必要はなく、同じ処理で行うことができ
る。
号とを区別する必要はなく、同じ処理で行うことができ
る。
【0291】画素数変換処理では、画素というものを単
位で行っていた訳だが、これをライン単位と置き換えれ
ば走査線数変換処理も同じように扱うことができる。す
なわち、入力ライン近傍の4ラインデータとライン位相
情報とのキュービック演算から補間すべきラインを計算
する。ただし、画素数変換処理においては、前記図3の
ステップST2に示す画素スキップ情報と画素位相情報
をブランキング区間或いは電源投入時等に行っていた
が、走査線数変換処理では入力スキップライン情報、出
力スキップライン情報、ライン位相情報は毎ライン計算
する点と、前記ライン位相情報については拡大用と縮小
用と2種類の位相情報のためのレジスタを持つ点が大き
く異なる。このように、ライン位相情報を2種類持つこ
とで縮小から拡大まで任意の比率変換を可能としてい
る。また、この2種類の位相情報から求められる入力ス
キップライン制御信号と上記スキップライン制御信号で
外部のフィールドメモリと当該DSP自体の処理プログ
ラムを制御することにより、補間演算に必要なDSP内
部のローカルメモリ量を削減している。
位で行っていた訳だが、これをライン単位と置き換えれ
ば走査線数変換処理も同じように扱うことができる。す
なわち、入力ライン近傍の4ラインデータとライン位相
情報とのキュービック演算から補間すべきラインを計算
する。ただし、画素数変換処理においては、前記図3の
ステップST2に示す画素スキップ情報と画素位相情報
をブランキング区間或いは電源投入時等に行っていた
が、走査線数変換処理では入力スキップライン情報、出
力スキップライン情報、ライン位相情報は毎ライン計算
する点と、前記ライン位相情報については拡大用と縮小
用と2種類の位相情報のためのレジスタを持つ点が大き
く異なる。このように、ライン位相情報を2種類持つこ
とで縮小から拡大まで任意の比率変換を可能としてい
る。また、この2種類の位相情報から求められる入力ス
キップライン制御信号と上記スキップライン制御信号で
外部のフィールドメモリと当該DSP自体の処理プログ
ラムを制御することにより、補間演算に必要なDSP内
部のローカルメモリ量を削減している。
【0292】図28に当該DSPを用いて画素数変換と
走査線数変換処理を行う場合のブロック構成の一例を示
す。この場合、当該DSPのリニアアレイ型多並列プロ
セッサ72において、図中の点線にて囲んだ構成(画素
数変換部71)にて画素数変換がなされ、それ以外の構
成にて走査線数変換処理が行われる。当該DSPはそも
そもハードウェアではなく、ソフトウェアだけで構成さ
れるため、実際の実現方法は異なるが、内部の各信号処
理の一つ一つをブロック分けすると図28のように表す
ことができ、画素数変換部71とそれ以外の走査線数変
換部とに分けることが可能であり、画素数変換について
は既に説明してあるので、以下では走査線数変換処理に
ついてその構成及び動作を説明する。
走査線数変換処理を行う場合のブロック構成の一例を示
す。この場合、当該DSPのリニアアレイ型多並列プロ
セッサ72において、図中の点線にて囲んだ構成(画素
数変換部71)にて画素数変換がなされ、それ以外の構
成にて走査線数変換処理が行われる。当該DSPはそも
そもハードウェアではなく、ソフトウェアだけで構成さ
れるため、実際の実現方法は異なるが、内部の各信号処
理の一つ一つをブロック分けすると図28のように表す
ことができ、画素数変換部71とそれ以外の走査線数変
換部とに分けることが可能であり、画素数変換について
は既に説明してあるので、以下では走査線数変換処理に
ついてその構成及び動作を説明する。
【0293】具体的な走査線数変換を実現する処方を説
明する。ただし、この場合もリニアアレイ型多並列プロ
セッサは画素数変換で使ったものと同じであるため、こ
こではリニアアレイ型多並列プロセッサの構成について
の説明は簡略化する。
明する。ただし、この場合もリニアアレイ型多並列プロ
セッサは画素数変換で使ったものと同じであるため、こ
こではリニアアレイ型多並列プロセッサの構成について
の説明は簡略化する。
【0294】この図28において、リニアアレイ型多並
列プロセッサ72の画素数変換部71は、前述したよう
に、出力スキップ画素を計算する出力スキップ画素計算
部52と入力スキップ画素を計算する入力スキップ画素
計算部53、及び輝度、クロマ用のフィルタ部54、画
素位相計算部55とからなる。
列プロセッサ72の画素数変換部71は、前述したよう
に、出力スキップ画素を計算する出力スキップ画素計算
部52と入力スキップ画素を計算する入力スキップ画素
計算部53、及び輝度、クロマ用のフィルタ部54、画
素位相計算部55とからなる。
【0295】また、リニアアレイ型多並列プロセッサ7
2の走査線数変換部は、縮小用ライン位相計算部58及
び拡大用ライン位相計算部62、出力スキップライン計
算部60及び入力スキップライン計算部63、ライン位
相用レジスタ59、出力スキップライン用レジスタ6
1、信号用ディレイライン56、フィルタ部57とから
なる。上記縮小用ライン位相計算部58及び拡大用ライ
ン位相計算部62、出力スキップライン計算部60及び
入力スキップライン計算部63、ライン位相用レジスタ
59、出力スキップライン用レジスタ61は、前述した
画素数変換処理のための構成と対応したものであるが、
これらではライン単位での処理を行う。
2の走査線数変換部は、縮小用ライン位相計算部58及
び拡大用ライン位相計算部62、出力スキップライン計
算部60及び入力スキップライン計算部63、ライン位
相用レジスタ59、出力スキップライン用レジスタ6
1、信号用ディレイライン56、フィルタ部57とから
なる。上記縮小用ライン位相計算部58及び拡大用ライ
ン位相計算部62、出力スキップライン計算部60及び
入力スキップライン計算部63、ライン位相用レジスタ
59、出力スキップライン用レジスタ61は、前述した
画素数変換処理のための構成と対応したものであるが、
これらではライン単位での処理を行う。
【0296】データ入力端子50からは、輝度とクロマ
の信号が入力され、これらの信号IRは外部のフィール
ドメモリ51を介して、リニアアレイ型多並列プロセッ
サ72に供給される。当該フィールドメモリ51から供
給された信号IRは、走査線数変換部の信号用ディレイ
ライン56に供給される。この信号用ディレイライン5
6は、上記信号IRを4H分(4水平周期分)遅延させ
て各ライン毎に出力するものである。これらライン毎の
信号は上記フィルタ部54と同様のフィルタ部57に送
られる。このフィルタ部57の出力は画素数変換部71
のフィルタ部54を介し、出力信号ORとして外部フィ
ールドメモリ64に送られる。このフィールドメモリ6
4からの輝度及びクロマの信号が画素数或いはライン数
変換された出力としてデータ出力端子65から出力され
る。
の信号が入力され、これらの信号IRは外部のフィール
ドメモリ51を介して、リニアアレイ型多並列プロセッ
サ72に供給される。当該フィールドメモリ51から供
給された信号IRは、走査線数変換部の信号用ディレイ
ライン56に供給される。この信号用ディレイライン5
6は、上記信号IRを4H分(4水平周期分)遅延させ
て各ライン毎に出力するものである。これらライン毎の
信号は上記フィルタ部54と同様のフィルタ部57に送
られる。このフィルタ部57の出力は画素数変換部71
のフィルタ部54を介し、出力信号ORとして外部フィ
ールドメモリ64に送られる。このフィールドメモリ6
4からの輝度及びクロマの信号が画素数或いはライン数
変換された出力としてデータ出力端子65から出力され
る。
【0297】また、上記入力スキップライン計算部63
からは、フィールドメモリ51への後述する制御信号と
して入力スキップライン制御信号FISLが出力され、出
力スキップライン用レジスタ61からは、フィールドメ
モリ64への後述する制御信号として出力スキップライ
ン制御信号FOSLが出力される。ライン位相用レジスタ
59からはフィルタ部57の制御信号が出力される。
からは、フィールドメモリ51への後述する制御信号と
して入力スキップライン制御信号FISLが出力され、出
力スキップライン用レジスタ61からは、フィールドメ
モリ64への後述する制御信号として出力スキップライ
ン制御信号FOSLが出力される。ライン位相用レジスタ
59からはフィルタ部57の制御信号が出力される。
【0298】図29、図30、図31を用いて、上記走
査線数変換部における処理の全体の流れを説明する。
査線数変換部における処理の全体の流れを説明する。
【0299】図29において、先ず、ステップST20
0で走査線数変換の変換比率N:Mが設定される。ただ
し、N及びMは、正の正数であり、M≧Nで拡大走査線
数変換、M<Nで縮小走査線数変換となる。変換比率
1:1の等倍変換は拡大変換に含めることとする。
0で走査線数変換の変換比率N:Mが設定される。ただ
し、N及びMは、正の正数であり、M≧Nで拡大走査線
数変換、M<Nで縮小走査線数変換となる。変換比率
1:1の等倍変換は拡大変換に含めることとする。
【0300】次のステップST201は、画像の1フレ
ームの最初のラインに実行されるが、ここで入力スキッ
プラインの計算に使われるライン位相情報dphiと、出
力スキップラインの計算に使われるライン位相情報d
phoの初期化を行う。ただし、リニアアレイ型多並列プ
ロセッサ内での処理の遅延時間があるため、その遅延を
補償するために上記ライン位相情報dphoは0で、ライ
ン位相情報dphiは遅延時間に応じたオフセット位相を
持たせることを行う。
ームの最初のラインに実行されるが、ここで入力スキッ
プラインの計算に使われるライン位相情報dphiと、出
力スキップラインの計算に使われるライン位相情報d
phoの初期化を行う。ただし、リニアアレイ型多並列プ
ロセッサ内での処理の遅延時間があるため、その遅延を
補償するために上記ライン位相情報dphoは0で、ライ
ン位相情報dphiは遅延時間に応じたオフセット位相を
持たせることを行う。
【0301】ステップST202では、次のラインの1
ライン分画素データのデータ入力が可能か否かの判別を
行い、当該次ラインの画素データの入力が可能となるま
で、この判断を繰り返す。当該ステップST202にて
次ラインの画素データの入力が可能になると、次のステ
ップST203で1ライン分の画素データの入力が行わ
れる。
ライン分画素データのデータ入力が可能か否かの判別を
行い、当該次ラインの画素データの入力が可能となるま
で、この判断を繰り返す。当該ステップST202にて
次ラインの画素データの入力が可能になると、次のステ
ップST203で1ライン分の画素データの入力が行わ
れる。
【0302】ステップST204では、後述する入力ス
キップライン制御信号FISLに従い、もしも入力スキッ
プライン制御信号FISLが0ならば、ステップST20
5のように、ステップST203で入力した1ライン分
のデータを補間元のデータが格納されているローカルメ
モリ上の4Hディレイライン56に格納する。逆に、入
力スキップライン制御信号FISLが1ならば、このライ
ンは不要とみなし、4Hディライン56には格納され
ず、そのデータは破壊され、ステップST206に進
む。
キップライン制御信号FISLに従い、もしも入力スキッ
プライン制御信号FISLが0ならば、ステップST20
5のように、ステップST203で入力した1ライン分
のデータを補間元のデータが格納されているローカルメ
モリ上の4Hディレイライン56に格納する。逆に、入
力スキップライン制御信号FISLが1ならば、このライ
ンは不要とみなし、4Hディライン56には格納され
ず、そのデータは破壊され、ステップST206に進
む。
【0303】この入力スキップライン制御信号F
ISLは、拡大走査線変換の際に意味をもつものであり、
図32に拡大変換時の入力スキップライン制御信号F
ISLとフィールドメモリ51のデータとの関係を図示す
る。
ISLは、拡大走査線変換の際に意味をもつものであり、
図32に拡大変換時の入力スキップライン制御信号F
ISLとフィールドメモリ51のデータとの関係を図示す
る。
【0304】図32の図中Linがスキップされるライン
を示しており、すなわち入力スキップライン制御信号F
ISLが1のときにはフィールドメモリ51の出力を止め
ると共にデータを取り込まないようにし、0の時にはメ
モリからのデータを取り込み、補間演算に必要な4Hデ
ィレイライン56の格納する。なお、入力スキップライ
ン制御信号FISLの極性は1でスキップ、0でスキップ
しないとしているが、フィールドメモリの制御信号の局
性が逆ならば反転する必要がある。
を示しており、すなわち入力スキップライン制御信号F
ISLが1のときにはフィールドメモリ51の出力を止め
ると共にデータを取り込まないようにし、0の時にはメ
モリからのデータを取り込み、補間演算に必要な4Hデ
ィレイライン56の格納する。なお、入力スキップライ
ン制御信号FISLの極性は1でスキップ、0でスキップ
しないとしているが、フィールドメモリの制御信号の局
性が逆ならば反転する必要がある。
【0305】図28中の4Hディレイライン56の制御
信号GRLは、いわゆるグローバルローテーションを表
しており、1でそれぞれのラインデータを1ラインずつ
ディレイし、0でディレイしないことを示す。これはラ
イン単位の処理であるので、当該DSPにおいてはロー
カルメモリ内のデータを移動させることであるのでわず
か数十ステップのインストラクションで済む。
信号GRLは、いわゆるグローバルローテーションを表
しており、1でそれぞれのラインデータを1ラインずつ
ディレイし、0でディレイしないことを示す。これはラ
イン単位の処理であるので、当該DSPにおいてはロー
カルメモリ内のデータを移動させることであるのでわず
か数十ステップのインストラクションで済む。
【0306】以上の結果、信号用ディレイライン56に
は、キュービック補間に必要な4ラインのデータが得ら
れることになる。例えば、図32の場合、図33に示す
ラインが上記信号用ディレイライン56のローカルメモ
リに格納される。
は、キュービック補間に必要な4ラインのデータが得ら
れることになる。例えば、図32の場合、図33に示す
ラインが上記信号用ディレイライン56のローカルメモ
リに格納される。
【0307】出力スキップライン制御信号FOSLは、縮
小走査線数変換の際に意味をもつものであり、図34に
縮小変換時の出力スキップライン制御信号FOSLとフ
ィールドメモリ64のデータとの関係を図示する。
小走査線数変換の際に意味をもつものであり、図34に
縮小変換時の出力スキップライン制御信号FOSLとフ
ィールドメモリ64のデータとの関係を図示する。
【0308】図34の図中Loutがスキップされるライ
ンを示しており、すなわち出力スキップライン制御信号
FOSLが1のときにはフィールドメモリ64への入力デ
ータを取り込まないようにし、0の時には出力信号OR
のデータを取り込む。なお、出力スキップライン制御信
号FOSLの局性は1でスキップ、0でスキップしないと
しているが、フィールドメモリの制御信号の局性が逆な
らば反転する必要がある。この時のローカルメモリの内
容を図35に示す。
ンを示しており、すなわち出力スキップライン制御信号
FOSLが1のときにはフィールドメモリ64への入力デ
ータを取り込まないようにし、0の時には出力信号OR
のデータを取り込む。なお、出力スキップライン制御信
号FOSLの局性は1でスキップ、0でスキップしないと
しているが、フィールドメモリの制御信号の局性が逆な
らば反転する必要がある。この時のローカルメモリの内
容を図35に示す。
【0309】ステップST206では出力スキップライ
ン位相情報dphoからキュービック係数を計算する。す
なわち、式(1)を用いた計算を行う。ここで、ライン
位相情報を表すものとしては、出力スキップライン位相
情報dpho以外にもスキップライン位相情報dphiがある
が、入力スキップライン位相情報dphiは実際の補間演
算には使わず、以降に述べる入力スキップラインを決定
するために使われる。このようにライン位相情報として
はdphi,dphoの2種類を持つが、実際の補間演算では
出力スキップライン位相情報dphoのみを用いることで
縮小から拡大までの任意比率変換を可能とする。
ン位相情報dphoからキュービック係数を計算する。す
なわち、式(1)を用いた計算を行う。ここで、ライン
位相情報を表すものとしては、出力スキップライン位相
情報dpho以外にもスキップライン位相情報dphiがある
が、入力スキップライン位相情報dphiは実際の補間演
算には使わず、以降に述べる入力スキップラインを決定
するために使われる。このようにライン位相情報として
はdphi,dphoの2種類を持つが、実際の補間演算では
出力スキップライン位相情報dphoのみを用いることで
縮小から拡大までの任意比率変換を可能とする。
【0310】ステップST207では、上記ステップS
T206にて求めたキュービック係数と上記近傍4ライ
ンの画素データの畳み込み演算により補間されるライン
QVは以下の式(18)のようになる。
T206にて求めたキュービック係数と上記近傍4ライ
ンの画素データの畳み込み演算により補間されるライン
QVは以下の式(18)のようになる。
【0311】 QV=C1((M+dpho)/M)*dp2+C2(dpho/M)*dp1+C2((M-dpho)/M)*dc+C1((2M-doho)/K )*dn1 ・・・・(18) ただし、C1(x)=−|x|3+5|x|2−8|x|+4 C2(x)=|x|3−2|x|2+1 出力スキップライン位相情報dphoは前ラインの出力ス
キップライン位相情報dphoが格納されたレジスタ60
(出力スキップライン計算部60のレジスタ)を示して
おり、これについては後述する。dp2,dp1,dc,d
n1は入力ラインをそれぞれ3H,2H,1H,0Hライ
ンディレイさせたものである。
キップライン位相情報dphoが格納されたレジスタ60
(出力スキップライン計算部60のレジスタ)を示して
おり、これについては後述する。dp2,dp1,dc,d
n1は入力ラインをそれぞれ3H,2H,1H,0Hライ
ンディレイさせたものである。
【0312】このときの各構成要素のローカルメモリの
各レジスタの様子を図33に示す。出力スキップライン
位相情報dphoは1ライン中でどの画素をとっても、あ
る一定の値になっている。
各レジスタの様子を図33に示す。出力スキップライン
位相情報dphoは1ライン中でどの画素をとっても、あ
る一定の値になっている。
【0313】ステップST208、ステップST20
9、ステップST210では、次のラインの出力スキッ
プラインであるかどうかの判定を行う。すなわち前のラ
インの出力スキップライン位相レジスタdphoに格納さ
れた値にNを加算して、得られた値がMの2倍の値より
も大きい場合は1ビットのレジスタFOSLに1を格納
し、出力ラインをスキップするものとし、逆の場合はレ
ジスタFOSLに0を格納し、出力ラインをスキップさせ
ないように設定する。
9、ステップST210では、次のラインの出力スキッ
プラインであるかどうかの判定を行う。すなわち前のラ
インの出力スキップライン位相レジスタdphoに格納さ
れた値にNを加算して、得られた値がMの2倍の値より
も大きい場合は1ビットのレジスタFOSLに1を格納
し、出力ラインをスキップするものとし、逆の場合はレ
ジスタFOSLに0を格納し、出力ラインをスキップさせ
ないように設定する。
【0314】次の、ステップST211、ステップST
212、ステップST213では、前記出力スキップラ
インを示すレジスタFOSLに従い、次のラインの出力ス
キップライン位相レジスタdphoを計算する。もし、ス
テップST209、ステップST210で計算したレジ
スタFOSLが1ならば、次ラインの出力スキップライン
位相情報レジスタdphoを現ラインの出力スキップライ
ン位相情報レジスタdp hoからMを引いたものとし、そ
うでない場合には(N−M)を足したものにする。
212、ステップST213では、前記出力スキップラ
インを示すレジスタFOSLに従い、次のラインの出力ス
キップライン位相レジスタdphoを計算する。もし、ス
テップST209、ステップST210で計算したレジ
スタFOSLが1ならば、次ラインの出力スキップライン
位相情報レジスタdphoを現ラインの出力スキップライ
ン位相情報レジスタdp hoからMを引いたものとし、そ
うでない場合には(N−M)を足したものにする。
【0315】ステップST214、ステップST21
5、ステップST216では、次のラインが入力スキッ
プラインであるかどうかの判定を行う。すなわち、前の
ラインの出力スキップライン位相情報レジスタdphiに
格納された値にNを加算して、得られた値がMの値と等
しいか小さい場合は1ビットのレジスタFISLに1を格
納し、入力ラインをスキップするものとし、逆の場合は
レジスタFISLに0を格納し、入力ラインをスキップさ
せないよう設定する。
5、ステップST216では、次のラインが入力スキッ
プラインであるかどうかの判定を行う。すなわち、前の
ラインの出力スキップライン位相情報レジスタdphiに
格納された値にNを加算して、得られた値がMの値と等
しいか小さい場合は1ビットのレジスタFISLに1を格
納し、入力ラインをスキップするものとし、逆の場合は
レジスタFISLに0を格納し、入力ラインをスキップさ
せないよう設定する。
【0316】次のステップST217、ステップST2
18、ステップST219では、前記入力スキップライ
ンを示すレジスタFISLに従い、次ラインの入力スキッ
プライン位相レジスタdphiを計算する。もし、ステッ
プST214、ステップST216で計算したレジスタ
FISLが1ならば、次ラインの入力スキップライン位相
情報レジスタdphiを現ラインの入力スキップライン位
相情報レジスタdphiからMを引いたものとし、そうで
なければそのままの値とする。
18、ステップST219では、前記入力スキップライ
ンを示すレジスタFISLに従い、次ラインの入力スキッ
プライン位相レジスタdphiを計算する。もし、ステッ
プST214、ステップST216で計算したレジスタ
FISLが1ならば、次ラインの入力スキップライン位相
情報レジスタdphiを現ラインの入力スキップライン位
相情報レジスタdphiからMを引いたものとし、そうで
なければそのままの値とする。
【0317】ステップST220にて、上記のように得
られたキュービック補間演算後のデータと出力スキップ
ライン制御信号FOSLと入力スキップライン制御信号F
ISLを出力する。
られたキュービック補間演算後のデータと出力スキップ
ライン制御信号FOSLと入力スキップライン制御信号F
ISLを出力する。
【0318】ステップST220までが、1ライン分の
計算であり、これを1フレームの間繰り返す。すなわ
ち、ステップST222で1フレームの終わりかどうか
を判断し、そうであれば図29のステップST201に
戻り、そうでなければステップST202へ戻る。
計算であり、これを1フレームの間繰り返す。すなわ
ち、ステップST222で1フレームの終わりかどうか
を判断し、そうであれば図29のステップST201に
戻り、そうでなければステップST202へ戻る。
【0319】以上説明したように、本発明実施の形態に
よれば、回路規模、その構成の複雑さからハードウェア
では実現困難なフィルタスイッチング補間方式(キュー
ビックフィルタ補間方式)を用い、任意比率の画素数変
換処理と走査線数変換処理をSIMD制御のリニアアレ
イ型多並列プロセッサDSPを使い、ソフトウェア処理
だけで実現可能である。また、前記ASIC等のハード
ワイアードでは実現困難であった任意画素数への変換に
も対応し、4:4:4フォーマット、4:2:2フォー
マット、4:1:1フォーマットという任意のクロマフ
ォーマットにも対応させることができる。その上、従来
のハードワイアード回路と違い、各種フォーマットやビ
ット精度についても全てソフトウェアの変更だけで対応
できるため、外部に新たに回路を追加することがなくな
る。
よれば、回路規模、その構成の複雑さからハードウェア
では実現困難なフィルタスイッチング補間方式(キュー
ビックフィルタ補間方式)を用い、任意比率の画素数変
換処理と走査線数変換処理をSIMD制御のリニアアレ
イ型多並列プロセッサDSPを使い、ソフトウェア処理
だけで実現可能である。また、前記ASIC等のハード
ワイアードでは実現困難であった任意画素数への変換に
も対応し、4:4:4フォーマット、4:2:2フォー
マット、4:1:1フォーマットという任意のクロマフ
ォーマットにも対応させることができる。その上、従来
のハードワイアード回路と違い、各種フォーマットやビ
ット精度についても全てソフトウェアの変更だけで対応
できるため、外部に新たに回路を追加することがなくな
る。
【0320】さらに、本発明の実施の形態によれば、リ
アルタイムに画素数及び走査線数をそれぞれ任意のサイ
ズに変換することも可能である。
アルタイムに画素数及び走査線数をそれぞれ任意のサイ
ズに変換することも可能である。
【0321】
【発明の効果】本発明においては、SIMD制御のリニ
アアレイ型多並列プロセッサを使い、ソフトウェア処理
だけで、任意比率の画素数変換や走査線数変換のための
ディジタル信号処理を実現可能とし、画素数、走査線数
の変換比率はリアルタイムに設定可能で、それぞれ独立
に設定できる。走査線数変換については、外部に置かれ
ているフィールドメモリの制御信号をもリニアアレイ型
多並列プロセッサにて計算することで、メモリコントロ
ール回路を不要としている。また、本発明においては、
例えば4:4:4フォーマットのみならず、4:2:2
フォーマットや4:1:1フォーマットのような任意の
クロマフォーマットに対応している。
アアレイ型多並列プロセッサを使い、ソフトウェア処理
だけで、任意比率の画素数変換や走査線数変換のための
ディジタル信号処理を実現可能とし、画素数、走査線数
の変換比率はリアルタイムに設定可能で、それぞれ独立
に設定できる。走査線数変換については、外部に置かれ
ているフィールドメモリの制御信号をもリニアアレイ型
多並列プロセッサにて計算することで、メモリコントロ
ール回路を不要としている。また、本発明においては、
例えば4:4:4フォーマットのみならず、4:2:2
フォーマットや4:1:1フォーマットのような任意の
クロマフォーマットに対応している。
【図1】リニアアレイ型多並列プロセッサの基本構成を
示すブロック回路図である。
示すブロック回路図である。
【図2】本発明実施の形態のリニアアレイ型多並列プロ
セッサの概略構成を示すブロック回路図である。
セッサの概略構成を示すブロック回路図である。
【図3】輝度信号についての拡大画素数変換処理の全体
の流れを示すフローチャートである。
の流れを示すフローチャートである。
【図4】輝度信号についての拡大画素数変換処理におけ
る入力スキップレジスタの画素スキップ情報と位相情報
の計算の流れを示すフローチャートである。
る入力スキップレジスタの画素スキップ情報と位相情報
の計算の流れを示すフローチャートである。
【図5】輝度信号についての拡大画素数変換処理におけ
る入力画素の近傍4画素の計算の前半部の流れを示すフ
ローチャートである。
る入力画素の近傍4画素の計算の前半部の流れを示すフ
ローチャートである。
【図6】輝度信号についての拡大画素数変換処理におけ
る入力画素の近傍4画素の計算の後半部の流れを示すフ
ローチャートである。
る入力画素の近傍4画素の計算の後半部の流れを示すフ
ローチャートである。
【図7】輝度信号の拡大画素数変換の動作説明に用いる
図である。
図である。
【図8】輝度信号についての縮小画素数変換処理の全体
の流れを示すフローチャートである。
の流れを示すフローチャートである。
【図9】輝度信号についての縮小画素数変換処理におけ
る出力スキップレジスタの画素スキップ情報と位相情報
の計算の流れを示すフローチャートである。
る出力スキップレジスタの画素スキップ情報と位相情報
の計算の流れを示すフローチャートである。
【図10】輝度信号についての縮小画素数変換処理にお
ける入力画素の近傍4画素の計算の前半部の流れを示す
フローチャートである。
ける入力画素の近傍4画素の計算の前半部の流れを示す
フローチャートである。
【図11】輝度信号の縮小画素数変換の動作説明に用い
る図である。
る図である。
【図12】4:2:2フォーマットのクロマ信号の画素
数変換処理の全体の流れを示すフローチャートである。
数変換処理の全体の流れを示すフローチャートである。
【図13】4:2:2フォーマットのクロマ信号の拡大
画素数変換処理におけるフラグレジスタの計算の流れを
示すフローチャートである。
画素数変換処理におけるフラグレジスタの計算の流れを
示すフローチャートである。
【図14】4:2:2フォーマットのクロマ信号の拡大
(縮小)画素数変換処理におけるクロマ信号の直線補間
処理の前段の流れを示すフローチャートである。
(縮小)画素数変換処理におけるクロマ信号の直線補間
処理の前段の流れを示すフローチャートである。
【図15】4:2:2フォーマットのクロマ信号の拡大
(縮小)画素数変換処理におけるクロマ信号の直線補間
処理の中段の流れを示すフローチャートである。
(縮小)画素数変換処理におけるクロマ信号の直線補間
処理の中段の流れを示すフローチャートである。
【図16】4:2:2フォーマットのクロマ信号の拡大
(縮小)画素数変換処理におけるクロマ信号の直線補間
処理の後段の流れを示すフローチャートである。
(縮小)画素数変換処理におけるクロマ信号の直線補間
処理の後段の流れを示すフローチャートである。
【図17】4:2:2フォーマットのクロマ信号の拡大
画素数変換処理におけるフラグレジスタの計算の流れを
示すフローチャートである。
画素数変換処理におけるフラグレジスタの計算の流れを
示すフローチャートである。
【図18】4:2:2フォーマットから4:4:4フォ
ーマットに変換してクロマ信号の画素数変換処理を行う
際の全体の流れを示すフローチャートである。
ーマットに変換してクロマ信号の画素数変換処理を行う
際の全体の流れを示すフローチャートである。
【図19】4:2:2フォーマットから4:4:4フォ
ーマットへの変換の具体的な説明に用いる図である。
ーマットへの変換の具体的な説明に用いる図である。
【図20】4:2:2フォーマットから4:4:4フォ
ーマットへのフォーマット変換の流れを示すフローチャ
ートである。
ーマットへのフォーマット変換の流れを示すフローチャ
ートである。
【図21】4:1:1フォーマットのクロマ信号の画素
数変換処理を行う際の全体の流れを示すフローチャート
である。
数変換処理を行う際の全体の流れを示すフローチャート
である。
【図22】4:1:1フォーマットから4:2:2フォ
ーマットへのフォーマット変換の流れの前段を示すフロ
ーチャートである。
ーマットへのフォーマット変換の流れの前段を示すフロ
ーチャートである。
【図23】4:1:1フォーマットから4:2:2フォ
ーマットへのフォーマット変換の流れの中段を示すフロ
ーチャートである。
ーマットへのフォーマット変換の流れの中段を示すフロ
ーチャートである。
【図24】4:1:1フォーマットから4:2:2フォ
ーマットへのフォーマット変換の流れの後段を示すフロ
ーチャートである。
ーマットへのフォーマット変換の流れの後段を示すフロ
ーチャートである。
【図25】4:1:1フォーマットの画素数変換時のロ
ーカルメモリの内容説明に用いる前半部の図である。
ーカルメモリの内容説明に用いる前半部の図である。
【図26】4:1:1フォーマットの画素数変換時のロ
ーカルメモリの内容説明に用いる後半部の図である。
ーカルメモリの内容説明に用いる後半部の図である。
【図27】4:1:1フォーマットから4:2:2フォ
ーマットへのフォーマット変換時に使用するFIRフィ
ルタの構成を示す回路図である。
ーマットへのフォーマット変換時に使用するFIRフィ
ルタの構成を示す回路図である。
【図28】任意比率の画素数変換処理と走査線数変換処
理を行うための構成とリニアアレイ型多並列プロセッサ
内部のブロック分けされた処理を示す図である。
理を行うための構成とリニアアレイ型多並列プロセッサ
内部のブロック分けされた処理を示す図である。
【図29】走査線数変換処理の前段の流れを示すフロー
チャートである。
チャートである。
【図30】走査線数変換処理の中段の流れを示すフロー
チャートである。
チャートである。
【図31】走査線数変換処理の後段の流れを示すフロー
チャートである。
チャートである。
【図32】輝度信号の拡大ライン数変換の動作説明に用
いる図である。
いる図である。
【図33】輝度信号の拡大ライン数変換の動作説明にお
けるローカルメモリの内容を示した図である。
けるローカルメモリの内容を示した図である。
【図34】輝度信号の縮小ライン数変換の動作説明に用
いる図である。
いる図である。
【図35】輝度信号の縮小ライン数変換の動作説明にお
けるローカルメモリの内容を示した図である。
けるローカルメモリの内容を示した図である。
【図36】2:3拡大画素数変換の原理説明に用いる図
である。
である。
【図37】キュービック関数の説明に用いる図である。
【図38】3:2縮小画素数変換の原理説明に用いる図
である。
である。
【図39】従来の画素数変換装置のハードウェア構成を
示すブロック回路図である。
示すブロック回路図である。
【図40】従来のハードウェア構成による画素数変換装
置における2:3拡大画素数変換の動作説明に用いる図
である。
置における2:3拡大画素数変換の動作説明に用いる図
である。
【図41】従来のハードウェア構成による画素数変換装
置における3:2縮小画素数変換の動作説明に用いる図
である。
置における3:2縮小画素数変換の動作説明に用いる図
である。
【図42】2:3拡大ライン数変換の原理説明に用いる
図である。
図である。
【図43】3:2縮小ライン数変換の原理説明に用いる
図である。
図である。
【図44】従来の走査線数変換装置のハードウェア構成
を示すブロック回路図である。
を示すブロック回路図である。
【図45】従来のハードウェア構成による走査線数変換
装置における2:3拡大ライン数変換の動作説明に用い
る図である。
装置における2:3拡大ライン数変換の動作説明に用い
る図である。
【図46】従来のハードウェア構成による走査線数変換
装置における3:2縮小ライン数変換の動作説明に用い
る図である。
装置における3:2縮小ライン数変換の動作説明に用い
る図である。
【図47】4:4:4フォーマット構造を示す図であ
る。
る。
【図48】4:2:2フォーマット構造を示す図であ
る。
る。
【図49】4:1:1フォーマット構造を示す図であ
る。
る。
【図50】4:1:1フォーマットから4:2:2フォ
ーマットへの変換を示す図である。
ーマットへの変換を示す図である。
1 リニアアレイ型多並列プロセッサ、 10 要素プ
ロセッサ、 11 入力レジスタ、 12 入力スキッ
プレジスタ、 13 出力レジスタ、 14出力スキッ
プレジスタ、 15 ローカルメモリ、 16 演算処
理部、 50データ入力端子、 51 フィールドメモ
リ、 52 縮小画素数変換用出力スキップ画素計算
部、 53 拡大画素数変換用入力スキップ画素計算
部、54画素数キュービック補間演算処理部、 55
画素数変換用画素位相計算部、56 ディレイライン、
57 走査線数変換用キュービック補間演算処理部、
58、 縮小走査線数変換用ライン位相計算部、 5
9 ライン位相用レジスタ、 60 出力スキップライ
ン計算部、 61 出力スキップライン用レジスタ、
62 拡大走査線数変換用ライン位相計算部、 63
入力スキップライン計算部、 64 フィールドメモ
リ、 65 データ出力端子、 71 画素数変換処理
部、 72 リニアアレイ型多並列プロセッサ
ロセッサ、 11 入力レジスタ、 12 入力スキッ
プレジスタ、 13 出力レジスタ、 14出力スキッ
プレジスタ、 15 ローカルメモリ、 16 演算処
理部、 50データ入力端子、 51 フィールドメモ
リ、 52 縮小画素数変換用出力スキップ画素計算
部、 53 拡大画素数変換用入力スキップ画素計算
部、54画素数キュービック補間演算処理部、 55
画素数変換用画素位相計算部、56 ディレイライン、
57 走査線数変換用キュービック補間演算処理部、
58、 縮小走査線数変換用ライン位相計算部、 5
9 ライン位相用レジスタ、 60 出力スキップライ
ン計算部、 61 出力スキップライン用レジスタ、
62 拡大走査線数変換用ライン位相計算部、 63
入力スキップライン計算部、 64 フィールドメモ
リ、 65 データ出力端子、 71 画素数変換処理
部、 72 リニアアレイ型多並列プロセッサ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 FI H04N 9/64 G06F 15/66 355D (72)発明者 中村 憲一郎 東京都品川区北品川6丁目7番35号 ソニ ー株式会社内
Claims (26)
- 【請求項1】 ディジタル化された2次元画像の1次元
方向の各画素に対応して配置すると共に上記1次元方向
の各画素データが時系列に順次入力する複数の要素プロ
セッサと、各要素プロセッサを共通に制御するための制
御手段とを備える画像信号処理装置であって、 上記各要素プロセッサは、輝度及び色差の画素データを
一時的に保存する一時保存手段と、輝度及び色差の入力
画素データを格納して上記一時保存手段に転送する入力
画素データ格納手段と、少なくとも輝度の画素の属性を
表す画素属性情報を格納する画素属性情報格納手段と、
輝度及び色差の画素データをスキップさせる画素スキッ
プ情報を格納する画素スキップ情報格納手段と、上記画
素属性情報に基づいて上記輝度及び色差の入力画素デー
タ又は近傍の要素プロセッサの輝度及び色差の画素デー
タを用いた所定の演算を行い得られた画素データを上記
一時保存手段に保存する算術演算手段と、上記一時保存
手段から取り出された輝度及び色差の画素データを格納
して出力する出力画素データ格納手段と、を有してなる
ことを特徴とする画像信号処理装置。 - 【請求項2】 上記各要素プロセッサでは、4:4:4
フォーマットの輝度及び色差の画素データに対してそれ
ぞれ同一の処理を行うことを特徴とする請求項1記載の
画像信号処理装置。 - 【請求項3】 上記各要素プロセッサの上記算術演算手
段では、4:2:2フォーマットの上記輝度の画素デー
タに対して近傍4画素の値を用いた補間演算を行い、上
記色差の画素データに対して近傍画素の値を用いた直線
補間演算を行うことを特徴とする請求項1記載の画像信
号処理装置。 - 【請求項4】 上記各要素プロセッサは、4:2:2フ
ォーマットの色差の画素データを4:4:4フォーマッ
トに変換するためのフォーマット変換手段を備え、 各要素プロセッサは、上記4:4:4フォーマットの輝
度及び色差の画素データに対して同一の処理を行う、 ことを特徴とする請求項1記載の画像信号処理装置。 - 【請求項5】 上記各要素プロセッサは4:1:1フォ
ーマットの色差の画素データを4:2:2フォーマット
に変換するためのフォーマット変換手段を備え、 上記各要素プロセッサの上記算術演算手段では、上記
4:2:2フォーマットの輝度の画素データに対して近
傍4画素の値を用いた補間演算を行い、上記色差の画素
データに対して近傍画素の値を用いた直線補間演算を行
うことを特徴とする請求項1記載の画像信号処理装置。 - 【請求項6】上記各要素プロセッサは、4:1:1フォ
ーマットの色差の画素データを4:4:4フォーマット
に変換するためのフォーマット変換手段を備え、 各要素プロセッサでは、上記4:4:4フォーマットの
輝度及び色差の画素データに対して同一の処理を行う、 ことを特徴とする請求項1記載の画像信号処理装置。 - 【請求項7】 上記各要素プロセッサの入力画素データ
格納手段は、上記画素スキップ情報格納手段が格納する
上記画素スキップ情報に基づいて、上記入力画素データ
を離散的或いは連続的に格納することを特徴とする請求
項1記載の画像信号処理装置。 - 【請求項8】 上記各要素プロセッサの出力画素データ
格納手段は、上記画素スキップ情報格納手段が格納する
画素スキップ情報に基づいて、上記一時記憶手段からの
画素データを離散的或いは連続的に格納することを特徴
とする請求項1記載の画像信号処理装置。 - 【請求項9】 上記制御手段は、上記出力画素データ格
納手段から出力する画素データのレートを、上記入力画
素データ格納手段に入力する画素データのレートとは独
立に制御することを特徴とする請求項1記載の画像信号
処理装置。 - 【請求項10】 上記各要素プロセッサは、上記画素属
性情報を生成する画素属性情報生成手段を備えることを
特徴とする請求項1記載の画像信号処理装置。 - 【請求項11】 ディジタル化された2次元画像の1次
元方向の各画素に対応して配置すると共に上記1次元方
向の各画素データが時系列に順次入力する複数の要素プ
ロセッサと、各要素プロセッサを共通に制御するための
制御手段とを備える画像信号処理装置であって、 1次元方向に配置された要素プロセッサへの入力部及び
/又は出力部にて上記2次元画像データを格納するため
の2次元画像データ格納手段を備え、 上記要素プロセッサは、輝度及び色差の画素データを走
査線毎に一時的に保存する走査線データ一時保存手段
と、輝度及び色差の入力走査線データを格納して上記走
査線データ一時保存手段に転送する入力走査線データ格
納手段と、少なくとも輝度の画素からなる走査線の属性
を表す走査線属性情報を格納する走査線属性情報格納手
段と、上記走査線データをスキップさせる走査線スキッ
プ情報を格納する走査線スキップ情報格納手段と、上記
走査線属性情報に基づいて走査線データ又は近傍の要素
プロセッサの走査線データを用いた所定の演算を用い得
られた走査線データを上記走査線データ一時保存手段に
保存する垂直方向算術演算手段と、上記走査線データ一
時保存手段から取り出された走査線データを格納して出
力する出力走査線データ格納手段とを有し、 上記走査線スキップ情報に基づいて、上記2次元画像デ
ータ格納手段へのデータ格納或いは上記2次元画像デー
タ格納手段からのデータ取り出しを制御することによ
り、走査線数の拡大或いは縮小を行うことを特徴とする
画像信号処理装置。 - 【請求項12】 上記要素プロセッサは、上記走査線属
性情報に基づいて、上記2次元画像データ格納手段への
データ格納と上記2次元画像データ格納手段からのデー
タ取り出しとを制御する上記スキップ走査線情報を決定
するスキップ走査線算術演算手段を備えることを特徴と
する請求項11記載の画像信号処理装置。 - 【請求項13】 上記走査線スキップ情報格納手段は上
記走査線スキップ情報を上記走査線数の拡大用と縮小用
とで独立に格納し、上記走査線属性情報格納手段は上記
走査線属性情報を上記走査線数の拡大用と縮小用とで独
立に格納することで、縮小から拡大までの走査線数変換
をリアルタイムに行うことを特徴とする請求項11記載
の画像信号処理装置。 - 【請求項14】 上記要素プロセッサは、輝度及び色差
の画素データを格納して一時的に保存する画素データ一
時保存手段と、輝度及び色差の入力画素データを格納し
て上記画素データ一時保存手段に転送する入力画素デー
タ格納手段と、少なくとも輝度の画素の属性を表す画素
属性情報を格納する画素属性情報格納手段と、輝度及び
色差の入力画素データをスキップさせる入力画像スキッ
プ情報と、輝度及び色差の出力画素データをスキップさ
せる出力画素スキップ情報とをそれぞれ格納する画素ス
キップ情報格納手段と、上記画素属性情報に基づいて上
記輝度及び色差の入力画素データ又は近傍の要素プロセ
ッサの輝度及び色差の画素データを用いた所定の演算を
行い得られた画素データを上記画素データ一時保存手段
に保存する水平方向算術演算手段と、上記画素データ一
時保存手段から取り出された輝度及び色差の画素データ
を格納して出力する出力画素データ格納手段とを有し、
画素数の拡大或いは縮小をも行うことを特徴とする請求
項11記載の画像信号処理装置。 - 【請求項15】 上記画素属性情報と上記入力画素スキ
ップ情報と上記出力画素スキップ情報とを1走査線時間
毎に設定して、リアルタイムに拡大又は縮小の画素数変
換を行うことを特徴とする請求項14記載の画像信号処
理装置。 - 【請求項16】 上記制御手段は、上記要素プロセッサ
を入力画像の一走査線毎に走査線数変換用と画素数変換
用に切り替え制御することを特徴とする請求項14記載
の画像信号処理装置。 - 【請求項17】 上記画素属性情報と上記画素スキップ
情報と上記走査線スキップ情報とをそれぞれ独立に設定
することにより、水平方向と垂直方向とでそれぞれ独立
に拡大或いは縮小を行うことを特徴とする請求項14記
載の画像信号処理装置。 - 【請求項18】 上記要素プロセッサの入力部に配置さ
れた2次元画像データ格納手段の入力画像データレート
を、上記要素プロセッサの出力部に配置された2次元画
像データ格納手段の出力画像データレートとは独立に制
御することを特徴とする請求項11記載の画像信号処理
装置。 - 【請求項19】 上記各要素プロセッサでは、4:4:
4フォーマットの輝度及び色差の画素データに対してそ
れぞれ同一の処理を行うことを特徴とする請求項14記
載の画像信号処理装置。 - 【請求項20】 上記各要素プロセッサの上記水平方向
算術演算手段では、4:2:2フォーマットの上記輝度
の画素データに対して近傍4画素の値を用いた補間演算
を行い、上記色差の画素データに対して近傍画素の値を
用いた直線補間演算或いは最近傍画素の値をそのまま補
間する処理を行うことを特徴とする請求項14記載の画
像信号処理装置。 - 【請求項21】 上記各要素プロセッサの上記垂直方向
算術演算手段では、4:2:2フォーマットの上記輝度
の画素データに対して近傍4ラインの値を用いた補間演
算を行い、上記色差の画素データに対して近傍ラインの
値を用いた直線補間演算或いは最近傍画素の値をそのま
ま補間する処理を行うことを特徴とする請求項14記載
の画像信号処理装置。 - 【請求項22】 上記各要素プロセッサは、4:2:2
フォーマットの色差の画素データを4:4:4フォーマ
ットに変換するためのフォーマット変換手段を備え、 各要素プロセッサは、上記4:4:4フォーマットの輝
度及び色差の画素データに対して同一の処理を行うこと
を特徴とする請求項14記載の画像信号処理装置。 - 【請求項23】 上記各要素プロセッサは、4:1:1
フォーマットの色差の画素データを4:2:2フォーマ
ットに変換するためのフォーマット変換手段を備え、 上記各要素プロセッサの水平方向算術演算手段では、上
記4:2:2フォーマットの輝度の画素データに対して
近傍4画素の値を用いた補間演算を行い、上記色差の画
素データに対して近傍画素の直線補間或いは最近傍画素
の値をそのまま補間する処理を行うことを特徴とする請
求項14記載の画像信号処理装置。 - 【請求項24】 上記各要素プロセッサの入力画素デー
タ格納手段は、上記画素スキップ情報格納手段が格納す
る上記画素スキップ情報に基づいて、上記入力画素デー
タを離散的或いは連続的に格納することを特徴とする請
求項14記載の画像信号処理装置。 - 【請求項25】 上記出力画素データ格納手段から出力
する画像のレートを、上記入力画素データ格納手段に入
力する画素データのレートとは独立に制御することを特
徴とする請求項14記載の画像信号処理装置。 - 【請求項26】 上記各要素プロセッサは、上記画素属
性情報を生成する画素属性情報生成手段と、上記走査線
属性情報を生成する走査線属性情報生成手段とを備える
ことを特徴とする請求項14記載の画像信号処理装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9044471A JPH10191392A (ja) | 1996-10-29 | 1997-02-27 | 画像信号処理装置 |
US08/958,545 US6088062A (en) | 1996-10-29 | 1997-10-27 | Picture signal processing apparatus |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8-287173 | 1996-10-29 | ||
JP28717396 | 1996-10-29 | ||
JP9044471A JPH10191392A (ja) | 1996-10-29 | 1997-02-27 | 画像信号処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10191392A true JPH10191392A (ja) | 1998-07-21 |
Family
ID=26384398
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9044471A Withdrawn JPH10191392A (ja) | 1996-10-29 | 1997-02-27 | 画像信号処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10191392A (ja) |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP2011154587A (ja) * | 2010-01-28 | 2011-08-11 | Toshiba Corp | 映像信号処理装置及び映像信号処理方法 |
JP2014007529A (ja) * | 2012-06-22 | 2014-01-16 | Canon Inc | 画像処理装置及びその制御方法、コンピュータプログラム |
-
1997
- 1997-02-27 JP JP9044471A patent/JPH10191392A/ja not_active Withdrawn
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040511 |