JPH10191392A - 画像信号処理装置 - Google Patents

画像信号処理装置

Info

Publication number
JPH10191392A
JPH10191392A JP9044471A JP4447197A JPH10191392A JP H10191392 A JPH10191392 A JP H10191392A JP 9044471 A JP9044471 A JP 9044471A JP 4447197 A JP4447197 A JP 4447197A JP H10191392 A JPH10191392 A JP H10191392A
Authority
JP
Japan
Prior art keywords
pixel
input
pixel data
data
format
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP9044471A
Other languages
English (en)
Inventor
Mamoru Kano
護 加納
Masuyoshi Kurokawa
益義 黒川
Seiichiro Iwase
清一郎 岩瀬
Kenichiro Nakamura
憲一郎 中村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP9044471A priority Critical patent/JPH10191392A/ja
Priority to US08/958,545 priority patent/US6088062A/en
Publication of JPH10191392A publication Critical patent/JPH10191392A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T3/00—Geometric image transformations in the plane of the image
    • G06T3/40—Scaling of whole images or parts thereof, e.g. expanding or contracting
    • G06T3/4007—Scaling of whole images or parts thereof, e.g. expanding or contracting based on interpolation, e.g. bilinear interpolation

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Image Processing (AREA)
  • Color Television Systems (AREA)
  • Transforming Electric Information Into Light Information (AREA)
  • Processing Of Color Television Signals (AREA)
  • Details Of Television Scanning (AREA)
  • Editing Of Facsimile Originals (AREA)

Abstract

(57)【要約】 【課題】 任意のクロマフォーマットに対応した任意比
率の画素数変換及び走査線数を可能にする。 【解決手段】 ＳＩＭＤ制御のリニアアレイ型多並列プ
ロセッサ１を使い、ソフトウェア処理だけで任意比率の
画素数変換処理を行う。このとき、４：４：４フォーマ
ットの場合は、輝度及びクロマに対してそれぞれ同一の
画素数変換を行う。４：２：２フォーマットの場合は、
輝度信号に対してキュービック補間を行い、クロマ信号
に対して直線補間を行って画素数変換を行うか、また
は、４：４：４フォーマットに変換して上記同様の画素
数変換を行う。４：１：１フォーマットの場合は、４：
２：２フォーマットに変換して上記同様の画素数変換処
理を行うか、または４：２：２フォーマットに変換した
ものを更に４：４：４に変換して上記同様の画素数変換
処理を行う。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、画素数変換処理や
走査線変換等の画像信号処理を行う画像信号処理装置に
関する。
【０００２】
【従来の技術】近年になって、半導体技術、半導体の処
理スピード性能の向上により、映像信号のディジタル信
号処理が行われるようになってきた。また、最近では画
像表示装置も従来のブラウン管に代わり、ＬＣＤ（Liqu
id Crystal Display：液晶ディスプレイ）表示装置やプ
ラズマディスプレイ装置等に代表される固定画素表示装
置が広く普及しつつある。
【０００３】また、最近は、いわゆるＮＴＳＣ(Nationa
l Television System Committee)信号、ＰＡＬ(Phase A
lternation by Line)信号などの標準テレビジョン放送
方式のみならず、ＨＤＴＶ(High Definition Televisio
n)信号や、ＶＧＡ(Video Graphics Array)信号、ＳＶＧ
Ａ(Super VGA)信号、ＸＶＧＡ(extended VGA)信号など
様々なフォーマットの信号を表示できることが求められ
ている。
【０００４】これら様々なフォーマットでは、それぞれ
扱う画素数がまちまちである。このようなそれぞれ画素
数が異なる各種のフォーマットの映像信号を表示する場
合、上記ブラウン管等のアナログ表示デバイスであれ
ば、１走査線時間当たりの画素数に応じて電子ビームの
偏向速度を変えてやれば済む。
【０００５】しかし、上記固定画素表示装置において
は、扱える画素数が固定しているため、上述のブラウン
管の場合のような従来のアナログ技術は使えない。その
ため、これら様々なフォーマットの信号を上述のような
固定画素表示装置に対して表示させるためには、ディジ
タル信号処理による任意の画素数変換、或いは走査線数
変換が不可欠である。
【０００６】上述の画素数変換処理について、以下にそ
の概要を説明する。
【０００７】画素数変換処理とは、１走査線期間におい
て入力画素数に対して出力画素数を所望の画素数に増減
する処理であり、例えば入出力のサンプリング周波数が
同じであるとした場合に、画素数を増加させたならば入
力画像の拡大処理（拡大画素数変換処理）となり、逆に
画素数を減少させたならば入力画像の縮小処理（縮小画
素数変換処理）となる。別の言い方として、画素数では
なく、入出力の画素と画素のサンプリングという点でと
らえれば、元々あるサンプリング点のデータから、元々
のサンプリング位置とは異なる点のデータを作り出すこ
とになり、この異なる点のデータを、入力された画素デ
ータから補間により補間画素を生成することに相当す
る。
【０００８】この補間方法には様々な方法があり、大き
く分けて以下の３つの方法が知られている。
【０００９】１．ニアリストネイバー補間法 この方法は入力画素の画素データから画素数変換後の画
素の位置に最も近い位置にあるデータを拾い出すやり方
であり、ハードウェア構成は極めて簡単なロジック演算
で実現できる。しかし、変換後の画質はかなり悪化す
る。縮小時は細い線が消えてしまったり、小さい図形が
ゆがみ、拡大時には周辺部にギザギザが発生したりす
る。
【００１０】２．バイリニア補間法 この方法は、入力画素の画素データから画素数変換後の
画素の位置に最も近い位置にある２点のデータを拾い出
し、その２点のデータから線形補間するというもので、
上記ニアリストネイバー補間法よりは画質の劣化が少な
い。しかし、２：１以下に縮小するといわゆるピクセル
ドロップアウトという現象が発生し、画質は一気に悪化
する。また、この手法は、緩やかなローパスフィルタを
施していることになるため、エッジ部分は特にそうであ
るが、全体的にぼけた画質になる。また、ハードウェア
的にはニアレストネイバー補間法に比較すれば一気に複
雑になる。
【００１１】３．フィルタスイッチング補間法 この方法は、高画質の画像信号処理に用いられ、サイズ
の変換比に合わせたＦＩＲフィルタ（例えばフィニット
レスポンスフィルタ等）のディジタルフィルタを使って
変換する方法である。しかし、この方法をハードウェア
で構成しようとすると、飛躍的に複雑で、大規模なもの
になるため、バイリニア補間法で行うのがほとんどであ
る。
【００１２】以下では、フィルタスイッチング補間法の
一例として、後述するキュービック補間関数を用いた補
間法について説明する。
【００１３】先ず、例えば入力画素２個に対して出力画
素３個を作り出すような２：３拡大画素数変換の原理に
ついて説明する。
【００１４】図３６には上記２：３拡大画素数変換の原
理を説明するための図を示す。なお、この図３６では、
各入力画素の値をそれぞれＲi-1，Ｒi，Ｒi+1，Ｒi+2，
Ｒi+3，・・・とし、各出力画素の値をそれぞれＱj，Ｑ
j+1，Ｑj+2，Ｑj+3，・・・として表している。また、
図３６の中のＰ1，Ｐ2，Ｐ3，Ｐ1，・・・は、入力画素
と出力画素の位相のずれ（位相情報）を表している。
【００１５】ここで、上記２：３拡大画素数変換におい
ては、この図３６のように入力画素２個に対して出力画
素３個を作り出すようにしており、入力画素と出力画素
の関係は、出力画素の値がその近傍の入力画素から計算
されるという関係になっている。上記出力画素を生成す
るための上記近傍範囲としてどのくらいまでの範囲を使
用するか、或いは入力画素から補間により出力画素を計
算する際の各係数の値としてどのような係数値を使用す
るかなどにより、様々な補間法が存在するが、以下の説
明では、上記近傍範囲として４点（４画素）分の範囲か
ら補間するキュービック補間を例に挙げている。
【００１６】上記キュービック補間にて使用されるキュ
ービック補間関数Ｃｕｂ(x)を図３７に示し、その関数
式を式（１）に示す。ただし、式（１）に示されるキュ
ービック補間関数の横軸は原画像をディジタル信号にサ
ンプリングする際のサンプリング間隔で正規化されてい
るものとする。
【００１７】 Ｃｕｂ(x)＝｜ｘ｜3−２｜ｘ｜2＋１ （｜ｘ｜≦１の時） Ｃｕｂ(x)＝−｜ｘ｜3＋５｜ｘ｜2−８｜ｘ｜＋４ （１＜｜ｘ｜≦２の時） Ｃｕｂ(x)＝０ （２＜｜ｘ｜の時） ・・・（１） 拡大画素数変換の場合、各出力画素の補間値は、入力画
素のサンプリング値とキュービック関数との畳み込み演
算で表され、出力画素の補間値は次式（２）のように表
すことができる。 Qj＝Cub(x11)＊Ri-1＋Cub(x12)＊Ri＋Cub(x13)＊Ri+1＋Cub(x14)＊Ri+2 Qj+1＝Cub(x21)＊Ri-1＋Cub(x22)＊Ri＋Cub(x23)＊Ri+1＋Cub(x24)＊Ri+2 Qj+2＝Cub(x31)＊Ri＋Cub(x32)＊Ri+2＋Cub(x33)＊Ri+2＋Cub(x34)＊Ｒｉ＋３ ・・・（２） この式（２）の各係数Ｃｕｂ（ｘ）は前記キュービック
補間関数から計算される値であり、これは、求めるべき
出力画素が入力画素に対して、どれだけずれているかを
示す位相から計算される。例えば、図３６に示す２：３
の拡大画素数変換の場合、上記Ｑjの出力画素の位相は
その近傍の入力画素（例えばＲiの入力画素）の位相と
一致しているのでその位相情報Ｐ1はゼロとなり、同様
に上記Ｑj+1の出力画素の位相はその近傍の入力画素
（例えばＲiの入力画素）の位相から２／３ずれている
のでその位相情報Ｐ2は２／３となり、上記Ｑj+2の出力
画素の位相はその近傍の入力画素（例えばＲi+1の入力
画素）の位相から１／３ずれているのでその位相情報Ｐ
3は１／３となるので、上記式（２）は式（３）のよう
に書き換えることができる。
【００１８】 Qj＝Cub(-1)＊Ri-1＋Cub(0)＊Ri＋Cub(1)＊Ri+1＋Cub(2)＊Ri+2 Qj+1＝Cub(-5/3)＊Ri-1＋Cub(-2/3)＊Ri＋Cub(1/3)＊Ri+1＋Cub(4/3)＊Ri+2 Qj+2＝Cub(-4/3)＊Ri＋Cub(-1/3)＊Ri+1＋Cub(2/3)＊Ri+2＋Cub(5/3)＊Ri+3 ・・・（３） 上記Ｃｕｂ(x)及び入力画素の各値Ｒi-1、Ｒi、Ｒi+1、
Ｒi+2はそれぞれ既知の値であるので、この式（３）か
ら各出力画素の補間データが計算できる。例えば、上記
Ｑjの出力画素に限って言えば、前記式（１）より、Ｃ
ｕｂ(-1)＝０、Ｃｕｂ(0)＝１、Ｃｕｂ(1)＝０、Ｃｕｂ
(2)＝０なので、 Ｑj＝０＊Ｒi-1＋１＊Ｒi＋０＊Ｒi+1＋０＊Ｒi+2＝Ｒi ・・・（４） となり、入力画素の値そのものとなる。
【００１９】以上、２：３拡大画素数変換の場合を例に
とって説明したが、任意の拡大比率でも同様であり、出
力画素の位相さえわかれば、その位相によって式（１）
からキュービック関数の各係数を求め、補間画素近傍の
入力画素４点と畳み込み演算を行えばよい。
【００２０】次に、例えば入力画素３個に対して出力画
素２個を作り出すような３：２縮小画素数変換の原理に
ついて説明する。
【００２１】図３８には上記３：２縮小画素数変換の原
理を説明するための図を示す。なお、この図３８におい
ても前記図３６と同様に、各入力画素の値をそれぞれＲ
i-1，Ｒi，Ｒi+1，Ｒi+2，Ｒi+3，・・・とし、各出力
画素の値をそれぞれＱj，Ｑj+1，Ｑj+2，・・・として
表している。また、図３８の中のＰ1，Ｐ2，Ｐ1，・・
・も、入力画素と出力画素の位相のずれ（画素位相情
報）を表している。
【００２２】ここで、上記３：２縮小画素数変換におい
ても、前記拡大画素数変換同様に入力画素と出力画素の
関係は、出力画素の値がその近傍の入力画素から計算さ
れるという関係になっている。この３：２縮小画素数変
換でも、上述同様に出力画素（補間画素）をその近傍の
入力画素４点から補間により計算するキュービック補間
を例に挙げて説明する。
【００２３】すなわちこの図３８の縮小画素数変換の場
合、各出力画素の補間値（例えばＱj、Ｑj+1）の補間式
は、以下の式（５）のようになる。
【００２４】 Qj＝Cub(x11)＊Ri-1＋Cub(x12)＊Ri＋Cub(x13)＊Ri+1＋Cub(x14)＊Ri+2 Qj+1＝Cub(x21)＊Ri＋Cub(x22)＊Ri+1＋Cub(x23)＊Ri+2＋Cub(x24)＊Ri+3 ・・・（５） 当該縮小画素変換においても、上記式（５）の各係数Ｃ
ｕｂ(x)は前記キュービック関数から計算される値であ
り、これは、求めるべき出力画素が入力画素に対し、ど
れだけずれているかを示す位相から計算される。上記図
３８に示す３：２縮小画素数変換の場合、上記Ｑjの出
力画素の位相はその近傍の入力画素（例えばＲiの入力
画素）の位相と一致しているのでその画素位相情報Ｐ1
はゼロとなり、同様に上記Ｑj+1の出力画素の位相はそ
の近傍の入力画素（例えばＲi+1の入力画素）の位相か
ら１／２ずれているのでその画素位相情報Ｐ2は１／２
となるので、上記式（５）は式（６）のように書き換え
ることができる。
【００２５】 Qj＝Cub(-1)＊Ri-1＋Cub(0)＊Ri＋Cub(1)＊Ri+1＋Cub(2)＊Ri+2 Qj+1＝Cub(-3/2)＊Ri＋Cub(-1/2)＊Ri+1＋Cub(1/2)＊Ri+2＋Cub(3/2)＊Ri+3 ・・・（６） 上記Ｃｕｂ(x)及び入力画素の各値Ｒi-1、Ｒi、Ｒi+1、
Ｒi+2、・・・はそれぞれ既知の値であるので、この式
（６）から各出力画素の補間データが計算できる。例え
ば、上記Ｑjの出力画素に限って言えば、前記式（１）
より、Ｃｕｂ(-1)＝０、Ｃｕｂ(0)＝１、Ｃｕｂ(1)＝
０、Ｃｕｂ(2)＝０なので、 Ｑj＝０＊Ｒi-1＋１＊Ｒi＋０＊Ｒi+1＋０＊Ｒi+2＝Ｒi ・・・（７） となり、入力画素の値そのものとなる。
【００２６】以上、３：２縮小画素数変換の場合を例に
とって説明したが、任意の縮小比率でも同様であり、出
力画素の位相さえわかれば、その位相によって前記式
（１）からキュービック関数の各係数を求め、補間画素
近傍の入力４点と畳み込み演算を行えばよい。
【００２７】従来は、上述したような画素数変換を、例
えば図３９に示すようなハードワイアードな構成で実現
している。なお、ここでは画像信号を輝度信号に限定し
て説明しており、クロマ信号についての説明は後述す
る。
【００２８】この図３９に示す構成において、直列接続
されたレジスタ１０１〜１０４は、それぞれ供給された
データを１サンプル分づつ遅延するものであり、したが
って、これらレジスタにより４段のシフトレジスタが構
成されている。これらレジスタ１０１〜１０４では、入
力シフトコントロール信号ＩＥが“Ｈ”レベルのとき
に、入力端子１００から供給された入力画素データを順
次遅延させて、それぞれ１サンプリングシフトした画像
データを出力する。一方、これらレジスタ１０１〜１０
４において、入力シフトコントロール信号ＩＥが“Ｌ”
レベルの場合にはシフトせず前の値を保持する。上記各
レジスタ１０１〜１０４にてそれぞれシフトされて得ら
れた各画像データは、それぞれ対応する乗算器１１１〜
１１４に送られる。
【００２９】また、キュービック係数発生器１０５は、
画素毎にキュービック係数Ｃ1〜Ｃ4を発生し、これらキ
ュービック係数Ｃ1〜Ｃ4をそれぞれ対応する乗算器１１
１〜１１４に対して乗算係数として供給する。したがっ
て、これら乗算器１１１〜１１４では、上記キュービッ
ク係数発生器１０５で発生したキュービック係数と、上
記各シフトレジスタ１０１〜１０４にてそれぞれシフト
された入力画素データとをかけ算する。この乗算器１１
１〜１１４の乗算結果は、加算器１０７により加算さ
れ、ＦＩＦＯ（先入れ先出し）メモリ１０８に入力され
る。ただし、このメモリ１０８は１次元画素の記憶素
子、例えばラインメモリ等でよい。
【００３０】当該ＦＩＦＯメモリ１０８は、縮小画素数
変換処理の場合に画素データを飛び飛びに出力するため
に設けられているものであり、当該縮小画素数変換の場
合にコントローラ１０６から供給される出力スキップ画
素コントロール信号ＳＣに基づいて飛び飛びに画素デー
タをスキップして、出力端子１０９に出力する。なお、
ＦＩＦＯメモリ１０８は、拡大画素数変換処理の場合に
は単なるＦＩＦＯメモリとして用い、単なるディレイ素
子でしかない。
【００３１】コントローラ１０６は、拡大或いは縮小画
素数変換を行う際の変換比率に基づいて、出力ポートメ
モリである上記ＦＩＦＯメモリ１０８の出力スキップ画
素コントロール信号ＳＣ及びシフトレジスタ１０１〜１
０４の入力シフトコントロール信号ＩＥの生成、さらに
キュービック係数発生器１０５のためのタイミングコン
トロールを行うものである。
【００３２】図４０は上記図３９のハードウェア構成に
おける２：３拡大画素数変換処理時の画素配置とキュー
ビック係数Ｃ1，Ｃ2，Ｃ3，Ｃ4との関係を示しており、
当該２：３拡大画素数変換処理を行う場合にはこの図４
０に示すように、上記入力シフトコントロール信号ＩＥ
によって３画素分入力画素データをシフトし、１画素前
の画素データをシフトしないという操作を繰り返す。図
３９の各乗算器１１１〜１１４への入力データＤ1，
Ｄ2，Ｄ3，Ｄ4は、この図４０の乗算器入力Ｄ1，Ｄ2，
Ｄ3，Ｄ4のようになり、式（８）に示すように、これら
乗算器入力とキュービック係数Ｃ1，Ｃ2，Ｃ3，Ｃ4との
畳み込み演算を行うことで所望の結果が得られる。
【００３３】 Ｑ＝Ｃ1＊Ｄ1＋Ｃ2＊Ｄ2＋Ｃ3＊Ｄ3＋Ｃ4＊Ｄ4 ・・・（８） なお、ここでは簡単のため、２：３拡大画素数変換の例
を示したが、任意の拡大比率の場合は、タイミング制御
が異なるだけで原理は同じであるので、それらの説明に
ついては割愛する。
【００３４】また、図４１には上記図３９のハードウェ
ア構成における３：２縮小画素数変換処理時の画素配置
とキュービック係数Ｃ1，Ｃ2，Ｃ3，Ｃ4との関係を示し
ている。なお、図中Ｓｋｉｐはスキップされる出力画素
を示している。当該縮小画素数変換処理の場合には、前
記拡大画素数変換の時と異なり、上記入力シフトコント
ロール信号ＩＥは常時“Ｌ”レベルとなされ、入力画素
データは各レジスタ１０１〜１０４にそのまま入ってく
るため、各乗算器１１１〜１１４の入力データＤ1〜Ｄ4
は図４１の乗算器入力Ｄ1〜Ｄ4のようになり、これとキ
ュービック係数Ｃ1〜Ｃ4の畳み込み演算の式（８）を行
うことで所望の結果が得られる。ただし、当該３：２縮
小画素数変換の場合には、出力される３画素に対して、
入力の１画素が不要になるので、当該不要な画素は前記
ＦＩＦＯメモリ１０８に対する書き込みをコントロール
することによってスキップする。このための制御信号が
図４１に示すような出力スキップ画素コントロール信号
ＳＣとなる。すなわち、この出力スキップ画素コントロ
ール信号ＳＣは、”Ｈ”レベルのときスキップし、”
Ｌ”レベルのときスキップしない、というようにＦＩＦ
Ｏメモリ１０８を制御するための信号である。
【００３５】なお、ここでは簡単のため、３：２縮小画
素数変換の例を示したが任意の縮小比率の場合、そのタ
イミング制御が異なるだけで原理は同じであるのでここ
ではそれらについての説明は割愛する。
【００３６】次に、画素数変換と同様に、走査線数変換
処理について以下にその概要を説明する。
【００３７】走査線数変換処理では、先に述べた画素数
変換処理の各画素を各走査線に置き換えて同様の考え方
が適用できる。すなわち、走査線数変換とは、１垂直走
査線期間において、入力ライン数に対して出力ライン数
を所望のライン数に増減する処理であり、例えば入出力
のライン数が同じであるとした場合に、ライン数を増加
させたならば入力画像の垂直方向への拡大処理（拡大ラ
イン数変換処理）となり、逆にライン数を減少させたな
らば入力画像の垂直方向への縮小処理（縮小ライン数変
換処理）となる。
【００３８】この補間方法は画素数変換と同様、様々な
方法があるが、以下では、その中でも高画質化が可能な
キュービック補間関数を用いた補間法について説明す
る。
【００３９】先ず、例えば入力ライン２本に対して、出
力ライン３本を作り出すような２：３拡大ライン数変換
の原理について説明する。
【００４０】図４２には上記２：３拡大ライン数変換の
原理を説明するための図を示す。なお、この図４２で
は、各入力ラインの値をそれぞれＲi-1，Ｒi，Ｒi+1，
Ｒi+2，Ｒi+3，・・・とし、各出力ラインの値をそれぞ
れＱj，Ｑj+1，Ｑj+2，Ｑi+3，・・・として表してい
る。また、図４２の中のＰ1，Ｐ2，Ｐ1，・・・は、入
力ラインと出力ラインの位相のずれ（ライン位相情報）
を表している。
【００４１】ここで、上記３：２拡大ライン数変換にお
いては、この図４２のように入力ライン２本に対して出
力ライン３本を作り出すようにしており、入力ラインと
出力ラインの関係は、出力ラインの値がその近傍の入力
ラインから計算されるという関係になっている。上記出
力ラインを生成するための上記近傍範囲としてどのくら
いまでの範囲を使用するか、或いは入力ラインから補間
により出力ラインを計算する際の各係数の値としてどの
ような係数値を使用するかなどにより、様々な補間法が
存在するが、以下の説明では、上記近傍範囲として４点
（４ライン分）の範囲から補間するキュービック補間を
例に挙げている。
【００４２】拡大ライン数変換の場合、各出力ラインの
補間値は、入力４ラインの値とキュービック関数との畳
み込み演算で表され、出力ラインの補間値は以下の式
（９）のように表すことができる。
【００４３】 Qj＝Cub(x11)*Ri-1＋Cub(x12)*Ri＋Cub(x13)*Ri+1＋Cub(x14)*Ri+2 Qj+1＝Cub(x21)*Ri-1＋Cub(x22)*Ri＋Cub(x23)*Ri+1＋Cub(x24)*Ri+2 Qj+2＝Cub(x31)*Ri＋Cub(x32)*Ri+2＋Cub(x33)*Ri+2＋Cub(x34)*Ri+3 ・・・（９） この式（９）の各係数Ｃｕｂ(x)は前記キュービック補
間関数から計算される値であり、これは、求めるべき出
力ラインが入力ラインに対して、どれだけずれているか
を示す位相から計算される。例えば、図４２に示す２：
３の拡大ライン数変換の場合、上記Ｑjの出力ラインの
位相はその近傍の入力ライン（例えばＲiの入力ライ
ン）の位相と一致しているのでそのライン位相情報Ｐ1
はゼロとなり、同様に上記Ｑj+1の出力ラインの位相は
その近傍の入力ライン（例えばＲiの入力ライン）の位
相から２／３ずれているのでそのライン位相情報Ｐ2は
２／３となり、上記Ｑj+2の出力ラインの位相はその近
傍の入力ライン（例えばＲi+1の入力ライン）の位相か
ら１／３ずれているのでそのライン位相情報Ｐ3は１／
３となるので、上記式（９）は式（１０）のように書き
換えることができる。
【００４４】 Qj＝Cub(-1)*Ri-1＋Cub(0)*Ri＋Cub(1)*Ri+1＋Cub(2)*Ri+2 Qj+1＝Cub(-5/3)*Ri-1＋Cub(-2/3)*Ri＋Cub(1/3)*Ri+1＋Cub(4/3)*Ri+2 Qj+2＝Cub(-4/3)*Ri＋Cub(-1/3)*Ri+1＋Cub(2/3)*Ri+2＋Cub(5/3)*Ri+3 ・・・（１０） 上記Ｃｕｂ(x)及び入力ラインの各値Ｒi-1、Ｒi、
Ｒi+1、Ｒi+2はそれぞれ既知の値であるので、この式
（１０）から各出力ラインの補間データが計算できる。
例えば、上記Ｑjの出力ラインに限って言えば、前記式
（１）より、Ｃｕｂ(-1)＝０、Ｃｕｂ(0)＝１、Ｃｕｂ
(1)＝０、Ｃｕｂ(2)＝０なので、 Ｑj＝０＊Ｒi-1＋１＊Ｒi＋０＊Ｒi+1＋０＊Ｒi+2＝Ｒi ・・・（１１） となり、入力ラインの値そのものとなる。
【００４５】以上、２：３拡大ライン数変換の場合を例
にとって説明したが、任意の拡大比率でも同様であり、
出力ラインの位相さえわかれば、その位相によって式
（１）からキュービック関数の各係数を求め、補間ライ
ン近傍の入力ライン４点と畳み込み演算を行えばよい。
【００４６】次に、例えば入力ライン３個に対して出力
ライン２個を作り出すような３：２縮小ライン数変換の
原理について説明する。
【００４７】図４３には上記３：２縮小ライン数変換の
原理を説明するための図を示す。なお、この図４３にお
いても前記図４２と同様に、各入力ラインの値をそれぞ
れＲi-1，Ｒi，Ｒi+1，Ｒi+2，Ｒi+3，・・・とし、各
出力画素の値をそれぞれＱj，Ｑj+1，Ｑj+2，・・・と
して表している。また、図４３の中のＰ1，Ｐ2，Ｐ1，
・・・も、入力ラインと出力ラインの位相のずれ（ライ
ン位相情報）を表している。
【００４８】ここで、上記３：２縮小ライン数変換にお
いても、前記拡大ライン数変換同様に入力ラインと出力
ラインの関係は、出力ラインの値がその近傍の入力ライ
ンから計算されるという関係になっている。この３：２
縮小ライン数変換でも、上述同様に出力ライン（補間ラ
イン）をその近傍の入力ライン４点から補間により計算
するキュービック補間を例に挙げて説明する。
【００４９】すなわちこの図４３の縮小ライン数変換の
場合、各出力ラインの補間値（例えばＱj、Ｑj+1）の補
間式は、以下の式（１２）のようになる。
【００５０】 Qj＝Cub(x11)*Ri-1＋Cub(x12)*Ri＋Cub(x13)*Ri+1＋Cub(x14)*Ri+2 Qj+1＝Cub(x21)*Ri＋Cub(x22)*Ri+1＋Cub(x23)*Ri+2＋Cub(x24)*Ri+3 ・・・（１２） 当該縮小ライン数変換においても、上記式（１２）の各
係数Ｃｕｂ(x)は前記キュービック関数から計算される
値であり、これは、求めるべき出力ラインが入力ライン
に対し、どれだけずれているかを示す位相から計算され
る。上記図４３に示す３：２縮小ライン数変換の場合、
上記Ｑjの出力ラインの位相はその近傍の入力ライン
（例えばＲiの入力ライン）の位相と一致しているので
そのライン位相情報Ｐ1はゼロとなり、同様に上記Ｑj+1
の出力ラインの位相はその近傍の入力ライン（例えばＲ
i+1の入力ライン）の位相から１／２ずれているのでそ
のライン位相情報Ｐ2は１／２となるので、上記式（１
２）は式（１３）のように書き換えることができる。
【００５１】 Qj＝Cub(-1)*Ri-1＋Cub(0)*Ri＋Cub(1)*Ri+1＋Cub(2)*Ri+2 Qj+1＝Cub(-3/2)*Ri＋Cub(-1/2)*Ri+1＋Cub(1/2)*Ri+2＋Cub(3/2)*Ri+3 ・・・（１３） 上記Ｃｕｂ(x)及び入力ラインの各値Ｒi-1、Ｒi、
Ｒi+1、Ｒi+2、・・・はそれぞれ既知の値であるので、
この式（１３）から各出力ラインの補間データが計算で
きる。例えば、上記Ｑjの出力ラインに限って言えば、
前記式（１）より、Ｃｕｂ(-1)＝０、Ｃｕｂ(0)＝１、
Ｃｕｂ(1)＝０、Ｃｕｂ(2)＝０なので、 Ｑj＝０＊Ｒi-1＋１＊Ｒi＋０＊Ｒi+1＋０＊Ｒi+2＝Ｒi ・・・（１４） となり、入力ラインの値そのものとなる。
【００５２】以上、３：２縮小ライン数変換の場合を例
にとって説明したが、任意の縮小比率でも同様であり、
出力ラインの位相さえわかれば、その位相によって前記
式（１）からキュービック関数の各係数を求め、補間ラ
イン近傍の入力４点と畳み込み演算を行えばよい。
【００５３】従来は、上述したようなライン数変換を、
例えば図４４に示すようなハードワイアードな構成で実
現している。なお、ライン数変換においては、画素数変
換のように輝度信号とクロマ信号をクロマのフォーマッ
トによって区別する必要はなく、輝度信号用とクロマ信
号用は同じ回路でよい。
【００５４】この図４４に示す構成において、直列接続
されたラインメモリ２０１〜２０４は、それぞれ供給さ
れたデータを１走査線分づつ遅延するものであり、した
がって、これらにより４段のラインメモリが構成されて
いる。これらラインメモリ２０１〜２０４では、入力シ
フトコントロール信号ＩＥが“Ｈ”レベルのときに、入
力端子２００から供給された入力ライン分の入力データ
を順次遅延させて、それぞれ１走査線時間シフトした画
像データを出力する。一方、これらラインメモリ２０１
〜２０４において、入力シフトコントロール信号ＩＥが
“Ｌ”レベルの場合にはシフトせずそのライン値を保持
する。上記各ラインメモリ２０１〜２０４にてそれぞれ
ラインシフトされて得られた各画像データは、それぞれ
対応する乗算器２１１〜２１４に送られる。
【００５５】また、キュービック係数発生器２０５は、
ライン毎にキュービック係数Ｃ1〜Ｃ4を発生し、これら
キュービック係数Ｃ1〜Ｃ4をそれぞれ対応する乗算器２
１１〜２１４に対して乗算係数として供給する。したが
って、これら乗算器２１１〜２１４では、上記キュービ
ック係数発生器２０５で発生したキュービック係数と、
上記各ラインメモリ２０１〜２０４にてそれぞれライン
シフトされた入力ラインデータとをかけ算する。この乗
算器２１１〜２１４の乗算結果は、加算器２０７により
加算され、ＦＩＦＯ（先入れ先出し）フィールドメモリ
２０８に入力される。
【００５６】当該ＦＩＦＯフィールドメモリ２１０は、
拡大ライン数変換処理の場合に必要なラインデータを飛
び飛びに出力するために設けられているものであり、当
該拡大ライン数変換の場合にコントローラ２０６から供
給される入力スキップラインコントロール信号ＳＣＩに
基づいてラインデータ出力する前のラインの値を保持す
るかを切り替え、ラインメモリ２０１に出力する。な
お、ＦＩＦＯフィールドメモリ２１０は、縮小ライン数
変換処理の場合には単なるＦＩＦＯメモリとして用い、
単なるディレイ素子でしかない。
【００５７】当該ＦＩＦＯフィールドメモリ２０８は、
縮小ライン数変換処理の場合に必要なラインデータを飛
び飛びに出力するために設けられているものであり、当
該縮小ライン数変換の場合にコントローラ２０６から供
給される出力スキップラインコントロール信号ＳＣＯに
基づいてラインデータをスキップして、出力端子２０９
に出力する。なお、ＦＩＦＯフィールドメモリ２０８
は、拡大ライン数変換処理の場合には単なるＦＩＦＯメ
モリとして用い、単なるディレイ素子でしかない。
【００５８】コントローラ２０６は、拡大或いは縮小ラ
イン数変換を行う際の変換比率に基づいて、出力ポート
メモリである上記ＦＩＦＯフィールドメモリ２０８の出
力スキップラインコントロール信号ＳＣＯ及びラインメ
モリ２０１〜２０４の入力シフトラインコントロール信
号ＩＥの生成、さらにキュービック係数発生器２０５の
ためのタイミングコントロールを行うものである。
【００５９】図４５は上記図４４のハードウェア構成に
おける２：３拡大ライン数変換処理時のライン配置とキ
ュービック係数Ｃ1，Ｃ2，Ｃ3，Ｃ4との関係を示してお
り、当該２：３拡大ライン数変換処理を行う場合にはこ
の図４５に示すように、上記入力シフトラインコントロ
ール信号ＩＥによって３ライン分入力ラインデータをシ
フトし、１ライン前のラインデータをシフトしないとい
う操作を繰り返す。図４４の各乗算器２１１〜２１４へ
の入力データＤ1，Ｄ2，Ｄ3，Ｄ4は、この図４４の乗算
器入力Ｄ1，Ｄ2，Ｄ3，Ｄ4のようになり、式（１５）に
示すように、これら乗算器入力とキュービック係数
Ｃ1，Ｃ2，Ｃ3，Ｃ4との畳み込み演算を行うことで所望
の結果が得られる。
【００６０】 Ｑ＝Ｃ1＊Ｄ1＋Ｃ2＊Ｄ2＋Ｃ3＊Ｄ3＋Ｃ4＊Ｄ4 ・・・（１５） なお、ここでは簡単のため、２：３拡大ライン数変換の
例を示したが、任意の拡大比率の場合は、タイミング制
御が異なるだけで原理は同じであるので、それらの説明
については割愛する。
【００６１】また、図４６には上記図４４のハードウェ
ア構成における３：２縮小ライン数変換処理時のライン
配置とキュービック係数Ｃ1，Ｃ2，Ｃ3，Ｃ4との関係を
示している。なお、図中Ｓｋｉｐはスキップされる出力
ラインを示している。当該縮小ライン数変換処理の場合
には、前記拡大ライン数変換の時と異なり、上記入力シ
フトラインコントロール信号ＩＥは常時“Ｌ”レベルと
なされ、入力ラインデータは各ラインメモリ２０１〜２
０４にそのまま入ってくるため、各乗算器２１１〜２１
４の入力データＤ1〜Ｄ4は図４６の乗算器入力Ｄ1〜Ｄ4
のようになり、これとキュービック係数Ｃ1〜Ｃ4の畳み
込み演算の式（１５）を行うことで所望の結果が得られ
る。ただし、当該３：２縮小ライン数変換の場合には、
出力される３ラインに対して、入力の１ラインが不要に
なるので、当該不要なラインは前記ＦＩＦＯフィールド
メモリ２０８に対する書き込みをコントロールすること
によってスキップする。このための制御信号が図４６に
示すような出力スキップラインコントロール信号ＳＣＯ
となる。すなわち、この出力スキップラインコントロー
ル信号ＳＣＯは、”Ｈ”レベルのときスキップし、”
Ｌ”レベルのときスキップしない、というようにＦＩＦ
Ｏフィールドメモリ２０８を制御するための信号であ
る。
【００６２】なお、ここでは簡単のため、３：２縮小ラ
イン数変換の例を示したが任意の縮小比率の場合、その
タイミング制御が異なるだけで原理は同じであるのでこ
こではそれらについての説明は割愛する。
【００６３】このように、画素数変換或いは走査線数変
換は、従来より上述したようないわゆるＡＳＩＣ(Appli
cation Specific Integrated Circuit：特定用途向けＩ
Ｃ）等の高速積和回路を用いて実現されている。
【００６４】
【発明が解決しようとする課題】しかし、上述のような
様々なフォーマットに対応するため、さらには近年のよ
うに各種の新たなフォーマットが提案されてくる状況で
は、上記ＡＳＩＣの場合、その回路規模の点、或いは設
計後のビット精度の変更、画素数変換アルゴリズムの変
更、上記新たなフォーマットの仕様の追加等のフレクシ
ビリティに弱いため、市場のマーケットニーズに合わせ
て製品化することが困難となっている。すなわち、ＡＳ
ＩＣで画素数変換等を実現するには、どうしても自由度
の少ない、ある固定された変換比率となるか、或いは多
くても数種類程度の変換比率を切り替えて使用するとい
うような方式に限定せざるを得ない。また、上記ＡＳＩ
Ｃにおいては、一度回路を作成した後は、ビット精度を
変更することが容易ではなく、さらに前記ＶＧＡ，ＳＶ
ＧＡ，或いはＸＶＧＡ、ＨＤＴＶ等の様々な信号フォー
マットのみならず、今後出てくるであろう新たなフォー
マットも含めた各種のフォーマットに全て対応させるこ
とは事実上不可能である。
【００６５】また、ＡＳＩＣでリアルタイムに回路構成
上複雑な上記フィルタスイッチング補間法で、水平、垂
直の変換をかえようとすることは事実上不可能といって
よい。
【００６６】特に、走査線数変換となるとどうしても外
部に画像信号を蓄えるためのフィールドメモリが必要に
なるわけだが、このフィールドメモリから補間に必要な
データだけを読み書きを行いつつ、補間すべきラインの
位相のあったものを取り出すことは、ある固定された比
率以外では外部のメモリコントロールとタイミング同期
をあわせることが困難である。
【００６７】また、上述した説明では、入力信号のう
ち、輝度信号（Ｙ信号）についての処理のみ説明した
が、クロマ信号（Ｃ信号）についてはその入力フォーマ
ットによって処理が異なる。
【００６８】以下、ディジタル映像信号として、例えば
いわゆる４：４：４フォーマット構造、４：２：２フォ
ーマット構造、４：１：１フォーマット構造を、それぞ
れ図４７、図４８、図４９に示す。なおこれらディジタ
ル映像信号のフォーマット構造は、既に広く知られてい
るものであるため、ここでそれらの詳細な説明について
は省略する。
【００６９】例えば、図４７に示すいわゆるＤ１コンポ
ーネントフォーマット信号のような４：４：４フォーマ
ットの場合は、２つの色差信号（Ｒ−Ｙ（Ｃｒ）信号，
Ｂ−Ｙ（Ｃｂ）信号）が輝度信号（Ｙ信号）と同じフォ
ーマットであるので、これら２つの色差信号に対して前
述した輝度信号の場合と全く同じ処理を施せばよい。
【００７０】しかし、いわゆるＤ２フォーマットのよう
な４：２：２フォーマットの場合は、図４８に示すよう
に入力クロマ信号は１サンプル毎にＣｒとＣｂが切り替
わるため、輝度信号（Ｙ信号）と同じ処理を施すことは
できない。
【００７１】なぜならば、４：２：２フォーマットにお
けるクロマ信号の２つの色差信号ＣｒとＣｂは１サンプ
ルごとにＣｒ，Ｃｂ，Ｃｒ，Ｃｂ，・・・と順番に繰り
返すようにマルチプレックスされており、したがって、
出力側でも入力時と同じ順番でＣｒとＣｂが１サンプル
毎に繰り返すような構成になっていなければならない。
【００７２】ところが、前述したような拡大或いは縮小
画素数変換処理において、入力画素データに対するシフ
トレジスタでのシフトコントロール、又は出力画素デー
タのスキップコントロール等により、画素がスキップさ
れると、上記ＣｒとＣｂの関係が画素位置により入れ違
いになり、ＣｒとＣｂを取り違えた画像が得られる虞れ
がある。この場合、ＣｒとＣｂの並びを維持するために
は、入力部においてＣｒとＣｂとをセットにしてスキッ
プするようなことを行えばよい。しかし、こうすると輝
度とクロマの変換後の画素数を一致させることが困難と
なる。
【００７３】また、ＣｒかＣｂのどちらか一方だけに着
目して処理するようにしたとしても、入力されるＣｒと
Ｃｂのデータ自体は１サンプルおきにしか存在しないの
で、例えば当該一つ飛びのデータを何らか手法を用いて
画素数変換処理したとしても（例えば、入力部でデータ
を一つずつスキップして詰める等する）、上記画素数変
換処理後に再び輝度信号（Ｙ信号）と画素位置が対応す
るように再構成しなければならない。
【００７４】このため上記４：２：２フォーマットにお
いて上記クロマ信号をも含めて最も簡単に画素数変換処
理を行う手法としては、当該４：２：２フォーマットを
一旦前記４：４：４フォーマットに変換し、出力部にて
再び４：２：２フォーマットに再構成し直すことなどが
存在している。
【００７５】同様に、民生用の映像信号処理装置によく
用いられる４：１：１フォーマットも、図４９のような
フォーマット構造になっているため、演算する際にその
ままクロマ信号を取り扱うことはもちろんできない。こ
の場合は、図５０に示すように４：１：１フォーマット
を先ず４：２：２フォーマットに変換し、さらに４：
４：４フォーマットに変換するようなことが行われる。
【００７６】従って、クロマ信号が前記４：２：２フォ
ーマットや４：１：１フォーマットとなっている場合に
は、一旦、前記４：４：４フォーマットにフォーマット
変換を行って、輝度信号と同じフォーマット形式に変換
した後、輝度信号と同じ画素数変換処理回路を用意し
て、画素数変換を行い、当該画素数変換処理後に、再び
入力時のフォーマット形式（４：２：２フォーマットや
４：１：１フォーマット）に戻すといった操作が行われ
る。
【００７７】上述したような画素数変換を前記ＡＳＩＣ
等のハードワイアード構成にて実現する場合、上記４：
４：４フォーマット、４：２：２フォーマット、４：
１：１フォーマットという任意のクロマフォーマット全
てに対応させるためには、少なくとも輝度信号用の画素
数変換構成の３倍以上の回路規模が必要になるという問
題がある。したがって、現実的な回路規模の制限から、
上記画素数変換処理を前記ＡＳＩＣにて実現する場合に
は、ある固定された変換比率のみ可能にするとか、或い
は数種類程度の変換比率のみを可能として、これらを切
り替えて使用するという方式に限定されてしまい、画素
数変換処理の自由度が非常に少ないものとなっている。
【００７８】そこで、本発明はこのような状況に鑑みて
なされたものであり、任意比率の画素数変換や走査線数
変換のためのディジタル信号処理を実現可能にし、さら
には、１走査線上で水平位置により変換比率が異なった
画素数変換や高品位テレビジョン等にも柔軟に対応でき
るようにすると共に、設計後のビット精度の変更、或い
は新たなフォーマットの仕様の追加等にも柔軟に対応で
き、またさらに、任意のクロマフォーマットに対応した
任意比率の画素数変換等をも可能にする画像信号処理装
置を提供することを目的とする。
【００７９】
【課題を解決するための手段】本発明は、ディジタル化
された２次元画像の１次元方向の各画素に対応して配置
すると共に１次元方向の各画素データが時系列に順次入
力する複数の要素プロセッサと、各要素プロセッサを共
通に制御するための制御手段とを備える画像信号処理装
置であって、各要素プロセッサは、輝度及び色差の画素
データを一時的に保存する一時保存手段と、輝度及び色
差の入力画素データを格納して一時保存手段に転送する
入力画素データ格納手段と、少なくとも輝度の画素の属
性を表す画素属性情報を格納する画素属性情報格納手段
と、輝度及び色差の画素データをスキップさせる画素ス
キップ情報を格納する画素スキップ情報格納手段と、画
素属性情報に基づいて輝度及び色差の入力画素データ又
は近傍の要素プロセッサの輝度及び色差画素データを用
いた所定の演算を行う算術演算手段と、一時保存手段か
ら取り出された輝度及び色差の入力画素データ或いは演
算後の輝度及び色差の画素データを格納して出力する出
力画素データ格納手段とを有してなることにより、上述
した課題を解決する。また、本発明は、走査線毎に同様
に処理することで、走査線数変換をも可能にしている。
【００８０】ここで、本発明の画像信号処理装置では、
各要素プロセッサにおいて４：４：４フォーマットの表
される輝度及び色差の画素データに対してそれぞれ同一
の処理を行う。また、本発明の画像信号処理装置では、
各要素プロセッサの算術演算手段において、４：２：２
フォーマットの輝度の画素データに対して近傍４画素の
値を用いた補間演算を行い、色差（または４：１：１フ
ォーマットを４：２：２フォーマットに変換した色差）
の画素データに対して近傍画素の値を用いた直線補間演
算を行う。また、本発明の画像信号処理装置では、４：
２：２フォーマットの色差（または４：１：１フォーマ
ットの色差）の画素データを、４：４：４フォーマット
に変換するフォーマット変換手段を備え、各要素プロセ
ッサにおいて４：４：４フォーマットの輝度及び色差の
画素データに対して同一の処理を行う。
【００８１】すなわち、本発明によれば、リアルタイム
にそれぞれ独立な任意比率の画素数変換処理と走査線数
変換処理とをＳＩＭＤ制御のリニアアレイ型多並列プロ
セッサを使い、ソフトウェア処理だけで実現可能とし、
変換比率はそれぞれリアルタイムに変更可能である。ま
た、本発明によれば、例えば４：４：４フォーマットの
みならず、４：２：２フォーマットや４：１：１フォー
マットであっても、それぞれ独立な任意比率の画素数変
換処理及び走査線数変換処理を実現可能にしている。ま
た、外部に設けられたフィールドメモリのコントロール
信号のＳＩＭＤ制御のリニアアレイ型型多並列プロセッ
サにて計算することで、外部メモリコントロール回路を
不要とし、リアルタイムに変換比率を変えることを可能
にする。
【００８２】
【発明の実施の形態】以下、本発明の好ましい実施の形
態について、図面を参照しながら説明する。
【００８３】本発明実施の形態の画像信号処理装置で
は、前述したハードウェア構成による画素数変換或いは
走査線数変換のためのディジタル信号処理の問題点を打
破するため、前記ＡＳＩＣのようなハードワイアード構
成ではなく、ＤＳＰ(digital signal processor)を用い
たソフトウェアプログラムにて、当該ディジタル信号処
理を実現するようにしている。
【００８４】このように、ディジタル信号処理をソフト
ウェアプログラムにて行うことにより、仕様変更にも柔
軟に対応でき、ソフトウェアプログラムを書き換えるだ
けで様々な異なる信号処理を切り替えて実行することを
可能にしている。また、仕様の変更に対しても、ハード
ウェアは一切変更する必要がないので、いわゆるＴＡＴ
(Time-Axis Trnsform System)期間を従来に比べかなり
短縮することが可能となる。
【００８５】前述した例えば画素数変換処理と走査線数
変換処理とをソフトウェアプログラムにて実現するため
のＤＳＰとして、例えばいわゆるリニアアレイ型多並列
プロセッサの基本的内部構成及び基本動作を、以下に説
明する。
【００８６】上記リニアアレイ型多並列プロセッサと
は、例えば図１に示すように、入力画素の１画素に相当
する要素プロセッサ４０を一次元に１走査線分並べ、こ
れら１走査線毎に並列処理することを特徴とするもので
ある。
【００８７】この図１において、入力端子３０に供給さ
れた時系列の入力画素データであるシリアル入力データ
ＳＩＤは、各要素プロセッサ４０の入力レジスタ４１に
入力された後、データを一時的に保存するためのローカ
ルメモリ４３に転送される。また、上記ローカルメモリ
４３のメモリアドレスを発生するメモリアドレスジェネ
レータ３１とインストラクションジェネレータ３２は、
全ての要素プロセッサ４０に対して共通な制御、すなわ
ちいわゆるＳＩＭＤ(Single Instruction Multiple Dat
a Stream)制御を行う。
【００８８】このように、リニアアレイ型多並列プロセ
ッサの特徴でもあるが、一旦ＤＳＰ内部に取り込まれた
データは、１走査線分に相当する全ての要素プロセッサ
４０について同じ処理が施される。具体的に言うと、各
要素プロセッサ４０のローカルメモリ４３に転送された
データは、それぞれ演算処理部４４との間で前記補間に
必要な演算が施された後、出力レジスタ４２に送り込ま
れ、最終的にこれら各要素プロセッサ４０の各出力レジ
スタ４２から出力されることで、当該ＤＳＰからは１走
査線分の補間画素データが出力画素データ（シリアル出
力データＳＯＤ）として取り出されることになる。
【００８９】また、各要素プロセッサ４０の一つ一つ
は、上述したように１走査線の各画素に対応しており、
各要素プロセッサ４０はそれぞれ左右近傍の他の要素プ
ロセッサ４０のローカルメモリ４３内のデータにアクセ
ス可能な構造になっている。このような構造を有するこ
とで、当該ＤＳＰでは、各要素プロセッサ４０のローカ
ルメモリ４３に書き込まれた全体で１走査線分の画素デ
ータに対して、その左右近傍のデータをロードでき、こ
れらデータをそれぞれの演算処理部４４との間で送受し
て演算することにより、いわゆる水平方向のＦＩＲフィ
ルタ（非巡回型フィルタ）を実現できるようになってい
る。
【００９０】また、当該ＤＳＰでは、全体として１走査
線分の画素データを各要素プロセッサ４０のローカルメ
モリ４３に離散的に記憶でき、したがって、例えば入力
時に要素プロセッサ４０の１個おきに画素データを記憶
することも可能である。同様に、当該ＤＳＰでは、各要
素プロセッサ４０の各ローカルメモリ４３に記憶した全
体として１走査線分に相当する画素データを、離散的に
出力することも可能である。
【００９１】これら画素数変換と走査線数変換とは当該
ＤＳＰを用いて同時に実現できるが、基本的にはそれぞ
れの処理はお互いに独立した処理であり、それぞれの処
理を切り離して考えることができる。すなわち、信号処
理としては初めに画素数変換処理を行い、次に走査線数
変換処理を行うことも可能であるし、初めに走査線数変
換処理を行い、次に画素数変換処理を行うことも可能で
ある。もちろん、画素数変換処理と走査線数変換処理と
を同時に行うことも可能である。以下の説明では、説明
の都合上、画素数変換処理と走査線数変換処理を分けて
行うこととする。先ずは、輝度信号及びクロマ信号の画
素数変換処理について述べる。
【００９２】ここで、上述したようなＳＩＭＤ制御がな
されるリニアアレイ型多並列プロセッサにおいて、例え
ば変換比率が２倍以上或いは１／２倍以下等の任意の変
換比率の画素数変換処理を簡易に実現する手法と、前述
のハードワイアード構成では実現不可能であった様々な
フォーマットのクロマ信号での画素数変換を実現する手
法とを説明する。なお、この図２の構成は、基本的には
図１と同様にＳＩＭＤ制御されるものであるが、簡略化
のために図２には主要部のみを示している。
【００９３】先ず、上記任意比率の画素数変換を実現す
る手法から説明する。
【００９４】この図２に示す本発明の実施の形態のリニ
アアレイ型多並列プロセッサ１の各要素プロセッサ１０
は、前記同様の入力レジスタ１１及び出力レジスタ１３
と、後述する入力スキップレジスタ１２及び出力スキッ
プレジスタ１４と、ワーキングエリアを有するローカル
メモリ１５と、当該ローカルメモリ１５又は近傍の別の
要素プロセッサ１０のローカルメモリ１５との間でデー
タの送受を行って必要な演算（フィルタ演算）を行う演
算処理部１６とを主要構成要素として有してなるもので
ある。それぞれの各要素プロセッサ１０は入力画素の１
画素に相当し、これら各要素プロセッサ１０が一次元的
に１走査線分並べられており、当該リニアアレイ型多並
列プロセッサ１では当該１走査線毎の各要素プロセッサ
１０を並列処理する。
【００９５】この図２に示すプロセッサ１の内部構成
は、前述した図１と略々同じであるため、ここではそれ
ぞれの機能についての説明は割愛するが、当該図２の構
成は、前記図１の構成に対し、入力スキップレジスタ１
２と出力スキップレジスタ１４の２つを明示している。
以下にこれらの入力スキップレジスタ１２及び出力スキ
ップレジスタ１４の動作について、他の構成要素と絡め
て説明する。
【００９６】この図２に示すリニアアレイ型多並列プロ
セッサ１において、各要素プロセッサ１０では、入力さ
れた１走査線分の入力画素データを離散的或いは連続的
に格納でき、また、１走査線分に相当する画素データを
離散的或いは連続的に出力することを可能にしている。
【００９７】ここで、当該リニアアレイ型多並列プロセ
ッサ１の各要素プロセッサ１０において、上記離散的す
なわち飛び飛びに画素データを入力或いは出力させるた
めには、例えば”１”でスキップ、”０”でスキップし
ないというような意味を持たせた画素スキップ情報を、
各要素プロセッサ１０の入力或いは出力側に割り当てれ
ば良い。本実施の形態のプロセッサ１においては、この
ような１ビットからなる画素スキップ情報を上記各要素
プロセッサ１０の入力と出力側に割り当てるために、各
要素プロセッサ１０に対して上記１ビットの画素スキッ
プ情報を格納する格納手段として、入力側に上記入力ス
キップレジスタ１２を設け、出力側に上記出力スキップ
レジスタ１４を設けるようにしている。これら入力スキ
ップレジスタ１２，出力スキップレジスタ１４に対し
て、上記画素スキップ情報を予め格納しておけば、後述
するように各要素プロセッサ１０における入力時または
出力時に、画素をスキップするかスキップしないかを設
定することができる。すなわち、各要素プロセッサ１０
では、入力スキップレジスタ１２，出力スキップレジス
タ１４に格納された画素スキップ情報を参照すること
で、入力された画素データ或いは出力する画素データを
スキップするかスキップしないかを決定することができ
る。
【００９８】より具体的に説明すると、上記入力スキッ
プレジスタ１２に格納された画素スキップ情報は拡大画
素数変換処理時に画素データをスキップするための情報
であり、当該拡大画素数変換の際に、各要素プロセッサ
１０の入力レジスタ１１では、供給された入力画素デー
タを上記画素スキップ情報に基づいて離散的に格納し、
当該格納した入力画素データをローカルメモリ１５に転
送する。すなわち例えば、上記入力レジスタ１１は画素
スキップ情報が例えば”０”のときは入力画素データを
格納し、画素スキップ情報が例えば”１”のときは入力
画素データを格納しない（スキップする、或いは後述す
るように値が特定されないダミーデータを格納する）。
なお、当該拡大画素数変換時の出力スキップレジスタ１
４に格納される画素スキップ情報は全て”０”となり、
したがって出力レジスタ１３は画素データをそのまま出
力、すなわち連続的に出力する。
【００９９】一方、上記出力スキップレジスタ１４に格
納された画素スキップ情報は縮小画素数変換処理時に画
素データをスキップするための情報であり、当該縮小画
素数変換の際に、各要素プロセッサ１０の出力レジスタ
１３では、上記ローカルメモリ１５上から読み出された
画素データを、当該画素スキップ情報に基づいて離散的
に格納して出力する。すなわち例えば、上記出力レジス
タ１３は画素スキップ情報が例えば”０”のときは画素
データを格納し、画素スキップ情報が例えば”１”のと
きは画素データを格納しない（スキップする）。なお、
当該縮小画素数変換時の入力スキップレジスタ１２に格
納される画素スキップ情報は全て”０”となり、したが
ってこの場合の入力レジスタ１１は入力画素データをそ
のまま、すなわち連続的にローカルメモリ１５に転送す
る。
【０１００】また、各要素プロセッサ１０は、上述した
ようにその一つ一つが１走査線の各画素に対応してお
り、各要素プロセッサ１０では自己のローカルメモリ１
５に保存しているデータだけでなく、それぞれ左右近傍
の別の要素プロセッサ１０のローカルメモリ１５に保存
しているデータをもアクセス可能な構造になっている。
この機構により、当該リニアアレイ型多並列プロセッサ
１においては、全要素プロセッサ１０が同時にその左右
近傍の他の要素プロセッサ１０のローカルメモリ１５に
格納されているデータをロードでき、したがって、各要
素プロセッサ１０の演算処理部１６ではこれらデータを
使用して後述するような例えばＦＩＲフィルタ演算を実
現可能になっている。上記演算処理部１６でのフィルタ
演算により生成された画素データは、再び自己のローカ
ルメモリ１５内に格納される。
【０１０１】ただし、リニアアレイ型多並列プロセッサ
の特徴でもあるＳＩＭＤ制御により、１走査線分に相当
する全ての要素プロセッサ１０では、同じ処理が行われ
る。すなわち、図２では図示を省略しているが、上記演
算処理部１６の命令コードを生成する前記インストラク
ションジェネレータ３２と、ローカルメモリ１５のアド
レスデータを生成するメモリアドレスジェネレータ３１
は、全ての要素プロセッサ１０に対して共通な制御を行
う。なお、上記左右近傍の他の要素プロセッサ１０への
アクセスも、上記ＳＩＭＤ制御より全要素プロセッサ１
０共通動作であり、同時に各要素プロセッサ１０毎に異
なるアクセスはできない。
【０１０２】上記ローカルメモリ１５に格納された上記
画素データは、出力レジスタ１３に送り込まれ、最終的
に出力レジスタ１３からシリアル出力データＳＯＤとし
て１走査線分のデータが出力されることになる。
【０１０３】縮小画素数変換の場合には、出力スキップ
レジスタ１４に格納されている画素スキップ情報に基づ
いて、上記ローカルメモリ１５から読み出された画素デ
ータが出力レジスタ１３に離散的に格納され、この格納
された画素データが出力レジスタ１３から出力されるこ
とになる。
【０１０４】次に、前述したキュービック補間関数を使
った画素数変換を、上記図２に示したリニアアレイ型多
並列プロセッサ１にて実現する方法について説明する。
なお、画素数変換では、画素数の拡大と縮小の他に等倍
（すなわち１：１）変換もあるが、これは拡大、縮小の
境界条件であり、どちらかに含めることができるので、
ここでは等倍変換については拡大に含めることにする。
【０１０５】先ず、拡大画素数変換の例から説明する。
【０１０６】拡大画素数変換では、前記図４０にて説明
したように、画素データの入力時に変換比率（拡大比
率）に応じて入力画素データを飛び飛びに配置する必要
がある。
【０１０７】本実施の形態では、当該拡大画素数変換時
に入力画素データを飛び飛びに配置（出力画素は連続的
に配置）するための情報として、上記画素スキップ情報
が使用されている。また、当該拡大画素数変換では、出
力画素データを、入力時にスキップされた画素を除く所
望の出力画素近傍の４点の入力画素データと、それぞれ
の画素に対応する位相情報から計算される各４点のキュ
ービック係数との畳み込み演算を行うことで生成しなけ
ればならない。このように、拡大画素数変換を行うため
には、上記画素スキップ情報と、キュービック係数を計
算するための各画素に対応する位相情報と、所望の出力
画素を生成するための当該出力画素近傍の４点の画素デ
ータとが、必要となる。
【０１０８】図３には、拡大画素数変換処理の全体の流
れを示す。なお、ここでは上記拡大画素数変換として、
Ｌ：Ｋに拡大する例を挙げている。ただし、Ｋ及びＬは
正の整数であり、Ｋ≧Ｌである。Ｋ＝Ｌの場合は等倍変
換（１：１）となる。
【０１０９】この図３において、先ず、ステップＳＴ１
では上記Ｌ：Ｋの変換比率（拡大比率）が設定される。
【０１１０】次のステップＳＴ２では、全要素プロセッ
サ１０において、画素スキップ情報と位相情報を計算す
る。なお、当該ステップＳＴ２における画素スキップ情
報と位相情報の計算の詳細については後述する。
【０１１１】ステップＳＴ３では、次ラインの画素デー
タの入力が可能か否かの判断を行い、当該次ラインの画
素データの入力が可能となるまでこの判断を繰り返す。
当該ステップＳＴ３にて次ラインの画素データの入力が
可能になると、次のステップＳＴ４では、１ライン分の
画素データの入力がなされる。
【０１１２】ステップＳＴ５では、自己の要素プロセッ
サ１０への入力画素データと当該自己の要素プロセッサ
１０の近傍の４つの要素プロセッサ１０の画素データ
（近傍４点の画素データ）とを、自己の要素プロセッサ
１０内のローカルメモリ１５に格納する。なお、当該ス
テップＳＴ５における処理の詳細については後述する。
【０１１３】ステップＳＴ６では位相情報からキュービ
ック係数を計算する。すなわち、前述した式（１）を用
いた計算を行う。
【０１１４】ステップＳＴ７では、上記ステップＳＴ６
にて求めたキュービック係数と上記近傍の４点の画素デ
ータの畳み込み演算を行う。なお、この畳み込み演算の
詳細については後述する式（１６）にて説明する。
【０１１５】ステップＳＴ８では、１ライン分の演算を
行い、得られた補間画素データを出力する。その後はス
テップＳＴ３以降の処理に戻る。
【０１１６】次に、上述のステップＳＴ２における画素
スキップ情報と位相情報は、当該リニアアレイ型多並列
プロセッサ（ＤＳＰ）外部の例えばＣＰＵ（中央処理装
置）等のプリプロセッサにて予め計算しておき、実際の
画素データとの畳み込み演算を行う前に入力レジスタ１
１を介して入力しておくようなことが可能である。上記
画素スキップ情報は入力スキップレジスタ１２と出力ス
キップレジスタ１４に格納され、上記位相情報は例えば
上記ローカルメモリ１５内に設けた位相情報格納レジス
タに保存されることになる。
【０１１７】一方、上記画素スキップ情報と位相情報
は、ＳＩＭＤ制御されたリニアアレイ型多並列プロセッ
サ１内部で、例えば映像ブランキング区間や電源投入時
等に計算することも可能である。すなわち、例えば水平
方向の画素の位置によって変換比率が変わらないような
１走査線中で変換比率が一定である画素数変換の場合に
は、上記画素スキップ情報と位相情報は当該プロセッサ
（ＤＳＰ）１内で容易に計算できる。このように画素ス
キップ情報と位相情報の生成も含む全ての処理を当該プ
ロセッサ１内部だけで実現するようにすれば、全体のシ
ステム構成をシンプルにすることができる。なお、この
場合も上記画素スキップ情報は入力スキップレジスタ１
２と出力スキップレジスタ１４に格納され、上記位相情
報はローカルメモリ１５内の位相情報格納レジスタに保
存される。
【０１１８】以下に、拡大画素数変換時において、上述
したようなＳＩＭＤ制御された当該プロセッサ１内部で
画素スキップ情報と位相情報を計算する方法について説
明する。なお、画素スキップ情報の計算と位相情報の計
算は、必ずしも同時に行う必要はないが、当該画素スキ
ップ情報の設定と位相情報の計算においては共通した演
算が多く、当該プロセッサ１のローカルメモリ１５内の
レジスタのリソースとプログラムメモリエリア、実行ス
テップ数等の点から共有化した方が効率がよいので、こ
こでは画素スキップ情報と位相情報を同時に求めるアル
ゴリズム例を示す。この計算は前述したように映像ブラ
ンキング区間、あるいは電源投入後に行えばよい。
【０１１９】図４には、ＳＩＭＤ制御されたリニアアレ
イ型多並列プロセッサ１内部で上記画素スキップ情報と
位相情報を計算する手順を示す。
【０１２０】前記図３のステップＳＴ１の次に進む前記
ステップＳＴ２では、この図４に示すステップＳＴ１１
の以降の処理が行われる。
【０１２１】先ず、ステップＳＴ１１では、ローカルメ
モリ１５に位相情報を保存するための領域（前記位相情
報格納レジスタｄPh）を確保する。
【０１２２】ステップＳＴ１２では、全要素プロセッサ
１０において、それぞれ１つ左側の要素プロセッサ１０
のローカルメモリ１５の位相情報格納レジスタｄPhに保
存されている値（位相情報）にＬを加算し、得られた値
を自己のローカルメモリ１５の位相情報格納レジスタｄ
Phに格納する。
【０１２３】次のステップＳＴ１３では、上記ステップ
ＳＴ１２で加算されて位相情報格納レジスタｄPhに格納
された値がＫの値以上であるか否かの判定を行う。この
ステップＳＴ１３にてＫの値以上であると判定したとき
にはステップＳＴ１４に進み、Ｋの値未満であると判定
したときにはステップＳＴ１６に進む。
【０１２４】ステップＳＴ１４では、上記位相情報格納
レジスタｄPhに格納された値からＫを引いて、得られた
値を再び当該位相情報格納レジスタｄPhに格納する。次
のステップＳＴ１５では、入力スキップレジスタ１２
に”０”を格納する。すなわち、当該要素プロセッサ１
０に入力された画素データはスキップせずにそのまま入
力されるようにする。
【０１２５】一方、上記ステップＳＴ１３において位相
情報格納レジスタｄPhに格納された値が上記Ｋの値未満
であると判定したときに進むステップＳＴ１６では、入
力スキップレジスタ１１に”１”を格納する。すなわ
ち、当該要素プロセッサ１０に入力された画素データが
一つスキップして入力されるようにする。
【０１２６】上記ステップＳＴ１５及びステップＳＴ１
６の後は、ステップＳＴ１７に進む。このステップＳＴ
１７では、１ライン分の全画素（少なくとも全要素プロ
セッサ１０の数より多い）について上述の処理が終了し
たか否かの判定を行い、終了していないと判断したとき
にはステップＳＴ１２に戻って上述の処理を繰り返し、
終了したと判断したときには次の処理すなわち前記図３
のステップＳＴ３の処理に進む。
【０１２７】ただし、この図４に示したアルゴリズムに
おいては、各要素プロセッサ１０はそれぞれ左側の要素
プロセッサ１０の位相情報格納レジスタｄPhに格納され
た値を自己の要素プロセッサ１０内部に格納する操作を
行うが、最左端の要素プロセッサ１０はその左の要素プ
ロセッサが存在しないためその値は確定しないことにな
る。したがって、当該最左端の要素プロセッサ１０の場
合は、常に”０”を位相情報格納レジスタｄPhに格納す
るものとする。
【０１２８】次に、前記図３のフローチャートのステッ
プＳＴ５における処理、すなわち、各要素プロセッサ１
０において、近傍の４つの要素プロセッサから画素デー
タ（近傍４点の画素データ）を自己の要素プロセッサ１
０内に格納する手順を、図５及び図６のフローチャート
を用いて説明する。
【０１２９】前記図３のステップＳＴ４の次に進む前記
ステップＳＴ５では、図５に示すステップＳＴ２１の以
降の処理が行われる。なおこのとき、前記図４のフロー
チャートに示した操作の結果、各要素プロセッサ１０の
ローカルメモリ１５には、上記入力スキップレジスタ１
２に格納された画素スキップ情報に基づいてスキップ入
力された入力画素データと各画素に対応する位相情報が
格納されている。
【０１３０】先ず、ステップＳＴ２１では、全要素プロ
セッサ１０において、それぞれ内部のローカルメモリ１
５上に、それぞれ近傍の４つの要素プロセッサ１０にて
入力時にスキップされた画素を除く４つの近傍画素デー
タを格納するための領域（レジスタｄL1，ｄC，ｄR1，
ｄR2とする）を確保すると共に、１ビットのレジスタｄ
SCを確保する。なお、変換比率（拡大比率）を例えば１
倍から２倍までとすると、上記レジスタｄL1には自己の
要素プロセッサ１０の１つ左隣の要素プロセッサ１０か
らの画素データが格納され、レジスタｄCには自己の要
素プロセッサ１０の画素データが、レジスタｄR1には自
己の要素プロセッサ１０の１つ右隣の要素プロセッサ１
０からの画素データが、レジスタｄR2には自己の要素プ
ロセッサ１０の２つ右隣の要素プロセッサからの画素デ
ータが格納される。また、上記レジスタｄSCは画素スキ
ップ情報が格納されるため、以下、スキップ情報格納レ
ジスタｄSCと呼ぶことにする。
【０１３１】次のステップＳＴ２２では、全要素プロセ
ッサ１０において、入力スキップレジスタ１１に格納さ
れた画素スキップ情報が”１”であるか否かの判定を行
い、”１”であると判定した場合にはステップＳＴ２３
以降に進み、”１”でない（”０”である）と判定した
場合にはステップＳＴ２５以降に進む。
【０１３２】ステップＳＴ２２にて入力スキップレジス
タ１１に格納された画素スキップ情報が”１”であると
判定された場合、ステップＳＴ２３では全要素プロセッ
サ１０においてそれぞれ１つ左隣の要素プロセッサ１０
の入力画素データを自己の要素プロセッサ１０のレジス
タｄCに格納する。次のステップＳＴ２４では全要素プ
ロセッサ１０においてそれぞれ１つ左隣の要素プロセッ
サ１０の入力スキップレジスタ１１の値を、自己の要素
プロセッサ１０のローカルメモリ１５内の上記スキップ
情報格納レジスタｄSCに格納する。
【０１３３】一方、ステップＳＴ２２にて入力スキップ
レジスタ１１に格納された画素スキップ情報が”１”で
ない（”０”である）と判定された場合、ステップＳＴ
２５では全要素プロセッサ１０においてそれぞれ自己の
要素プロセッサ１０の入力画素データの値を自己の要素
プロセッサ１０の上記レジスタｄCに格納し、次のステ
ップＳＴ２６では自己の要素プロセッサ１０の入力スキ
ップレジスタ１１の値を自己の要素プロセッサ１０のロ
ーカルメモリ１５内の上記スキップ情報格納レジスタｄ
SCに格納する。
【０１３４】次に、ステップＳＴ２７では、全要素プロ
セッサ１０においてそれぞれ１つ左隣の要素プロセッサ
１０のローカルメモリ１５上の上記レジスタｄSCの値
（ビット）が”１”であるか否かの判定を行い、”１”
であると判定した場合にはステップＳＴ２８以降に進
み、”１”でない（”０”である）と判定した場合には
ステップＳＴ２９以降に進む。
【０１３５】ステップＳＴ２７にて”１”であると判定
された場合、ステップＳＴ２８では、全要素プロセッサ
１０においてそれぞれ自己の要素プロセッサ１０の２つ
左隣の要素プロセッサ１０のローカルメモリ１５上の画
素データを、自己のローカルメモリ１５の上記レジスタ
ｄL1に格納する。
【０１３６】一方、ステップＳＴ２７にて”１”でない
と判定された場合、ステップＳＴ２９では、全要素プロ
セッサ１０においてそれぞれ自己の要素プロセッサ１０
の１つ左隣の要素プロセッサ１０のローカルメモリ１５
上の画素データを、自己のローカルメモリ１５の上記レ
ジスタｄL1に格納する。
【０１３７】次に処理は図６のフローチャートのステッ
プＳＴ３１に進み、このステップＳＴ３１では、全要素
プロセッサ１０においてそれぞれ１つ右隣の要素プロセ
ッサ１０のローカルメモリ１５上の上記スキップ情報格
納レジスタｄSCの値（ビット）が”１”であるか否かの
判定を行い、”１”であると判定した場合にはステップ
ＳＴ３２以降に進み、”１”でない（”０”である）と
判定した場合にはステップＳＴ３４以降に進む。
【０１３８】ステップＳＴ３１にて”１”であると判定
された場合、ステップＳＴ３２では、全要素プロセッサ
１０においてそれぞれ自己の要素プロセッサ１０の２つ
右隣の要素プロセッサ１０のローカルメモリ１５上の画
素データを、自己のローカルメモリ１５の上記レジスタ
ｄR1に格納し、ステップＳＴ３３では、上記レジスタｄ
SCの値を２つ分左にシフト（左側の２つの要素プロセッ
サ１０のレジスタｄSCに順次シフト）する。
【０１３９】一方、ステップＳＴ３１にて”１”でない
と判定された場合、ステップＳＴ３４では、全要素プロ
セッサ１０においてそれぞれ自己の要素プロセッサ１０
の１つ右隣の要素プロセッサ１０のローカルメモリ１５
上の画素データを、自己のローカルメモリ１５の上記レ
ジスタｄR1に格納し、ステップＳＴ３５では、上記レジ
スタｄSCの値を１つ分左にシフト（左側の１つの要素プ
ロセッサ１０のレジスタｄSCにシフト）する。
【０１４０】次のステップＳＴ３６では、全要素プロセ
ッサ１０においてそれぞれ１つ右隣の要素プロセッサ１
０のローカルメモリ１５上の上記レジスタｄSCの値（ビ
ット）が”１”であるか否かの判定を行い、”１”であ
ると判定した場合にはステップＳＴ３７以降に進み、”
１”でない（”０”である）と判定した場合にはステッ
プＳＴ３８以降に進む。
【０１４１】ステップＳＴ３６にて”１”であると判定
された場合、ステップＳＴ３７では、全要素プロセッサ
１０においてそれぞれ自己の要素プロセッサ１０の２つ
右隣の要素プロセッサ１０のローカルメモリ１５上の画
素データを、自己のローカルメモリ１５の上記レジスタ
ｄR2に格納する。
【０１４２】一方、ステップＳＴ３６にて”１”でない
と判定された場合、ステップＳＴ３８では、全要素プロ
セッサ１０においてそれぞれ自己の要素プロセッサ１０
の１つ右隣の要素プロセッサ１０のローカルメモリ１５
上の画素データを、自己のローカルメモリ１５の上記レ
ジスタｄR2に格納する。
【０１４３】その後は、次の処理すなわち前記図３のス
テップＳＴ６の処理に進む。
【０１４４】以上の処理は、リニアアレイ型多並列プロ
セッサ１においては、例えばフラグによってデータを移
動する／しないという処理の繰り返しを指示するだけな
ので非常に僅かなステップ数で演算は終了する。なお、
拡大比率を１倍から２倍までに限定したのは考え方を単
純にするためであり、２倍以上の場合は、近傍の要素プ
ロセッサ間で画素データを通信する範囲が広がるだけで
ある。この場合も基本的な考え方は同じなので説明は省
略する。
【０１４５】上述した前記図３のステップＳＴ２（図４
のフローチャート）と、図３のステップＳＴ５（図５及
び図６のフローチャート）との操作を行うことで、上記
ローカルメモリ１５のレジスタｄL1，ｄC，ｄR1，ｄR2
に格納される４つの画素データと、同じくローカルメモ
リ１５の前記位相情報格納レジスタｄPhに格納される各
画素に対応する位相情報とは、図７に示すような関係と
なる。なお、この図７には入力スキップレジスタ１２及
び出力スキップレジスタ１４にそれぞれ格納される画素
スキップ情報も示している。また、この図７の例では、
一つの要素プロセッサ１０が当該図７の縦方向の１列と
対応しており、図中Ｙ及びＱはそれぞれ画素データを示
し、Ｐｈは位相情報を示している。この図７において、
拡大画素数変換の場合、画素スキップ情報にてスキップ
された部分にはダミーデータＭが入れられ、入力の段階
でトータルの画素数を出力の画素数と等しくしている。
なお、上記ダミーデータＭは、入力時に予め画素数を増
やし、ＳＩＭＤ制御に適したデータ配列にするためのも
ので、実際の畳み込み演算ではこのダミーデータＭは使
われない。したがって、このダミーデータＭの値は何で
あっても構わない。このダミーデータＭを挿入するかし
ないか、言い換えれば入力画素データのスキップを行う
か否かの設定は、１ビットあれば充分である。すなわち
例えば、”１”でダミーデータＭを入れる（入力画素デ
ータはスキップする）、”０”でダミーデータＭを入れ
ない（入力画素データはスキップしない）ことにすれば
よい。このようなダミーデータＭを入れるか否かを示す
情報が前記画素スキップ情報である。
【０１４６】次に、前記図３のフローチャートのステッ
プＳＴ７における処理、すなわち、拡大画素数変換時の
キュービック係数と上記近傍の４点の画素データの畳み
込み演算について説明する。
【０１４７】上述のようにしてローカルメモリ１５上の
各レジスタｄL1，ｄC，ｄR1，ｄR2に格納された４つの
近傍画素のデータと位相情報格納レジスタｄPhに格納さ
れた位相情報とが得られた後は、これら各画素に対応す
るキュービック係数を求め、畳み込み演算を行う。
【０１４８】上記キュービック係数は前記式（１）から
計算されるが、実際は｜ｘ｜の大きさによって２つの場
合に分けられ、最終的な出力は以下の式（１６）で与え
られる。なお、拡大画素数変換の場合、出力スキップレ
ジスタ１４の画素スキップ情報は全て”０”に設定さ
れ、出力画素データのスキップは行われないので、以下
の式（９）による値がそのまま出力画素データとなる。
【０１４９】 Q＝C1((K+Ph)/K)*dL1+C2(Ph/k)*dC+C2((k-Ph)/K)*dR1+C1((2K-Ph)/K)*dR2 ・・・（１６） ただし、Ｃ1(x)＝−｜ｘ｜3＋５｜ｘ｜2−８｜ｘ｜＋４ Ｃ2(x)＝｜ｘ｜3−２｜ｘ｜2＋１ 次に、縮小画素数変換の場合について説明する。
【０１５０】縮小画素数変換は、前述した拡大画素数変
換とは逆に、画素データの入力時に変換比率（縮小比
率）に応じて入力画素データが飛び飛びに配置されるこ
とはないが、前述の図４１にて説明したように、画素デ
ータの出力時に変換比率（縮小比率）に応じて出力画素
データを飛び飛びにスキップさせながら出力することが
行われる。本実施の形態では、当該縮小画素数変換時に
出力画素データを飛び飛びに配置（入力画素は連続的に
配置）するための情報として、上記画素スキップ情報が
使用されている。また、当該縮小画素数変換の場合の補
間画素データは、前記拡大時と同様に、所望の出力画素
近傍の４点の入力画素データと、それぞれの画素に対応
する位相情報から計算される各４点のキュービック係数
との畳み込み演算を行うことで生成される。このような
縮小画素数変換を行うためには、上記画素スキップ情報
と、キュービック係数を計算するための各画素に対応す
る位相情報と、所望の出力画素を生成するための上記近
傍４点の画素データとが、必要となる。
【０１５１】図８には、縮小画素数変換処理の全体の流
れを示す。なお、ここでは上記縮小画素数変換として、
Ｌ：Ｋに縮小する例を挙げている。ただし、Ｋ及びＬは
正の整数であり、Ｋ＜Ｌである。
【０１５２】この図８において、先ず、ステップＳＴ４
１では上記Ｌ：Ｋの変換比率（拡大比率）が設定され
る。
【０１５３】次のステップＳＴ４２では、全要素プロセ
ッサ１０において、画素スキップ情報と位相情報を計算
する。なお、当該ステップＳＴ４２における画素スキッ
プ情報と位相情報の計算の詳細については後述する。
【０１５４】ステップＳＴ４３では、次ラインの画素デ
ータの入力が可能か否かの判断を行い、当該次ラインの
画素データの入力が可能となるまでこの判断を繰り返
す。当該ステップＳＴ４３にて次ラインの画素データの
入力が可能になると、次のステップＳＴ４４では、１ラ
イン分の画素データの入力がなされる。
【０１５５】ステップＳＴ４５では、自己の要素プロセ
ッサ１０への入力画素データと当該自己の要素プロセッ
サ１０の近傍の４つの要素プロセッサ１０の画素データ
（近傍４点の画素データ）とを、自己の要素プロセッサ
１０内のローカルメモリ１５に格納する。なお、当該ス
テップＳＴ４５における処理の詳細については後述す
る。
【０１５６】ステップＳＴ４６では位相情報からキュー
ビック係数を計算する。すなわち、前述した式（１）を
用いた計算を行う。
【０１５７】ステップＳＴ４７では、上記ステップＳＴ
４６にて求めたキュービック係数と上記近傍の４点の画
素データの畳み込み演算を行う。なお、この畳み込み演
算の詳細については後述する式（１７）にて説明する。
【０１５８】ステップＳＴ４８では、１ライン分の演算
を行い、得られた補間画素データを出力する。その後は
ステップＳＴ４３以降の処理に戻る。
【０１５９】この縮小画素数変換の場合も、前記拡大画
素数変換時と同様に、上述のステップＳＴ４２における
画素スキップ情報と位相情報は、当該リニアアレイ型多
並列プロセッサ（ＤＳＰ）外部の例えばＣＰＵ（中央処
理装置）等のプリプロセッサにて予め計算しておき、実
際の画素データとの畳み込み演算を行う前に入力レジス
タ１１を介して入力しておくようなことが可能である。
上記画素スキップ情報は入力スキップレジスタ１２と出
力スキップレジスタ１４に格納され、上記位相情報は例
えば上記ローカルメモリ１５内に設けた位相情報格納レ
ジスタに保存されることになる。また、上記画素スキッ
プ情報と位相情報は、前記拡大画素数変換時と同様に、
ＳＩＭＤ制御されたリニアアレイ型多並列プロセッサ１
内部で、例えば映像ブランキング区間や電源投入時等に
計算することも可能である。すなわち、例えば水平方向
の画素の位置によって変換比率が変わらないような１走
査線中で変換比率が一定である画素数変換の場合には、
上記画素スキップ情報と位相情報は当該プロセッサ（Ｄ
ＳＰ）１内で容易に計算できる。このように画素スキッ
プ情報と位相情報の生成も含む全ての処理を当該プロセ
ッサ１内部だけで実現するようにすれば、全体のシステ
ム構成をシンプルにすることができる。なお、この場合
も上記画素スキップ情報は入力スキップレジスタ１２と
出力スキップレジスタ１４に格納され、上記位相情報は
ローカルメモリ１５内の位相情報格納レジスタに保存さ
れる。
【０１６０】以下に、縮小画素数変換時において、上述
したようなＳＩＭＤ制御された当該プロセッサ１内部で
画素スキップ情報と位相情報を計算する方法について説
明する。なお、この縮小画素数変換の場合も、画素スキ
ップ情報の計算と位相情報の計算は、必ずしも同時に行
う必要はないが、当該画素スキップ情報の設定と位相情
報の計算においては共通した演算が多く、当該プロセッ
サ１のローカルメモリ１５内のレジスタのリソースとプ
ログラムメモリエリア、実行ステップ数等の点から共有
化した方が効率がよいので、ここでは画素スキップ情報
と位相情報を同時に求めるアルゴリズム例を示す。この
計算は前述したように映像ブランキング区間、あるいは
電源投入後に行えばよい。
【０１６１】図９には、ＳＩＭＤ制御されたリニアアレ
イ型多並列プロセッサ１内部で上記縮小画素数変換にお
ける画素スキップ情報と位相情報を計算する手順を示
す。
【０１６２】前記図８のステップＳＴ４１の次に進む前
記ステップＳＴ２では、この図９に示すステップＳＴ５
１の以降の処理が行われる。
【０１６３】先ず、ステップＳＴ５１では、ローカルメ
モリ１５に位相情報を保存するための領域（前記位相情
報格納レジスタｄPh）とワーキングレジスタを確保す
る。
【０１６４】ステップＳＴ５２では、全要素プロセッサ
１０において、それぞれ１つ左側の要素プロセッサ１０
のローカルメモリ１５の位相情報格納レジスタｄPhに保
存されている値（位相情報）にＬを加算し、得られた値
を自己のローカルメモリ１５のワーキングレジスタに格
納する。
【０１６５】次のステップＳＴ５３では、全要素プロセ
ッサ１０においてそれぞれ自己の要素プロセッサ１０の
１つ左隣の要素プロセッサ１０の位相情報格納レジスタ
ｄPhに格納された値からＫを減算した値を、自己の要素
プロセッサ１０のローカルメモリ１５内の位相情報格納
レジスタｄPhに格納する。
【０１６６】ステップＳＴ５４では、上記ステップＳＴ
５２で加算されてワーキングレジスタに格納された値が
Ｋの２倍の値より小さいか否かの判定を行う。このステ
ップＳＴ５４にてＫの２倍の値より小さいと判定したき
とにはステップＳＴ５５に進み、Ｋの２倍の値以上であ
ると判定したときにはステップＳＴ５７に進む。
【０１６７】ステップＳＴ５５では、上記位相情報格納
レジスタｄPhに格納された値にＬを加算して、得られた
値を再び当該位相情報格納レジスタｄPhに格納する。次
のステップＳＴ５６では、出力スキップレジスタ１４
に”０”を格納する。すなわち、当該要素プロセッサ１
０のローカルメモリ１５から取り出された画素データが
スキップせずにそのまま出力レジスタ１３に格納して出
力されるようにする。
【０１６８】一方、上記ステップＳＴ５４においてワー
キングレジスタに格納された値が上記Ｋの２倍の値以上
であると判定したときに進むステップＳＴ５７では、出
力スキップレジスタ１４に”１”を格納する。すなわ
ち、当該要素プロセッサ１０のローカルメモリ１５から
取り出された画素データが１つスキップして出力レジス
タ１３から出力されるようにする。
【０１６９】上記ステップＳＴ５６及びステップＳＴ５
７の後は、ステップＳＴ５８に進む。このステップＳＴ
５８では、１ライン分の全画素（少なくとも全要素プロ
セッサ１０の数より多い）について上述の処理が終了し
たか否かの判定を行い、終了していないと判断したとき
にはステップＳＴ５２に戻って上述の処理を繰り返し、
終了したと判断したときには次の処理すなわち前記図８
のステップＳＴ４３の処理に進む。
【０１７０】ただし、この図９に示したアルゴリズムに
おいても前述した拡大画素数変換時と同様に、各要素プ
ロセッサ１０はそれぞれ左側の要素プロセッサ１０の位
相情報格納レジスタｄPhに格納された値を自己の要素プ
ロセッサ１０内部に格納する操作を行うが、最左端の要
素プロセッサ１０はその左の要素プロセッサが存在しな
いためその値は確定しないことになる。したがって、当
該最左端の要素プロセッサ１０の場合は、常に”０”を
位相情報格納レジスタｄPhに格納するものとする。
【０１７１】次に、前記図８のフローチャートのステッ
プＳＴ４５における処理、すなわち、各要素プロセッサ
１０において、近傍の４つの要素プロセッサから画素デ
ータ（近傍４点の画素データ）を自己の要素プロセッサ
１０内に格納する手順を、図１０のフローチャートを用
いて説明する。
【０１７２】前記図８のステップＳＴ４４の次に進む前
記ステップＳＴ４５では、図１０に示すステップＳＴ６
１の以降の処理が行われる。なおこのとき、前記図８の
フローチャートに示した操作の結果、各要素プロセッサ
１０のローカルメモリ１５には、入力画素データと各画
素に対応する位相情報が格納されている。
【０１７３】先ず、ステップＳＴ６１では、全要素プロ
セッサ１０において、それぞれ内部のローカルメモリ１
５上に、それぞれ近傍の４つの要素プロセッサ１０にて
入力時にスキップされた画素を除く４つの近傍画素デー
タを格納するための領域（レジスタｄL1，ｄC，ｄR1，
ｄR2とする）を確保すると共に、１ビットのスキップ情
報格納レジスタｄSCを確保する。なお、変換比率（拡大
比率）を例えば１倍から２倍までとすると、これらレジ
スタｄL1には自己の要素プロセッサ１０の１つ左隣の要
素プロセッサ１０からの画素データが格納され、レジス
タｄCには自己の要素プロセッサ１０の画素データが、
レジスタｄR1には自己の要素プロセッサ１０の１つ右隣
の要素プロセッサ１０からの画素データが、レジスタｄ
R2には自己の要素プロセッサ１０の２つ右隣の要素プロ
セッサからの画素データが格納される。これは前述した
拡大画素数変換時と同じである。
【０１７４】次のステップＳＴ６２では、全要素プロセ
ッサ１０において、入力画素データの値をローカルメモ
リ１５のレジスタｄCに格納する。
【０１７５】次のステップＳＴ６３では、全要素プロセ
ッサ１０において、それぞれ自己の要素プロセッサ１０
の一つ左隣の要素プロセッサ１０の前記レジスタｄCに
格納されている入力画素データを、自己の要素プロセッ
サ１０のレジスタｄL1に格納する。
【０１７６】ステップＳＴ６４では、全要素プロセッサ
１０において、それぞれ自己の要素プロセッサ１０の一
つ右隣の要素プロセッサ１０の前記レジスタｄCに格納
されている入力画素データを、自己の要素プロセッサ１
０のレジスタｄR1に格納する。
【０１７７】次のステップＳＴ６５では、全要素プロセ
ッサ１０において、それぞれ自己の要素プロセッサ１０
の一つ右隣の要素プロセッサ１０の前記レジスタｄCに
格納されている入力画素データを、自己の要素プロセッ
サ１０のレジスタｄR2に格納する。
【０１７８】その後は、図８のフローチャートのステッ
プＳＴ４６に進むことになる。
【０１７９】以上の処理は、リニアアレイ型多並列プロ
セッサ１において各要素プロセッサ１０のそれぞれ近傍
の画素データの通信機能を使用するだけの非常に僅かな
ステップ数で演算は終了する。
【０１８０】上述した前記図８〜図１０の操作を行うこ
とで、上記ローカルメモリ１５のレジスタｄL1，ｄC，
ｄR1，ｄR2に格納される４つの画素データと、同じくロ
ーカルメモリ１５の前記位相情報格納レジスタｄPhに格
納される各画素に対応する位相情報とは、図１１に示す
ような関係となる。なお、この図１１は、前記図７と同
様に表しており、図１１の図中Ｇｓがスキップされた出
力画素データを表している。
【０１８１】次に、前記図８のフローチャートのステッ
プＳＴ４７における処理、すなわち、縮小画素数変換時
のキュービック係数と上記近傍の４点の画素データの畳
み込み演算について説明する。
【０１８２】上述のようにしてローカルメモリ１５上の
各レジスタｄL1，ｄC，ｄR1，ｄR2に格納された４つの
近傍画素のデータと位相情報格納レジスタｄPhに格納さ
れた位相情報とが得られた後は、これら各画素に対応す
るキュービック係数を求め、畳み込み演算を行う。
【０１８３】上記キュービック係数は前記式（１）から
計算されるが、実際は｜ｘ｜の大きさによって２つの場
合に分けられ、最終的な出力は以下の式（１７）で与え
られる。なお、縮小画素数変換の場合、補間演算により
得られた画素データは、以下の式（１０）による値を出
力スキップレジスタ１４に格納された画素スキップ情報
に基づいて飛び飛びに出力したものとなる。
【０１８４】 Q＝C1((K+Ph)/K)*dL1+C2(Ph/k)*dC+C2((k-Ph)/K)*dR1+C1((2K-Ph)/K)*dR2 ・・・（１７） ただし、Ｃ1(x)＝−｜ｘ｜3＋５｜ｘ｜2−８｜ｘ｜＋４ Ｃ2(x)＝｜ｘ｜3−２｜ｘ｜2＋１ 以上のようにＳＩＭＤ制御のリニアアレイ型多並列プロ
セッサ１では、前述した各式に沿って高々一回の計算で
全画素に対する出力画素データを同時に計算できる。こ
のように、本発明実施の形態のリニアアレイ型多並列プ
ロセッサ１では、ＳＩＭＤ制御であることを利用するこ
とにより、少ないステップ数で、画素数変換処理が可能
である。
【０１８５】上述した説明は、全て輝度信号を例に挙げ
ており、以下にＳＩＭＤ制御のリニアアレイ型多並立プ
ロセッサ１においてクロマ信号の画素数変換を行う場合
の具体例を説明する。
【０１８６】先ず、前述した４：４：４フォーマットに
おけるクロマ信号の画素数変換では、クロマ信号のフォ
ーマットが輝度信号のフォーマットと同じであるので、
前述した輝度信号の画素数変換と同様の処理でよい。リ
ニアアレイ型多並列プロセッサ１では、ハードウェアは
なんら追加する必要がなく、クロマ信号用のソフトウェ
アを追加するだけで済むため、新たに回路が増えること
はない。
【０１８７】次に、前述した４：２：２フォーマットに
おけるクロマ信号の画素数変換について説明する。
【０１８８】当該４：２：２フォーマットでは、前述の
図４８に示したように、画素毎にＣｒとＣｂが交互に繰
り返し並んでおり、各色差信号は１個おきにしか存在し
ない。また、前述したように、輝度と色の画素位置と画
素数を合わせるためには、輝度信号と同様に、画素デー
タの入力時にＣｒとＣｂをスキップさせる。しかし、そ
の時点で色差信号の並びの順番が入れ替わってしまうた
め、輝度信号と同じ処理を施すことはできない。
【０１８９】そこで、本実施の形態では、輝度信号につ
いてはキュービック補間を行い、クロマ信号については
補間画素近傍のデータから直線補間する手法を用いるよ
うにしている。
【０１９０】図１２には、当該手法を用いて４：２：２
フォーマットのクロマ信号を画素数変換する処理の全体
の流れを示す。
【０１９１】この図１２において、４：２：２フォーマ
ットのクロマ信号の画素数変換処理をＳＩＭＤ制御の基
に行うため、ステップＳＴ７１にて先ず予めローカルメ
モリ１５上に後述するフラグレジスタの領域を確保し、
拡大画素数変換又は縮小画素数変換のための補間に必要
な情報を計算し、得られた値を当該フラグレジスタに格
納する。なお、このステップＳＴ７１における拡大画素
数変換処理と縮小画素数変換の詳細については後述す
る。
【０１９２】次のステップＳＴ７２では、ステップＳＴ
７１にて求めたフラグレジスタの値と、補間画素近傍デ
ータと、輝度信号の補間の際に求めた位相情報とを用い
て、クロマ信号の直線補間処理を行う。なお、このステ
ップＳＴ７２における処理の詳細は後述する。
【０１９３】図１３には、例えば拡大画素数変換時の上
記図１２のステップＳＴ７１におけるフラグレジスタに
格納する情報の計算の手順を示す。
【０１９４】図１３において、先ずステップＳＴ８１で
は、上記画素数変換処理をＳＩＭＤ制御の基に行うた
め、全要素プロセッサ１０において、予めローカルメモ
リ１５上にそれぞれ１ビット分のフラグレジスタＦIS，
ＦICr，ＦICb，ＦOCrを確保する。なお、フラグレジス
タＦICr，ＦICbは、自己の要素プロセッサ１０に入力さ
れたデータがＣｒ信号，Ｃｂ信号の何れに対応するかを
示すフラグを格納するためのレジスタであり、例えばあ
るデータがＣｒ（Ｒ−Ｙ信号）であれば”１”がフラグ
レジスタＦICrに設定格納され、Ｃｂ（Ｂ−Ｙ信号）で
あれば”１”がフラグレジスタＦICbに設定格納され
る。以下の説明では、それぞれ区別するためにＣｒ入力
フラグレジスタＦICr，Ｃｂ入力フラグレジスタＦICbと
呼ぶことにする。さらに、これらＣｒ，Ｃｂがスキップ
されたときは当該画素に相当するＣｒ入力フラグレジス
タＦICr，Ｃｂ入力フラグレジスタＦICbに”０”が設定
格納される。また、フラグレジスタＦOCrに格納される
フラグは、Ｃｒを出力すべき画素に対応し、”１”と”
０”が交互に繰り返して格納される。以下の説明では、
当該フラグレジスタＦOCrをＣｒ出力フラグレジスタＦ
OCrと呼ぶことにする。ここでは、当該Ｃｒ出力フラグ
レジスタＦOCrに”１”が格納されたときにはＣｒを、
一方、”０”が格納されたときはＣｂを出力するものと
する。
【０１９５】次のステップＳＴ８２では、全要素プロセ
ッサ１０において、ローカルメモリ１５のフラグレジス
タＦISに、前述の図４の処理にて求めた拡大画素数変換
時の画素スキップ情報（入力スキップレジスタ１２に格
納された画素スキップ情報）をコピーする。なお、画素
スキップ情報は前述したように、”１”がスキップする
ことを、”０”がスキップしないことを表している。以
下、この入力スキップレジスタ１２から画素スキップ情
報がコピーされるローカルメモリ１５上のフラグレジス
タＦISを、入力スキップフラグレジスタＦISと呼ぶこと
にする。
【０１９６】次に、ステップＳＴ８３では、入力スキッ
プフラグレジスタＦISに格納されている値が”１”か否
かの判定を行い、”１”のときにはステップＳＴ８４に
進み、”１”でないとき（”０”のとき）にはステップ
ＳＴ８５に進む。
【０１９７】上記ステップＳＴ８３にて入力スキップフ
ラグレジスタＦISに格納されている値が”１”と判定さ
れたときに進むステップＳＴ８４では、全要素プロセッ
サ１０において、それぞれ自己の要素プロセッサ１０の
１つ左隣の要素プロセッサ１０のＣｒ入力フラグレジス
タＦICrに格納されている値を、自己の要素プロセッサ
１０のＣｒ入力フラグレジスタＦICrに格納する。
【０１９８】一方、上記ステップＳＴ８３にて入力スキ
ップフラグレジスタＦISに格納されている値が”０”と
判定されたときに進むステップＳＴ８５では、全要素プ
ロセッサ１０において、それぞれ自己の要素プロセッサ
１０の１つ左隣の要素プロセッサ１０のＣｒ入力フラグ
レジスタＦICrに格納されている値の反転した値を、自
己の要素プロセッサ１０のＣｒ入力フラグレジスタＦ
ICrに格納する。
【０１９９】これらステップＳＴ８４及びステップＳＴ
８５の後は、ステップＳＴ８６に進む。当該ステップＳ
Ｔ８６では、全要素プロセッサ１０において、それぞれ
上記ステップＳＴ８４，ＳＴ８５にて得られた入力スキ
ップフラグレジスタＦISの値が”１”となっている要素
プロセッサ１０ではそれぞれＣｒ入力フラグレジスタＦ
ICrの値を”０”にする。
【０２００】次のステップＳＴ８７では、全要素プロセ
ッサ１０において、それぞれ自己のＣｒ入力フラグレジ
スタＦICrに格納している値を反転した値を、同じく自
己のＣｂ入力フラグレジスタＦICbに格納する。
【０２０１】ステップＳＴ８８では、全要素プロセッサ
１０において、それぞれ自己の入力スキップフラグレジ
スタＦISの値が”１”となっている要素プロセッサ１０
ではそれぞれＣｂ入力フラグレジスタＦICbの値を”
０”にする。
【０２０２】次のステップＳＴ８９では、全要素プロセ
ッサ１０において、それぞれ自己の要素プロセッサ１０
の１つ左隣の要素プロセッサ１０のＣｒ出力フラグレジ
スタＦOCrに格納している値を反転した値を、自己の要
素プロセッサ１０内のＣｒ出力フラグレジスタＦOCbに
格納する。
【０２０３】その後、ステップＳＴ９０では、１ライン
分の全画素（少なくとも全要素プロセッサ１０の数より
多い）について上述の処理が終了したか否かの判定を行
い、終了していないと判断したときにはステップＳＴ８
３に戻って上述の処理を繰り返し、終了したと判断した
ときには次の処理として前記図１２のステップＳＴ７２
すなわち次に示す図１４のフローチャートの処理に進
む。
【０２０４】なお、最左端の要素プロセッサ１０はその
左の要素プロセッサが存在しないため各フラグレジスタ
の値は確定しないことになる。したがって、当該最左端
の要素プロセッサ１０の場合は、各フラグレジスタに常
に”０”を格納することにする。
【０２０５】次に、拡大画素数変換処理時の上記図１２
のフローチャートのステップＳＴ７２における直線補間
処理の詳細を、図１４のフローチャートを用いて説明す
る。
【０２０６】すなわちこの拡大画素数変換処理時におい
て、クロマ信号の入力時には、前記輝度信号と同じ画素
スキップ情報にてスキップさせて、データをローカルメ
モリ１５に取り込むようにする。このローカルメモリ１
５上の入力クロマ信号の値と前記フラグレジスタに格納
した値とから、直線補間演算を行う。この直線補間で
は、所望の補間点の左右近傍の２点のデータをサーチ
し、前記輝度信号の処理時に計算で求めた位相情報に従
って線形加算により補間を行う。
【０２０７】この補間手順を、図１４のフローチャート
に示す。なお、ここでは、簡略化のため変換比率（拡大
比率）を２倍までとして説明している。変換比率が２倍
以上の場合は近傍の要素プロセッサとの通信範囲が広が
るだけでアルゴリズムは基本的に同じである。また、以
下の説明ではＣｒ信号での処理を中心にして述べている
が、Ｃｂ信号についても同様に行う。この場合、上記図
１４のフローチャートにおいて、後述する各ステップに
おけるＣｒライトレジスタｄCrRをＣｂライトレジスタ
ｄCbRに置き換え、以下同様に、Ｃｒレフトレジスタｄ
CrLをＣｂレフトレジスタｄCbLに、Ｃｒ入力フラグレジ
スタＦICrをＣｂ入力フラグレジスタＦIC bに置き換えて
説明すればよい。
【０２０８】図１４において、ステップＳＴ１１１では
Ｃｒ信号についての各補間画素の最左隣画素値と最右隣
画素値を格納する領域としてローカルメモリ１５上にＣ
ｒライトレジスタｄCrR，ＣｒレフトレジスタｄCrLを確
保する。なお、Ｃｂ信号については各補間画素の最左隣
画素値と最右隣画素値を格納する領域としてローカルメ
モリ１５上にＣｂライトレジスタｄCbR，Ｃｂレフトレ
ジスタｄCbLを確保する。
【０２０９】ステップＳＴ１１２では、４：２：２フォ
ーマットのクロマ信号をローカルメモリ１５上に確保し
たクロマ入力レジスタｄCiに格納する。
【０２１０】ステップＳＴ１１３では、上記全要素プロ
セッサ１０において、それぞれ４つ左隣の要素プロセッ
サ１０のクロマ入力レジスタｄCiに格納している値を、
自己の要素プロセッサのＣｒレフトレジスタｄCrLに格
納する。
【０２１１】次のステップＳＴ１１４では、全要素プロ
セッサ１０において、それぞれ３つ左隣の要素プロセッ
サ１０の前記Ｃｒ入力フラグレジスタＦICrの値が”
１”か否かを判定する。当該ステップＳＴ１１４におい
て、３つ左隣の要素プロセッサ１０のＣｒ入力フラグレ
ジスタＦICrの値が”１”であるときにはステップＳＴ
１１５に進み、”１”でないとき（”０”のとき）はそ
のままステップＳＴ１１６に進む。
【０２１２】上記ステップＳＴ１１４にて３つ左隣の要
素プロセッサ１０の前記Ｃｒ入力フラグレジスタＦICr
の値が”１”であると判定されたときのステップＳＴ１
１５では、上記３つ左隣の要素プロセッサ１０のクロマ
入力レジスタｄCiに格納されている値を、自己の要素プ
ロセッサ１０のＣｒレフトレジスタｄCrLに格納する。
【０２１３】上記ステップＳＴ１１４にて３つ左隣の要
素プロセッサ１０の前記Ｃｒ入力フラグレジスタＦICr
の値が”０”であると判定されたとき、及び、上記ステ
ップＳＴ１１５の処理後に進む、ステップＳＴ１１６で
は、全要素プロセッサ１０において、それぞれ２つ左隣
の要素プロセッサ１０の前記Ｃｒ入力フラグレジスタＦ
ICrの値が”１”か否かを判定する。当該ステップＳＴ
１１６において、２つ左隣の要素プロセッサ１０のＣｒ
入力フラグレジスタＦICrの値が”１”であるときには
ステップＳＴ１１７に進み、”１”でないとき（”０”
のとき）はそのままステップＳＴ１１８に進む。
【０２１４】上記ステップＳＴ１１６にて２つ左隣の要
素プロセッサ１０の前記Ｃｒ入力フラグレジスタＦICr
の値が”１”であると判定されたときのステップＳＴ１
１７では、上記２つ左隣の要素プロセッサ１０のクロマ
入力レジスタｄCiに格納されている値を、自己の要素プ
ロセッサ１０のＣｒレフトレジスタｄCrLに格納する。
【０２１５】上記ステップＳＴ１１６にて２つ左隣の要
素プロセッサ１０の前記Ｃｒ入力フラグレジスタＦICr
の値が”０”であると判定されたとき、及び、上記ステ
ップＳＴ１１７の処理後に進む、ステップＳＴ１１８で
は、全要素プロセッサ１０において、それぞれ１つ左隣
の要素プロセッサ１０の前記Ｃｒ入力フラグレジスタＦ
ICrの値が”１”か否かを判定する。当該ステップＳＴ
１１８において、１つ左隣の要素プロセッサ１０のＣｒ
入力フラグレジスタＦICrの値が”１”であるときには
ステップＳＴ１１９に進み、”１”でないとき（”０”
のとき）はそのまま図１５に示す次の処理に進む。
【０２１６】上記ステップＳＴ１１８にて１つ左隣の要
素プロセッサ１０の前記Ｃｒ入力フラグレジスタＦICr
の値が”１”であると判定されたときのステップＳＴ１
１９では、上記１つ左隣の要素プロセッサ１０のクロマ
入力レジスタｄCiに格納されている値を、自己の要素プ
ロセッサ１０のＣｒレフトレジスタｄCrLに格納する。
【０２１７】上記ステップＳＴ１１８にて１つ左隣の要
素プロセッサ１０の前記Ｃｒ入力フラグレジスタＦICr
の値が”０”であると判定されたとき、及び、上記ステ
ップＳＴ１１９の処理後に進む、図１５のフローチャー
トのステップＳＴ１２１では、全要素プロセッサ１０に
おいて、それぞれ自己の要素プロセッサ１０の前記Ｃｒ
入力フラグレジスタＦICrの値が”１”か否かを判定す
る。当該ステップＳＴ１２１において、自己の要素プロ
セッサ１０のＣｒ入力フラグレジスタＦICrの値が”
１”であるときにはステップＳＴ１２２に進み、”１”
でないとき（”０”のとき）はそのままステップＳＴ１
２３の処理に進む。
【０２１８】上記ステップＳＴ１２１にて自己の要素プ
ロセッサ１０の前記Ｃｒ入力フラグレジスタＦICrの値
が”１”であると判定されたときのステップＳＴ１２２
では、上記自己の要素プロセッサ１０のクロマ入力レジ
スタｄCiに格納されている値を、自己の要素プロセッサ
１０のＣｒレフトレジスタｄCrLに格納する。
【０２１９】上記ステップＳＴ１２２にて自己の要素プ
ロセッサ１０の前記Ｃｒ入力フラグレジスタＦICrの値
が”０”であると判定されたとき、及び、上記ステップ
ＳＴ１２２の処理後に進む、ステップＳＴ１２３では、
上記全要素プロセッサ１０において、それぞれ４つ右隣
の要素プロセッサ１０のクロマ入力レジスタｄCiに格納
している値を、自己の要素プロセッサのＣｒライトレジ
スタｄCrRに格納する。
【０２２０】次のステップＳＴ１２４では、全要素プロ
セッサ１０において、それぞれ３つ右隣の要素プロセッ
サ１０の前記Ｃｒ入力フラグレジスタＦICrの値が”
１”か否かを判定する。当該ステップＳＴ１２４におい
て、３つ右隣の要素プロセッサ１０のＣｒ入力フラグレ
ジスタＦICrの値が”１”であるときにはステップＳＴ
１２５に進み、”１”でないとき（”０”のとき）はそ
のままステップＳＴ１２６に進む。
【０２２１】上記ステップＳＴ１２４にて３つ右隣の要
素プロセッサ１０の前記Ｃｒ入力フラグレジスタＦICr
の値が”１”であると判定されたときのステップＳＴ１
２５では、上記３つ右隣の要素プロセッサ１０のクロマ
入力レジスタｄCiに格納されている値を、自己の要素プ
ロセッサ１０のＣｒライトレジスタｄCrRに格納する。
【０２２２】上記ステップＳＴ１２４にて３つ右隣の要
素プロセッサ１０の前記Ｃｒ入力フラグレジスタＦICr
の値が”０”であると判定されたとき、及び、上記ステ
ップＳＴ１２５の処理後に進む、ステップＳＴ１２６で
は、全要素プロセッサ１０において、それぞれ２つ右隣
の要素プロセッサ１０の前記Ｃｒ入力フラグレジスタＦ
ICrの値が”１”か否かを判定する。当該ステップＳＴ
１２６において、２つ右隣の要素プロセッサ１０のＣｒ
入力フラグレジスタＦICrの値が”１”であるときには
ステップＳＴ１２７に進み、”１”でないとき（”０”
のとき）はそのままステップＳＴ１２８に進む。
【０２２３】上記ステップＳＴ１２６にて２つ右隣の要
素プロセッサ１０の前記Ｃｒ入力フラグレジスタＦICr
の値が”１”であると判定されたときのステップＳＴ１
２７では、上記２つ右隣の要素プロセッサ１０のクロマ
入力レジスタｄCiに格納されている値を、自己の要素プ
ロセッサ１０のＣｒライトレジスタｄCrRに格納する。
【０２２４】上記ステップＳＴ１２６にて２つ右隣の要
素プロセッサ１０の前記Ｃｒ入力フラグレジスタＦICr
の値が”０”であると判定されたとき、及び、上記ステ
ップＳＴ１２７の処理後に進む、ステップＳＴ１２８で
は、全要素プロセッサ１０において、それぞれ１つ右隣
の要素プロセッサ１０の前記Ｃｒ入力フラグレジスタＦ
ICrの値が”１”か否かを判定する。当該ステップＳＴ
１２８において、１つ右隣の要素プロセッサ１０のＣｒ
入力フラグレジスタＦICrの値が”１”であるときには
ステップＳＴ１２９に進み、”１”でないとき（”０”
のとき）はそのまま図１６に示す次の処理に進む。
【０２２５】上記ステップＳＴ１２８にて１つ右隣の要
素プロセッサ１０の前記Ｃｒ入力フラグレジスタＦICr
の値が”１”であると判定されたときのステップＳＴ１
２９では、上記１つ右隣の要素プロセッサ１０のクロマ
入力レジスタｄCiに格納されている値を、自己の要素プ
ロセッサ１０のＣｒライトレジスタｄCrRに格納する。
【０２２６】上記ステップＳＴ１２８にて１つ右隣の要
素プロセッサ１０の前記Ｃｒ入力フラグレジスタＦICr
の値が”０”であると判定されたとき、及び、上記ステ
ップＳＴ１２９の処理後に進む、図１６のフローチャー
トのステップＳＴ１３１では、全要素プロセッサ１０に
おいて、それぞれ自己の要素プロセッサ１０の前記Ｃｒ
入力フラグレジスタＦICrの値が”１”か否かを判定す
る。当該ステップＳＴ１３１において、自己の要素プロ
セッサ１０のＣｒ入力フラグレジスタＦICrの値が”
１”であるときにはステップＳＴ１３２に進み、”１”
でないとき（”０”のとき）はそのままステップＳＴ１
３３の処理に進む。
【０２２７】上記ステップＳＴ１３１にて自己の要素プ
ロセッサ１０の前記Ｃｒ入力フラグレジスタＦICrの値
が”１”であると判定されたときのステップＳＴ１３２
では、上記自己の要素プロセッサ１０のクロマ入力レジ
スタｄCiに格納されている値を、自己の要素プロセッサ
１０のＣｒライトレジスタｄCrRに格納する。
【０２２８】上記ステップＳＴ１３２にて自己の要素プ
ロセッサ１０の前記Ｃｒ入力フラグレジスタＦICrの値
が”０”であると判定されたとき、及び、上記ステップ
ＳＴ１３２の処理後に進む、ステップＳＴ１３３では、
全要素プロセッサ１０において、前記Ｃｒ信号について
の補間データの最左隣画素値を格納するＣｒレフトレジ
スタｄCrLと最右隣画素値を格納するＣｒライトレジス
タｄCrRを、前記輝度信号の計算で求めた位相情報に従
って、線形加算による補間演算を行う。
【０２２９】次のステップＳＴ１３４はＣｂ信号の場合
の処理を行う、すなわち、当該Ｃｂ信号についても、前
記図１４のステップＳＴ１１２〜図１６のステップＳＴ
１４３における前記ＣｒライトレジスタｄCrRをＣｂラ
イトレジスタｄCbRに置き換え、Ｃｒレフトレジスタｄ
CrLをＣｂレフトレジスタｄCbLに、Ｃｒ入力フラグレジ
スタＦICrをＣｂ入力フラグレジスタＦICbに置き換え
て、前述同様の処理を行い、Ｃｂ信号について線形加算
補間演算による補間データを求める。
【０２３０】次のステップＳＴ１３５では、全要素プロ
セッサ１０において、前記Ｃｒ出力フラグレジスタＦ
OCrの値が”１”であるか否かの判定を行い、当該Ｃｒ
出力フラグレジスタＦOCrの値が”１”のときにはステ
ップＳＴ１３７に進み、”１”でないとき（”０”のと
き）はステップＳＴ１３６に進む。
【０２３１】上記Ｃｒ出力フラグレジスタＦOCrの値
が”１”である場合に進むステップＳＴ１３７では上記
ステップＳＴ１３３にて求めたＣｒ信号についての補間
データを出力し、逆にＣｒ出力フラグレジスタＦOCrの
値が”０”である場合に進むステップＳＴ１３６では上
記ステップＳＴ１３４にて求めたＣｂ信号についての補
間データを出力し、これらＣｒ信号についての補間デー
タとＣｂ信号についての補間データを画素毎に選択して
前記ローカルメモリ１５上に設けた４：２：２フォーマ
ットのＣｒ，Ｃｂ信号用出力レジスタに格納する。
【０２３２】次に、前述した拡大画素数変換時には、画
素データ入力時に画素データが飛び飛びに入力レジスタ
１１に格納され、出力時には出力レジスタ１３からその
ままストレートに出力されたのに対して、縮小画素数変
換では画素データ入力時にはデータが入力レジスタ１１
にそのままストレートに入力され、出力時に出力レジス
タ１３から飛び飛びに出力される点が異なる。この縮小
画素数変換における補間処理については前記拡大画素数
変換のときと同じであるので説明は省略し、ここでは補
間演算の前処理部分について述べる。
【０２３３】この縮小画素数変換の場合も、全要素プロ
セッサ１０において、先ず予めローカルメモリ１５上に
前述同様のＣｒ入力フラグレジスタＦICrとＣｂ入力フ
ラグレジスタＦICbとＣｒ出力フラグレジスタＦOCrとを
確保する。また当該縮小画素数変換時には、出力スキッ
プレジスタ１４に格納された画素スキップ情報を格納す
るための出力スキップフラグレジスタＦOSをローカルメ
モリ１５上に確保する。これら各フラグレジスタはそれ
ぞれ１ビットレジスタである。
【０２３４】なお、上記入力ＣｒフラグレジスタＦICr
と入力ＣｂフラグレジスタＦICbは、前述同様に、自己
の要素プロセッサ１０に入力されたデータがＣｒ信号，
Ｃｂ信号の何れに対応するかを示すフラグを格納するた
めのレジスタであり、例えばあるデータがＣｒであれ
ば”１”がフラグレジスタＦICrに設定格納され、Ｃｂ
であれば”１”がフラグレジスタＦICbに設定格納され
る。縮小画素数変換の場合には、これらＣｒ入力フラグ
レジスタＦICrとＣｂ入力フラグレジスタＦICbには、画
素毎に”１”と”０”が交互に繰り返された値が格納さ
れ、Ｃｒ入力フラグレジスタＦICrとＣｂ入力フラグレ
ジスタＦICbの対応する画素について言えば反転したも
のとなっている。また、Ｃｒ出力フラグレジスタＦOCr
には、前述同様にＣｒを出力すべき画素に対応して”
１”と”０”が交互に繰り返す値が格納され、当該Ｃｒ
出力フラグレジスタＦOCrに”１”が格納されたときに
はＣｒを、一方、”０”が格納されたときはＣｂを出力
するものとする。
【０２３５】当該縮小画素数変換の処理をＳＩＭＤ制御
で行うと、前記図１２のフローチャートのステップＳＴ
７１におけるフラグレジスタに格納する情報の計算の手
順は、以下の図１７のフローチャートに示すような流れ
となる。
【０２３６】この図１７において、先ずステップＳＴ１
０１では、全要素プロセッサ１０において、予めローカ
ルメモリ１５上にそれぞれ１ビット分の出力スキップフ
ラグレジスタＦOSとＣｒ入力フラグレジスタＦICrとＣ
ｂ入力フラグレジスタＦICbとＣｒ出力フラグレジスタ
ＦOCrとを確保する。
【０２３７】次のステップＳＴ１０２では、全要素プロ
セッサ１０においてそれぞれローカルメモリ１５の出力
スキップフラグレジスタＦOSに、前述の図９の処理にて
求めた縮小画素数変換時の画素スキップ情報（出力スキ
ップレジスタ１４に格納された画素スキップ情報）をコ
ピーする。なお、この画素スキップ情報は前述したよう
に、”１”がスキップすることを、”０”がスキップし
ないことを表している。
【０２３８】次に、ステップＳＴ１０３では、全要素プ
ロセッサ１０においてそれぞれ出力スキップフラグレジ
スタＦOSに格納されている値が”１”か否かの判定を行
い、”１”のときにはステップＳＴ１０４に進み、”
１”でないとき（”０”のとき）にはステップＳＴ１０
５に進む。
【０２３９】上記ステップＳＴ１０３にて出力スキップ
フラグレジスタＦOSに格納されている値が”１”と判定
されたときに進むステップＳＴ１０４では、全要素プロ
セッサ１０において、それぞれ自己の要素プロセッサ１
０の１つ左隣の要素プロセッサ１０のＣｒ出力フラグレ
ジスタＦOCrに格納されている値を、自己の要素プロセ
ッサ１０のＣｒ出力フラグレジスタＦOCrに格納する。
【０２４０】一方、上記ステップＳＴ１０３にて出力ス
キップフラグレジスタＦOSに格納されている値が”０”
と判定されたときに進むステップＳＴ１０５では、全要
素プロセッサ１０において、それぞれ自己の要素プロセ
ッサ１０の１つ左隣の要素プロセッサ１０のＣｒ出力フ
ラグレジスタＦOCrに格納されている値の反転した値
を、自己の要素プロセッサ１０のＣｒ出力フラグレジス
タＦOCrに格納する。
【０２４１】これらステップＳＴ１０４及びステップＳ
Ｔ１０５の後は、ステップＳＴ１０６に進む。当該ステ
ップＳＴ１０６では、１ライン分の全画素（少なくとも
全要素プロセッサ１０の数より多い）について上述の処
理が終了したか否かの判定を行い、終了していないと判
断したときにはステップＳＴ１０３に戻って上述の処理
を繰り返し、終了したと判断したときには次の処理、す
なわち前述同様の図１４から図１６の各フローチャート
の処理に進む。ただし、このときの図１４から図１６の
フローチャートでは、上記図１７の処理にて求めたＣｒ
入力フラグレジスタＦICrとＣｂ入力フラグレジスタＦ
ICbとＣｒ出力フラグレジスタＦOCrの値を用いて前述同
様の処理を行い、当該縮小画素数変換処理ときの４：
２：２フォーマットのクロマ信号出力を得るようにす
る。
【０２４２】なお、この縮小画素数変換処理の場合も、
最左端の要素プロセッサ１０はその左の要素プロセッサ
が存在しないため各フラグレジスタの値は確定しないこ
とになる。したがって、当該最左端の要素プロセッサ１
０の場合は、各フラグレジスタに常に”０”を格納する
ことにする。
【０２４３】上述したような手法による４：２：２フォ
ーマットにおける拡大画素数変換と縮小画素数変換の他
に、当該４：２：２フォーマットのクロマ信号を一旦
４：４：４フォーマットに変換して拡大画素数変換や縮
小画素数変換を行うことも可能である。
【０２４４】この４：２：２フォーマットから４：４：
４フォーマットへのフォーマット変換の流れは、例えば
図１８に示すようなフローチャートとなる。
【０２４５】この図１８において、ステップＳＴ７３で
は４：２：２フォーマットのクロマ信号を４：４：４フ
ォーマットに変換し、次のステップＳＴ７４では当該
４：４：４フォーマットのクロマ信号を前述したように
して拡大画素数変換や縮小画素数変換する。
【０２４６】ここで、上記ステップＳＴ７３における
４：２：２フォーマットから４：４：４フォーマットへ
のフォーマット変換例としては図１９に示すような手法
が考えられる。すなわち、この図１９では、Ｃｒ判別フ
ラグとＣｂ判別フラグを用い、Ｃｂ判別フラグと４：
２：２クロマ信号との論理積演算後のＣｒ信号と、Ｃｒ
判別フラグと４：２：２クロマ信号との論理積演算後の
Ｃｂ信号とを求め、これら論理積演算後のＣｒ信号とＣ
ｂ信号から４：４：４フォーマットのＣｒ信号及びＣｂ
信号を演算により求めるようにしている。
【０２４７】上記ＳＩＭＤ制御のリニアアレイ型多並列
プロセッサ１において、上記図１９に示すようなフォー
マット変換を実現する場合、図２０のフローチャートに
示すような手順となる。
【０２４８】図２０において、ステップＳＴ１４１で
は、上記４：２：２フォーマットのＣｒ信号を判別する
上記Ｃｒ判別フラグと、Ｃｂ信号を判別するＣｂ判別フ
ラグとを、ローカルメモリ１５上に用意する。これらＣ
ｒ判別フラグ，Ｃｂ判別フラグは、当該リニアアレイ型
多並列プロセッサ１内部で生成してローカルメモリ１５
上に用意してもよいし、また、前述したＣｒ，Ｃｂ用の
フラグの生成にて説明したのと同様のナンバリング手法
にて生成することを可能である。
【０２４９】次のステップＳＴ１４２では、これらＣｒ
判別フラグとＣｂ判別フラグそれぞれに対して図１９の
４：２：２フォーマットのクロマ信号との論理積（ＡＮ
Ｄ）演算を行う。
【０２５０】ステップＳＴ１４３では当該論理積演算に
より得られたＣｒ信号と０が交互に繰り返す信号と、Ｃ
ｂ信号と０が交互に繰り返す信号を、ローカルメモリ１
５上に保存する。
【０２５１】次のステップＳＴ１４４では、上記ステッ
プＳＴ１４２及びステップＳＴ１４３にて得られたそれ
ぞれの信号に、１／２，１，１／２の３タップのＦＩＲ
フィルタリングを施す。これは、単に平均補間である
が、輝度信号に対して４：２：２フォーマットのクロマ
信号では元々周波数帯域が狭いので問題は起きない。
【０２５２】このようにして得られた４：４：４フォー
マットの信号をステップＳＴ１４５にて出力する。
【０２５３】次に、４：１：１フォーマットのクロマ信
号の画素数変換について説明する。
【０２５４】この４：１：１フォーマットのクロマ信号
の画素数変換時には、図２１のフローチャートに示すよ
うに、前記リニアアレイ型多並列プロセッサ１におい
て、ステップＳＴ７５にて当該４：１：１フォーマット
のクロマ信号を一旦４：２：２フォーマットのクロマ信
号に変換し、次のステップＳＴ７６にて上記ステップＳ
Ｔ７５で得られた４：２：２フォーマットのクロマ信号
に対して、前述同様の画素数変換処理を施すようにす
る。
【０２５５】上記図２１のステップＳＴ７５における
４：１：１フォーマットから４：２：２フォーマットへ
の変換処理の流れは、図２２〜図２４のフローチャート
に示すようになる。また、これら図２２〜図２４に示す
処理におけるローカルメモリ１５の内容は、図２５及び
図２６に示すようになる。なお、図２５と図２６は、図
２５の後に図２６が続いた１枚の図として表すべきもの
であるが、紙面の関係で２つの図として表している。以
下、これら図２２〜図２４の処理を図２５及び図２６を
参照して説明する。
【０２５６】先ず、図２２に示すステップＳＴ１５１で
は、全要素プロセッサ１０においてそれぞれローカルメ
モリ１５上に４：１：１フォーマットのクロマ信号の最
上位ビット（ＭＳＢ）位置を表すための１ビットの判別
フラグを格納する判別フラグレジスタｄflgを確保す
る。この判別フラグは、図２５に判別フラグ信号として
示す４サイクルの周期信号であり、例えば当該リニアア
レイ型多並列プロセッサ１の外部で生成して入力しても
よいし、前記ナンバリング処理にて当該プロセッサ１内
部で生成してもよい。当該リニアアレイ型多並列プロセ
ッサ１内部のナンバリング処理にて当該判別フラグを生
成した場合、上記判別フラグレジスタｄfl gを当該プロ
セッサ１内部にて各要素プロセッサ１０間で通信して、
左右に移動して４：１：１フォーマットのクロマ信号の
ＭＳＢ位置と一致させる。また、当該ステップＳＴ１５
１では、ローカルメモリ１５上に作業アドレス空間とし
て３ビットのレジスタ（以下、作業用レジスタｄtmpと
呼ぶ）をも確保する。
【０２５７】次に、ステップＳ１５２では、全要素プロ
セッサ１０において、それぞれ１つ左隣の要素プロセッ
サ１０のローカルメモリ１５上の上記作業用レジスタｄ
tmpの値に１を加算した値を、自己の要素プロセッサの
作業用レジスタｄtmpに格納する。
【０２５８】次のステップＳＴ１５３では、１ライン分
の全画素（少なくとも全要素プロセッサ１０の数より多
い）について上述の処理が終了したか否かの判定を行
い、終了していないと判断したときにはステップＳＴ１
５２に戻って上述の処理を繰り返し、終了したと判断し
たときにはステップＳＴ１５４に進む。
【０２５９】次のステップＳＴ１５４では、上記判別フ
ラグの値として、上記３ビット作業用レジスタｄtmpの
下位２ビットの各ビットの否定論理和演算を行い、得ら
れた値を上記判定フラグとして、ローカルメモリ１５上
に確保した判定フラグレジスタｄflgに格納する。な
お、このステップＳＴ１５４における判定フラグの決定
処理をより具体的に説明すると、上記３ビットの作業用
レジスタｄtmpの下位２ビットの値が”００”であるか
否かの判断を行い、当該下位２ビットの値が”００”で
あるときには上記判別フラグを”１”とし、当該下位２
ビットの値が”００”でないときには判別フラグを”
０”とする。ただし、最左端の要素プロセッサ１０はそ
の左の要素プロセッサが存在しないため判別フラグの値
は確定しないことになる。したがって、当該最左端の要
素プロセッサ１０の場合は、判別フラグとして常に”
０”が与えられるものとする。
【０２６０】次のステップＳＴ１５５では、全要素プロ
セッサ１０においてそれぞれ上記ローカルメモリ１５上
に８ビットの４：２：２フォーマットのクロマ信用のク
ロマレジスタｄCoutと、それぞれが８ビットの作業用レ
ジスタＷＯ1，ＷＯ2を確保する。
【０２６１】次のステップＳＴ１５６では、全要素プロ
セッサ１０において上記ローカルメモリ１５上にそれぞ
れ４：１：１フォーマットの入力Ｃｒ信号と入力Ｃｂ信
号それぞれ２ビットずつを格納する。
【０２６２】すなわちステップＳＴ１５７では、全要素
プロセッサ１０において、それぞれ３つ右隣の要素プロ
セッサ１０のローカルメモリ１５に格納された上記４：
１：１フォーマットの入力Ｃｒ信号２ビットを、自己の
要素プロセッサ１０の上記８ビット作業用レジスタＷＯ
1の第０ビット（図２５ではＷＯ1として示す）と第１ビ
ット（図２５ではＷＯ1＋１として示す）に格納する。
【０２６３】次のステップＳＴ１５８では、同様に、全
要素プロセッサ１０において、それぞれ２つ右隣の要素
プロセッサ１０のローカルメモリ１５に格納された上記
４：１：１フォーマットの入力Ｃｒ信号２ビットを、自
己の要素プロセッサ１０の上記８ビット作業用レジスタ
ＷＯ1の第２ビット（図２５ではＷＯ1＋２として示す）
と第３ビット（図２５ではＷＯ1＋３として示す）に格
納する。このステップＳＴ１５８の処理御は、図２３の
フローチャートのステップＳＴ１６１に進む。
【０２６４】当該図２３のステップＳＴ１６１では、同
様に、全要素プロセッサ１０において、それぞれ１つ右
隣の要素プロセッサ１０のローカルメモリ１５に格納さ
れた上記４：１：１フォーマットの入力Ｃｒ信号２ビッ
トを、自己の要素プロセッサ１０の上記８ビット作業用
レジスタＷＯ1の第４ビット（図２５ではＷＯ1＋４とし
て示す）と第５ビット（図２５ではＷＯ1＋５として示
す）に格納する。
【０２６５】次の、ステップＳＴ１６２では、全要素プ
ロセッサ１０において、自己の要素プロセッサのローカ
ルメモリ１５に格納された上記４：１：１フォーマット
の入力Ｃｒ信号２ビットを、自己の要素プロセッサ１０
の上記８ビット作業用レジスタＷＯ1の第６ビット（図
２５ではＷＯ1＋６として示す）と第７ビット（図２５
ではＷＯ1＋７として示す）に格納する。
【０２６６】ここまでの処理により、ローカルメモリ１
５内の作業用レジスタＷＯ1には入力Ｃｒ信号について
図２５の（ａ）に示すような値が格納されることにな
る。
【０２６７】以下、作業用レジスタＷＯ2についても同
様に、ステップＳＴ１６３では、全要素プロセッサ１０
において、それぞれ３つ右隣の要素プロセッサ１０のロ
ーカルメモリ１５に格納された上記４：１：１フォーマ
ットの入力Ｃｂ信号２ビットを、自己の要素プロセッサ
１０の上記８ビット作業用レジスタＷＯ2の第０ビット
と第１ビットに格納する。
【０２６８】ステップＳＴ１６４では、全要素プロセッ
サ１０において、それぞれ２つ右隣の要素プロセッサ１
０のローカルメモリ１５に格納された上記４：１：１フ
ォーマットの入力Ｃｂ信号２ビットを、自己の要素プロ
セッサ１０の上記８ビット作業用レジスタＷＯ2の第２
ビットと第３ビットに格納する。
【０２６９】ステップＳＴ１６５では、全要素プロセッ
サ１０において、それぞれ２つ右隣の要素プロセッサ１
０のローカルメモリ１５に格納された上記４：１：１フ
ォーマットの入力Ｃｂ信号２ビットを、自己の要素プロ
セッサ１０の上記８ビット作業用レジスタＷＯ2の第４
ビットと第５ビットに格納する。
【０２７０】ステップＳＴ１６６では、全要素プロセッ
サ１０において、自己の要素プロセッサ１０のローカル
メモリ１５に格納された上記４：１：１フォーマットの
入力Ｃｂ信号２ビットを、自己の要素プロセッサ１０の
上記８ビット作業用レジスタＷＯ2の第６ビットと第７
ビットに格納する。
【０２７１】次に、ステップＳＴ１６７では、全要素プ
ロセッサ１０において、上述のようにして格納された作
業用レジスタＷＯ1の８ビットのそれぞれのビットと、
前記判別フラグレジスタｄflgに格納された判別フラグ
ビットとの間で、論理積（ＡＮＤ）演算を行い、得られ
た値をそれぞれ作業用レジスタＷＯ1に戻す。
【０２７２】この処理により、ローカルメモリ１５内の
例えば作業用レジスタＷＯ1には図２５の（ｂ）に示す
ような値が格納されることになる。
【０２７３】次の、ステップＳＴ１６９では、同様にし
て、全要素プロセッサ１０において、上述のようにして
格納された作業用レジスタＷＯ2の８ビットのそれぞれ
のビットと、前記判別フラグレジスタｄflgに格納され
た判別フラグビットとの間で、論理積（ＡＮＤ）演算を
行い、得られた値をそれぞれ作業用レジスタＷＯ2に戻
す。
【０２７４】その後、図２４のフローチャートのステッ
プＳＴ１７１では、全要素プロセッサ１０において、上
記作業用レジスタＷＯ1の８ビットに対して、１／２，
０，１，０，１／２のタップのＦＩＲフィルタリング処
理を施す。
【０２７５】ここまでの処理により、ローカルメモリ１
５内の例えば作業用レジスタＷＯ1には図２５の（ｃ）
に示すような値が格納されることになる。
【０２７６】同様に、ステップＳＴ１７２では、全要素
プロセッサ１０において、上記作業用レジスタＷＯ2の
８ビットに対して、１／２，０，１，０，１／２のタッ
プのＦＩＲフィルタリング処理を施す。
【０２７７】次のステップＳＴ１７３では、上記作業用
レジスタＷＯ1の値を、前記４：２：２フォーマットの
クロマレジスタｄCoutに格納する。
【０２７８】最後に、全要素プロセッサ１０において、
それぞれ１つ左隣の要素プロセッサのと作業用レジスタ
ＷＯ2の値と自己の要素プロセッサ１０の上記クロマレ
ジスタｄCoutの値との論理和（ＯＲ）演算を行い、得ら
れた値を自己の要素プロセッサの上記クロマレジスタｄ
Coutに戻す。
【０２７９】ここまでの処理により、ローカルメモリ１
５内の４：２：２フォーマットのクロマレジスタｄCout
には図２６に示すような値が格納されることになる。な
お、このクロマレジスタｄCoutにおいても、８ビットを
前記図２５の作業用レジスタＷＯ1の場合と同様に、第
０ビットをｄCoutと表し、第１ビットをｄCout＋１と表
し、第２ビットをｄCout＋２と表し、以下同様にして第
７ビットをｄCout＋７と表している。
【０２８０】その後は、図２１のステップＳＴ７６の処
理に進む。
【０２８１】次に、上記図２４のステップＳＴ１７１及
びステップＳＴ１７２におけるＦＩＲフィルタの構成
は、図２７に示すようなものを挙げることができる。
【０２８２】この図２７において、入力端子５０にはク
ロマのデータが供給され、直列接続された１サンプル遅
延器５１〜５４に順次送られる。これら遅延器５１〜５
４は、それぞれ供給されたデータを１サンプル分づつ遅
延するものである。上記入力端子５０の入力データとこ
れら遅延器５１〜５４の各出力データは、それぞれ対応
する乗算器５５〜５９に送られる。
【０２８３】これら乗算器５５〜５９には、それぞれ１
／２，０，１，０，１／２の乗算係数（フィルタ係数）
が設定されている。したがって、各乗算器５５〜５９で
は、上記乗算係数と、上記入力端子６０への入力データ
と各遅延器５１〜５４の各出力データとをかけ算する。
この乗算器５５〜５９の各乗算結果は、加算器６０によ
り加算され出力端子６１からＦＩＲフィルタ出力として
取り出される。
【０２８４】この図２７に示すＦＩＲフィルタは、各要
素プロセッサ１０間において近傍通信を行うことにより
容易に実現できるものである。
【０２８５】上述のようにして、４：１：１フォーマッ
トのクロマ信号を４：２：２フォーマットのクロマ信号
に変換すれば、その後は前述した４：２：２フォーマッ
トにおける画素数変換のアルゴリズムを使用するか、或
いはこの４：２：２フォーマットをさらに４：４：４フ
ォーマットに変換して前述した４：４：４フォーマット
における画素数変換アルゴリズムを使用すれば、当該
４：１：１フォーマットの画素数変換が可能となる。
【０２８６】なお、上述した説明では、拡大画素数変
換、縮小画素数変換処理の実施の形態について述べてき
たが、これらの技術は、画素データの入力レートと出力
レートをそれぞれ独立に制御することにより、サンプリ
ング周波数変換処理にもそのまま適応可能である。
【０２８７】次に走査線数変換処理について説明する。
【０２８８】本発明実施の形態の走査線数変換処理で
は、本発明の特徴の一つであるリアルタイムな走査線数
変換も可能である。
【０２８９】映像信号の水平方向のサンプル点を垂直方
向に眺めて、各画素をラインに置き換えれば、走査線数
変換となり、いままでの画素数変換と同じ考え方をち適
用することができる。この場合は入出力のスキップ機能
は、外部のフィールドＦＩＦＯメモリ等で調整すればよ
く、この制御用信号はライン属性情報に基づいてライン
属性情報の計算と同時に求めることが可能である。
【０２９０】また、演算処理自体は輝度信号とクロマ信
号とを区別する必要はなく、同じ処理で行うことができ
る。
【０２９１】画素数変換処理では、画素というものを単
位で行っていた訳だが、これをライン単位と置き換えれ
ば走査線数変換処理も同じように扱うことができる。す
なわち、入力ライン近傍の４ラインデータとライン位相
情報とのキュービック演算から補間すべきラインを計算
する。ただし、画素数変換処理においては、前記図３の
ステップＳＴ２に示す画素スキップ情報と画素位相情報
をブランキング区間或いは電源投入時等に行っていた
が、走査線数変換処理では入力スキップライン情報、出
力スキップライン情報、ライン位相情報は毎ライン計算
する点と、前記ライン位相情報については拡大用と縮小
用と２種類の位相情報のためのレジスタを持つ点が大き
く異なる。このように、ライン位相情報を２種類持つこ
とで縮小から拡大まで任意の比率変換を可能としてい
る。また、この２種類の位相情報から求められる入力ス
キップライン制御信号と上記スキップライン制御信号で
外部のフィールドメモリと当該ＤＳＰ自体の処理プログ
ラムを制御することにより、補間演算に必要なＤＳＰ内
部のローカルメモリ量を削減している。
【０２９２】図２８に当該ＤＳＰを用いて画素数変換と
走査線数変換処理を行う場合のブロック構成の一例を示
す。この場合、当該ＤＳＰのリニアアレイ型多並列プロ
セッサ７２において、図中の点線にて囲んだ構成（画素
数変換部７１）にて画素数変換がなされ、それ以外の構
成にて走査線数変換処理が行われる。当該ＤＳＰはそも
そもハードウェアではなく、ソフトウェアだけで構成さ
れるため、実際の実現方法は異なるが、内部の各信号処
理の一つ一つをブロック分けすると図２８のように表す
ことができ、画素数変換部７１とそれ以外の走査線数変
換部とに分けることが可能であり、画素数変換について
は既に説明してあるので、以下では走査線数変換処理に
ついてその構成及び動作を説明する。
【０２９３】具体的な走査線数変換を実現する処方を説
明する。ただし、この場合もリニアアレイ型多並列プロ
セッサは画素数変換で使ったものと同じであるため、こ
こではリニアアレイ型多並列プロセッサの構成について
の説明は簡略化する。
【０２９４】この図２８において、リニアアレイ型多並
列プロセッサ７２の画素数変換部７１は、前述したよう
に、出力スキップ画素を計算する出力スキップ画素計算
部５２と入力スキップ画素を計算する入力スキップ画素
計算部５３、及び輝度、クロマ用のフィルタ部５４、画
素位相計算部５５とからなる。
【０２９５】また、リニアアレイ型多並列プロセッサ７
２の走査線数変換部は、縮小用ライン位相計算部５８及
び拡大用ライン位相計算部６２、出力スキップライン計
算部６０及び入力スキップライン計算部６３、ライン位
相用レジスタ５９、出力スキップライン用レジスタ６
１、信号用ディレイライン５６、フィルタ部５７とから
なる。上記縮小用ライン位相計算部５８及び拡大用ライ
ン位相計算部６２、出力スキップライン計算部６０及び
入力スキップライン計算部６３、ライン位相用レジスタ
５９、出力スキップライン用レジスタ６１は、前述した
画素数変換処理のための構成と対応したものであるが、
これらではライン単位での処理を行う。
【０２９６】データ入力端子５０からは、輝度とクロマ
の信号が入力され、これらの信号ＩＲは外部のフィール
ドメモリ５１を介して、リニアアレイ型多並列プロセッ
サ７２に供給される。当該フィールドメモリ５１から供
給された信号ＩＲは、走査線数変換部の信号用ディレイ
ライン５６に供給される。この信号用ディレイライン５
６は、上記信号ＩＲを４Ｈ分（４水平周期分）遅延させ
て各ライン毎に出力するものである。これらライン毎の
信号は上記フィルタ部５４と同様のフィルタ部５７に送
られる。このフィルタ部５７の出力は画素数変換部７１
のフィルタ部５４を介し、出力信号ＯＲとして外部フィ
ールドメモリ６４に送られる。このフィールドメモリ６
４からの輝度及びクロマの信号が画素数或いはライン数
変換された出力としてデータ出力端子６５から出力され
る。
【０２９７】また、上記入力スキップライン計算部６３
からは、フィールドメモリ５１への後述する制御信号と
して入力スキップライン制御信号ＦISLが出力され、出
力スキップライン用レジスタ６１からは、フィールドメ
モリ６４への後述する制御信号として出力スキップライ
ン制御信号ＦOSLが出力される。ライン位相用レジスタ
５９からはフィルタ部５７の制御信号が出力される。
【０２９８】図２９、図３０、図３１を用いて、上記走
査線数変換部における処理の全体の流れを説明する。
【０２９９】図２９において、先ず、ステップＳＴ２０
０で走査線数変換の変換比率Ｎ：Ｍが設定される。ただ
し、Ｎ及びＭは、正の正数であり、Ｍ≧Ｎで拡大走査線
数変換、Ｍ＜Ｎで縮小走査線数変換となる。変換比率
１：１の等倍変換は拡大変換に含めることとする。
【０３００】次のステップＳＴ２０１は、画像の１フレ
ームの最初のラインに実行されるが、ここで入力スキッ
プラインの計算に使われるライン位相情報ｄphiと、出
力スキップラインの計算に使われるライン位相情報ｄ
phoの初期化を行う。ただし、リニアアレイ型多並列プ
ロセッサ内での処理の遅延時間があるため、その遅延を
補償するために上記ライン位相情報ｄphoは０で、ライ
ン位相情報ｄphiは遅延時間に応じたオフセット位相を
持たせることを行う。
【０３０１】ステップＳＴ２０２では、次のラインの１
ライン分画素データのデータ入力が可能か否かの判別を
行い、当該次ラインの画素データの入力が可能となるま
で、この判断を繰り返す。当該ステップＳＴ２０２にて
次ラインの画素データの入力が可能になると、次のステ
ップＳＴ２０３で１ライン分の画素データの入力が行わ
れる。
【０３０２】ステップＳＴ２０４では、後述する入力ス
キップライン制御信号ＦISLに従い、もしも入力スキッ
プライン制御信号ＦISLが０ならば、ステップＳＴ２０
５のように、ステップＳＴ２０３で入力した１ライン分
のデータを補間元のデータが格納されているローカルメ
モリ上の４Ｈディレイライン５６に格納する。逆に、入
力スキップライン制御信号ＦISLが１ならば、このライ
ンは不要とみなし、４Ｈディライン５６には格納され
ず、そのデータは破壊され、ステップＳＴ２０６に進
む。
【０３０３】この入力スキップライン制御信号Ｆ
ISLは、拡大走査線変換の際に意味をもつものであり、
図３２に拡大変換時の入力スキップライン制御信号Ｆ
ISLとフィールドメモリ５１のデータとの関係を図示す
る。
【０３０４】図３２の図中Ｌinがスキップされるライン
を示しており、すなわち入力スキップライン制御信号Ｆ
ISLが１のときにはフィールドメモリ５１の出力を止め
ると共にデータを取り込まないようにし、０の時にはメ
モリからのデータを取り込み、補間演算に必要な４Ｈデ
ィレイライン５６の格納する。なお、入力スキップライ
ン制御信号ＦISLの極性は１でスキップ、０でスキップ
しないとしているが、フィールドメモリの制御信号の局
性が逆ならば反転する必要がある。
【０３０５】図２８中の４Ｈディレイライン５６の制御
信号ＧＲＬは、いわゆるグローバルローテーションを表
しており、１でそれぞれのラインデータを１ラインずつ
ディレイし、０でディレイしないことを示す。これはラ
イン単位の処理であるので、当該ＤＳＰにおいてはロー
カルメモリ内のデータを移動させることであるのでわず
か数十ステップのインストラクションで済む。
【０３０６】以上の結果、信号用ディレイライン５６に
は、キュービック補間に必要な４ラインのデータが得ら
れることになる。例えば、図３２の場合、図３３に示す
ラインが上記信号用ディレイライン５６のローカルメモ
リに格納される。
【０３０７】出力スキップライン制御信号ＦOSLは、縮
小走査線数変換の際に意味をもつものであり、図３４に
縮小変換時の出力スキップライン制御信号ＦＯＳＬとフ
ィールドメモリ６４のデータとの関係を図示する。
【０３０８】図３４の図中Ｌoutがスキップされるライ
ンを示しており、すなわち出力スキップライン制御信号
ＦOSLが１のときにはフィールドメモリ６４への入力デ
ータを取り込まないようにし、０の時には出力信号ＯＲ
のデータを取り込む。なお、出力スキップライン制御信
号ＦOSLの局性は１でスキップ、０でスキップしないと
しているが、フィールドメモリの制御信号の局性が逆な
らば反転する必要がある。この時のローカルメモリの内
容を図３５に示す。
【０３０９】ステップＳＴ２０６では出力スキップライ
ン位相情報ｄphoからキュービック係数を計算する。す
なわち、式（１）を用いた計算を行う。ここで、ライン
位相情報を表すものとしては、出力スキップライン位相
情報ｄpho以外にもスキップライン位相情報ｄphiがある
が、入力スキップライン位相情報ｄphiは実際の補間演
算には使わず、以降に述べる入力スキップラインを決定
するために使われる。このようにライン位相情報として
はｄphi，ｄphoの２種類を持つが、実際の補間演算では
出力スキップライン位相情報ｄphoのみを用いることで
縮小から拡大までの任意比率変換を可能とする。
【０３１０】ステップＳＴ２０７では、上記ステップＳ
Ｔ２０６にて求めたキュービック係数と上記近傍４ライ
ンの画素データの畳み込み演算により補間されるライン
ＱVは以下の式（１８）のようになる。
【０３１１】 QV＝C1((M+dpho)/M)*dp2+C2(dpho/M)*dp1+C2((M-dpho)/M)*dc+C1((2M-doho)/K )*dn1 ・・・・（１８） ただし、Ｃ1(x)＝−｜ｘ｜3＋５｜ｘ｜2−８｜ｘ｜＋４ Ｃ2(x)＝｜ｘ｜3−２｜ｘ｜2＋１ 出力スキップライン位相情報ｄphoは前ラインの出力ス
キップライン位相情報ｄphoが格納されたレジスタ６０
（出力スキップライン計算部６０のレジスタ）を示して
おり、これについては後述する。ｄp2，ｄp1，ｄc，ｄ
n1は入力ラインをそれぞれ３Ｈ，２Ｈ，１Ｈ，０Ｈライ
ンディレイさせたものである。
【０３１２】このときの各構成要素のローカルメモリの
各レジスタの様子を図３３に示す。出力スキップライン
位相情報ｄphoは１ライン中でどの画素をとっても、あ
る一定の値になっている。
【０３１３】ステップＳＴ２０８、ステップＳＴ２０
９、ステップＳＴ２１０では、次のラインの出力スキッ
プラインであるかどうかの判定を行う。すなわち前のラ
インの出力スキップライン位相レジスタｄphoに格納さ
れた値にＮを加算して、得られた値がＭの２倍の値より
も大きい場合は１ビットのレジスタＦOSLに１を格納
し、出力ラインをスキップするものとし、逆の場合はレ
ジスタＦOSLに０を格納し、出力ラインをスキップさせ
ないように設定する。
【０３１４】次の、ステップＳＴ２１１、ステップＳＴ
２１２、ステップＳＴ２１３では、前記出力スキップラ
インを示すレジスタＦOSLに従い、次のラインの出力ス
キップライン位相レジスタｄphoを計算する。もし、ス
テップＳＴ２０９、ステップＳＴ２１０で計算したレジ
スタＦOSLが１ならば、次ラインの出力スキップライン
位相情報レジスタｄphoを現ラインの出力スキップライ
ン位相情報レジスタｄp hoからＭを引いたものとし、そ
うでない場合には（Ｎ−Ｍ）を足したものにする。
【０３１５】ステップＳＴ２１４、ステップＳＴ２１
５、ステップＳＴ２１６では、次のラインが入力スキッ
プラインであるかどうかの判定を行う。すなわち、前の
ラインの出力スキップライン位相情報レジスタｄphiに
格納された値にＮを加算して、得られた値がＭの値と等
しいか小さい場合は１ビットのレジスタＦISLに１を格
納し、入力ラインをスキップするものとし、逆の場合は
レジスタＦISLに０を格納し、入力ラインをスキップさ
せないよう設定する。
【０３１６】次のステップＳＴ２１７、ステップＳＴ２
１８、ステップＳＴ２１９では、前記入力スキップライ
ンを示すレジスタＦISLに従い、次ラインの入力スキッ
プライン位相レジスタｄphiを計算する。もし、ステッ
プＳＴ２１４、ステップＳＴ２１６で計算したレジスタ
ＦISLが１ならば、次ラインの入力スキップライン位相
情報レジスタｄphiを現ラインの入力スキップライン位
相情報レジスタｄphiからＭを引いたものとし、そうで
なければそのままの値とする。
【０３１７】ステップＳＴ２２０にて、上記のように得
られたキュービック補間演算後のデータと出力スキップ
ライン制御信号ＦOSLと入力スキップライン制御信号Ｆ
ISLを出力する。
【０３１８】ステップＳＴ２２０までが、１ライン分の
計算であり、これを１フレームの間繰り返す。すなわ
ち、ステップＳＴ２２２で１フレームの終わりかどうか
を判断し、そうであれば図２９のステップＳＴ２０１に
戻り、そうでなければステップＳＴ２０２へ戻る。
【０３１９】以上説明したように、本発明実施の形態に
よれば、回路規模、その構成の複雑さからハードウェア
では実現困難なフィルタスイッチング補間方式（キュー
ビックフィルタ補間方式）を用い、任意比率の画素数変
換処理と走査線数変換処理をＳＩＭＤ制御のリニアアレ
イ型多並列プロセッサＤＳＰを使い、ソフトウェア処理
だけで実現可能である。また、前記ＡＳＩＣ等のハード
ワイアードでは実現困難であった任意画素数への変換に
も対応し、４：４：４フォーマット、４：２：２フォー
マット、４：１：１フォーマットという任意のクロマフ
ォーマットにも対応させることができる。その上、従来
のハードワイアード回路と違い、各種フォーマットやビ
ット精度についても全てソフトウェアの変更だけで対応
できるため、外部に新たに回路を追加することがなくな
る。
【０３２０】さらに、本発明の実施の形態によれば、リ
アルタイムに画素数及び走査線数をそれぞれ任意のサイ
ズに変換することも可能である。
【０３２１】
【発明の効果】本発明においては、ＳＩＭＤ制御のリニ
アアレイ型多並列プロセッサを使い、ソフトウェア処理
だけで、任意比率の画素数変換や走査線数変換のための
ディジタル信号処理を実現可能とし、画素数、走査線数
の変換比率はリアルタイムに設定可能で、それぞれ独立
に設定できる。走査線数変換については、外部に置かれ
ているフィールドメモリの制御信号をもリニアアレイ型
多並列プロセッサにて計算することで、メモリコントロ
ール回路を不要としている。また、本発明においては、
例えば４：４：４フォーマットのみならず、４：２：２
フォーマットや４：１：１フォーマットのような任意の
クロマフォーマットに対応している。
【図面の簡単な説明】
【図１】リニアアレイ型多並列プロセッサの基本構成を
示すブロック回路図である。
【図２】本発明実施の形態のリニアアレイ型多並列プロ
セッサの概略構成を示すブロック回路図である。
【図３】輝度信号についての拡大画素数変換処理の全体
の流れを示すフローチャートである。
【図４】輝度信号についての拡大画素数変換処理におけ
る入力スキップレジスタの画素スキップ情報と位相情報
の計算の流れを示すフローチャートである。
【図５】輝度信号についての拡大画素数変換処理におけ
る入力画素の近傍４画素の計算の前半部の流れを示すフ
ローチャートである。
【図６】輝度信号についての拡大画素数変換処理におけ
る入力画素の近傍４画素の計算の後半部の流れを示すフ
ローチャートである。
【図７】輝度信号の拡大画素数変換の動作説明に用いる
図である。
【図８】輝度信号についての縮小画素数変換処理の全体
の流れを示すフローチャートである。
【図９】輝度信号についての縮小画素数変換処理におけ
る出力スキップレジスタの画素スキップ情報と位相情報
の計算の流れを示すフローチャートである。
【図１０】輝度信号についての縮小画素数変換処理にお
ける入力画素の近傍４画素の計算の前半部の流れを示す
フローチャートである。
【図１１】輝度信号の縮小画素数変換の動作説明に用い
る図である。
【図１２】４：２：２フォーマットのクロマ信号の画素
数変換処理の全体の流れを示すフローチャートである。
【図１３】４：２：２フォーマットのクロマ信号の拡大
画素数変換処理におけるフラグレジスタの計算の流れを
示すフローチャートである。
【図１４】４：２：２フォーマットのクロマ信号の拡大
（縮小）画素数変換処理におけるクロマ信号の直線補間
処理の前段の流れを示すフローチャートである。
【図１５】４：２：２フォーマットのクロマ信号の拡大
（縮小）画素数変換処理におけるクロマ信号の直線補間
処理の中段の流れを示すフローチャートである。
【図１６】４：２：２フォーマットのクロマ信号の拡大
（縮小）画素数変換処理におけるクロマ信号の直線補間
処理の後段の流れを示すフローチャートである。
【図１７】４：２：２フォーマットのクロマ信号の拡大
画素数変換処理におけるフラグレジスタの計算の流れを
示すフローチャートである。
【図１８】４：２：２フォーマットから４：４：４フォ
ーマットに変換してクロマ信号の画素数変換処理を行う
際の全体の流れを示すフローチャートである。
【図１９】４：２：２フォーマットから４：４：４フォ
ーマットへの変換の具体的な説明に用いる図である。
【図２０】４：２：２フォーマットから４：４：４フォ
ーマットへのフォーマット変換の流れを示すフローチャ
ートである。
【図２１】４：１：１フォーマットのクロマ信号の画素
数変換処理を行う際の全体の流れを示すフローチャート
である。
【図２２】４：１：１フォーマットから４：２：２フォ
ーマットへのフォーマット変換の流れの前段を示すフロ
ーチャートである。
【図２３】４：１：１フォーマットから４：２：２フォ
ーマットへのフォーマット変換の流れの中段を示すフロ
ーチャートである。
【図２４】４：１：１フォーマットから４：２：２フォ
ーマットへのフォーマット変換の流れの後段を示すフロ
ーチャートである。
【図２５】４：１：１フォーマットの画素数変換時のロ
ーカルメモリの内容説明に用いる前半部の図である。
【図２６】４：１：１フォーマットの画素数変換時のロ
ーカルメモリの内容説明に用いる後半部の図である。
【図２７】４：１：１フォーマットから４：２：２フォ
ーマットへのフォーマット変換時に使用するＦＩＲフィ
ルタの構成を示す回路図である。
【図２８】任意比率の画素数変換処理と走査線数変換処
理を行うための構成とリニアアレイ型多並列プロセッサ
内部のブロック分けされた処理を示す図である。
【図２９】走査線数変換処理の前段の流れを示すフロー
チャートである。
【図３０】走査線数変換処理の中段の流れを示すフロー
チャートである。
【図３１】走査線数変換処理の後段の流れを示すフロー
チャートである。
【図３２】輝度信号の拡大ライン数変換の動作説明に用
いる図である。
【図３３】輝度信号の拡大ライン数変換の動作説明にお
けるローカルメモリの内容を示した図である。
【図３４】輝度信号の縮小ライン数変換の動作説明に用
いる図である。
【図３５】輝度信号の縮小ライン数変換の動作説明にお
けるローカルメモリの内容を示した図である。
【図３６】２：３拡大画素数変換の原理説明に用いる図
である。
【図３７】キュービック関数の説明に用いる図である。
【図３８】３：２縮小画素数変換の原理説明に用いる図
である。
【図３９】従来の画素数変換装置のハードウェア構成を
示すブロック回路図である。
【図４０】従来のハードウェア構成による画素数変換装
置における２：３拡大画素数変換の動作説明に用いる図
である。
【図４１】従来のハードウェア構成による画素数変換装
置における３：２縮小画素数変換の動作説明に用いる図
である。
【図４２】２：３拡大ライン数変換の原理説明に用いる
図である。
【図４３】３：２縮小ライン数変換の原理説明に用いる
図である。
【図４４】従来の走査線数変換装置のハードウェア構成
を示すブロック回路図である。
【図４５】従来のハードウェア構成による走査線数変換
装置における２：３拡大ライン数変換の動作説明に用い
る図である。
【図４６】従来のハードウェア構成による走査線数変換
装置における３：２縮小ライン数変換の動作説明に用い
る図である。
【図４７】４：４：４フォーマット構造を示す図であ
る。
【図４８】４：２：２フォーマット構造を示す図であ
る。
【図４９】４：１：１フォーマット構造を示す図であ
る。
【図５０】４：１：１フォーマットから４：２：２フォ
ーマットへの変換を示す図である。
【符号の説明】
１ リニアアレイ型多並列プロセッサ、 １０ 要素プ
ロセッサ、 １１ 入力レジスタ、 １２ 入力スキッ
プレジスタ、 １３ 出力レジスタ、 １４出力スキッ
プレジスタ、 １５ ローカルメモリ、 １６ 演算処
理部、 ５０データ入力端子、 ５１ フィールドメモ
リ、 ５２ 縮小画素数変換用出力スキップ画素計算
部、 ５３ 拡大画素数変換用入力スキップ画素計算
部、５４画素数キュービック補間演算処理部、 ５５
画素数変換用画素位相計算部、５６ ディレイライン、
５７ 走査線数変換用キュービック補間演算処理部、
５８、 縮小走査線数変換用ライン位相計算部、 ５
９ ライン位相用レジスタ、 ６０ 出力スキップライ
ン計算部、 ６１ 出力スキップライン用レジスタ、
６２ 拡大走査線数変換用ライン位相計算部、 ６３
入力スキップライン計算部、 ６４ フィールドメモ
リ、 ６５ データ出力端子、 ７１ 画素数変換処理
部、 ７２ リニアアレイ型多並列プロセッサ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０４Ｎ 9/64 Ｇ０６Ｆ 15/66 ３５５Ｄ (72)発明者 中村 憲一郎 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内

Claims (26)

    【特許請求の範囲】
  1. 【請求項１】 ディジタル化された２次元画像の１次元
    方向の各画素に対応して配置すると共に上記１次元方向
    の各画素データが時系列に順次入力する複数の要素プロ
    セッサと、各要素プロセッサを共通に制御するための制
    御手段とを備える画像信号処理装置であって、 上記各要素プロセッサは、輝度及び色差の画素データを
    一時的に保存する一時保存手段と、輝度及び色差の入力
    画素データを格納して上記一時保存手段に転送する入力
    画素データ格納手段と、少なくとも輝度の画素の属性を
    表す画素属性情報を格納する画素属性情報格納手段と、
    輝度及び色差の画素データをスキップさせる画素スキッ
    プ情報を格納する画素スキップ情報格納手段と、上記画
    素属性情報に基づいて上記輝度及び色差の入力画素デー
    タ又は近傍の要素プロセッサの輝度及び色差の画素デー
    タを用いた所定の演算を行い得られた画素データを上記
    一時保存手段に保存する算術演算手段と、上記一時保存
    手段から取り出された輝度及び色差の画素データを格納
    して出力する出力画素データ格納手段と、を有してなる
    ことを特徴とする画像信号処理装置。
  2. 【請求項２】 上記各要素プロセッサでは、４：４：４
    フォーマットの輝度及び色差の画素データに対してそれ
    ぞれ同一の処理を行うことを特徴とする請求項１記載の
    画像信号処理装置。
  3. 【請求項３】 上記各要素プロセッサの上記算術演算手
    段では、４：２：２フォーマットの上記輝度の画素デー
    タに対して近傍４画素の値を用いた補間演算を行い、上
    記色差の画素データに対して近傍画素の値を用いた直線
    補間演算を行うことを特徴とする請求項１記載の画像信
    号処理装置。
  4. 【請求項４】 上記各要素プロセッサは、４：２：２フ
    ォーマットの色差の画素データを４：４：４フォーマッ
    トに変換するためのフォーマット変換手段を備え、 各要素プロセッサは、上記４：４：４フォーマットの輝
    度及び色差の画素データに対して同一の処理を行う、 ことを特徴とする請求項１記載の画像信号処理装置。
  5. 【請求項５】 上記各要素プロセッサは４：１：１フォ
    ーマットの色差の画素データを４：２：２フォーマット
    に変換するためのフォーマット変換手段を備え、 上記各要素プロセッサの上記算術演算手段では、上記
    ４：２：２フォーマットの輝度の画素データに対して近
    傍４画素の値を用いた補間演算を行い、上記色差の画素
    データに対して近傍画素の値を用いた直線補間演算を行
    うことを特徴とする請求項１記載の画像信号処理装置。
  6. 【請求項６】上記各要素プロセッサは、４：１：１フォ
    ーマットの色差の画素データを４：４：４フォーマット
    に変換するためのフォーマット変換手段を備え、 各要素プロセッサでは、上記４：４：４フォーマットの
    輝度及び色差の画素データに対して同一の処理を行う、 ことを特徴とする請求項１記載の画像信号処理装置。
  7. 【請求項７】 上記各要素プロセッサの入力画素データ
    格納手段は、上記画素スキップ情報格納手段が格納する
    上記画素スキップ情報に基づいて、上記入力画素データ
    を離散的或いは連続的に格納することを特徴とする請求
    項１記載の画像信号処理装置。
  8. 【請求項８】 上記各要素プロセッサの出力画素データ
    格納手段は、上記画素スキップ情報格納手段が格納する
    画素スキップ情報に基づいて、上記一時記憶手段からの
    画素データを離散的或いは連続的に格納することを特徴
    とする請求項１記載の画像信号処理装置。
  9. 【請求項９】 上記制御手段は、上記出力画素データ格
    納手段から出力する画素データのレートを、上記入力画
    素データ格納手段に入力する画素データのレートとは独
    立に制御することを特徴とする請求項１記載の画像信号
    処理装置。
  10. 【請求項１０】 上記各要素プロセッサは、上記画素属
    性情報を生成する画素属性情報生成手段を備えることを
    特徴とする請求項１記載の画像信号処理装置。
  11. 【請求項１１】 ディジタル化された２次元画像の１次
    元方向の各画素に対応して配置すると共に上記１次元方
    向の各画素データが時系列に順次入力する複数の要素プ
    ロセッサと、各要素プロセッサを共通に制御するための
    制御手段とを備える画像信号処理装置であって、 １次元方向に配置された要素プロセッサへの入力部及び
    ／又は出力部にて上記２次元画像データを格納するため
    の２次元画像データ格納手段を備え、 上記要素プロセッサは、輝度及び色差の画素データを走
    査線毎に一時的に保存する走査線データ一時保存手段
    と、輝度及び色差の入力走査線データを格納して上記走
    査線データ一時保存手段に転送する入力走査線データ格
    納手段と、少なくとも輝度の画素からなる走査線の属性
    を表す走査線属性情報を格納する走査線属性情報格納手
    段と、上記走査線データをスキップさせる走査線スキッ
    プ情報を格納する走査線スキップ情報格納手段と、上記
    走査線属性情報に基づいて走査線データ又は近傍の要素
    プロセッサの走査線データを用いた所定の演算を用い得
    られた走査線データを上記走査線データ一時保存手段に
    保存する垂直方向算術演算手段と、上記走査線データ一
    時保存手段から取り出された走査線データを格納して出
    力する出力走査線データ格納手段とを有し、 上記走査線スキップ情報に基づいて、上記２次元画像デ
    ータ格納手段へのデータ格納或いは上記２次元画像デー
    タ格納手段からのデータ取り出しを制御することによ
    り、走査線数の拡大或いは縮小を行うことを特徴とする
    画像信号処理装置。
  12. 【請求項１２】 上記要素プロセッサは、上記走査線属
    性情報に基づいて、上記２次元画像データ格納手段への
    データ格納と上記２次元画像データ格納手段からのデー
    タ取り出しとを制御する上記スキップ走査線情報を決定
    するスキップ走査線算術演算手段を備えることを特徴と
    する請求項１１記載の画像信号処理装置。
  13. 【請求項１３】 上記走査線スキップ情報格納手段は上
    記走査線スキップ情報を上記走査線数の拡大用と縮小用
    とで独立に格納し、上記走査線属性情報格納手段は上記
    走査線属性情報を上記走査線数の拡大用と縮小用とで独
    立に格納することで、縮小から拡大までの走査線数変換
    をリアルタイムに行うことを特徴とする請求項１１記載
    の画像信号処理装置。
  14. 【請求項１４】 上記要素プロセッサは、輝度及び色差
    の画素データを格納して一時的に保存する画素データ一
    時保存手段と、輝度及び色差の入力画素データを格納し
    て上記画素データ一時保存手段に転送する入力画素デー
    タ格納手段と、少なくとも輝度の画素の属性を表す画素
    属性情報を格納する画素属性情報格納手段と、輝度及び
    色差の入力画素データをスキップさせる入力画像スキッ
    プ情報と、輝度及び色差の出力画素データをスキップさ
    せる出力画素スキップ情報とをそれぞれ格納する画素ス
    キップ情報格納手段と、上記画素属性情報に基づいて上
    記輝度及び色差の入力画素データ又は近傍の要素プロセ
    ッサの輝度及び色差の画素データを用いた所定の演算を
    行い得られた画素データを上記画素データ一時保存手段
    に保存する水平方向算術演算手段と、上記画素データ一
    時保存手段から取り出された輝度及び色差の画素データ
    を格納して出力する出力画素データ格納手段とを有し、
    画素数の拡大或いは縮小をも行うことを特徴とする請求
    項１１記載の画像信号処理装置。
  15. 【請求項１５】 上記画素属性情報と上記入力画素スキ
    ップ情報と上記出力画素スキップ情報とを１走査線時間
    毎に設定して、リアルタイムに拡大又は縮小の画素数変
    換を行うことを特徴とする請求項１４記載の画像信号処
    理装置。
  16. 【請求項１６】 上記制御手段は、上記要素プロセッサ
    を入力画像の一走査線毎に走査線数変換用と画素数変換
    用に切り替え制御することを特徴とする請求項１４記載
    の画像信号処理装置。
  17. 【請求項１７】 上記画素属性情報と上記画素スキップ
    情報と上記走査線スキップ情報とをそれぞれ独立に設定
    することにより、水平方向と垂直方向とでそれぞれ独立
    に拡大或いは縮小を行うことを特徴とする請求項１４記
    載の画像信号処理装置。
  18. 【請求項１８】 上記要素プロセッサの入力部に配置さ
    れた２次元画像データ格納手段の入力画像データレート
    を、上記要素プロセッサの出力部に配置された２次元画
    像データ格納手段の出力画像データレートとは独立に制
    御することを特徴とする請求項１１記載の画像信号処理
    装置。
  19. 【請求項１９】 上記各要素プロセッサでは、４：４：
    ４フォーマットの輝度及び色差の画素データに対してそ
    れぞれ同一の処理を行うことを特徴とする請求項１４記
    載の画像信号処理装置。
  20. 【請求項２０】 上記各要素プロセッサの上記水平方向
    算術演算手段では、４：２：２フォーマットの上記輝度
    の画素データに対して近傍４画素の値を用いた補間演算
    を行い、上記色差の画素データに対して近傍画素の値を
    用いた直線補間演算或いは最近傍画素の値をそのまま補
    間する処理を行うことを特徴とする請求項１４記載の画
    像信号処理装置。
  21. 【請求項２１】 上記各要素プロセッサの上記垂直方向
    算術演算手段では、４：２：２フォーマットの上記輝度
    の画素データに対して近傍４ラインの値を用いた補間演
    算を行い、上記色差の画素データに対して近傍ラインの
    値を用いた直線補間演算或いは最近傍画素の値をそのま
    ま補間する処理を行うことを特徴とする請求項１４記載
    の画像信号処理装置。
  22. 【請求項２２】 上記各要素プロセッサは、４：２：２
    フォーマットの色差の画素データを４：４：４フォーマ
    ットに変換するためのフォーマット変換手段を備え、 各要素プロセッサは、上記４：４：４フォーマットの輝
    度及び色差の画素データに対して同一の処理を行うこと
    を特徴とする請求項１４記載の画像信号処理装置。
  23. 【請求項２３】 上記各要素プロセッサは、４：１：１
    フォーマットの色差の画素データを４：２：２フォーマ
    ットに変換するためのフォーマット変換手段を備え、 上記各要素プロセッサの水平方向算術演算手段では、上
    記４：２：２フォーマットの輝度の画素データに対して
    近傍４画素の値を用いた補間演算を行い、上記色差の画
    素データに対して近傍画素の直線補間或いは最近傍画素
    の値をそのまま補間する処理を行うことを特徴とする請
    求項１４記載の画像信号処理装置。
  24. 【請求項２４】 上記各要素プロセッサの入力画素デー
    タ格納手段は、上記画素スキップ情報格納手段が格納す
    る上記画素スキップ情報に基づいて、上記入力画素デー
    タを離散的或いは連続的に格納することを特徴とする請
    求項１４記載の画像信号処理装置。
  25. 【請求項２５】 上記出力画素データ格納手段から出力
    する画像のレートを、上記入力画素データ格納手段に入
    力する画素データのレートとは独立に制御することを特
    徴とする請求項１４記載の画像信号処理装置。
  26. 【請求項２６】 上記各要素プロセッサは、上記画素属
    性情報を生成する画素属性情報生成手段と、上記走査線
    属性情報を生成する走査線属性情報生成手段とを備える
    ことを特徴とする請求項１４記載の画像信号処理装置。
JP9044471A 1996-10-29 1997-02-27 画像信号処理装置 Withdrawn JPH10191392A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP9044471A JPH10191392A (ja) 1996-10-29 1997-02-27 画像信号処理装置
US08/958,545 US6088062A (en) 1996-10-29 1997-10-27 Picture signal processing apparatus

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP8-287173 1996-10-29
JP28717396 1996-10-29
JP9044471A JPH10191392A (ja) 1996-10-29 1997-02-27 画像信号処理装置

Publications (1)

Publication Number Publication Date
JPH10191392A true JPH10191392A (ja) 1998-07-21

Family

ID=26384398

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9044471A Withdrawn JPH10191392A (ja) 1996-10-29 1997-02-27 画像信号処理装置

Country Status (1)

Country Link
JP (1) JPH10191392A (ja)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000010325A1 (fr) * 1998-08-11 2000-02-24 Sony Corporation Imageur
US6906748B1 (en) 1999-08-24 2005-06-14 Olympus Optical Co., Ltd. Electronic camera
JP2006109173A (ja) * 2004-10-06 2006-04-20 Sony Corp 画像フィルタ回路及び補間処理方法
JP2007521768A (ja) * 2003-12-11 2007-08-02 インフォーカス コーポレイション 画像データを処理するシステムおよび方法
JP2009282527A (ja) * 2004-04-30 2009-12-03 Nvidia Corp ピクセルデータを垂直にスケーリングするための方法および装置
WO2009150801A1 (ja) * 2008-06-10 2009-12-17 パナソニック株式会社 復号化装置、復号化方法及び受信装置
WO2011030848A1 (ja) * 2009-09-11 2011-03-17 国立大学法人九州工業大学 情報処理装置及びプログラム
JP2011154587A (ja) * 2010-01-28 2011-08-11 Toshiba Corp 映像信号処理装置及び映像信号処理方法
JP2014007529A (ja) * 2012-06-22 2014-01-16 Canon Inc 画像処理装置及びその制御方法、コンピュータプログラム

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000010325A1 (fr) * 1998-08-11 2000-02-24 Sony Corporation Imageur
US7068310B1 (en) 1998-08-11 2006-06-27 Sony Corporation Imaging device
US6906748B1 (en) 1999-08-24 2005-06-14 Olympus Optical Co., Ltd. Electronic camera
JP2007521768A (ja) * 2003-12-11 2007-08-02 インフォーカス コーポレイション 画像データを処理するシステムおよび方法
JP2009282527A (ja) * 2004-04-30 2009-12-03 Nvidia Corp ピクセルデータを垂直にスケーリングするための方法および装置
JP2006109173A (ja) * 2004-10-06 2006-04-20 Sony Corp 画像フィルタ回路及び補間処理方法
WO2009150801A1 (ja) * 2008-06-10 2009-12-17 パナソニック株式会社 復号化装置、復号化方法及び受信装置
US8422772B2 (en) 2008-06-10 2013-04-16 Panasonic Corporation Decoding device, decoding method, and receiving device
JP5230735B2 (ja) * 2008-06-10 2013-07-10 パナソニック株式会社 復号化装置、復号化方法及び受信装置
WO2011030848A1 (ja) * 2009-09-11 2011-03-17 国立大学法人九州工業大学 情報処理装置及びプログラム
JP2011154587A (ja) * 2010-01-28 2011-08-11 Toshiba Corp 映像信号処理装置及び映像信号処理方法
JP2014007529A (ja) * 2012-06-22 2014-01-16 Canon Inc 画像処理装置及びその制御方法、コンピュータプログラム

Similar Documents

Publication Publication Date Title
US6088062A (en) Picture signal processing apparatus
US5128760A (en) Television scan rate converter
JPH11259646A (ja) 画像処理装置、画像処理方法及びコンピュータ読み取り可能な記憶媒体
US6317159B1 (en) Image processor for conversion of scanning lines and conversion method of the same
JPH1021387A (ja) 画像処理装置および処理方法
JPH10191392A (ja) 画像信号処理装置
JPH07143455A (ja) ビデオ画像デコーダおよびその信号処理方法
US20020080880A1 (en) Effective motion estimation for hierarchical search
JPH1175220A (ja) 映像信号変換器
JP3444112B2 (ja) 画像信号処理装置
US6307969B1 (en) Dynamic image encoding method and apparatus
JP2000324337A (ja) 画像拡大縮小装置
JP2001195347A (ja) Ｄｍａ転送装置
US6999514B2 (en) Motion compensation with subblock scanning
JPH10262221A (ja) 画像信号処理装置
JP2960328B2 (ja) シストリックアーキテクチャ内に配置される「ｎ＋１」個の演算子にオペランドを供給するための装置
JP2510019B2 (ja) 画像表示方法および装置
JP4203162B2 (ja) 画像処理回路
JP2001024903A (ja) 画像処理装置およびその方法
JPS6220074A (ja) 画像処理方法
JPH05292393A (ja) 動画編集処理方式
GB2373950A (en) Image processing apparatus and method, and recording medium
JP2003224715A (ja) 画像処理回路および画像処理方法
JP2823433B2 (ja) デジタル画像のズーム処理用補間回路
KR20000070858A (ko) 디지털 신호 처리 장치 및 디지털 신호 처리 방법

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20040511