JPH07169861A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH07169861A JPH07169861A JP5313091A JP31309193A JPH07169861A JP H07169861 A JPH07169861 A JP H07169861A JP 5313091 A JP5313091 A JP 5313091A JP 31309193 A JP31309193 A JP 31309193A JP H07169861 A JPH07169861 A JP H07169861A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 39
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 239000012535 impurity Substances 0.000 claims description 19
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 14
- 230000003252 repetitive effect Effects 0.000 claims description 2
- 230000003321 amplification Effects 0.000 abstract description 4
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 4
- 238000009413 insulation Methods 0.000 abstract 4
- 238000003475 lamination Methods 0.000 abstract 1
- 238000000034 method Methods 0.000 description 13
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 7
- 229910052796 boron Inorganic materials 0.000 description 7
- 230000005684 electric field Effects 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 7
- XHXFXVLFKHQFAL-UHFFFAOYSA-N phosphoryl trichloride Chemical compound ClP(Cl)(Cl)=O XHXFXVLFKHQFAL-UHFFFAOYSA-N 0.000 description 6
- 239000000969 carrier Substances 0.000 description 5
- 239000012298 atmosphere Substances 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000005689 Fowler Nordheim tunneling Effects 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000010405 reoxidation reaction Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
- H01L29/7885—Hot carrier injection from the channel
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- Condensed Matter Physics & Semiconductors (AREA)
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Abstract
(57)【要約】
【目的】 浮遊ゲート型不揮発性メモリにおいて、浮遊
ゲートに蓄積された電荷を半導体基板に引き抜く際に、
トンネル絶縁膜に加わる電気的ストレスを低減し、書き
込み/消去の繰返しに伴う閾値変動を抑制する。 【構成】 P型半導体基板1上にN型のソース6とドレ
イン7を形成し、このソースとドレインの間のチャネル
領域上に第1の絶縁膜2、浮遊ゲート3、第2の絶縁膜
4、制御ゲート5を積層して形成する。浮遊ゲートに蓄
積された電荷を基板に引き抜くため制御ゲートに負電圧
パルスを印加すると、浮遊ゲート内で空乏層が伸長し印
加した電圧は殆んど空乏層にかかり、トンネル絶縁膜に
かかる電気的ストレスが抑制される。電荷の引き抜きは
空乏層内の雪崩増幅により生じた電荷を介して効率的に
行なわれる。
ゲートに蓄積された電荷を半導体基板に引き抜く際に、
トンネル絶縁膜に加わる電気的ストレスを低減し、書き
込み/消去の繰返しに伴う閾値変動を抑制する。 【構成】 P型半導体基板1上にN型のソース6とドレ
イン7を形成し、このソースとドレインの間のチャネル
領域上に第1の絶縁膜2、浮遊ゲート3、第2の絶縁膜
4、制御ゲート5を積層して形成する。浮遊ゲートに蓄
積された電荷を基板に引き抜くため制御ゲートに負電圧
パルスを印加すると、浮遊ゲート内で空乏層が伸長し印
加した電圧は殆んど空乏層にかかり、トンネル絶縁膜に
かかる電気的ストレスが抑制される。電荷の引き抜きは
空乏層内の雪崩増幅により生じた電荷を介して効率的に
行なわれる。
Description
【0001】
【産業上の利用分野】本発明は、不揮発性半導体記憶装
置、特に、浮遊ゲート型不揮発性メモリに関する。
置、特に、浮遊ゲート型不揮発性メモリに関する。
【0002】
【従来の技術】書き込み・消去が可能な不揮発性記憶素
子として、半導体基板表面上のソースとドレインとの間
に形成されるチャネル上に、第1のゲート絶縁膜を設
け、更にその上に第2のゲート絶縁膜を介して浮遊ゲー
トと容量接合する制御ゲートを形成した電界効果型トラ
ンジスタ(EPROM、フラッシュメモリ)が知られて
いる。この記憶素子では、浮遊ゲートの電荷蓄積状態の
相違による閾値電圧の相違をデータの”0”,”1”と
して記憶する。
子として、半導体基板表面上のソースとドレインとの間
に形成されるチャネル上に、第1のゲート絶縁膜を設
け、更にその上に第2のゲート絶縁膜を介して浮遊ゲー
トと容量接合する制御ゲートを形成した電界効果型トラ
ンジスタ(EPROM、フラッシュメモリ)が知られて
いる。この記憶素子では、浮遊ゲートの電荷蓄積状態の
相違による閾値電圧の相違をデータの”0”,”1”と
して記憶する。
【0003】従来の浮遊ゲート型電界効果トランジスタ
として、例えばTechnicaldigest of
IEDM 1985 p.616−619に報告がな
されている。一例を図8に示す。P型の半導体基板1の
表面にN型のドレイン領域とソース領域6が形成され、
ソース・ドレイン領域6の間に形成されたチャネル領域
の上に順次第1の絶縁膜2、浮遊ゲート3、第2の絶縁
膜4、制御ゲート5が形成されている。素子はフィール
ド酸化膜8によって隣接する素子と電気的に絶縁されて
いる。フィールド酸化膜8の下部には半導体基板1に導
入されたP型不純物よりも高濃度のP型不純物領域9が
チャネルストッパとして設けられている。浮遊ゲート3
は通常リンを導入した多結晶シリコンが使用される。
として、例えばTechnicaldigest of
IEDM 1985 p.616−619に報告がな
されている。一例を図8に示す。P型の半導体基板1の
表面にN型のドレイン領域とソース領域6が形成され、
ソース・ドレイン領域6の間に形成されたチャネル領域
の上に順次第1の絶縁膜2、浮遊ゲート3、第2の絶縁
膜4、制御ゲート5が形成されている。素子はフィール
ド酸化膜8によって隣接する素子と電気的に絶縁されて
いる。フィールド酸化膜8の下部には半導体基板1に導
入されたP型不純物よりも高濃度のP型不純物領域9が
チャネルストッパとして設けられている。浮遊ゲート3
は通常リンを導入した多結晶シリコンが使用される。
【0004】通常、半導体基板から電子を注入し、浮遊
ゲートに電子を蓄積した状態を書き込み状態、浮遊ゲー
トの電子を半導体基板に引き抜いた状態を消去状態と呼
ぶ。ただしメモリ回路の動作上、電子を蓄積した状態を
消去状態、引き抜いた状態を書き込み状態と呼ぶ場合も
ある。本発明は浮遊ゲートに蓄積された電荷を基板側に
引き抜く動作に関するものであるが、それが書き込み動
作であっても、消去動作であってもかまわない。
ゲートに電子を蓄積した状態を書き込み状態、浮遊ゲー
トの電子を半導体基板に引き抜いた状態を消去状態と呼
ぶ。ただしメモリ回路の動作上、電子を蓄積した状態を
消去状態、引き抜いた状態を書き込み状態と呼ぶ場合も
ある。本発明は浮遊ゲートに蓄積された電荷を基板側に
引き抜く動作に関するものであるが、それが書き込み動
作であっても、消去動作であってもかまわない。
【0005】従来のフラッシュメモリにおいて浮遊ゲー
トに蓄積された電子を浮遊ゲート外に引き抜く動作で
は、制御ゲートと基板の間に大きな負電圧を印加し、第
1の絶縁膜に高電界を印加することにより、ファウラー
−ノルドハイムトンネリング電流(以後FN電流と称す
る)機構による電流を流し、電子を基板に引き抜く。こ
の時、電荷を引き抜く動作を効率的に行うために、最大
で15MV/cm程度の非常に高い電界が第1の絶縁膜
に印加される。図9に従来のフラッシュメモリの消去信
号を示す。制御ゲートに印加される電圧は通常単パルス
で、基板に引き抜かれる電荷量はパルスの高さ及び幅に
よって制御される。また、浮遊ゲートとソースの間に高
電圧を印加して、浮遊ゲートに蓄積された電子を浮遊ゲ
ートソースから引き抜く方式もある。
トに蓄積された電子を浮遊ゲート外に引き抜く動作で
は、制御ゲートと基板の間に大きな負電圧を印加し、第
1の絶縁膜に高電界を印加することにより、ファウラー
−ノルドハイムトンネリング電流(以後FN電流と称す
る)機構による電流を流し、電子を基板に引き抜く。こ
の時、電荷を引き抜く動作を効率的に行うために、最大
で15MV/cm程度の非常に高い電界が第1の絶縁膜
に印加される。図9に従来のフラッシュメモリの消去信
号を示す。制御ゲートに印加される電圧は通常単パルス
で、基板に引き抜かれる電荷量はパルスの高さ及び幅に
よって制御される。また、浮遊ゲートとソースの間に高
電圧を印加して、浮遊ゲートに蓄積された電子を浮遊ゲ
ートソースから引き抜く方式もある。
【0006】
【発明が解決しようとする課題】従来の技術では浮遊ゲ
ートに蓄積された電荷を消去する場合、制御ゲートと基
板の間に高電圧を印加する。これによって容量で結合さ
れた浮遊ゲートの電位が高くなるため、第1の絶縁膜に
は高電界が加わる。この高電界により、第1の絶縁膜に
は電気的ストレスが加わり、膜中に電荷捕獲中心が発生
する。電荷捕獲中心は、書き込み/消去動作時に第1の
絶縁膜を流れる電荷を捕獲するため、書き込み/消去動
作を繰り返す内に第1の絶縁膜は帯電し、閾値電圧が変
動する。閾値電圧の変動幅がデバイスの許容量を超える
とデバイスは動作不能となる。
ートに蓄積された電荷を消去する場合、制御ゲートと基
板の間に高電圧を印加する。これによって容量で結合さ
れた浮遊ゲートの電位が高くなるため、第1の絶縁膜に
は高電界が加わる。この高電界により、第1の絶縁膜に
は電気的ストレスが加わり、膜中に電荷捕獲中心が発生
する。電荷捕獲中心は、書き込み/消去動作時に第1の
絶縁膜を流れる電荷を捕獲するため、書き込み/消去動
作を繰り返す内に第1の絶縁膜は帯電し、閾値電圧が変
動する。閾値電圧の変動幅がデバイスの許容量を超える
とデバイスは動作不能となる。
【0007】書き込み/消去動作時に第1の絶縁膜に加
わる電気的ストレスを低減する構造として、図10及び
図11に示す構造が提案されている(特開昭63−93
158号公報)。図11は図10のI−II線に沿う断面
図である。31は浮遊ゲートのN型部、32は制御ゲー
ト、33は基板、34は浮遊ゲートのP型部、35は第
2の制御ゲート、36はソース層、37はドレイン層、
38は絶縁膜である。
わる電気的ストレスを低減する構造として、図10及び
図11に示す構造が提案されている(特開昭63−93
158号公報)。図11は図10のI−II線に沿う断面
図である。31は浮遊ゲートのN型部、32は制御ゲー
ト、33は基板、34は浮遊ゲートのP型部、35は第
2の制御ゲート、36はソース層、37はドレイン層、
38は絶縁膜である。
【0008】この構造では浮遊ゲート内にp−n接合が
形成され、アバランシェブレークダウンにより生じたホ
ットキャリアを浮遊ゲート外に引き抜く。このような構
造は、図8に示す従来例に較べて、構造が複雑化し、製
造工程が増大するという欠点がある。
形成され、アバランシェブレークダウンにより生じたホ
ットキャリアを浮遊ゲート外に引き抜く。このような構
造は、図8に示す従来例に較べて、構造が複雑化し、製
造工程が増大するという欠点がある。
【0009】本発明の目的は、浮遊ゲート中に蓄積され
た電荷を基板側へ引き抜く際に第1の絶縁膜に加わる電
界を抑制し、電気的特性変動を低減し、デバイスの寿命
を向上させることにある。
た電荷を基板側へ引き抜く際に第1の絶縁膜に加わる電
界を抑制し、電気的特性変動を低減し、デバイスの寿命
を向上させることにある。
【0010】
【課題を解決するための手段】本発明の半導体記憶装置
では浮遊ゲートにP型不純物を導入した半導体を用い
る。基板から浮遊ゲートに電子を注入した場合は、多数
キャリアである正孔が減少し、少数キャリアである電子
が増加することで浮遊ゲートは負電位になる。浮遊ゲー
ト内の電子を基板に引き抜く場合は、従来の技術と同様
に、制御ゲートに負電圧を印加する。負電圧印加後、数
百ミリ秒の間、浮遊ゲートの第1の絶縁膜界面近傍では
空乏層が伸びて、制御ゲートと半導体基板の間に印加さ
れた電圧の大部分は空乏層領域に加わり、第1の絶縁膜
には殆ど電気的ストレスが印加されない。これにより絶
縁膜内での電荷捕獲中心の発生を抑制することができ
る。浮遊ゲート内では少数キャリアである電子がドリフ
トにより第1の絶縁膜方向に移動し、空乏層内の大きな
電界で加速されて運動エネルギーを得る。加速された電
子はシリコン結晶との衝突により電子−正孔対を生成す
る。発生した電子も電界で加速され新たに電子−正孔対
を発生させる。このように雪崩現象的に電子と正孔が生
じる現象はアバランシェ増幅と呼ばれる。多数発生した
電子の内、ある確率で第1の絶縁膜のエネルギー障壁を
超えるだけのエネルギーを電子が生じ、半導体基板へ引
き抜かれる。半導体基板へ引き抜かれたのと同数の正孔
が浮遊ゲートに残り浮遊ゲートの電位は中性に向かう。
では浮遊ゲートにP型不純物を導入した半導体を用い
る。基板から浮遊ゲートに電子を注入した場合は、多数
キャリアである正孔が減少し、少数キャリアである電子
が増加することで浮遊ゲートは負電位になる。浮遊ゲー
ト内の電子を基板に引き抜く場合は、従来の技術と同様
に、制御ゲートに負電圧を印加する。負電圧印加後、数
百ミリ秒の間、浮遊ゲートの第1の絶縁膜界面近傍では
空乏層が伸びて、制御ゲートと半導体基板の間に印加さ
れた電圧の大部分は空乏層領域に加わり、第1の絶縁膜
には殆ど電気的ストレスが印加されない。これにより絶
縁膜内での電荷捕獲中心の発生を抑制することができ
る。浮遊ゲート内では少数キャリアである電子がドリフ
トにより第1の絶縁膜方向に移動し、空乏層内の大きな
電界で加速されて運動エネルギーを得る。加速された電
子はシリコン結晶との衝突により電子−正孔対を生成す
る。発生した電子も電界で加速され新たに電子−正孔対
を発生させる。このように雪崩現象的に電子と正孔が生
じる現象はアバランシェ増幅と呼ばれる。多数発生した
電子の内、ある確率で第1の絶縁膜のエネルギー障壁を
超えるだけのエネルギーを電子が生じ、半導体基板へ引
き抜かれる。半導体基板へ引き抜かれたのと同数の正孔
が浮遊ゲートに残り浮遊ゲートの電位は中性に向かう。
【0011】ゲートに負電圧を印加してこの状態を数百
ミリ秒間保持すると、浮遊ゲートの第1の絶縁膜側表面
に少数キャリアである電子が発生する反転状態が実現さ
れ、これに伴い浮遊ゲート内の空乏層は小さくなり、ア
バランシェ増幅は起きなくなり、十分な数の電子が半導
体基板側へ引き抜かれなくなる。更に印加した電圧の大
部分が第1の絶縁膜に加わり、絶縁膜に電気的ストレス
が加わる。これを防ぐため、電圧印加後、反転状態が実
現する前に電圧印加を中断し、再び負電圧を印加するこ
とを繰り返せば継続的に電子を引き抜くことが可能であ
る。即ち、負方向のパルスを印加すればよい。パルスの
幅を反転状態が形成される時定数より十分に短く設定す
れば、効率的に電子を引き抜くことができる。反転状態
が生じる時定数は、多結晶シリコン中の不純物濃度等の
物理的数値から決まる値である。消去信号を繰り返しパ
ルスにすることは、半導体装置内部の回路を大幅に変更
することなく、容易に実現することが可能である。
ミリ秒間保持すると、浮遊ゲートの第1の絶縁膜側表面
に少数キャリアである電子が発生する反転状態が実現さ
れ、これに伴い浮遊ゲート内の空乏層は小さくなり、ア
バランシェ増幅は起きなくなり、十分な数の電子が半導
体基板側へ引き抜かれなくなる。更に印加した電圧の大
部分が第1の絶縁膜に加わり、絶縁膜に電気的ストレス
が加わる。これを防ぐため、電圧印加後、反転状態が実
現する前に電圧印加を中断し、再び負電圧を印加するこ
とを繰り返せば継続的に電子を引き抜くことが可能であ
る。即ち、負方向のパルスを印加すればよい。パルスの
幅を反転状態が形成される時定数より十分に短く設定す
れば、効率的に電子を引き抜くことができる。反転状態
が生じる時定数は、多結晶シリコン中の不純物濃度等の
物理的数値から決まる値である。消去信号を繰り返しパ
ルスにすることは、半導体装置内部の回路を大幅に変更
することなく、容易に実現することが可能である。
【0012】装置の電源電圧を下げるために、浮遊ゲー
ト内の電子を引き抜く際、制御ゲートに印加する電圧を
下げるには、アバランシェ増幅を効率的に起こせばよ
い。そのためには、浮遊ゲート内の不純物濃度を高くす
ることが有効で、制御ゲートに印加する電圧を20V以
下にするためには、不純物濃度を5×1016cm-3以上
にする必要がある。
ト内の電子を引き抜く際、制御ゲートに印加する電圧を
下げるには、アバランシェ増幅を効率的に起こせばよ
い。そのためには、浮遊ゲート内の不純物濃度を高くす
ることが有効で、制御ゲートに印加する電圧を20V以
下にするためには、不純物濃度を5×1016cm-3以上
にする必要がある。
【0013】このように浮遊ゲートにP型不純物を導入
した多結晶シリコンを用いると、第1の絶縁膜に電気的
ストレスを加えることなくゲート内の電子を半導体基板
側に引き抜くことができる。また浮遊ゲート内にpn接
合のような複雑な構造を形成する必要もなく、従来の構
造と比較して浮遊ゲート内の不純物を変更するだけで、
容易に実現することが可能である。
した多結晶シリコンを用いると、第1の絶縁膜に電気的
ストレスを加えることなくゲート内の電子を半導体基板
側に引き抜くことができる。また浮遊ゲート内にpn接
合のような複雑な構造を形成する必要もなく、従来の構
造と比較して浮遊ゲート内の不純物を変更するだけで、
容易に実現することが可能である。
【0014】
【実施例】以下に本発明の実施例について、図面を参照
して説明する。
して説明する。
【0015】第1の実施例 図1は本発明の第1の実施例の縦断面図である。P型の
半導体基板1の表面にN+ 層のソース領域6とドレイン
領域7が形成され、ソース領域6とドレイン領域7の間
に形成されたチャネル領域の上に順次第1の絶縁膜2、
浮遊ゲート3、第2の絶縁膜4、制御ゲート5が形成さ
れている。素子はフィールド酸化膜8によって隣接する
素子と電気的に絶縁されている。フィールド酸化膜7の
下部には半導体基板1に導入されたP型不純物よりも高
濃度のP型不純物領域9がチャネルストッパとして設け
られている。
半導体基板1の表面にN+ 層のソース領域6とドレイン
領域7が形成され、ソース領域6とドレイン領域7の間
に形成されたチャネル領域の上に順次第1の絶縁膜2、
浮遊ゲート3、第2の絶縁膜4、制御ゲート5が形成さ
れている。素子はフィールド酸化膜8によって隣接する
素子と電気的に絶縁されている。フィールド酸化膜7の
下部には半導体基板1に導入されたP型不純物よりも高
濃度のP型不純物領域9がチャネルストッパとして設け
られている。
【0016】図2は本発明の第1の実施例の消去信号で
ある。信号は複数のパルスの繰り返しで構成され、各パ
ルスの幅はパルス印加後半導体基板の表面が反転を起こ
さない様な時間、例えば10μ秒に設定されている。パ
ルスは浮遊ゲートに蓄積された電荷が半導体基板に引き
抜かれるまで繰り返し印加される。
ある。信号は複数のパルスの繰り返しで構成され、各パ
ルスの幅はパルス印加後半導体基板の表面が反転を起こ
さない様な時間、例えば10μ秒に設定されている。パ
ルスは浮遊ゲートに蓄積された電荷が半導体基板に引き
抜かれるまで繰り返し印加される。
【0017】図3は本発明の効果を示す、上記実施例の
フラッシュメモリの書き込み/消去特性の試験データ図
である。書き込み/消去を繰り返すと、浮遊ゲートに電
子を蓄積した状態での閾値は減少し、浮遊ゲートの電子
を引き抜いた状態での閾値は増加する。本発明のフラッ
シュメモリは、従来のフラッシュメモリと比較して閾値
の変動量が少ない。このように本発明のフラッシュメモ
リの閾値変動が少なく、信頼性が高いことが分かる。
フラッシュメモリの書き込み/消去特性の試験データ図
である。書き込み/消去を繰り返すと、浮遊ゲートに電
子を蓄積した状態での閾値は減少し、浮遊ゲートの電子
を引き抜いた状態での閾値は増加する。本発明のフラッ
シュメモリは、従来のフラッシュメモリと比較して閾値
の変動量が少ない。このように本発明のフラッシュメモ
リの閾値変動が少なく、信頼性が高いことが分かる。
【0018】次に本発明の半導体装置の製造方法を、図
を用いて簡単に説明する。図4〜図6は図1の構造の製
造方法を示す行程手順図である。
を用いて簡単に説明する。図4〜図6は図1の構造の製
造方法を示す行程手順図である。
【0019】まず図4に示すように公知の技術を用い
て、P型シリコン基板1上に素子分離のためのフィール
ド酸化膜8と、ストッパ領域としてのP+ 領域9を形成
し、続いて素子領域内のP型基板1上に熱酸化法により
第1の絶縁膜2を例えば10nm形成した後、図5に示
すように素子全面に既知の化学気相成長法により多結晶
シリコン11を例えば600nm成長する。続いて、例
えばイオン注入法を用いて多結晶シリコンにボロン等の
P型不純物を導入する。ボロンの導入量は、メモリ装置
が全ての製造プロセスを完了した時点で多結晶シリコン
膜中のボロンの濃度が5×1016cm-3以上であるよう
に決定される。続いて図6に示すように、化学気相成長
法を用いて素子全面にシリコン酸化膜12を例えば20
nm形成する。続いて化学気相法を用いて素子全面に多
結晶シリコン膜13を例えば400nm形成し、更に例
えばオキシ塩化リン(POC13)雰囲気中で加熱する
ことにより、多結晶シリコンにN型不純物であるリンを
導入して電気抵抗を低減する。この実施例では、このオ
キシ塩化リン雰囲気中の加熱により多結晶シリコン膜1
1に導入されたボロンを電気的に活性化することができ
る。
て、P型シリコン基板1上に素子分離のためのフィール
ド酸化膜8と、ストッパ領域としてのP+ 領域9を形成
し、続いて素子領域内のP型基板1上に熱酸化法により
第1の絶縁膜2を例えば10nm形成した後、図5に示
すように素子全面に既知の化学気相成長法により多結晶
シリコン11を例えば600nm成長する。続いて、例
えばイオン注入法を用いて多結晶シリコンにボロン等の
P型不純物を導入する。ボロンの導入量は、メモリ装置
が全ての製造プロセスを完了した時点で多結晶シリコン
膜中のボロンの濃度が5×1016cm-3以上であるよう
に決定される。続いて図6に示すように、化学気相成長
法を用いて素子全面にシリコン酸化膜12を例えば20
nm形成する。続いて化学気相法を用いて素子全面に多
結晶シリコン膜13を例えば400nm形成し、更に例
えばオキシ塩化リン(POC13)雰囲気中で加熱する
ことにより、多結晶シリコンにN型不純物であるリンを
導入して電気抵抗を低減する。この実施例では、このオ
キシ塩化リン雰囲気中の加熱により多結晶シリコン膜1
1に導入されたボロンを電気的に活性化することができ
る。
【0020】続いて、図6に示すようにマスク21を形
成し、図7に示すように、既知のエッチング技術を用い
て、チャネル領域外の多結晶シリコン膜11、シリコン
酸化膜12、多結晶シリコン膜13を除去して、浮遊ゲ
ート3、第2の絶縁膜4、制御ゲート5を形成する。
成し、図7に示すように、既知のエッチング技術を用い
て、チャネル領域外の多結晶シリコン膜11、シリコン
酸化膜12、多結晶シリコン膜13を除去して、浮遊ゲ
ート3、第2の絶縁膜4、制御ゲート5を形成する。
【0021】次に制御ゲート5、第2の絶縁膜4、浮遊
ゲート3をマスクとして、自己整合的に高濃度のヒ素あ
るいはリン等のn型不純物のイオンを注入を行い、更に
高温の窒素雰囲気中で加熱することにより、イオン注入
層を活性化して、ソース領域6とドレイン領域7を形成
すれば、図1に示す構造を得る。
ゲート3をマスクとして、自己整合的に高濃度のヒ素あ
るいはリン等のn型不純物のイオンを注入を行い、更に
高温の窒素雰囲気中で加熱することにより、イオン注入
層を活性化して、ソース領域6とドレイン領域7を形成
すれば、図1に示す構造を得る。
【0022】第2の実施例 第2の実施例では、本発明の第1の実施例と同じ構造を
用いているが、第1の絶縁膜として窒化酸化膜を用いて
いる。浮遊ゲートにホウ素を導入した多結晶シリコンを
用いた場合、浮遊ゲート中のホウ素が第1の絶縁膜を通
過して半導体基板表面のチャンネル領域に拡散し、不揮
発性半導体記憶装置の閾値を変動させ、閾値を制御不能
にする恐れがある。第1の絶縁膜として窒化酸化膜を用
いると、窒化酸化膜中の窒素が豊富な領域がホウ素の拡
散を阻止するため、閾値制御が不可能になることを回避
できる。窒化酸化膜は、既知の熱酸化法を用いて例えば
8nmの熱酸化膜を形成し、続いてランプ加熱装置を用
いてアンモニア雰囲気中で例えば1000℃で加熱、窒
化し更にランプ加熱装置を用いて、例えば乾燥酸素雰囲
気中で1050℃で再酸化することにより形成する。
用いているが、第1の絶縁膜として窒化酸化膜を用いて
いる。浮遊ゲートにホウ素を導入した多結晶シリコンを
用いた場合、浮遊ゲート中のホウ素が第1の絶縁膜を通
過して半導体基板表面のチャンネル領域に拡散し、不揮
発性半導体記憶装置の閾値を変動させ、閾値を制御不能
にする恐れがある。第1の絶縁膜として窒化酸化膜を用
いると、窒化酸化膜中の窒素が豊富な領域がホウ素の拡
散を阻止するため、閾値制御が不可能になることを回避
できる。窒化酸化膜は、既知の熱酸化法を用いて例えば
8nmの熱酸化膜を形成し、続いてランプ加熱装置を用
いてアンモニア雰囲気中で例えば1000℃で加熱、窒
化し更にランプ加熱装置を用いて、例えば乾燥酸素雰囲
気中で1050℃で再酸化することにより形成する。
【0023】第3の実施例 図7は本発明の第3の実施例の縦断面図である。P型の
半導体基板1の表面にN+ 層であるソース領域6とドレ
イン領域7が形成され、ソース・ドレイン領域6の間に
形成されたチャネル領域の上に順次第1の絶縁膜2、浮
遊ゲート3、第2の絶縁膜4、制御ゲート5が形成され
ている。素子はフィールド酸化膜8によって隣接する素
子と電気的に絶縁されている。フィールド酸化膜8の下
部には半導体基板1に導入されたP型不純物よりも高濃
度のP型不純物領域9がチャネルストッパとして設けら
れている。トランジスタのソース領域6と浮遊ゲート3
がオーバーラップしており、消去時は制御ゲートとソー
スであるN+ 層6の間に消去電圧を印加し、浮遊ゲート
3の内部に蓄積されていた電荷をソース6へ引き抜く。
このとき印加する消去信号は第1の実施例と同じく、図
2に示す信号である。
半導体基板1の表面にN+ 層であるソース領域6とドレ
イン領域7が形成され、ソース・ドレイン領域6の間に
形成されたチャネル領域の上に順次第1の絶縁膜2、浮
遊ゲート3、第2の絶縁膜4、制御ゲート5が形成され
ている。素子はフィールド酸化膜8によって隣接する素
子と電気的に絶縁されている。フィールド酸化膜8の下
部には半導体基板1に導入されたP型不純物よりも高濃
度のP型不純物領域9がチャネルストッパとして設けら
れている。トランジスタのソース領域6と浮遊ゲート3
がオーバーラップしており、消去時は制御ゲートとソー
スであるN+ 層6の間に消去電圧を印加し、浮遊ゲート
3の内部に蓄積されていた電荷をソース6へ引き抜く。
このとき印加する消去信号は第1の実施例と同じく、図
2に示す信号である。
【0024】
【発明の効果】以上説明したように本発明によれば、浮
遊ゲートの少なくとも第1の絶縁膜に接する面にP型不
純物を導入した半導体を用いることにより、浮遊ゲート
から電子を引き抜く際に制御ゲートと半導体基板の間に
かけた電圧の殆どが浮遊ゲート内に生じた空乏層に加わ
るため、第1の絶縁膜に加わる電気的ストレスを低減で
きるので、第1の絶縁膜の電気的特性変動を抑制でき、
メモリの寿命を伸ばすことが出来る。
遊ゲートの少なくとも第1の絶縁膜に接する面にP型不
純物を導入した半導体を用いることにより、浮遊ゲート
から電子を引き抜く際に制御ゲートと半導体基板の間に
かけた電圧の殆どが浮遊ゲート内に生じた空乏層に加わ
るため、第1の絶縁膜に加わる電気的ストレスを低減で
きるので、第1の絶縁膜の電気的特性変動を抑制でき、
メモリの寿命を伸ばすことが出来る。
【図1】本発明の第1の実施例の縦断面図である。
【図2】本発明の第1の実施例の消去信号である。
【図3】本発明の効果を説明する図1に示した半導体記
憶素子の書き込み/消去特性である。
憶素子の書き込み/消去特性である。
【図4】第1の実施例の製造方法を示す工程断面図であ
る。
る。
【図5】第1の実施例の製造方法を示す工程断面図であ
る。
る。
【図6】第1の実施例の製造方法を示す工程断面図であ
る。
る。
【図7】第3の実施例の縦断面図である。
【図8】従来の浮遊ゲート型半導体記憶装置の縦断面図
である。
である。
【図9】従来の浮遊ゲート型半導体記憶装置の消去信号
である。
である。
【図10】他の従来例の縦断面図である。
【図11】図10のI−II線断面図である。
1 P型半導体基板 2 第1の絶縁膜 3 浮遊ゲート 4 第2の絶縁膜 5 制御ゲート 6 ソース領域 7 ドレイン領域 8 フィールド酸化膜 9 P+ 領域 11 多結晶シリコン膜 12 シリコン酸化膜 13 多結晶シリコン膜 21 マスク
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 27/115
Claims (3)
- 【請求項1】P型の主表面を有する半導体基板と、この
主表面に形成されたN型のドレイン領域・ソース領域
と、このドレイン領域・ソース領域との間に形成された
チャネル領域と、このチャネル領域上に順次された第1
の絶縁膜、浮遊ゲート、第2の絶縁膜、制御ゲートを有
する不揮発性半導体記憶装置において、前記浮遊ゲート
がP型不純物を導入した半導体であり、前記制御ゲート
に繰り返しパルスを印加することで、前記浮遊ゲート内
に蓄積された電荷を前記浮遊ゲートの外部に引き抜くこ
とを特徴とする不揮発性半導体記憶装置。 - 【請求項2】前記浮遊ゲートは、P型不純物が導入され
た多結晶シリコンであり、前記P型不純物の濃度が5×
1016cm-3以上であることを特徴とする請求項1記載
の不揮発性半導体記憶装置。 - 【請求項3】前記制御ゲートに印加する繰り返しパルス
の幅が、100ミリ秒以下であることを特徴とする請求
項1記載の不揮発性半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5313091A JPH07169861A (ja) | 1993-12-14 | 1993-12-14 | 不揮発性半導体記憶装置 |
US08/650,049 US5650649A (en) | 1993-12-14 | 1996-05-16 | Floating gate type field effect transistor having control gate applied with pulses for evacuating carriers from p-type semiconductor floating gate |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5313091A JPH07169861A (ja) | 1993-12-14 | 1993-12-14 | 不揮発性半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07169861A true JPH07169861A (ja) | 1995-07-04 |
Family
ID=18037067
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5313091A Pending JPH07169861A (ja) | 1993-12-14 | 1993-12-14 | 不揮発性半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5650649A (ja) |
JP (1) | JPH07169861A (ja) |
Cited By (4)
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JP2010087099A (ja) * | 2008-09-30 | 2010-04-15 | Toshiba Corp | 不揮発性半導体記憶装置及びその駆動方法 |
US9590078B2 (en) | 2012-04-05 | 2017-03-07 | Kabushiki Kaisha Toshiba | Semiconductor device fabrication method and semiconductor device |
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