CN105990148A - 包括开关特性控制工艺的功率半导体装置的制造方法 - Google Patents
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Abstract
本发明提供一种包括开关特性控制工艺的功率半导体装置的制造方法，根据本发明的一方面，所述方法包括N-EPI层形成步骤、JFET层形成步骤、下部栅极绝缘膜形成步骤、栅极电极用多晶硅栅极形成步骤、体区域形成步骤、源极区域形成步骤、上部绝缘层形成步骤及金属总线形成步骤，其中：所述栅极电极用多晶硅栅极形成步骤将由所述多晶硅形成的多晶硅栅极电阻值设定为具有特定的开启/关闭开关速度特性并进行制造。
Description
技术领域
本发明涉及一种关于包括开关特性控制工艺的功率半导体装置的制造方法(method for manufacture power semiconductor device having process ofcontrolling switching characteristic)。
背景技术
一般来说，功率MOSFET(金属氧化物半导体场效应晶体管)具有优秀的开关能力和较大的输入阻抗，因而具有可简化驱动电路的优点。
这种如功率用场效应晶体管MOSFET的功率用半导体装置，其在漂移(drift)区域的上部表面和下部表面分别包括有源极(source)区域和漏极区域。此外，功率用半导体装置采用在与源极(source)区域邻近的漂移区域的上部表面上具有栅极绝缘膜和在上述栅极绝缘膜上形成的栅极电极的结构。
在功率用半导体装置的开启(turn-on)状态下，漂移区域对于从漏极区域流向源极(source)区域的漂移电流提供导电路径，在关闭(turn-off)状态下，基于接入的反向偏压而提供朝垂直方向扩张的耗尽区域(depletion region)。通过上述漂移区域提供的耗尽区域的特性，将决定这些高电压半导体装置的击穿电压。
功率MOSFET的栅极通常在半导体基板上包括有栅极绝缘体，在其上形成有接入电压的多晶硅栅极电极，以反转电极下方的基板表面，从而形成电子或空穴从晶体管的源极流动到漏极的沟道。并且，栅极结构物包括有与栅极电极进行电接触的栅极导体，由此，栅极信号传递到栅极电极。
功率半导体装置主要作为开关用元件，根据开关用途，转换时需要具有时间特性更慢或更快的特性。
如此的功率半导体装置的背景技术公开于韩国公开专利公报第10-0418517号。
在先技术文献
专利文献
(专利文献1)韩国授权专利第10-0418517号(功率用金属氧化物半导体晶体管)
发明内容
本发明的目的在于提供一种功率半导体装置的制造方法，其通过简单的栅极形成工艺，以在保持耐压及导通电阻(on resistance)等电气特性条件的同时，能够选择性地以适配型采用开关速度特性。
本发明的目的并不限定于以上提及的目的，通过以下的记载可明确理解未被提及的其他目的。
根据本发明的一方面，提供一种包括开关特性控制工艺的功率半导体装置的制造方法，所述方法包括N-EPI层形成步骤、JFET层形成步骤、下部栅极绝缘膜形成步骤、栅极电极用多晶硅栅极形成步骤、体区域形成步骤、源极区域形成步骤、上部绝缘层形成步骤及金属总线形成步骤，其中：所述栅极电极用多晶硅栅极形成步骤将由所述多晶硅形成的多晶硅栅极电阻值设定为具有特定的开启/关闭开关速度特性。
并且，所述栅极电极用多晶硅形成步骤的所述栅极电阻值从储存有与所述特定的开启/关闭开关速度特性匹配的栅极电阻值的数据库中提取并进行设定。
并且，所述栅极电极用多晶硅形成步骤包括：在形成所述下部栅极绝缘膜层后，在上部整体上形成多晶硅层的步骤；从所述多晶硅层上部注入一定浓度的杂质的步骤；以及，利用掩模图案对所述注入有杂质的多晶硅层进行蚀刻，以形成具有分离的间隔的多晶硅栅极的步骤；其中，所述一定浓度的杂质从储存有与所述特定的开启/关闭开关速度特性匹配的杂质的浓度值的数据库中提取而设定。
并且，所述杂质为N型杂质，所述杂质的浓度在Dose＝5.0E14～5.0E16范围中进行设定。
并且，当以Dose＝0～5.0E16范围的浓度注入所述杂质时，所述多晶硅栅极电阻值以1.4～7.5Ω范围形成。
并且，通过以Dose＝5.0E15的浓度注入所述杂质，所述功率半导体装置具有开启延迟时间为69.4±5％ns、关闭延迟时间为530.6±5％ns的特性。
并且，当以Dose＝0～5.0E16范围的浓度注入所述杂质时，所述功率半导体装置的开启延迟时间在48.4～75.2±5％ns范围中选择性地得到控制。
并且，当以Dose＝0～5.0E16范围的浓度注入所述杂质时，所述功率半导体装置的开启上升时间在18.92～31.86±5％ns范围中选择性地得到控制。
并且，当以Dose＝0～5.0E16范围的浓度注入所述杂质时，所述功率半导体装置的关闭延迟时间在357.4～728.0±5％ns范围中选择性地得到控制。
并且，当以Dose＝0～5.0E16范围的浓度注入所述杂质时，所述功率半导体装置的关闭下降时间在68.0～102.2±5％ns范围中选择性地得到控制。
并且，所述多晶硅栅极电阻值通过改变所述多晶硅栅极的面积来进行设定。
根据本发明的一实施例，在不改变整个硬件结构的情况下，使栅极电阻在一定范围内发生变化，从而能够以适配型制造功率半导体装置的开关速度特性。
根据本发明的一实施例，在功率半导体的制造工艺中，在多晶硅栅极形成步骤中包括有杂质注入步骤，并通过增减上述杂质注入量，保持对于耐压及导通电阻的一般电气特性条件的同时，能够选择性地控制速度特性。
根据本发明的一实施例，通过简单的制造工艺即能够经济地选择性控制功率半导体装置的开关速度特性。
根据本发明的一实施例，将更加细分化所注入的杂质注入量的开关特性数据储存为数据库，并根据各需求者所需的开关速度特性而控制栅极电极用多晶硅的杂质注入量，从而能够制造出对于开关速度特性的适配型PowerMOSFET。
附图说明
图1为一般的平面型(planer type)功率半导体装置结构的一例的示意图。
图2为为了形成JFET层而注入N-型半导体杂质51的工艺示意图。
图3为在形成有JFET层的上部整体上形成下部栅极绝缘膜层的步骤示意图。
图4为在下部栅极绝缘膜层上面形成用于形成栅极的多晶硅层103的工艺示意图。
图5为从多晶硅层的上部朝向全面注入杂质的步骤示意图。
图6为通过对注入有杂质的多晶硅层进行蚀刻，以形成具有分离的间隔的多晶硅栅极的工艺示意图。
图7为形成P-区域的工艺的示意图。
图8为形成源极(source)区域的工艺示意图。
图9为形成上部绝缘膜的工艺示意图。
图10为形成第二上部绝缘层的工艺示意图。
图11为接触蚀刻(Contact Etching)工艺示意图。
图12为形成金属电极总线的步骤示意图。
图13至图18为用图表示出根据本发明的一实施例分别以不同的浓度注入杂质而制造的500V型Power MOSFET的一般的DC特性值的变化示意图。
图19为用图表示出根据本发明的一实施例分别以不同的浓度注入杂质而制造的Power MOSFET的栅极电阻值示意图。
图20至图34为用图表示出根据本发明的一实施例分别以不同的浓度向栅极电极用多晶硅注入杂质而制造的Power MOSFET的开关特性示意图。
附图标记
17：N- EPI层 99：场氧化薄膜层
102：下部栅极绝缘膜层 103：多晶硅层
131、132：栅极电极 111、112：P-区域图案
115：P+欧姆接触区域 141、142：N+源极区域
151：第一上部绝缘膜 161：第二上部绝缘层
172：栅极金属电极总线 191：源极金属电极总线
具体实施方式
本发明可实施多种变更并可具有多种实施例，将特定实施例示出于附图，并对其进行详细的说明。
但是，这并非意在将本发明限定于特定的实施形态，而是应当被理解为是包括本发明的技术思想及技术范围内包含的所有变更、均等物乃至替代物。
在对本发明进行说明时，如果判断为对于相关的公知技术的具体说明会不必要地混淆本发明的技术思想，则将省去对其详细的说明。
此外，附图中为了明确地说明本发明而省去与说明无关的部分，在整个说明书中，对于类似的部分将赋予类似的附图标记。
图1为一般的平面型功率半导体装置结构的一例的示意图。
参照图1，一般的Power MOSFET在金属电极层213下方形成有多晶硅的栅极电极201，在其下方形成有栅极绝缘膜216。
在栅极绝缘膜216的下方的两侧分别形成有N+型源极欧姆接触区域214。
在源极电极下方形成有上述N+型源极欧姆接触区域214的一部分和围绕上述N+型源极欧姆接触区域214的外部并较高地掺杂有P型杂质的P+型欧姆接触(Ohmic Contact)区域215。
一般来说，功率半导体装置要求具有较快的开关特性。
但是，根据所使用的电子装置的噪声特性及响应速度特性，按照开关用途而要求具有时间特性更慢或更快的特性。
并且，为了执行稳定的开关功能，即使开关速度特性被改变，开关元件所需的BV电压及开启/关闭时的电阻等电气特性不应发生变化。
在这样的开关时间特性中，源极电阻和栅极电阻作为变量起到作用，当源极电阻变化时，BV电压及开启时的电阻也将一同发生变化，因此，为了适配开关时间特性，需要整体上新设计出功率半导体装置(power semiconductordevice)。
另外，根据本发明的一实施例的多种实验结果，研究有在不改变整个硬件结构的情况下，仅使栅极电阻在一定范围内发生变化，从而在不改变开关条件所需的电气特性的同时，能够控制与使用者的需求对应的开关速度特性的方法。
在功率半导体中，开关控制信号输入给栅极，此时，栅极电阻Rg包括有用以延迟信号的作用。
即，当在功率半导体中改变栅极电阻Rg时，开关响应速度特性将被改变。
作为不改变整个硬件结构的同时，使栅极电阻在一定范围内发生变化的第一实施例，可以采用调节栅极总线的宽度的方法。
即，通过调节多晶硅栅极总线的宽度，将能够改变栅极电阻。
当使多晶硅栅极的总线宽度W更宽或更窄时，将能够控制栅极电阻，并根据此控制开关速度。
开关速度特性是栅极电阻越小其速度特性越快，而栅极电阻越大其速度特性越慢。
但是，为了改变上述多晶硅栅极的总线宽度W，需要每次根据栅极总线的宽度制作各个产品的整个掩模组，以与栅极总线宽度相适配，并且对其进行保管管理，因此，将可能会增加与之相应的工艺费用。
在本发明的另一实施例中，为了在不改变整个硬件结构的同时，使栅极电阻在一定范围内发生变化，采用了在多晶硅栅极(poly gate)渗透一定量的杂质的第二实施例的方案。
在本发明另一实施例的在多晶硅栅极中渗透一定量的杂质的方案中，在功率半导体的制造工艺中的栅极形成步骤，追加地包括：在多晶硅层注入杂质的步骤，并采用了通过增减上述多晶硅层中注入的杂质注入量，以选择性地改变速度特性的工艺。
在多晶硅层中渗透一定量的杂质的第二实施例，其与改变多晶硅栅极的总线宽度W的工艺相比，能够节约制造费用及时间。
根据本发明的一实施例的实验结果，栅极电阻的变化仅对于导通或断开时的速度特性对电路起到作用，而在断开后或导通时，对于功率半导体装置的电气特性将不构成另外的影响。
根据本发明的一实施例的实验得出，在500V用功率半导体装置中，在栅极电极在1.4～7.2Ω范围内变化的过程中，电气特性的要求条件[BVDSS(漏极-源极击穿电压(Drain-Source Breakdown Voltage)500V以上)，RDS(on)(静态漏极-源极导通电阻(Static Drain-Source On-Resistance)2.3Ω以下)，Vth(栅极阈值电压(Gate Threshold Voltage)2～4V)，VSD(漏极-源极二极管正向电压(Drain-Source Diode Forward Voltage)1.4V以下)，Igss(栅极体漏电流(Gate-Body Leakage Current)100n以下)]均保持了满意的范围。
图2至图12为本发明的一实施例的包括有用以控制开关特性的工艺的Power MOSFET的制造工艺的例。
根据本发明的一实施例的Power MOSFET制造方法，首先在漏极基板的形成有N-外延层(N-Epitaxial layer；N-EPI)17的上方整体上形成场氧化(FieldOxide)薄膜层99。
接着，执行对整体上形成的场氧化薄膜层99进行蚀刻，在被蚀刻的之间注入N-型半导体杂质51，以形成环部和结型场效应晶体管(Junction Field-effectTransistor，JFET)层101的步骤。
图2是为了形成JFET层而注入N-型半导体杂质51的工艺示意图。
在形成JFET层101的步骤中，以蚀刻在准备的N-EPI层17表面上的场氧化薄膜层99作为掩模，通过在整体面上以低浓度注入N型半导体杂质51来形成JFET层101。
接着，执行将主要单元(Main Cell)区域的下部栅极绝缘膜层102形成于JFET层101上面的步骤。
图3为在形成有JFET层101的上部整体上形成下部栅极绝缘膜层102的步骤示意图。
下部栅极绝缘膜层102可利用扩散(Diffusion)工艺制作氧化膜GOX，或是可通过CVD方法进行氧化膜沉积(Deposition)而形成。
根据本发明的一实施例，可根据工艺特性而使用SiON、HfO等来制造下部栅极绝缘膜层102。
接着，执行形成栅极电极的步骤。
在形成栅极电机的步骤中，通过在下部栅极绝缘膜层102上蒸镀(deposition)用以形成栅极电极的多晶硅来形成多晶硅层103。
图4为在下部栅极绝缘膜层102上面形成用以形成栅极电极的多晶硅层103的工艺示意图。
接着，根据本发明的一实施例而执行将N型杂质61注入于上述多晶硅层103表面的工艺。
根据本发明的一实施例，采用POCl3或N型离子注入机(ion implanter)方法将上述杂质注入于上述多晶硅层103表面。
图5为从多晶硅层103的上部在全部面上注入杂质61的步骤。
根据本发明的一实施例，在注入杂质61的步骤中，N型杂质的浓度根据在0、Dose＝5.0E14～Dose＝5.0E16范围中要求的开关速度特性，而选择性地控制其浓度而注入。
根据本发明的一实施例的实验例，在500V级功率半导体的情况下，当以Dose＝5.0E18以上的浓度注入杂质时，虽然电阻会更加变小，但是与Dose＝5.0E16以下范围相比，开关速度特性的变化甚微，从而相比于工艺投入费用，将不具有有效的开关速度的控制效果。
接着，执行利用掩模图案对注入有上述杂质的多晶硅层103进行蚀刻，以形成具有分离的间隔的多晶硅栅极131、132的工艺。
图6为通过对注入有杂质的多晶硅层103进行蚀刻，以形成具有分离的间隔的多晶硅栅极131、132的工艺示意图。
图7为本发明的一实施例的功率半导体装置制造工艺中的形成P-区域的工艺示意图。
参照图7，执行以栅极电极形成步骤中形成的多晶硅栅极图案作为掩模，并通过注入P-型杂质以形成P-区域111、112的步骤。
由此形成的P-区域111、112将使用作为P-体(P-body)区域。
在本发明的另一实施例中，在形成P-区域111、112的工艺之后，还可在上述P-区域的上部中央通过注入P+杂质，以形成P+欧姆接触区域115。
接着，执行形成源极(source)区域的工艺。
图8为本发明的一实施例的功率半导体装置制造工艺中的形成源极区域的工艺示意图。
参照图8，对在P-区域上侧的与栅极电极131、132的下部栅极绝缘膜102接触的部分上，为了用以形成N+源极区域141、142的空间而涂覆的光刻胶进行光掩蔽(Photo Masking)。之后，通过执行从上部侧注入N+杂质的步骤，以形成源极区域141、142。
接着，形成第一上部绝缘膜151而包覆上述栅极电极131、132的上侧。
图9为本发明的一实施例的功率半导体装置制造工艺中的形成上部绝缘膜的工艺示意图。
上部绝缘膜151可由氮化物(Nitride)膜形成。
图10为本发明的一实施例的功率半导体装置制造工艺中的形成第二上部绝缘层的工艺示意图。
参照图10，在与金属电极连接之前，用第二上部绝缘层161覆盖全体，以形成绝缘物层。根据本发明的一实施例，上述第二上部绝缘层161通过CVD方法将PSG或BPSG或FSG等SiO2绝缘物进行沉积(deposition)而形成。
根据本发明的另一实施例，上述第一绝缘膜151及第二绝缘层161可由一个绝缘层形成。
图11为接触蚀刻(Contact Etching)工艺示意图。
参照图11，在上述第一绝缘膜及第二绝缘层形成步骤之后，将执行用以蚀刻接触连接的部分的接触蚀刻工艺。
根据本发明的一实施例，上述蚀刻工艺为干蚀刻(Dry Etch)工艺，通过执行蚀刻以使N+源极区域141、142和P+欧姆接触一同连接到金属电极总线。
图12为形成金属电极总线的步骤示意图。
参照图12，在接触蚀刻步骤之后，执行用以形成金属电极的步骤。
图12是为了形成金属电极而覆盖金属的状态。金属电极通过使用溅射(Sputtering)或除此之外的通常的金属沉积(Metal Deposition)方法而填充如铝Al的导电物的示意图。
根据本发明的一实施例的Power MOSFET的源极金属电极总线191将都被连接成一个，栅极金属电极总线172从外部与源极金属电极总线191一同连接。
然后，当上部工艺结束时，为了保护上部侧而贴合保护薄膜等，然后执行用以沉积导电物的步骤的下部工艺，以形成底面的N+漏极电极，从而结束本发明的一实施例的包括有开关特性控制工艺的功率半导体制造工艺。
根据包括前述的工艺而制造的包括有开关特性控制工艺的功率半导体制造工艺，在向多晶硅层103注入杂质61的步骤中，N型杂质的浓度在Dose＝0、Dose＝5.0E14～Dose＝5.0E16范围中根据需求者所要求的特定开关速度特性，而选择性地控制浓度并注入，从而具有能够控制开关速度特性的效果。
图19为用图表示出根据本发明的一实施例分别以不同的浓度注入杂质而制造的Power MOSFET的栅极电阻值示意图。
图19是分别以Dose＝0、Dose＝5.0E14、Dose＝5.0E15、Dose＝1.0E16、Dose＝5.0E16的浓度注入杂质的500V型Power MOSFET样本各制造5个并测定栅极电阻值的图表。
参照图19，Dose＝0样本被测定为是6.90～7.20[Ω]，平均栅极电阻值被测定为是7.08[Ω]。
并且，Dose＝5.0E14样本被测定为是4.10～4.35[Ω]，平均栅极电阻值被测定为是4.23[Ω]。
并且，Dose＝5.0E15样本被测定为是2.00～2.50[Ω]，平均栅极电阻值被测定为是2.30[Ω]。
并且，Dose＝1.0E16样本被测定为是2.00～2.30[Ω]，平均栅极电阻值被测定为是2.10[Ω]。
并且，Dose＝5.0E16样本被测定为是1.40～1.60[Ω]，平均栅极电阻值被测定为是1.52[Ω]。
图13至图18为用图表示出根据本发明的一实施例分别以不同的浓度注入杂质而制造的500V型Power MOSFET的一般的DC特性值的变化示意图。
图13用图表示出根据本发明的一实施例分别以不同的浓度注入杂质而制造的500V型Power MOSFET的BVDSS(漏极-源极击穿电压(Drain-SourceBreakdown Voltage))特性值的变化。
如图13所示，观察根据本发明的一实施例分别以不同的浓度注入杂质而改变栅极电阻值的各25个样本值，BVDSS值处于530V～580V之间且平均为557V，其稳定地表现出500V以上的值。
图14用图表示出根据本发明的一实施例分别以不同的浓度注入杂质而制造的500V型Power MOSFET的RDS(on)(静态漏极-源极导通电阻(StaticDrain-Source On-Resistance))特性值的变化。
如图14所示，观察根据本发明的一实施例分别以不同的浓度注入杂质而改变栅极电阻值的各25个样本值，RDS(on)值处于0.087～0.115Ω之间且平均为0.093Ω，所有的值表现出500V型Power MOSFET规格中所要求的2.3Ω以下的稳定的值。
图15用图表示出根据本发明的一实施例分别以不同的浓度注入杂质而制造的500V型Power MOSFET的Vth(栅极阈值电压(Gate Threshold Voltage))特性值的变化。
如图15所示，观察根据本发明的一实施例分别以不同的浓度注入杂质而改变栅极电阻值的各25个样本值，Vth特性值处于2.5～3.4V之间且平均为3.1V，所有的值表现出500V型Power MOSFET规格中所要求的2～4V范围内的稳定的值。
图16用图表示出根据本发明的一实施例分别以不同的浓度将杂质注入给多晶硅而制造的500V型Power MOSFET的IDSS(零栅电压漏极电流(Zero GateDrain Current))特性值的变化。
如图16所示，观察根据本发明的一实施例分别以不同的浓度注入杂质而改变栅极电阻值的各25个样本值，IDSS特性值处于0.25～0.49μA之间且平均为0.33μA，所有的值表现出500V型Power MOSFET规格中所要求的1μA以下的范围内的稳定的值。
图17用图表示出根据本发明的一实施例分别以不同的浓度将杂质注入给多晶硅而制造的500V型Power MOSFET的IGSS(栅极体漏电流(Gate-BodyLeakage Current))特性值的变化。
如图17所示，观察根据本发明的一实施例分别以不同的浓度注入杂质而改变栅极电阻值的各25个样本值，IGSS特性值处于2.5～40nA之间且平均为9.3nA，所有的值表现出500V型Power MOSFET规格中所要求的100nA以下的范围内的稳定的值。
图18用图表示出根据本发明的一实施例分别以不同的浓度将杂质注入给多晶硅而制造的500V型Power MOSFET的VSD(漏极-源极二极管正向电压(Drain-Source Diode Forward Voltage)特性值的变化。
如图18所示，观察根据本发明的一实施例分别以不同的浓度注入杂质而改变栅极电阻值的各25个样本值，VSD特性值处于0.78～0.95V之间且平均为0.85V，所有的值表现出500V型Power MOSFET规格中所要求的1.4V以下的范围内的稳定的值。
参照图13至图18，根据本发明的一实施例，在500V用功率半导体装置中，即使栅极电极在1.4～7.5Ω范围内变化，一般的功率半导体装置中的开关电气特性的要求条件[BVDSS(漏极-源极击穿电压(Drain-Source BreakdownVoltage)500V以上)，RDS(on)(静态漏极-源极导通电阻(Static Drain-SourceOn-Resistance)2.3Ω以下)，Vth(栅极阈值电压(Gate Threshold Voltage)2～4V)，VSD(漏极-源极二极管正向电压(Drain-Source Diode Forward Voltage)1.4V以下)，Igss(栅极体漏电流(Gate-Body Leakage Current)100n以下)]均保持了满意的范围。
图20～图34为用图表示出根据本发明的一实施例分别以不同的浓度向栅极电极用多晶硅注入杂质而制造的Power MOSFET的开关特性示意图。
在图20～图34中，蓝色图表Vg表示栅极源极间的电压变化，绿色图表Vd表示漏极源极间的电压变化。
图20～图22用图表示出根据本发明的一实施例以Dose＝5.0E16的浓度注入杂质而制造的500V型Power MOSFET的开启(turn on)及关闭(turn off)时的开关特性值。
图20示出以Dose＝5.0E16的浓度注入而制造的500V型Power MOSFET样本的开关开启(Switching Turn On)时的栅极源极间的电压变化Vg及漏极源极间的电压变化Vd。
参照图20，在以Dose＝5.0E16的浓度注入而制造的500V型PowerMOSFET样本的开关开启(Switching Turn On)时开启延迟时间(Turn-On DelayTime)Td(on)被测定为是48.4ns，开启上升时间(Turn-On Rise Time)被测定为是18.92ns。
图21、图22示出以Dose＝5.0E16的浓度注入而制造的500V型PowerMOSFET样本的开关关闭(Switching Turn Off)时的栅极源极间的电压变化Vg及漏极源极间的电压变化Vd。
参照图21，在以Dose＝5.0E16的浓度注入而制造的500V型PowerMOSFET样本的开关关闭(Switching Turn Off)时关闭延迟时间(Turn-OffDelay Time)Td(off)被测定为是357.4ns。
参照图22，在以Dose＝5.0E16的浓度注入而制造的500V型PowerMOSFET样本的开关关闭(Switching Turn Off)时关闭下降时间(Turn-Off FallTime)Tf被测定为是68.0ns。
图23～图25用图表示出根据本发明的一实施例以Dose＝1.0E16的浓度注入杂质而制造的500V型Power MOSFET的开启(turn on)及关闭(turn off)时的开关特性值。
参照图23，在以Dose＝1.0E16的浓度注入而制造的500V型PowerMOSFET样本的开关开启(Switching Turn On)时开启延迟时间(Turn-On DelayTime)Td(on)被测定为是58.8ns，开启上升时间(Turn-On Rise Time)被测定为是21.814ns。
参照图24、图25，在以Dose＝1.0E16的浓度注入而制造的500V型PowerMOSFET样本的开关关闭(Switching Turn Off)时关闭延迟时间(Turn-OffDelay Time)Td(off)被测定为是440.8ns，关闭下降时间(Turn-Off Fall Time)Tf被测定为是75.6ns。
图26～图28用图表示出根据本发明的一实施例以Dose＝5.0E15的浓度注入杂质而制造的500V型Power MOSFET的开启(turn on)及关闭(turn off)时的开关特性值。
参照图26，在以Dose＝5.0E15的浓度注入而制造的500V型PowerMOSFET样本的开关开启(Switching Turn On)时开启延迟时间(Turn-On DelayTime)Td(on)被测定为是69.4ns，开启上升时间(Turn-On Rise Time)被测定为是24.65ns。
参照图27、图28，在以Dose＝5.0E15的浓度注入而制造的500V型PowerMOSFET样本的开关关闭(Switching Turn Off)时关闭延迟时间(Turn-OffDelay Time)Td(off)被测定为是530.6ns，关闭下降时间(Turn-Off Fall Time)Tf被测定为是79.6ns。
图29～图31用图表示出根据本发明的一实施例以Dose＝5.0E14的浓度注入杂质而制造的500V型Power MOSFET的开启(turn on)及关闭(turn off)时的开关特性值。
参照图29，在以Dose＝5.0E14的浓度注入而制造的500V型PowerMOSFET样本的开关开启(Switching Turn On)时开启延迟时间(Turn-On DelayTime)Td(on)被测定为是75.2ns，开启上升时间(Turn-On Rise Time)被测定为是28.60ns。
参照图30、图31，在以Dose＝5.0E14的浓度注入而制造的500V型PowerMOSFET样本的开关关闭(Switching Turn Off)时关闭延迟时间(Turn-OffDelay Time)Td(off)被测定为是637.0ns，关闭下降时间(Turn-Off Fall Time)Tf被测定为是87.6ns。
图32～图34用图表示出根据本发明的一实施例未将杂质注入给栅极电极用多晶硅(Dose＝0)而制造的500V型Power MOSFET的开启(turn on)及关闭(turn off)时的开关特性值。
参照图32，在未将杂质注入给栅极电极用多晶硅(Dose＝0)而制造的500V型Power MOSFET样本的开关开启(Switching Turn On)时开启延迟时间(Turn-On Delay Time)Td(on)被测定为是74.4ns，开启上升时间(Turn-On RiseTime)被测定为是31.86ns。
参照图33、图34，在未将杂质注入给栅极电极用多晶硅(Dose＝0)而制造的500V型Power MOSFET样本的开关关闭(Switching Turn Off)时关闭延迟时间(Turn-Off Delay Time)Td(off)被测定为是728.0ns，关闭下降时间(Turn-Off Fall Time)Tf被测定为是102.2ns。
表1整理出根据图20～图34的实施例分别以不同的浓度将杂质注入给栅极电极用多晶硅层而制造的Power MOSFET的开关特性。
[表1]
| 区分 | Tdon[ns] | Tr[ns] | Tdoff[ns] | Tf[ns] |
| Dose＝5.0E16 | 48.4 | 18.92 | 357.4 | 68.0 |
| Dose＝1.0E16 | 58.8 | 21.81 | 440.8 | 75.6 |
| Dose＝5.0E15 | 69.4 | 24.65 | 530.6 | 79.6 |
| Dose＝5.0E14 | 75.2 | 28.60 | 637.0 | 87.6 |
| Dose＝0 | 74.4 | 31.86 | 728.0 | 102.2 |
上表1是为了说明本发明的示例，在多晶硅层中使用杂质注入量各不相同的5个样本，并将其平均的开关特性进行了数据化，根据测定值而具有5％的误差。
根据本发明的实际实施例，为了与多晶硅中注入的杂质注入量、栅极电压值匹配，将更加细分化的开关特性数据储存作为数据库并累积。按照各需求者所要求的特定开关速度特性，从数据库中提取与之匹配的栅极电阻及栅极电极用多晶硅的杂质注入量并进行控制，从而能够制造出针对开关速度特性的精密的适配型Power MOSFET。
并且，在一般的Power MOSFET制造工艺中，作为在多晶硅层形成步骤中通过追加杂质注入工艺即可实施的经济性的工艺，能够提供可选择性地控制Power MOSFET的开关速度特性并进行制造的Power MOSFET的制造方法。
Claims (11)
1.一种包括开关特性控制工艺的功率半导体装置的制造方法，所述方法包括N-EPI层形成步骤、JFET层形成步骤、下部栅极绝缘膜形成步骤、栅极电极用多晶硅栅极形成步骤、体区域形成步骤、源极区域形成步骤、上部绝缘层形成步骤及金属总线形成步骤，其特征在于：
在所述栅极电极用多晶硅栅极形成步骤，将由所述多晶硅形成的多晶硅栅极电阻值设定为具有特定的开启/关闭开关速度特性。
2.根据权利要求1所述的包括开关特性控制工艺的功率半导体装置的制造方法，其特征在于，在所述栅极电极用多晶硅形成步骤中，所述栅极电阻值从储存有与所述特定的开启/关闭开关速度特性匹配的栅极电阻值的数据库中提取而设定。
3.根据权利要求1所述的包括开关特性控制工艺的功率半导体装置的制造方法，其特征在于，所述栅极电极用多晶硅形成步骤包括：
在形成所述下部栅极绝缘膜层后，在上部整体上形成多晶硅层的步骤；
从所述多晶硅层上部注入一定浓度的杂质的步骤；以及
利用掩模图案对所述注入有杂质的多晶硅层进行蚀刻，以形成具有分离的间隔的多晶硅栅极的步骤，
其中，所述一定浓度的杂质从储存有与所述特定的开启/关闭开关速度特性匹配的杂质的浓度值的数据库中提取而设定。
4.根据权利要求3所述的包括开关特性控制工艺的功率半导体装置的制造方法，其特征在于，所述杂质为N型杂质，所述杂质的浓度在Dose＝5.0E14～5.0E16范围中进行设定。
5.根据权利要求3所述的包括开关特性控制工艺的功率半导体装置的制造方法，其特征在于，当以Dose＝0～5.0E16范围的浓度注入所述杂质时，所述多晶硅栅极电阻值以1.4～7.5Ω范围形成。
6.根据权利要求3所述的包括开关特性控制工艺的功率半导体装置的制造方法，其特征在于，通过以Dose＝5.0E15的浓度注入所述杂质，所述功率半导体装置具有开启延迟时间为69.4±5％ns、关闭延迟时间为530.6±5％ns的特性。
7.根据权利要求3所述的包括开关特性控制工艺的功率半导体装置的制造方法，其特征在于，当以Dose＝0～5.0E16范围的浓度注入所述杂质时，所述功率半导体装置的开启延迟时间在48.4～75.2±5％ns范围中选择性地得到控制。
8.根据权利要求3所述的包括开关特性控制工艺的功率半导体装置的制造方法，其特征在于，当以Dose＝0～5.0E16范围的浓度注入所述杂质时，所述功率半导体装置的开启上升时间在18.92～31.86±5％ns范围中选择性地得到控制。
9.根据权利要求3所述的包括开关特性控制工艺的功率半导体装置的制造方法，其特征在于，当以Dose＝0～5.0E16范围的浓度注入所述杂质时，所述功率半导体装置的关闭延迟时间在357.4～728.0±5％ns范围中选择性地得到控制。
10.根据权利要求3所述的包括开关特性控制工艺的功率半导体装置的制造方法，其特征在于，当以Dose＝0～5.0E16范围的浓度注入所述杂质时，所述功率半导体装置的关闭下降时间在68.0～102.2±5％ns范围中选择性地得到控制。
11.根据权利要求2所述的包括开关特性控制工艺的功率半导体装置的制造方法，其特征在于，所述多晶硅栅极电阻值通过改变所述多晶硅栅极的面积来设定。
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