JPH10233090A

JPH10233090A - 半導体記憶装置

Info

Publication number: JPH10233090A
Application number: JP9034039A
Authority: JP
Inventors: Hideto Hidaka; 秀人日高
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1997-02-18
Filing date: 1997-02-18
Publication date: 1998-09-02

Abstract

(57)【要約】【課題】クロック信号に応答してデータを正確に出力
する。【解決手段】クロック信号ＣＬＫｉと、クロック信号
ＣＬＫｉを最適な遅延時間Ｔｄだけ遅延して生成された
内部クロック信号ＣＬＫ１とに基づいて、クロック信号
ＣＬＫｉのクロックのリセットを示す内部クロック信号
ＣＬＫ２を生成する。内部クロック信号ＣＬＫ２がリセ
ットされたときのみ、データの入出力を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に、外部クロック信号をサンプリングして内部ク
ロック信号を生成し、その内部クロック信号に応答して
動作する半導体記憶装置に関する。

【０００２】

【従来の技術】従来の半導体記憶装置のクロック制御方
法を、ＤＲＡＭを例にとって説明する。

【０００３】図２４は、従来のＤＲＡＭの第１のチップ
制御方法を示すタイミングチャートである。図２４を参
照して、外部から外部クロック信号ｅｘｔ．ＣＬＫが入
力され、入力初段で適当な電圧に調整されたクロック信
号ＣＬＫｉ入力に従って、メモリセルアレイから、順次
データが読出される。

【０００４】図２５は、図２４に示した場合よりも、さ
らにクロックサイクルが短くなった場合のチップ制御方
法を示すタイミングチャートである。図２５を参照し
て、クロック信号ＣＬＫｉのクロックサイクルの周期ｔ
ｃが短い（高周波である）場合、クロックエッジにより
トリガされるサイクル動作では、クロックエッジからデ
ータが出力されるまでに要する時間（クロックアクセス
タイム）Ｔａｃがクロックサイクルの周期ｔｃよりも長
くなり、対応するサイクル内でデータ出力できなくなっ
てしまうことがあった。よって、クロックサイクルの短
周期化（クロックの高周波数化）が制限されていた。

【０００５】図２６は、従来のＤＲＡＭの第２のチップ
制御方法を示すタイミングチャートである。図２６を参
照して、クロックサイクルの各々について、クロックが
入力されて一定時間経過すると次のクロックが入力され
ることが予測され、内部動作が開始されて次のクロック
サイクルで出力されるべきデータが読出され出力され
る。すなわち、クロック信号ＣＬＫｉが内部遅延回路に
より遅延時間Ｔｄだけ遅延されて内部クロック信号ＣＬ
Ｋ１が生成され、その内部クロック信号ＣＬＫ１に応答
してデータの読出が行われ読出されたデータが出力され
る。すると、見かけ上、その次のクロックが入力される
とほぼ同時にそのクロックサイクルに対応する上記読出
データを出力することができる。したがって、見かけ上
のアクセスタイムがゼロとなる。これを、ゼロ遅延クロ
ックの発生と言う。

【０００６】図２７および図２８は、図２５に示した動
作を実現するためのシンクロナスＤＲＡＭ全体における
クロック制御方法を示すタイミングチャートである。図
２７を参照して、クロック信号ＣＬＫｉに同期して、チ
ップ活性化信号／ＣＳ、ロウアドレスストローブ信号／
ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、書込
イネーブル信号／ＷＥ、ロウ（Ｘ）およびコラム（Ｙ）
アドレス信号Ａｄｄ．が入力され、これらの信号に応答
してデータの読出／書込動作が行われる。このとき、こ
れら全ての信号は、クロックの立上がりエッジで取込ま
れ、全ての制御コマンドは、これらの信号の組合せで定
義されている。

【０００７】図２８を参照して、コラムアドレス（Ｙ
ｉ）に応答して連続して４ビットのデータ（Ｄ１，Ｄ
２，Ｄ３，Ｄ４）が書込まれ、コラムアドレス（Ｙｊ）
に応答して連続して４ビットのデータ（Ｑ１，Ｑ２，
Ｑ３，Ｑ４）が読出されている。すなわち、コラムアド
レスＹｉとクロックｃ１のクロックエッジ（立上がりエ
ッジ）とに応答して書込動作が開始され、クロックｃ１
〜ｃ４のクロックエッジ（立ち上がりエッジ）で取込ま
れた外部入力データ（Ｄ１，Ｄ２，Ｄ３，Ｄ４）がメモ
リセルに書込まれる。そして、コラムアドレスＹｊとク
ロックｃ５のクロックエッジ（立上がりエッジ）とに応
答して読出動作が開始され、クロックｃ５〜ｃ８のクロ
ックエッジ（立ち上がりエッジ）でメモリセルに記憶さ
れていたデータ（Ｑ１，Ｑ２，Ｑ３，Ｑ４）が外部に読
出される。ただし、読出データは、読出動作をコマンド
する各クロックの立上がりエッジが入力されてからクロ
ックアクセスタイムｔｃだけ遅れて出力される。

【０００８】図２９は、図２６に示した内部クロック信
号ＣＬＫ１を生成する内部クロック生成回路３００を示
すブロック図である。図２９を参照して、内部クロック
生成回路３００において、遅延比較・調整回路６１３に
はクロック信号ＣＬＫｉのクロックがサンプリングされ
記憶される。複数のインバータを備えた遅延回路６１４
でクロック信号ＣＬＫｉが遅延され、記憶されたクロッ
ク信号ＣＬＫｉのクロックに基づいて、遅延比較・調整
回路６１３はマルチプレクサ部６１４内のタップ６０１
〜６０ｎを選択する。これにより、各インバータの出力
うちのいずれかが選択的に取り出され、内部クロック信
号ＣＬＫ１の遅延時間の調整が行なわれる。遅延時間の
調整が行なわれた内部クロック信号ＣＬＫ１は、データ
出力バッファに入力されるとともに、遅延模擬回路６１
５により遅延比較・調整回路６１３に帰還される。帰還
されたクロック信号ＣＬＫ１は、遅延比較・調整回路６
１３でクロック信号ＣＬＫｉと比較され、タップの選択
が再調整される。このような系をＤＤＬ（Ｄｅｌａｙ
ＬｏｃｋｅｄＬｏｏｐ）という。

【０００９】

【発明が解決しようとする課題】しかしながら、図１〜
７に示した従来の半導体記憶装置は、内部クロック信号
ＣＬＫ１とクロック信号ＣＬＫｉの次クロック（以下、
外部次クロックと称す）との差、および、これの変動
（位相ノイズ、ジッタ）は、そのまま、見かけ上のアク
セスタイムなどの変動となり、特にこれがアドレスやデ
ータの入出力タイミングを規定する場合は、この変動が
小さくなければならず、実使用上の要求が厳しくなると
いう問題点があった。

【００１０】また、クロック信号ＣＬＫｉの周波数が急
変した場合などに、そのクロックに１対１対応で内部ク
ロックが生成されていないような場合が生じ、例えば、
クロック信号ＣＬＫｉのクロックが立ち下がってＬレベ
ルにならなくてもデータ出力が行なわれてしまうという
問題点があった。

【００１１】また、さらに、メモリアクセス動作の第１
サイクルでは、クロック信号ＣＬＫｉのサンプリングが
行なわれていないため、適当なクロックが生成されず、
第１サイクルでは高周波数動作ができない、あるいは、
誤動作に至るという問題点があった。

【００１２】特にクロック信号ＣＬＫ１の周波数が高い
場合に、クロックのサンプリングを行なってこれを所定
の遅延にセットする動作が１サイクル内で終わらず、こ
れが動作周波数を制限してしまうという問題点があっ
た。

【００１３】また、さらに、クロック信号ＣＬＫ１の周
波数が低い（クロック周期が長い）場合に、ＤＤＬにお
いて、クロック信号ＣＬＫ１のクロック周期が内部クロ
ック信号生成回路３００の最大遅延時間より長いとき、
そのクロック周期に対応した遅延を行なうことができな
くなり、有効に内部クロック信号ＣＬＫ１を生成するこ
とができなくなるという問題点があった。

【００１４】図３０は、従来の内部クロック信号生成回
路の他の例３０００を示す回路図である。図３０を参照
して、内部クロック信号生成回路３０００をタップ付遅
延回路を含む内部クロック信号生成回路に用いると、イ
ンバータ２段分の遅延が単位遅延となり、これはかなり
大きな遅延単位となってしまうという問題点があった。
また、占有面積が大きいという問題点があった。

【００１５】本発明は以上のような問題点を解決するた
めになされたもので、内部クロック信号ＣＬＫ１と外部
次クロックとの差、および、これの変動（位相ノイズ、
ジッタ）が小さな、実使用上の要求に耐えうる半導体記
憶装置を提供することを目的とする。

【００１６】また、クロック信号ＣＬＫｉの周波数が急
変した場合などでも、データ出力を正しく行うことの可
能な半導体記憶装置を提供することを目的とする。

【００１７】また、さらに、第１サイクルでも高周波数
動作可能で誤動作しない半導体記憶装置を提供すること
を目的とする。

【００１８】また、さらに、クロック信号ＣＬＫ１の周
波数が高い場合であっても、クロックのサンプリングを
行なってこれを所定の遅延にセットする動作が１サイク
ル内で終わり、動作周波数が制限されない半導体記憶装
置を提供することを目的とする。

【００１９】また、さらに、クロック信号ＣＬＫ１の周
波数が低い（クロック周期が長い）場合であっても、Ｄ
ＤＬにおいて、有効に内部クロック信号ＣＬＫ１を生成
することが可能な半導体記憶装置を提供することを目的
とする。

【００２０】また、さらに、遅延単位の細かな調整が可
能な半導体記憶装置を提供することを目的とする。

【００２１】また、さらに、占有面積の小さな半導体記
憶装置を提供することを目的とする。

【００２２】

【課題を解決するための手段】請求項１に係る半導体記
憶装置は、データを記憶するメモリセルと、外部からの
外部クロック信号を遅延して第１の内部クロック信号を
生成する第１の内部クロック信号生成手段と、外部クロ
ック信号と第１の内部クロック信号とに応答して第２の
内部クロック信号を生成する第２の内部クロック信号生
成手段と、第１の内部クロック信号のレベルの変化に応
答して外部クロック信号の第１のクロックでメモリセル
に記憶されたデータが出力可能になり、第２の内部クロ
ック信号のレベルの変化に応答して外部クロック信号の
第２のクロックでデータを出力するデータ出力手段とを
設けたものである。

【００２３】請求項２に係る半導体記憶装置は、外部か
ら外部クロック信号が入力される連続的に設けられた複
数の遅延手段と、複数のラッチ手段と、複数のラッチ手
段をリセットするリセット手段と、外部クロック信号に
応答してラッチを反転するラッチ反転手段と、ラッチ反
転手段を活性化する第１の活性化手段と、複数の遅延手
段の各々が出力する出力信号に基づいて、活性化手段を
活性化または非活性化する第２の活性化手段とを設けた
ものである。

【００２４】請求項３に係る半導体記憶装置は、データ
を記憶するメモリセルと、外部からの外部クロック信号
をサンプリングし、それを遅延して内部クロック信号を
生成する内部クロック信号生成手段と、内部クロック信
号のレベルの変化に応答して外部クロック信号のクロッ
クでメモリセルにデータを出力するデータ出力手段とを
設けたものであり、内部クロック信号生成手段は、デー
タ出力手段がデータを出力する前にサンプリングを行
う。

【００２５】請求項４に係る半導体記憶装置は、ロウア
クセス動作およびコラムアクセス動作を行う半導体記憶
装置であって、データを記憶するメモリセルと、外部か
らの外部クロック信号をサンプリングし、それを遅延し
て内部クロック信号を生成する内部クロック信号生成手
段と、内部クロック信号のレベルの変化に応答して、外
部クロック信号のクロックで、コラムアクセス時にメモ
リセルからデータを出力するデータ出力手段とを設けた
ものであり、内部クロック信号生成手段は、ロウアクセ
ス動作期間中に前記サンプリングを行う。

【００２６】請求項５に係る半導体記憶装置は、データ
を記憶するメモリセルと、外部からの外部クロック信号
をサンプリングし、それを遅延して内部クロック信号を
生成する内部クロック信号生成手段と、内部クロック信
号のレベルの変化に応答して、外部クロック信号のクロ
ックで、コラムアクセス時に前記メモリセルからデータ
を出力するデータ出力手段とを設けたものであり、内部
クロック信号生成手段は、コラムアクセス動作期間前に
サンプリングを行う。

【００２７】請求項６に係る半導体記憶装置は、請求項
５の半導体記憶装置において、内部クロック信号生成手
段が、前記コラムアクセス動作期間開始直前にサンプリ
ングを行う。

【００２８】請求項７に係る半導体記憶装置は、請求項
１から６のいずれかの半導体記憶装置において、動作を
開始するまでの初期状態において、外部から前記クロッ
ク周波数とほぼ等しい周波数を有する設定用クロック信
号を前記データ出力手段に入力する設定用クロック信号
入力手段をさらに設けたものであり、データ出力手段
は、入力された設定用クロック信号を前記内部クロック
信号として動作する。

【００２９】請求項８に係る半導体記憶装置は、データ
を記憶するメモリセルと、外部からの外部クロック信号
を遅延して内部クロック信号を生成する内部クロック信
号生成手段と、内部クロック信号のレベルの変化に応答
して前記外部クロック信号のクロックでメモリセルに記
憶されたデータを出力するデータ出力手段とを設けたも
のであり、内部クロック信号生成手段は、外部クロック
信号よりも周期の長いクロック信号を発生するクロック
信号発生手段を複数有し、クロック信号発生手段の各々
は交互にクロック信号を出力する。

【００３０】請求項９に係る半導体記憶装置は、請求項
８の半導体記憶装置において、クロック信号発生手段
が、外部クロック信号の整数倍の周期のクロック信号を
発生する。

【００３１】請求項１０に係る半導体記憶装置は、請求
項８または９の半導体記憶装置において、クロック信号
発生手段が、クロック周波数設定とクロック発生とを交
互に繰返す。

【００３２】請求項１１に係る半導体記憶装置は、複数
のメモリセルを含む複数のバンクと、各々がバンクに対
応して設けられ、外部からの外部クロック信号を遅延し
て内部クロック信号を生成する複数の内部クロック信号
生成手段と、各々がバンクに対応して設けられ、内部ク
ロック信号に応答して、複数のバンクのうち対応するバ
ンクにアクセスする複数の内部アクセス手段とを設けた
ものである。

【００３３】請求項１２に係る半導体記憶装置は、外部
からの外部クロック信号をサンプリングし、それを遅延
して内部クロック信号を生成する内部クロック信号生成
手段を設けたものであり、外部クロック信号の周波数の
方が内部クロック信号の周波数よりも高いとき、内部ク
ロック信号に応答して動作し、外部クロック信号の周波
数の方が内部クロック信号の周波数よりも低いとき、外
部クロック信号に応答して動作する。

【００３４】請求項１３に係る半導体記憶装置は、外部
からの外部クロック信号をサンプリングし、それを遅延
して内部クロック信号を生成する内部クロック信号生成
手段と、外部クロック信号とほぼ等しい周波数のクロッ
ク信号を出力するクロック信号出力手段とを設けたもの
であり、外部クロック信号の周波数の方が前記クロック
信号出力手段から出力されたクロック信号の周波数より
も高いとき、クロック信号に応答して動作し、外部クロ
ック信号の周波数の方が前記クロック信号の周波数より
も低いとき、外部クロック信号に応答して動作する。

【００３５】請求項１４に係る半導体記憶装置は、請求
項３の半導体記憶装置において、内部クロック信号生成
手段は、外部から入力された外部クロック信号を遅延す
る複数の論理回路と、所定のレベルの信号に応答してオ
ン／オフする複数のスイッチング手段と、各々が複数の
スイッチング手段のうちの対応する一つを介して複数の
論理回路のうちの対応する一つの出力ノードに接続され
た複数のキャパシタとを設けたものである。

【００３６】請求項１５に係る半導体記憶装置は、請求
項１４の半導体記憶装置において、複数のキャパシタの
各々が、互いに異なる容量を有する。

【００３７】請求項１６に係る半導体記憶装置は、請求
項３の半導体記憶装置において、内部クロック信号生成
手段は、外部から入力された外部クロック信号を遅延す
る複数の論理回路と、各々のゲート電極が前記複数の論
理回路のうちの対応する一つの出力ノードに接続され、
対抗電極に制御信号が入力され前記制御信号のレベルに
応じてオン／オフする少なくとも一つのＭＯＳキャパシ
タとを設けたものである。

【００３８】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら説明する。また、図中、同一符号は同一
または相当部分を示す。

【００３９】（１）実施の形態１図１は、本発明の実施の形態１によるＤＲＡＭ１００の
構成を示すブロック図である。図１を参照して、ＤＲＡ
Ｍ１００は、メモリセルアレイ１０１と、ロウおよびコ
ラムアドレスバッファ１０２と、ロウデコーダ１０３
と、センスアンプおよび入出力コントロール回路１０４
と、コラムデコーダ１０５と、クロック生成回路１０６
と、データ入力バッファ１０７と、データ出力バッファ
１０８と、入力初段１０９とを備える。外部から印可さ
れた外部クロック信号ｅｘｔ．ＣＬＫは、入力初段１０
９で適当な電圧に調整され、クロック信号ＣＬＫｉとな
る。クロック生成回路１０６には、外部からロウアドレ
スストローブ信号／ＲＡＳと、コラムアドレスストロー
ブ信号／ＣＡＳとが入力され、入力初段１０９からクロ
ック信号ＣＬＫｉが入力されている。データ入出力時
は、外部から入力されたアドレス信号Ａｄｄ（Ａ０〜Ａ
ｎ）は、まずロウアドレスおよびコラムアドレスバッフ
ァ１０２に入力され、さらにロウアドレスはロウデコー
ダ１０３で、またコラムアドレスはコラムデコーダ１０
５でデコードされる。そして、書込イネーブル信号／Ｗ
Ｅが活性化されている場合は、データ入力バッファ１０
７に入力されたデータがメモリセルアレイ１０１内のそ
れらロウおよびコラムアドレスに対応するメモリセルに
書込まれる。また、書込イネーブル信号／ＷＥが活性化
されていない場合は、メモリセルアレイ１０１内の、そ
れらロウおよびコラムアドレスに対応するメモリセルか
ら記憶されていたデータが読出され、データ出力バッフ
ァ１０７から出力される。

【００４０】図２は、図１に示したクロック生成回路１
０６を示す回路図である。図２を参照して、クロック生
成回路１０６は、内部クロック信号生成回路３００と、
ＮＡＮＤ回路２０１と、インバータ２０３とを備える。
内部クロック信号生成回路３００とＮＡＮＤ回路２０１
の一方の入力ノードとには、クロック信号ＣＬＫｉが入
力される。ＮＡＮＤ回路２０１の他方の入力ノードに
は、内部クロック信号生成回路３００で生成された内部
クロック信号ＣＬＫ１が入力される。ＮＡＮＤ回路２０
１から出力されたクロック信号はインバータ２０３で反
転され、内部クロック信号ＣＬＫ２としてデータ入力バ
ッファ１０７やデータ出力バッファ１０８に出力され
る。

【００４１】図３および図４は、図１に示したＤＲＡＭ
１００におけるチップ制御方法を示すタイミングチャー
トである。

【００４２】図１〜４を参照して、内部クロック信号生
成回路３００（ＤＤＬ）で、クロック信号ＣＬＫｉが遅
延時間Ｔｄ遅延され、内部クロック信号ＣＬＫ１が生成
される。そして、内部クロック信号ＣＬＫ１の各サイク
ルクロックに応答してデータＤｏｕｔ（Ｄ１，Ｄ２，
…）が出力される。このデータ出力のタイミングは、見
かけ上対応しているように見えるクロック信号ＣＬＫｉ
のサイクルのクロックエッジを基に規定されているので
はなく、実際には１サイクル前のクロックエッジを基に
規定されている。ここで、上記１サイクル前のクロック
エッジは、立ち上がりエッジでも立ち下がりエッジでも
よい。また、実のクロックエッジからデータ出力開始ま
での規定時間をＴａｃで示している。

【００４３】さらに、図３および図４を参照して、クロ
ック信号ＣＬＫｉ（実質的には内部クロック信号ＣＬＫ
２）がＬレベルになるのを条件に（以下、クロックリセ
ットと称す）データ出力動作が行なわれる。これによ
り、もし、クロック信号ＣＬＫｉがリセットされずＨレ
ベルのままの状態で保持された場合（すなわち、前サイ
クルが保持された場合）でも、次データが誤って出力さ
れるのを防ぐことができる。すなわち、内部クロック信
号ＣＬＫ１，ＣＬＫ２によりデータの内部的な先読み動
作が行なわれても、実際にはクロック信号ＣＬＫｉのク
ロックが完全に入力されていないのに、そのクロックに
対応するデータが出力されてしまうという誤動作を防止
することができる。また、急に何らかの故障でクロック
信号ＣＬＫｉのクロック入力が停止しても、誤動作を防
止することができる。よって、クロック信号ＣＬＫｉの
周波数が急変した場合などでも、データ出力を正しく行
うことができる。さらに、クロック信号ＣＬＫｉをＨレ
ベル（一定レベル）に保持することにより、上記内部的
先読み動作を停止することができるので、クロック入力
のみによりデータ出力などの内部動作を切換えることが
可能である。

【００４４】以上のように、本発明の実施の形態１のＤ
ＲＡＭ１００によれば、クロックエッジの規定をクロッ
ク信号ＣＬＫｉの真の動作サイクルサイクルに合わせる
ことにより、ジッタなどの影響を受けないメモリ動作を
実現することが可能となる。

【００４５】（２）実施の形態２実施の形態２によるＤＲＡＭは、図１に示したＤＲＡＭ
１００と同様の基本構成を有する。

【００４６】図５（ａ），（ｂ）は、本発明の実施の形
態２によるＤＲＡＭにおけるクロック生成回路１０６内
の構成を示す回路図であり、（ａ）は、最適内部クロッ
ク生成回路５００を示す回路図であり、（ｂ）は、内部
クロック信号生成回路３００を示す回路図である。最適
内部クロック生成回路５００は、内部クロック信号生成
回路３００のタップ位置選択の初期設定を行うための回
路である。図２に示したクロック生成回路１０６は、図
５（ａ），（ｂ）に示した内部クロック信号生成回路３
００と、最適内部クロック生成回路５００とを備える。

【００４７】まず、図５（ａ）を参照して、最適内部ク
ロック生成回路５００は、図５（ｂ）に示した内部クロ
ック信号生成回路３００と遅延回路６１４を共有してお
り、トランスファーゲートＴＧ１〜ＴＧｎと、フリップ
フロップＦＦ１〜ＦＦｎと、論理回路Ａ１〜Ａｎとを備
える。遅延回路６１４は、さらに、直列に接続されたイ
ンバータＩＮＶ１〜ＩＮＶ（２ｎ−１）を備える。トラ
ンスファーゲートＴＧ１〜ＴＧｎの一方のソース・ドレ
イン電極にはクロック信号ＣＬＫｉが入力され、他方の
ソース・ドレイン電極にはフリップフロップＦＦ１〜Ｆ
Ｆｎが接続され、ゲート電極にはインバータＩＮＶ１，
…，ＩＮＶ（２ｎ−１）の遅延段ノードＮ１〜Ｎｎが接
続されている。

【００４８】最適内部クロック生成回路５００によるク
ロック信号ＣＬＫｉのサンプリングは、電源投入後のメ
モリ動作サイクルの先頭で行なわる。最適内部クロック
生成回路５００において、遅延回路６１４内のＩＮＶ１
〜ＩＮＶ（２ｎ−１）の遅延段ノードＮ１〜Ｎｎからの
出力によりオン／オフされるトランスファーゲートＴＧ
１〜ＴＧｎを介して、入力クロックのエッジが各フリッ
プフロップＦＦ１〜ＦＦｎにセット信号ｓｅｔとして与
えられる。リセット信号ｒｅｓｅｔは、外部からのコラ
ムアドレス入力前までに与えられ、このリセット信号ｒ
ｅｓｅｔの入力によりサンプリングが開始される。そし
て、各フリップフロップＦＦ１〜ＦＦｎから出力された
隣合う入力クロックのエッジのレベルの相違が論理回路
Ａ１〜Ａｎで検出される。論理回路Ａ１〜Ａｎから出力
される検出信号Ｅｘ１〜Ｅｘｎは、内部クロック信号生
成回路３００内の遅延比較・調整回路６１３に入力さ
れ、各タップ６０１〜６０ｎを選択するための選択信号
として用いられる。すなわち、フリップフロップＦＦ１
〜ＦＦｎの出力が遅延時間の短い側からＨレベル、Ｌレ
ベルと変化する部分が検出されると、Ｈレベルの検出信
号Ｅｘｍが遅延比較・調整回路６１３に入力され、この
検出信号Ｅｘｍがタップ選択の初期状態を設定するため
の初期設定信号として用いられる。

【００４９】この例では、遅延比較・調整回路６１３で
タップ６０ｍがオンされ、このタップ６０ｍに接続され
た遅延段ノードＮｍから出力されるクロック信号が最も
クロック信号ＣＬＫｉの周期に近いものであり、内部ク
ロック信号ＣＬＫ１としてデータ出力バッファ１０８へ
出力される。したがって、１サイクルクロックという短
期間内に最適なタップ選択の初期設定が行うことができ
る。すなわち、第１サイクルからクロック信号ＣＬＫｉ
をサンプリングすることが可能となる。

【００５０】初期設定後のメモリ動作におけるコラムア
クセス時は、内部クロック信号生成回路３００が動作
し、さらなるクロックサイクルの微小変化に対応して内
部クロック信号ＣＬＫ１のクロック周期が調整される。

【００５１】これにより、最適内部クロック生成回路５
００がメモリ動作初期のみ動作し、常に動作することは
ないので、消費電力を低減することができる。また、初
期設定後のクロック信号ＣＬＫｉのクロック周期の微小
な変化には内部クロック信号生成回路３００で追従する
ため、クロック信号ＣＬＫｉと内部クロック信号ＣＬＫ
１とのクロック周期の差をより小さく調整することがで
きる。

【００５２】以上のように本発明の実施の形態２による
ＤＲＡＭによれば、第１サイクルでも高周波数動作が可
能で、かつ、誤動作を防止することが可能となる。ま
た、クロック信号ＣＬＫｉの周波数が高い場合であって
も、クロックのサンプリングを行なってこれを所定の遅
延にセットする動作が１サイクル内で終わるので、動作
周波数が制限されないＤＲＡＭを提供することが可能と
なる。

【００５３】（３）実施の形態３本発明の実施の形態３のＤＲＡＭは、図１に示したＤＲ
ＡＭ１００と同様の構成を有し、図５（ｂ）に示した内
部クロック信号生成回路３００と同様の内部クロック信
号生成回路を有する。

【００５４】一般に、ＤＲＡＭでは、メモリアクセス動
作は、（１）始めにロウアドレスが入力され、対応するワード
線系が活性化され、センスアンプでビット線上の信号電
位を検知・増幅する動作。

【００５５】（２）（１）の動作後、コラムアドレスが
入力されコラム選択が行われ、メモリセルに記憶されて
いたデータが増幅され、外部データ入出力ピンから読出
（出力）される、あるいは、外部から入力された入力デ
ータが対応するコラムアドレスのメモリセルに書込まれ
る。

【００５６】という２段階の動作からなる。したがっ
て、一般的には、コラムアクセスに入る前にクロック信
号ＣＬＫｉをサンプリングしておくことにより、データ
出力動作が始まる以前にクロック信号ＣＬＫｉのクロッ
ク周期のサンプリングを完了させることができるので、
第１サイクルでも高周波数動作可能で誤動作しないＤＲ
ＡＭを提供することができる。以下、図６および７は、
コラムアドレスサイクル開始直前までのいずれかのクロ
ックサイクル、特に、ロウアドレスサイクル期間中のク
ロックサイクルＣ１〜Ｃ３のいずれか、あるいは、クロ
ックサイクルＣ１〜Ｃ３のうちの複数サイクルでクロッ
ク信号ＣＬＫｉをサンプリングするものである。

【００５７】図６は、本発明の実施の形態３のＤＲＡＭ
におけるチップ制御方法の第１の例を示すタイミングチ
ャートである。実施の形態３のＤＲＡＭは、メモリアク
セス動作サイクルに入る前にクロック信号ＣＬＫｉをサ
ンプリングして図５（ｂ）と同様の内部クロック信号生
成回路３００に蓄える。図６を参照して、クロックサイ
クルＣ１の立ち下がりエッジに応答してチップ選択信号
／ＣＳおよびロウアドレスストローブ信号／ＲＡＳが活
性化されＬレベルに立ち下がると、ロウアドレス（Ｘ
ｉ）サイクルが開始される。そして、ロウアドレス（Ｘ
ｉ）サイクルの動作は、この後のクロックサイクルＣ２
の立ち下がりエッジまでに完了する。その次のクロック
サイクルＣ３の立ち上がりエッジでは、コラムアドレス
ストローブ信号／ＣＡＳが活性化されＬレベルに立ち下
がり、コラムアドレス（Ｙｉ）サイクルが開始される。
このクロックサイクルＣ３においては、書込イネーブル
信号／ＷＥがＬレベルであるので、データ書込の動作が
行なわれる。すなわち、クロックサイクルＣ４〜Ｃ７の
立ち上がりエッジに応答して４ビットのデータＤ０〜Ｄ
３がラッチされ、入力されたロウアドレスＸｉおよびコ
ラムアドレスＹｉに対応するメモリセルに順次書込まれ
る。

【００５８】続いて、クロックサイクルＣ５の立ち下が
りエッジに応答してチップ選択信号／ＣＳおよびロウア
ドレスストローブ信号／ＲＡＳが活性化されＬレベルに
立ち下がると、ロウアドレス（Ｘｊ）サイクルが開始さ
れる。このロウアドレス（Ｘｊ）サイクルの動作は、こ
の後のクロックサイクルＣ６の立ち下がりエッジまでに
完了する。そして、その次のクロックサイクルＣ７の立
ち下がりエッジでコラムアドレスストローブ信号／ＣＡ
Ｓが活性化されＬレベルに立ち下がると、コラムアドレ
ス（Ｙｊ）サイクルが開始される。クロックサイクルＣ
７においては、書込イネーブル信号／ＷＥがＨレベルで
あるので、データ読出の動作が行なわれる。すなわち、
入力されたロウアドレスＸｊおよびコラムアドレスＹｊ
に対応するメモリセルから、クロックサイクルＣ８〜Ｃ
１１の立ち上がりエッジに応答して４ビットのデータＱ
０〜Ｑ３が順次読出される。

【００５９】よって、基本的には、データ書込動作を行
なうためにはクロックサイクルＣ１〜Ｃ３でクロック信
号ＣＬＫｉのサンプリングが行われ、データ読出動作を
行なうためにはクロックサイクルＣ５，Ｃ６でサンプリ
ングが行われる。このサンプリングにより生成された内
部クロック信号ＣＬＫ１を、データ書込時にはクロック
サイクルＣ４〜Ｃ７について作用させ、データ読出時に
はクロックサイクルＣ８〜Ｃ１１について作用させる。

【００６０】このようにすれば、スタンバイ時にはサン
プリング動作を行なわなくてよいので、余分な電力消費
を伴わずに有効なクロック信号ＣＬＫｉのサンプリング
を行なうことができる。したがって、第１サイクルでも
高周波数動作可能で誤動作しないＤＲＡＭを提供するこ
とが可能である。上記図６の読出／書込の順序は一例で
あって、逆であってもよい。

【００６１】図７は、本発明の実施の形態３のＤＲＡＭ
におけるチップ制御方法の第２の例を示すタイミングチ
ャートである。図７を参照して、実施の形態３のＤＲＡ
Ｍ内の内部クロック信号生成回路３００において、電源
投入後、図６で説明したのと同様なクロック周期のサン
プリングが、クロックサイクルＣ３の立ち上がりエッジ
に応答して開始されるコラムアクセスサイクル直前のク
ロックサイクルで行なわれる。すなわち、クロックサイ
クルＣ３の直前のクロックサイクルＣ１，Ｃ２のいずれ
か、またはクロックサイクルＣ１，Ｃ２両方でサンプリ
ングが行われる。

【００６２】したがって、スタンバイ時やロウアクセス
時に不要なサンプリング動作を行わないので、余分な電
力消費を伴わずに有効にクロック信号ＣＬＫｉのクロッ
ク周期のサンプリングを行うことができる。

【００６３】以上のように、本発明の実施の形態３のＤ
ＲＡＭによれば、第１サイクルでも高周波数動作可能で
誤動作しないＤＲＡＭを提供することが可能である。

【００６４】なお、上記実施の形態３のＤＲＡＭ内の内
部クロック信号生成回路３００は、実施の形態１または
２のＤＲＡＭに用いられている内部クロック信号生成回
路３００に適用可能である。

【００６５】（４）実施の形態４本発明の実施の形態４のＤＲＡＭは、図１に示したＤＲ
ＡＭ１００と同様の構成を有する。

【００６６】図８は、本発明の実施の形態４のＤＲＡＭ
におけるチップ制御方法を示すタイミングチャートであ
る。図８を参照して、実施の形態４のＤＲＡＭ内の内部
クロック信号生成回路３００において、電源投入後、ま
ず書込イネーブル信号／ＷＥが立ち下がり、続いてコラ
ムアドレスストローブ信号／ＣＡＳが立下がり、さらに
ロウアドレスストローブ信号／ＲＡＳが立ち下がった場
合（／ＷＥｂｅｆｏｒｅ／ＣＡＳｂｅｆｏｒｅ
／ＲＡＳ）を周波数セットサイクル動作開始時として、
アドレス信号入力ピンから概略動作周波数コードが入力
されチップ内部でこれがデコードされ、入力されたクロ
ック信号ＣＬＫｉのクロック周波数に対応するタップ位
置が初期設定される。この後、クロック信号ＣＬＫｉの
サンプリングが行われ、通常のメモリアクセス動作が行
われる。すなわち、まず、チップ動作設定時に、内部ク
ロック信号生成回路３００に大まかなクロック周波数情
報が入力されおおよその遅延時間が初期設定される。そ
して、その初期設定に基づいて内部クロック信号ＣＬＫ
１の生成が行われる。その間、入力されたクロック信号
ＣＬＫｉがサンプリングされ内部遅延時間が再設定さ
れ、より正確に調整された内部クロック信号ＣＬＫ１の
生成が行われる。

【００６７】こうすることにより、メモリアクセス動作
が開始される前（第１サイクル）のクロック信号ＣＬＫ
ｉのクロックサイクルのサンプリングが必ずしも必要で
なくなる。

【００６８】以上のように、本発明の実施の形態３のＤ
ＲＡＭによれば、実施の形態１から３のいずれかのＤＲ
ＡＭの効果に加えて、第１サイクルでも高周波数動作可
能で誤動作しないＤＲＡＭを提供することが可能とな
る。

【００６９】（５）実施の形態５本発明の実施の形態５のＤＲＡＭは、図１に示したＤＲ
ＡＭ１００と同様の構成を有する。図９は、本発明の実
施の形態５によるＤＲＡＭ内の内部クロック信号生成回
路１０００の構成を示すブロック図である。図９を参照
して、内部クロック信号生成回路１０００は、クロック
発生回路１１００と、遷移検出回路１００４，１００５
と、ＮＡＮＤ回路１００６と、インバータ１００７と、
１ショットパルス発生回路１００８とを備える。

【００７０】図１０は、図９に示したクロック発生回路
１１００の構成を示すブロック図である。図１０を参照
して、クロック発生回路１１００は、１／２分周回路１
１０１と、内部クロック信号生成回路３００ａと，３０
０ｂと、インバータ１１０３とを備える。

【００７１】図１１は、図９および図１０に示した内部
クロック信号生成回路１０００の出力信号を示すタイミ
ングチャートである。

【００７２】図９〜１０を参照して、１／２分周回路１
１０１と内部クロック信号生成回路３００ａとにはクロ
ック信号ＣＬＫｉが入力されている。１／２分周回路１
１０１から出力されるクロック信号ＣＬＫｃは、内部ク
ロック信号生成回路３００ａと、インバータ１１０３を
介して内部クロック信号生成回路３００ｂとに入力され
ている。内部クロック信号生成回路３００ａから出力さ
れるのが内部クロック信号ＣＬＫａであり、内部クロッ
ク信号生成回路３００ｂから出力されるのが内部クロッ
ク信号ＣＬＫｂである。この例では、内部クロック信号
ＣＬＫａはクロック信号ＣＬＫｉの２倍の周期を有す
る。内部クロック信号ＣＬＫａと内部クロック信号ＣＬ
Ｋｂとは、位相がπずれている。

【００７３】再び図９を参照して、内部クロック信号Ｃ
ＬＫａは、遷移検知回路１００４に入力され、内部クロ
ック信号ＣＬＫｂは、遷移検知回路１００５に入力され
ている。遷移検出回路１００４，１００５の出力はとも
にＮＡＮＤ回路１００６に入力され、ＮＡＮＤ回路１０
０６の出力はインバータ１００７で反転され、１ショッ
トパルス発生回路１００８に入力される。

【００７４】各コラムサイクルの２サイクル前のクロッ
クを基にして、２サイクル相当の遅延量を有する遅延設
定をすることにより、ゼロ遅延クロックの生成が行われ
る。すなわち、（１）コラム第ｎサイクルでは、このコラム第ｎサイク
ルの２サイクル前のサイクルであるコラム第（ｎ−２）
サイクルのクロックの立上がりエッジからトリガされる
動作によりゼロ遅延クロック（内部クロック信号ＣＬＫ
ａ）の生成が行われる。

【００７５】（２）コラム第（ｎ＋１）サイクルでは、
（１）の場合と同様に、このコラム第（ｎ＋１）サイク
ルの２サイクル前のサイクルであるコラム第（ｎ−１）
サイクルのクロックの立上がりエッジからトリガされる
動作によりゼロ遅延クロック（内部クロック信号ＣＬＫ
ｂ）の生成が行われる。

【００７６】そして、（１）で説明した内部クロック信
号ＣＬＫａは遷移検出回路１００４に入力され、Ｌレベ
ルからＨレベルに立上がったクロックエッジが検出され
る。同様に、（２）で説明した内部クロック信号ＣＬＫ
ｂは遷移検出回路１００５に入力され、ＬレベルからＨ
レベルに立上がったクロックエッジが検出される。この
検出結果により、ＮＡＮＤ回路１００６とインバータ１
００７で内部クロック信号ＣＬＫａ，ＣＬＫｂのいずれ
か一方が立上がるとき、１ショットパルス発生回路１０
０８の出力から内部クロック信号ＣＬＫ１が出力され
る。

【００７７】内部クロック信号ＣＬＫａが出力される遅
延系統と、内部クロック信号ＣＬＫｂが出力される遅延
系統とは、繰返し、交互に動作するので、内部クロック
信号ＣＬＫａと内部クロック信号ＣＬＫｂとを発生する
ための許容時間は従来の２倍となり、クロック信号ＣＬ
Ｋｉのサンプリングを行って最適な遅延を有する内部ク
ロックを生成するための許容時間が従来の２倍になる。
よって、クロック周波数が高い場合であっても、制御性
がよくなり、クロックのサンプリングを行って最適な遅
延時間をセットするための許容時間が不足するのを防止
することができる。

【００７８】図１２は、２クロックサイクル毎にメモリ
アクセス動作が繰返される場合の内部クロック信号生成
回路１３００の構成を示す回路図である。図１２を参照
して、内部クロック信号生成回路１３００は、１／２分
周回路１１０１と、内部クロック信号生成回路３００と
を備える。

【００７９】図１３は、図１２に示した内部クロック信
号生成回路３００の出力信号ＣＬＫ１を示すタイミング
チャートである。

【００８０】図１２および図１３を参照して、クロック
信号ＣＬＫｉのクロックサイクルＣ１，Ｃ３，…の立上
がりエッジに応答して、２倍の周期を有する内部クロッ
ク信号ＣＬＫ１が生成される。

【００８１】したがって、２クロックサイクル毎にメモ
リアクセス動作が繰返される場合、内部クロック信号生
成回路３００において、クロック信号ＣＬＫｉのサンプ
リングを行って最適な遅延を有する内部クロック信号Ｃ
ＬＫ１を生成するための許容時間が従来の２倍になるの
で、クロック周波数が高い場合であっても、制御性がよ
くなり、クロックのサンプリングを行って最適な遅延時
間をセットするための許容時間が不足するのを防止する
ことができる。よって、有効にクロック周期のサンプリ
ングを行い、内部クロック信号ＣＬＫ１を生成すること
が可能となる。

【００８２】以上のように、本発明の実施の形態５のＤ
ＲＡＭ１０００によれば、クロック信号ＣＬＫ１の周波
数が高い場合であっても、クロック信号ＣＬＫｉのサン
プリングを行なう時間が十分とれるので所定の遅延にセ
ットする動作が１サイクル内で終わり、動作周波数が制
限されない。

【００８３】（６）実施の形態６本発明の実施の形態６のＤＲＡＭは、図１に示したＤＲ
ＡＭ１００と同様の構成を有し、複数のバンクを備えて
いる場合に、これらの複数のバンク毎に内部クロック信
号生成回路を設け、各バンクを独立に制御することによ
り、バンクシリアル動作と組合わせて、制御性のよいメ
モリ制御系を得るものである。

【００８４】図１４は、本発明の実施の形態６によるＤ
ＲＡＭ内のメモリセル周辺部１５００の構成を示すブロ
ック図である。簡単のため、バンクが２つ備えられてい
る場合を示す。図１４を参照して、メモリセル周辺部１
５００は、バンクＢＫ０，ＢＫ１と、内部クロック信号
生成回路３００ａ，３００ｂと、スイッチング部１５０
１とを備える。バンクＢＫ０，ＢＫ１に対応して、それ
ぞれ内部クロック信号生成回路３００ａ，３００ｂが設
けられ、各バンクが独立に制御される。スイッチング部
１５０１は、バンクＢＫ０，ＢＫ１の出力ノードのうち
いずれか一つと、データ出力ピンＤＱ（出力データＤｏ
ｕｔ）とを選択的に接続する。

【００８５】図１５は、図１４に示したメモリセル周辺
部１５００の動作を示すタイミングチャートである。図
１４および図１５を参照して、バンクアドレスＢＡがＨ
レベルのときバンクＢＡ０が選択されデータ出力Ｄ０ｉ
（ｉ＝１，２，…）が行われ、バンクアドレスＢＡがＬ
レベルのときバンクＢＡ１が選択されデータ出力Ｄ１ｉ
（ｉ＝１，２，…）が行われる。

【００８６】（１）交互に複数のバンクをアクセスする
ＤＲＡＭ、特にシンクロナスＤＲＡＭなどにおいて、各
コラムサイクルの２サイクル前のクロックを基に２サイ
クル相当の遅延量を設定して、ゼロ遅延クロックの生成
が行われる。これにより、クロック信号ＣＬＫｉのサン
プリングを行って、内部クロック信号の最適な遅延量を
セットする動作のための許容時間が従来の２倍となる。
よって、サンプリングを行って、最適な遅延量をセット
するための時間が不足するのを解消することができる。

【００８７】（２）バンクＢＫ０へのアクセスであるコ
ラム第ｎサイクルでは、このコラム第ｎサイクルの２サ
イクル前であるコラム第（ｎ−２）サイクルのクロック
の立上がりエッジに応答して、ゼロ遅延クロックが生成
される。また、バンクＢＫ１へのアクセスであるコラム
第（ｎ＋１）サイクルでは、（１）の場合と同様に、こ
のコラム第（ｎ＋１）サイクルの２サイクル前のコラム
第（ｎ−１）サイクルのクロックの立上がり時に応答し
て、前クロックサイクルの立下がり後、ゼロ遅延クロッ
クが生成される。そして、これらの動作が交互に繰り返
される。

【００８８】したがって、シンクロナスＤＲＡＭなどが
複数のバンクを備え、それら複数のバンクによりバンク
シリアル交互動作が行われる場合、各バンク毎のチップ
内のクロック信号遅延量を調節できるので、有効にクロ
ック信号ＣＬＫｉのクロック周期のサンプリングを行な
い、内部クロック信号を生成することができる。

【００８９】以上のように、本発明の実施の形態６のＤ
ＲＡＭによれば、複数のバンクを備えた制御性のよいメ
モリ制御系を実現することが可能となる。

【００９０】（７）実施の形態７本発明の実施の形態７のＤＲＡＭは、図１に示したＤＲ
ＡＭ１００と同様の構成を有し、内部クロック信号生成
回路３００で生成される内部クロック信号ＣＬＫ１のク
ロック周期の限界に対応したものである。

【００９１】図１６は、本発明の実施の形態７によるＤ
ＲＡＭ内の内部クロック信号生成回路１７００を示す回
路図である。図１６を参照して、内部クロック信号生成
回路１７００は、遅延回路６１４と、マルチプレクサ部
６１１と、遅延比較・遅延調整回路６１３と、遅延模擬
回路６１５と、τｌｉｍｉｔ遅延回路と、クロックおよ
びデータ出力バッファ１７０１，１７０３とを備える。
マルチプレクサ部６１１は、タップ６０１〜６０ｎを備
える。

【００９２】図１７は、図１６に示した内部クロック信
号生成回路１７００におけるクロック信号ＣＬＫｉが高
周波数である時の内部クロック信号ＣＬＫ１を示すタイ
ミングチャートである。図１８は、図１７に示した内部
クロック信号生成回路１７００におけるクロック信号Ｃ
ＬＫｉが低周波数である時の内部クロック信号ＣＬＫ１
を示すタイミングチャートである。図１６〜１８を参照
して、内部クロック信号生成回路１７００は、最大遅延
量τｍａｘを用いて、内部クロック信号生成回路１７０
０で生成可能な最長のクロック周期の内部クロック信号
ＣＬＫ１が生成されていると、図６に示した内部クロッ
ク信号生成回路３００において、検出信号Ｅｘｍ〜Ｅｘ
ｎのいずれかＨレベルになり、クロックおよびデータ出
力バッファ１７０１，１７０３に入力される。検出信号
Ｅｘｎが活性化されＨレベルであるとすると、クロック
およびデータ出力バッファ１７０１がオンし、クロック
信号ＣＬＫｉが内部クロック信号ＣＬＫ１として外部に
出力される。このとき、クロックおよびデータ出力バッ
ファ１７０３はオフしている。最大遅延量τｍａｘを用
いずに内部クロック信号生成回路１７００で生成可能な
最も高い周波数のクロック周期以外の内部クロック信号
ＣＬＫ１が生成され、検出信号Ｅｘｎが活性化されてお
らずＬレベルであるとき、今度はクロックおよびデータ
出力バッファ１７０３がオンし、遅延回路６１４の遅延
段ノードＮ１〜Ｎ（ｍ−１）のうちのいずれかから出力
されたクロックが内部クロック信号ＣＬＫ１として外部
に出力される。このとき、クロックおよびデータ出力バ
ッファ１７０１はオフしている。つまり、内部クロック
信号生成回路による内部クロック信号ＣＬＫ１の生成
時、最大遅延量τｍａｘを用いて生成された内部クロッ
ク信号と、クロック信号ＣＬＫｉとが比較され、クロッ
ク周波数の低い方が内部クロック信号ＣＬＫ１として出
力される。

【００９３】よって、内部クロック信号生成回路１７０
０の動作は外部クロックの周波数に応じて自動的に切換
えられ、高クロック周波数時であって、かつ、τｃｌｋ
（クロック信号ＣＬＫｉのクロック周期）＜τｍａｘで
あれば、通常どおり、内部クロック信号生成回路で内部
クロック信号ＣＬＫ１が生成されて出力される。低クロ
ック周波数時であって、かつ、τｃｌｋ＞τｍａｘであ
れば、クロック信号ＣＬＫｉが内部クロック信号ＣＬＫ
１として出力される。そして、外部クロック信号ｅｘ
ｔ．ＣＬＫに同期したデータ出力動作が行われる。実使
用状態では、低周波数領域では内部クロック信号生成回
路によるゼロ遅延クロック生成の必要は少なく、このよ
うに構成しても、実質的にメモリアクセス動作に支障は
ない。

【００９４】以上のように、本発明の実施の形態７によ
るＤＲＡＭによれば、クロック信号ＣＬＫ１の周波数が
低い（クロック周期が長い）場合であっても、有効に内
部クロック信号ＣＬＫ１を生成することが可能となる。

【００９５】（８）実施の形態８一般にＤＲＡＭに入力される外部クロック信号ｅｘｔ．
ＣＬＫ（クロック信号ＣＬＫｉ）のクロック周波数は予
め分かっている。そのことを利用して、実施の形態８の
ＤＲＡＭは、実施の形態７のＤＲＡＭに加えて、チップ
動作設定時に、概略のクロック周波数情報を設定する。
それにより、大体の遅延量およびその可変量を設定して
おき、設定後の実動作状態で、外部から入力された外部
クロック信号を基に内部遅延を再設定し、内部クロック
信号の生成を行う。生成された内部クロック信号の遅延
量が可変範囲を外れた場合は、クロック信号に同期した
クロック生成が行われる。

【００９６】したがって、前サイクルでのクロック信号
のサンプリングは必ずしも必要ではなくなり、第１サイ
クルでは設定周波数相当の遅延量により内部クロック信
号ＣＬＫ１が生成され、また、外部クロック信号が非常
に低周波数となった場合にも有効に対応できる。さら
に、同様の方法により、外部クロック信号の高周波数側
の限界（上限周期τｌｉｍｉｔ）を設定するようにして
もよい。τｃｌｋ＞τｌｉｍｉｔのとき、クロック信号
ＣＬＫｉを基に内部クロック信号ＣＬＫ１が生成され
る。τｃｌｋ＜τｌｉｍｉｔのとき、通常どおり、内部
クロック信号生成回路により内部クロック信号が生成さ
れる。

【００９７】以上のように、本発明の実施の形態８によ
るＤＲＡＭによれば、外部クロック信号のクロック周波
数に対応して、内部クロック信号が生成可能となる。

【００９８】（９）実施の形態９本発明の実施の形態９のＤＲＡＭは、図１に示したＤＲ
ＡＭ１００と同様の構成を有する。

【００９９】図１９は、本発明の実施の形態９のＤＲＡ
Ｍ内の内部クロック信号生成回路２０００を示す回路図
である。図１９を参照して、内部クロック信号生成回路
２０００は、インバータＩＮＶ１，ＩＮＶ２と、タップ
（ＮＭＯＳトランジスタ）６０１，６０２，…と、キャ
パシタＣＰ１，ＣＰ２，…とを備える。遅延回路２０１
４において、インバータＩＮＶ１，ＩＮＶ２は直列に接
続され、インバータＩＮＶ１の出力ノード（遅延段ノー
ドＮ１）には、タップ（ＮＭＯＳトランジスタ）６０
１，６０２，…の一方のソース・ドレイン電極が接続さ
れている。タップ（ＮＭＯＳトランジスタ）６０１，６
０２，…の他方のソース・ドレイン電極には、それぞれ
キャパシタＣＰ１，ＣＰ２，…の一方電極が、ゲート電
極には、それぞれ遅延制御信号φ１，φ２，…が与えら
れている。キャパシタＣＰ１，ＣＰ２，…の他方電極は
接地されている。

【０１００】遅延制御信号φ１，φ２，…のうちのいく
つかをＬレベルまたはＨレベルにすることにより、タッ
プ（ＮＭＯＳトランジスタ）６０１，６０２，…のう
ち、対応するＮＭＯＳトランジスタのみオンするので、
遅延量を調節することができる。このとき、キャパシタ
ＣＰ１，ＣＰ２，…の静電容量が等しければ、Ｈレベル
の遅延調節信号φ１，φ２，…の数に応じて遅延量をデ
ジタル的に変化させることができる。キャパシタＣＰ
１，ＣＰ２，…の静電容量がＣＰ１＜ＣＰ２＜ＣＰ３，
…であれば、遅延調節信号φ１，φ２，…のいずれか一
つをオンすることにより、デジタル的に遅延量を調節す
ることができる。よって、遅延量の設定記憶や制御など
がし易い。

【０１０１】図２０は、本発明の実施の形態９によるＤ
ＲＡＭ内の内部クロック信号生成回路２１００を示す回
路図である。図２０を参照して、内部クロック信号生成
回路２１００は、図１９に示した内部クロック信号生成
回路２０００を連続的に接続したものである。遅延調節
信号φ１ｉ，φ２ｉ（ｉ＝１，２，…）により遅延量を
デジタル的に調整することができる。このようにすれ
ば、タップ付遅延線に適用させることができる。

【０１０２】以上のように、本発明の実施の形態９のＤ
ＲＡＭによれば、タップ付の遅延回路の代わりに、より
簡単な構成の、デジタル制御可能な遅延回路を含む内部
クロック信号生成回路を実現することが可能となる。

【０１０３】このような構成の回路は、リフレッシュタ
イマや発進回路などにも適用することができる。

【０１０４】（１０）実施の形態１０本発明の実施の形態１０のＤＲＡＭは、図１に示したＤ
ＲＡＭ１００と同様の構成を有する。

【０１０５】図２１は、本発明の実施の形態１０による
ＤＲＡＭ内の内部クロック信号生成回路２２００を示す
回路図である。この例は、前述のようなタップ付遅延回
路の代わりに、より簡単な構成でデジタル制御可能な遅
延回路の他の例を示したものである。図２１を参照し
て、内部クロック信号生成回路２０００は、インバータ
ＩＮＶ１，ＩＮＶ２と、ｐ型ＭＯＳキャパシタｐＭＣ１
と、ｎ型ＭＯＳキャパシタｎＭＣ１とを備える。インバ
ータＩＮＶ１の出力ノードには、エンハンスメント型の
ｐ型ＭＯＳキャパシタｐＭＣ１、およびエンハンスメン
ト型のｎ型ＭＯＳキャパシタｎＭＣ１のゲート電極が接
続されている。エンハンスメント型のｐ型ＭＯＳキャパ
シタｐＭＣ１の対抗電極には遅延調整信号φ１が入力さ
れている。エンハンスメント型のｎ型ＭＯＳキャパシタ
ｎＭＣ１の対抗電極には遅延調整信号φ２が入力されて
いる。

【０１０６】エンハンスメント型のｐ型ＭＯＳキャパシ
タｐＭＣ１、およびエンハンスメント型のｎ型ＭＯＳｎ
キャパシタＭＣ１は、いずれもしきい値を越える電圧が
印加された時のみＭＯＳキャパシタとして動作する。し
きい値を越えない電圧が印加された場合は、キャパシタ
ンスは小さいままである。したがって、遅延は以下のよ
うになる。

【０１０７】（１）φ１＝Ｌ，φ２＝Ｈのとき、遅延は
最小。（２）φ１＝Ｈ，φ２＝Ｌのとき、遅延は最大。

【０１０８】（３）φ１＝Ｌ，φ２＝Ｌ、およびφ１＝
Ｈ，φ２＝Ｈのとき、遅延は（１），（２）の場合の中
間。

【０１０９】よって、（１）〜（３）に示すように遅延
調整信号φ１〜φ３を入力すれば、遅延量をデジタル的
に調整することができるので、遅延量の設定記憶や制御
などがし易い。

【０１１０】図２２は、本発明の実施の形態１０による
ＤＲＡＭ内の内部クロック信号生成回路２３００を示す
回路図である。内部クロック信号生成回路２３００は、
図２１に示したのと同様なエンハンスメント型のｐ型Ｍ
ＯＳキャパシタｐＭＣ２，ｐＭＣ３，…、およびエンハ
ンスメント型のｎ型ＭＯＳｎキャパシタＭＣ２，ｎＭＣ
３，…とを連続的に接続したものである。遅延調節信号
φ１ｉ，φ２ｉ（ｉ＝１，２，…）により遅延量をデジ
タル的に調整することができる。こうすることにより、
さらに遅延量を細かく調整することが可能となる。

【０１１１】図２３は、本発明の実施の形態１０による
ＤＲＡＭ内の内部クロック信号生成回路２４００を示す
回路図である。図２３を参照して、内部クロック信号生
成回路２４００において、遅延回路２４１４は、図２１
に示した内部クロック信号生成回路２２００を連続的に
接続したものである。遅延調節信号φ１ｉ，φ２ｉ（ｉ
＝１，２，…）により遅延量をデジタル的に調整するこ
とができる。こうすれば、タップ付遅延線に適用させる
ことができる。

【０１１２】以上のように、本発明の実施の形態１０の
ＤＲＡＭによれば、タップ付の遅延回路の代わりに、よ
り簡単な構成の、デジタル制御可能な遅延回路を含む内
部クロック信号生成回路を実現することが可能となる。

【０１１３】このような構成の回路は、リフレッシュタ
イマや発進回路などにも適用することができる。

【０１１４】

【発明の効果】請求項１に係る半導体記憶装置によれ
ば、内部クロック信号ＣＬＫ１と外部次クロックとの
差、および、これの変動（位相ノイズ、ジッタ）が小さ
な、実使用上の要求に耐えうる半導体記憶装置を提供す
ることができる。また、さらに、クロック信号ＣＬＫ１
の周波数が高い場合であっても、クロックのサンプリン
グを行なってこれを所定の遅延にセットする動作が１サ
イクル内で終わり、動作周波数が制限されない半導体記
憶装置を提供することができる。

【０１１５】請求項２に係る半導体記憶装置によれば、
第１サイクルでも高周波数動作可能で誤動作しない半導
体記憶装置を提供することができる。また、クロック信
号ＣＬＫ１の周波数が高い場合であっても、クロックの
サンプリングを行なってこれを所定の遅延にセットする
動作が１サイクル内で終わり、動作周波数が制限されな
い半導体記憶装置を提供することができる。

【０１１６】請求項３に係る半導体記憶装置によれば、
第１サイクルでも高周波数動作可能で誤動作しない半導
体記憶装置を提供することができる。また、クロック信
号ＣＬＫ１の周波数が高い場合であっても、クロックの
サンプリングを行なってこれを所定の遅延にセットする
動作が１サイクル内で終わり、動作周波数が制限されな
い半導体記憶装置を提供することができる。

【０１１７】請求項４に係る半導体記憶装置によれば、
請求項１から３のいずれかの効果に加えて、第１サイク
ルでも高周波数動作可能で誤動作しない半導体記憶装置
を提供することができる。

【０１１８】請求項５に係る半導体記憶装置によれば、
請求項１から３のいずれかの効果に加えて、第１サイク
ルでも高周波数動作可能で誤動作しない半導体記憶装置
を提供することができる。

【０１１９】請求項６に係る半導体記憶装置によれば、
請求項３の効果に加えて、クロック信号ＣＬＫ１の周波
数が高い場合であっても、第１サイクルでも高周波数動
作可能で誤動作しない半導体記憶装置を提供することが
できる。

【０１２０】請求項７に係る半導体記憶装置によれば、
請求項１から６のいずれかの効果に加えて、クロック周
波数の初期設定により、第１サイクルでも高周波数動作
可能で誤動作しない半導体記憶装置を提供することがで
きる。

【０１２１】請求項８に係る半導体記憶装置によれば、
クロック信号ＣＬＫ１の周波数が高い場合であっても、
クロックのサンプリングを行なってこれを所定の遅延に
セットする動作が１サイクル内で終わり、動作周波数が
制限されない半導体記憶装置を提供することができる。

【０１２２】請求項９に係る半導体記憶装置によれば、
請求項８の効果に加えて、遅延時間が整数倍となる。

【０１２３】請求項１０に係る半導体記憶装置によれ
ば、請求項８または９の効果に加えて、細かな周波数設
定を行うことができる。

【０１２４】請求項１１に係る半導体記憶装置によれ
ば、複数のバンクを備えている場合でも有効に外部クロ
ック信号をサンプリングし、内部クロック信号を生成で
きる。

【０１２５】請求項１２に係る半導体記憶装置によれ
ば、外部クロック信号の周波数が高い場合であっても、
クロックのサンプリングを行なってこれを所定の遅延に
セットする動作が１サイクル内で終わり、動作周波数が
制限されない半導体記憶装置を提供することができる。
また、さらに、外部クロック信号の周波数が低い（クロ
ック周期が長い）場合であっても、有効に内部クロック
信号を生成することが可能な半導体記憶装置を提供する
ことができる。

【０１２６】請求項１３に係る半導体記憶装置によれ
ば、外部クロック信号の周波数が高い場合であっても、
クロックのサンプリングを行なってこれを所定の遅延に
セットする動作が１サイクル内で終わり、動作周波数が
制限されない半導体記憶装置を提供することができる。
また、さらに、外部クロック信号の周波数が低い（クロ
ック周期が長い）場合であっても、有効に内部クロック
信号を生成することが可能な半導体記憶装置を提供する
ことができる。

【０１２７】請求項１４に係る半導体記憶装置によれ
ば、請求項３の効果に加えて、内部クロック信号生成時
に、遅延時間がデジタル的に調整可能な占有面積の小さ
い半導体記憶装置を提供することができる。

【０１２８】請求項１５に係る半導体記憶装置によれ
ば、請求項１４の効果に加えて、オンさせるキャパシタ
の選択により、遅延時間がデジタル的に調整可能な半導
体記憶装置を提供することができる。

【０１２９】請求項１６に係る半導体記憶装置によれ
ば、請求項３の効果に加えて、内部クロック信号生成時
に、遅延時間がデジタル的に調整可能な占有面積の小さ
い半導体記憶装置を提供することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１によるＤＲＡＭの構成
を示すブロック図である。

【図２】図１に示したクロック生成回路を示す回路図
である。

【図３】図１に示したＤＲＡＭにおけるチップ制御方
法を示すタイミングチャートである。

【図４】図１に示したＤＲＡＭにおけるチップ制御方
法を示すタイミングチャートである。

【図５】本発明の実施の形態２によるＤＲＡＭにおけ
るクロック生成回路１０６内の構成を示す回路図であ
り、（ａ）は、最適クロック生成回路を示す回路図であ
り、（ｂ）は、内部クロック信号生成回路を示す回路図
である。

【図６】本発明の実施の形態３のＤＲＡＭにおけるチ
ップ制御方法の第１の例を示すタイミングチャートであ
る。

【図７】本発明の実施の形態３のＤＲＡＭにおけるチ
ップ制御方法の第２の例を示すタイミングチャートであ
る。

【図８】本発明の実施の形態４のＤＲＡＭにおけるチ
ップ制御方法を示すタイミングチャートである。

【図９】本発明の実施の形態５によるＤＲＡＭ内の内
部クロック信号生成回路の構成を示すブロック図であ
る。

【図１０】図９に示したクロック発生回路の構成を示
すブロック図である。

【図１１】図９および図１０に示した内部クロック信
号生成回路の出力信号を示すタイミングチャートであ
る。

【図１２】２クロックサイクル毎にメモリアクセス動
作が繰返される場合の内部クロック信号生成回路の構成
を示すブロック図である。

【図１３】図１２に示した内部クロック信号生成回路
の出力信号ＣＬＫ１を示すタイミングチャートである。

【図１４】本発明の実施の形態６によるＤＲＡＭ内の
メモリセル周辺部の構成を示すブロック図である。

【図１５】図１４に示したメモリセル周辺部の動作を
示すタイミングチャートである。

【図１６】本発明の実施の形態７によるＤＲＡＭ内の
内部クロック信号生成回路を示す回路図である。

【図１７】図１６に示した内部クロック信号生成回路
におけるクロック信号ＣＬＫｉが高周波数である時の内
部クロック信号を示すタイミングチャートである。

【図１８】図１７に示した内部クロック信号生成回路
におけるクロック信号ＣＬＫｉが低周波数である時の内
部クロック信号を示すタイミングチャートである。

【図１９】本発明の実施の形態９のＤＲＡＭ内の内部
クロック信号生成回路を示す回路図である。

【図２０】本発明の実施の形態９によるＤＲＡＭ内の
内部クロック信号生成回路を示す回路図である。

【図２１】本発明の実施の形態１０によるＤＲＡＭ内
の内部クロック信号生成回路を示す回路図である。

【図２２】本発明の実施の形態１０によるＤＲＡＭ内
の内部クロック信号生成回路を示す回路図である。

【図２３】本発明の実施の形態１０によるＤＲＡＭ内
の内部クロック信号生成回路を示す回路図である。

【図２４】従来のＤＲＡＭの第１のチップ制御方法を
示すタイミングチャートである。

【図２５】図２４に示した場合よりも、さらにクロッ
クサイクルが短くなった場合のチップ制御方法を示すタ
イミングチャートである。

【図２６】従来のＤＲＡＭの第２のチップ制御方法を
示すタイミングチャートである。

【図２７】図２５に示した動作を実現するためのシン
クロナスＤＲＡＭ全体におけるクロック制御方法を示す
タイミングチャートである。

【図２８】図２５に示した動作を実現するためのシン
クロナスＤＲＡＭ全体におけるクロック制御方法を示す
タイミングチャートである。

【図２９】図２６に示した内部クロック信号を生成す
る内部クロック生成回路を示すブロック図である。

【図３０】従来の内部クロック信号生成回路の他の例
を示す回路図である。

【符号の説明】

１００ＤＲＡＭ、１０１メモリセルアレイ、１０６
クロック生成回路、１０７データ入力バッファ、１
０８データ出力バッファ、３００，３００ａ，３００
ｂ，１０００，１７００，２０００，２１００，２２０
０，２３００，２４００内部クロック信号生成回路、５
００最適クロック生成回路、１１００クロック発生回
路、１１０１１／２分周回路、１００４，１００５
遷移検出回路、ＢＡ０，ＢＡ１バンク、１５０１ス
イッチング部、ＩＮＶ１，ＩＮＶ２，… インバータ、
ＣＬＫｉクロック信号、ＣＬＫ１，ＣＬＫ２，ＣＬＫ
ａ，ＣＬＫｂ内部クロック信号。

Claims

【特許請求の範囲】

【請求項１】データを記憶するメモリセルと、外部からの外部クロック信号を遅延して第１の内部クロ
ック信号を生成する第１の内部クロック信号生成手段
と、前記外部クロック信号と前記第１の内部クロック信号と
に応答して第２の内部クロック信号を生成する第２の内
部クロック信号生成手段と、前記第１の内部クロック信号のレベルの変化に応答して
前記外部クロック信号の第１のクロックで前記メモリセ
ルに記憶された前記データが出力可能になり、前記第２
の内部クロック信号のレベルの変化に応答して前記外部
クロック信号の第２のクロックで前記データを出力する
データ出力手段とを備える、半導体記憶装置。
【請求項２】外部から外部クロック信号が入力される
連続的に設けられた複数の遅延手段と、複数のラッチ手段と、前記複数のラッチ手段をリセットするリセット手段と、前記外部クロック信号に応答して前記ラッチを反転する
ラッチ反転手段と、前記ラッチ反転手段を活性化する第１の活性化手段と、前記複数の遅延手段の各々が出力する出力信号に基づい
て、前記活性化手段を活性化または非活性化する第２の
活性化手段とを備える、半導体記憶装置。
【請求項３】データを記憶するメモリセルと、外部からの外部クロック信号をサンプリングし、それを
遅延して内部クロック信号を生成する内部クロック信号
生成手段と、前記内部クロック信号のレベルの変化に応答して前記外
部クロック信号のクロックで前記メモリセルに前記デー
タを出力するデータ出力手段とを備え、前記内部クロック信号生成手段は、前記データ出力手段
がデータを出力する前に前記サンプリングを行う、半導
体記憶装置。
【請求項４】ロウアクセス動作およびコラムアクセス
動作を行う半導体記憶装置であって、データを記憶するメモリセルと、外部からの外部クロック信号をサンプリングし、それを
遅延して内部クロック信号を生成する内部クロック信号
生成手段と、前記内部クロック信号のレベルの変化に応答して、前記
外部クロック信号のクロックで、前記コラムアクセス時
に前記メモリセルから前記データを出力するデータ出力
手段とを備え、前記内部クロック信号生成手段は、前記ロウアクセス動
作期間中に前記サンプリングを行う、半導体記憶装置。
【請求項５】ロウアクセス動作およびコラムアクセス
動作を行う半導体記憶装置であって、データを記憶するメモリセルと、外部からの外部クロック信号をサンプリングし、それを
遅延して内部クロック信号を生成する内部クロック信号
生成手段と、前記内部クロック信号のレベルの変化に応答して、前記
外部クロック信号のクロックで、前記コラムアクセス時
に前記メモリセルから前記データを出力するデータ出力
手段とを備え、前記内部クロック信号生成手段は、前記コラムアクセス
動作期間前に前記サンプリングを行う、半導体記憶装
置。
【請求項６】前記内部クロック信号生成手段は、前記
コラムアクセス動作期間開始直前に前記サンプリングを
行う、請求項５に記載の半導体記憶装置。
【請求項７】所定のクロック周波数で動作する半導体
記憶装置であって、動作を開始するまでの初期状態において、外部から前記
クロック周波数とほぼ等しい周波数を有する設定用クロ
ック信号を前記データ出力手段に入力する設定用クロッ
ク信号入力手段をさらに備え、前記データ出力手段は、入力された前記設定用クロック
信号を前記内部クロック信号として動作する、請求項１
から６のいずれかに記載の半導体記憶装置。
【請求項８】データを記憶するメモリセルと、外部からの外部クロック信号を遅延して内部クロック信
号を生成する内部クロック信号生成手段と、前記内部クロック信号のレベルの変化に応答して前記外
部クロック信号のクロックで前記メモリセルに記憶され
た前記データを出力するデータ出力手段とを備え、前記内部クロック信号生成手段は、前記外部クロック信
号よりも周期の長いクロック信号を発生するクロック信
号発生手段を複数備え、前記クロック信号発生手段の各々は交互に前記クロック
信号を出力する、半導体記憶装置。
【請求項９】前記クロック信号発生手段は、前記外部
クロック信号の整数倍の周期のクロック信号を発生す
る、請求項８に記載の半導体記憶装置。
【請求項１０】前記クロック信号発生手段は、クロッ
ク周波数設定とクロック発生とを交互に繰返す、請求項
８または９に記載の半導体記憶装置。
【請求項１１】複数のメモリセルを含む複数のバンク
と、各々が前記バンクに対応して設けられ、外部からの外部
クロック信号を遅延して内部クロック信号を生成する複
数の内部クロック信号生成手段と、各々が前記バンクに対応して設けられ、前記内部クロッ
ク信号に応答して前記複数のバンクのうち対応するバン
クにアクセスする複数の内部アクセス手段とを備える、
半導体記憶装置。
【請求項１２】外部からの外部クロック信号をサンプ
リングし、それを遅延して内部クロック信号を生成する
内部クロック信号生成手段を備え、前記外部クロック信号の周波数の方が前記内部クロック
信号の周波数よりも高いとき、前記内部クロック信号に
応答して動作し、前記外部クロック信号の周波数の方が
前記内部クロック信号の周波数よりも低いとき、前記外
部クロック信号に応答して動作する、半導体記憶装置。
【請求項１３】外部からの外部クロック信号をサンプ
リングし、それを遅延して内部クロック信号を生成する
内部クロック信号生成手段と、前記外部クロック信号とほぼ等しい周波数のクロック信
号を出力するクロック信号出力手段とを備え、前記外部クロック信号の周波数の方が前記クロック信号
出力手段から出力された前記クロック信号の周波数より
も高いとき、前記クロック信号に応答して動作し、前記
外部クロック信号の周波数の方が前記クロック信号の周
波数よりも低いとき、前記外部クロック信号に応答して
動作する、半導体記憶装置。
【請求項１４】前記内部クロック信号生成手段は、外部から入力された外部クロック信号を遅延する複数の
論理回路と、所定のレベルの信号に応答してオン／オフする複数のス
イッチング手段と、各々が前記複数のスイッチング手段のうちの対応する一
つを介して前記複数の論理回路のうちの対応する一つの
出力ノードに接続された複数のキャパシタとを備えた、
請求項３に記載の半導体記憶装置。
【請求項１５】前記複数のキャパシタの各々は、互い
に異なる容量を有する、請求項１４に記載の半導体記憶
装置。
【請求項１６】前記内部クロック信号生成手段は、外部から入力された外部クロック信号を遅延する複数の
論理回路と、各々のゲート電極が前記複数の論理回路のうちの対応す
る一つの出力ノードに接続され、対抗電極に制御信号が
入力され前記制御信号のレベルに応じてオン／オフする
少なくとも一つのＭＯＳキャパシタとを備えた、請求項
３に記載の半導体記憶装置。