JPH10228770A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH10228770A JPH10228770A JP9030158A JP3015897A JPH10228770A JP H10228770 A JPH10228770 A JP H10228770A JP 9030158 A JP9030158 A JP 9030158A JP 3015897 A JP3015897 A JP 3015897A JP H10228770 A JPH10228770 A JP H10228770A
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 バースト長によって変動することがない安定
した出力電圧を内部回路に供給することができる内部電
源回路を備えた、バーストモードで動作する半導体集積
回路を得る。 【解決手段】 バーストモードで動作する半導体集積回
路において、所定の基準電圧を基に外部からの電源電圧
を降圧して内部電源電圧を生成し出力する内部電源降圧
部と、外部から入力されるアドレスデータからバースト
長を判定するバースト長判定部とを備え、内部電源降圧
部は、バースト長判定部で判定されたバースト長が長い
ほど内部電源電圧の低下に対する出力電流の増加速度を
速くする。
した出力電圧を内部回路に供給することができる内部電
源回路を備えた、バーストモードで動作する半導体集積
回路を得る。 【解決手段】 バーストモードで動作する半導体集積回
路において、所定の基準電圧を基に外部からの電源電圧
を降圧して内部電源電圧を生成し出力する内部電源降圧
部と、外部から入力されるアドレスデータからバースト
長を判定するバースト長判定部とを備え、内部電源降圧
部は、バースト長判定部で判定されたバースト長が長い
ほど内部電源電圧の低下に対する出力電流の増加速度を
速くする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、特に外部から供給される電源電圧に対して所定の
電圧に変換して内部回路に供給する内部電源回路を有
し、バーストモードで動作する半導体集積回路に関す
る。
関し、特に外部から供給される電源電圧に対して所定の
電圧に変換して内部回路に供給する内部電源回路を有
し、バーストモードで動作する半導体集積回路に関す
る。
【０００２】
【従来の技術】図１５は、バーストモードで動作する６
４Ｍbit×８のシンクロナスＤＲＡＭの従来例を示した
概略のブロック図である。図１５において、シンクロナ
スＤＲＡＭ（以下、ＳＤＲＡＭと呼ぶ）２００は、内部
電源降圧回路２０１、基板電圧発生回路２０２、昇圧電
圧発生回路２０３及び基準電圧発生回路２０４を有する
内部電源回路２０５を備えている。更に、ＳＤＲＡＭ２
００は、アドレスバッファ回路２０６と、制御信号バッ
ファ回路２０７と、クロックバッファ回路２０８と、４
つのメモリアレイバンク２０９，２１０，２１１，２１
２と、データの入出力を行う入出力バッファ回路２１３
と、モードレジスタ回路２１４を有し各メモリアレイバ
ンク２０９〜２１２及び入出力バッファ回路２１３の制
御を行う制御回路２１５とを備えている。
４Ｍbit×８のシンクロナスＤＲＡＭの従来例を示した
概略のブロック図である。図１５において、シンクロナ
スＤＲＡＭ（以下、ＳＤＲＡＭと呼ぶ）２００は、内部
電源降圧回路２０１、基板電圧発生回路２０２、昇圧電
圧発生回路２０３及び基準電圧発生回路２０４を有する
内部電源回路２０５を備えている。更に、ＳＤＲＡＭ２
００は、アドレスバッファ回路２０６と、制御信号バッ
ファ回路２０７と、クロックバッファ回路２０８と、４
つのメモリアレイバンク２０９，２１０，２１１，２１
２と、データの入出力を行う入出力バッファ回路２１３
と、モードレジスタ回路２１４を有し各メモリアレイバ
ンク２０９〜２１２及び入出力バッファ回路２１３の制
御を行う制御回路２１５とを備えている。
【０００３】上記内部電源降圧回路２０１は、電源端子
Ｖccから供給される外部からの電源電圧を降圧して内部
電源電圧int.Ｖccを生成し、ＳＤＲＡＭ２００の各内部
回路に供給するものであり、基準電圧発生回路２０４か
ら入力される基準電圧Ｖrefによって、内部電源電圧in
t.Ｖccの電圧値が決まる。すなわち、内部電源降圧回路
２０１は、基準電圧発生回路２０４から入力された基準
電圧Ｖrefになるように、内部電源電圧int.Ｖccの電圧
値を制御して出力する。基板電圧発生回路２０２は、半
導体基板のバイアス電圧を生成して出力し、半導体基板
に負の基板電圧Ｖbbを印加する。昇圧電圧発生回路２０
３は、電源端子Ｖccから供給される外部からの電源電圧
を昇圧して昇圧電圧Ｖppを生成し、各メモリアレイバン
ク２０９〜２１２に供給する。
Ｖccから供給される外部からの電源電圧を降圧して内部
電源電圧int.Ｖccを生成し、ＳＤＲＡＭ２００の各内部
回路に供給するものであり、基準電圧発生回路２０４か
ら入力される基準電圧Ｖrefによって、内部電源電圧in
t.Ｖccの電圧値が決まる。すなわち、内部電源降圧回路
２０１は、基準電圧発生回路２０４から入力された基準
電圧Ｖrefになるように、内部電源電圧int.Ｖccの電圧
値を制御して出力する。基板電圧発生回路２０２は、半
導体基板のバイアス電圧を生成して出力し、半導体基板
に負の基板電圧Ｖbbを印加する。昇圧電圧発生回路２０
３は、電源端子Ｖccから供給される外部からの電源電圧
を昇圧して昇圧電圧Ｖppを生成し、各メモリアレイバン
ク２０９〜２１２に供給する。
【０００４】上記アドレスバッファ回路２０６は、外部
からアドレス信号が入力されるアドレス信号入力端子に
接続され、例えばバンクセレクト信号が入力されるＢＡ
0，ＢＡ1端子、アドレス信号が入力されるＡ0〜Ａ11端
子に接続される。また、制御信号バッファ回路２０７
は、外部から制御信号が入力される各制御信号入力端子
にそれぞれ接続され、例えばチップセレクト信号が入力
される／ＣＳ端子、ロウアドレスストローブ信号が入力
される／ＲＡＳ端子、カラムアドレスストローブ信号が
入力される／ＣＡＳ端子、ライトイネーブル信号が入力
される／ＷＥ端子、及び入出力マスク信号が入力される
ＤＱＭ端子に接続される。
からアドレス信号が入力されるアドレス信号入力端子に
接続され、例えばバンクセレクト信号が入力されるＢＡ
0，ＢＡ1端子、アドレス信号が入力されるＡ0〜Ａ11端
子に接続される。また、制御信号バッファ回路２０７
は、外部から制御信号が入力される各制御信号入力端子
にそれぞれ接続され、例えばチップセレクト信号が入力
される／ＣＳ端子、ロウアドレスストローブ信号が入力
される／ＲＡＳ端子、カラムアドレスストローブ信号が
入力される／ＣＡＳ端子、ライトイネーブル信号が入力
される／ＷＥ端子、及び入出力マスク信号が入力される
ＤＱＭ端子に接続される。
【０００５】上記クロックバッファ回路２０８は、外部
から入力されるクロック信号から内部クロック信号を生
成して出力するものであり、アドレスバッファ回路２０
６、制御信号バッファ回路２０７、入出力バッファ回路
２１３及び制御回路２１５に接続される。クロックバッ
ファ回路２０８は、更に、外部からのクロック信号が入
力されるＣＬＫ端子、及びクロックイネーブル信号が入
力されるＣＫＥ端子に接続される。
から入力されるクロック信号から内部クロック信号を生
成して出力するものであり、アドレスバッファ回路２０
６、制御信号バッファ回路２０７、入出力バッファ回路
２１３及び制御回路２１５に接続される。クロックバッ
ファ回路２０８は、更に、外部からのクロック信号が入
力されるＣＬＫ端子、及びクロックイネーブル信号が入
力されるＣＫＥ端子に接続される。
【０００６】上記制御回路２１５は、各メモリアレイバ
ンク２０９〜２１２にそれぞれ接続され、更に、アドレ
スバッファ回路２０６、制御信号バッファ回路２０７及
び入出力バッファ回路２１３に接続される。また、上記
モードレジスタ回路２１４は、アドレス信号入力端子か
ら入力されるアドレス信号からバースト長の判定を行う
ときに制御回路２１５によって使用される。
ンク２０９〜２１２にそれぞれ接続され、更に、アドレ
スバッファ回路２０６、制御信号バッファ回路２０７及
び入出力バッファ回路２１３に接続される。また、上記
モードレジスタ回路２１４は、アドレス信号入力端子か
ら入力されるアドレス信号からバースト長の判定を行う
ときに制御回路２１５によって使用される。
【０００７】上記のような構成において、ＳＤＲＡＭ２
００が、バースト長１、２、４、８と変えることができ
るとする。制御回路２１５は、例えば／ＣＳ端子、／Ｒ
ＡＳ端子、／ＣＡＳ端子及び／ＷＥ端子がすべて「Ｌ」
レベルとなると、モードレジスタ回路２１４にセット信
号を出力し、該セット信号を受けてモードレジスタ回路
２１４は、アドレスバッファ回路２０６から入力された
アドレス信号の内、バースト長を示す所定の複数の信号
をそれぞれラッチする。制御回路２１５は、モードレジ
スタ回路２１４にラッチされた信号レベルを参照して、
バースト転送動作を行う場合のバースト長を制御する。
００が、バースト長１、２、４、８と変えることができ
るとする。制御回路２１５は、例えば／ＣＳ端子、／Ｒ
ＡＳ端子、／ＣＡＳ端子及び／ＷＥ端子がすべて「Ｌ」
レベルとなると、モードレジスタ回路２１４にセット信
号を出力し、該セット信号を受けてモードレジスタ回路
２１４は、アドレスバッファ回路２０６から入力された
アドレス信号の内、バースト長を示す所定の複数の信号
をそれぞれラッチする。制御回路２１５は、モードレジ
スタ回路２１４にラッチされた信号レベルを参照して、
バースト転送動作を行う場合のバースト長を制御する。
【０００８】
【発明が解決しようとする課題】しかし、上記内部電源
降圧回路２０１及び昇圧電圧発生回路２０３において
は、バースト長が短いときよりもバースト長が長いとき
のほうが消費される電流量が大きくなることから、出力
電圧である内部電源電圧int.Ｖcc及び昇圧電圧Ｖppの低
下が大きくなるという問題があった。また、基板電圧発
生回路２０２においては、バースト長が短いときよりも
バースト長が長いときのほうが出力電圧である負の電圧
の基板電圧Ｖbbが上昇しやすいという問題があった。
降圧回路２０１及び昇圧電圧発生回路２０３において
は、バースト長が短いときよりもバースト長が長いとき
のほうが消費される電流量が大きくなることから、出力
電圧である内部電源電圧int.Ｖcc及び昇圧電圧Ｖppの低
下が大きくなるという問題があった。また、基板電圧発
生回路２０２においては、バースト長が短いときよりも
バースト長が長いときのほうが出力電圧である負の電圧
の基板電圧Ｖbbが上昇しやすいという問題があった。
【０００９】本発明は、上記問題を解決するためになさ
れたものであり、バースト長によって変動することがな
い安定した出力電圧を内部回路に供給することができる
内部電源回路を備えた、バーストモードで動作する半導
体集積回路を得ることを目的とする。
れたものであり、バースト長によって変動することがな
い安定した出力電圧を内部回路に供給することができる
内部電源回路を備えた、バーストモードで動作する半導
体集積回路を得ることを目的とする。
【００１０】
【課題を解決するための手段】本第１の発明に係る半導
体集積回路は、バーストモードで動作する半導体集積回
路において、所定の基準電圧を基に外部からの電源電圧
を降圧して内部電源電圧を生成し出力する内部電源降圧
部と、外部から入力されるアドレスデータからバースト
長を判定するバースト長判定部とを備え、上記内部電源
降圧部は、バースト長判定部で判定されたバースト長が
長いほど内部電源電圧の低下に対する出力電流の増加速
度を速くするものである。
体集積回路は、バーストモードで動作する半導体集積回
路において、所定の基準電圧を基に外部からの電源電圧
を降圧して内部電源電圧を生成し出力する内部電源降圧
部と、外部から入力されるアドレスデータからバースト
長を判定するバースト長判定部とを備え、上記内部電源
降圧部は、バースト長判定部で判定されたバースト長が
長いほど内部電源電圧の低下に対する出力電流の増加速
度を速くするものである。
【００１１】本第２の発明に係る半導体集積回路は、第
１の発明において、上記内部電源降圧部は、出力した内
部電源電圧と所定の基準電圧とが入力される差動増幅回
路部と、該差動増幅回路部に流れる電流を制御し差動増
幅回路部のゲインを制御するゲイン制御部と、上記差動
増幅回路部の出力電圧に応じて電流供給能力を変える出
力回路部とを備え、上記ゲイン制御部は、バースト長が
長いほど差動増幅回路部に流れる電流を増加させ、差動
増幅回路部のゲインを大きくするものである。
１の発明において、上記内部電源降圧部は、出力した内
部電源電圧と所定の基準電圧とが入力される差動増幅回
路部と、該差動増幅回路部に流れる電流を制御し差動増
幅回路部のゲインを制御するゲイン制御部と、上記差動
増幅回路部の出力電圧に応じて電流供給能力を変える出
力回路部とを備え、上記ゲイン制御部は、バースト長が
長いほど差動増幅回路部に流れる電流を増加させ、差動
増幅回路部のゲインを大きくするものである。
【００１２】本第３の発明に係る半導体集積回路は、第
２の発明において、上記ゲイン制御部は、差動増幅回路
部に電流を供給するゲートサイズの異なる複数のＭＯＳ
トランジスタで形成され、バースト長が長いほどドレイ
ン電流の大きいＭＯＳトランジスタを作動させて差動増
幅回路部に流れる電流を増加させるものである。
２の発明において、上記ゲイン制御部は、差動増幅回路
部に電流を供給するゲートサイズの異なる複数のＭＯＳ
トランジスタで形成され、バースト長が長いほどドレイ
ン電流の大きいＭＯＳトランジスタを作動させて差動増
幅回路部に流れる電流を増加させるものである。
【００１３】本第４の発明に係る半導体集積回路は、第
２の発明において、上記ゲイン制御部は、差動増幅回路
部に電流を供給する複数のＭＯＳトランジスタで形成さ
れ、バースト長が長いほど作動させるＭＯＳトランジス
タ数を増やして差動増幅回路部に流れる電流を増加させ
るものである。
２の発明において、上記ゲイン制御部は、差動増幅回路
部に電流を供給する複数のＭＯＳトランジスタで形成さ
れ、バースト長が長いほど作動させるＭＯＳトランジス
タ数を増やして差動増幅回路部に流れる電流を増加させ
るものである。
【００１４】本第５の発明に係る半導体集積回路は、第
２の発明において、上記ゲイン制御部は、差動増幅回路
部に電流を供給するＭＯＳトランジスタと、バースト長
に応じて該ＭＯＳトランジスタのゲート電圧を制御する
ゲート電圧制御回路とからなり、ゲート電圧制御回路
は、バースト長が長いほど差動増幅回路部に供給する電
流を増加させるように上記ＭＯＳトランジスタのゲート
電圧を制御するものである。
２の発明において、上記ゲイン制御部は、差動増幅回路
部に電流を供給するＭＯＳトランジスタと、バースト長
に応じて該ＭＯＳトランジスタのゲート電圧を制御する
ゲート電圧制御回路とからなり、ゲート電圧制御回路
は、バースト長が長いほど差動増幅回路部に供給する電
流を増加させるように上記ＭＯＳトランジスタのゲート
電圧を制御するものである。
【００１５】本第６の発明に係る半導体集積回路は、バ
ーストモードで動作する半導体集積回路において、異な
る複数の基準電圧を生成して出力する基準電圧発生部
と、該基準電圧発生部から入力される基準電圧を選択
し、該選択した基準電圧を基に外部からの電源電圧を降
圧して内部電源電圧を生成し出力する内部電源降圧部
と、外部から入力されるアドレスデータからバースト長
を判定するバースト長判定部とを備え、上記内部電源降
圧部は、バースト長判定部で判定されたバースト長が長
いほど大きい基準電圧を選択し、内部電源電圧の低下を
補償する。
ーストモードで動作する半導体集積回路において、異な
る複数の基準電圧を生成して出力する基準電圧発生部
と、該基準電圧発生部から入力される基準電圧を選択
し、該選択した基準電圧を基に外部からの電源電圧を降
圧して内部電源電圧を生成し出力する内部電源降圧部
と、外部から入力されるアドレスデータからバースト長
を判定するバースト長判定部とを備え、上記内部電源降
圧部は、バースト長判定部で判定されたバースト長が長
いほど大きい基準電圧を選択し、内部電源電圧の低下を
補償する。
【００１６】本第７の発明に係る半導体集積回路は、第
６の発明において、上記内部電源降圧部は、バースト長
に応じて基準電圧発生部からの基準電圧を選択する基準
電圧選択部と、出力した内部電源電圧と基準電圧選択部
で選択された基準電圧とが入力される差動増幅回路部
と、差動増幅回路部の出力電圧に応じて電流供給能力を
変える出力回路部とを備え、上記基準電圧選択部は、バ
ースト長が長いほど大きい基準電圧を選択するものであ
る。
６の発明において、上記内部電源降圧部は、バースト長
に応じて基準電圧発生部からの基準電圧を選択する基準
電圧選択部と、出力した内部電源電圧と基準電圧選択部
で選択された基準電圧とが入力される差動増幅回路部
と、差動増幅回路部の出力電圧に応じて電流供給能力を
変える出力回路部とを備え、上記基準電圧選択部は、バ
ースト長が長いほど大きい基準電圧を選択するものであ
る。
【００１７】本第８の発明に係る半導体集積回路は、バ
ーストモードで動作する半導体集積回路において、所定
の基準電圧を基に外部からの電源電圧を降圧して内部電
源電圧を生成し出力する内部電源降圧部と、外部から入
力されるアドレスデータからバースト長を判定するバー
スト長判定部とを備え、上記内部電源降圧部は、バース
ト長判定部で判定されたバースト長が長いほど出力電流
供給能力を増加させるものである。
ーストモードで動作する半導体集積回路において、所定
の基準電圧を基に外部からの電源電圧を降圧して内部電
源電圧を生成し出力する内部電源降圧部と、外部から入
力されるアドレスデータからバースト長を判定するバー
スト長判定部とを備え、上記内部電源降圧部は、バース
ト長判定部で判定されたバースト長が長いほど出力電流
供給能力を増加させるものである。
【００１８】本第９の発明に係る半導体集積回路は、第
８の発明において、上記内部電源降圧部は、出力した内
部電源電圧と所定の基準電圧とが入力される差動増幅回
路部と、バースト長に応じて電流供給能力を変える出力
回路部とを備え、該出力回路部は、バースト長が長いほ
ど電流供給能力を増加させるものである。
８の発明において、上記内部電源降圧部は、出力した内
部電源電圧と所定の基準電圧とが入力される差動増幅回
路部と、バースト長に応じて電流供給能力を変える出力
回路部とを備え、該出力回路部は、バースト長が長いほ
ど電流供給能力を増加させるものである。
【００１９】本第１０の発明に係る半導体集積回路は、
第１から第９の発明において、半導体基板のバイアス電
圧を生成して出力し、半導体基板に基板電圧を印加する
基板電圧発生部を更に備え、該基板電圧発生部は、バー
スト長判定部で判定されたバースト長が長いほど、基板
電圧の上昇に対する応答性をよくし、基板電圧の上昇を
検出する速度を速くするものである。
第１から第９の発明において、半導体基板のバイアス電
圧を生成して出力し、半導体基板に基板電圧を印加する
基板電圧発生部を更に備え、該基板電圧発生部は、バー
スト長判定部で判定されたバースト長が長いほど、基板
電圧の上昇に対する応答性をよくし、基板電圧の上昇を
検出する速度を速くするものである。
【００２０】本第１１の発明に係る半導体集積回路は、
第１から第１０の発明において、外部からの電源電圧を
昇圧して昇圧電圧を生成して出力する昇圧電圧発生部を
更に備え、該昇圧電圧発生部は、バースト長判定部で判
定されたバースト長が長いほど、昇圧電圧の低下に対す
る応答性をよくし、昇圧電圧の低下を検出する速度を速
くするものである。
第１から第１０の発明において、外部からの電源電圧を
昇圧して昇圧電圧を生成して出力する昇圧電圧発生部を
更に備え、該昇圧電圧発生部は、バースト長判定部で判
定されたバースト長が長いほど、昇圧電圧の低下に対す
る応答性をよくし、昇圧電圧の低下を検出する速度を速
くするものである。
【００２１】本第１２の発明に係る半導体集積回路は、
バーストモードで動作する半導体集積回路において、半
導体基板のバイアス電圧を生成して出力し、半導体基板
に基板電圧を印加する基板電圧発生部と、外部から入力
されるアドレスデータからバースト長を判定するバース
ト長判定部とを備え、上記基板電圧発生部は、バースト
長判定部で判定されたバースト長が長いほど、基板電圧
の上昇に対する応答性をよくし、基板電圧の上昇を検出
する速度を速くするものである。
バーストモードで動作する半導体集積回路において、半
導体基板のバイアス電圧を生成して出力し、半導体基板
に基板電圧を印加する基板電圧発生部と、外部から入力
されるアドレスデータからバースト長を判定するバース
ト長判定部とを備え、上記基板電圧発生部は、バースト
長判定部で判定されたバースト長が長いほど、基板電圧
の上昇に対する応答性をよくし、基板電圧の上昇を検出
する速度を速くするものである。
【００２２】本第１３の発明に係る半導体集積回路は、
第１２の発明において、上記基板電圧発生部は、基板電
圧を低下させるチャージポンプ回路部と、出力した基板
電圧の検出を行い、基板電圧が所定値以上になるとチャ
ージポンプ回路部を作動させる基板電圧検出部とを備
え、上記基板電圧検出部は、バースト長が長いほど、基
板電圧の上昇に対する応答性をよくし、基板電圧が所定
値以上になったことを検出する速度を速くするものであ
る。
第１２の発明において、上記基板電圧発生部は、基板電
圧を低下させるチャージポンプ回路部と、出力した基板
電圧の検出を行い、基板電圧が所定値以上になるとチャ
ージポンプ回路部を作動させる基板電圧検出部とを備
え、上記基板電圧検出部は、バースト長が長いほど、基
板電圧の上昇に対する応答性をよくし、基板電圧が所定
値以上になったことを検出する速度を速くするものであ
る。
【００２３】本第１４の発明に係る半導体集積回路は、
バーストモードで動作する半導体集積回路において、外
部からの電源電圧を昇圧して昇圧電圧を生成して出力す
る昇圧電圧発生部と、外部から入力されるアドレスデー
タからバースト長を判定するバースト長判定部とを備
え、上記昇圧電圧発生部は、バースト長判定部で判定さ
れたバースト長が長いほど、昇圧電圧の低下に対する応
答性をよくし、昇圧電圧の低下を検出する速度を速くす
るものである。
バーストモードで動作する半導体集積回路において、外
部からの電源電圧を昇圧して昇圧電圧を生成して出力す
る昇圧電圧発生部と、外部から入力されるアドレスデー
タからバースト長を判定するバースト長判定部とを備
え、上記昇圧電圧発生部は、バースト長判定部で判定さ
れたバースト長が長いほど、昇圧電圧の低下に対する応
答性をよくし、昇圧電圧の低下を検出する速度を速くす
るものである。
【００２４】本第１５の発明に係る半導体集積回路は、
第１４の発明において、上記昇圧電圧発生部は、昇圧電
圧を上昇させるチャージポンプ回路部と、出力した昇圧
電圧の検出を行い、昇圧電圧が所定値以下になるとチャ
ージポンプ回路部を作動させる昇圧電圧検出部とを備
え、上記昇圧電圧検出部は、バースト長が長いほど、昇
圧電圧の低下に対する応答性をよくし、昇圧電圧が所定
値以下になったことを検出する速度を速くするものであ
る。
第１４の発明において、上記昇圧電圧発生部は、昇圧電
圧を上昇させるチャージポンプ回路部と、出力した昇圧
電圧の検出を行い、昇圧電圧が所定値以下になるとチャ
ージポンプ回路部を作動させる昇圧電圧検出部とを備
え、上記昇圧電圧検出部は、バースト長が長いほど、昇
圧電圧の低下に対する応答性をよくし、昇圧電圧が所定
値以下になったことを検出する速度を速くするものであ
る。
【００２５】
【発明の実施の形態】次に、図面に示す実施の形態に基
づいて、本発明を詳細に説明する。 実施の形態１．図１は、本発明の実施の形態１における
半導体集積回路の例を示した概略のブロック図であり、
バーストモードで動作する６４Ｍbit×８のシンクロナ
スＤＲＡＭを例にして示している。なお、図１で示した
シンクロナスＤＲＡＭは、バースト長１、２、４、８と
変えることができるものとする。
づいて、本発明を詳細に説明する。 実施の形態１．図１は、本発明の実施の形態１における
半導体集積回路の例を示した概略のブロック図であり、
バーストモードで動作する６４Ｍbit×８のシンクロナ
スＤＲＡＭを例にして示している。なお、図１で示した
シンクロナスＤＲＡＭは、バースト長１、２、４、８と
変えることができるものとする。
【００２６】図１において、シンクロナスＤＲＡＭ（以
下、ＳＤＲＡＭと呼ぶ）１は、内部電源降圧回路２、基
板電圧発生回路３、昇圧電圧発生回路４、及び基準電圧
Ｖrefを生成して出力する基準電圧発生回路５を有する
内部電源回路１０を備えている。更に、ＳＤＲＡＭ１
は、アドレスバッファ回路１１と、制御信号バッファ回
路１２と、クロックバッファ回路１３と、４つのメモリ
アレイバンク１４，１５，１６，１７と、データの入出
力を行う入出力バッファ回路１８と、モードレジスタ回
路１９を有し各メモリアレイバンク１４〜１７及び入出
力バッファ回路１８の制御を行う制御回路２０とを備え
ている。なお、上記内部電源降圧回路２及び基準電圧発
生回路５は内部電源降圧部をなし、上記モードレジスタ
回路１９はバースト長判定部をなす。
下、ＳＤＲＡＭと呼ぶ）１は、内部電源降圧回路２、基
板電圧発生回路３、昇圧電圧発生回路４、及び基準電圧
Ｖrefを生成して出力する基準電圧発生回路５を有する
内部電源回路１０を備えている。更に、ＳＤＲＡＭ１
は、アドレスバッファ回路１１と、制御信号バッファ回
路１２と、クロックバッファ回路１３と、４つのメモリ
アレイバンク１４，１５，１６，１７と、データの入出
力を行う入出力バッファ回路１８と、モードレジスタ回
路１９を有し各メモリアレイバンク１４〜１７及び入出
力バッファ回路１８の制御を行う制御回路２０とを備え
ている。なお、上記内部電源降圧回路２及び基準電圧発
生回路５は内部電源降圧部をなし、上記モードレジスタ
回路１９はバースト長判定部をなす。
【００２７】上記内部電源回路１０は、外部から電源が
供給される電源端子Ｖccに接続され、上記基準電圧発生
回路５は内部電源降圧回路２に接続され、内部電源降圧
回路２は、ＳＤＲＡＭ１の各内部回路に接続されるがそ
の接続は省略する。また、上記基板電圧発生回路３は、
ＳＤＲＡＭ１が形成された半導体基板に接続されるがそ
の接続は省略する。上記昇圧電圧発生回路４は、メモリ
アレイバンク１４〜１７にそれぞれ接続される。
供給される電源端子Ｖccに接続され、上記基準電圧発生
回路５は内部電源降圧回路２に接続され、内部電源降圧
回路２は、ＳＤＲＡＭ１の各内部回路に接続されるがそ
の接続は省略する。また、上記基板電圧発生回路３は、
ＳＤＲＡＭ１が形成された半導体基板に接続されるがそ
の接続は省略する。上記昇圧電圧発生回路４は、メモリ
アレイバンク１４〜１７にそれぞれ接続される。
【００２８】上記アドレスバッファ回路１１には、外部
からのアドレス信号が入力されるＡ0〜Ａ11端子、並び
に外部からバンクセレクト信号が入力されるＢＡ0及び
ＢＡ1端子がそれぞれ接続され、アドレスバッファ回路
１１は制御回路２０に接続される。また、上記制御信号
バッファ回路１２には、チップセレクト信号が入力され
る／ＣＳ端子、ロウアドレスストローブ信号が入力され
る／ＲＡＳ端子、カラムアドレスストローブ信号が入力
される／ＣＡＳ端子、ライトイネーブル信号が入力され
る／ＷＥ端子、及び入出力マスク信号が入力されるＤＱ
Ｍ端子がそれぞれ接続され、制御信号バッファ回路１２
は制御回路２０に接続される。
からのアドレス信号が入力されるＡ0〜Ａ11端子、並び
に外部からバンクセレクト信号が入力されるＢＡ0及び
ＢＡ1端子がそれぞれ接続され、アドレスバッファ回路
１１は制御回路２０に接続される。また、上記制御信号
バッファ回路１２には、チップセレクト信号が入力され
る／ＣＳ端子、ロウアドレスストローブ信号が入力され
る／ＲＡＳ端子、カラムアドレスストローブ信号が入力
される／ＣＡＳ端子、ライトイネーブル信号が入力され
る／ＷＥ端子、及び入出力マスク信号が入力されるＤＱ
Ｍ端子がそれぞれ接続され、制御信号バッファ回路１２
は制御回路２０に接続される。
【００２９】上記クロックバッファ回路１３には、外部
からクロック信号が入力されるＣＬＫ端子、及び外部か
ら入力されるクロックイネーブル信号が入力されるＣＫ
Ｅ端子がそれぞれ接続され、クロックバッファ回路１３
は、アドレスバッファ回路１１、制御信号バッファ回路
１２、入出力バッファ回路１８及び制御回路２０にそれ
ぞれ接続される。また、モードレジスタ回路１９は、内
部電源降圧回路２に接続され、制御回路２０は、各メモ
リアレイバンク１４〜１７にそれぞれ接続され、更に、
入出力バッファ回路１８に接続される。入出力バッファ
回路１８には、データの入出力が行われるデータ入出力
端子ＤＱ0〜ＤＱ7がそれぞれ接続される。
からクロック信号が入力されるＣＬＫ端子、及び外部か
ら入力されるクロックイネーブル信号が入力されるＣＫ
Ｅ端子がそれぞれ接続され、クロックバッファ回路１３
は、アドレスバッファ回路１１、制御信号バッファ回路
１２、入出力バッファ回路１８及び制御回路２０にそれ
ぞれ接続される。また、モードレジスタ回路１９は、内
部電源降圧回路２に接続され、制御回路２０は、各メモ
リアレイバンク１４〜１７にそれぞれ接続され、更に、
入出力バッファ回路１８に接続される。入出力バッファ
回路１８には、データの入出力が行われるデータ入出力
端子ＤＱ0〜ＤＱ7がそれぞれ接続される。
【００３０】上記内部電源降圧回路２は、電源端子Ｖcc
から供給される外部からの電源電圧を降圧して内部電源
電圧int.Ｖccを生成し、ＳＤＲＡＭ１の各内部回路に供
給するものであり、基準電圧発生回路５から入力される
基準電圧Ｖrefによって、内部電源電圧int.Ｖccの電圧
値が決まる。すなわち、内部電源降圧回路２は、基準電
圧発生回路５から入力された基準電圧Ｖrefになるよう
に、内部電源電圧int.Ｖccの電圧値を制御して出力す
る。基板電圧発生回路３は、半導体基板のバイアス電圧
を生成して出力し、半導体基板に負の基板電圧Ｖbbを印
加するものである。昇圧電圧発生回路４は、電源端子Ｖ
ccから供給される外部からの電源電圧を昇圧して昇圧電
圧Ｖppを生成し、各メモリアレイバンク１４〜１７にそ
れぞれ供給する。
から供給される外部からの電源電圧を降圧して内部電源
電圧int.Ｖccを生成し、ＳＤＲＡＭ１の各内部回路に供
給するものであり、基準電圧発生回路５から入力される
基準電圧Ｖrefによって、内部電源電圧int.Ｖccの電圧
値が決まる。すなわち、内部電源降圧回路２は、基準電
圧発生回路５から入力された基準電圧Ｖrefになるよう
に、内部電源電圧int.Ｖccの電圧値を制御して出力す
る。基板電圧発生回路３は、半導体基板のバイアス電圧
を生成して出力し、半導体基板に負の基板電圧Ｖbbを印
加するものである。昇圧電圧発生回路４は、電源端子Ｖ
ccから供給される外部からの電源電圧を昇圧して昇圧電
圧Ｖppを生成し、各メモリアレイバンク１４〜１７にそ
れぞれ供給する。
【００３１】上記クロックバッファ回路１３は、外部か
ら入力されるクロック信号より内部クロック信号を生成
して出力するものであり、アドレスバッファ回路１１、
制御信号バッファ回路１２、入出力バッファ回路１８及
び制御回路２０は、クロックバッファ回路１３から入力
される内部クロック信号を基にして動作する。制御回路
２０は、アドレス信号入力端子から入力されるアドレス
信号からバースト長の判定を行うときに、モードレジス
タ回路１９を使用する。
ら入力されるクロック信号より内部クロック信号を生成
して出力するものであり、アドレスバッファ回路１１、
制御信号バッファ回路１２、入出力バッファ回路１８及
び制御回路２０は、クロックバッファ回路１３から入力
される内部クロック信号を基にして動作する。制御回路
２０は、アドレス信号入力端子から入力されるアドレス
信号からバースト長の判定を行うときに、モードレジス
タ回路１９を使用する。
【００３２】上記制御回路２０は、例えば／ＣＳ端子、
／ＲＡＳ端子、／ＣＡＳ端子及び／ＷＥ端子がすべて
「Ｌ」レベルとなると、モードレジスタ回路１９にセッ
ト信号を出力し、該セット信号を受けてモードレジスタ
回路１９は、アドレスバッファ回路１１から入力された
アドレス信号の内、バースト長を示す所定の複数の信号
をそれぞれラッチする。制御回路２０は、モードレジス
タ回路１９にラッチされた信号レベルを参照して、バー
スト転送動作を行う場合のバースト長を制御する。ま
た、上記内部電源降圧回路２は、モードレジスタ回路１
９から出力されるバースト長を示す信号に応じて電流供
給能力を切り換える。
／ＲＡＳ端子、／ＣＡＳ端子及び／ＷＥ端子がすべて
「Ｌ」レベルとなると、モードレジスタ回路１９にセッ
ト信号を出力し、該セット信号を受けてモードレジスタ
回路１９は、アドレスバッファ回路１１から入力された
アドレス信号の内、バースト長を示す所定の複数の信号
をそれぞれラッチする。制御回路２０は、モードレジス
タ回路１９にラッチされた信号レベルを参照して、バー
スト転送動作を行う場合のバースト長を制御する。ま
た、上記内部電源降圧回路２は、モードレジスタ回路１
９から出力されるバースト長を示す信号に応じて電流供
給能力を切り換える。
【００３３】図２は、モードレジスタ回路１９の回路例
を示した図である。図２において、モードレジスタ回路
１９は、３つのレジスタ回路３１，３２，３３で形成さ
れており、各レジスタ回路３１〜３３の構成はそれぞれ
同じであるので、レジスタ回路３２を例にして説明す
る。レジスタ回路３２は、スリーステートインバータ回
路３５と３つのインバータ回路３６，３７，３８で形成
されている。
を示した図である。図２において、モードレジスタ回路
１９は、３つのレジスタ回路３１，３２，３３で形成さ
れており、各レジスタ回路３１〜３３の構成はそれぞれ
同じであるので、レジスタ回路３２を例にして説明す
る。レジスタ回路３２は、スリーステートインバータ回
路３５と３つのインバータ回路３６，３７，３８で形成
されている。
【００３４】スリーステートインバータ回路３５は、反
転制御入力３５ａと非反転制御入力３５ｂの２つの制御
信号入力を備え、反転制御入力３５ａに「Ｌ」レベルの
信号が入力されると共に、非反転制御入力３５ｂに
「Ｈ」レベルの信号が入力されると、インバータ回路と
して動作する。また、スリーステートインバータ回路３
５は、反転制御入力３５ａに「Ｈ」レベルの信号が入力
されるか、又は非反転制御入力３５ｂに「Ｌ」レベルの
信号が入力されると、出力は高インピーダンス状態とな
る。
転制御入力３５ａと非反転制御入力３５ｂの２つの制御
信号入力を備え、反転制御入力３５ａに「Ｌ」レベルの
信号が入力されると共に、非反転制御入力３５ｂに
「Ｈ」レベルの信号が入力されると、インバータ回路と
して動作する。また、スリーステートインバータ回路３
５は、反転制御入力３５ａに「Ｈ」レベルの信号が入力
されるか、又は非反転制御入力３５ｂに「Ｌ」レベルの
信号が入力されると、出力は高インピーダンス状態とな
る。
【００３５】スリーステートインバータ回路３５の入力
はレジスタ回路３２の入力をなし、該入力には、アドレ
ス入力端子からアドレスバッファ回路１１を介して入力
されたアドレス信号の内、アドレス入力端子Ａ1に入力
された信号が制御回路２０より入力される。また、イン
バータ回路３６及び３７はラッチ回路を形成しており、
インバータ回路３６の出力とインバータ回路３７の入力
の接続部がスリーステートインバータ回路３５の出力に
接続される。インバータ回路３６の入力とインバータ回
路３７の入力の接続部は、レジスタ回路３２の非反転出
力ＭＡ1をなすと共に、インバータ回路３８の入力が接
続され、インバータ回路３８の出力がレジスタ回路３２
の反転出力／ＭＡ1をなす。
はレジスタ回路３２の入力をなし、該入力には、アドレ
ス入力端子からアドレスバッファ回路１１を介して入力
されたアドレス信号の内、アドレス入力端子Ａ1に入力
された信号が制御回路２０より入力される。また、イン
バータ回路３６及び３７はラッチ回路を形成しており、
インバータ回路３６の出力とインバータ回路３７の入力
の接続部がスリーステートインバータ回路３５の出力に
接続される。インバータ回路３６の入力とインバータ回
路３７の入力の接続部は、レジスタ回路３２の非反転出
力ＭＡ1をなすと共に、インバータ回路３８の入力が接
続され、インバータ回路３８の出力がレジスタ回路３２
の反転出力／ＭＡ1をなす。
【００３６】制御回路２０は、レジスタ回路３２をセッ
トするとき、例えば／ＣＳ端子、／ＲＡＳ端子、／ＣＡ
Ｓ端子及び／ＷＥ端子がすべて「Ｌ」レベルになったと
き、スリーステートインバータ回路３５の非反転制御入
力３５ｂに「Ｈ」レベルのワンパルス信号であるモード
レジスタセット信号MRSETを出力し、反転制御入力３５
ａにモードレジスタセット信号MRSETの反転信号/MRSET
を出力する。このことから、スリーステートインバータ
回路３５は、モードレジスタセット信号MRSET及びその
反転信号/MRSETが入力されている間、インバータ回路と
して動作する。
トするとき、例えば／ＣＳ端子、／ＲＡＳ端子、／ＣＡ
Ｓ端子及び／ＷＥ端子がすべて「Ｌ」レベルになったと
き、スリーステートインバータ回路３５の非反転制御入
力３５ｂに「Ｈ」レベルのワンパルス信号であるモード
レジスタセット信号MRSETを出力し、反転制御入力３５
ａにモードレジスタセット信号MRSETの反転信号/MRSET
を出力する。このことから、スリーステートインバータ
回路３５は、モードレジスタセット信号MRSET及びその
反転信号/MRSETが入力されている間、インバータ回路と
して動作する。
【００３７】同様にして、レジスタ回路３１の入力をな
すスリーステートインバータ回路の入力には、アドレス
入力端子からアドレスバッファ回路１１を介して入力さ
れたアドレス信号の内、アドレス入力端子Ａ0に入力さ
れた信号が入力され、レジスタ回路３３の入力をなすス
リーステートインバータ回路の入力には、アドレス入力
端子からアドレスバッファ回路１１を介して入力された
アドレス信号の内、アドレス入力端子Ａ2に入力された
信号が入力される。
すスリーステートインバータ回路の入力には、アドレス
入力端子からアドレスバッファ回路１１を介して入力さ
れたアドレス信号の内、アドレス入力端子Ａ0に入力さ
れた信号が入力され、レジスタ回路３３の入力をなすス
リーステートインバータ回路の入力には、アドレス入力
端子からアドレスバッファ回路１１を介して入力された
アドレス信号の内、アドレス入力端子Ａ2に入力された
信号が入力される。
【００３８】制御回路２０は、モードレジスタ回路１９
をセットする場合、レジスタ回路３１〜３３の各スリー
ステートインバータ回路の非反転制御入力に、上記モー
ドレジスタセット信号MRSETをそれぞれ出力すると共
に、各スリーステートインバータ回路の反転制御入力
に、モードレジスタセット信号MRSETの反転信号/MRSET
をそれぞれ出力する。このようにして、レジスタ回路３
１のラッチ回路にはアドレス入力端子Ａ0に入力された
１ビットデータが、レジスタ回路３２のラッチ回路には
アドレス入力端子Ａ1に入力された１ビットデータが、
レジスタ回路３３のラッチ回路にはアドレス入力端子Ａ
2に入力された１ビットデータがそれぞれラッチされ
る。
をセットする場合、レジスタ回路３１〜３３の各スリー
ステートインバータ回路の非反転制御入力に、上記モー
ドレジスタセット信号MRSETをそれぞれ出力すると共
に、各スリーステートインバータ回路の反転制御入力
に、モードレジスタセット信号MRSETの反転信号/MRSET
をそれぞれ出力する。このようにして、レジスタ回路３
１のラッチ回路にはアドレス入力端子Ａ0に入力された
１ビットデータが、レジスタ回路３２のラッチ回路には
アドレス入力端子Ａ1に入力された１ビットデータが、
レジスタ回路３３のラッチ回路にはアドレス入力端子Ａ
2に入力された１ビットデータがそれぞれラッチされ
る。
【００３９】また、レジスタ回路３１における非反転出
力をＭＡ0、反転出力を／ＭＡ0とし、レジスタ回路３３
における非反転出力をＭＡ2、反転出力を／ＭＡ2とする
と、制御回路２０は、下記表１を用いて、ＭＡ0〜ＭＡ2
の値よりバースト転送動作を行うときのバースト長を制
御する。
力をＭＡ0、反転出力を／ＭＡ0とし、レジスタ回路３３
における非反転出力をＭＡ2、反転出力を／ＭＡ2とする
と、制御回路２０は、下記表１を用いて、ＭＡ0〜ＭＡ2
の値よりバースト転送動作を行うときのバースト長を制
御する。
【００４０】
【表１】
【００４１】ここで、上記表１より、ＭＡ1の値が
「Ｌ」レベルである「０」のときバースト長が１又は２
であり、ＭＡ1の値が「Ｈ」レベルである「１」のとき
バースト長は４又は８である。このことから、ＭＡ1及
び／ＭＡ1の値を利用して、バースト長が１又は２のと
きと、バースト長が４又は８のときで内部電源降圧回路
２の電流供給能力を切り換えるようにする。
「Ｌ」レベルである「０」のときバースト長が１又は２
であり、ＭＡ1の値が「Ｈ」レベルである「１」のとき
バースト長は４又は８である。このことから、ＭＡ1及
び／ＭＡ1の値を利用して、バースト長が１又は２のと
きと、バースト長が４又は８のときで内部電源降圧回路
２の電流供給能力を切り換えるようにする。
【００４２】図３は、内部電源降圧回路２の回路例を示
した図である。図３において、内部電源降圧回路２は、
２つのｐチャネル型ＭＯＳトランジスタ４１及び４２、
並びに２つのｎチャネル型ＭＯＳトランジスタ４３及び
４４で形成された差動増幅回路４５と、２つのｎチャネ
ル型ＭＯＳトランジスタ４６及び４７で形成され、差動
増幅回路４５のゲインの制御を行うゲイン制御回路４８
と、出力回路を形成するｐチャネル型ＭＯＳトランジス
タ４９とからなる。なお、上記差動増幅回路４５は差動
増幅回路部をなし、上記ゲイン制御回路４８はゲイン制
御部をなし、ｐチャネル型ＭＯＳトランジスタ４９は出
力回路部をなす。
した図である。図３において、内部電源降圧回路２は、
２つのｐチャネル型ＭＯＳトランジスタ４１及び４２、
並びに２つのｎチャネル型ＭＯＳトランジスタ４３及び
４４で形成された差動増幅回路４５と、２つのｎチャネ
ル型ＭＯＳトランジスタ４６及び４７で形成され、差動
増幅回路４５のゲインの制御を行うゲイン制御回路４８
と、出力回路を形成するｐチャネル型ＭＯＳトランジス
タ４９とからなる。なお、上記差動増幅回路４５は差動
増幅回路部をなし、上記ゲイン制御回路４８はゲイン制
御部をなし、ｐチャネル型ＭＯＳトランジスタ４９は出
力回路部をなす。
【００４３】差動増幅回路４５において、ｐチャネル型
ＭＯＳトランジスタ４１及び４２の各ゲートは接続さ
れ、該接続部はｐチャネル型ＭＯＳトランジスタ４１の
ドレインに接続される。また、ｐチャネル型ＭＯＳトラ
ンジスタ４１及び４２の各ソースはそれぞれ電源端子Ｖ
ccに接続される。更に、ｐチャネル型ＭＯＳトランジス
タ４１のドレインはｎチャネル型ＭＯＳトランジスタ４
３のドレインに接続され、ｐチャネル型ＭＯＳトランジ
スタ４２のドレインはｎチャネル型ＭＯＳトランジスタ
４４のドレインに接続され、該接続部にはｐチャネル型
ＭＯＳトランジスタ４９のゲートが接続される。
ＭＯＳトランジスタ４１及び４２の各ゲートは接続さ
れ、該接続部はｐチャネル型ＭＯＳトランジスタ４１の
ドレインに接続される。また、ｐチャネル型ＭＯＳトラ
ンジスタ４１及び４２の各ソースはそれぞれ電源端子Ｖ
ccに接続される。更に、ｐチャネル型ＭＯＳトランジス
タ４１のドレインはｎチャネル型ＭＯＳトランジスタ４
３のドレインに接続され、ｐチャネル型ＭＯＳトランジ
スタ４２のドレインはｎチャネル型ＭＯＳトランジスタ
４４のドレインに接続され、該接続部にはｐチャネル型
ＭＯＳトランジスタ４９のゲートが接続される。
【００４４】ｎチャネル型ＭＯＳトランジスタ４３のゲ
ートには、内部電源降圧回路２から出力される内部電源
電圧int.Ｖccが入力され、ｎチャネル型ＭＯＳトランジ
スタ４４のゲートは基準電圧発生回路５に接続され、基
準電圧Ｖrefが入力される。ｎチャネル型ＭＯＳトラン
ジスタ４３及び４４の各ソースは接続され、該接続部
は、ゲイン制御回路４８における、ｎチャネル型ＭＯＳ
トランジスタ４６及び４７の各ドレインの接続部に接続
される。
ートには、内部電源降圧回路２から出力される内部電源
電圧int.Ｖccが入力され、ｎチャネル型ＭＯＳトランジ
スタ４４のゲートは基準電圧発生回路５に接続され、基
準電圧Ｖrefが入力される。ｎチャネル型ＭＯＳトラン
ジスタ４３及び４４の各ソースは接続され、該接続部
は、ゲイン制御回路４８における、ｎチャネル型ＭＯＳ
トランジスタ４６及び４７の各ドレインの接続部に接続
される。
【００４５】ｎチャネル型ＭＯＳトランジスタ４６及び
４７の各ソースは接続されて接地される。ｎチャネル型
ＭＯＳトランジスタ４６及び４７の各ゲートは、それぞ
れモードレジスタ回路１９に接続され、ｎチャネル型Ｍ
ＯＳトランジスタ４６のゲートは、レジスタ回路３２の
非反転出力ＭＡ1に接続され、ｎチャネル型ＭＯＳトラ
ンジスタ４７のゲートは、レジスタ回路１９の反転出力
／ＭＡ1に接続される。また、ｐチャネル型ＭＯＳトラ
ンジスタ４９のソースは、電源端子Ｖccに接続され、ｐ
チャネル型ＭＯＳトランジスタ４９のドレインは、内部
電源降圧回路２の出力をなし、ｐチャネル型ＭＯＳトラ
ンジスタ４９のドレインから内部電源電圧int.Ｖccが出
力される。
４７の各ソースは接続されて接地される。ｎチャネル型
ＭＯＳトランジスタ４６及び４７の各ゲートは、それぞ
れモードレジスタ回路１９に接続され、ｎチャネル型Ｍ
ＯＳトランジスタ４６のゲートは、レジスタ回路３２の
非反転出力ＭＡ1に接続され、ｎチャネル型ＭＯＳトラ
ンジスタ４７のゲートは、レジスタ回路１９の反転出力
／ＭＡ1に接続される。また、ｐチャネル型ＭＯＳトラ
ンジスタ４９のソースは、電源端子Ｖccに接続され、ｐ
チャネル型ＭＯＳトランジスタ４９のドレインは、内部
電源降圧回路２の出力をなし、ｐチャネル型ＭＯＳトラ
ンジスタ４９のドレインから内部電源電圧int.Ｖccが出
力される。
【００４６】上記のような構成において、ゲイン制御回
路４８を形成するｎチャネル型ＭＯＳトランジスタ４６
及び４７は、ゲートのサイズが異なったものに形成され
ており、ｎチャネル型ＭＯＳトランジスタ４６は、ｎチ
ャネル型ＭＯＳトランジスタ４７よりも大きな電流が流
れるように形成されている。すなわち、ｎチャネル型Ｍ
ＯＳトランジスタ４７は、ｎチャネル型ＭＯＳトランジ
スタ４６よりもゲート幅を狭く形成されているか、又は
ゲート長を長く形成されている。
路４８を形成するｎチャネル型ＭＯＳトランジスタ４６
及び４７は、ゲートのサイズが異なったものに形成され
ており、ｎチャネル型ＭＯＳトランジスタ４６は、ｎチ
ャネル型ＭＯＳトランジスタ４７よりも大きな電流が流
れるように形成されている。すなわち、ｎチャネル型Ｍ
ＯＳトランジスタ４７は、ｎチャネル型ＭＯＳトランジ
スタ４６よりもゲート幅を狭く形成されているか、又は
ゲート長を長く形成されている。
【００４７】このようにすることにより、バースト長が
１又は２のときは、モードレジスタ回路１９の非反転出
力ＭＡ1は「Ｌ」レベルとなると共に、モードレジスタ
回路１９の反転出力／ＭＡ1は「Ｈ」レベルとなり、ｎ
チャネル型ＭＯＳトランジスタ４６がオフすると共にｎ
チャネル型ＭＯＳトランジスタ４７がオンし、ｎチャネ
ル型ＭＯＳトランジスタ４７にドレイン電流ｉd12が流
れる。次に、バースト長が４又は８のときは、モードレ
ジスタ回路１９の非反転出力ＭＡ1は「Ｈ」レベルとな
ると共に、モードレジスタ回路１９の反転出力／ＭＡ1
は「Ｌ」レベルとなり、ｎチャネル型ＭＯＳトランジス
タ４６がオンすると共にｎチャネル型ＭＯＳトランジス
タ４７がオフし、ｎチャネル型ＭＯＳトランジスタ４６
にドレイン電流ｉd48が流れる。
１又は２のときは、モードレジスタ回路１９の非反転出
力ＭＡ1は「Ｌ」レベルとなると共に、モードレジスタ
回路１９の反転出力／ＭＡ1は「Ｈ」レベルとなり、ｎ
チャネル型ＭＯＳトランジスタ４６がオフすると共にｎ
チャネル型ＭＯＳトランジスタ４７がオンし、ｎチャネ
ル型ＭＯＳトランジスタ４７にドレイン電流ｉd12が流
れる。次に、バースト長が４又は８のときは、モードレ
ジスタ回路１９の非反転出力ＭＡ1は「Ｈ」レベルとな
ると共に、モードレジスタ回路１９の反転出力／ＭＡ1
は「Ｌ」レベルとなり、ｎチャネル型ＭＯＳトランジス
タ４６がオンすると共にｎチャネル型ＭＯＳトランジス
タ４７がオフし、ｎチャネル型ＭＯＳトランジスタ４６
にドレイン電流ｉd48が流れる。
【００４８】ここで、ｎチャネル型ＭＯＳトランジスタ
４６は、ｎチャネル型ＭＯＳトランジスタ４７よりも大
きな電流が流れるように形成されていることから、ｉd4
8＞ｉd12となる。すなわち、上記ｎチャネル型ＭＯＳト
ランジスタ４７がオンしたときよりも、ｎチャネル型Ｍ
ＯＳトランジスタ４６がオンしたときの方が差動増幅回
路４５に流れる電流が大きくなる。
４６は、ｎチャネル型ＭＯＳトランジスタ４７よりも大
きな電流が流れるように形成されていることから、ｉd4
8＞ｉd12となる。すなわち、上記ｎチャネル型ＭＯＳト
ランジスタ４７がオンしたときよりも、ｎチャネル型Ｍ
ＯＳトランジスタ４６がオンしたときの方が差動増幅回
路４５に流れる電流が大きくなる。
【００４９】上記差動増幅回路４５に流れる電流が大き
いほど、差動増幅回路４５のゲインが大きくなって応答
性がよくなり、内部電源電圧int.Ｖccの低下に対してｐ
チャネル型ＭＯＳトランジスタ４９のゲート電圧を短時
間で低下させることができる。また、ｐチャネル型ＭＯ
Ｓトランジスタ４９はゲート電圧が低くなると流れる電
流が大きくなる。これらのことから、バースト長１又は
２のときよりもバースト長４又は８のときの方が、内部
電源電圧int.Ｖccの低下に対して短時間で多くの電流を
供給することができ、内部電源電圧int.Ｖccの低下を防
ぐことができる。
いほど、差動増幅回路４５のゲインが大きくなって応答
性がよくなり、内部電源電圧int.Ｖccの低下に対してｐ
チャネル型ＭＯＳトランジスタ４９のゲート電圧を短時
間で低下させることができる。また、ｐチャネル型ＭＯ
Ｓトランジスタ４９はゲート電圧が低くなると流れる電
流が大きくなる。これらのことから、バースト長１又は
２のときよりもバースト長４又は８のときの方が、内部
電源電圧int.Ｖccの低下に対して短時間で多くの電流を
供給することができ、内部電源電圧int.Ｖccの低下を防
ぐことができる。
【００５０】一方、上記図３では、ｎチャネル型ＭＯＳ
トランジスタ４７のゲートをモードレジスタ回路１９の
反転出力／ＭＡ1に接続したが、実施の形態１における
変形例として、図４で示すように、ｎチャネル型ＭＯＳ
トランジスタ４７のゲートを、反転出力／ＭＡ1に接続
せずに電源端子Ｖccに接続する等して、常時「Ｈ」レベ
ルになるようにし、ｎチャネル型ＭＯＳトランジスタ４
７を常時オンさせるようにしてもよい。このようにする
ことにより、バースト長１又は２のときは、ｎチャネル
型ＭＯＳトランジスタ４７のみがオンし、バースト長４
又は８のときは、ｎチャネル型ＭＯＳトランジスタ４６
及び４７がオンする。このことから、バースト長１又は
２のときよりもバースト長４又は８のときの方が、差動
増幅回路４５に流れる電流が大きくなることから、図３
で示した場合と同様の効果を得ることができる。
トランジスタ４７のゲートをモードレジスタ回路１９の
反転出力／ＭＡ1に接続したが、実施の形態１における
変形例として、図４で示すように、ｎチャネル型ＭＯＳ
トランジスタ４７のゲートを、反転出力／ＭＡ1に接続
せずに電源端子Ｖccに接続する等して、常時「Ｈ」レベ
ルになるようにし、ｎチャネル型ＭＯＳトランジスタ４
７を常時オンさせるようにしてもよい。このようにする
ことにより、バースト長１又は２のときは、ｎチャネル
型ＭＯＳトランジスタ４７のみがオンし、バースト長４
又は８のときは、ｎチャネル型ＭＯＳトランジスタ４６
及び４７がオンする。このことから、バースト長１又は
２のときよりもバースト長４又は８のときの方が、差動
増幅回路４５に流れる電流が大きくなることから、図３
で示した場合と同様の効果を得ることができる。
【００５１】このように、本発明の実施の形態１におけ
る半導体集積回路は、内部電源降圧回路２の差動増幅回
路４５において、バースト長に応じてゲインを変えて応
答性を変えるようにした。すなわち、内部電源降圧回路
２において、バースト長４又は８のときは、バースト長
１又は２のときよりも差動増幅回路４５のゲインが大き
くなるようにして応答性を良くした。このことから、内
部電源降圧回路２は、バースト長４又は８のときにおい
て、内部電源電圧int.Ｖccの低下に対して短時間で多く
の電流を供給することができるため、バースト長が長い
場合に起きる内部電源電圧int.Ｖccの低下を防ぐことが
できる。更に、バースト長が短いときには、差動増幅回
路４５で消費される電流を削減することができ、ＳＤＲ
ＡＭにおける消費電流の低下を図ることができる。
る半導体集積回路は、内部電源降圧回路２の差動増幅回
路４５において、バースト長に応じてゲインを変えて応
答性を変えるようにした。すなわち、内部電源降圧回路
２において、バースト長４又は８のときは、バースト長
１又は２のときよりも差動増幅回路４５のゲインが大き
くなるようにして応答性を良くした。このことから、内
部電源降圧回路２は、バースト長４又は８のときにおい
て、内部電源電圧int.Ｖccの低下に対して短時間で多く
の電流を供給することができるため、バースト長が長い
場合に起きる内部電源電圧int.Ｖccの低下を防ぐことが
できる。更に、バースト長が短いときには、差動増幅回
路４５で消費される電流を削減することができ、ＳＤＲ
ＡＭにおける消費電流の低下を図ることができる。
【００５２】実施の形態２．上記実施の形態１において
は、ゲイン制御回路４８を２つのｎチャネル型ＭＯＳト
ランジスタ４６及び４７で形成し、該２つのｎチャネル
型ＭＯＳトランジスタ４６及び４７を用いて、バースト
長１又は２のときと、バースト長４又は８のときとで、
差動増幅回路４５に流れる電流を変えることによって、
差動増幅回路４５のゲインを変えて応答性を変えるよう
にしたが、差動増幅回路４５に流れる電流を１つのｎチ
ャネル型ＭＯＳトランジスタで制御するようにしてもよ
く、このようにしたものを本発明の実施の形態２とす
る。
は、ゲイン制御回路４８を２つのｎチャネル型ＭＯＳト
ランジスタ４６及び４７で形成し、該２つのｎチャネル
型ＭＯＳトランジスタ４６及び４７を用いて、バースト
長１又は２のときと、バースト長４又は８のときとで、
差動増幅回路４５に流れる電流を変えることによって、
差動増幅回路４５のゲインを変えて応答性を変えるよう
にしたが、差動増幅回路４５に流れる電流を１つのｎチ
ャネル型ＭＯＳトランジスタで制御するようにしてもよ
く、このようにしたものを本発明の実施の形態２とす
る。
【００５３】図５は、本発明の実施の形態２における半
導体集積回路の例を示した概略のブロック図であり、バ
ーストモードで動作する６４Ｍbit×８のシンクロナス
ＤＲＡＭを例にして示している。なお、図５において、
上記図１と同じものは同じ符号で示しており、ここでは
その説明を省略すると共に、図１との相違点のみ説明す
る。また、図５で示したＳＤＲＡＭは、バースト長１、
２、４、８と変えることができるものとする。
導体集積回路の例を示した概略のブロック図であり、バ
ーストモードで動作する６４Ｍbit×８のシンクロナス
ＤＲＡＭを例にして示している。なお、図５において、
上記図１と同じものは同じ符号で示しており、ここでは
その説明を省略すると共に、図１との相違点のみ説明す
る。また、図５で示したＳＤＲＡＭは、バースト長１、
２、４、８と変えることができるものとする。
【００５４】図５における図１との相違点は、図１の内
部電源降圧回路２における回路構成を変えることによっ
て内部電源降圧回路５１とすると共に、第１電圧発生回
路５２及び第２電圧発生回路５３を追加したことにあ
り、図１の内部電源回路１０が、内部電源降圧回路５
１、基板電圧発生回路３、昇圧電圧発生回路４、基準電
圧発生回路５、第１電圧発生回路５２及び第２電圧発生
回路５３を有することから、図１の内部電源回路１０を
内部電源回路５４とし、これらに伴って、図１のＳＤＲ
ＡＭ１をＳＤＲＡＭ５５としたことにある。上記内部電
源降圧回路５１は内部電源降圧部をなす。
部電源降圧回路２における回路構成を変えることによっ
て内部電源降圧回路５１とすると共に、第１電圧発生回
路５２及び第２電圧発生回路５３を追加したことにあ
り、図１の内部電源回路１０が、内部電源降圧回路５
１、基板電圧発生回路３、昇圧電圧発生回路４、基準電
圧発生回路５、第１電圧発生回路５２及び第２電圧発生
回路５３を有することから、図１の内部電源回路１０を
内部電源回路５４とし、これらに伴って、図１のＳＤＲ
ＡＭ１をＳＤＲＡＭ５５としたことにある。上記内部電
源降圧回路５１は内部電源降圧部をなす。
【００５５】図５において、ＳＤＲＡＭ５５は、内部電
源降圧回路５１、基板電圧発生回路３、昇圧電圧発生回
路４、基準電圧発生回路５、所定の電圧Ｖa12を生成し
て出力する第１電圧発生回路５２、及び所定の電圧Ｖa4
8を生成して出力する第２電圧発生回路５３を有する内
部電源回路５４を備えている。更に、ＳＤＲＡＭ５５
は、アドレスバッファ回路１１と、制御信号バッファ回
路１２と、クロックバッファ回路１３と、４つのメモリ
アレイバンク１４，１５，１６，１７と、データの入出
力を行う入出力バッファ回路１８と、モードレジスタ回
路１９を有し各メモリアレイバンク１４〜１７及び入出
力バッファ回路１８の制御を行う制御回路２０とを備え
ている。
源降圧回路５１、基板電圧発生回路３、昇圧電圧発生回
路４、基準電圧発生回路５、所定の電圧Ｖa12を生成し
て出力する第１電圧発生回路５２、及び所定の電圧Ｖa4
8を生成して出力する第２電圧発生回路５３を有する内
部電源回路５４を備えている。更に、ＳＤＲＡＭ５５
は、アドレスバッファ回路１１と、制御信号バッファ回
路１２と、クロックバッファ回路１３と、４つのメモリ
アレイバンク１４，１５，１６，１７と、データの入出
力を行う入出力バッファ回路１８と、モードレジスタ回
路１９を有し各メモリアレイバンク１４〜１７及び入出
力バッファ回路１８の制御を行う制御回路２０とを備え
ている。
【００５６】上記内部電源回路５４は、外部から電源が
供給される電源端子Ｖccに接続され、上記基準電圧発生
回路５、第１電圧発生回路５２及び第２電圧発生回路５
３はそれぞれ内部電源降圧回路５１に接続され、内部電
源降圧回路５１は、ＳＤＲＡＭ５５の各内部回路に接続
されるがその接続は省略する。また、モードレジスタ回
路１９は、内部電源降圧回路５１に接続される。
供給される電源端子Ｖccに接続され、上記基準電圧発生
回路５、第１電圧発生回路５２及び第２電圧発生回路５
３はそれぞれ内部電源降圧回路５１に接続され、内部電
源降圧回路５１は、ＳＤＲＡＭ５５の各内部回路に接続
されるがその接続は省略する。また、モードレジスタ回
路１９は、内部電源降圧回路５１に接続される。
【００５７】上記内部電源降圧回路５１は、電源端子Ｖ
ccから供給される外部からの電源電圧を降圧して内部電
源電圧int.Ｖccを生成し、ＳＤＲＡＭ５５の各内部回路
に供給するものであり、基準電圧発生回路５から入力さ
れる基準電圧Ｖrefによって、内部電源電圧int.Ｖccの
電圧値が決まる。すなわち、内部電源降圧回路５１は、
基準電圧発生回路５から入力された基準電圧Ｖrefにな
るように、内部電源電圧int.Ｖccの電圧値を制御して出
力する。内部電源降圧回路５１は、モードレジスタ回路
１９から出力されるバースト長を示す信号に応じて電流
供給能力を切り換える。
ccから供給される外部からの電源電圧を降圧して内部電
源電圧int.Ｖccを生成し、ＳＤＲＡＭ５５の各内部回路
に供給するものであり、基準電圧発生回路５から入力さ
れる基準電圧Ｖrefによって、内部電源電圧int.Ｖccの
電圧値が決まる。すなわち、内部電源降圧回路５１は、
基準電圧発生回路５から入力された基準電圧Ｖrefにな
るように、内部電源電圧int.Ｖccの電圧値を制御して出
力する。内部電源降圧回路５１は、モードレジスタ回路
１９から出力されるバースト長を示す信号に応じて電流
供給能力を切り換える。
【００５８】図６は、内部電源降圧回路５１の回路例を
示した図である。なお、図６において、図３と同じもの
は同じ符号で示しており、ここではその説明を省略する
と共に、図３との相違点を説明する。図６における図３
との相違点は、ゲイン制御回路４８を、ｎチャネル型Ｍ
ＯＳトランジスタ６１、２つのトランスミッションゲー
ト６２及び６３で形成したことから、図３のゲイン制御
回路４８をゲイン制御回路６４としたことにある。な
お、上記ゲイン制御回路６４、第１電圧発生回路５２及
び第２電圧発生回路５３はゲイン制御部をなし、上記ト
ランスミッションゲート６２及び６３は、ゲート電圧制
御回路をなす。
示した図である。なお、図６において、図３と同じもの
は同じ符号で示しており、ここではその説明を省略する
と共に、図３との相違点を説明する。図６における図３
との相違点は、ゲイン制御回路４８を、ｎチャネル型Ｍ
ＯＳトランジスタ６１、２つのトランスミッションゲー
ト６２及び６３で形成したことから、図３のゲイン制御
回路４８をゲイン制御回路６４としたことにある。な
お、上記ゲイン制御回路６４、第１電圧発生回路５２及
び第２電圧発生回路５３はゲイン制御部をなし、上記ト
ランスミッションゲート６２及び６３は、ゲート電圧制
御回路をなす。
【００５９】図６において、内部電源降圧回路５１は、
差動増幅回路４５と、ｎチャネル型ＭＯＳトランジスタ
６１、トランスミッションゲート６２及び６３で形成さ
れ、差動増幅回路４５のゲインの制御を行うゲイン制御
回路６４と、出力回路を形成するｐチャネル型ＭＯＳト
ランジスタ４９とからなる。ｎチャネル型ＭＯＳトラン
ジスタ４３及び４４の各ソースは接続され、該接続部は
ｎチャネル型ＭＯＳトランジスタ６１のドレインに接続
され、ｎチャネル型ＭＯＳトランジスタ６１のソースは
接地される。ｎチャネル型ＭＯＳトランジスタ６１のゲ
ートは、トランスミッションゲート６２及び６３の各出
力がそれぞれ接続され、トランスミッションゲート６２
の入力は第１電圧発生回路５２に接続され、トランスミ
ッションゲート６３の入力は第２電圧発生回路５３に接
続される。
差動増幅回路４５と、ｎチャネル型ＭＯＳトランジスタ
６１、トランスミッションゲート６２及び６３で形成さ
れ、差動増幅回路４５のゲインの制御を行うゲイン制御
回路６４と、出力回路を形成するｐチャネル型ＭＯＳト
ランジスタ４９とからなる。ｎチャネル型ＭＯＳトラン
ジスタ４３及び４４の各ソースは接続され、該接続部は
ｎチャネル型ＭＯＳトランジスタ６１のドレインに接続
され、ｎチャネル型ＭＯＳトランジスタ６１のソースは
接地される。ｎチャネル型ＭＯＳトランジスタ６１のゲ
ートは、トランスミッションゲート６２及び６３の各出
力がそれぞれ接続され、トランスミッションゲート６２
の入力は第１電圧発生回路５２に接続され、トランスミ
ッションゲート６３の入力は第２電圧発生回路５３に接
続される。
【００６０】トランスミッションゲート６２を形成する
ｐチャネル型ＭＯＳトランジスタのゲート、及びトラン
スミッションゲート６３を形成するｎチャネル型ＭＯＳ
トランジスタのゲートは、モードレジスタ回路１９の非
反転出力ＭＡ1にそれぞれ接続され、トランスミッショ
ンゲート６２を形成するｎチャネル型ＭＯＳトランジス
タのゲート、及びトランスミッションゲート６３を形成
するｐチャネル型ＭＯＳトランジスタのゲートは、モー
ドレジスタ回路１９の反転出力／ＭＡ1にそれぞれ接続
される。
ｐチャネル型ＭＯＳトランジスタのゲート、及びトラン
スミッションゲート６３を形成するｎチャネル型ＭＯＳ
トランジスタのゲートは、モードレジスタ回路１９の非
反転出力ＭＡ1にそれぞれ接続され、トランスミッショ
ンゲート６２を形成するｎチャネル型ＭＯＳトランジス
タのゲート、及びトランスミッションゲート６３を形成
するｐチャネル型ＭＯＳトランジスタのゲートは、モー
ドレジスタ回路１９の反転出力／ＭＡ1にそれぞれ接続
される。
【００６１】上記のような構成において、トランスミッ
ションゲート６２の入力には、第１電圧発生回路５２か
ら入力された所定の電圧Ｖa12が入力され、トランスミ
ッションゲート６３の入力には、第２電圧発生回路５３
から入力された所定の電圧Ｖa48が入力される。上記所
定の電圧Ｖa12とＶa48は、Ｖa48＞Ｖa12という関係にあ
る。バースト長が１又は２の場合、非反転出力ＭＡ1は
「Ｌ」レベルであると共に反転出力／ＭＡ1は「Ｈ」レ
ベルである。このことから、トランスミッションゲート
６２はオンして導通状態となり、トランスミッションゲ
ート６３はオフして非導通状態となる。このため、ｎチ
ャネル型ＭＯＳトランジスタ６１のゲートには所定の電
圧Ｖa12が入力される。
ションゲート６２の入力には、第１電圧発生回路５２か
ら入力された所定の電圧Ｖa12が入力され、トランスミ
ッションゲート６３の入力には、第２電圧発生回路５３
から入力された所定の電圧Ｖa48が入力される。上記所
定の電圧Ｖa12とＶa48は、Ｖa48＞Ｖa12という関係にあ
る。バースト長が１又は２の場合、非反転出力ＭＡ1は
「Ｌ」レベルであると共に反転出力／ＭＡ1は「Ｈ」レ
ベルである。このことから、トランスミッションゲート
６２はオンして導通状態となり、トランスミッションゲ
ート６３はオフして非導通状態となる。このため、ｎチ
ャネル型ＭＯＳトランジスタ６１のゲートには所定の電
圧Ｖa12が入力される。
【００６２】一方、バースト長が４又は８の場合、非反
転出力ＭＡ1は「Ｈ」レベルであると共に反転出力／Ｍ
Ａ1は「Ｌ」レベルである。このことから、トランスミ
ッションゲート６２はオフして非導通状態となり、トラ
ンスミッションゲート６３はオンして導通状態となる。
このため、ｎチャネル型ＭＯＳトランジスタ６１のゲー
トには所定の電圧Ｖa48が入力される。上記のようにＶa
48＞Ｖa12という関係から、バースト長１又は２のとき
よりもバースト長４又は８のときの方が、ｎチャネル型
ＭＯＳトランジスタ６１のゲートに入力される電圧が高
く、すなわち、ｎチャネル型ＭＯＳトランジスタ６１の
ドレイン電流が大きくなり、差動増幅回路４５に流れる
電流が大きくなる。
転出力ＭＡ1は「Ｈ」レベルであると共に反転出力／Ｍ
Ａ1は「Ｌ」レベルである。このことから、トランスミ
ッションゲート６２はオフして非導通状態となり、トラ
ンスミッションゲート６３はオンして導通状態となる。
このため、ｎチャネル型ＭＯＳトランジスタ６１のゲー
トには所定の電圧Ｖa48が入力される。上記のようにＶa
48＞Ｖa12という関係から、バースト長１又は２のとき
よりもバースト長４又は８のときの方が、ｎチャネル型
ＭＯＳトランジスタ６１のゲートに入力される電圧が高
く、すなわち、ｎチャネル型ＭＯＳトランジスタ６１の
ドレイン電流が大きくなり、差動増幅回路４５に流れる
電流が大きくなる。
【００６３】上記差動増幅回路４５に流れる電流が大き
いほど、差動増幅回路４５のゲインが大きくなって応答
性がよくなり、内部電源電圧int.Ｖccの低下に対してｐ
チャネル型ＭＯＳトランジスタ４９のゲート電圧を短時
間で低下させることができる。また、ｐチャネル型ＭＯ
Ｓトランジスタ４９は、ゲート電圧が低くなると流れる
電流が大きくなる。これらのことから、バースト長１又
は２のときよりもバースト長４又は８のときの方が、内
部電源電圧int.Ｖccの低下に対して短時間で多くの電流
を供給することができ、内部電源電圧int.Ｖccの低下を
防ぐことができる。
いほど、差動増幅回路４５のゲインが大きくなって応答
性がよくなり、内部電源電圧int.Ｖccの低下に対してｐ
チャネル型ＭＯＳトランジスタ４９のゲート電圧を短時
間で低下させることができる。また、ｐチャネル型ＭＯ
Ｓトランジスタ４９は、ゲート電圧が低くなると流れる
電流が大きくなる。これらのことから、バースト長１又
は２のときよりもバースト長４又は８のときの方が、内
部電源電圧int.Ｖccの低下に対して短時間で多くの電流
を供給することができ、内部電源電圧int.Ｖccの低下を
防ぐことができる。
【００６４】このように、本発明の実施の形態２におけ
る半導体集積回路は、内部電源降圧回路２の差動増幅回
路４５において、バースト長に応じてゲインを変えて応
答性を変えるようにした。すなわち、内部電源降圧回路
２において、バースト長４又は８のときは、バースト長
１又は２のときよりも差動増幅回路４５のゲインが大き
くなるようにして応答性を良くした。このことから、内
部電源降圧回路２は、バースト長４又は８のときにおい
て、内部電源電圧int.Ｖccの低下に対して短時間で多く
の電流を供給することができるため、バースト長が長い
場合に起きる内部電源電圧int.Ｖccの低下を防ぐことが
できる。更に、バースト長が短いときには、差動増幅回
路４５で消費される電流を削減することができ、ＳＤＲ
ＡＭにおける消費電流の低下を図ることができる。
る半導体集積回路は、内部電源降圧回路２の差動増幅回
路４５において、バースト長に応じてゲインを変えて応
答性を変えるようにした。すなわち、内部電源降圧回路
２において、バースト長４又は８のときは、バースト長
１又は２のときよりも差動増幅回路４５のゲインが大き
くなるようにして応答性を良くした。このことから、内
部電源降圧回路２は、バースト長４又は８のときにおい
て、内部電源電圧int.Ｖccの低下に対して短時間で多く
の電流を供給することができるため、バースト長が長い
場合に起きる内部電源電圧int.Ｖccの低下を防ぐことが
できる。更に、バースト長が短いときには、差動増幅回
路４５で消費される電流を削減することができ、ＳＤＲ
ＡＭにおける消費電流の低下を図ることができる。
【００６５】実施の形態３．上記実施の形態１及び２に
おいては、差動増幅回路４５に流れる電流を変えること
によって、差動増幅回路４５のゲインを変えて応答性を
変えるようにしたが、差動増幅回路４５のｎチャネル型
ＭＯＳトランジスタ４４のゲートに入力されるゲート電
圧、すなわち基準電圧を、バースト長１又は２のときと
バースト長４又は８のときで変えることによって、バー
スト長が長い場合に起きる内部電源電圧int.Ｖccの低下
を補償するようにしてもよく、このようにしたものを本
発明の実施の形態３とする。
おいては、差動増幅回路４５に流れる電流を変えること
によって、差動増幅回路４５のゲインを変えて応答性を
変えるようにしたが、差動増幅回路４５のｎチャネル型
ＭＯＳトランジスタ４４のゲートに入力されるゲート電
圧、すなわち基準電圧を、バースト長１又は２のときと
バースト長４又は８のときで変えることによって、バー
スト長が長い場合に起きる内部電源電圧int.Ｖccの低下
を補償するようにしてもよく、このようにしたものを本
発明の実施の形態３とする。
【００６６】図７は、本発明の実施の形態３における半
導体集積回路の例を示した概略のブロック図であり、バ
ーストモードで動作する６４Ｍbit×８のＳＤＲＡＭを
例にして示している。なお、図７において、上記図１と
同じものは同じ符号で示しており、ここではその説明を
省略すると共に、図１との相違点のみ説明する。また、
図７で示したＳＤＲＡＭは、バースト長１、２、４、８
と変えることができるものとする。
導体集積回路の例を示した概略のブロック図であり、バ
ーストモードで動作する６４Ｍbit×８のＳＤＲＡＭを
例にして示している。なお、図７において、上記図１と
同じものは同じ符号で示しており、ここではその説明を
省略すると共に、図１との相違点のみ説明する。また、
図７で示したＳＤＲＡＭは、バースト長１、２、４、８
と変えることができるものとする。
【００６７】図７における図１との相違点は、図１の基
準電圧発生回路５を廃止し、図１の内部電源降圧回路２
における回路構成を変えることによって内部電源降圧回
路７１とすると共に、第１基準電圧発生回路７２及び第
２基準電圧発生回路７３を追加したことにあり、図１の
内部電源回路１０が、内部電源降圧回路７１、基板電圧
発生回路３、昇圧電圧発生回路４、第１基準電圧発生回
路７２及び第２基準電圧発生回路７３を有することか
ら、図１の内部電源回路１０を内部電源回路７４とし、
これらに伴って、図１のＳＤＲＡＭ１をＳＤＲＡＭ７５
としたことにある。なお、上記内部電源降圧回路７１は
内部電源降圧部をなし、上記第１基準電圧発生回路７２
及び第２基準電圧発生回路７３は基準電圧発生部をな
す。
準電圧発生回路５を廃止し、図１の内部電源降圧回路２
における回路構成を変えることによって内部電源降圧回
路７１とすると共に、第１基準電圧発生回路７２及び第
２基準電圧発生回路７３を追加したことにあり、図１の
内部電源回路１０が、内部電源降圧回路７１、基板電圧
発生回路３、昇圧電圧発生回路４、第１基準電圧発生回
路７２及び第２基準電圧発生回路７３を有することか
ら、図１の内部電源回路１０を内部電源回路７４とし、
これらに伴って、図１のＳＤＲＡＭ１をＳＤＲＡＭ７５
としたことにある。なお、上記内部電源降圧回路７１は
内部電源降圧部をなし、上記第１基準電圧発生回路７２
及び第２基準電圧発生回路７３は基準電圧発生部をな
す。
【００６８】図７において、ＳＤＲＡＭ７５は、内部電
源降圧回路７１、基板電圧発生回路３、昇圧電圧発生回
路４、基準電圧Ｖr12を生成して出力する第１基準電圧
発生回路７２、及び基準電圧Ｖr48を生成して出力する
第２基準電圧発生回路７３を有する内部電源回路７４を
備えている。更に、ＳＤＲＡＭ７５は、アドレスバッフ
ァ回路１１と、制御信号バッファ回路１２と、クロック
バッファ回路１３と、４つのメモリアレイバンク１４，
１５，１６，１７と、データの入出力を行う入出力バッ
ファ回路１８と、モードレジスタ回路１９を有し各メモ
リアレイバンク１４〜１７及び入出力バッファ回路１８
の制御を行う制御回路２０とを備えている。
源降圧回路７１、基板電圧発生回路３、昇圧電圧発生回
路４、基準電圧Ｖr12を生成して出力する第１基準電圧
発生回路７２、及び基準電圧Ｖr48を生成して出力する
第２基準電圧発生回路７３を有する内部電源回路７４を
備えている。更に、ＳＤＲＡＭ７５は、アドレスバッフ
ァ回路１１と、制御信号バッファ回路１２と、クロック
バッファ回路１３と、４つのメモリアレイバンク１４，
１５，１６，１７と、データの入出力を行う入出力バッ
ファ回路１８と、モードレジスタ回路１９を有し各メモ
リアレイバンク１４〜１７及び入出力バッファ回路１８
の制御を行う制御回路２０とを備えている。
【００６９】上記内部電源回路７４は、外部から電源が
供給される電源端子Ｖccに接続され、上記第１基準電圧
発生回路７２及び第２基準電圧発生回路７３はそれぞれ
内部電源降圧回路７１に接続され、内部電源降圧回路７
１は、ＳＤＲＡＭ７５の各内部回路に接続されるがその
接続は省略する。また、モードレジスタ回路１９は、内
部電源降圧回路７１に接続される。
供給される電源端子Ｖccに接続され、上記第１基準電圧
発生回路７２及び第２基準電圧発生回路７３はそれぞれ
内部電源降圧回路７１に接続され、内部電源降圧回路７
１は、ＳＤＲＡＭ７５の各内部回路に接続されるがその
接続は省略する。また、モードレジスタ回路１９は、内
部電源降圧回路７１に接続される。
【００７０】上記内部電源降圧回路７１は、電源端子Ｖ
ccから供給される外部からの電源電圧を降圧して内部電
源電圧int.Ｖccを生成し、ＳＤＲＡＭ７５の各内部回路
に供給するものであり、第１基準電圧発生回路７２から
入力される基準電圧Ｖr12又は第２基準電圧発生回路７
３から入力される基準電圧Ｖr48によって、内部電源電
圧int.Ｖccの電圧値が決まる。すなわち、内部電源降圧
回路７１は、第１基準電圧発生回路７２から入力された
基準電圧Ｖr12、又は第２基準電圧発生回路７３から入
力された基準電圧Ｖr48になるように、内部電源電圧in
t.Ｖccの電圧値を制御して出力する。内部電源降圧回路
７１は、モードレジスタ回路１９から出力されるバース
ト長を示す信号に応じて基準電圧Ｖr12及びＶr48の切り
換えを行う。
ccから供給される外部からの電源電圧を降圧して内部電
源電圧int.Ｖccを生成し、ＳＤＲＡＭ７５の各内部回路
に供給するものであり、第１基準電圧発生回路７２から
入力される基準電圧Ｖr12又は第２基準電圧発生回路７
３から入力される基準電圧Ｖr48によって、内部電源電
圧int.Ｖccの電圧値が決まる。すなわち、内部電源降圧
回路７１は、第１基準電圧発生回路７２から入力された
基準電圧Ｖr12、又は第２基準電圧発生回路７３から入
力された基準電圧Ｖr48になるように、内部電源電圧in
t.Ｖccの電圧値を制御して出力する。内部電源降圧回路
７１は、モードレジスタ回路１９から出力されるバース
ト長を示す信号に応じて基準電圧Ｖr12及びＶr48の切り
換えを行う。
【００７１】図８は、内部電源降圧回路７１の回路例を
示した図である。なお、図８において、図３と同じもの
は同じ符号で示しており、ここではその説明を省略する
と共に、図３との相違点を説明する。図８における図３
との相違点は、図３のゲイン制御回路４８を廃止し、図
３の差動増幅回路４５に定電流源８１を追加したことか
ら、図３の差動増幅回路４５を差動増幅回路８２とし、
トランスミッションゲート８３及び８４からなる基準電
圧切換回路８５を追加したことにある。なお、上記差動
増幅回路８２は差動増幅回路部をなし、上記基準電圧切
換回路８５は基準電圧選択部をなす。
示した図である。なお、図８において、図３と同じもの
は同じ符号で示しており、ここではその説明を省略する
と共に、図３との相違点を説明する。図８における図３
との相違点は、図３のゲイン制御回路４８を廃止し、図
３の差動増幅回路４５に定電流源８１を追加したことか
ら、図３の差動増幅回路４５を差動増幅回路８２とし、
トランスミッションゲート８３及び８４からなる基準電
圧切換回路８５を追加したことにある。なお、上記差動
増幅回路８２は差動増幅回路部をなし、上記基準電圧切
換回路８５は基準電圧選択部をなす。
【００７２】図８において、内部電源降圧回路７１は、
差動増幅回路８２と、基準電圧切換回路８５と、出力回
路を形成するｐチャネル型ＭＯＳトランジスタ４９とか
らなる。差動増幅回路８２は、２つのｐチャネル型ＭＯ
Ｓトランジスタ４１，４２、２つのｎチャネル型ＭＯＳ
トランジスタ４３，４４及び定電流源８１で形成され、
ｎチャネル型ＭＯＳトランジスタ４３及び４４の各ソー
スの接続部と接地との間に、定電流源８１が接続され
る。また、基準電圧切換回路８５は、トランスミッショ
ンゲート８３及び８４で形成されており、トランスミッ
ションゲート８３及び８４の各出力は、ｎチャネル型Ｍ
ＯＳトランジスタ４４のゲートに接続される。更に、ト
ランスミッションゲート８３の入力は第１基準電圧発生
回路７２に接続され、トランスミッションゲート８４の
入力は第２基準電圧発生回路７３に接続される。
差動増幅回路８２と、基準電圧切換回路８５と、出力回
路を形成するｐチャネル型ＭＯＳトランジスタ４９とか
らなる。差動増幅回路８２は、２つのｐチャネル型ＭＯ
Ｓトランジスタ４１，４２、２つのｎチャネル型ＭＯＳ
トランジスタ４３，４４及び定電流源８１で形成され、
ｎチャネル型ＭＯＳトランジスタ４３及び４４の各ソー
スの接続部と接地との間に、定電流源８１が接続され
る。また、基準電圧切換回路８５は、トランスミッショ
ンゲート８３及び８４で形成されており、トランスミッ
ションゲート８３及び８４の各出力は、ｎチャネル型Ｍ
ＯＳトランジスタ４４のゲートに接続される。更に、ト
ランスミッションゲート８３の入力は第１基準電圧発生
回路７２に接続され、トランスミッションゲート８４の
入力は第２基準電圧発生回路７３に接続される。
【００７３】トランスミッションゲート８３を形成する
ｐチャネル型ＭＯＳトランジスタのゲート、及びトラン
スミッションゲート８４を形成するｎチャネル型ＭＯＳ
トランジスタのゲートは、モードレジスタ回路１９の非
反転出力ＭＡ1に接続され、トランスミッションゲート
８３を形成するｎチャネル型ＭＯＳトランジスタのゲー
ト、及びトランスミッションゲート８４を形成するｐチ
ャネル型ＭＯＳトランジスタのゲートは、モードレジス
タ回路１９の反転出力／ＭＡ1に接続される。
ｐチャネル型ＭＯＳトランジスタのゲート、及びトラン
スミッションゲート８４を形成するｎチャネル型ＭＯＳ
トランジスタのゲートは、モードレジスタ回路１９の非
反転出力ＭＡ1に接続され、トランスミッションゲート
８３を形成するｎチャネル型ＭＯＳトランジスタのゲー
ト、及びトランスミッションゲート８４を形成するｐチ
ャネル型ＭＯＳトランジスタのゲートは、モードレジス
タ回路１９の反転出力／ＭＡ1に接続される。
【００７４】上記のような構成において、トランスミッ
ションゲート８３の入力には、第１基準電圧発生回路７
２から入力された基準電圧Ｖr12が入力され、トランス
ミッションゲート８４の入力には、第２基準電圧発生回
路７３から入力された基準電圧Ｖr48が入力される。上
記基準電圧Ｖr12とＶr48は、Ｖr48＞Ｖr12という関係に
ある。バースト長が１又は２の場合、非反転出力ＭＡ1
は「Ｌ」レベルであると共に反転出力／ＭＡ1は「Ｈ」
レベルである。このことから、トランスミッションゲー
ト８３はオンして導通状態となり、トランスミッション
ゲート８４はオフして非導通状態となる。このため、ｎ
チャネル型ＭＯＳトランジスタ４４のゲートには基準電
圧Ｖr12が入力される。
ションゲート８３の入力には、第１基準電圧発生回路７
２から入力された基準電圧Ｖr12が入力され、トランス
ミッションゲート８４の入力には、第２基準電圧発生回
路７３から入力された基準電圧Ｖr48が入力される。上
記基準電圧Ｖr12とＶr48は、Ｖr48＞Ｖr12という関係に
ある。バースト長が１又は２の場合、非反転出力ＭＡ1
は「Ｌ」レベルであると共に反転出力／ＭＡ1は「Ｈ」
レベルである。このことから、トランスミッションゲー
ト８３はオンして導通状態となり、トランスミッション
ゲート８４はオフして非導通状態となる。このため、ｎ
チャネル型ＭＯＳトランジスタ４４のゲートには基準電
圧Ｖr12が入力される。
【００７５】一方、バースト長が４又は８の場合、非反
転出力ＭＡ1は「Ｈ」レベルであると共に反転出力／Ｍ
Ａ1は「Ｌ」レベルである。このことから、トランスミ
ッションゲート８３はオフして非導通状態となり、トラ
ンスミッションゲート８４はオンして導通状態となる。
このため、ｎチャネル型ＭＯＳトランジスタ４４のゲー
トには基準電圧Ｖr48が入力される。上記のようにＶr48
＞Ｖr12という関係から、バースト長１又は２のときよ
りもバースト長４又は８のときの方が、ｎチャネル型Ｍ
ＯＳトランジスタ４４のゲートに入力される電圧が高
く、すなわち、差動増幅回路８２の基準電圧が高くなる
ことから、内部電源降圧回路７１から出力される内部電
源電圧int.Ｖccが高くなり、バースト長が長いときにお
きる内部電源電圧int.Ｖccの低下を補償することができ
る。
転出力ＭＡ1は「Ｈ」レベルであると共に反転出力／Ｍ
Ａ1は「Ｌ」レベルである。このことから、トランスミ
ッションゲート８３はオフして非導通状態となり、トラ
ンスミッションゲート８４はオンして導通状態となる。
このため、ｎチャネル型ＭＯＳトランジスタ４４のゲー
トには基準電圧Ｖr48が入力される。上記のようにＶr48
＞Ｖr12という関係から、バースト長１又は２のときよ
りもバースト長４又は８のときの方が、ｎチャネル型Ｍ
ＯＳトランジスタ４４のゲートに入力される電圧が高
く、すなわち、差動増幅回路８２の基準電圧が高くなる
ことから、内部電源降圧回路７１から出力される内部電
源電圧int.Ｖccが高くなり、バースト長が長いときにお
きる内部電源電圧int.Ｖccの低下を補償することができ
る。
【００７６】このように、本発明の実施の形態３におけ
る半導体集積回路は、バースト長に応じて内部電源降圧
回路７１から出力される内部電源電圧int.Ｖccの電圧を
変えることができる。すなわち、バースト長１又は２の
ときよりもバースト長４又は８のときにおける、内部電
源降圧回路７１から出力される内部電源電圧int.Ｖccの
電圧を高くして、バースト長が長いときに起きる内部電
源電圧int.Ｖccの低下を補償するようにした。このた
め、バースト長が長い場合に起きる内部電源電圧int.Ｖ
ccの低下を防ぐことができる。
る半導体集積回路は、バースト長に応じて内部電源降圧
回路７１から出力される内部電源電圧int.Ｖccの電圧を
変えることができる。すなわち、バースト長１又は２の
ときよりもバースト長４又は８のときにおける、内部電
源降圧回路７１から出力される内部電源電圧int.Ｖccの
電圧を高くして、バースト長が長いときに起きる内部電
源電圧int.Ｖccの低下を補償するようにした。このた
め、バースト長が長い場合に起きる内部電源電圧int.Ｖ
ccの低下を防ぐことができる。
【００７７】実施の形態４．上記実施の形態１から実施
の形態３においては、内部電源降圧回路における出力回
路をなすｐチャネル型ＭＯＳトランジスタは１つであっ
たが、内部電源降圧回路の出力回路を複数のｐチャネル
型ＭＯＳトランジスタで形成し、バースト長に応じて出
力回路をなすｐチャネル型ＭＯＳトランジスタのオンさ
せる数を変えることによって、内部電源降圧回路におけ
る出力電流供給能力を変えるようにしても良く、このよ
うにしたものを本発明の実施の形態４とする。
の形態３においては、内部電源降圧回路における出力回
路をなすｐチャネル型ＭＯＳトランジスタは１つであっ
たが、内部電源降圧回路の出力回路を複数のｐチャネル
型ＭＯＳトランジスタで形成し、バースト長に応じて出
力回路をなすｐチャネル型ＭＯＳトランジスタのオンさ
せる数を変えることによって、内部電源降圧回路におけ
る出力電流供給能力を変えるようにしても良く、このよ
うにしたものを本発明の実施の形態４とする。
【００７８】図９は、本発明の実施の形態４における半
導体集積回路の例を示した概略のブロック図であり、バ
ーストモードで動作する６４Ｍbit×８のシンクロナス
ＤＲＡＭを例にして示している。なお、図９において、
上記図１と同じものは同じ符号で示しており、ここでは
その説明を省略すると共に、図１との相違点のみ説明す
る。また、図９で示したＳＤＲＡＭは、バースト長１、
２、４、８と変えることができるものとする。
導体集積回路の例を示した概略のブロック図であり、バ
ーストモードで動作する６４Ｍbit×８のシンクロナス
ＤＲＡＭを例にして示している。なお、図９において、
上記図１と同じものは同じ符号で示しており、ここでは
その説明を省略すると共に、図１との相違点のみ説明す
る。また、図９で示したＳＤＲＡＭは、バースト長１、
２、４、８と変えることができるものとする。
【００７９】図９における図１との相違点は、図１の内
部電源降圧回路２における回路構成を変えることによっ
て内部電源降圧回路９１としたことにあり、図１の内部
電源回路１０が、内部電源降圧回路９１、基板電圧発生
回路３、昇圧電圧発生回路４及び基準電圧発生回路５を
有することから、図１の内部電源回路１０を内部電源回
路９２とし、これらに伴って、図１のＳＤＲＡＭ１をＳ
ＤＲＡＭ９５としたことにある。なお、上記内部電源降
圧回路９１は内部電源降圧部をなす。
部電源降圧回路２における回路構成を変えることによっ
て内部電源降圧回路９１としたことにあり、図１の内部
電源回路１０が、内部電源降圧回路９１、基板電圧発生
回路３、昇圧電圧発生回路４及び基準電圧発生回路５を
有することから、図１の内部電源回路１０を内部電源回
路９２とし、これらに伴って、図１のＳＤＲＡＭ１をＳ
ＤＲＡＭ９５としたことにある。なお、上記内部電源降
圧回路９１は内部電源降圧部をなす。
【００８０】図９において、ＳＤＲＡＭ９５は、内部電
源降圧回路９１、基板電圧発生回路３、昇圧電圧発生回
路４、及び基準電圧Ｖrefを生成して出力する基準電圧
発生回路５を有する内部電源回路９２を備えている。更
に、ＳＤＲＡＭ９５は、アドレスバッファ回路１１と、
制御信号バッファ回路１２と、クロックバッファ回路１
３と、４つのメモリアレイバンク１４，１５，１６，１
７と、データの入出力を行う入出力バッファ回路１８
と、モードレジスタ回路１９を有し各メモリアレイバン
ク１４〜１７及び入出力バッファ回路１８の制御を行う
制御回路２０とを備えている。
源降圧回路９１、基板電圧発生回路３、昇圧電圧発生回
路４、及び基準電圧Ｖrefを生成して出力する基準電圧
発生回路５を有する内部電源回路９２を備えている。更
に、ＳＤＲＡＭ９５は、アドレスバッファ回路１１と、
制御信号バッファ回路１２と、クロックバッファ回路１
３と、４つのメモリアレイバンク１４，１５，１６，１
７と、データの入出力を行う入出力バッファ回路１８
と、モードレジスタ回路１９を有し各メモリアレイバン
ク１４〜１７及び入出力バッファ回路１８の制御を行う
制御回路２０とを備えている。
【００８１】上記内部電源回路９２は、外部から電源が
供給される電源端子Ｖccに接続され、上記基準電圧発生
回路５は内部電源降圧回路９１に接続され、内部電源降
圧回路９１は、ＳＤＲＡＭ９５の各内部回路に接続され
るがその接続は省略する。また、上記基板電圧発生回路
３は、ＳＤＲＡＭ９５が形成された半導体基板に接続さ
れるがその接続は省略する。上記モードレジスタ回路１
９は、内部電源降圧回路９１に接続される。
供給される電源端子Ｖccに接続され、上記基準電圧発生
回路５は内部電源降圧回路９１に接続され、内部電源降
圧回路９１は、ＳＤＲＡＭ９５の各内部回路に接続され
るがその接続は省略する。また、上記基板電圧発生回路
３は、ＳＤＲＡＭ９５が形成された半導体基板に接続さ
れるがその接続は省略する。上記モードレジスタ回路１
９は、内部電源降圧回路９１に接続される。
【００８２】上記内部電源降圧回路９１は、電源端子Ｖ
ccから供給される外部からの電源電圧を降圧して内部電
源電圧int.Ｖccを生成し、ＳＤＲＡＭ９５の各内部回路
に供給するものであり、基準電圧発生回路５から入力さ
れる基準電圧Ｖrefによって、内部電源電圧int.Ｖccの
電圧値が決まる。すなわち、内部電源降圧回路９１は、
基準電圧発生回路５から入力された基準電圧Ｖrefにな
るように、内部電源電圧int.Ｖccの電圧値を制御して出
力する。また、上記内部電源降圧回路９１は、モードレ
ジスタ回路１９から出力されるバースト長を示す信号に
応じて電流供給能力を切り換える。
ccから供給される外部からの電源電圧を降圧して内部電
源電圧int.Ｖccを生成し、ＳＤＲＡＭ９５の各内部回路
に供給するものであり、基準電圧発生回路５から入力さ
れる基準電圧Ｖrefによって、内部電源電圧int.Ｖccの
電圧値が決まる。すなわち、内部電源降圧回路９１は、
基準電圧発生回路５から入力された基準電圧Ｖrefにな
るように、内部電源電圧int.Ｖccの電圧値を制御して出
力する。また、上記内部電源降圧回路９１は、モードレ
ジスタ回路１９から出力されるバースト長を示す信号に
応じて電流供給能力を切り換える。
【００８３】図１０は、内部電源降圧回路９１の回路例
を示した図である。なお、図１０において、図３と同じ
ものは同じ符号で示しており、ここではその説明を省略
すると共に、図３との相違点を説明する。図１０におけ
る図３との相違点は、図３のゲイン制御回路４８を廃止
し、図３の差動増幅回路４５に定電流源１０１を追加し
たことから、図３の差動増幅回路４５を差動増幅回路１
０２とし、２つのｐチャネル型ＭＯＳトランジスタ１０
３，１０４、及びトランスミッションゲート１０５を追
加し、ｐチャネル型ＭＯＳトランジスタ４９，１０３，
１０４及びトランスミッションゲート１０５で出力回路
１０６を形成したことにある。なお、上記差動増幅回路
１０２は差動増幅回路部をなし、上記出力回路１０６は
出力回路部をなす。
を示した図である。なお、図１０において、図３と同じ
ものは同じ符号で示しており、ここではその説明を省略
すると共に、図３との相違点を説明する。図１０におけ
る図３との相違点は、図３のゲイン制御回路４８を廃止
し、図３の差動増幅回路４５に定電流源１０１を追加し
たことから、図３の差動増幅回路４５を差動増幅回路１
０２とし、２つのｐチャネル型ＭＯＳトランジスタ１０
３，１０４、及びトランスミッションゲート１０５を追
加し、ｐチャネル型ＭＯＳトランジスタ４９，１０３，
１０４及びトランスミッションゲート１０５で出力回路
１０６を形成したことにある。なお、上記差動増幅回路
１０２は差動増幅回路部をなし、上記出力回路１０６は
出力回路部をなす。
【００８４】図１０において、内部電源降圧回路９１
は、差動増幅回路１０２と、出力回路１０６とからな
る。差動増幅回路１０２は、２つのｐチャネル型ＭＯＳ
トランジスタ４１，４２、２つのｎチャネル型ＭＯＳト
ランジスタ４３，４４及び定電流源１０１で形成され、
ｎチャネル型ＭＯＳトランジスタ４３及び４４の各ソー
スの接続部と接地との間に、定電流源１０１が接続され
る。また、出力回路１０６は、ｐチャネル型ＭＯＳトラ
ンジスタ４９，１０３，１０４及びトランスミッション
ゲート１０５で形成されている。
は、差動増幅回路１０２と、出力回路１０６とからな
る。差動増幅回路１０２は、２つのｐチャネル型ＭＯＳ
トランジスタ４１，４２、２つのｎチャネル型ＭＯＳト
ランジスタ４３，４４及び定電流源１０１で形成され、
ｎチャネル型ＭＯＳトランジスタ４３及び４４の各ソー
スの接続部と接地との間に、定電流源１０１が接続され
る。また、出力回路１０６は、ｐチャネル型ＭＯＳトラ
ンジスタ４９，１０３，１０４及びトランスミッション
ゲート１０５で形成されている。
【００８５】ｐチャネル型ＭＯＳトランジスタ４９のゲ
ートは、トランスミッションゲート１０５の入力に接続
され、トランスミッションゲート１０５の出力はｐチャ
ネル型ＭＯＳトランジスタ１０３のゲートに接続される
と共に、該接続部にｐチャネル型ＭＯＳトランジスタ１
０４のドレインが接続される。ｐチャネル型ＭＯＳトラ
ンジスタ１０３及び１０４の各ソースはそれぞれ電源端
子Ｖccに接続され、ｐチャネル型ＭＯＳトランジスタ１
０３のドレインは、ｐチャネル型ＭＯＳトランジスタ４
９のドレインに接続され、該接続部が内部電源降圧回路
９１の出力をなす。
ートは、トランスミッションゲート１０５の入力に接続
され、トランスミッションゲート１０５の出力はｐチャ
ネル型ＭＯＳトランジスタ１０３のゲートに接続される
と共に、該接続部にｐチャネル型ＭＯＳトランジスタ１
０４のドレインが接続される。ｐチャネル型ＭＯＳトラ
ンジスタ１０３及び１０４の各ソースはそれぞれ電源端
子Ｖccに接続され、ｐチャネル型ＭＯＳトランジスタ１
０３のドレインは、ｐチャネル型ＭＯＳトランジスタ４
９のドレインに接続され、該接続部が内部電源降圧回路
９１の出力をなす。
【００８６】トランスミッションゲート１０５を形成す
るｎチャネル型ＭＯＳトランジスタのゲート、及びｐチ
ャネル型ＭＯＳトランジスタ１０４のゲートは、モード
レジスタ回路１９の非反転出力ＭＡ1にそれぞれ接続さ
れ、トランスミッションゲート１０５を形成するｐチャ
ネル型ＭＯＳトランジスタのゲートは、モードレジスタ
回路１９の反転出力／ＭＡ1に接続される。
るｎチャネル型ＭＯＳトランジスタのゲート、及びｐチ
ャネル型ＭＯＳトランジスタ１０４のゲートは、モード
レジスタ回路１９の非反転出力ＭＡ1にそれぞれ接続さ
れ、トランスミッションゲート１０５を形成するｐチャ
ネル型ＭＯＳトランジスタのゲートは、モードレジスタ
回路１９の反転出力／ＭＡ1に接続される。
【００８７】上記のような構成において、バースト長が
１又は２の場合、非反転出力ＭＡ1は「Ｌ」レベルであ
ると共に反転出力／ＭＡ1は「Ｈ」レベルである。この
ことから、トランスミッションゲート１０５はオフして
非導通状態となり、ｐチャネル型ＭＯＳトランジスタ１
０４はオンして、ｐチャネル型ＭＯＳトランジスタ１０
３のゲートを「Ｈ」レベルにすることから、ｐチャネル
型ＭＯＳトランジスタ１０３はオフして非導通状態とな
る。このため、内部電源降圧回路９１の出力は、ｐチャ
ネル型ＭＯＳトランジスタ４９のみから出力電流を供給
する。
１又は２の場合、非反転出力ＭＡ1は「Ｌ」レベルであ
ると共に反転出力／ＭＡ1は「Ｈ」レベルである。この
ことから、トランスミッションゲート１０５はオフして
非導通状態となり、ｐチャネル型ＭＯＳトランジスタ１
０４はオンして、ｐチャネル型ＭＯＳトランジスタ１０
３のゲートを「Ｈ」レベルにすることから、ｐチャネル
型ＭＯＳトランジスタ１０３はオフして非導通状態とな
る。このため、内部電源降圧回路９１の出力は、ｐチャ
ネル型ＭＯＳトランジスタ４９のみから出力電流を供給
する。
【００８８】一方、バースト長が４又は８の場合、非反
転出力ＭＡ1は「Ｈ」レベルであると共に反転出力／Ｍ
Ａ1は「Ｌ」レベルである。このことから、トランスミ
ッションゲート１０５はオンして導通状態となると共
に、ｐチャネル型ＭＯＳトランジスタ１０４はオフして
非導通状態となる。このため、ｐチャネル型ＭＯＳトラ
ンジスタ４９及び１０３の各ゲートは接続状態となり、
内部電源降圧回路９１の出力は、ｐチャネル型ＭＯＳト
ランジスタ４９及び１０３の両方から出力電流を供給で
き、内部電源降圧回路９１は、上記バースト長１又は２
の場合よりも出力電流の電流供給能力を大きくすること
ができる。
転出力ＭＡ1は「Ｈ」レベルであると共に反転出力／Ｍ
Ａ1は「Ｌ」レベルである。このことから、トランスミ
ッションゲート１０５はオンして導通状態となると共
に、ｐチャネル型ＭＯＳトランジスタ１０４はオフして
非導通状態となる。このため、ｐチャネル型ＭＯＳトラ
ンジスタ４９及び１０３の各ゲートは接続状態となり、
内部電源降圧回路９１の出力は、ｐチャネル型ＭＯＳト
ランジスタ４９及び１０３の両方から出力電流を供給で
き、内部電源降圧回路９１は、上記バースト長１又は２
の場合よりも出力電流の電流供給能力を大きくすること
ができる。
【００８９】このように、本発明の実施の形態４におけ
る半導体集積回路は、バースト長に応じて内部電源降圧
回路９１から出力される電流の電流供給能力を変えるこ
とができる。すなわち、バースト長１又は２の場合、内
部電源降圧回路９１から出力される電流の電流供給能力
を小さくし、バースト長４又は８の場合、内部電源降圧
回路９１から出力される電流の電流供給能力を大きくす
ることができる。このことから、バースト長が長い場合
に起きる内部電源電圧int.Ｖccの低下を防ぐことができ
ると共に、バースト長が短い場合には、内部電源降圧回
路９１からの出力電流を減少させることができ、ＳＤＲ
ＡＭにおける消費電流の低下を図ることができる。
る半導体集積回路は、バースト長に応じて内部電源降圧
回路９１から出力される電流の電流供給能力を変えるこ
とができる。すなわち、バースト長１又は２の場合、内
部電源降圧回路９１から出力される電流の電流供給能力
を小さくし、バースト長４又は８の場合、内部電源降圧
回路９１から出力される電流の電流供給能力を大きくす
ることができる。このことから、バースト長が長い場合
に起きる内部電源電圧int.Ｖccの低下を防ぐことができ
ると共に、バースト長が短い場合には、内部電源降圧回
路９１からの出力電流を減少させることができ、ＳＤＲ
ＡＭにおける消費電流の低下を図ることができる。
【００９０】実施の形態５．上記実施の形態１から実施
の形態４においては、バースト長に応じて内部電源降圧
回路の出力制御を行ったが、バースト長に応じて基板電
圧発生回路の出力制御を行うようにしたものを本発明の
実施の形態５とする。
の形態４においては、バースト長に応じて内部電源降圧
回路の出力制御を行ったが、バースト長に応じて基板電
圧発生回路の出力制御を行うようにしたものを本発明の
実施の形態５とする。
【００９１】図１１は、本発明の実施の形態５における
半導体集積回路の例を示した概略のブロック図であり、
バーストモードで動作する６４Ｍbit×８のシンクロナ
スＤＲＡＭを例にして示している。なお、図１１におい
て、上記図１と同じものは同じ符号で示しており、ここ
ではその説明を省略すると共に、図１との相違点のみ説
明する。また、図１１で示したＳＤＲＡＭは、バースト
長１、２、４、８と変えることができるものとする。
半導体集積回路の例を示した概略のブロック図であり、
バーストモードで動作する６４Ｍbit×８のシンクロナ
スＤＲＡＭを例にして示している。なお、図１１におい
て、上記図１と同じものは同じ符号で示しており、ここ
ではその説明を省略すると共に、図１との相違点のみ説
明する。また、図１１で示したＳＤＲＡＭは、バースト
長１、２、４、８と変えることができるものとする。
【００９２】図１１における図１との相違点は、図１の
基板電圧発生回路３における回路構成を変えることによ
って基板電圧発生回路１１１とすると共に、第１電圧発
生回路１１２及び第２電圧発生回路１１３を追加したこ
とにあり、図１の内部電源回路１０が、内部電源降圧回
路２、基板電圧発生回路１１１、昇圧電圧発生回路４、
基準電圧発生回路５、第１電圧発生回路１１２及び第２
電圧発生回路１１３を有することから、図１の内部電源
回路１０を内部電源回路１１４とし、これらに伴って、
図１のＳＤＲＡＭ１をＳＤＲＡＭ１１５としたことにあ
る。なお、上記基板電圧発生回路１１１、第１電圧発生
回路１１２及び第２電圧発生回路１１３は基板電圧発生
部をなす。
基板電圧発生回路３における回路構成を変えることによ
って基板電圧発生回路１１１とすると共に、第１電圧発
生回路１１２及び第２電圧発生回路１１３を追加したこ
とにあり、図１の内部電源回路１０が、内部電源降圧回
路２、基板電圧発生回路１１１、昇圧電圧発生回路４、
基準電圧発生回路５、第１電圧発生回路１１２及び第２
電圧発生回路１１３を有することから、図１の内部電源
回路１０を内部電源回路１１４とし、これらに伴って、
図１のＳＤＲＡＭ１をＳＤＲＡＭ１１５としたことにあ
る。なお、上記基板電圧発生回路１１１、第１電圧発生
回路１１２及び第２電圧発生回路１１３は基板電圧発生
部をなす。
【００９３】図１１において、ＳＤＲＡＭ１１５は、内
部電源降圧回路２、基板電圧発生回路１１１、昇圧電圧
発生回路４、基準電圧発生回路５、所定の電圧Ｖb12を
生成して出力する第１電圧発生回路１１２、及び所定の
電圧Ｖb48を生成して出力する第２電圧発生回路１１３
を有する内部電源回路１１４を備えている。更に、ＳＤ
ＲＡＭ１１５は、アドレスバッファ回路１１と、制御信
号バッファ回路１２と、クロックバッファ回路１３と、
４つのメモリアレイバンク１４，１５，１６，１７と、
データの入出力を行う入出力バッファ回路１８と、モー
ドレジスタ回路１９を有し各メモリアレイバンク１４〜
１７及び入出力バッファ回路１８の制御を行う制御回路
２０とを備えている。
部電源降圧回路２、基板電圧発生回路１１１、昇圧電圧
発生回路４、基準電圧発生回路５、所定の電圧Ｖb12を
生成して出力する第１電圧発生回路１１２、及び所定の
電圧Ｖb48を生成して出力する第２電圧発生回路１１３
を有する内部電源回路１１４を備えている。更に、ＳＤ
ＲＡＭ１１５は、アドレスバッファ回路１１と、制御信
号バッファ回路１２と、クロックバッファ回路１３と、
４つのメモリアレイバンク１４，１５，１６，１７と、
データの入出力を行う入出力バッファ回路１８と、モー
ドレジスタ回路１９を有し各メモリアレイバンク１４〜
１７及び入出力バッファ回路１８の制御を行う制御回路
２０とを備えている。
【００９４】上記内部電源回路１１４は、外部から電源
が供給される電源端子Ｖccに接続され、上記基準電圧発
生回路５は内部電源降圧回路２に接続され、内部電源降
圧回路２は、ＳＤＲＡＭ１１５の各内部回路に接続され
るがその接続は省略する。また、上記第１電圧発生回路
１１２及び第２電圧発生回路１１３はそれぞれ基板電圧
発生回路１１１に接続され、基板電圧発生回路１１１
は、ＳＤＲＡＭ１１５が形成された半導体基板に接続さ
れるがその接続は省略する。また、モードレジスタ回路
１９は、内部電源降圧回路２及び基板電圧発生回路１１
１にそれぞれ接続される。
が供給される電源端子Ｖccに接続され、上記基準電圧発
生回路５は内部電源降圧回路２に接続され、内部電源降
圧回路２は、ＳＤＲＡＭ１１５の各内部回路に接続され
るがその接続は省略する。また、上記第１電圧発生回路
１１２及び第２電圧発生回路１１３はそれぞれ基板電圧
発生回路１１１に接続され、基板電圧発生回路１１１
は、ＳＤＲＡＭ１１５が形成された半導体基板に接続さ
れるがその接続は省略する。また、モードレジスタ回路
１９は、内部電源降圧回路２及び基板電圧発生回路１１
１にそれぞれ接続される。
【００９５】上記内部電源降圧回路２は、電源端子Ｖcc
から供給される外部からの電源電圧を降圧して内部電源
電圧int.Ｖccを生成し、ＳＤＲＡＭ１１５の各内部回路
に供給するものである。基板電圧発生回路１１１は、半
導体基板のバイアス電圧を生成して出力し、半導体基板
に負の基板電圧Ｖbbを印加するものである。
から供給される外部からの電源電圧を降圧して内部電源
電圧int.Ｖccを生成し、ＳＤＲＡＭ１１５の各内部回路
に供給するものである。基板電圧発生回路１１１は、半
導体基板のバイアス電圧を生成して出力し、半導体基板
に負の基板電圧Ｖbbを印加するものである。
【００９６】図１２は、基板電圧発生回路１１１の回路
例を示した図である。図１２において、基板電圧発生回
路１１１は、３つのｐチャネル型ＭＯＳトランジスタ１
２１，１２２，１２３、２つのｎチャネル型ＭＯＳトラ
ンジスタ１２４，１２５、及び２つのトランスミッショ
ンゲート１２６，１２７で形成された基板電圧検出回路
１２８と、チャージポンプ回路１２９とからなる。な
お、基板電圧検出回路１２８は基板電圧検出部をなし、
チャージポンプ回路１２９はチャージポンプ回路部をな
す。
例を示した図である。図１２において、基板電圧発生回
路１１１は、３つのｐチャネル型ＭＯＳトランジスタ１
２１，１２２，１２３、２つのｎチャネル型ＭＯＳトラ
ンジスタ１２４，１２５、及び２つのトランスミッショ
ンゲート１２６，１２７で形成された基板電圧検出回路
１２８と、チャージポンプ回路１２９とからなる。な
お、基板電圧検出回路１２８は基板電圧検出部をなし、
チャージポンプ回路１２９はチャージポンプ回路部をな
す。
【００９７】基板電圧検出回路１２８において、ｐチャ
ネル型ＭＯＳトランジスタ１２１及び１２２の各ゲート
は接続され、該接続部はｐチャネル型ＭＯＳトランジス
タ１２１のドレインに接続される。また、ｐチャネル型
ＭＯＳトランジスタ１２１及び１２２の各ソースはそれ
ぞれ電源端子Ｖccに接続される。更に、ｐチャネル型Ｍ
ＯＳトランジスタ１２１のドレインはｎチャネル型ＭＯ
Ｓトランジスタ１２４のドレインに接続される。ｐチャ
ネル型ＭＯＳトランジスタ１２２のドレインはｎチャネ
ル型ＭＯＳトランジスタ１２５のドレインに接続され、
該接続部は、基板電圧検出回路１２８の出力をなし、チ
ャ−ジポンプ回路１２９の入力に接続される。チャージ
ポンプ回路１２９の出力は、基板電圧発生回路１１１の
出力をなし、チャージポンプ回路１２９の出力から基板
電圧Ｖbbが出力される。
ネル型ＭＯＳトランジスタ１２１及び１２２の各ゲート
は接続され、該接続部はｐチャネル型ＭＯＳトランジス
タ１２１のドレインに接続される。また、ｐチャネル型
ＭＯＳトランジスタ１２１及び１２２の各ソースはそれ
ぞれ電源端子Ｖccに接続される。更に、ｐチャネル型Ｍ
ＯＳトランジスタ１２１のドレインはｎチャネル型ＭＯ
Ｓトランジスタ１２４のドレインに接続される。ｐチャ
ネル型ＭＯＳトランジスタ１２２のドレインはｎチャネ
ル型ＭＯＳトランジスタ１２５のドレインに接続され、
該接続部は、基板電圧検出回路１２８の出力をなし、チ
ャ−ジポンプ回路１２９の入力に接続される。チャージ
ポンプ回路１２９の出力は、基板電圧発生回路１１１の
出力をなし、チャージポンプ回路１２９の出力から基板
電圧Ｖbbが出力される。
【００９８】ｎチャネル型ＭＯＳトランジスタ１２４の
ソースは接地され、ｎチャネル型ＭＯＳトランジスタ１
２５のソースは、ｐチャネル型ＭＯＳトランジスタ１２
３のソースに接続される。ｐチャネル型ＭＯＳトランジ
スタ１２３のゲートはｐチャネル型ＭＯＳトランジスタ
１２３のドレインに接続され、該接続部には基板電圧Ｖ
bbが入力される。ｎチャネル型ＭＯＳトランジスタ１２
４及び１２５の各ゲートは接続され、該接続部には、ト
ランスミッションゲート１２６及び１２７の各出力がそ
れぞれ接続される。
ソースは接地され、ｎチャネル型ＭＯＳトランジスタ１
２５のソースは、ｐチャネル型ＭＯＳトランジスタ１２
３のソースに接続される。ｐチャネル型ＭＯＳトランジ
スタ１２３のゲートはｐチャネル型ＭＯＳトランジスタ
１２３のドレインに接続され、該接続部には基板電圧Ｖ
bbが入力される。ｎチャネル型ＭＯＳトランジスタ１２
４及び１２５の各ゲートは接続され、該接続部には、ト
ランスミッションゲート１２６及び１２７の各出力がそ
れぞれ接続される。
【００９９】トランスミッションゲート１２６の入力は
第１電圧発生回路１１２に接続され、トランスミッショ
ンゲート１２７の入力は第２電圧発生回路１１３に接続
される。トランスミッションゲート１２６を形成するｐ
チャネル型ＭＯＳトランジスタのゲート、及びトランス
ミッションゲート１２７を形成するｎチャネル型ＭＯＳ
トランジスタのゲートは、モードレジスタ回路１９の非
反転出力ＭＡ1にそれぞれ接続され、トランスミッショ
ンゲート１２６を形成するｎチャネル型ＭＯＳトランジ
スタのゲート、及びトランスミッションゲート１２７を
形成するｐチャネル型ＭＯＳトランジスタのゲートは、
モードレジスタ回路１９の反転出力／ＭＡ1にそれぞれ
接続される。
第１電圧発生回路１１２に接続され、トランスミッショ
ンゲート１２７の入力は第２電圧発生回路１１３に接続
される。トランスミッションゲート１２６を形成するｐ
チャネル型ＭＯＳトランジスタのゲート、及びトランス
ミッションゲート１２７を形成するｎチャネル型ＭＯＳ
トランジスタのゲートは、モードレジスタ回路１９の非
反転出力ＭＡ1にそれぞれ接続され、トランスミッショ
ンゲート１２６を形成するｎチャネル型ＭＯＳトランジ
スタのゲート、及びトランスミッションゲート１２７を
形成するｐチャネル型ＭＯＳトランジスタのゲートは、
モードレジスタ回路１９の反転出力／ＭＡ1にそれぞれ
接続される。
【０１００】上記のような構成において、トランスミッ
ションゲート１２６の入力には、第１電圧発生回路１１
２から入力された所定の電圧Ｖb12が入力され、トラン
スミッションゲート１２７の入力には、第２電圧発生回
路１１３から入力された所定の電圧Ｖb48が入力され
る。上記所定の電圧Ｖb12とＶb48は、Ｖb48＞Ｖb12とい
う関係にある。バースト長が１又は２の場合、非反転出
力ＭＡ1は「Ｌ」レベルであると共に反転出力／ＭＡ1は
「Ｈ」レベルである。このことから、トランスミッショ
ンゲート１２６はオンして導通状態となり、トランスミ
ッションゲート１２７はオフして非導通状態となる。こ
のため、ｎチャネル型ＭＯＳトランジスタ１２４及び１
２５の各ゲートにはそれぞれ所定の電圧Ｖb12が入力さ
れる。
ションゲート１２６の入力には、第１電圧発生回路１１
２から入力された所定の電圧Ｖb12が入力され、トラン
スミッションゲート１２７の入力には、第２電圧発生回
路１１３から入力された所定の電圧Ｖb48が入力され
る。上記所定の電圧Ｖb12とＶb48は、Ｖb48＞Ｖb12とい
う関係にある。バースト長が１又は２の場合、非反転出
力ＭＡ1は「Ｌ」レベルであると共に反転出力／ＭＡ1は
「Ｈ」レベルである。このことから、トランスミッショ
ンゲート１２６はオンして導通状態となり、トランスミ
ッションゲート１２７はオフして非導通状態となる。こ
のため、ｎチャネル型ＭＯＳトランジスタ１２４及び１
２５の各ゲートにはそれぞれ所定の電圧Ｖb12が入力さ
れる。
【０１０１】一方、バースト長が４又は８の場合、非反
転出力ＭＡ1は「Ｈ」レベルであると共に反転出力／Ｍ
Ａ1は「Ｌ」レベルである。このことから、トランスミ
ッションゲート１２６はオフして非導通状態となり、ト
ランスミッションゲート１２７はオンして導通状態とな
る。このため、ｎチャネル型ＭＯＳトランジスタ１２４
及び１２５の各ゲートには所定の電圧Ｖb48がそれぞれ
入力される。
転出力ＭＡ1は「Ｈ」レベルであると共に反転出力／Ｍ
Ａ1は「Ｌ」レベルである。このことから、トランスミ
ッションゲート１２６はオフして非導通状態となり、ト
ランスミッションゲート１２７はオンして導通状態とな
る。このため、ｎチャネル型ＭＯＳトランジスタ１２４
及び１２５の各ゲートには所定の電圧Ｖb48がそれぞれ
入力される。
【０１０２】ｎチャネル型ＭＯＳトランジスタ１２４及
び１２５は、基板電圧検出回路１２８の電流源を形成し
ている。上記のようにＶb48＞Ｖb12という関係から、バ
ースト長１又は２のときよりもバースト長４又は８のと
きの方が、ｎチャネル型ＭＯＳトランジスタ１２４及び
１２５の各ゲートにそれぞれ入力される電圧が高く、す
なわち、ｎチャネル型ＭＯＳトランジスタ１２４及び１
２５に流れる電流が大きくなり、ｐチャネル型ＭＯＳト
ランジスタ１２１及び１２２の各ゲート電圧が低くなっ
てｐチャネル型ＭＯＳトランジスタ１２２のドレイン電
流が大きくなる。
び１２５は、基板電圧検出回路１２８の電流源を形成し
ている。上記のようにＶb48＞Ｖb12という関係から、バ
ースト長１又は２のときよりもバースト長４又は８のと
きの方が、ｎチャネル型ＭＯＳトランジスタ１２４及び
１２５の各ゲートにそれぞれ入力される電圧が高く、す
なわち、ｎチャネル型ＭＯＳトランジスタ１２４及び１
２５に流れる電流が大きくなり、ｐチャネル型ＭＯＳト
ランジスタ１２１及び１２２の各ゲート電圧が低くなっ
てｐチャネル型ＭＯＳトランジスタ１２２のドレイン電
流が大きくなる。
【０１０３】上記基板電圧検出回路１２８の出力は、基
板電圧Ｖbbが上昇すると、ｐチャネル型ＭＯＳトランジ
スタ１２３がオフして非導通状態となることから、
「Ｌ」レベルから「Ｈ」レベルとなり、チャージポンプ
回路１２９の入力が「Ｌ」レベルから「Ｈ」レベルにな
る。ここで、基板電圧検出回路１２８の出力が「Ｌ」レ
ベルから「Ｈ」レベルに遷移する時間は、ｐチャネル型
ＭＯＳトランジスタ１２２から流れる電流が大きいほど
短くなる。すなわち、バースト長１又は２のときよりも
バースト長４又は８のときの方が、基板電圧Ｖbbの上昇
によってｐチャネル型ＭＯＳトランジスタ１２３がオフ
して非導通状態となってから、短時間で基板電圧検出回
路１２８の出力が「Ｌ」レベルから「Ｈ」レベルにな
り、基板電圧検出回路１２８の応答性が良くなる。
板電圧Ｖbbが上昇すると、ｐチャネル型ＭＯＳトランジ
スタ１２３がオフして非導通状態となることから、
「Ｌ」レベルから「Ｈ」レベルとなり、チャージポンプ
回路１２９の入力が「Ｌ」レベルから「Ｈ」レベルにな
る。ここで、基板電圧検出回路１２８の出力が「Ｌ」レ
ベルから「Ｈ」レベルに遷移する時間は、ｐチャネル型
ＭＯＳトランジスタ１２２から流れる電流が大きいほど
短くなる。すなわち、バースト長１又は２のときよりも
バースト長４又は８のときの方が、基板電圧Ｖbbの上昇
によってｐチャネル型ＭＯＳトランジスタ１２３がオフ
して非導通状態となってから、短時間で基板電圧検出回
路１２８の出力が「Ｌ」レベルから「Ｈ」レベルにな
り、基板電圧検出回路１２８の応答性が良くなる。
【０１０４】上記チャージポンプ回路１２９は、基板電
圧Ｖbbが上昇して、基板電圧検出回路１２８の出力が
「Ｌ」レベルから「Ｈ」レベルになると基板電圧Ｖbbを
低下させ、基板電圧Ｖbbが低下してｐチャネル型ＭＯＳ
トランジスタ１２３がオンし、基板電圧検出回路１２８
の出力が「Ｌ」レベルになると動作を停止する。
圧Ｖbbが上昇して、基板電圧検出回路１２８の出力が
「Ｌ」レベルから「Ｈ」レベルになると基板電圧Ｖbbを
低下させ、基板電圧Ｖbbが低下してｐチャネル型ＭＯＳ
トランジスタ１２３がオンし、基板電圧検出回路１２８
の出力が「Ｌ」レベルになると動作を停止する。
【０１０５】なお、本実施の形態５においては、上記実
施の形態１における基板電圧発生回路３をバースト長に
応じて基板電圧検出回路の応答性を変えるようにした
が、本発明はこれに限定するものではなく、上記実施の
形態２から実施の形態４における基板電圧発生回路３を
上記基板電圧発生回路１１１に置き換えると共に、第１
電圧発生回路１１２及び第２電圧発生回路１１３を追加
しても良い、更に、従来の内部電源降圧回路を備えた内
部電源回路に上記基板電圧発生回路１１１、第１電圧発
生回路１１２及び第２電圧発生回路１１３を備えるよう
にしても良い。
施の形態１における基板電圧発生回路３をバースト長に
応じて基板電圧検出回路の応答性を変えるようにした
が、本発明はこれに限定するものではなく、上記実施の
形態２から実施の形態４における基板電圧発生回路３を
上記基板電圧発生回路１１１に置き換えると共に、第１
電圧発生回路１１２及び第２電圧発生回路１１３を追加
しても良い、更に、従来の内部電源降圧回路を備えた内
部電源回路に上記基板電圧発生回路１１１、第１電圧発
生回路１１２及び第２電圧発生回路１１３を備えるよう
にしても良い。
【０１０６】このように、本発明の実施の形態５におけ
る半導体集積回路は、基板電圧発生回路１１１の基板電
圧検出回路１２８において、バースト長に応じて応答性
を変えるようにした。すなわち、基板電圧発生回路１１
１において、バースト長４又は８のときは、バースト長
１又は２のときよりも基板電圧検出回路１２８の応答性
を良くした。このことから、基板電圧発生回路１１１
は、バースト長４又は８のときにおいて、基板電圧Ｖbb
の上昇を短時間で検出して基板電圧Ｖbbを低下させるこ
とができるため、バースト長が長い場合に起きる基板電
圧Ｖbbの上昇を防ぐことができる。更に、バースト長が
短いときには、基板電圧検出回路１２８で消費される電
流を削減することができ、ＳＤＲＡＭにおける消費電流
の低下を図ることができる。
る半導体集積回路は、基板電圧発生回路１１１の基板電
圧検出回路１２８において、バースト長に応じて応答性
を変えるようにした。すなわち、基板電圧発生回路１１
１において、バースト長４又は８のときは、バースト長
１又は２のときよりも基板電圧検出回路１２８の応答性
を良くした。このことから、基板電圧発生回路１１１
は、バースト長４又は８のときにおいて、基板電圧Ｖbb
の上昇を短時間で検出して基板電圧Ｖbbを低下させるこ
とができるため、バースト長が長い場合に起きる基板電
圧Ｖbbの上昇を防ぐことができる。更に、バースト長が
短いときには、基板電圧検出回路１２８で消費される電
流を削減することができ、ＳＤＲＡＭにおける消費電流
の低下を図ることができる。
【０１０７】実施の形態６．上記実施の形態１から実施
の形態４においては、バースト長に応じて内部電源降圧
回路の出力制御を行い、実施の形態５においては、更
に、バースト長に応じて基板電圧発生回路の出力制御を
行ったが、バースト長に応じて昇圧電圧発生回路の出力
制御を行うようにしたものを本発明の実施の形態６とす
る。
の形態４においては、バースト長に応じて内部電源降圧
回路の出力制御を行い、実施の形態５においては、更
に、バースト長に応じて基板電圧発生回路の出力制御を
行ったが、バースト長に応じて昇圧電圧発生回路の出力
制御を行うようにしたものを本発明の実施の形態６とす
る。
【０１０８】図１３は、本発明の実施の形態６における
半導体集積回路の例を示した概略のブロック図であり、
バーストモードで動作する６４Ｍbit×８のシンクロナ
スＤＲＡＭを例にして示している。なお、図１３におい
て、上記図１１と同じものは同じ符号で示しており、こ
こではその説明を省略すると共に、図１１との相違点の
み説明する。また、図１３で示したＳＤＲＡＭは、バー
スト長１、２、４、８と変えることができるものとす
る。
半導体集積回路の例を示した概略のブロック図であり、
バーストモードで動作する６４Ｍbit×８のシンクロナ
スＤＲＡＭを例にして示している。なお、図１３におい
て、上記図１１と同じものは同じ符号で示しており、こ
こではその説明を省略すると共に、図１１との相違点の
み説明する。また、図１３で示したＳＤＲＡＭは、バー
スト長１、２、４、８と変えることができるものとす
る。
【０１０９】図１３における図１１との相違点は、図１
１の昇圧電圧発生回路４における回路構成を変えること
によって昇圧電圧発生回路１３１とすると共に、第３電
圧発生回路１３２及び第４電圧発生回路１３３を追加し
たことにあり、図１１の内部電源回路１１４が、内部電
源降圧回路２、基板電圧発生回路１１１、昇圧電圧発生
回路１３１、基準電圧発生回路５、第１電圧発生回路１
１２、第２電圧発生回路１１３、第３電圧発生回路１３
２及び第４電圧発生回路１３３を有することから、図１
１の内部電源回路１１４を内部電源回路１３４とし、こ
れらに伴って、図１１のＳＤＲＡＭ１１５をＳＤＲＡＭ
１３５としたことにある。なお、上記昇圧電圧発生回路
１３１、第３電圧発生部１３２及び第４電圧発生部１３
３は昇圧電圧発生部をなす。
１の昇圧電圧発生回路４における回路構成を変えること
によって昇圧電圧発生回路１３１とすると共に、第３電
圧発生回路１３２及び第４電圧発生回路１３３を追加し
たことにあり、図１１の内部電源回路１１４が、内部電
源降圧回路２、基板電圧発生回路１１１、昇圧電圧発生
回路１３１、基準電圧発生回路５、第１電圧発生回路１
１２、第２電圧発生回路１１３、第３電圧発生回路１３
２及び第４電圧発生回路１３３を有することから、図１
１の内部電源回路１１４を内部電源回路１３４とし、こ
れらに伴って、図１１のＳＤＲＡＭ１１５をＳＤＲＡＭ
１３５としたことにある。なお、上記昇圧電圧発生回路
１３１、第３電圧発生部１３２及び第４電圧発生部１３
３は昇圧電圧発生部をなす。
【０１１０】図１３において、ＳＤＲＡＭ１３５は、内
部電源降圧回路２、基板電圧発生回路１１１、昇圧電圧
発生回路１３１、基準電圧発生回路５、第１電圧発生回
路１１２、第２電圧発生回路１１３、所定の電圧Ｖc12
を生成して出力する第３電圧発生回路１３２、及び所定
の電圧Ｖc48を生成して出力する第４電圧発生回路１３
３を有する内部電源回路１３４を備えている。更に、Ｓ
ＤＲＡＭ１３５は、アドレスバッファ回路１１と、制御
信号バッファ回路１２と、クロックバッファ回路１３
と、４つのメモリアレイバンク１４，１５，１６，１７
と、データの入出力を行う入出力バッファ回路１８と、
モードレジスタ回路１９を有し各メモリアレイバンク１
４〜１７及び入出力バッファ回路１８の制御を行う制御
回路２０とを備えている。
部電源降圧回路２、基板電圧発生回路１１１、昇圧電圧
発生回路１３１、基準電圧発生回路５、第１電圧発生回
路１１２、第２電圧発生回路１１３、所定の電圧Ｖc12
を生成して出力する第３電圧発生回路１３２、及び所定
の電圧Ｖc48を生成して出力する第４電圧発生回路１３
３を有する内部電源回路１３４を備えている。更に、Ｓ
ＤＲＡＭ１３５は、アドレスバッファ回路１１と、制御
信号バッファ回路１２と、クロックバッファ回路１３
と、４つのメモリアレイバンク１４，１５，１６，１７
と、データの入出力を行う入出力バッファ回路１８と、
モードレジスタ回路１９を有し各メモリアレイバンク１
４〜１７及び入出力バッファ回路１８の制御を行う制御
回路２０とを備えている。
【０１１１】上記内部電源回路１３４は、外部から電源
が供給される電源端子Ｖccに接続され、上記基準電圧発
生回路５は内部電源降圧回路２に接続され、内部電源降
圧回路２は、ＳＤＲＡＭ１３５の各内部回路に接続され
るがその接続は省略する。また、上記第１電圧発生回路
１１２及び第２電圧発生回路１１３はそれぞれ基板電圧
発生回路１１１に接続され、基板電圧発生回路１１１
は、ＳＤＲＡＭ１３５が形成された半導体基板に接続さ
れるがその接続は省略する。上記第３電圧発生回路１３
２及び第４電圧発生回路１３３はそれぞれ昇圧電圧発生
回路１３１に接続され、昇圧電圧発生回路１３１は、各
メモリアレイバンク１４〜１７にそれぞれ接続される。
また、モードレジスタ回路１９は、内部電源降圧回路
２、基板電圧発生回路１１１及び昇圧電圧発生回路１３
１にそれぞれ接続される。
が供給される電源端子Ｖccに接続され、上記基準電圧発
生回路５は内部電源降圧回路２に接続され、内部電源降
圧回路２は、ＳＤＲＡＭ１３５の各内部回路に接続され
るがその接続は省略する。また、上記第１電圧発生回路
１１２及び第２電圧発生回路１１３はそれぞれ基板電圧
発生回路１１１に接続され、基板電圧発生回路１１１
は、ＳＤＲＡＭ１３５が形成された半導体基板に接続さ
れるがその接続は省略する。上記第３電圧発生回路１３
２及び第４電圧発生回路１３３はそれぞれ昇圧電圧発生
回路１３１に接続され、昇圧電圧発生回路１３１は、各
メモリアレイバンク１４〜１７にそれぞれ接続される。
また、モードレジスタ回路１９は、内部電源降圧回路
２、基板電圧発生回路１１１及び昇圧電圧発生回路１３
１にそれぞれ接続される。
【０１１２】上記内部電源降圧回路２は、電源端子Ｖcc
から供給される外部からの電源電圧を降圧して内部電源
電圧int.Ｖccを生成し、ＳＤＲＡＭ１３５の各内部回路
に供給するものである。昇圧電圧発生回路１３１は、電
源端子Ｖccから供給される外部からの電源電圧を昇圧し
て昇圧電圧Ｖppを生成し、各メモリアレイバンク１４〜
１７に供給するものである。
から供給される外部からの電源電圧を降圧して内部電源
電圧int.Ｖccを生成し、ＳＤＲＡＭ１３５の各内部回路
に供給するものである。昇圧電圧発生回路１３１は、電
源端子Ｖccから供給される外部からの電源電圧を昇圧し
て昇圧電圧Ｖppを生成し、各メモリアレイバンク１４〜
１７に供給するものである。
【０１１３】図１４は、昇圧電圧発生回路１３１の回路
例を示した図である。図１４において、昇圧電圧発生回
路１３１は、３つのｎチャネル型ＭＯＳトランジスタ１
４１，１４２，１４３、２つのｐチャネル型ＭＯＳトラ
ンジスタ１４４，１４５、２つのトランスミッションゲ
ート１４６，１４７及びコンデンサ１４８で形成された
昇圧電圧検出回路１４９と、チャージポンプ回路１５０
とからなる。なお、昇圧電圧検出回路１４９は昇圧電圧
検出部をなし、チャージポンプ回路１５０はチャージポ
ンプ回路部をなす。
例を示した図である。図１４において、昇圧電圧発生回
路１３１は、３つのｎチャネル型ＭＯＳトランジスタ１
４１，１４２，１４３、２つのｐチャネル型ＭＯＳトラ
ンジスタ１４４，１４５、２つのトランスミッションゲ
ート１４６，１４７及びコンデンサ１４８で形成された
昇圧電圧検出回路１４９と、チャージポンプ回路１５０
とからなる。なお、昇圧電圧検出回路１４９は昇圧電圧
検出部をなし、チャージポンプ回路１５０はチャージポ
ンプ回路部をなす。
【０１１４】昇圧電圧検出回路１４９において、ｎチャ
ネル型ＭＯＳトランジスタ１４１及び１４２の各ゲート
は接続され、該接続部はｎチャネル型ＭＯＳトランジス
タ１４１のドレインに接続される。また、ｎチャネル型
ＭＯＳトランジスタ１４１及び１４２の各ソースはそれ
ぞれ接地される。更に、ｎチャネル型ＭＯＳトランジス
タ１４１のドレインはｐチャネル型ＭＯＳトランジスタ
１４４のドレインに接続される。ｎチャネル型ＭＯＳト
ランジスタ１４２のドレインはｐチャネル型ＭＯＳトラ
ンジスタ１４５のドレインに接続され、該接続部は、昇
圧電圧検出回路１４９の出力をなし、チャ−ジポンプ回
路１５０の入力に接続される。チャージポンプ回路１５
０の出力は、昇圧電圧発生回路１３１の出力をなし、チ
ャージポンプ回路１５０の出力から昇圧電圧Ｖppが出力
される。
ネル型ＭＯＳトランジスタ１４１及び１４２の各ゲート
は接続され、該接続部はｎチャネル型ＭＯＳトランジス
タ１４１のドレインに接続される。また、ｎチャネル型
ＭＯＳトランジスタ１４１及び１４２の各ソースはそれ
ぞれ接地される。更に、ｎチャネル型ＭＯＳトランジス
タ１４１のドレインはｐチャネル型ＭＯＳトランジスタ
１４４のドレインに接続される。ｎチャネル型ＭＯＳト
ランジスタ１４２のドレインはｐチャネル型ＭＯＳトラ
ンジスタ１４５のドレインに接続され、該接続部は、昇
圧電圧検出回路１４９の出力をなし、チャ−ジポンプ回
路１５０の入力に接続される。チャージポンプ回路１５
０の出力は、昇圧電圧発生回路１３１の出力をなし、チ
ャージポンプ回路１５０の出力から昇圧電圧Ｖppが出力
される。
【０１１５】ｐチャネル型ＭＯＳトランジスタ１４４の
ソースは、ｎチャネル型ＭＯＳトランジスタ１４３のソ
ースに接続され、該接続部と接地との間にコンデンサ１
４８が接続され、ｐチャネル型ＭＯＳトランジスタ１４
５のソースは電源端子Ｖccに接続される。ｎチャネル型
ＭＯＳトランジスタ１４３のゲートはｎチャネル型ＭＯ
Ｓトランジスタ１４３のドレインに接続され、該接続部
には昇圧電圧Ｖppが入力される。ｐチャネル型ＭＯＳト
ランジスタ１４４及び１４５の各ゲートは接続され、該
接続部には、トランスミッションゲート１４６及び１４
７の各出力がそれぞれ接続される。
ソースは、ｎチャネル型ＭＯＳトランジスタ１４３のソ
ースに接続され、該接続部と接地との間にコンデンサ１
４８が接続され、ｐチャネル型ＭＯＳトランジスタ１４
５のソースは電源端子Ｖccに接続される。ｎチャネル型
ＭＯＳトランジスタ１４３のゲートはｎチャネル型ＭＯ
Ｓトランジスタ１４３のドレインに接続され、該接続部
には昇圧電圧Ｖppが入力される。ｐチャネル型ＭＯＳト
ランジスタ１４４及び１４５の各ゲートは接続され、該
接続部には、トランスミッションゲート１４６及び１４
７の各出力がそれぞれ接続される。
【０１１６】トランスミッションゲート１４６の入力は
第３電圧発生回路１３２に接続され、トランスミッショ
ンゲート１４７の入力は第２電圧発生回路１３３に接続
される。トランスミッションゲート１４６を形成するｐ
チャネル型ＭＯＳトランジスタのゲート、及びトランス
ミッションゲート１４７を形成するｎチャネル型ＭＯＳ
トランジスタのゲートは、モードレジスタ回路１９の非
反転出力ＭＡ1にそれぞれ接続され、トランスミッショ
ンゲート１４６を形成するｎチャネル型ＭＯＳトランジ
スタのゲート、及びトランスミッションゲート１４７を
形成するｐチャネル型ＭＯＳトランジスタのゲートは、
モードレジスタ回路１９の反転出力／ＭＡ1にそれぞれ
接続される。
第３電圧発生回路１３２に接続され、トランスミッショ
ンゲート１４７の入力は第２電圧発生回路１３３に接続
される。トランスミッションゲート１４６を形成するｐ
チャネル型ＭＯＳトランジスタのゲート、及びトランス
ミッションゲート１４７を形成するｎチャネル型ＭＯＳ
トランジスタのゲートは、モードレジスタ回路１９の非
反転出力ＭＡ1にそれぞれ接続され、トランスミッショ
ンゲート１４６を形成するｎチャネル型ＭＯＳトランジ
スタのゲート、及びトランスミッションゲート１４７を
形成するｐチャネル型ＭＯＳトランジスタのゲートは、
モードレジスタ回路１９の反転出力／ＭＡ1にそれぞれ
接続される。
【０１１７】上記のような構成において、トランスミッ
ションゲート１４６の入力には、第３電圧発生回路１３
２から入力された所定の電圧Ｖc12が入力され、トラン
スミッションゲート１４７の入力には、第４電圧発生回
路１３３から入力された所定の電圧Ｖc48が入力され
る。上記所定の電圧Ｖc12とＶc48は、Ｖc12＞Ｖc48とい
う関係にある。バースト長が１又は２の場合、非反転出
力ＭＡ1は「Ｌ」レベルであると共に反転出力／ＭＡ1は
「Ｈ」レベルである。このことから、トランスミッショ
ンゲート１４６はオンして導通状態となり、トランスミ
ッションゲート１４７はオフして非導通状態となる。こ
のため、ｐチャネル型ＭＯＳトランジスタ１４４及び１
４５の各ゲートにはそれぞれ所定の電圧Ｖc12が入力さ
れる。
ションゲート１４６の入力には、第３電圧発生回路１３
２から入力された所定の電圧Ｖc12が入力され、トラン
スミッションゲート１４７の入力には、第４電圧発生回
路１３３から入力された所定の電圧Ｖc48が入力され
る。上記所定の電圧Ｖc12とＶc48は、Ｖc12＞Ｖc48とい
う関係にある。バースト長が１又は２の場合、非反転出
力ＭＡ1は「Ｌ」レベルであると共に反転出力／ＭＡ1は
「Ｈ」レベルである。このことから、トランスミッショ
ンゲート１４６はオンして導通状態となり、トランスミ
ッションゲート１４７はオフして非導通状態となる。こ
のため、ｐチャネル型ＭＯＳトランジスタ１４４及び１
４５の各ゲートにはそれぞれ所定の電圧Ｖc12が入力さ
れる。
【０１１８】一方、バースト長が４又は８の場合、非反
転出力ＭＡ1は「Ｈ」レベルであると共に反転出力／Ｍ
Ａ1は「Ｌ」レベルである。このことから、トランスミ
ッションゲート１４６はオフして非導通状態となり、ト
ランスミッションゲート１４７はオンして導通状態とな
る。このため、ｐチャネル型ＭＯＳトランジスタ１４４
及び１４５の各ゲートには所定の電圧Ｖc48がそれぞれ
入力される。
転出力ＭＡ1は「Ｈ」レベルであると共に反転出力／Ｍ
Ａ1は「Ｌ」レベルである。このことから、トランスミ
ッションゲート１４６はオフして非導通状態となり、ト
ランスミッションゲート１４７はオンして導通状態とな
る。このため、ｐチャネル型ＭＯＳトランジスタ１４４
及び１４５の各ゲートには所定の電圧Ｖc48がそれぞれ
入力される。
【０１１９】上記のようにＶc12＞Ｖc48という関係か
ら、バースト長１又は２のときよりもバースト長４又は
８のときの方が、ｐチャネル型ＭＯＳトランジスタ１４
４及び１４５の各ゲートにそれぞれ入力される電圧が低
く、すなわち、ｐチャネル型ＭＯＳトランジスタ１４４
及び１４５に流れる電流が大きくなり、ｎチャネル型Ｍ
ＯＳトランジスタ１４３がオンして導通状態の場合、ｎ
チャネル型ＭＯＳトランジスタ１４１及び１４２の各ゲ
ート電圧が高くなってｐチャネル型ＭＯＳトランジスタ
１４５のドレイン電流が大きくなる。
ら、バースト長１又は２のときよりもバースト長４又は
８のときの方が、ｐチャネル型ＭＯＳトランジスタ１４
４及び１４５の各ゲートにそれぞれ入力される電圧が低
く、すなわち、ｐチャネル型ＭＯＳトランジスタ１４４
及び１４５に流れる電流が大きくなり、ｎチャネル型Ｍ
ＯＳトランジスタ１４３がオンして導通状態の場合、ｎ
チャネル型ＭＯＳトランジスタ１４１及び１４２の各ゲ
ート電圧が高くなってｐチャネル型ＭＯＳトランジスタ
１４５のドレイン電流が大きくなる。
【０１２０】上記昇圧電圧検出回路１４９の出力は、昇
圧電圧Ｖppが低下すると、ｎチャネル型ＭＯＳトランジ
スタ１４３がオフして非導通状態となることから、
「Ｌ」レベルから「Ｈ」レベルとなり、チャージポンプ
回路１５０の入力が「Ｌ」レベルから「Ｈ」レベルにな
る。ここで、昇圧電圧検出回路１４９の出力が「Ｌ」レ
ベルから「Ｈ」レベルに遷移する時間は、ｐチャネル型
ＭＯＳトランジスタ１４５から流れる電流が大きいほど
短くなる。すなわち、バースト長１又は２のときよりも
バースト長４又は８のときの方が、昇圧電圧Ｖppの低下
によってｎチャネル型ＭＯＳトランジスタ１４３がオフ
して非導通状態となってから、短時間で昇圧電圧検出回
路１４９の出力が「Ｌ」レベルから「Ｈ」レベルにな
り、昇圧電圧検出回路１４９の応答性が良くなる。
圧電圧Ｖppが低下すると、ｎチャネル型ＭＯＳトランジ
スタ１４３がオフして非導通状態となることから、
「Ｌ」レベルから「Ｈ」レベルとなり、チャージポンプ
回路１５０の入力が「Ｌ」レベルから「Ｈ」レベルにな
る。ここで、昇圧電圧検出回路１４９の出力が「Ｌ」レ
ベルから「Ｈ」レベルに遷移する時間は、ｐチャネル型
ＭＯＳトランジスタ１４５から流れる電流が大きいほど
短くなる。すなわち、バースト長１又は２のときよりも
バースト長４又は８のときの方が、昇圧電圧Ｖppの低下
によってｎチャネル型ＭＯＳトランジスタ１４３がオフ
して非導通状態となってから、短時間で昇圧電圧検出回
路１４９の出力が「Ｌ」レベルから「Ｈ」レベルにな
り、昇圧電圧検出回路１４９の応答性が良くなる。
【０１２１】上記チャージポンプ回路１５０は、昇圧電
圧Ｖppが低下して、昇圧電圧検出回路１４９の出力が
「Ｌ」レベルから「Ｈ」レベルになると昇圧電圧Ｖppを
昇圧させ、昇圧電圧Ｖppが上昇してｎチャネル型ＭＯＳ
トランジスタ１４３がオンし、基板電圧検出回路１４９
の出力が「Ｌ」レベルになると動作を停止する。
圧Ｖppが低下して、昇圧電圧検出回路１４９の出力が
「Ｌ」レベルから「Ｈ」レベルになると昇圧電圧Ｖppを
昇圧させ、昇圧電圧Ｖppが上昇してｎチャネル型ＭＯＳ
トランジスタ１４３がオンし、基板電圧検出回路１４９
の出力が「Ｌ」レベルになると動作を停止する。
【０１２２】なお、本実施の形態６においては、上記実
施の形態５における昇圧電圧発生回路４をバースト長に
応じて昇圧電圧検出回路における応答性を変えるように
したが、本発明はこれに限定するものではなく、上記実
施の形態１から実施の形態４における昇圧電圧発生回路
４の代わりに上記昇圧電圧発生回路１３１、第３電圧発
生回路１３２及び第４電圧発生回路１３３を用いても良
い。更に、従来の内部電源降圧回路及び基板電圧発生回
路を備えた内部電源回路に上記昇圧電圧発生回路１３
１、第３電圧発生回路１３２及び第４電圧発生回路１３
３を備えるようにしても良い。
施の形態５における昇圧電圧発生回路４をバースト長に
応じて昇圧電圧検出回路における応答性を変えるように
したが、本発明はこれに限定するものではなく、上記実
施の形態１から実施の形態４における昇圧電圧発生回路
４の代わりに上記昇圧電圧発生回路１３１、第３電圧発
生回路１３２及び第４電圧発生回路１３３を用いても良
い。更に、従来の内部電源降圧回路及び基板電圧発生回
路を備えた内部電源回路に上記昇圧電圧発生回路１３
１、第３電圧発生回路１３２及び第４電圧発生回路１３
３を備えるようにしても良い。
【０１２３】このように、本発明の実施の形態６におけ
る半導体集積回路は、昇圧電圧発生回路１３１の昇圧電
圧検出回路１４９において、バースト長に応じて応答性
を変えるようにした。すなわち、昇圧電圧発生回路１３
１において、バースト長４又は８のときは、バースト長
１又は２のときよりも昇圧電圧検出回路１４９の応答性
を良くした。このことから、昇圧電圧発生回路１３１
は、バースト長４又は８のときにおいて、昇圧電圧Ｖpp
の低下を短時間で検出して昇圧電圧Ｖppを昇圧させるこ
とができるため、バースト長が長い場合に起きる昇圧電
圧Ｖppの低下を防ぐことができる。更に、バースト長が
短いときには、昇圧電圧検出回路１４９で消費される電
流を削減することができ、ＳＤＲＡＭにおける消費電流
の低下を図ることができる。
る半導体集積回路は、昇圧電圧発生回路１３１の昇圧電
圧検出回路１４９において、バースト長に応じて応答性
を変えるようにした。すなわち、昇圧電圧発生回路１３
１において、バースト長４又は８のときは、バースト長
１又は２のときよりも昇圧電圧検出回路１４９の応答性
を良くした。このことから、昇圧電圧発生回路１３１
は、バースト長４又は８のときにおいて、昇圧電圧Ｖpp
の低下を短時間で検出して昇圧電圧Ｖppを昇圧させるこ
とができるため、バースト長が長い場合に起きる昇圧電
圧Ｖppの低下を防ぐことができる。更に、バースト長が
短いときには、昇圧電圧検出回路１４９で消費される電
流を削減することができ、ＳＤＲＡＭにおける消費電流
の低下を図ることができる。
【０１２４】
【発明の効果】第１の発明に係る半導体集積回路は、バ
ースト長判定部において判定されたバースト長が長いほ
ど内部電源電圧の低下に対する出力電流の増加速度を速
くすることから、バースト長が長いときに、内部電源電
圧の低下に対して短時間で多くの電流を供給することが
できるため、バースト長が長い場合に起きる内部電源電
圧の低下を防ぐことができる。
ースト長判定部において判定されたバースト長が長いほ
ど内部電源電圧の低下に対する出力電流の増加速度を速
くすることから、バースト長が長いときに、内部電源電
圧の低下に対して短時間で多くの電流を供給することが
できるため、バースト長が長い場合に起きる内部電源電
圧の低下を防ぐことができる。
【０１２５】第２の発明に係る半導体集積回路は、第１
の発明において、具体的には、内部電源降圧部は、出力
した内部電源電圧と所定の基準電圧とが入力される差動
増幅回路部と、差動増幅回路部に流れる電流を制御し差
動増幅回路部のゲインを制御するゲイン制御部と、差動
増幅回路部の出力電圧に応じて電流供給能力を変える出
力回路部とを備え、ゲイン制御部は、バースト長が長い
ほど差動増幅回路部に流れる電流を増加させ、差動増幅
回路部のゲインを大きくする。このことから、バースト
長が長いほど、差動増幅回路部のゲインが大きくなるよ
うにして応答性を良くした。このため、バースト長が長
いときにおいて、内部電源電圧の低下に対して短時間で
多くの電流を供給することができるため、バースト長が
長い場合に起きる内部電源電圧の低下を防ぐことができ
る。
の発明において、具体的には、内部電源降圧部は、出力
した内部電源電圧と所定の基準電圧とが入力される差動
増幅回路部と、差動増幅回路部に流れる電流を制御し差
動増幅回路部のゲインを制御するゲイン制御部と、差動
増幅回路部の出力電圧に応じて電流供給能力を変える出
力回路部とを備え、ゲイン制御部は、バースト長が長い
ほど差動増幅回路部に流れる電流を増加させ、差動増幅
回路部のゲインを大きくする。このことから、バースト
長が長いほど、差動増幅回路部のゲインが大きくなるよ
うにして応答性を良くした。このため、バースト長が長
いときにおいて、内部電源電圧の低下に対して短時間で
多くの電流を供給することができるため、バースト長が
長い場合に起きる内部電源電圧の低下を防ぐことができ
る。
【０１２６】第３の発明に係る半導体集積回路は、第２
の発明において、具体的には、ゲイン制御部を、差動増
幅回路部に電流を供給するゲートサイズの異なる複数の
ＭＯＳトランジスタで形成し、バースト長が長いほどド
レイン電流の大きいＭＯＳトランジスタを作動させて差
動増幅回路部に流れる電流を増加させるようにした。こ
のことから、バースト長が長いほど、差動増幅回路部の
ゲインが大きくなるようにして応答性を良くした。この
ため、バースト長が長いときにおいて、内部電源電圧の
低下に対して短時間で多くの電流を供給することができ
るため、バースト長が長い場合に起きる内部電源電圧の
低下を防ぐことができる。更に、バースト長が短いとき
には、差動増幅回路部で消費される電流を削減すること
ができ、半導体集積回路における消費電流の低下を図る
ことができる。
の発明において、具体的には、ゲイン制御部を、差動増
幅回路部に電流を供給するゲートサイズの異なる複数の
ＭＯＳトランジスタで形成し、バースト長が長いほどド
レイン電流の大きいＭＯＳトランジスタを作動させて差
動増幅回路部に流れる電流を増加させるようにした。こ
のことから、バースト長が長いほど、差動増幅回路部の
ゲインが大きくなるようにして応答性を良くした。この
ため、バースト長が長いときにおいて、内部電源電圧の
低下に対して短時間で多くの電流を供給することができ
るため、バースト長が長い場合に起きる内部電源電圧の
低下を防ぐことができる。更に、バースト長が短いとき
には、差動増幅回路部で消費される電流を削減すること
ができ、半導体集積回路における消費電流の低下を図る
ことができる。
【０１２７】第４の発明に係る半導体集積回路は、第２
の発明において、具体的には、ゲイン制御部を、差動増
幅回路部に電流を供給する複数のＭＯＳトランジスタで
形成し、バースト長が長いほど作動させるＭＯＳトラン
ジスタ数を増やして差動増幅回路部に流れる電流を増加
させるようにした。このことから、バースト長が長いほ
ど、差動増幅回路部のゲインが大きくなるようにして応
答性を良くした。このため、バースト長が長いときにお
いて、内部電源電圧の低下に対して短時間で多くの電流
を供給することができるため、バースト長が長い場合に
起きる内部電源電圧の低下を防ぐことができる。更に、
バースト長が短いときには、差動増幅回路部で消費され
る電流を削減することができ、半導体集積回路における
消費電流の低下を図ることができる。
の発明において、具体的には、ゲイン制御部を、差動増
幅回路部に電流を供給する複数のＭＯＳトランジスタで
形成し、バースト長が長いほど作動させるＭＯＳトラン
ジスタ数を増やして差動増幅回路部に流れる電流を増加
させるようにした。このことから、バースト長が長いほ
ど、差動増幅回路部のゲインが大きくなるようにして応
答性を良くした。このため、バースト長が長いときにお
いて、内部電源電圧の低下に対して短時間で多くの電流
を供給することができるため、バースト長が長い場合に
起きる内部電源電圧の低下を防ぐことができる。更に、
バースト長が短いときには、差動増幅回路部で消費され
る電流を削減することができ、半導体集積回路における
消費電流の低下を図ることができる。
【０１２８】第５の発明に係る半導体集積回路は、第２
の発明において、具体的には、ゲイン制御部を、差動増
幅回路部に電流を供給するＭＯＳトランジスタと、バー
スト長に応じて該ＭＯＳトランジスタのゲート電圧を制
御するゲート電圧制御回路で形成し、ゲート電圧制御回
路で、バースト長が長いほど差動増幅回路部に供給する
電流を増加させるように上記ＭＯＳトランジスタのゲー
ト電圧を制御するようにした。このことから、バースト
長が長いほど、差動増幅回路部のゲインが大きくなるよ
うにして応答性を良くした。このため、バースト長が長
いときにおいて、内部電源電圧の低下に対して短時間で
多くの電流を供給することができるため、バースト長が
長い場合に起きる内部電源電圧の低下を防ぐことができ
る。更に、バースト長が短いときには、差動増幅回路部
で消費される電流を削減することができ、半導体集積回
路における消費電流の低下を図ることができる。
の発明において、具体的には、ゲイン制御部を、差動増
幅回路部に電流を供給するＭＯＳトランジスタと、バー
スト長に応じて該ＭＯＳトランジスタのゲート電圧を制
御するゲート電圧制御回路で形成し、ゲート電圧制御回
路で、バースト長が長いほど差動増幅回路部に供給する
電流を増加させるように上記ＭＯＳトランジスタのゲー
ト電圧を制御するようにした。このことから、バースト
長が長いほど、差動増幅回路部のゲインが大きくなるよ
うにして応答性を良くした。このため、バースト長が長
いときにおいて、内部電源電圧の低下に対して短時間で
多くの電流を供給することができるため、バースト長が
長い場合に起きる内部電源電圧の低下を防ぐことができ
る。更に、バースト長が短いときには、差動増幅回路部
で消費される電流を削減することができ、半導体集積回
路における消費電流の低下を図ることができる。
【０１２９】第６の発明に係る半導体集積回路は、内部
電源降圧部で、バースト長が長いほど大きい基準電圧を
選択し、内部電源電圧の低下を補償する。このことか
ら、バースト長が長い場合、内部電源降圧部から出力さ
れる内部電源電圧の電圧を高くして、バースト長が長い
ときに起きる内部電源電圧の低下を補償するようにし
た。このため、バースト長が長い場合に起きる内部電源
電圧の低下を防ぐことができる。
電源降圧部で、バースト長が長いほど大きい基準電圧を
選択し、内部電源電圧の低下を補償する。このことか
ら、バースト長が長い場合、内部電源降圧部から出力さ
れる内部電源電圧の電圧を高くして、バースト長が長い
ときに起きる内部電源電圧の低下を補償するようにし
た。このため、バースト長が長い場合に起きる内部電源
電圧の低下を防ぐことができる。
【０１３０】第７の発明に係る半導体集積回路は、第６
の発明において、具体的には、内部電源降圧部は、バー
スト長に応じて基準電圧発生部からの基準電圧を選択す
る基準電圧選択部と、出力した内部電源電圧と基準電圧
選択部で選択された基準電圧とが入力される差動増幅回
路部と、差動増幅回路部の出力電圧に応じて電流供給能
力を変える出力回路部とを備え、基準電圧選択部は、バ
ースト長が長いほど大きい基準電圧を選択するようにし
た。このことから、バースト長が長い場合、内部電源降
圧部から出力される内部電源電圧の電圧を高くして、バ
ースト長が長いときに起きる内部電源電圧の低下を補償
するようにした。このため、バースト長が長い場合に起
きる内部電源電圧の低下を防ぐことができる。
の発明において、具体的には、内部電源降圧部は、バー
スト長に応じて基準電圧発生部からの基準電圧を選択す
る基準電圧選択部と、出力した内部電源電圧と基準電圧
選択部で選択された基準電圧とが入力される差動増幅回
路部と、差動増幅回路部の出力電圧に応じて電流供給能
力を変える出力回路部とを備え、基準電圧選択部は、バ
ースト長が長いほど大きい基準電圧を選択するようにし
た。このことから、バースト長が長い場合、内部電源降
圧部から出力される内部電源電圧の電圧を高くして、バ
ースト長が長いときに起きる内部電源電圧の低下を補償
するようにした。このため、バースト長が長い場合に起
きる内部電源電圧の低下を防ぐことができる。
【０１３１】第８の発明に係る半導体集積回路は、バー
スト長が長いほどに内部電源降圧部から出力される電流
の電流供給能力を増加させるようにした。このことか
ら、バースト長が短い場合、内部電源降圧部から出力さ
れる電流の電流供給能力を小さくし、バースト長が長い
場合、内部電源降圧部から出力される電流の電流供給能
力を大きくすることができる。このため、バースト長が
長い場合に起きる内部電源電圧の低下を防ぐことができ
ると共に、バースト長が短い場合には、内部電源降圧部
からの出力電流を減少させることができ、半導体集積回
路における消費電流の低下を図ることができる。
スト長が長いほどに内部電源降圧部から出力される電流
の電流供給能力を増加させるようにした。このことか
ら、バースト長が短い場合、内部電源降圧部から出力さ
れる電流の電流供給能力を小さくし、バースト長が長い
場合、内部電源降圧部から出力される電流の電流供給能
力を大きくすることができる。このため、バースト長が
長い場合に起きる内部電源電圧の低下を防ぐことができ
ると共に、バースト長が短い場合には、内部電源降圧部
からの出力電流を減少させることができ、半導体集積回
路における消費電流の低下を図ることができる。
【０１３２】第９の発明に係る半導体集積回路は、第８
の発明において、具体的には、内部電源降圧部は、出力
した内部電源電圧と所定の基準電圧とが入力される差動
増幅回路部と、バースト長に応じて電流供給能力を変え
る出力回路部とを備え、出力回路部は、バースト長が長
いほど電流供給能力を増加させるようにした。このこと
から、バースト長が短い場合、内部電源降圧部から出力
される電流の電流供給能力を小さくし、バースト長が長
い場合、内部電源降圧部から出力される電流の電流供給
能力を大きくすることができる。このため、バースト長
が長い場合に起きる内部電源電圧の低下を防ぐことがで
きると共に、バースト長が短い場合には、内部電源降圧
部からの出力電流を減少させることができ、半導体集積
回路における消費電流の低下を図ることができる。
の発明において、具体的には、内部電源降圧部は、出力
した内部電源電圧と所定の基準電圧とが入力される差動
増幅回路部と、バースト長に応じて電流供給能力を変え
る出力回路部とを備え、出力回路部は、バースト長が長
いほど電流供給能力を増加させるようにした。このこと
から、バースト長が短い場合、内部電源降圧部から出力
される電流の電流供給能力を小さくし、バースト長が長
い場合、内部電源降圧部から出力される電流の電流供給
能力を大きくすることができる。このため、バースト長
が長い場合に起きる内部電源電圧の低下を防ぐことがで
きると共に、バースト長が短い場合には、内部電源降圧
部からの出力電流を減少させることができ、半導体集積
回路における消費電流の低下を図ることができる。
【０１３３】第１０の発明に係る半導体集積回路は、第
１から第９の発明において、更に備えた基板電圧発生部
は、バースト長判定部で判定されたバースト長が長いほ
ど、基板電圧の上昇に対する応答性をよくし、基板電圧
の上昇を検出する速度を速くするようにした。このこと
から、基板電圧発生部は、バースト長が長いときに、基
板電圧の上昇を短時間で検出して基板電圧を低下させる
ことができるため、バースト長が長い場合に起きる基板
電圧の上昇をも防ぐことができる。
１から第９の発明において、更に備えた基板電圧発生部
は、バースト長判定部で判定されたバースト長が長いほ
ど、基板電圧の上昇に対する応答性をよくし、基板電圧
の上昇を検出する速度を速くするようにした。このこと
から、基板電圧発生部は、バースト長が長いときに、基
板電圧の上昇を短時間で検出して基板電圧を低下させる
ことができるため、バースト長が長い場合に起きる基板
電圧の上昇をも防ぐことができる。
【０１３４】第１１の発明に係る半導体集積回路は、第
１から第１０の発明において、更に備えた昇圧電圧発生
部は、バースト長判定部で判定されたバースト長が長い
ほど、昇圧電圧の低下に対する応答性をよくし、昇圧電
圧の低下を検出する速度を速くするようにした。このこ
とから、昇圧電圧発生部は、バースト長が長いときに、
昇圧電圧の低下を短時間で検出して昇圧電圧を昇圧させ
ることができるため、バースト長が長い場合に起きる昇
圧電圧の低下をも防ぐことができる。
１から第１０の発明において、更に備えた昇圧電圧発生
部は、バースト長判定部で判定されたバースト長が長い
ほど、昇圧電圧の低下に対する応答性をよくし、昇圧電
圧の低下を検出する速度を速くするようにした。このこ
とから、昇圧電圧発生部は、バースト長が長いときに、
昇圧電圧の低下を短時間で検出して昇圧電圧を昇圧させ
ることができるため、バースト長が長い場合に起きる昇
圧電圧の低下をも防ぐことができる。
【０１３５】第１２の発明に係る半導体集積回路は、バ
ースト長が長いほど、基板電圧の上昇に対する応答性を
よくし、基板電圧の上昇を検出する速度を速くするよう
にした。このことから、バースト長が長いときに、基板
電圧の上昇を短時間で検出して基板電圧を低下させるこ
とができるため、バースト長が長い場合に起きる基板電
圧の上昇を防ぐことができる。
ースト長が長いほど、基板電圧の上昇に対する応答性を
よくし、基板電圧の上昇を検出する速度を速くするよう
にした。このことから、バースト長が長いときに、基板
電圧の上昇を短時間で検出して基板電圧を低下させるこ
とができるため、バースト長が長い場合に起きる基板電
圧の上昇を防ぐことができる。
【０１３６】第１３の発明に係る半導体集積回路は、第
１２の発明において、具体的には、基板電圧発生部は、
基板電圧を低下させるチャージポンプ回路部と、出力し
た基板電圧の検出を行い、基板電圧が所定値以上になる
とチャージポンプ回路部を作動させる基板電圧検出部と
を備え、基板電圧検出部は、バースト長が長いほど、基
板電圧が所定値以上になったことを検出する速度を速く
する。このことから、バースト長が長いときは、基板電
圧検出部の応答性を良くしたため、バースト長が長いと
きに、基板電圧の上昇を短時間で検出して基板電圧を低
下させることができるため、バースト長が長い場合に起
きる基板電圧の上昇を防ぐことができる。
１２の発明において、具体的には、基板電圧発生部は、
基板電圧を低下させるチャージポンプ回路部と、出力し
た基板電圧の検出を行い、基板電圧が所定値以上になる
とチャージポンプ回路部を作動させる基板電圧検出部と
を備え、基板電圧検出部は、バースト長が長いほど、基
板電圧が所定値以上になったことを検出する速度を速く
する。このことから、バースト長が長いときは、基板電
圧検出部の応答性を良くしたため、バースト長が長いと
きに、基板電圧の上昇を短時間で検出して基板電圧を低
下させることができるため、バースト長が長い場合に起
きる基板電圧の上昇を防ぐことができる。
【０１３７】第１４の発明に係る半導体集積回路は、バ
ースト長の長さが長いほど、昇圧電圧の低下に対する応
答性をよくし、昇圧電圧の低下を検出する速度を速くす
るようにした。このことから、バースト長が長いとき
に、昇圧電圧の低下を短時間で検出して昇圧電圧を上昇
させることができるため、バースト長が長い場合に起き
る昇圧電圧の低下を防ぐことができる。
ースト長の長さが長いほど、昇圧電圧の低下に対する応
答性をよくし、昇圧電圧の低下を検出する速度を速くす
るようにした。このことから、バースト長が長いとき
に、昇圧電圧の低下を短時間で検出して昇圧電圧を上昇
させることができるため、バースト長が長い場合に起き
る昇圧電圧の低下を防ぐことができる。
【０１３８】第１５の発明に係る半導体集積回路は、第
１４の発明において、具体的には、昇圧電圧発生部は、
昇圧電圧を上昇させるチャージポンプ回路部と、出力し
た昇圧電圧の検出を行い、昇圧電圧が所定値以下になる
とチャージポンプ回路部を作動させる昇圧電圧検出部と
を備え、昇圧電圧検出部は、バースト長が長いほど、昇
圧電圧が所定値以下になったことを検出する速度を速く
するようにした。このことから、バースト長が長いとき
に、昇圧電圧検出部の応答性を良くしたため、バースト
長が長いときに、昇圧電圧の低下を短時間で検出して昇
圧電圧を昇圧させることができるため、バースト長が長
い場合に起きる昇圧電圧の低下を防ぐことができる。
１４の発明において、具体的には、昇圧電圧発生部は、
昇圧電圧を上昇させるチャージポンプ回路部と、出力し
た昇圧電圧の検出を行い、昇圧電圧が所定値以下になる
とチャージポンプ回路部を作動させる昇圧電圧検出部と
を備え、昇圧電圧検出部は、バースト長が長いほど、昇
圧電圧が所定値以下になったことを検出する速度を速く
するようにした。このことから、バースト長が長いとき
に、昇圧電圧検出部の応答性を良くしたため、バースト
長が長いときに、昇圧電圧の低下を短時間で検出して昇
圧電圧を昇圧させることができるため、バースト長が長
い場合に起きる昇圧電圧の低下を防ぐことができる。
【図１】 本発明の実施の形態１における半導体集積回
路の例を示した概略のブロック図である。
路の例を示した概略のブロック図である。
【図２】 図１におけるモードレジスタ回路１９の回路
例を示した図である。
例を示した図である。
【図３】 図１における内部電源降圧回路２の回路例を
示した図である。
示した図である。
【図４】 本発明の実施の形態１における半導体集積回
路の変形例を示した回路図である。
路の変形例を示した回路図である。
【図５】 本発明の実施の形態２における半導体集積回
路の例を示した概略のブロック図である。
路の例を示した概略のブロック図である。
【図６】 図５における内部電源降圧回路５１の回路例
を示した図である。
を示した図である。
【図７】 本発明の実施の形態３における半導体集積回
路の例を示した概略のブロック図である。
路の例を示した概略のブロック図である。
【図８】 図７における内部電源降圧回路７１の回路例
を示した図である。
を示した図である。
【図９】 本発明の実施の形態４における半導体集積回
路の例を示した概略のブロック図である。
路の例を示した概略のブロック図である。
【図１０】 図９における内部電源降圧回路９１の回路
例を示した図である。
例を示した図である。
【図１１】 本発明の実施の形態５における半導体集積
回路の例を示した概略のブロック図である。
回路の例を示した概略のブロック図である。
【図１２】 図１１における基板電圧発生回路１１１の
回路例を示した図である。
回路例を示した図である。
【図１３】 本発明の実施の形態６における半導体集積
回路の例を示した概略のブロック図である。
回路の例を示した概略のブロック図である。
【図１４】 図１３における昇圧電圧発生回路１３１の
回路例を示した図である。
回路例を示した図である。
【図１５】 バーストモードで動作する６４Ｍbit×８
のシンクロナスＤＲＡＭの従来例を示した概略のブロッ
ク図である。
のシンクロナスＤＲＡＭの従来例を示した概略のブロッ
ク図である。
１，５５，７５，９５，１１５，１３５ ＳＤＲＡＭ、
２，５１，７１，９１ 内部電源降圧回路、 ５ 基
準電圧発生回路、 １０，５４，７４，９２，１１４，
１３４ 内部電源回路、 １９ モードレジスタ回路、
４１，４２，４９，１０３，１０４，１２１，１２
２，１２３，１４４，１４５ ｐチャネル型ＭＯＳトラ
ンジスタ、 ４３，４４，４６，４７，６１，１２４，
１２５，１４１，１４２，１４３ ｎチャネル型ＭＯＳ
トランジスタ、 ４５，８２，１０２ 差動増幅回路、
４８，６４ ゲイン制御回路、 ５２，１１２ 第１
電圧発生回路、 ５３，１１３ 第２電圧発生回路、
６２，６３，８３，８４，１０５，１２６，１２７，１
４６，１４７ トランスミッションゲート、 ７２第１
基準電圧発生回路、 ７３ 第２基準電圧発生回路、
８１，１０１ 定電流源、 ８５ 基準電圧切換回路、
１０６ 出力回路、 １１１ 基板電圧発生回路、
１２８ 基板電圧検出回路、 １２９，１５０ チャー
ジポンプ回路、 １３１ 昇圧電圧発生回路、 １３２
第３電圧発生回路、 １３３ 第４電圧発生回路、
１４８ コンデンサ、 １４９ 昇圧電圧検出回路
２，５１，７１，９１ 内部電源降圧回路、 ５ 基
準電圧発生回路、 １０，５４，７４，９２，１１４，
１３４ 内部電源回路、 １９ モードレジスタ回路、
４１，４２，４９，１０３，１０４，１２１，１２
２，１２３，１４４，１４５ ｐチャネル型ＭＯＳトラ
ンジスタ、 ４３，４４，４６，４７，６１，１２４，
１２５，１４１，１４２，１４３ ｎチャネル型ＭＯＳ
トランジスタ、 ４５，８２，１０２ 差動増幅回路、
４８，６４ ゲイン制御回路、 ５２，１１２ 第１
電圧発生回路、 ５３，１１３ 第２電圧発生回路、
６２，６３，８３，８４，１０５，１２６，１２７，１
４６，１４７ トランスミッションゲート、 ７２第１
基準電圧発生回路、 ７３ 第２基準電圧発生回路、
８１，１０１ 定電流源、 ８５ 基準電圧切換回路、
１０６ 出力回路、 １１１ 基板電圧発生回路、
１２８ 基板電圧検出回路、 １２９，１５０ チャー
ジポンプ回路、 １３１ 昇圧電圧発生回路、 １３２
第３電圧発生回路、 １３３ 第４電圧発生回路、
１４８ コンデンサ、 １４９ 昇圧電圧検出回路
Claims (15)
- 【請求項１】 バーストモードで動作する半導体集積回
路において、 所定の基準電圧を基に外部からの電源電圧を降圧して内
部電源電圧を生成し出力する内部電源降圧部と、 外部から入力されるアドレスデータからバースト長を判
定するバースト長判定部とを備え、 上記内部電源降圧部は、バースト長判定部で判定された
バースト長が長いほど内部電源電圧の低下に対する出力
電流の増加速度を速くすることを特徴とする半導体集積
回路。 - 【請求項２】 上記内部電源降圧部は、 出力した内部電源電圧と所定の基準電圧とが入力される
差動増幅回路部と、 該差動増幅回路部に流れる電流を制御し差動増幅回路部
のゲインを制御するゲイン制御部と、 上記差動増幅回路部の出力電圧に応じて電流供給能力を
変える出力回路部とを備え、 上記ゲイン制御部は、バースト長が長いほど差動増幅回
路部に流れる電流を増加させ、差動増幅回路部のゲイン
を大きくすることを特徴とする請求項１に記載の半導体
集積回路。 - 【請求項３】 上記ゲイン制御部は、差動増幅回路部に
電流を供給するゲートサイズの異なる複数のＭＯＳトラ
ンジスタで形成され、バースト長が長いほどドレイン電
流の大きいＭＯＳトランジスタを作動させて差動増幅回
路部に流れる電流を増加させることを特徴とする請求項
２に記載の半導体集積回路。 - 【請求項４】 上記ゲイン制御部は、差動増幅回路部に
電流を供給する複数のＭＯＳトランジスタで形成され、
バースト長が長いほど作動させるＭＯＳトランジスタ数
を増やして差動増幅回路部に流れる電流を増加させるこ
とを特徴とする請求項２に記載の半導体集積回路。 - 【請求項５】 上記ゲイン制御部は、差動増幅回路部に
電流を供給するＭＯＳトランジスタと、バースト長に応
じて該ＭＯＳトランジスタのゲート電圧を制御するゲー
ト電圧制御回路とからなり、ゲート電圧制御回路は、バ
ースト長が長いほど差動増幅回路部に供給する電流を増
加させるように上記ＭＯＳトランジスタのゲート電圧を
制御することを特徴とする請求項２に記載の半導体集積
回路。 - 【請求項６】 バーストモードで動作する半導体集積回
路において、 異なる複数の基準電圧を生成して出力する基準電圧発生
部と該基準電圧発生部から入力される基準電圧を選択
し、該選択した基準電圧を基に外部からの電源電圧を降
圧して内部電源電圧を生成し出力する内部電源降圧部
と、 外部から入力されるアドレスデータからバースト長を判
定するバースト長判定部とを備え、 上記内部電源降圧部は、バースト長判定部で判定された
バースト長が長いほど大きい基準電圧を選択し、内部電
源電圧の低下を補償することを特徴とする半導体集積回
路。 - 【請求項７】 上記内部電源降圧部は、 バースト長に応じて基準電圧発生部からの基準電圧を選
択する基準電圧選択部と、 出力した内部電源電圧と基準電圧選択部で選択された基
準電圧とが入力される差動増幅回路部と、 差動増幅回路部の出力電圧に応じて電流供給能力を変え
る出力回路部とを備え、 上記基準電圧選択部は、バースト長が長いほど大きい基
準電圧を選択することを特徴とする請求項６に記載の半
導体集積回路。 - 【請求項８】 バーストモードで動作する半導体集積回
路において、 所定の基準電圧を基に外部からの電源電圧を降圧して内
部電源電圧を生成し出力する内部電源降圧部と、 外部から入力されるアドレスデータからバースト長を判
定するバースト長判定部とを備え、 上記内部電源降圧部は、バースト長判定部で判定された
バースト長が長いほど出力電流供給能力を増加させるこ
とを特徴とする半導体集積回路。 - 【請求項９】 上記内部電源降圧部は、 出力した内部電源電圧と所定の基準電圧とが入力される
差動増幅回路部と、 バースト長に応じて電流供給能力を変える出力回路部と
を備え、 該出力回路部は、バースト長が長いほど電流供給能力を
増加させることを特徴とする請求項８に記載の半導体集
積回路。 - 【請求項１０】 半導体基板のバイアス電圧を生成して
出力し、半導体基板に基板電圧を印加する基板電圧発生
部を更に備え、該基板電圧発生部は、バースト長判定部
で判定されたバースト長が長いほど、基板電圧の上昇に
対する応答性をよくし、基板電圧の上昇を検出する速度
を速くすることを特徴とする請求項１から請求項９のい
ずれかに記載の半導体集積回路。 - 【請求項１１】 外部からの電源電圧を昇圧して昇圧電
圧を生成して出力する昇圧電圧発生部を更に備え、該昇
圧電圧発生部は、バースト長判定部で判定されたバース
ト長が長いほど、昇圧電圧の低下に対する応答性をよく
し、昇圧電圧の低下を検出する速度を速くすることを特
徴とする請求項１から請求項１０のいずれかに記載の半
導体集積回路。 - 【請求項１２】 バーストモードで動作する半導体集積
回路において、 半導体基板のバイアス電圧を生成して出力し、半導体基
板に基板電圧を印加する基板電圧発生部と、 外部から入力されるアドレスデータからバースト長を判
定するバースト長判定部とを備え、 上記基板電圧発生部は、バースト長判定部で判定された
バースト長が長いほど、基板電圧の上昇に対する応答性
をよくし、基板電圧の上昇を検出する速度を速くするこ
とを特徴とする半導体集積回路。 - 【請求項１３】 上記基板電圧発生部は、 基板電圧を低下させるチャージポンプ回路部と、 出力した基板電圧の検出を行い、基板電圧が所定値以上
になるとチャージポンプ回路部を作動させる基板電圧検
出部とを備え、 上記基板電圧検出部は、バースト長が長いほど、基板電
圧の上昇に対する応答性をよくし、基板電圧が所定値以
上になったことを検出する速度を速くすることを特徴と
する請求項１２に記載の半導体集積回路。 - 【請求項１４】 バーストモードで動作する半導体集積
回路において、 外部からの電源電圧を昇圧して昇圧電圧を生成して出力
する昇圧電圧発生部と、 外部から入力されるアドレスデータからバースト長を判
定するバースト長判定部とを備え、 上記昇圧電圧発生部は、バースト長判定部で判定された
バースト長が長いほど、昇圧電圧の低下に対する応答性
をよくし、昇圧電圧の低下を検出する速度を速くするこ
とを特徴とする半導体集積回路。 - 【請求項１５】 上記昇圧電圧発生部は、 昇圧電圧を上昇させるチャージポンプ回路部と、 出力した昇圧電圧の検出を行い、昇圧電圧が所定値以下
になるとチャージポンプ回路部を作動させる昇圧電圧検
出部とを備え、 上記昇圧電圧検出部は、バースト長が長いほど、昇圧電
圧の低下に対する応答性をよくし、昇圧電圧が所定値以
下になったことを検出する速度を速くすることを特徴と
する請求項１４に記載の半導体集積回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9030158A JPH10228770A (ja) | 1997-02-14 | 1997-02-14 | 半導体集積回路 |
| TW086105621A TW345734B (en) | 1997-02-14 | 1997-04-29 | Semiconductor integrated circuit |
| KR1019970031184A KR100286183B1 (ko) | 1997-02-14 | 1997-07-04 | 반도체집적회로 |
| US08/893,718 US5875146A (en) | 1997-02-14 | 1997-07-11 | Semiconductor integrated circuit device with burst length invariant internal circuit |
| DE19732670A DE19732670A1 (de) | 1997-02-14 | 1997-07-29 | Integrierte Halbleiterschaltungseinrichtung mit burstlängeninvarianter interner Schaltung |
| CN97118421A CN1104053C (zh) | 1997-02-14 | 1997-09-04 | 半导体集成电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9030158A JPH10228770A (ja) | 1997-02-14 | 1997-02-14 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10228770A true JPH10228770A (ja) | 1998-08-25 |
Family
ID=12295958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9030158A Pending JPH10228770A (ja) | 1997-02-14 | 1997-02-14 | 半導体集積回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5875146A (ja) |
| JP (1) | JPH10228770A (ja) |
| KR (1) | KR100286183B1 (ja) |
| CN (1) | CN1104053C (ja) |
| DE (1) | DE19732670A1 (ja) |
| TW (1) | TW345734B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6810497B2 (en) | 2000-01-24 | 2004-10-26 | Nec Electronics Corporation | Semiconductor integrated circuit compensating variations of delay time |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100238238B1 (ko) * | 1997-03-31 | 2000-01-15 | 윤종용 | 반도체 메모리장치의 내부 전압 제어회로 및 그 제어방법 |
| JPH1186536A (ja) * | 1997-09-12 | 1999-03-30 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR100351931B1 (ko) * | 2000-05-30 | 2002-09-12 | 삼성전자 주식회사 | 반도체 메모리 장치의 전압 감지 회로 |
| JP2004071000A (ja) * | 2002-08-02 | 2004-03-04 | Renesas Technology Corp | 半導体記憶装置 |
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