JPH1022790A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH1022790A JPH1022790A JP8188265A JP18826596A JPH1022790A JP H1022790 A JPH1022790 A JP H1022790A JP 8188265 A JP8188265 A JP 8188265A JP 18826596 A JP18826596 A JP 18826596A JP H1022790 A JPH1022790 A JP H1022790A
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Abstract
(57)【要約】
【課題】設計時や製造検査時に問題となる競合の問題を
回避することにより、設計から製造における品質と生産
性を向上させる半導体集積回路を提供する。 【解決手段】競合を発生させる可能性のある機能ブロッ
クの一方の入力を第１入力、他方の入力を第２入力と
し、第１入力とその前段回路群間の配線と、第２入力と
その前段回路群間の配線との間を、第１入力に入る信号
の変化について検知可能な回路と、検知回路の出力信号
を受けて第２入力側に入力される信号変化を一時的に保
持するコントロール回路でそれぞれ接続し、コントロー
ル回路により第２入力に入る信号を一時的に保持するタ
イミングと第１入力に入る信号変化のタイミングを調整
する回路と、を備える。
回避することにより、設計から製造における品質と生産
性を向上させる半導体集積回路を提供する。 【解決手段】競合を発生させる可能性のある機能ブロッ
クの一方の入力を第１入力、他方の入力を第２入力と
し、第１入力とその前段回路群間の配線と、第２入力と
その前段回路群間の配線との間を、第１入力に入る信号
の変化について検知可能な回路と、検知回路の出力信号
を受けて第２入力側に入力される信号変化を一時的に保
持するコントロール回路でそれぞれ接続し、コントロー
ル回路により第２入力に入る信号を一時的に保持するタ
イミングと第１入力に入る信号変化のタイミングを調整
する回路と、を備える。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積化回路に
関し、特にフリップフロップ等の順序回路を備えた半導
体集積回路に関する。
関し、特にフリップフロップ等の順序回路を備えた半導
体集積回路に関する。
【０００２】
【従来の技術】半導体集積回路では、その用途に応じて
回路構成が為され、フリップフロップのような順序回路
を備えた各種構成の半導体集積回路が用いられている。
回路構成が為され、フリップフロップのような順序回路
を備えた各種構成の半導体集積回路が用いられている。
【０００３】従来の半導体集積回路について、図３
（Ａ）、図４（Ａ）を参照して説明する。
（Ａ）、図４（Ａ）を参照して説明する。
【０００４】まず、図３（Ａ）に示す半導体集積回路
は、フリップフロップ４のデータ入力部（端子Ｄ）に対
して配線Ｗ６を介して回路群１が接続されており、更に
信号入力端子Ｔ１と回路群１が接続されている。そし
て、フリップフロップ４のクロック入力部（端子ＣＫ）
には配線Ｗ８を介して回路群２が接続され、この回路群
２と信号入力端子Ｔ２とが接続されており、フリップフ
ロップ４の出力部（端子Ｑ）には配線Ｗ９が接続された
構成とされている。
は、フリップフロップ４のデータ入力部（端子Ｄ）に対
して配線Ｗ６を介して回路群１が接続されており、更に
信号入力端子Ｔ１と回路群１が接続されている。そし
て、フリップフロップ４のクロック入力部（端子ＣＫ）
には配線Ｗ８を介して回路群２が接続され、この回路群
２と信号入力端子Ｔ２とが接続されており、フリップフ
ロップ４の出力部（端子Ｑ）には配線Ｗ９が接続された
構成とされている。
【０００５】次に、図４（Ａ）に示す半導体集積回路
は、フリップフロップ４のデータ入力部（端子Ｄ）に対
して配線Ｗ１１を介して回路群５が接続されており、更
に信号入力端子Ｔ３と回路群５とが接続されている。フ
リップフロップ４のクロック入力部（端子ＣＫ）に対し
ては配線Ｗ１２を介してディレイブロック７の出力端が
接続され、ディレイブロック７の入力端は配線Ｗ１０を
介して回路群６が直列に接続され、回路群６は信号入力
端子Ｔ３と接続される構成とされている。
は、フリップフロップ４のデータ入力部（端子Ｄ）に対
して配線Ｗ１１を介して回路群５が接続されており、更
に信号入力端子Ｔ３と回路群５とが接続されている。フ
リップフロップ４のクロック入力部（端子ＣＫ）に対し
ては配線Ｗ１２を介してディレイブロック７の出力端が
接続され、ディレイブロック７の入力端は配線Ｗ１０を
介して回路群６が直列に接続され、回路群６は信号入力
端子Ｔ３と接続される構成とされている。
【０００６】図４（Ａ）に示す回路構成が、図３（Ａ）
に示した回路構成と相違する点は、図４（Ａ）に示す回
路構成においては、同じ信号入力端子Ｔ３から枝別れ
（分岐）した配線がそれぞれの回路群５、６を介してフ
リップフロップ４のデータ入力部及びクロック入力部に
接続された構成とされている点であり、信号の伝搬時間
という点から見れば、フリップフロップ４のデータ入力
部及びクロック入力部に達する信号の遅延差は、配線が
分岐した以降の遅延のみによって決定される点にある。
に示した回路構成と相違する点は、図４（Ａ）に示す回
路構成においては、同じ信号入力端子Ｔ３から枝別れ
（分岐）した配線がそれぞれの回路群５、６を介してフ
リップフロップ４のデータ入力部及びクロック入力部に
接続された構成とされている点であり、信号の伝搬時間
という点から見れば、フリップフロップ４のデータ入力
部及びクロック入力部に達する信号の遅延差は、配線が
分岐した以降の遅延のみによって決定される点にある。
【０００７】
【発明が解決しようとする課題】上記した従来の半導体
集積回路では、２つの入力間で信号変化が同時発生する
ことで問題となる、信号の競合に対する対応能力（耐
性）が乏しいという問題点を有している。以下にこの問
題点（第１の問題点）を詳細に説明する。
集積回路では、２つの入力間で信号変化が同時発生する
ことで問題となる、信号の競合に対する対応能力（耐
性）が乏しいという問題点を有している。以下にこの問
題点（第１の問題点）を詳細に説明する。
【０００８】まず、図３（Ａ）と図３（Ｂ）を参照して
説明する。半導体集積回路の機能試験を行うときは検査
用パターン（テストパターン）を使用し、その検査用パ
ターンは、通常、論理シミュレーションを実行した結果
から作成される。
説明する。半導体集積回路の機能試験を行うときは検査
用パターン（テストパターン）を使用し、その検査用パ
ターンは、通常、論理シミュレーションを実行した結果
から作成される。
【０００９】論理シミュレーションの結果作成された検
査用パターンの一部として、配線Ｗ６、Ｗ８、Ｗ９と次
段ブロックとの接点での信号波形が、図３（Ｂ）のタイ
ミングチャートにおいてＳＷ６、ＳＷ８、ＳＷ９に示す
ような関係にあるものとする。しかし、実際の検査時に
は、検査パターンは、ＬＳＩテスタから半導体集積回路
に対して入力されるので、ＬＳＩテスタの信号入力装置
が持つ入力タイミング精度のばらつき（以下「テスタス
キュー」という、ＬＳＩテスタのピン間スキューを意味
する）によって、図３（Ｂ）に示すように、ＳＷ６、Ｓ
Ｗ８、ＳＷ９がシフトしたタイミング波形ＳＷ６′、Ｓ
Ｗ８′、ＳＷ９′のようなものとなる場合がある。
査用パターンの一部として、配線Ｗ６、Ｗ８、Ｗ９と次
段ブロックとの接点での信号波形が、図３（Ｂ）のタイ
ミングチャートにおいてＳＷ６、ＳＷ８、ＳＷ９に示す
ような関係にあるものとする。しかし、実際の検査時に
は、検査パターンは、ＬＳＩテスタから半導体集積回路
に対して入力されるので、ＬＳＩテスタの信号入力装置
が持つ入力タイミング精度のばらつき（以下「テスタス
キュー」という、ＬＳＩテスタのピン間スキューを意味
する）によって、図３（Ｂ）に示すように、ＳＷ６、Ｓ
Ｗ８、ＳＷ９がシフトしたタイミング波形ＳＷ６′、Ｓ
Ｗ８′、ＳＷ９′のようなものとなる場合がある。
【００１０】この場合、競合区間Ｒ１で競合しているた
め、配線Ｗ９と次段ブロック（図３（Ａ）では不図示）
との接点の信号波形ＳＷ９のシフト波形ＳＷ９′として
示すように、その出力値はＨｉｇｈレベルになるかＬｏ
ｗレベルになるか保証されず、本来の期待値である、配
線Ｗ９と次段ブロックとの接点での信号波形ＳＷ９と異
なる結果となることがある。その際、もし期待値と異な
った場合、良品であるものを不良品と判定してしまうと
いった問題が生じる。
め、配線Ｗ９と次段ブロック（図３（Ａ）では不図示）
との接点の信号波形ＳＷ９のシフト波形ＳＷ９′として
示すように、その出力値はＨｉｇｈレベルになるかＬｏ
ｗレベルになるか保証されず、本来の期待値である、配
線Ｗ９と次段ブロックとの接点での信号波形ＳＷ９と異
なる結果となることがある。その際、もし期待値と異な
った場合、良品であるものを不良品と判定してしまうと
いった問題が生じる。
【００１１】この理由は、回路自体が、前述のテスタス
キューにより発生した競合の存在を認識できる機能手段
を具備せず、また競合を回避するために、信号変化のタ
イミングをシフトさせる機能手段を具備していないこと
による。
キューにより発生した競合の存在を認識できる機能手段
を具備せず、また競合を回避するために、信号変化のタ
イミングをシフトさせる機能手段を具備していないこと
による。
【００１２】次に、図４（Ａ）及び図４（Ｂ）を参照し
て、従来の半導体集積回路の別の問題点を以下に説明す
る。
て、従来の半導体集積回路の別の問題点を以下に説明す
る。
【００１３】図４（Ａ）の回路群５と回路群６の遅延値
が同じであった場合、フリップフロップ４のデータ入力
部とクロック入力部に対する信号変化の到達は、ディレ
イブロック無しの場合、配線Ｗ１１、Ｗ１０と次段ブロ
ックとの接点での信号波形は、図４（Ｂ）のタイムチャ
ートにおいて、ＳＷ１１、ＳＷ１０に示すような関係と
なり、これでは競合区間Ｒ２において競合が発生するこ
とになる。これは、シミュレーション実行後に初めて判
明することであり、通常は、競合区間Ｒ２の競合を避け
るために、後からディレイブロック７を設置するなどし
て、設計し直すことになる。
が同じであった場合、フリップフロップ４のデータ入力
部とクロック入力部に対する信号変化の到達は、ディレ
イブロック無しの場合、配線Ｗ１１、Ｗ１０と次段ブロ
ックとの接点での信号波形は、図４（Ｂ）のタイムチャ
ートにおいて、ＳＷ１１、ＳＷ１０に示すような関係と
なり、これでは競合区間Ｒ２において競合が発生するこ
とになる。これは、シミュレーション実行後に初めて判
明することであり、通常は、競合区間Ｒ２の競合を避け
るために、後からディレイブロック７を設置するなどし
て、設計し直すことになる。
【００１４】そして、実際にディレイブロック７を挿入
した場合、図４（Ｂ）のタイミングチャートにおいて、
配線Ｗ１１、Ｗ１２と次段ブロックとの接点での信号波
形ＳＷ１１、ＳＷ１２の関係となる。
した場合、図４（Ｂ）のタイミングチャートにおいて、
配線Ｗ１１、Ｗ１２と次段ブロックとの接点での信号波
形ＳＷ１１、ＳＷ１２の関係となる。
【００１５】この状態（ディレイブロック７を挿入した
状態でのＳＷ１０とＳＷ１２の関係）では、競合は発生
していない。しかしながら、例えば設置するディレイブ
ロック７の遅延値を大きくとりすぎてしまうと、配線Ｗ
１２と次段ブロックとの接点の信号波形はさらに遅延し
てシフトし図４（Ｂ）のＳＷ１２′となり、ＳＷ１１と
ＳＷ１２′の関係から、競合区間Ｒ３で競合が発生する
ことになる。
状態でのＳＷ１０とＳＷ１２の関係）では、競合は発生
していない。しかしながら、例えば設置するディレイブ
ロック７の遅延値を大きくとりすぎてしまうと、配線Ｗ
１２と次段ブロックとの接点の信号波形はさらに遅延し
てシフトし図４（Ｂ）のＳＷ１２′となり、ＳＷ１１と
ＳＷ１２′の関係から、競合区間Ｒ３で競合が発生する
ことになる。
【００１６】このため、シミュレーション実行して競合
区間が存在することが分った後に、適切な遅延時間のデ
ィレイブロックを設置しなければならず、再設計に時間
を費すこととなる。
区間が存在することが分った後に、適切な遅延時間のデ
ィレイブロックを設置しなければならず、再設計に時間
を費すこととなる。
【００１７】これは、前述した第１の問題点に対する原
因と同じであるが、回路自体が競合を回避する機能を初
めから備えていないため、競合が発生することが分かっ
た時点で、競合を回避するために、回路を設計し直すこ
とが必要とされるためである。
因と同じであるが、回路自体が競合を回避する機能を初
めから備えていないため、競合が発生することが分かっ
た時点で、競合を回避するために、回路を設計し直すこ
とが必要とされるためである。
【００１８】従って、本発明は、上記問題点に鑑みてな
されたものであって、その目的は、半導体集積回路の設
計時や製造検査時に問題となる競合を回避し、設計段階
からの生産性を向上させることを可能とした半導体集積
回路を提供することにある。
されたものであって、その目的は、半導体集積回路の設
計時や製造検査時に問題となる競合を回避し、設計段階
からの生産性を向上させることを可能とした半導体集積
回路を提供することにある。
【００１９】
【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体集積回路は、半導体集積回路におい
て、順序回路等の機能ブロックの複数の入力のうち、第
１の入力の前段のラインの信号変化を受けて、該信号変
化の有無を論理的な信号に変換する検出手段と、前記検
出手段の出力信号を受けて前記順序回路等の機能ブロッ
クの第２の入力の変化を一時的に保持又はシフトさせる
手段と、を備え、更に、前記第２の入力の信号保持タイ
ミングと、前記第１の入力の信号変化の伝搬タイミング
を調整する手段と、を備えたことを特徴とする。
め、本発明の半導体集積回路は、半導体集積回路におい
て、順序回路等の機能ブロックの複数の入力のうち、第
１の入力の前段のラインの信号変化を受けて、該信号変
化の有無を論理的な信号に変換する検出手段と、前記検
出手段の出力信号を受けて前記順序回路等の機能ブロッ
クの第２の入力の変化を一時的に保持又はシフトさせる
手段と、を備え、更に、前記第２の入力の信号保持タイ
ミングと、前記第１の入力の信号変化の伝搬タイミング
を調整する手段と、を備えたことを特徴とする。
【００２０】
【発明の実施の形態】以下に、本発明の実施の形態及び
実施例を順に説明する。本発明は、その好ましい実施の
形態において、競合制御回路（図１の３）を、競合が発
生する可能性のある機能ブロックの２つの入力間に対し
て設置し、一方の信号変化を保持／シフトすることによ
り、自動的に競合を回避する、ようにしたものである。
実施例を順に説明する。本発明は、その好ましい実施の
形態において、競合制御回路（図１の３）を、競合が発
生する可能性のある機能ブロックの２つの入力間に対し
て設置し、一方の信号変化を保持／シフトすることによ
り、自動的に競合を回避する、ようにしたものである。
【００２１】より具体的には、本発明は、その実施の形
態において、順序回路（図１のフリップフロップ４等）
に対して競合を発生させる要素のある一方の入力を第１
入力（図１のフリップフロップ４のデータ入力部）、他
方を第２入力（図１のフリップフロップ４のクロック入
力部）とし、第１入力とその前段回路群（図１の回路群
１）間の配線（図１の配線Ｗ１）と、第２入力とその前
段回路群（図１の回路群２）間の配線（図１の配線Ｗ
５）と、の間を、第１入力に入る信号の変化を検知する
検知回路（図１のインバータＩＶ７〜ＩＶ１２、及び排
他的論理和回路ＥＯＲ１）と、検知回路の信号を受けて
第２入力側に入力される信号変化を一時的に保持するコ
ントロール回路（図１のトランスファゲートＴＧ１、イ
ンバータＩＶ１３〜ＩＶ１６）に接続し、またこのコン
トロール回路により第２入力に入る信号を一時的に保持
するタイミングと第１入力に入る信号変化のタイミング
を調整するための遅延回路（図１のＩＶ１〜ＩＶ６）
と、を備えて構成される。
態において、順序回路（図１のフリップフロップ４等）
に対して競合を発生させる要素のある一方の入力を第１
入力（図１のフリップフロップ４のデータ入力部）、他
方を第２入力（図１のフリップフロップ４のクロック入
力部）とし、第１入力とその前段回路群（図１の回路群
１）間の配線（図１の配線Ｗ１）と、第２入力とその前
段回路群（図１の回路群２）間の配線（図１の配線Ｗ
５）と、の間を、第１入力に入る信号の変化を検知する
検知回路（図１のインバータＩＶ７〜ＩＶ１２、及び排
他的論理和回路ＥＯＲ１）と、検知回路の信号を受けて
第２入力側に入力される信号変化を一時的に保持するコ
ントロール回路（図１のトランスファゲートＴＧ１、イ
ンバータＩＶ１３〜ＩＶ１６）に接続し、またこのコン
トロール回路により第２入力に入る信号を一時的に保持
するタイミングと第１入力に入る信号変化のタイミング
を調整するための遅延回路（図１のＩＶ１〜ＩＶ６）
と、を備えて構成される。
【００２２】本発明によれば、順序回路に対して競合を
発生させる要素のある、一方の入力を第１入力、他の入
力を第２入力とした場合、第１入力に対する前段回路群
からの出力値に変化があった場合、この変化を受けて検
知回路部が変化の有無をロジカルな信号として出力す
る。
発生させる要素のある、一方の入力を第１入力、他の入
力を第２入力とした場合、第１入力に対する前段回路群
からの出力値に変化があった場合、この変化を受けて検
知回路部が変化の有無をロジカルな信号として出力す
る。
【００２３】また、検出回路部は、変化有りの時は、変
化無しの時と異なる一定の値を出力する。更にその出力
された信号結果を受け、前述の変化有りの時は、第２入
力に対する信号状態を、一定の値が出力されている間
中、保持回路により保持し続ける（前段回路群からの信
号変化があっても伝搬を止める）。そして、保持が終了
すると、前段回路群の出力状態を伝搬する。
化無しの時と異なる一定の値を出力する。更にその出力
された信号結果を受け、前述の変化有りの時は、第２入
力に対する信号状態を、一定の値が出力されている間
中、保持回路により保持し続ける（前段回路群からの信
号変化があっても伝搬を止める）。そして、保持が終了
すると、前段回路群の出力状態を伝搬する。
【００２４】また、第１入力とその前段回路の間に設定
した遅延回路により、前段回路群の出力が変化しても、
上記した保持回路が保持状態（すなわち第２入力に変化
信号が入らなくなる）になるまでは、第１入力に対して
変化信号が到達しないようにし、第２入力が保持状態と
されてから元に戻るまでの間に、変化信号を第１入力に
対し入力することで、第１入力と第２入力に対し同時に
変化した信号が入力されないようになっている。
した遅延回路により、前段回路群の出力が変化しても、
上記した保持回路が保持状態（すなわち第２入力に変化
信号が入らなくなる）になるまでは、第１入力に対して
変化信号が到達しないようにし、第２入力が保持状態と
されてから元に戻るまでの間に、変化信号を第１入力に
対し入力することで、第１入力と第２入力に対し同時に
変化した信号が入力されないようになっている。
【００２５】
【実施例】上記した本発明の実施の形態を更に詳細に説
明すべく、本発明の実施例について図１を参照して以下
に説明する。
明すべく、本発明の実施例について図１を参照して以下
に説明する。
【００２６】図１は、本発明に係る半導体集積回路の一
実施例の回路構成を示す図である。また、図２は、本発
明の半導体集積回路の一実施例の動作を説明するための
タイムチャートである。
実施例の回路構成を示す図である。また、図２は、本発
明の半導体集積回路の一実施例の動作を説明するための
タイムチャートである。
【００２７】まず、図１を参照して、本実施例の構成に
ついて説明する。本実施例においては、順序回路で競合
の起こる可能性のある入力（例えばフリップフロップ４
のデータ入力部とクロック入力部）と、その前段回路群
と、の間に、競合制御回路３が接続されている。
ついて説明する。本実施例においては、順序回路で競合
の起こる可能性のある入力（例えばフリップフロップ４
のデータ入力部とクロック入力部）と、その前段回路群
と、の間に、競合制御回路３が接続されている。
【００２８】より詳細には、図１を参照すると、信号入
力端子Ｔ１は複数の回路からなる回路群１に接続され、
回路群１の出力は配線Ｗ１に接続され、更に配線Ｗ１は
直列（縦属）形態に接続された複数のインバータＩＶ１
〜ＩＶ６に接続され、そして最終段のインバータＩＶ６
は、フリップフロップ４のデータ入力部と接続されてい
る。
力端子Ｔ１は複数の回路からなる回路群１に接続され、
回路群１の出力は配線Ｗ１に接続され、更に配線Ｗ１は
直列（縦属）形態に接続された複数のインバータＩＶ１
〜ＩＶ６に接続され、そして最終段のインバータＩＶ６
は、フリップフロップ４のデータ入力部と接続されてい
る。
【００２９】次に、配線Ｗ１から、インバータＩＶ１〜
ＩＶ６に対しては並列形態に接続されるように配線Ｗ２
を接続し、その配線Ｗ２は、２入力エクスクルーシブオ
ア（排他的論理和）回路ＥＯＲ１の一の入力端と接続さ
れている。エクスクルーシブオア回路ＥＯＲ１の他の入
力端には、配線Ｗ３を介して、直列形態に接続された複
数のインバータＩＶ７〜ＩＶ１２が接続されている。そ
して、配線Ｗ３から一番遠い位置に接続されているイン
バータにＩＶ７の入力端は配線Ｗ２と接続されている。
ＩＶ６に対しては並列形態に接続されるように配線Ｗ２
を接続し、その配線Ｗ２は、２入力エクスクルーシブオ
ア（排他的論理和）回路ＥＯＲ１の一の入力端と接続さ
れている。エクスクルーシブオア回路ＥＯＲ１の他の入
力端には、配線Ｗ３を介して、直列形態に接続された複
数のインバータＩＶ７〜ＩＶ１２が接続されている。そ
して、配線Ｗ３から一番遠い位置に接続されているイン
バータにＩＶ７の入力端は配線Ｗ２と接続されている。
【００３０】エクスクルーシブオア回路ＥＯＲ１の出力
は配線Ｗ４と接続され、この配線Ｗ４は、次段に配され
たトランスファゲートＴＧ１を構成するＰｃｈトランジ
スタのゲートに入力されると共に、インバータＩＶ１４
を介してトランスファゲートＴＧ１を構成するＮｃｈト
ランジスタのゲートへ接続されている。
は配線Ｗ４と接続され、この配線Ｗ４は、次段に配され
たトランスファゲートＴＧ１を構成するＰｃｈトランジ
スタのゲートに入力されると共に、インバータＩＶ１４
を介してトランスファゲートＴＧ１を構成するＮｃｈト
ランジスタのゲートへ接続されている。
【００３１】トランスファゲートＴＧ１は、信号入力端
子Ｔ２に接続されている回路群２の出力を、配線Ｗ５経
由で伝搬できるように接続されており、その出力は配線
Ｗ７を介してインバータＩＶ１５の入力端へ接続されて
いる。そして、インバータＩＶ１５の出力は、インバー
タＩＶ１３、ＩＶ１６の各入力端に接続され、インバー
タＩＶ１６の出力はインバータＩＶ１５の入力端へ帰還
されループを構成する形で接続されている。また、イン
バータＩＶ１３の出力は、配線Ｗ８を経由して、フリッ
プフロップ４のクロック入力端（ＣＫ）に接続される構
成となっている。
子Ｔ２に接続されている回路群２の出力を、配線Ｗ５経
由で伝搬できるように接続されており、その出力は配線
Ｗ７を介してインバータＩＶ１５の入力端へ接続されて
いる。そして、インバータＩＶ１５の出力は、インバー
タＩＶ１３、ＩＶ１６の各入力端に接続され、インバー
タＩＶ１６の出力はインバータＩＶ１５の入力端へ帰還
されループを構成する形で接続されている。また、イン
バータＩＶ１３の出力は、配線Ｗ８を経由して、フリッ
プフロップ４のクロック入力端（ＣＫ）に接続される構
成となっている。
【００３２】次に、本実施例の動作について図１及び図
２を参照して説明する。
２を参照して説明する。
【００３３】まず、回路群１から配線Ｗ１に出力された
信号が、配線Ｗ１と次段ブロックとの接点での信号のタ
イミング波形ＳＷ１として示したように、Ｈｉｇｈから
Ｌｏｗに、信号が変化（遷移）したとする。この変化
は、配線Ｗ２に直ちに反映され、配線Ｗ２と次段ブロッ
クとの接点での信号波形ＳＷ２に示すように変化すると
同時に、その変化は、インバータＩＶ７〜ＩＶ１２を経
由し、配線Ｗ２に対しては遅れた形で配線Ｗ３へ伝搬さ
れる。これが、配線Ｗ３と次段ブロックとの接点での信
号のタイミング波形ＳＷ３となる。
信号が、配線Ｗ１と次段ブロックとの接点での信号のタ
イミング波形ＳＷ１として示したように、Ｈｉｇｈから
Ｌｏｗに、信号が変化（遷移）したとする。この変化
は、配線Ｗ２に直ちに反映され、配線Ｗ２と次段ブロッ
クとの接点での信号波形ＳＷ２に示すように変化すると
同時に、その変化は、インバータＩＶ７〜ＩＶ１２を経
由し、配線Ｗ２に対しては遅れた形で配線Ｗ３へ伝搬さ
れる。これが、配線Ｗ３と次段ブロックとの接点での信
号のタイミング波形ＳＷ３となる。
【００３４】配線Ｗ２と配線Ｗ３に伝搬された信号は、
２入力エクスクルーシブオア回路ＥＯＲ１に入力され、
エクスクルーシブオア回路ＥＯＲ１は、２つの入力信号
の論理値が互いに異なっている時（例えば一の入力端が
Ｈｉｇｈで、他の入力端がＬｏｗの時）、出力値として
Ｈｉｇｈを出力する。
２入力エクスクルーシブオア回路ＥＯＲ１に入力され、
エクスクルーシブオア回路ＥＯＲ１は、２つの入力信号
の論理値が互いに異なっている時（例えば一の入力端が
Ｈｉｇｈで、他の入力端がＬｏｗの時）、出力値として
Ｈｉｇｈを出力する。
【００３５】よって、排他的論理和回路ＥＯＲ１の出力
端に接続された配線Ｗ４への出力状態は、配線Ｗ４と次
段ブロックとの接点での信号のタイミング波形を示すＳ
Ｗ４のようなものとなる。排他的論理和回路ＥＯＲ１の
出力信号を受けて、トランスファゲートＴＧ１は一定期
間ＯＦＦ状態になる。すなわち、配線Ｗ２で信号が変化
して次に配線Ｗ３の信号が変化するまでは、エクスクル
ーシブオア回路ＥＯＲ１はＨｉｇｈを出力するので、ト
ランスファゲートＴＧ１を構成するＰｃｈトランジスタ
のゲートがＨｉｇｈレベル、Ｎｃｈトランジスタのゲー
トがＬｏｗレベルとされるため、トランスファゲートＴ
Ｇ１はＯＦＦとなる。図２において、トランスファゲー
トＴＧ１のＯＮ／ＯＦＦ状態をＳＴＧ１として示す。
端に接続された配線Ｗ４への出力状態は、配線Ｗ４と次
段ブロックとの接点での信号のタイミング波形を示すＳ
Ｗ４のようなものとなる。排他的論理和回路ＥＯＲ１の
出力信号を受けて、トランスファゲートＴＧ１は一定期
間ＯＦＦ状態になる。すなわち、配線Ｗ２で信号が変化
して次に配線Ｗ３の信号が変化するまでは、エクスクル
ーシブオア回路ＥＯＲ１はＨｉｇｈを出力するので、ト
ランスファゲートＴＧ１を構成するＰｃｈトランジスタ
のゲートがＨｉｇｈレベル、Ｎｃｈトランジスタのゲー
トがＬｏｗレベルとされるため、トランスファゲートＴ
Ｇ１はＯＦＦとなる。図２において、トランスファゲー
トＴＧ１のＯＮ／ＯＦＦ状態をＳＴＧ１として示す。
【００３６】トランスファゲートＴＧ１がＯＦＦになる
と、配線Ｗ５から配線Ｗ７への信号の伝搬は行われず、
インバータＩＶ１３、ＩＶ１５、ＩＶ１６により配線Ｗ
８経由でフリップフロップ４のクロック入力部に伝搬す
る信号は、一定の値を保持することになる。これは、配
線Ｗ８と次段ブロックとの接点でのタイミング波形ＳＷ
８にある無変化区間ＰＫ１にあたる。
と、配線Ｗ５から配線Ｗ７への信号の伝搬は行われず、
インバータＩＶ１３、ＩＶ１５、ＩＶ１６により配線Ｗ
８経由でフリップフロップ４のクロック入力部に伝搬す
る信号は、一定の値を保持することになる。これは、配
線Ｗ８と次段ブロックとの接点でのタイミング波形ＳＷ
８にある無変化区間ＰＫ１にあたる。
【００３７】この保持区間が完了すると、配線Ｗ５から
配線Ｗ７への信号の伝搬が可能になるため、本来保持区
間の部分で変化していた信号は、保持区間が過ぎてから
変化し始めることになる。
配線Ｗ７への信号の伝搬が可能になるため、本来保持区
間の部分で変化していた信号は、保持区間が過ぎてから
変化し始めることになる。
【００３８】ここで、配線Ｗ１からフリップフロップ４
のデータ入力部に伝搬される信号について見ると、配線
Ｗ１での変化は、インバータＩＶ１〜ＩＶ６を通じて、
フリップフロップ４のデータ入力部に入力されるわけで
あるが、インバータＩＶ１〜ＩＶ６と、インバータＩＶ
７〜ＩＶ１２は同じ遅延を持つインバータで構成する
と、全体の遅延時間は同じとなる。
のデータ入力部に伝搬される信号について見ると、配線
Ｗ１での変化は、インバータＩＶ１〜ＩＶ６を通じて、
フリップフロップ４のデータ入力部に入力されるわけで
あるが、インバータＩＶ１〜ＩＶ６と、インバータＩＶ
７〜ＩＶ１２は同じ遅延を持つインバータで構成する
と、全体の遅延時間は同じとなる。
【００３９】このため、配線Ｗ１からの変化がフリップ
フロップ４のデータ入力部に到達した時（配線Ｗ６と次
段ブロックとの接点での信号のタイミング波形ＳＷ６）
に、信号レベルが異なっていた配線Ｗ２と配線Ｗ３の値
が一致するので、エクスクルーシブオア回路ＥＯＲ１出
力はＨｉｇｈからＬｏｗに戻り、トランスファゲートＴ
Ｇ１はＯＦＦ状態がＯＮ状態に戻り、配線５から配線７
への伝搬が可能となる。
フロップ４のデータ入力部に到達した時（配線Ｗ６と次
段ブロックとの接点での信号のタイミング波形ＳＷ６）
に、信号レベルが異なっていた配線Ｗ２と配線Ｗ３の値
が一致するので、エクスクルーシブオア回路ＥＯＲ１出
力はＨｉｇｈからＬｏｗに戻り、トランスファゲートＴ
Ｇ１はＯＦＦ状態がＯＮ状態に戻り、配線５から配線７
への伝搬が可能となる。
【００４０】すなわち、本実施例においては、配線Ｗ１
からの信号変化がフリップフロップ４のデータ入力部に
到達するまでは、配線Ｗ５で起きた信号の変化をフリッ
プフロップ４のクロック入力部に到達する前に止めるこ
とができる（配線Ｗ８と次段ブロックとの接点でのタイ
ミング波形ＳＷ８の無変化区間ＰＫ１参照）。
からの信号変化がフリップフロップ４のデータ入力部に
到達するまでは、配線Ｗ５で起きた信号の変化をフリッ
プフロップ４のクロック入力部に到達する前に止めるこ
とができる（配線Ｗ８と次段ブロックとの接点でのタイ
ミング波形ＳＷ８の無変化区間ＰＫ１参照）。
【００４１】
【発明の効果】以上説明したように、本発明によれば、
下記記載の効果を奏する。
下記記載の効果を奏する。
【００４２】その第１の効果は、本発明に係る半導体集
積回路を用い、事前に論理シミュレーションを実行して
検査用パターンを作成し、実際の製造検査工程で適用す
れば、ＬＳＩテスタの信号入力装置による入力タイミン
グのばらつきに対しても、競合の問題が発生しない状況
で検査が可能になるという、ことである。これにより、
生産ＴＡＴ（Ｔurn Ａround Ｔime）の確保及び問題
解析に費される工数を低減できる。
積回路を用い、事前に論理シミュレーションを実行して
検査用パターンを作成し、実際の製造検査工程で適用す
れば、ＬＳＩテスタの信号入力装置による入力タイミン
グのばらつきに対しても、競合の問題が発生しない状況
で検査が可能になるという、ことである。これにより、
生産ＴＡＴ（Ｔurn Ａround Ｔime）の確保及び問題
解析に費される工数を低減できる。
【００４３】この理由は、本発明においては、競合の起
こり得る可能性のある２つの信号ラインに対して、一方
の信号ラインで変化が起きると、他方のライン信号の伝
搬を止める、すなわち一時的にシフトさせることによ
り、競合の発生を防ぐ回路構成としたことによる。
こり得る可能性のある２つの信号ラインに対して、一方
の信号ラインで変化が起きると、他方のライン信号の伝
搬を止める、すなわち一時的にシフトさせることによ
り、競合の発生を防ぐ回路構成としたことによる。
【００４４】第２の効果は、本発明に係る半導体集積回
路は、どのような順序回路、あるいは前段回路群に対し
ても、一律に同じ構成の回路を適用し、これにより、上
記従来技術（図３（Ｂ）、図４（Ｂ）参照）で説明した
ような内部競合を改善することが可能であるということ
である。また、本発明によれば、論理シミュレーション
後に再度配置変更／追加する必要はなく、初期設計の段
階から使用可能である。これにより、再設計することを
不要とし、再設計時の見落としによる設計ミス等も無く
なり、トータルでの設計ＴＡＴ短縮及び品質の向上を可
能としている。
路は、どのような順序回路、あるいは前段回路群に対し
ても、一律に同じ構成の回路を適用し、これにより、上
記従来技術（図３（Ｂ）、図４（Ｂ）参照）で説明した
ような内部競合を改善することが可能であるということ
である。また、本発明によれば、論理シミュレーション
後に再度配置変更／追加する必要はなく、初期設計の段
階から使用可能である。これにより、再設計することを
不要とし、再設計時の見落としによる設計ミス等も無く
なり、トータルでの設計ＴＡＴ短縮及び品質の向上を可
能としている。
【００４５】この理由は、本発明の半導体集積回路にお
いては、信号の変化をトリガとしており、このトリガを
基に自動的に競合状態を回避する機能手段を有している
ので、事前にタイミング検証による競合有無の確認を行
う必要性が無いためである。
いては、信号の変化をトリガとしており、このトリガを
基に自動的に競合状態を回避する機能手段を有している
ので、事前にタイミング検証による競合有無の確認を行
う必要性が無いためである。
【図面の簡単な説明】
【図１】本発明の半導体集積回路の一実施例の回路構成
を示す図である。
を示す図である。
【図２】本発明の半導体集積回路の一実施例の動作を説
明するためのタイミングチャートである。
明するためのタイミングチャートである。
【図３】（Ａ） 従来の半導体集積回路の回路構成の一
例を示す図である。 （Ｂ） 図３（Ａ）に示した半導体集積回路の動作を説
明するためのタイムチャートである。
例を示す図である。 （Ｂ） 図３（Ａ）に示した半導体集積回路の動作を説
明するためのタイムチャートである。
【図４】（Ａ） 従来の半導体集積回路の回路構成の別
の例を示す図である。 （Ｂ） 図４（Ａ）に示した半導体集積回路の動作を説
明するためのタイムチャートである。
の例を示す図である。 （Ｂ） 図４（Ａ）に示した半導体集積回路の動作を説
明するためのタイムチャートである。
１、２、５、６ 回路群 ３ 競合制御回路 ４ フリップフロップ ７ ディレイブロック ＥＯＲ１ エクスクルーシブオア ＩＶ１〜ＩＶ１６ インバータ ＰＫ１ 無変化区間 Ｒ１〜Ｒ３ 競合区間 ＳＴＧ１ トランスファゲートＴＧ１のＯＮ／ＯＦＦ状
態 ＳＷ１〜ＳＷ６、ＳＷ８〜ＳＷ１２ 配線Ｗ１〜Ｗ６、
Ｗ８〜Ｗ１２と次段ブロックとの接点でのタイムチャー
ト ＳＷ６′、ＳＷ８′、ＳＷ９′、ＳＷ１２′ ＳＷ６、
ＳＷ８、ＳＷ９、ＳＷ１２のシフト Ｔ１〜Ｔ３ 信号入力端子 ＴＧ１ トランスファゲート Ｗ１〜Ｗ１２ 配線
態 ＳＷ１〜ＳＷ６、ＳＷ８〜ＳＷ１２ 配線Ｗ１〜Ｗ６、
Ｗ８〜Ｗ１２と次段ブロックとの接点でのタイムチャー
ト ＳＷ６′、ＳＷ８′、ＳＷ９′、ＳＷ１２′ ＳＷ６、
ＳＷ８、ＳＷ９、ＳＷ１２のシフト Ｔ１〜Ｔ３ 信号入力端子 ＴＧ１ トランスファゲート Ｗ１〜Ｗ１２ 配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0175
Claims (2)
- 【請求項１】データ入力の変化を検出し、この検出結果
に基づきクロック入力を一時的に保持する手段を備え、 順序回路のデータ入力端にデータ入力の変化が到達して
から所定の時間の後に、前記クロック入力の変化が前記
順序回路のクロック入力端に到達するように構成された
ことを特徴とする半導体集積回路。 - 【請求項２】半導体集積回路において、順序回路等の機
能ブロックの複数の入力のうち、第１の入力の前段のラ
インの信号変化を受けて、該信号変化の有無を論理的な
信号に変換する検出手段と、 前記検出手段の出力信号を受けて前記順序回路等の機能
ブロックの第２の入力の変化を一時的に保持又はシフト
させる手段と、 を備え、更に、 前記第２の入力の信号保持タイミングと、前記第１の入
力の信号変化の伝搬タイミングを調整する手段と、 を備えたことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18826596A JP3190829B2 (ja) | 1996-06-28 | 1996-06-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18826596A JP3190829B2 (ja) | 1996-06-28 | 1996-06-28 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1022790A true JPH1022790A (ja) | 1998-01-23 |
| JP3190829B2 JP3190829B2 (ja) | 2001-07-23 |
Family
ID=16220655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18826596A Expired - Fee Related JP3190829B2 (ja) | 1996-06-28 | 1996-06-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3190829B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005130493A (ja) * | 2003-10-24 | 2005-05-19 | Samsung Electronics Co Ltd | 入力信号のトランジション区間で安定的に動作するパスゲート回路、これを備えるセルフリフレッシュ回路、及びパスゲート回路の制御方法 |
-
1996
- 1996-06-28 JP JP18826596A patent/JP3190829B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005130493A (ja) * | 2003-10-24 | 2005-05-19 | Samsung Electronics Co Ltd | 入力信号のトランジション区間で安定的に動作するパスゲート回路、これを備えるセルフリフレッシュ回路、及びパスゲート回路の制御方法 |
| JP4558438B2 (ja) * | 2003-10-24 | 2010-10-06 | 三星電子株式会社 | 入力信号のトランジション区間で安定的に動作するパスゲート回路、これを備えるセルフリフレッシュ回路、及びパスゲート回路の制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3190829B2 (ja) | 2001-07-23 |
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Legal Events
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|---|---|---|---|
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