JPH1022790A - Semiconductor integrated circuit - Google Patents

Abstract

PROBLEM TO BE SOLVED: To improve productivity from a design stage by installing a contention control circuit between the two inputs of a function block with the possibility of generating contention, holding/shifting one signal change and automatically evading the contention. SOLUTION: Inverters IV1-IV6 and the inverters IV7-IV12 are constituted of the inverters provided with the same delay. When the change from a wire W1 reaches the data input part of a flip-flop 4, the values of the wire W2 and the wire W3 whose signal levels were different are matched. Then, the output of an exclusive OR circuit EOR1 is returned from High to Low, a transfer gate TG1 is returned from an OFF state to an ON state and propagation from the wire 5 to the wire 7 is made possible. In such a manner, by stopping/ tentatively shifting the propagation of the other line signals when the change occurs in the two signal lines with the possibility of causing the contention, circuit constitution for automatically preventing the generation of the contention is attained and man-hour consumed for problem analysis after the contention is generated is reduced.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は半導体集積化回路に
関し、特にフリップフロップ等の順序回路を備えた半導
体集積回路に関する。The present invention relates to a semiconductor integrated circuit, and more particularly to a semiconductor integrated circuit having a sequential circuit such as a flip-flop.

【０００２】[0002]

【従来の技術】半導体集積回路では、その用途に応じて
回路構成が為され、フリップフロップのような順序回路
を備えた各種構成の半導体集積回路が用いられている。2. Description of the Related Art In a semiconductor integrated circuit, a circuit configuration is made according to its use, and various types of semiconductor integrated circuits having a sequential circuit such as a flip-flop are used.

【０００３】従来の半導体集積回路について、図３
（Ａ）、図４（Ａ）を参照して説明する。FIG. 3 shows a conventional semiconductor integrated circuit.
A description will be given with reference to FIG.

【０００４】まず、図３（Ａ）に示す半導体集積回路
は、フリップフロップ４のデータ入力部（端子Ｄ）に対
して配線Ｗ６を介して回路群１が接続されており、更に
信号入力端子Ｔ１と回路群１が接続されている。そし
て、フリップフロップ４のクロック入力部（端子ＣＫ）
には配線Ｗ８を介して回路群２が接続され、この回路群
２と信号入力端子Ｔ２とが接続されており、フリップフ
ロップ４の出力部（端子Ｑ）には配線Ｗ９が接続された
構成とされている。First, in the semiconductor integrated circuit shown in FIG. 3A, a circuit group 1 is connected to a data input portion (terminal D) of a flip-flop 4 via a wiring W6, and furthermore, a signal input terminal T1. And the circuit group 1 are connected. Then, the clock input section (terminal CK) of the flip-flop 4
Is connected to a circuit group 2 via a wiring W8, the circuit group 2 is connected to a signal input terminal T2, and a wiring W9 is connected to an output portion (terminal Q) of the flip-flop 4. Have been.

【０００５】次に、図４（Ａ）に示す半導体集積回路
は、フリップフロップ４のデータ入力部（端子Ｄ）に対
して配線Ｗ１１を介して回路群５が接続されており、更
に信号入力端子Ｔ３と回路群５とが接続されている。フ
リップフロップ４のクロック入力部（端子ＣＫ）に対し
ては配線Ｗ１２を介してディレイブロック７の出力端が
接続され、ディレイブロック７の入力端は配線Ｗ１０を
介して回路群６が直列に接続され、回路群６は信号入力
端子Ｔ３と接続される構成とされている。Next, in the semiconductor integrated circuit shown in FIG. 4A, a circuit group 5 is connected to a data input portion (terminal D) of a flip-flop 4 via a wiring W11. T3 and the circuit group 5 are connected. The output terminal of the delay block 7 is connected to the clock input unit (terminal CK) of the flip-flop 4 via a wiring W12, and the input terminal of the delay block 7 is connected to the circuit group 6 in series via a wiring W10. And the circuit group 6 are connected to the signal input terminal T3.

【０００６】図４（Ａ）に示す回路構成が、図３（Ａ）
に示した回路構成と相違する点は、図４（Ａ）に示す回
路構成においては、同じ信号入力端子Ｔ３から枝別れ
（分岐）した配線がそれぞれの回路群５、６を介してフ
リップフロップ４のデータ入力部及びクロック入力部に
接続された構成とされている点であり、信号の伝搬時間
という点から見れば、フリップフロップ４のデータ入力
部及びクロック入力部に達する信号の遅延差は、配線が
分岐した以降の遅延のみによって決定される点にある。[0006] The circuit configuration shown in FIG.
4A is different from the circuit configuration shown in FIG. 4A in that the wiring branched from the same signal input terminal T3 is connected to the flip-flop 4 via the respective circuit groups 5 and 6. Is connected to the data input section and the clock input section of the flip-flop 4. In terms of signal propagation time, the delay difference of the signal reaching the data input section and the clock input section of the flip-flop 4 is: The point is that it is determined only by the delay after the wiring is branched.

【０００７】[0007]

【発明が解決しようとする課題】上記した従来の半導体
集積回路では、２つの入力間で信号変化が同時発生する
ことで問題となる、信号の競合に対する対応能力（耐
性）が乏しいという問題点を有している。以下にこの問
題点（第１の問題点）を詳細に説明する。In the above-mentioned conventional semiconductor integrated circuit, there is a problem that the capability of coping with signal competition (resistance), which is a problem due to a simultaneous signal change between two inputs, is poor. Have. Hereinafter, this problem (first problem) will be described in detail.

【０００８】まず、図３（Ａ）と図３（Ｂ）を参照して
説明する。半導体集積回路の機能試験を行うときは検査
用パターン（テストパターン）を使用し、その検査用パ
ターンは、通常、論理シミュレーションを実行した結果
から作成される。First, a description will be given with reference to FIGS. 3A and 3B. When performing a functional test of a semiconductor integrated circuit, a test pattern (test pattern) is used, and the test pattern is usually created from the result of executing a logic simulation.

【０００９】論理シミュレーションの結果作成された検
査用パターンの一部として、配線Ｗ６、Ｗ８、Ｗ９と次
段ブロックとの接点での信号波形が、図３（Ｂ）のタイ
ミングチャートにおいてＳＷ６、ＳＷ８、ＳＷ９に示す
ような関係にあるものとする。しかし、実際の検査時に
は、検査パターンは、ＬＳＩテスタから半導体集積回路
に対して入力されるので、ＬＳＩテスタの信号入力装置
が持つ入力タイミング精度のばらつき（以下「テスタス
キュー」という、ＬＳＩテスタのピン間スキューを意味
する）によって、図３（Ｂ）に示すように、ＳＷ６、Ｓ
Ｗ８、ＳＷ９がシフトしたタイミング波形ＳＷ６′、Ｓ
Ｗ８′、ＳＷ９′のようなものとなる場合がある。As a part of the inspection pattern created as a result of the logic simulation, the signal waveform at the contact point between the wirings W6, W8, W9 and the next block is shown in the timing chart of FIG. It is assumed that the relationship is as shown in SW9. However, at the time of an actual test, the test pattern is input from the LSI tester to the semiconductor integrated circuit. Therefore, variations in the input timing accuracy of the signal input device of the LSI tester (hereinafter referred to as “tester skew”, (Meaning skew between the switches), as shown in FIG.
Timing waveforms SW6 'and S shifted by W8 and SW9
W8 'and SW9' may occur.

【００１０】この場合、競合区間Ｒ１で競合しているた
め、配線Ｗ９と次段ブロック（図３（Ａ）では不図示）
との接点の信号波形ＳＷ９のシフト波形ＳＷ９′として
示すように、その出力値はＨｉｇｈレベルになるかＬｏ
ｗレベルになるか保証されず、本来の期待値である、配
線Ｗ９と次段ブロックとの接点での信号波形ＳＷ９と異
なる結果となることがある。その際、もし期待値と異な
った場合、良品であるものを不良品と判定してしまうと
いった問題が生じる。[0010] In this case, since there is a competition in the competition section R1, the wiring W9 and the next block (not shown in FIG. 3A).
As shown as a shift waveform SW9 'of the signal waveform SW9 at the point of contact, the output value becomes High level or Lo.
It is not guaranteed that the level will be the w level, and the result may be different from the signal waveform SW9 at the contact point between the wiring W9 and the next block, which is the original expected value. At this time, if the value is different from the expected value, a problem occurs that a good product is determined as a defective product.

【００１１】この理由は、回路自体が、前述のテスタス
キューにより発生した競合の存在を認識できる機能手段
を具備せず、また競合を回避するために、信号変化のタ
イミングをシフトさせる機能手段を具備していないこと
による。The reason for this is that the circuit itself does not have a function means for recognizing the existence of a conflict caused by the tester skew, and a function means for shifting the timing of signal change in order to avoid the conflict. By not doing.

【００１２】次に、図４（Ａ）及び図４（Ｂ）を参照し
て、従来の半導体集積回路の別の問題点を以下に説明す
る。Next, with reference to FIGS. 4A and 4B, another problem of the conventional semiconductor integrated circuit will be described below.

【００１３】図４（Ａ）の回路群５と回路群６の遅延値
が同じであった場合、フリップフロップ４のデータ入力
部とクロック入力部に対する信号変化の到達は、ディレ
イブロック無しの場合、配線Ｗ１１、Ｗ１０と次段ブロ
ックとの接点での信号波形は、図４（Ｂ）のタイムチャ
ートにおいて、ＳＷ１１、ＳＷ１０に示すような関係と
なり、これでは競合区間Ｒ２において競合が発生するこ
とになる。これは、シミュレーション実行後に初めて判
明することであり、通常は、競合区間Ｒ２の競合を避け
るために、後からディレイブロック７を設置するなどし
て、設計し直すことになる。If the delay values of the circuit group 5 and the circuit group 6 in FIG. 4A are the same, the signal change to the data input section and the clock input section of the flip-flop 4 will not reach when there is no delay block. The signal waveform at the contact point between the wirings W11 and W10 and the next block has a relationship as shown by SW11 and SW10 in the time chart of FIG. 4B, and a conflict occurs in the conflict section R2. . This becomes clear for the first time after the simulation is performed. Usually, in order to avoid competition in the competition section R2, the design is re-designed, for example, by installing the delay block 7 later.

【００１４】そして、実際にディレイブロック７を挿入
した場合、図４（Ｂ）のタイミングチャートにおいて、
配線Ｗ１１、Ｗ１２と次段ブロックとの接点での信号波
形ＳＷ１１、ＳＷ１２の関係となる。When the delay block 7 is actually inserted, the timing chart shown in FIG.
The relationship between the signal waveforms SW11 and SW12 at the contact point between the wirings W11 and W12 and the next block is obtained.

【００１５】この状態（ディレイブロック７を挿入した
状態でのＳＷ１０とＳＷ１２の関係）では、競合は発生
していない。しかしながら、例えば設置するディレイブ
ロック７の遅延値を大きくとりすぎてしまうと、配線Ｗ
１２と次段ブロックとの接点の信号波形はさらに遅延し
てシフトし図４（Ｂ）のＳＷ１２′となり、ＳＷ１１と
ＳＷ１２′の関係から、競合区間Ｒ３で競合が発生する
ことになる。In this state (the relationship between SW10 and SW12 with the delay block 7 inserted), no conflict occurs. However, for example, if the delay value of the installed delay block 7 is too large, the wiring W
The signal waveform at the contact point between the block 12 and the next-stage block is further delayed and shifted to SW12 'in FIG. 4B, and a competition occurs in the competition section R3 due to the relationship between SW11 and SW12'.

【００１６】このため、シミュレーション実行して競合
区間が存在することが分った後に、適切な遅延時間のデ
ィレイブロックを設置しなければならず、再設計に時間
を費すこととなる。For this reason, after a simulation has been performed and it is found that a conflicting section exists, a delay block having an appropriate delay time must be installed, and time is required for redesign.

【００１７】これは、前述した第１の問題点に対する原
因と同じであるが、回路自体が競合を回避する機能を初
めから備えていないため、競合が発生することが分かっ
た時点で、競合を回避するために、回路を設計し直すこ
とが必要とされるためである。This is the same as the cause of the first problem described above. However, since the circuit itself does not have a function of avoiding the conflict from the beginning, when the conflict is found to occur, the conflict is determined. This is because it is necessary to redesign the circuit in order to avoid this.

【００１８】従って、本発明は、上記問題点に鑑みてな
されたものであって、その目的は、半導体集積回路の設
計時や製造検査時に問題となる競合を回避し、設計段階
からの生産性を向上させることを可能とした半導体集積
回路を提供することにある。SUMMARY OF THE INVENTION Accordingly, the present invention has been made in view of the above-mentioned problems, and an object of the present invention is to avoid competition which is a problem at the time of designing and manufacturing inspection of a semiconductor integrated circuit, and to improve productivity from the design stage. To provide a semiconductor integrated circuit capable of improving the performance.

【００１９】[0019]

【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体集積回路は、半導体集積回路におい
て、順序回路等の機能ブロックの複数の入力のうち、第
１の入力の前段のラインの信号変化を受けて、該信号変
化の有無を論理的な信号に変換する検出手段と、前記検
出手段の出力信号を受けて前記順序回路等の機能ブロッ
クの第２の入力の変化を一時的に保持又はシフトさせる
手段と、を備え、更に、前記第２の入力の信号保持タイ
ミングと、前記第１の入力の信号変化の伝搬タイミング
を調整する手段と、を備えたことを特徴とする。In order to achieve the above object, a semiconductor integrated circuit according to the present invention is a semiconductor integrated circuit, comprising: a plurality of inputs of a functional block such as a sequential circuit; Detecting means for converting the presence or absence of the signal change into a logical signal in response to the change in the signal, and temporarily detecting the change in the second input of the functional block such as the sequential circuit in response to the output signal of the detection means. And a means for adjusting a signal holding timing of the second input and a means for adjusting a propagation timing of a signal change of the first input.

【００２０】[0020]

【発明の実施の形態】以下に、本発明の実施の形態及び
実施例を順に説明する。本発明は、その好ましい実施の
形態において、競合制御回路（図１の３）を、競合が発
生する可能性のある機能ブロックの２つの入力間に対し
て設置し、一方の信号変化を保持／シフトすることによ
り、自動的に競合を回避する、ようにしたものである。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments and examples of the present invention will be described below in order. In the preferred embodiment of the present invention, a contention control circuit (3 in FIG. 1) is provided between two inputs of a functional block in which a contention may occur, and one of the signal changes is held / By shifting, conflicts are automatically avoided.

【００２１】より具体的には、本発明は、その実施の形
態において、順序回路（図１のフリップフロップ４等）
に対して競合を発生させる要素のある一方の入力を第１
入力（図１のフリップフロップ４のデータ入力部）、他
方を第２入力（図１のフリップフロップ４のクロック入
力部）とし、第１入力とその前段回路群（図１の回路群
１）間の配線（図１の配線Ｗ１）と、第２入力とその前
段回路群（図１の回路群２）間の配線（図１の配線Ｗ
５）と、の間を、第１入力に入る信号の変化を検知する
検知回路（図１のインバータＩＶ７〜ＩＶ１２、及び排
他的論理和回路ＥＯＲ１）と、検知回路の信号を受けて
第２入力側に入力される信号変化を一時的に保持するコ
ントロール回路（図１のトランスファゲートＴＧ１、イ
ンバータＩＶ１３〜ＩＶ１６）に接続し、またこのコン
トロール回路により第２入力に入る信号を一時的に保持
するタイミングと第１入力に入る信号変化のタイミング
を調整するための遅延回路（図１のＩＶ１〜ＩＶ６）
と、を備えて構成される。More specifically, in the embodiment of the present invention, a sequential circuit (such as the flip-flop 4 in FIG. 1)
One of the inputs that has a conflicting element
An input (data input section of flip-flop 4 in FIG. 1) and the other as a second input (clock input section of flip-flop 4 in FIG. 1), between the first input and its preceding circuit group (circuit group 1 in FIG. 1). 1 (wiring W1 in FIG. 1) and a wiring (wiring W in FIG. 1) between the second input and its preceding circuit group (circuit group 2 in FIG. 1).
5), a detection circuit (inverters IV7 to IV12 and an exclusive OR circuit EOR1 in FIG. 1) for detecting a change in a signal input to the first input, and a second input receiving the signal of the detection circuit. Connected to a control circuit (transfer gate TG1, inverters IV13 to IV16 in FIG. 1) for temporarily holding a change in the signal input to its side, and a timing for temporarily holding the signal input to the second input by this control circuit. And a delay circuit for adjusting the timing of signal change entering the first input (IV1 to IV6 in FIG. 1)
And is provided.

【００２２】本発明によれば、順序回路に対して競合を
発生させる要素のある、一方の入力を第１入力、他の入
力を第２入力とした場合、第１入力に対する前段回路群
からの出力値に変化があった場合、この変化を受けて検
知回路部が変化の有無をロジカルな信号として出力す
る。According to the present invention, when one input is the first input and the other input is the second input, which has an element causing a conflict with the sequential circuit, the first input from the pre-stage circuit group to the first input When there is a change in the output value, the detection circuit receives the change and outputs the presence or absence of the change as a logical signal.

【００２３】また、検出回路部は、変化有りの時は、変
化無しの時と異なる一定の値を出力する。更にその出力
された信号結果を受け、前述の変化有りの時は、第２入
力に対する信号状態を、一定の値が出力されている間
中、保持回路により保持し続ける（前段回路群からの信
号変化があっても伝搬を止める）。そして、保持が終了
すると、前段回路群の出力状態を伝搬する。The detection circuit outputs a constant value different from the value when there is no change. Further, when the output signal result is received and the above-mentioned change occurs, the signal state with respect to the second input is kept held by the holding circuit while a constant value is output (the signal from the previous-stage circuit group). Stop propagation even if there is a change). When the holding is completed, the output state of the preceding circuit group is propagated.

【００２４】また、第１入力とその前段回路の間に設定
した遅延回路により、前段回路群の出力が変化しても、
上記した保持回路が保持状態（すなわち第２入力に変化
信号が入らなくなる）になるまでは、第１入力に対して
変化信号が到達しないようにし、第２入力が保持状態と
されてから元に戻るまでの間に、変化信号を第１入力に
対し入力することで、第１入力と第２入力に対し同時に
変化した信号が入力されないようになっている。Further, even if the output of the preceding circuit group changes due to the delay circuit set between the first input and the preceding circuit,
Until the above-mentioned holding circuit is in the holding state (that is, the change signal does not enter the second input), the change signal is prevented from reaching the first input, and after the second input is changed to the holding state, By inputting a change signal to the first input before returning, a signal changed at the same time is not input to the first input and the second input.

【００２５】[0025]

【実施例】上記した本発明の実施の形態を更に詳細に説
明すべく、本発明の実施例について図１を参照して以下
に説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS In order to explain the above-described embodiment of the present invention in more detail, an embodiment of the present invention will be described below with reference to FIG.

【００２６】図１は、本発明に係る半導体集積回路の一
実施例の回路構成を示す図である。また、図２は、本発
明の半導体集積回路の一実施例の動作を説明するための
タイムチャートである。FIG. 1 is a diagram showing a circuit configuration of an embodiment of a semiconductor integrated circuit according to the present invention. FIG. 2 is a time chart for explaining the operation of one embodiment of the semiconductor integrated circuit of the present invention.

【００２７】まず、図１を参照して、本実施例の構成に
ついて説明する。本実施例においては、順序回路で競合
の起こる可能性のある入力（例えばフリップフロップ４
のデータ入力部とクロック入力部）と、その前段回路群
と、の間に、競合制御回路３が接続されている。First, the configuration of this embodiment will be described with reference to FIG. In the present embodiment, an input (for example, flip-flop 4
A conflict control circuit 3 is connected between the data input unit and the clock input unit) and the preceding circuit group.

【００２８】より詳細には、図１を参照すると、信号入
力端子Ｔ１は複数の回路からなる回路群１に接続され、
回路群１の出力は配線Ｗ１に接続され、更に配線Ｗ１は
直列（縦属）形態に接続された複数のインバータＩＶ１
〜ＩＶ６に接続され、そして最終段のインバータＩＶ６
は、フリップフロップ４のデータ入力部と接続されてい
る。More specifically, referring to FIG. 1, the signal input terminal T1 is connected to a circuit group 1 composed of a plurality of circuits.
The output of the circuit group 1 is connected to a wiring W1, and the wiring W1 is connected to a plurality of inverters IV1 connected in series (vertical).
To the last stage inverter IV6
Are connected to the data input section of the flip-flop 4.

【００２９】次に、配線Ｗ１から、インバータＩＶ１〜
ＩＶ６に対しては並列形態に接続されるように配線Ｗ２
を接続し、その配線Ｗ２は、２入力エクスクルーシブオ
ア（排他的論理和）回路ＥＯＲ１の一の入力端と接続さ
れている。エクスクルーシブオア回路ＥＯＲ１の他の入
力端には、配線Ｗ３を介して、直列形態に接続された複
数のインバータＩＶ７〜ＩＶ１２が接続されている。そ
して、配線Ｗ３から一番遠い位置に接続されているイン
バータにＩＶ７の入力端は配線Ｗ２と接続されている。Next, from the wiring W1, the inverters IV1 to IV1
Wiring W2 is connected to IV6 so as to be connected in parallel.
The wiring W2 is connected to one input terminal of a two-input exclusive OR (exclusive OR) circuit EOR1. A plurality of inverters IV7 to IV12 connected in series are connected to another input terminal of the exclusive OR circuit EOR1 via a wiring W3. The input end of IV7 is connected to the wiring W2 to the inverter connected to the farthest position from the wiring W3.

【００３０】エクスクルーシブオア回路ＥＯＲ１の出力
は配線Ｗ４と接続され、この配線Ｗ４は、次段に配され
たトランスファゲートＴＧ１を構成するＰｃｈトランジ
スタのゲートに入力されると共に、インバータＩＶ１４
を介してトランスファゲートＴＧ１を構成するＮｃｈト
ランジスタのゲートへ接続されている。The output of the exclusive OR circuit EOR1 is connected to a wiring W4. This wiring W4 is input to the gate of a Pch transistor constituting the transfer gate TG1 arranged at the next stage, and is connected to the inverter IV14.
Is connected to the gate of the Nch transistor constituting the transfer gate TG1.

【００３１】トランスファゲートＴＧ１は、信号入力端
子Ｔ２に接続されている回路群２の出力を、配線Ｗ５経
由で伝搬できるように接続されており、その出力は配線
Ｗ７を介してインバータＩＶ１５の入力端へ接続されて
いる。そして、インバータＩＶ１５の出力は、インバー
タＩＶ１３、ＩＶ１６の各入力端に接続され、インバー
タＩＶ１６の出力はインバータＩＶ１５の入力端へ帰還
されループを構成する形で接続されている。また、イン
バータＩＶ１３の出力は、配線Ｗ８を経由して、フリッ
プフロップ４のクロック入力端（ＣＫ）に接続される構
成となっている。The transfer gate TG1 is connected so that the output of the circuit group 2 connected to the signal input terminal T2 can be propagated via the wiring W5, and the output is connected to the input terminal of the inverter IV15 via the wiring W7. Connected to The output of the inverter IV15 is connected to the input terminals of the inverters IV13 and IV16, and the output of the inverter IV16 is fed back to the input terminal of the inverter IV15 to form a loop. The output of the inverter IV13 is connected to the clock input terminal (CK) of the flip-flop 4 via the wiring W8.

【００３２】次に、本実施例の動作について図１及び図
２を参照して説明する。Next, the operation of this embodiment will be described with reference to FIGS.

【００３３】まず、回路群１から配線Ｗ１に出力された
信号が、配線Ｗ１と次段ブロックとの接点での信号のタ
イミング波形ＳＷ１として示したように、Ｈｉｇｈから
Ｌｏｗに、信号が変化（遷移）したとする。この変化
は、配線Ｗ２に直ちに反映され、配線Ｗ２と次段ブロッ
クとの接点での信号波形ＳＷ２に示すように変化すると
同時に、その変化は、インバータＩＶ７〜ＩＶ１２を経
由し、配線Ｗ２に対しては遅れた形で配線Ｗ３へ伝搬さ
れる。これが、配線Ｗ３と次段ブロックとの接点での信
号のタイミング波形ＳＷ３となる。First, the signal output from the circuit group 1 to the wiring W1 changes from High to Low (transition) as shown as the timing waveform SW1 of the signal at the contact point between the wiring W1 and the next block. ). This change is immediately reflected on the wiring W2 and changes as shown by the signal waveform SW2 at the contact point between the wiring W2 and the next-stage block. At the same time, the change is made to the wiring W2 via the inverters IV7 to IV12. Is propagated to the wiring W3 in a delayed manner. This is the timing waveform SW3 of the signal at the contact point between the wiring W3 and the next block.

【００３４】配線Ｗ２と配線Ｗ３に伝搬された信号は、
２入力エクスクルーシブオア回路ＥＯＲ１に入力され、
エクスクルーシブオア回路ＥＯＲ１は、２つの入力信号
の論理値が互いに異なっている時（例えば一の入力端が
Ｈｉｇｈで、他の入力端がＬｏｗの時）、出力値として
Ｈｉｇｈを出力する。The signal transmitted to the wiring W2 and the wiring W3 is
Input to a two-input exclusive OR circuit EOR1,
When the logical values of the two input signals are different from each other (for example, when one input terminal is High and the other input terminal is Low), the exclusive OR circuit EOR1 outputs High as an output value.

【００３５】よって、排他的論理和回路ＥＯＲ１の出力
端に接続された配線Ｗ４への出力状態は、配線Ｗ４と次
段ブロックとの接点での信号のタイミング波形を示すＳ
Ｗ４のようなものとなる。排他的論理和回路ＥＯＲ１の
出力信号を受けて、トランスファゲートＴＧ１は一定期
間ＯＦＦ状態になる。すなわち、配線Ｗ２で信号が変化
して次に配線Ｗ３の信号が変化するまでは、エクスクル
ーシブオア回路ＥＯＲ１はＨｉｇｈを出力するので、ト
ランスファゲートＴＧ１を構成するＰｃｈトランジスタ
のゲートがＨｉｇｈレベル、Ｎｃｈトランジスタのゲー
トがＬｏｗレベルとされるため、トランスファゲートＴ
Ｇ１はＯＦＦとなる。図２において、トランスファゲー
トＴＧ１のＯＮ／ＯＦＦ状態をＳＴＧ１として示す。Therefore, the output state to the wiring W4 connected to the output terminal of the exclusive OR circuit EOR1 indicates the timing waveform of the signal at the contact point between the wiring W4 and the next block.
It looks like W4. Upon receiving the output signal of the exclusive OR circuit EOR1, the transfer gate TG1 is turned off for a certain period. That is, since the exclusive OR circuit EOR1 outputs High until the signal changes on the wiring W2 and then changes on the wiring W3, the gate of the Pch transistor constituting the transfer gate TG1 is at High level, Since the gate is at the low level, the transfer gate T
G1 is turned off. In FIG. 2, the ON / OFF state of the transfer gate TG1 is shown as STG1.

【００３６】トランスファゲートＴＧ１がＯＦＦになる
と、配線Ｗ５から配線Ｗ７への信号の伝搬は行われず、
インバータＩＶ１３、ＩＶ１５、ＩＶ１６により配線Ｗ
８経由でフリップフロップ４のクロック入力部に伝搬す
る信号は、一定の値を保持することになる。これは、配
線Ｗ８と次段ブロックとの接点でのタイミング波形ＳＷ
８にある無変化区間ＰＫ１にあたる。When the transfer gate TG1 is turned off, the signal does not propagate from the wiring W5 to the wiring W7.
Wiring W by inverters IV13, IV15, IV16
The signal propagating to the clock input section of the flip-flop 4 via 8 holds a constant value. This is due to the timing waveform SW at the contact point between the wiring W8 and the next block.
8 corresponds to a non-change section PK1.

【００３７】この保持区間が完了すると、配線Ｗ５から
配線Ｗ７への信号の伝搬が可能になるため、本来保持区
間の部分で変化していた信号は、保持区間が過ぎてから
変化し始めることになる。When the holding section is completed, the signal can be propagated from the wiring W5 to the wiring W7, so that the signal which originally changed in the holding section starts to change after the holding section has passed. Become.

【００３８】ここで、配線Ｗ１からフリップフロップ４
のデータ入力部に伝搬される信号について見ると、配線
Ｗ１での変化は、インバータＩＶ１〜ＩＶ６を通じて、
フリップフロップ４のデータ入力部に入力されるわけで
あるが、インバータＩＶ１〜ＩＶ６と、インバータＩＶ
７〜ＩＶ１２は同じ遅延を持つインバータで構成する
と、全体の遅延時間は同じとなる。Here, from the wiring W1 to the flip-flop 4
As for the signal propagated to the data input section of FIG.
The data is input to the data input section of the flip-flop 4. The inverters IV1 to IV6 and the inverter IV
If the inverters 7 to IV12 are configured by inverters having the same delay, the entire delay time is the same.

【００３９】このため、配線Ｗ１からの変化がフリップ
フロップ４のデータ入力部に到達した時（配線Ｗ６と次
段ブロックとの接点での信号のタイミング波形ＳＷ６）
に、信号レベルが異なっていた配線Ｗ２と配線Ｗ３の値
が一致するので、エクスクルーシブオア回路ＥＯＲ１出
力はＨｉｇｈからＬｏｗに戻り、トランスファゲートＴ
Ｇ１はＯＦＦ状態がＯＮ状態に戻り、配線５から配線７
への伝搬が可能となる。Therefore, when the change from the wiring W1 reaches the data input portion of the flip-flop 4 (timing waveform SW6 of the signal at the contact point between the wiring W6 and the next block).
Since the values of the wiring W2 and the wiring W3 having different signal levels match, the output of the exclusive OR circuit EOR1 returns from High to Low, and the transfer gate TOR
In the state G1, the OFF state returns to the ON state and the wiring 5 to the wiring 7
Can be propagated.

【００４０】すなわち、本実施例においては、配線Ｗ１
からの信号変化がフリップフロップ４のデータ入力部に
到達するまでは、配線Ｗ５で起きた信号の変化をフリッ
プフロップ４のクロック入力部に到達する前に止めるこ
とができる（配線Ｗ８と次段ブロックとの接点でのタイ
ミング波形ＳＷ８の無変化区間ＰＫ１参照）。That is, in this embodiment, the wiring W1
Until the signal change from the signal reaches the data input portion of the flip-flop 4, the change in the signal generated on the wiring W5 can be stopped before reaching the clock input portion of the flip-flop 4 (wiring W8 and the next block). (See the non-change section PK1 of the timing waveform SW8 at the point of contact).

【００４１】[0041]

【発明の効果】以上説明したように、本発明によれば、
下記記載の効果を奏する。As described above, according to the present invention,
The following effects are obtained.

【００４２】その第１の効果は、本発明に係る半導体集
積回路を用い、事前に論理シミュレーションを実行して
検査用パターンを作成し、実際の製造検査工程で適用す
れば、ＬＳＩテスタの信号入力装置による入力タイミン
グのばらつきに対しても、競合の問題が発生しない状況
で検査が可能になるという、ことである。これにより、
生産ＴＡＴ（Ｔurn Ａround Ｔime）の確保及び問題
解析に費される工数を低減できる。The first effect is that if a semiconductor integrated circuit according to the present invention is used and a logic simulation is performed in advance to create a test pattern and is applied in an actual manufacturing test process, a signal input to an LSI tester can be achieved. That is, even if the input timing varies depending on the device, the inspection can be performed in a situation where no conflict problem occurs. This allows
It is possible to secure the production TAT (Turn Around Time) and reduce the man-hour spent for problem analysis.

【００４３】この理由は、本発明においては、競合の起
こり得る可能性のある２つの信号ラインに対して、一方
の信号ラインで変化が起きると、他方のライン信号の伝
搬を止める、すなわち一時的にシフトさせることによ
り、競合の発生を防ぐ回路構成としたことによる。The reason for this is that, in the present invention, when a change occurs in one of the two signal lines that may cause a conflict, the propagation of the signal of the other line is stopped, that is, the signal is temporarily stopped. To prevent the occurrence of contention.

【００４４】第２の効果は、本発明に係る半導体集積回
路は、どのような順序回路、あるいは前段回路群に対し
ても、一律に同じ構成の回路を適用し、これにより、上
記従来技術（図３（Ｂ）、図４（Ｂ）参照）で説明した
ような内部競合を改善することが可能であるということ
である。また、本発明によれば、論理シミュレーション
後に再度配置変更／追加する必要はなく、初期設計の段
階から使用可能である。これにより、再設計することを
不要とし、再設計時の見落としによる設計ミス等も無く
なり、トータルでの設計ＴＡＴ短縮及び品質の向上を可
能としている。A second effect is that the semiconductor integrated circuit according to the present invention applies a circuit having the same configuration uniformly to any sequential circuit or a preceding-stage circuit group. That is, it is possible to improve internal competition as described with reference to FIGS. 3B and 4B. Further, according to the present invention, there is no need to change or add the layout again after the logic simulation, and it can be used from the initial design stage. This eliminates the need for redesign, eliminates design errors due to oversight during redesign, and reduces the total design TAT and improves quality.

【００４５】この理由は、本発明の半導体集積回路にお
いては、信号の変化をトリガとしており、このトリガを
基に自動的に競合状態を回避する機能手段を有している
ので、事前にタイミング検証による競合有無の確認を行
う必要性が無いためである。The reason is that the semiconductor integrated circuit of the present invention uses a signal change as a trigger and has a function means for automatically avoiding a race condition based on the trigger. This is because there is no need to check for the presence or absence of a conflict due to the above.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の半導体集積回路の一実施例の回路構成
を示す図である。FIG. 1 is a diagram showing a circuit configuration of an embodiment of a semiconductor integrated circuit of the present invention.

【図２】本発明の半導体集積回路の一実施例の動作を説
明するためのタイミングチャートである。FIG. 2 is a timing chart for explaining the operation of one embodiment of the semiconductor integrated circuit of the present invention.

【図３】（Ａ） 従来の半導体集積回路の回路構成の一
例を示す図である。 （Ｂ） 図３（Ａ）に示した半導体集積回路の動作を説
明するためのタイムチャートである。FIG. 3A is a diagram illustrating an example of a circuit configuration of a conventional semiconductor integrated circuit. 4B is a time chart illustrating the operation of the semiconductor integrated circuit illustrated in FIG.

【図４】（Ａ） 従来の半導体集積回路の回路構成の別
の例を示す図である。 （Ｂ） 図４（Ａ）に示した半導体集積回路の動作を説
明するためのタイムチャートである。FIG. 4A is a diagram showing another example of a circuit configuration of a conventional semiconductor integrated circuit. 5B is a time chart illustrating the operation of the semiconductor integrated circuit illustrated in FIG.

【符号の説明】[Explanation of symbols]

１、２、５、６ 回路群 ３ 競合制御回路 ４ フリップフロップ ７ ディレイブロック ＥＯＲ１ エクスクルーシブオア ＩＶ１〜ＩＶ１６ インバータ ＰＫ１ 無変化区間 Ｒ１〜Ｒ３ 競合区間 ＳＴＧ１ トランスファゲートＴＧ１のＯＮ／ＯＦＦ状
態 ＳＷ１〜ＳＷ６、ＳＷ８〜ＳＷ１２ 配線Ｗ１〜Ｗ６、
Ｗ８〜Ｗ１２と次段ブロックとの接点でのタイムチャー
ト ＳＷ６′、ＳＷ８′、ＳＷ９′、ＳＷ１２′ ＳＷ６、
ＳＷ８、ＳＷ９、ＳＷ１２のシフト Ｔ１〜Ｔ３ 信号入力端子 ＴＧ１ トランスファゲート Ｗ１〜Ｗ１２ 配線1, 2, 5, 6 Circuit group 3 Competition control circuit 4 Flip-flop 7 Delay block EOR1 Exclusive OR IV1 to IV16 Inverter PK1 No change section R1 to R3 Competition section STG1 ON / OFF state of transfer gate TG1 SW1 to SW6, SW8 to SW12 wirings W1 to W6,
Time chart at the contact point between W8 to W12 and the next block SW6 ', SW8', SW9 ', SW12' SW6,
SW8, SW9, SW12 shift T1 to T3 Signal input terminal TG1 Transfer gate W1 to W12 Wiring

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0175 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. ⁶ Identification number Agency reference number FI Technical display location H03K 19/0175

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】データ入力の変化を検出し、この検出結果
に基づきクロック入力を一時的に保持する手段を備え、 順序回路のデータ入力端にデータ入力の変化が到達して
から所定の時間の後に、前記クロック入力の変化が前記
順序回路のクロック入力端に到達するように構成された
ことを特徴とする半導体集積回路。1. A means for detecting a change in a data input and temporarily holding a clock input based on a result of the detection, and for a predetermined time after the change in the data input reaches the data input terminal of the sequential circuit. A semiconductor integrated circuit, wherein the change in the clock input reaches the clock input terminal of the sequential circuit later. 【請求項２】半導体集積回路において、順序回路等の機
能ブロックの複数の入力のうち、第１の入力の前段のラ
インの信号変化を受けて、該信号変化の有無を論理的な
信号に変換する検出手段と、 前記検出手段の出力信号を受けて前記順序回路等の機能
ブロックの第２の入力の変化を一時的に保持又はシフト
させる手段と、 を備え、更に、 前記第２の入力の信号保持タイミングと、前記第１の入
力の信号変化の伝搬タイミングを調整する手段と、 を備えたことを特徴とする半導体集積回路。2. In a semiconductor integrated circuit, among a plurality of inputs of a functional block such as a sequential circuit, a signal change of a line preceding a first input is received, and the presence or absence of the signal change is converted into a logical signal. Detecting means for receiving the output signal of the detecting means, and means for temporarily holding or shifting the change of the second input of the functional block such as the sequential circuit, further comprising: A semiconductor integrated circuit comprising: a signal holding timing; and a means for adjusting a propagation timing of a signal change of the first input.