JP2826408B2

JP2826408B2 - Semiconductor logic integrated circuit

Info

Publication number: JP2826408B2
Application number: JP4045104A
Authority: JP
Inventors: 政男多田隈
Original assignee: NIPPON DENKI AISHII MAIKON SHISUTEMU KK
Current assignee: NIPPON DENKI AISHII MAIKON SHISUTEMU KK
Priority date: 1992-03-03
Filing date: 1992-03-03
Publication date: 1998-11-18
Anticipated expiration: 2013-11-18
Also published as: JPH05249183A

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は半導体論理集積回路に関
し、特に内部データバスの動作テスト用回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor logic integrated circuit, and more particularly to a circuit for testing the operation of an internal data bus.

【０００２】[0002]

【従来の技術】半導体論理集積回路では内部の各機能ブ
ロック間のデータの転送を内部データバスを介して行っ
ており、内部データバスと各機能ブロックとのデータの
授受は所定のクロックに同期して行なわれる。この従来
の半導体論理集積回路をテストする場合では、図５に示
すように内部データバス２が正常に動作しているかどう
かを確認するために、本体は外部へはデータを出力さず
に命令処理等のデータの授受をしているこの内部データ
バス２を、周辺（Ｉ／Ｏ）１２ｃに接続し、テストモー
ド時にはＴＥＳＴ信号ＳＴがトランスファゲート５０を
オンして内部データバス２のデータ内容Ｓ２を直接的に
テスト出力端子３ｃに出力させる。また、通常モード時
には、通常モード入・出力データＳｉＯを入出力する入
出力制御回路４８の出力データ４８をトランスファゲー
ト４９を介してテスト出力端子３ｃに出力する。2. Description of the Related Art In a semiconductor logic integrated circuit, data is transferred between internal functional blocks via an internal data bus. Data transfer between the internal data bus and each functional block is synchronized with a predetermined clock. It is done. In testing this conventional semiconductor logic integrated circuit, as shown in FIG. 5, in order to confirm whether or not the internal data bus 2 is operating normally, the main unit does not output data to the outside and executes instruction processing. The internal data bus 2 for transmitting and receiving data such as data is connected to the peripheral (I / O) 12c. In the test mode, the TEST signal ST turns on the transfer gate 50 to change the data content S2 of the internal data bus 2. Output directly to the test output terminal 3c. In the normal mode, the output data 48 of the input / output control circuit 48 for inputting / outputting the normal mode input / output data SiO is output to the test output terminal 3c via the transfer gate 49.

【０００３】次に周辺（Ｉ／Ｏ）１２ｃの入力端Ａおよ
びＬＳＩテスタ１３の入力端０のそれぞれの電圧のタイ
ミング波形を図６に示す。ここでクロックＣＫは、内部
データバス２がデータの授受をするタイミングである。
このクロックＣＫに同期して変化する内部データバス２
には、バス２自身のバス寄生抵抗Ｒ，バス寄生容量Ｃが
形成されており、周辺（Ｉ／Ｏ）１２ｃの入力端Ａでは
クロックＣＫの立上がり時点ｔ１よりもＴ１だけ遅れて
変化する。FIG. 6 shows timing waveforms of voltages at the input terminal A of the peripheral (I / O) 12c and the input terminal 0 of the LSI tester 13. Here, the clock CK is a timing at which the internal data bus 2 exchanges data.
Internal data bus 2 changing in synchronization with this clock CK
Is formed with a bus parasitic resistance R and a bus parasitic capacitance C of the bus 2 itself, and the input terminal A of the peripheral (I / O) 12c changes with a delay of T1 from the rising time t1 of the clock CK.

【０００４】このデータがトランスファゲート５０を通
り、出力バッファ５２を介してテスト出力端３ＣからＬ
ＳＩテスタ１３に達する際には、さらにＴ２の遅れを生
じる。This data passes through the transfer gate 50, and from the test output terminal 3 C via the output buffer 52 to the L level.
When reaching the SI tester 13, a further delay of T2 occurs.

【０００５】このＴ２の遅れの原因の大部分は、テスト
出力端子３ｃとＬＳＩテスタ１３間を接続する出力配線
の寄生容量ｃと寄生抵抗ｒで占めている。Most of the cause of the delay of T2 is occupied by the parasitic capacitance c and the parasitic resistance r of the output wiring connecting between the test output terminal 3c and the LSI tester 13.

【０００６】図５の回路で、論理集積回路１ｂの動作周
波数が低く、クロックＣＫのパルス幅が十分に長けれ
ば、図６（ａ）のタイミング波形図からわかる様に、Ｌ
ＳＩテスタ１３の入力端０に入力するデータＳＯは、
（Ｔ１＋Ｔ２）の遅れがあってもクロックＣＫの“Ｈ”
の期間内に変化することになり、ＬＳＩテスタ１３はデ
ータバス２が正常動作しているとみなす。In the circuit of FIG. 5, if the operating frequency of the logic integrated circuit 1b is low and the pulse width of the clock CK is sufficiently long, as can be seen from the timing waveform diagram of FIG.
The data SO input to the input terminal 0 of the SI tester 13 is
Even if there is a delay of (T1 + T2), the clock CK is “H”.
, And the LSI tester 13 regards the data bus 2 as operating normally.

【０００７】ところが、動作周波数が高く、クロックＣ
Ｋのパルス幅が短くなると、図６（ｂ）に示す様にクロ
ックＣＫの“Ｈ”の期間内にデータが変化し切れずに
“Ｌ”の期間に入り込んでしまい、ＬＳＩテスタ１３
は、データバス２が誤動作しているとみなしてしまう。However, the operating frequency is high and the clock C
When the pulse width of K becomes short, as shown in FIG. 6B, the data does not completely change within the period of "H" of the clock CK and enters the period of "L".
Means that the data bus 2 is malfunctioning.

【０００８】ところで、半導体論理集積回路のテスト項
目の一つに、全ての命令が正常に動作する限界の入力周
波数（以後これをＦＭＡＸという）の測定があるが、こ
のＦＭＡＸの測定で、周波数の限界を決定してしまう要
因は、内部データバス２の様にバス寄生容量Ｃや抵抗Ｒ
が大きい場合である。すなわちＦＭＡＸの測定を図５に
示した論理集積回路１ｂについて行なえば、内部データ
バス２が正常に動作している周波数であっても、その内
部付加抵抗Ｒ，容量Ｃが大きい場合には、ＬＳＩテスタ
１３は誤動作とみなしてしまうことがある。Incidentally, one of the test items of the semiconductor logic integrated circuit is a measurement of a limit input frequency (hereinafter, referred to as FMAX) at which all instructions can operate normally. Factors that determine the limit are the bus parasitic capacitance C and the resistance R as in the internal data bus 2.
Is large. That is, if the FMAX measurement is performed on the logic integrated circuit 1b shown in FIG. 5, even if the internal data bus 2 operates normally, if the internal added resistance R and the capacitance C are large, the LSI The tester 13 may be regarded as malfunction.

【０００９】[0009]

【発明が解決しようとする課題】上述した従来の半導体
論理集積回路は、テスト出力端子とＬＳＩテスタ間の配
線の容量，抵抗によってデータ出力にディレイが生じ、
回路の動作スピードが高速になるほどクロックとのタイ
ミングのズレが大きくなり、ＦＭＡＸが正確に測定でき
ないという欠点があった。In the above-described conventional semiconductor logic integrated circuit, the data output is delayed due to the capacitance and resistance of the wiring between the test output terminal and the LSI tester.
As the operation speed of the circuit increases, the timing deviation from the clock increases, and there is a disadvantage that FMAX cannot be measured accurately.

【００１０】[0010]

【課題を解決するための手段】本発明の半導体論理集積
回路は、クロックで動作している内部データバスのデー
タ内容を、テストモード次に周辺（Ｉ／Ｏ）とテスト出
力端子を介して外部のＬＳＩテスタに供給する機能を有
する半導体論理集積回路において、前記内部データバス
と前記周辺（Ｉ／Ｏ）との間に、シフトレジスタを有し
て構成される。According to the semiconductor logic integrated circuit of the present invention, the data content of an internal data bus operated by a clock is transferred to a test mode, and then to a peripheral (I / O) and an external through a test output terminal. In the semiconductor logic integrated circuit having a function of supplying the LSI tester, a shift register is provided between the internal data bus and the peripheral (I / O).

【００１１】また、半導体論理集積回路は、前記シフト
レジスタと前記周辺（Ｉ／Ｏ）との間に、前記クロック
の分周クロックに同期して動作するラッチ回路を挿入し
て構成されている。In the semiconductor logic integrated circuit, a latch circuit that operates in synchronization with a frequency-divided clock of the clock is inserted between the shift register and the peripheral (I / O).

【００１２】[0012]

【実施例】次に本発明を図面を参照して説明する。図１
は本発明の第１の実施例の回路図である。クロックＣＫ
に同期して動作している内部データバス２と、そのデー
タ内容Ｓ２を入力端Ａに入力してクロックＣＫに同期し
て動作する立上ラッチ６，立下ラッチ８および立上りラ
ッチ１０を従続接続して出力端Ｄから遅延出力データＳ
Ｄを出力するシフトレジスタ１１と、遅延出力データＳ
Ｄを入力して出力バッファを介してテスト出力端３から
外部にテスト出力信号Ｓ３を供給する周辺（Ｉ／Ｏ）１
２とを有している。BRIEF DESCRIPTION OF THE DRAWINGS FIG. FIG.
FIG. 2 is a circuit diagram of a first embodiment of the present invention. Clock CK
An internal data bus 2 operating in synchronism with the rising latch 6, a falling latch 8 and a rising latch 10 operating in synchronization with the clock CK by inputting the data content S2 to an input terminal A Connect and output delayed data S from output terminal D
D, and a shift register 11,
Peripheral (I / O) 1 which inputs D and supplies test output signal S3 from test output terminal 3 to the outside via an output buffer
And 2.

【００１３】さらにテスト出力信号Ｓ３は、出力配線を
介してＬＳＩテスタ１３の入力端Ｅにテスト入力信号Ｓ
Ｅとして供給されて、内部データバス２のデータ内容Ｓ
２の状態を試験する。Further, the test output signal S3 is applied to the input terminal E of the LSI tester 13 via the output wiring.
E and the data content S of the internal data bus 2
Test condition 2.

【００１４】次に図２の各電圧のタイミング図を参照し
て図１の回路のテスト動作を説明する。内部データバス
１のデータ内容Ｓ２は、バス寄生抵抗Ｒ，容量Ｃによっ
て、クロックＣＫの立上り時点ｔ１からＴ１だけ遅れて
シフトレジスタ１１の入力端Ａに入力する。シフトレジ
スタ１２内では１ＡＮＤ２ＮＯＲゲート５ａ，５ｂで構
成される立上りラッチ６によってクロックＣＫの最初の
立上り時点ｔ１でデータを取り込む。その後２ＯＲ２Ｎ
ＡＮＤゲート７ａ，７ｂで構成される立下りラッチ８で
クロックＣＫの最初の立上がり時点ｔ２でデータを次段
入力端へと送り、２ＡＮＤ２ＮＯＲゲート９ａ，９ｂで
構成される立上りラッチ１０で次のクロックＣＫの立上
がり時点３でデータを出力し、このシフトレジスタ１１
は１クロック分遅らせたデータ内容Ｓ２の遅延データＳ
Ｄを出力端Ｄから出力する。Next, the test operation of the circuit of FIG. 1 will be described with reference to the timing chart of each voltage of FIG. The data content S2 of the internal data bus 1 is input to the input terminal A of the shift register 11 with a delay of T1 from the rising time t1 of the clock CK due to the bus parasitic resistance R and the capacitance C. In the shift register 12, data is taken in at the first rising time t1 of the clock CK by the rising latch 6 composed of the 1AND2 NOR gates 5a and 5b. Then 2OR2N
The falling latch 8 composed of AND gates 7a and 7b sends data to the next-stage input terminal at the first rising time t2 of the clock CK, and the next clock CK is generated by the rising latch 10 composed of 2AND2 NOR gates 9a and 9b. At the rising edge 3 of the shift register 11
Is delayed data S of data content S2 delayed by one clock
D is output from the output terminal D.

【００１５】この遅延データＳＤは周辺（Ｉ／Ｏ）１２
を介してテスト出力端子３から出力配線の寄生容量ｃ，
抵抗ｒによる大きい遅れＴ２分だけ遅れて、ＬＳＩテス
タ１３の入力端Ｅに入力される。The delay data SD is transmitted to the peripheral (I / O) 12
The parasitic capacitance c of the output wiring from the test output terminal 3 through
The signal is input to the input terminal E of the LSI tester 13 with a delay of a large delay T2 due to the resistance r.

【００１６】図２に示すように、本実施例では内部デー
タバス２のディレイＴ１と周辺（Ｉ／Ｏ）・ＬＳＩテス
タ間のディレイＴ２が同一クロック期間内で重なること
がないので、１クロック分遅らせただけで正確なＦＭＡ
Ｘの測定を行なうことが出来る。As shown in FIG. 2, in this embodiment, the delay T1 of the internal data bus 2 and the delay T2 between the peripheral (I / O) / LSI tester do not overlap within the same clock period. Accurate FMA just delayed
X can be measured.

【００１７】図３は本発明の第２の実施例の回路図であ
り、シフトレジスタ１１ａは図１に示した第１の実施例
の１クロック分遅らせた出力端Ｄの遅延出力データＳＤ
に加えて、それよりもさらに１クロック分遅らせた出力
端Ｈの遅延出力データＳＨを持っている。この２つの出
力データＳＤ，ＳＨを、分周回路３４によってクロック
ＣＫを２分周させたクロックＳＭによってそれぞれラッ
チ１４Ａ，１４Ｂにラッチし、周辺（Ｉ／Ｏ）１２Ａ，
１２Ｂの２つの出力端子３Ａ，３Ｂからそれぞれ出力
し、ＬＳＩテスタ１３ａの入力端Ｋ，Ｌにそれぞれ入力
する。FIG. 3 is a circuit diagram of a second embodiment of the present invention. The shift register 11a is provided with the delayed output data SD of the output terminal D delayed by one clock in the first embodiment shown in FIG.
In addition to the above, there is delayed output data SH at the output end H which is further delayed by one clock. The two output data SD and SH are latched in the latches 14A and 14B, respectively, by the clock SM obtained by dividing the clock CK by 2 by the frequency divider 34, and the peripheral (I / O) 12A,
Outputs are provided from two output terminals 3A and 3B of the LSI 12B, respectively, and input to input terminals K and L of the LSI tester 13a.

【００１８】この論理集積回路１ａの各点のデータ電圧
タイミング波形を図４に示す。本実施例は高速の半導体
論理集積回路１ａで、周辺（Ｉ／Ｏ）１２Ａ，１２Ｂと
ＬＳＩテスタ１３間のディレイＴ２がクロックＣＫの
“Ｈ”の期間幅以上かかり、従来はＬＳＩテスタ１３が
正常動作とみなさない場合でも、出力するデータ電圧Ｓ
Ｋ，ＳＬは、クロックＣＫを２分周した２倍の期間内で
変化すればよく、正確なＦＭＡＸを測定することができ
る。FIG. 4 shows a data voltage timing waveform at each point of the logic integrated circuit 1a. The present embodiment is a high-speed semiconductor logic integrated circuit 1a, and the delay T2 between the peripheral (I / O) 12A, 12B and the LSI tester 13 takes more than the width of the "H" period of the clock CK. Even if it is not considered as an operation, the output data voltage S
K and SL need only be changed within twice the period obtained by dividing the clock CK by two, and accurate FMAX can be measured.

【００１９】[0019]

【発明の効果】以上説明したように本発明は、内部デー
タバスと内部データバスの内容データを出力するための
周辺Ｉ／Ｏの間に、シフトレジスタを設けてデータを遅
らせて出力させるので、内部データバスのディレイ周辺
（Ｉ／Ｏ）・ＬＳＩテスタ間の配線容量，抵抗によるデ
ィレイが、同一クロック内で重なることがなく、正確な
ＦＭＡＸの測定を行なうことが出来る。As described above, according to the present invention, a shift register is provided between the internal data bus and the peripheral I / O for outputting the contents data of the internal data bus, and the data is delayed and output. Accurate FMAX measurement can be performed without delay due to wiring capacitance and resistance between the delay (I / O) of the internal data bus and the LSI tester within the same clock.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の第１の実施例の回路図である。FIG. 1 is a circuit diagram of a first embodiment of the present invention.

【図２】図１の回路の動作を説明するための各電圧のタ
イミング図である。FIG. 2 is a timing chart of each voltage for explaining the operation of the circuit of FIG. 1;

【図３】本発明の第２の実施例の回路図である。FIG. 3 is a circuit diagram of a second embodiment of the present invention.

【図４】図３の回路の動作を説明するための各電圧のタ
イミング図である。FIG. 4 is a timing chart of each voltage for explaining the operation of the circuit of FIG. 3;

【図５】従来の半導体論理集積回路の一例の回路図であ
る。FIG. 5 is a circuit diagram of an example of a conventional semiconductor logic integrated circuit.

【図６】（ａ），（ｂ）は図５の回路のそれぞれ入力周
波数が低い場合および高い場合の各電圧のタイミング図
である。6 (a) and 6 (b) are timing diagrams of respective voltages when the input frequency of the circuit of FIG. 5 is low and high, respectively.

【符号の説明】[Explanation of symbols]

１，１ａ論理集積回路２内部データバスＲバス寄生抵抗３，３Ａ，３Ｂテスト出力端子４インバータ５ａ，５ｂ，９ａ，９ｂ，２７ａ，２７ｂ２ＡＮＤ
２ＮＯＲゲート６，１０，２８立上げラッチ７ａ，７ｂ，２９ａ，２９ｂ２ＯＲ２ＮＡＮＤゲー
ト８，３０立下ラッチ３４分周回路１１，１１ａシフトレジスタ１２，１２Ａ，１２Ｂ周辺Ｉ／Ｏ１３ＬＳＩテスタ１４Ａ，１４ＢラッチＣバス寄生容量ｃ出力配線の寄生容量Ｒバス寄生抵抗ｒ出力配線の寄生抵抗1, 1a logic integrated circuit 2 internal data bus R bus parasitic resistance 3, 3A, 3B test output terminal 4 inverter 5a, 5b, 9a, 9b, 27a, 27b 2AND
2NOR gate 6,10,28 Rising latch 7a, 7b, 29a, 29b 2OR2 NAND gate 8,30 Falling latch 34 Divider circuit 11,11a Shift register 12,12A, 12B Peripheral I / O 13 LSI tester 14A, 14B Latch C bus parasitic capacitance c parasitic capacitance of output wiring R bus parasitic resistance r parasitic resistance of output wiring

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G01R 31/28 H01L 27/04 H03K 19/00 G06F 11/22──────────────────────────────────────────────────続き Continued on the front page (58) Field surveyed (Int.Cl. ⁶ , DB name) G01R 31/28 H01L 27/04 H03K 19/00 G06F 11/22

Claims

(57)【特許請求の範囲】(57) [Claims]

【請求項１】クロックで動作している内部データバス
のデータ内容を、テストモード時に周辺（Ｉ／Ｏ）とテ
スト出力端子を介して外部のＬＳＩテスタに供給する機
能を有する半導体論理集積回路において、前記内部デー
タバスと前記周辺（Ｉ／Ｏ）との間に、シフトレジスタ
を有することを特徴とする半導体論理集積回路。1. A semiconductor logic integrated circuit having a function of supplying data contents of an internal data bus operated by a clock to an external LSI tester via a peripheral (I / O) and a test output terminal in a test mode. And a shift register between the internal data bus and the peripheral (I / O).

【請求項２】前記シフトレジスタと前記周辺（Ｉ／
Ｏ）との間に、前記クロックの分周クロックに同期して
動作するラッチ回路を挿入したことを特徴とする請求項
１記載の半導体論理回路。2. The method according to claim 1, wherein the shift register and the peripheral (I /
2. The semiconductor logic circuit according to claim 1, wherein a latch circuit that operates in synchronization with the frequency-divided clock of the clock is inserted between the two.