JPH1022398A - トランジスタ製造用の絶縁体上シリコン型の基体および該基体の製造方法 - Google Patents
トランジスタ製造用の絶縁体上シリコン型の基体および該基体の製造方法Info
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- JPH1022398A JPH1022398A JP9066768A JP6676897A JPH1022398A JP H1022398 A JPH1022398 A JP H1022398A JP 9066768 A JP9066768 A JP 9066768A JP 6676897 A JP6676897 A JP 6676897A JP H1022398 A JPH1022398 A JP H1022398A
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- 239000000758 substrate Substances 0.000 title claims abstract description 79
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 25
- 239000012212 insulator Substances 0.000 title claims abstract description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 70
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 70
- 238000000034 method Methods 0.000 claims abstract description 21
- 230000007704 transition Effects 0.000 claims abstract description 17
- 230000001590 oxidative effect Effects 0.000 claims abstract description 7
- 238000004140 cleaning Methods 0.000 claims abstract description 3
- 239000010410 layer Substances 0.000 claims description 136
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 50
- 229910052710 silicon Inorganic materials 0.000 claims description 47
- 239000010703 silicon Substances 0.000 claims description 47
- 239000007787 solid Substances 0.000 claims description 15
- 229910052760 oxygen Inorganic materials 0.000 claims description 13
- 239000001301 oxygen Substances 0.000 claims description 13
- 238000012546 transfer Methods 0.000 claims description 11
- -1 oxygen ions Chemical class 0.000 claims description 10
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 9
- 230000015572 biosynthetic process Effects 0.000 claims description 9
- 230000003647 oxidation Effects 0.000 claims description 9
- 238000007254 oxidation reaction Methods 0.000 claims description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 9
- 239000012535 impurity Substances 0.000 claims description 8
- 239000002344 surface layer Substances 0.000 claims description 8
- 150000002500 ions Chemical class 0.000 claims description 7
- 230000008569 process Effects 0.000 claims description 7
- 238000000407 epitaxy Methods 0.000 claims description 5
- 238000000137 annealing Methods 0.000 claims description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 3
- 238000007493 shaping process Methods 0.000 claims description 2
- 238000010348 incorporation Methods 0.000 claims 1
- 230000000694 effects Effects 0.000 abstract description 11
- 235000012431 wafers Nutrition 0.000 description 13
- 230000003071 parasitic effect Effects 0.000 description 8
- 230000005669 field effect Effects 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 4
- 238000002513 implantation Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000003672 processing method Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 230000036961 partial effect Effects 0.000 description 2
- 230000002829 reductive effect Effects 0.000 description 2
- 230000002441 reversible effect Effects 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- GNFTZDOKVXKIBK-UHFFFAOYSA-N 3-(2-methoxyethoxy)benzohydrazide Chemical compound COCCOC1=CC=CC(C(=O)NN)=C1 GNFTZDOKVXKIBK-UHFFFAOYSA-N 0.000 description 1
- FGUUSXIOTUKUDN-IBGZPJMESA-N C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 Chemical compound C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 FGUUSXIOTUKUDN-IBGZPJMESA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000001427 coherent effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000994 depressogenic effect Effects 0.000 description 1
- 230000001627 detrimental effect Effects 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 230000008676 import Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910021424 microcrystalline silicon Inorganic materials 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76294—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using selective deposition of single crystal silicon, i.e. SEG techniques
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Y10T428/00—Stock material or miscellaneous articles
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- Y10T428/24802—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.]
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- Y10T428/24802—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.]
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Abstract
(57)【要約】
【課題】 キンク効果の影響を受けることのないトラン
ジスタ製造用の絶縁体上シリコン（ＳＯＩ）型の基体、
およびその製造方法を提供する。 【解決手段】 この方法は、第１の区域２０および陥没
した少なくとも１つの第２の区域２２を形成する成形段
階と、両区域にシリコン酸化物層２６を形成する段階
と、前記シリコン酸化物層２６を第１の区域と第２の区
域との間の移行フランク部と同じ高さに除去する段階
と、第１および第２の区域２０、２２と両者間の移行フ
ランク部とにシリコン層のエピタクシー成長を行わせる
段階と、第１の区域および第２の区域におけるエピタク
シー成長されたシリコン層を平坦化して、第１の区域２
０のシリコン酸化物層２６の位置で終わらせる段階とを
含む。さらに、基体表面を清浄化して酸化させる段階
と、第２の区域２２の表面を部分的に還元する段階を含
むことが好ましい。
ジスタ製造用の絶縁体上シリコン（ＳＯＩ）型の基体、
およびその製造方法を提供する。 【解決手段】 この方法は、第１の区域２０および陥没
した少なくとも１つの第２の区域２２を形成する成形段
階と、両区域にシリコン酸化物層２６を形成する段階
と、前記シリコン酸化物層２６を第１の区域と第２の区
域との間の移行フランク部と同じ高さに除去する段階
と、第１および第２の区域２０、２２と両者間の移行フ
ランク部とにシリコン層のエピタクシー成長を行わせる
段階と、第１の区域および第２の区域におけるエピタク
シー成長されたシリコン層を平坦化して、第１の区域２
０のシリコン酸化物層２６の位置で終わらせる段階とを
含む。さらに、基体表面を清浄化して酸化させる段階
と、第２の区域２２の表面を部分的に還元する段階を含
むことが好ましい。
Description
【０００１】
【産業上の利用分野】本発明は、トランジスタ製造用の
絶縁体上シリコン（ＳＯＩ）型の基体（Silicon on ins
ulator substrate）およびそのような基体の製造方法に
関する。
絶縁体上シリコン（ＳＯＩ）型の基体（Silicon on ins
ulator substrate）およびそのような基体の製造方法に
関する。
【０００２】ＳＯＩ型基体は、トランジスタの製造およ
びそのようなトランジスタを使用する集積回路の製造の
ために特に使用される。
びそのようなトランジスタを使用する集積回路の製造の
ために特に使用される。
【０００３】本発明の基体は、任意の形式のトランジス
タ、特に金属酸化物半導体（ＭＯＳ）（metal-oxide-se
miconductor ）、金属半導体（ＭＥＳＦＥＴ）（metal-
semiconductor ）、接合（ＪＦＥＴ）型（junction typ
e ）の電界効果トランジスタおよびバイポーラ（bipola
r ）トランジスタの製造のために使用される。
タ、特に金属酸化物半導体（ＭＯＳ）（metal-oxide-se
miconductor ）、金属半導体（ＭＥＳＦＥＴ）（metal-
semiconductor ）、接合（ＪＦＥＴ）型（junction typ
e ）の電界効果トランジスタおよびバイポーラ（bipola
r ）トランジスタの製造のために使用される。
【０００４】
【従来の技術】公知のＳＯＩ型基体は、シリコン酸化物
の絶縁層によって固体シリコン部分から隔離されたシリ
コンの表面層を有している。
の絶縁層によって固体シリコン部分から隔離されたシリ
コンの表面層を有している。
【０００５】ＳＯＩ型基体の使用によって、シリコン表
面層内に作られたトランジスタの寄生静電容量を著しく
減少させることができる。例えば、ＳＯＩ型基体上に作
られた電界効果トランジスタのソース−ドレン接合部の
寄生静電容量は、実体シリコン基体に作られたトランジ
スタに比較して係数で６ほど減少させることができる。
面層内に作られたトランジスタの寄生静電容量を著しく
減少させることができる。例えば、ＳＯＩ型基体上に作
られた電界効果トランジスタのソース−ドレン接合部の
寄生静電容量は、実体シリコン基体に作られたトランジ
スタに比較して係数で６ほど減少させることができる。
【０００６】
【発明が解決しようとする課題】しかし、ＳＯＩ型基
体、特にＭＯＳＦＥＴ基体に作られたトランジスタの作
動は、電気的に浮動の基体を有する素子のキンク効果
（kink effect ）として周知の特性現象によって制限さ
れる。
体、特にＭＯＳＦＥＴ基体に作られたトランジスタの作
動は、電気的に浮動の基体を有する素子のキンク効果
（kink effect ）として周知の特性現象によって制限さ
れる。
【０００７】この効果は、浮動の基体内、すなわち薄い
表面層内の電荷の蓄積によって生じる。これらの電荷
は、ＭＯＳＦＥＴ基体のドレーン−チャンネル接合部に
おける衝突の結果としての電離現象で生じる寄生電流に
よって発生される。蓄積された電荷はドレン−ソース接
合部に逆電界を発生し、電界効果トランジスタのソース
（エミッタ）、基体（ベース）及びドレン（コレクタ）
によって形成されるバイポーラトランジスタは寄生電流
を増加させて、キンク効果の現象を引き起す。
表面層内の電荷の蓄積によって生じる。これらの電荷
は、ＭＯＳＦＥＴ基体のドレーン−チャンネル接合部に
おける衝突の結果としての電離現象で生じる寄生電流に
よって発生される。蓄積された電荷はドレン−ソース接
合部に逆電界を発生し、電界効果トランジスタのソース
（エミッタ）、基体（ベース）及びドレン（コレクタ）
によって形成されるバイポーラトランジスタは寄生電流
を増加させて、キンク効果の現象を引き起す。
【０００８】キンク効果のさらに詳しい解析は、本明細
書の末尾に示される（１）の参照文献１に与えられてい
る。
書の末尾に示される（１）の参照文献１に与えられてい
る。
【０００９】逆電界はラッチ・アップ（latch-up）電流
の通過を容易とする。従って、キンク効果はＳＯＩ型基
体上に作られたトランジスタの特性と信頼性とに関する
安定性の問題を生じる。この問題は特に、Ｐ型基体にお
ける集められない熱い電子およびホール電流（hole cur
rent）、またはＮ型基体における熱いホール（hot hole
s ）および電子流、の発生に関連される。
の通過を容易とする。従って、キンク効果はＳＯＩ型基
体上に作られたトランジスタの特性と信頼性とに関する
安定性の問題を生じる。この問題は特に、Ｐ型基体にお
ける集められない熱い電子およびホール電流（hole cur
rent）、またはＮ型基体における熱いホール（hot hole
s ）および電子流、の発生に関連される。
【００１０】キンク効果の発生を防止するため、ＳＯＩ
型基体上に作られたトランジスタの供給電圧に対して慎
重に制限が加えられる。この対処法は、トランジスタの
性能特性に不利であって、低い電圧が供給される装置へ
のＳＯＩ型基体の適用を制限する。
型基体上に作られたトランジスタの供給電圧に対して慎
重に制限が加えられる。この対処法は、トランジスタの
性能特性に不利であって、低い電圧が供給される装置へ
のＳＯＩ型基体の適用を制限する。
【００１１】本発明の目的はキンク効果の影響を受ける
ことのないトランジスタの製造を可能とする、ＳＯＩ型
基体とその生産方法とを提供することにある。
ことのないトランジスタの製造を可能とする、ＳＯＩ型
基体とその生産方法とを提供することにある。
【００１２】他の目的は任意の形式のトランジスタ、特
に相補型金属酸化物半導体（ＣＭＯＳ）トランジスタの
製造に適した基体を提供することにある。
に相補型金属酸化物半導体（ＣＭＯＳ）トランジスタの
製造に適した基体を提供することにある。
【００１３】他の目的は寄生電流を集めるための簡単で
効果的な解決法を提供することにある。
効果的な解決法を提供することにある。
【００１４】
【課題を解決するための手段】上述目的を達成するため
に、本発明は特にトランジスタ製造用の絶縁体上シリコ
ン型の基体の製造方法に関する。本発明によれば、この
方法は次の段階、すなわち ａ）第１の区域、および該第１の区域に対して陥没した
少なくとも１つの第２の区域とを形成するために、シリ
コン基体の表面を成形する段階と、 ｂ）第１の区域および第２の区域にシリコン酸化物層を
形成する段階であって、該層は第２の区域においては第
１の区域の前記酸化物層の厚さよりも大きな深さで埋込
まれ、且つ該層は第１の区域と第２の区域との間の少な
くとも１つの移行フランク部の表面と実質的に同じ高さ
であるようにする段階と、 ｃ）第１の区域と第２の区域との間の移行フランク部と
同じ高さの該シリコン酸化物層を除去する段階と、 ｄ）第１および第２の区域と両者間の移行フランク部と
にシリコン層のエピタクシー成長を行わせる段階と、 ｅ）第１の区域および第２の区域におけるエピタクシー
成長されたシリコン層を平坦化して、第１の区域のシリ
コン酸化物層の位置で終らせる段階と、を含む。
に、本発明は特にトランジスタ製造用の絶縁体上シリコ
ン型の基体の製造方法に関する。本発明によれば、この
方法は次の段階、すなわち ａ）第１の区域、および該第１の区域に対して陥没した
少なくとも１つの第２の区域とを形成するために、シリ
コン基体の表面を成形する段階と、 ｂ）第１の区域および第２の区域にシリコン酸化物層を
形成する段階であって、該層は第２の区域においては第
１の区域の前記酸化物層の厚さよりも大きな深さで埋込
まれ、且つ該層は第１の区域と第２の区域との間の少な
くとも１つの移行フランク部の表面と実質的に同じ高さ
であるようにする段階と、 ｃ）第１の区域と第２の区域との間の移行フランク部と
同じ高さの該シリコン酸化物層を除去する段階と、 ｄ）第１および第２の区域と両者間の移行フランク部と
にシリコン層のエピタクシー成長を行わせる段階と、 ｅ）第１の区域および第２の区域におけるエピタクシー
成長されたシリコン層を平坦化して、第１の区域のシリ
コン酸化物層の位置で終らせる段階と、を含む。
【００１５】第１の区域と第２の区域との間の移行フラ
ンク部でシリコン酸化物が除去され、また移行フランク
部と第２の区域との両方においてシリコン層がエピタク
シー成長（epitaxy ）されるので、第２の区域における
埋込まれた酸化物層の上側のシリコンと、第１の区域に
おける酸化物層の下側のシリコンとの間には連結が形成
される。
ンク部でシリコン酸化物が除去され、また移行フランク
部と第２の区域との両方においてシリコン層がエピタク
シー成長（epitaxy ）されるので、第２の区域における
埋込まれた酸化物層の上側のシリコンと、第１の区域に
おける酸化物層の下側のシリコンとの間には連結が形成
される。
【００１６】この連結は、トランジスタの能動区域を構
成する第２の区域のエピタクシャル（epitaxial ）型シ
リコン層から、埋込まれたシリコン酸化物層より下で、
基体の固体（solid ）部分へ向かう電荷（Ｐ型基体の場
合はホール、Ｎ型基体の場合は電子）の流れを生じさせ
る。
成する第２の区域のエピタクシャル（epitaxial ）型シ
リコン層から、埋込まれたシリコン酸化物層より下で、
基体の固体（solid ）部分へ向かう電荷（Ｐ型基体の場
合はホール、Ｎ型基体の場合は電子）の流れを生じさせ
る。
【００１７】ＣＭＯＳ（complementary MOS 相補型金属
酸化物半導体）型デバイスの場合には、基体の固体部分
はドープした凹所（doped recess）によって定められ
る。例えばＮチャンネル型ＭＯＳトランジスタでは、凹
所がＰ型となり、Ｐチャンネル型トランジスタでは、凹
所がＮ型となる。寄生電流を集めるために接触片を凹所
に連結して設けることができる。
酸化物半導体）型デバイスの場合には、基体の固体部分
はドープした凹所（doped recess）によって定められ
る。例えばＮチャンネル型ＭＯＳトランジスタでは、凹
所がＰ型となり、Ｐチャンネル型トランジスタでは、凹
所がＮ型となる。寄生電流を集めるために接触片を凹所
に連結して設けることができる。
【００１８】典型的には、第１および第２の区域は各々
の第２の区域が第１の区域で囲まれ、すなわち横方向を
第１の区域により定められるようになされる。したがっ
て、第２の区域にエピタクシー成長により形成された表
面シリコン層は、処理の段階ｅ）の時点で露出された第
１の区域のシリコン酸化物層によって電気的に絶縁され
る。
の第２の区域が第１の区域で囲まれ、すなわち横方向を
第１の区域により定められるようになされる。したがっ
て、第２の区域にエピタクシー成長により形成された表
面シリコン層は、処理の段階ｅ）の時点で露出された第
１の区域のシリコン酸化物層によって電気的に絶縁され
る。
【００１９】この処理法の特定変形例によれば、段階
ｂ）の遂行時にシリコン酸化物層を、それが第１および
第２の区域において実質的に等しい深さに埋込まれるよ
うにして、形成することができる。
ｂ）の遂行時にシリコン酸化物層を、それが第１および
第２の区域において実質的に等しい深さに埋込まれるよ
うにして、形成することができる。
【００２０】さらに、本発明の有利な概念によれば、こ
の処理法は次の作業で補完される。すなわち、 ｆ）基体の表面を清浄とし、酸化する。 ｇ）第２の区域の表面を部分的に酸素除去（脱酸）す
る。
の処理法は次の作業で補完される。すなわち、 ｆ）基体の表面を清浄とし、酸化する。 ｇ）第２の区域の表面を部分的に酸素除去（脱酸）す
る。
【００２１】基体の第１の区域の表面を酸化させること
によって、エピタクシャルシリコン層の平坦化処理時の
障壁層として作用するシリコン酸化物層の厚さを厚くす
ることが可能となる。第２の区域と基体との間の横方向
接触部の厚さの正確な制御がこれによって達成される。
によって、エピタクシャルシリコン層の平坦化処理時の
障壁層として作用するシリコン酸化物層の厚さを厚くす
ることが可能となる。第２の区域と基体との間の横方向
接触部の厚さの正確な制御がこれによって達成される。
【００２２】基体の第２の区域の表面を酸化後に脱酸す
ることによって、表面のシリコン層の厚さを薄く且つ調
節可能とすることができる。さらに、これは第２の区域
のシリコン表面層と第１の区域のシリコン酸化物表面層
との間に丸められた縁部が形成されることを可能とす
る。このような丸められた縁部は、トランジスタの電気
的特性、およびＭＯＳトランジスタのゲートの酸化物の
品質の正確な制御を可能とする。
ることによって、表面のシリコン層の厚さを薄く且つ調
節可能とすることができる。さらに、これは第２の区域
のシリコン表面層と第１の区域のシリコン酸化物表面層
との間に丸められた縁部が形成されることを可能とす
る。このような丸められた縁部は、トランジスタの電気
的特性、およびＭＯＳトランジスタのゲートの酸化物の
品質の正確な制御を可能とする。
【００２３】本発明の他の概念によれば、第１の区域中
でシリコン酸化物層なしに且つ第２の区域のシリコン酸
化物層の上方にドープ不純物を埋め込むこともでき、こ
の埋め込みは、段階ｆ）と段階ｇ）との間に行われる。
でシリコン酸化物層なしに且つ第２の区域のシリコン酸
化物層の上方にドープ不純物を埋め込むこともでき、こ
の埋め込みは、段階ｆ）と段階ｇ）との間に行われる。
【００２４】ドープされる不純物は、ドープした区域が
基体の固体部分と同じ導電性を有するように選定され
る。
基体の固体部分と同じ導電性を有するように選定され
る。
【００２５】第１および第２の区域内のドープした区域
は、第２の区域、すなわちトランジスタが形成される区
域内の表面シリコン層のラッチアップ（latch-up）現象
を防止できるようにする。これは該層と基体の固体部分
との間の電気的接触を向上し、能動区域の間の絶縁を向
上させる。
は、第２の区域、すなわちトランジスタが形成される区
域内の表面シリコン層のラッチアップ（latch-up）現象
を防止できるようにする。これは該層と基体の固体部分
との間の電気的接触を向上し、能動区域の間の絶縁を向
上させる。
【００２６】本発明の方法の特に有利な変形例によれ
ば、この処理法の段階ａ）における基体表面の成形が、 −基体表面の全体にシリコン酸化物層を形成すること、 −第１の区域内のシリコン酸化物層を覆うシリコン窒化
物層を形成すること、 −厚いシリコン酸化物ブロックを形成するために第２の
区域を局部的に酸化させること、 −シリコン窒化物層、シリコン酸化物層、およびシリコ
ン酸化物ブロックを除去することの各段階を含む。
ば、この処理法の段階ａ）における基体表面の成形が、 −基体表面の全体にシリコン酸化物層を形成すること、 −第１の区域内のシリコン酸化物層を覆うシリコン窒化
物層を形成すること、 −厚いシリコン酸化物ブロックを形成するために第２の
区域を局部的に酸化させること、 −シリコン窒化物層、シリコン酸化物層、およびシリコ
ン酸化物ブロックを除去することの各段階を含む。
【００２７】シリコン酸化物ブロックを除去すること
は、１つ以上の陥没部を形成するために、第２の区域
（１つまたは複数）を第１の区域の表面に対して後退さ
せることが可能となる。
は、１つ以上の陥没部を形成するために、第２の区域
（１つまたは複数）を第１の区域の表面に対して後退さ
せることが可能となる。
【００２８】本発明の処理法の変形例によれば、埋込ま
れるシリコン酸化物層は、酸素イオンを基体表面を通し
て移入（implantation）し、基体を焼鈍することによっ
て形成することができる。
れるシリコン酸化物層は、酸素イオンを基体表面を通し
て移入（implantation）し、基体を焼鈍することによっ
て形成することができる。
【００２９】移入イオンの量とエネルギとを制御して第
１および第２の区域に所定の深さでシリコン酸化物層を
形成することが可能であり、シリコン酸化物層を移行フ
ランク部と実質的に同一の高さにするために基体表面に
対する移入角度が選定されることが有利である。
１および第２の区域に所定の深さでシリコン酸化物層を
形成することが可能であり、シリコン酸化物層を移行フ
ランク部と実質的に同一の高さにするために基体表面に
対する移入角度が選定されることが有利である。
【００３０】この処理法の特定の概念によれば、微細
な、すなわち薄いシリコン酸化物層が基体表面の酸化に
よって形成され、これは埋込まれる酸化物層の酸素イオ
ンを移入する前に行われる。微細な酸化物層の本質的な
機能は、埋込まれるシリコン酸化物層の形成のために移
入される酸素イオンを「内部へ向ける即ちとじ込める
（dechannel ）」ようにすることである。
な、すなわち薄いシリコン酸化物層が基体表面の酸化に
よって形成され、これは埋込まれる酸化物層の酸素イオ
ンを移入する前に行われる。微細な酸化物層の本質的な
機能は、埋込まれるシリコン酸化物層の形成のために移
入される酸素イオンを「内部へ向ける即ちとじ込める
（dechannel ）」ようにすることである。
【００３１】本発明はトランジスタを製造するための基
体にも関する。第１の区域において基体は固体シリコン
部分を覆うシリコン酸化物層を含み、第１の区域に囲ま
れる少なくとも１つの第２の区域においては、表面シリ
コン層はシリコン酸化物層によって実体シリコン部分か
ら隔てられる。本発明によれば、基体は第２の区域の表
面シリコン層と第１の区域の固体シリコン部分とを電気
的に連結する少なくとも１つの接触片を有し、該接触片
は第２の区域の埋込まれたシリコン酸化物層と第１の区
域の表面シリコン酸化物層との間に位置される。
体にも関する。第１の区域において基体は固体シリコン
部分を覆うシリコン酸化物層を含み、第１の区域に囲ま
れる少なくとも１つの第２の区域においては、表面シリ
コン層はシリコン酸化物層によって実体シリコン部分か
ら隔てられる。本発明によれば、基体は第２の区域の表
面シリコン層と第１の区域の固体シリコン部分とを電気
的に連結する少なくとも１つの接触片を有し、該接触片
は第２の区域の埋込まれたシリコン酸化物層と第１の区
域の表面シリコン酸化物層との間に位置される。
【００３２】この基体は前述した処理法によって得られ
る。
る。
【００３３】この基体は第１の区域によって囲まれた例
えば多数の第２の区域を有する。第２の区域の表面シリ
コン層はシリコン酸化物層によって第１の区域から相互
に面絶縁される。
えば多数の第２の区域を有する。第２の区域の表面シリ
コン層はシリコン酸化物層によって第１の区域から相互
に面絶縁される。
【００３４】トランジスタ、特にＭＯＳトランジスタが
第２の区域に形成可能である。このトランジスタは前述
のキンク効果に影響されることなく、高いバイアス電圧
に耐えることができる。寄生電流のキャリヤ（carrier
s）が能動区域、すなわち第２の区域の表面シリコン層
に集積されることがなく、接触片（１つまたは複数）に
よって基体の固体部分に配向される。
第２の区域に形成可能である。このトランジスタは前述
のキンク効果に影響されることなく、高いバイアス電圧
に耐えることができる。寄生電流のキャリヤ（carrier
s）が能動区域、すなわち第２の区域の表面シリコン層
に集積されることがなく、接触片（１つまたは複数）に
よって基体の固体部分に配向される。
【００３５】本発明の他の特性および利点は、以下の添
付図面を参照した限定を意図していない例示のための説
明から得られる。
付図面を参照した限定を意図していない例示のための説
明から得られる。
【００３６】
【発明の実施の形態】以下の説明は、Ｐ型シリコンウェ
ーハすなわちチップ１０から基体を準備することにを示
している。しかし、これらの段階をＮ型のウェーハに置
換えることは可能である。
ーハすなわちチップ１０から基体を準備することにを示
している。しかし、これらの段階をＮ型のウェーハに置
換えることは可能である。
【００３７】基層と名付けられるシリコン酸化物層１２
がシリコンウェーハ１０の表面の酸化によって形成さ
れ、この層１２の上にシリコン窒化物層１４が形成され
る。マスキング／エッチング作業によってシリコン窒化
物層１４は、或る区域においてシリコン酸化物層１２を
露出させるようになされる。該区域について局部的酸化
を行われて、厚いシリコン酸化物ブロック１６が形成さ
れるようにする。これにより図１に示された構造が与え
られる。
がシリコンウェーハ１０の表面の酸化によって形成さ
れ、この層１２の上にシリコン窒化物層１４が形成され
る。マスキング／エッチング作業によってシリコン窒化
物層１４は、或る区域においてシリコン酸化物層１２を
露出させるようになされる。該区域について局部的酸化
を行われて、厚いシリコン酸化物ブロック１６が形成さ
れるようにする。これにより図１に示された構造が与え
られる。
【００３８】シリコン窒化物層１４で覆われた基体部分
は第１の区域と名付けられ、シリコン酸化物ブロック１
６が占拠する区域（図１には１つのみが示される）は第
２の区域と名付けられる。第１および第２の区域はそれ
ぞれ２０、２２として示される。
は第１の区域と名付けられ、シリコン酸化物ブロック１
６が占拠する区域（図１には１つのみが示される）は第
２の区域と名付けられる。第１および第２の区域はそれ
ぞれ２０、２２として示される。
【００３９】基体にはいくつかの第２の区域２２を設け
ることができ、それらは第１の区域で囲まれる。しかし
ながら、本明細書のこれ以降では、ただ１つの第２の区
域、すなわち図面で見られる区域でけを参照する。
ることができ、それらは第１の区域で囲まれる。しかし
ながら、本明細書のこれ以降では、ただ１つの第２の区
域、すなわち図面で見られる区域でけを参照する。
【００４０】この処理法の次の段階は、シリコン窒化物
層１４、シリコン酸化物ブロック１６および基層１２を
除去することであり、酸化によって形成される薄いすな
わち微細なシリコン酸化物層２４が基体の全表面上に形
成される。これが図２の構造を与える。図２は、この段
階の後第２の区域２２は第１の区域の表面に対して陥没
部を形成することを示している。
層１４、シリコン酸化物ブロック１６および基層１２を
除去することであり、酸化によって形成される薄いすな
わち微細なシリコン酸化物層２４が基体の全表面上に形
成される。これが図２の構造を与える。図２は、この段
階の後第２の区域２２は第１の区域の表面に対して陥没
部を形成することを示している。
【００４１】図３は埋込まれたシリコン酸化物層２６の
形成を示している。この層の形成のために酸素イオンが
シリコンウェーハ１０の表面を通して移入される。これ
に関連して、既に基体表面に形成されているシリコン酸
化物層２４が移入される酸素イオンの投射ビームのとじ
込め（dechannel ）リングすなわち正確な制御を可能と
して、均質な酸素濃度が移入区域で得られるようにする
ことに、注目しなければならない。
形成を示している。この層の形成のために酸素イオンが
シリコンウェーハ１０の表面を通して移入される。これ
に関連して、既に基体表面に形成されているシリコン酸
化物層２４が移入される酸素イオンの投射ビームのとじ
込め（dechannel ）リングすなわち正確な制御を可能と
して、均質な酸素濃度が移入区域で得られるようにする
ことに、注目しなければならない。
【００４２】移入後に、層２６を形成して干渉性（cohe
rent）となすために焼鈍が行われる。層２６はその後シ
リコンウェーハ１０内に表面シリコン層２７を形成し、
シリコン層２７はウェーハ１０の固体シリコン部分から
電気的に絶縁されている。
rent）となすために焼鈍が行われる。層２６はその後シ
リコンウェーハ１０内に表面シリコン層２７を形成し、
シリコン層２７はウェーハ１０の固体シリコン部分から
電気的に絶縁されている。
【００４３】移入された酸素イオンのエネルギおよび移
入量は、第１及び第２の区域２０、２２に所定深さの層
２６が形成されるように選定される。例えば、層２６は
１０〜２００ｎｍの深さで埋込まれる。埋込みシリコン
酸化物層の形成に関しては文献２が参照され、その引用
例は文末に示される。
入量は、第１及び第２の区域２０、２２に所定深さの層
２６が形成されるように選定される。例えば、層２６は
１０〜２００ｎｍの深さで埋込まれる。埋込みシリコン
酸化物層の形成に関しては文献２が参照され、その引用
例は文末に示される。
【００４４】層２６は基体表面の高さの差の状態に追従
する。すなわち、第１及び第２の区域において等しい深
さに埋込まれる。
する。すなわち、第１及び第２の区域において等しい深
さに埋込まれる。
【００４５】図３の矢印は酸素イオンの移入ビームの方
向を示す。これは基体平面に垂直な方向に対してθの角
度をなしている。したがってイオンは第２の区域２２の
少なくとも一つの側において、第１及び第２の区域２
０、２２の間の移行フランク部３０に移入される。影に
なることによってイオンが不足するのを防止するため
に、ウェーハを回転させてすべてのフランク部３０に同
量イオンが移入されるようにする。移行フランク部３０
のイオン移入量はＤ・ｃｏｓθに等しく、Ｄは第１およ
び第２の区域における移入量である。
向を示す。これは基体平面に垂直な方向に対してθの角
度をなしている。したがってイオンは第２の区域２２の
少なくとも一つの側において、第１及び第２の区域２
０、２２の間の移行フランク部３０に移入される。影に
なることによってイオンが不足するのを防止するため
に、ウェーハを回転させてすべてのフランク部３０に同
量イオンが移入されるようにする。移行フランク部３０
のイオン移入量はＤ・ｃｏｓθに等しく、Ｄは第１およ
び第２の区域における移入量である。
【００４６】投射角度は充分に小さく選定されて、すな
わち酸化形状即ち酸化プロファイル（oxidation protil
e ）が十分急勾配とされて、区域２０、２２に埋込まれ
る層２６が移行フランク部３０の表面と実質的に同じ高
さとなることを保証するようになされる。層２６は、表
面に与えられているとき、または表面に接近していると
き、すなわち非常に浅い深度で埋込まれているときに
は、表面と実質的に同じ高さ位置にあると考えられる。
わち酸化形状即ち酸化プロファイル（oxidation protil
e ）が十分急勾配とされて、区域２０、２２に埋込まれ
る層２６が移行フランク部３０の表面と実質的に同じ高
さとなることを保証するようになされる。層２６は、表
面に与えられているとき、または表面に接近していると
き、すなわち非常に浅い深度で埋込まれているときに
は、表面と実質的に同じ高さ位置にあると考えられる。
【００４７】移行フランク部３０の表面に埋込み層２６
が存在せず、表面下の限定された深さ位置に存在する場
合は、表面酸化層２４の厚さを厚くするように酸化を実
施して、酸化層２４が移行フランク部３０の区域におけ
る埋込み層に達するようにすることができる。
が存在せず、表面下の限定された深さ位置に存在する場
合は、表面酸化層２４の厚さを厚くするように酸化を実
施して、酸化層２４が移行フランク部３０の区域におけ
る埋込み層に達するようにすることができる。
【００４８】次の段階は部分的脱酸の実施で構成され、
これにより基体表面の酸化層２４を完全に除去し、また
て移行フランク部３０の層２４、２６の酸化物を消滅さ
せることができる。これによってシリコン層およびフラ
ンク部３０のウェーハ１０のシリコンが露出される。
これにより基体表面の酸化層２４を完全に除去し、また
て移行フランク部３０の層２４、２６の酸化物を消滅さ
せることができる。これによってシリコン層およびフラ
ンク部３０のウェーハ１０のシリコンが露出される。
【００４９】図４に示す構造は、露出されたシリコン上
に単結晶シリコン層３２を形成することによって得られ
る。この層は、好ましくは８５０〜１３００゜Ｃの温度
範囲、例えば１１００゜Ｃで、エピタクシー成長によっ
て形成される。
に単結晶シリコン層３２を形成することによって得られ
る。この層は、好ましくは８５０〜１３００゜Ｃの温度
範囲、例えば１１００゜Ｃで、エピタクシー成長によっ
て形成される。
【００５０】エピタクシー成長が第１および第２の区域
２０、２２における表面層２７およびフランク部３０に
おけるシリコンから行われるように制御される。
２０、２２における表面層２７およびフランク部３０に
おけるシリコンから行われるように制御される。
【００５１】単結晶層３２をエピタクシー成長させる前
に、すべての材料不純物を排除してシリコン層２７の欠
陥を最少限に減少させるために、焼鈍が行われる。
に、すべての材料不純物を排除してシリコン層２７の欠
陥を最少限に減少させるために、焼鈍が行われる。
【００５２】次の段階は、シリコン層の平滑化と平坦化
で構成され、第１の区域３０の層２６の位置で停止され
る。この作業は例えば機械化学的研磨作業によって行わ
れる。図５に示す状態が得られる。
で構成され、第１の区域３０の層２６の位置で停止され
る。この作業は例えば機械化学的研磨作業によって行わ
れる。図５に示す状態が得られる。
【００５３】第１の区域２０における「埋込み」層２６
は露出され、その後は基体の表面に現れている。第２の
区域２２において、シリコン酸化物層２６はシリコン層
２７と単結晶シリコン層３２とに覆われたままの状態で
あり、その厚さは平坦化作業によって減少される。この
段階に引続いて、第１および第２の区域の基体表面は同
一平面に位置される。
は露出され、その後は基体の表面に現れている。第２の
区域２２において、シリコン酸化物層２６はシリコン層
２７と単結晶シリコン層３２とに覆われたままの状態で
あり、その厚さは平坦化作業によって減少される。この
段階に引続いて、第１および第２の区域の基体表面は同
一平面に位置される。
【００５４】次の段階は図６に示すように基体表面の酸
化で構成される。新しいシリコン酸化物層３４を形成す
ることによって、第１の区域３０におけるシリコン酸化
物層２６を厚くし、第２の区域２２におけるシリコン酸
化物層３２を薄くすることが可能となる。
化で構成される。新しいシリコン酸化物層３４を形成す
ることによって、第１の区域３０におけるシリコン酸化
物層２６を厚くし、第２の区域２２におけるシリコン酸
化物層３２を薄くすることが可能となる。
【００５５】基体ウェーハ１０と同一の導電率型のドー
プ（doping）を達成するドープ不純物の移入が層３４を
通して行われる。Ｐ型ドープを得るドープ不純物はほう
素不純物である。
プ（doping）を達成するドープ不純物の移入が層３４を
通して行われる。Ｐ型ドープを得るドープ不純物はほう
素不純物である。
【００５６】図７に矢印で示されるように実現される移
入は、第１の区域２０においてシリコン酸化物層２６の
下方へ、また第２の区域２２においては層２６の上方へ
延在するＰプラス型のドープ領域３６が形成できるよう
にする。第２の区域２２においては、ドープされた領域
は層２７と、層３２の少なくとも一部とに対応する。
入は、第１の区域２０においてシリコン酸化物層２６の
下方へ、また第２の区域２２においては層２６の上方へ
延在するＰプラス型のドープ領域３６が形成できるよう
にする。第２の区域２２においては、ドープされた領域
は層２７と、層３２の少なくとも一部とに対応する。
【００５７】区域２０、２２間の移行フランク３０の領
域に侵入するドープ区域３６は、シリコン酸化物層２６
の第２の区域の一部（以下に「能動」領域３８として示
す）とシリコンウェーハ１０の固体部分との間の電気的
接触を向上させることを可能にする。区域３６は能動領
域３８内のラッチアップ（latch-up）を防止する機能も
有しており、領域３８にはその後にトランジスタが形成
される。
域に侵入するドープ区域３６は、シリコン酸化物層２６
の第２の区域の一部（以下に「能動」領域３８として示
す）とシリコンウェーハ１０の固体部分との間の電気的
接触を向上させることを可能にする。区域３６は能動領
域３８内のラッチアップ（latch-up）を防止する機能も
有しており、領域３８にはその後にトランジスタが形成
される。
【００５８】部分的脱酸に引続いてほう素移入が行われ
る。これによって層３２の薄くされた能動領域３８が露
出されるが、第１の区域のシリコン酸化物層２６の薄く
された部分は保護される。これは図８に示す構造を与え
る。
る。これによって層３２の薄くされた能動領域３８が露
出されるが、第１の区域のシリコン酸化物層２６の薄く
された部分は保護される。これは図８に示す構造を与え
る。
【００５９】シリコン酸化物層の形成が約１０５０゜Ｃ
もの比較的高温で実施されると、脱酸の終期において活
性部分３８とシリコン酸化物層２６との間に丸められた
縁部が得られる。丸められた縁部は符号４０を与えられ
ている。
もの比較的高温で実施されると、脱酸の終期において活
性部分３８とシリコン酸化物層２６との間に丸められた
縁部が得られる。丸められた縁部は符号４０を与えられ
ている。
【００６０】最終的に得られた基体はＳＯＩ構造の一連
の凹所を有している。これらは表面において第１の区域
のシリコン酸化物層によって互いに絶縁されている。
の凹所を有している。これらは表面において第１の区域
のシリコン酸化物層によって互いに絶縁されている。
【００６１】前述した処理法によれば、１つ以上の接触
片が凹所のフランク部を通して形成され、能動部分に蓄
積された電荷（ホール）を基体の固体部分に向かって排
除して、このようにしてキンク効果を防止することが可
能となされる。接触片は図８に符号３９で示されてい
る。
片が凹所のフランク部を通して形成され、能動部分に蓄
積された電荷（ホール）を基体の固体部分に向かって排
除して、このようにしてキンク効果を防止することが可
能となされる。接触片は図８に符号３９で示されてい
る。
【００６２】図９および図１０は上述した方法で得られ
た基体を電界効果トランジスタの製造に使用することを
示す。トランジスタの製造段階を以下に簡単に説明す
る。
た基体を電界効果トランジスタの製造に使用することを
示す。トランジスタの製造段階を以下に簡単に説明す
る。
【００６３】図９は、特に能動領域の表面におけるゲー
トの酸化物（ＳｉＯ2 ）の層５０の形成、およびゲート
材料層５２、例えば多結晶体シリコンの付着を示してい
る。層５２はその後、図１０に示すゲート５４を得るた
めに、図示しないマスクの形成および選択的エッチング
によって成形される。
トの酸化物（ＳｉＯ2 ）の層５０の形成、およびゲート
材料層５２、例えば多結晶体シリコンの付着を示してい
る。層５２はその後、図１０に示すゲート５４を得るた
めに、図示しないマスクの形成および選択的エッチング
によって成形される。
【００６４】ソース（source）５６およびドレン（drai
n ）５８の領域は、ゲート５４をマスクとして使用して
移入（implantation）を行うことにより、能動領域（ac
tiveregion ）内に形成される。
n ）５８の領域は、ゲート５４をマスクとして使用して
移入（implantation）を行うことにより、能動領域（ac
tiveregion ）内に形成される。
【００６５】領域５６、５８は、例えば基体の固体シリ
コンウェーハと反対型、すなわち能動領域と反対型の電
導性をもたらすイオンを使用して、二重移入（double i
mplantation ）することで形成されるのが好ましい。
コンウェーハと反対型、すなわち能動領域と反対型の電
導性をもたらすイオンを使用して、二重移入（double i
mplantation ）することで形成されるのが好ましい。
【００６６】少量の第１の移入後に、ゲート５４の横方
向スペーサ６０の形成、および多量の第２の移入が続け
られる。
向スペーサ６０の形成、および多量の第２の移入が続け
られる。
【００６７】図示実施例においては、Ｎ型電導性をもた
らすイオンの移入がＮ型トランジスタの形成を可能にす
る。
らすイオンの移入がＮ型トランジスタの形成を可能にす
る。
【００６８】このようにして形成されたトランジスタま
たは回路は浮動電位（floating potential）寄生ベース
（parasitic base）を有していない。従ってキンク効果
の影響を受けることがなく、したがってトランジスタは
ＳＯＩ基体上のＭＯＳデバイスとして通常許容される電
圧より高い電圧でバイアスできる。この特性は製造され
たトランジスタの性能特性を高めることが可能であると
いう利点をもたらす。
たは回路は浮動電位（floating potential）寄生ベース
（parasitic base）を有していない。従ってキンク効果
の影響を受けることがなく、したがってトランジスタは
ＳＯＩ基体上のＭＯＳデバイスとして通常許容される電
圧より高い電圧でバイアスできる。この特性は製造され
たトランジスタの性能特性を高めることが可能であると
いう利点をもたらす。
【００６９】引用文献 （１） 電子装置のＩＥＥＥトランザクション、１９８
５年２月、Ｅ．Ｄ．第３２巻、第２号４５８−４６２
頁、コウイチ・カトウ他による「２キャリヤのモデリン
グを使用したＳＯＩ型ＭＯＳＦＥＴのキンク特性の解
析」。 （２） 応用物理Ｌｅｔｔ．（Appl. Phys. Lett. ）４
６（１１）、１９８５年６月１日、１０６４−１０６６
頁、C. Jaussaud 氏他による「多量酸素イオンによるシ
リコン移入の微細構造」。
５年２月、Ｅ．Ｄ．第３２巻、第２号４５８−４６２
頁、コウイチ・カトウ他による「２キャリヤのモデリン
グを使用したＳＯＩ型ＭＯＳＦＥＴのキンク特性の解
析」。 （２） 応用物理Ｌｅｔｔ．（Appl. Phys. Lett. ）４
６（１１）、１９８５年６月１日、１０６４−１０６６
頁、C. Jaussaud 氏他による「多量酸素イオンによるシ
リコン移入の微細構造」。
【図１】図１は本発明の処理法の変形例による基体表面
に対する成形段階を示す概略断面図。
に対する成形段階を示す概略断面図。
【図２】図２は図１と同様であるが異なる段階を示す概
略断面図。
略断面図。
【図３】図３は図２に示された基体での埋込みシリコン
酸化物層の形成を示す断面図。
酸化物層の形成を示す断面図。
【図４】図４は図３に示された基体の能動区域を成形す
る段階を示す概略断面図。
る段階を示す概略断面図。
【図５】図５は図４の次の段階を示す概略断面図。
【図６】図６は図５の次の段階を示す概略断面図。
【図７】図７は図６の基体に不純物を移入する段階を示
す概略断面図。
す概略断面図。
【図８】図８は図７の基体表面を還元する段階を示す概
略断面図。
略断面図。
【図９】図９は本発明の基体に電界効果トランジスタを
形成する段階を示す概略断面図。
形成する段階を示す概略断面図。
【図１０】図１０は図９と同様な図であるが、その後の
段階を示す概略断面図。
段階を示す概略断面図。
１０ シリコンウェーハ １２ シリコン酸化物層 １４ シリコン窒化物層 １６ シリコン酸化物ブロック ２０ 第１の区域 ２２ 第２の区域 ２４ シリコン酸化物層 ２６ シリコン酸化物層 ２７ 表面シリコン層 ２８ 酸素イオン移入方向 ３０ 移行フランク部 ３２ 微結晶シリコン層 ３４ 新しいシリコン酸化物層 ３８ 作動部 ４０ 丸めた縁部 ５０ ゲートの酸化物 ５２ ゲート材料層 ５４ ゲート ５６ ソース（source） ５８ ドレン（drain ） ６０ スペーサ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/786
Claims (11)
- 【請求項１】 トランジスタ製造用の絶縁体上シリコン
（ＳＯＩ）型の基体の製造方法であって、 ａ）第１の区域（２０）、および該第１の区域に対して
陥没した少なくとも１つの第２の区域（２２）とを形成
するために、シリコン基体（１０）の表面を成形する段
階と、 ｂ）第１の区域（２０）および第２の区域（２２）にシ
リコン酸化物層（２６）を形成する段階であって、該層
は第２の区域において第１の区域の前記酸化物層の厚さ
よりも大きな深さで埋込まれ且つ、該層は第１の区域と
第２の区域との間の少なくとも１つの移行フランク部
（３０）の表面と実質的に同じ高さであるようにする段
階と、 ｃ）第１の区域と第２の区域との間の移行フランク部
（３０）と同じ高さであるシリコン酸化物層（２６）を
除去する段階と、 ｄ）第１および第２の区域（２０、２２）と両者間の移
行フランク部（３０）とにシリコン層（３２）のエピタ
クシー成長を行わせる段階と、 ｅ）第１の区域および第２の区域におけるエピタクシー
成長されたシリコン層（３２）を平坦化して、第１の区
域（２０）の酸化シリコン層（２６）の位置で終らせる
段階と、を含むことを特徴とする製造方法。 - 【請求項２】 請求項１に記載の方法であって、段階
ｂ）におけるシリコン酸化物層（２６）の形成が、実質
的に等しい深さで第１及び第２の区域に埋込まれるよう
にされることを特徴とする製造方法。 - 【請求項３】 請求項１に記載の方法であって、段階
ｅ）の後にｆ）基体表面を清浄化し、酸化させる段階
と、 ｇ）第２の区域（２２）の表面を部分的に酸素除去する
段階と、を含むことを特徴とする製造方法。 - 【請求項４】 請求項３に記載の方法であって、ドープ
不純物の移入が第１の区域（２０）のシリコン酸化物層
（２６）の下方と第２の区域（２２）のシリコン酸化物
層（２６）の上方とに行われ、該移入が段階ｆ）と段階
ｇ）との間に行われることを特徴とする製造方法。 - 【請求項５】 請求項１に記載の方法であって、基体表
面の形成段階ａ）が、 基体の全面にシリコン酸化物層（１２）を形成する段階
と、 第１の区域（２０）のシリコン酸化物層（１２）を覆っ
てシリコン窒化物層（１４）を形成する段階と、 第２の区域（２２）を局部的に酸化して厚いシリコン酸
化物ブロック（１６）を形成する段階と、 シリコン窒化物層（１４）、シリコン酸化物層（１２）
およびシリコン酸化物ブロック（１６）を除去する段階
とを含むことを特徴とする製造方法。 - 【請求項６】 請求項１に記載の方法であって、段階
ｂ）における埋込みシリコン酸化物層（２６）の形成
が、基体表面からの酸素イオンの移入と、基体の焼鈍と
を含むことを特徴とする製造方法。 - 【請求項７】 請求項６に記載の方法であって、酸素イ
オンの移入に先立って酸化により微細なシリコン酸化物
層（２４）が基体表面に形成され、前記層はこの処理法
の段階ｃ）において除去されることを特徴とする製造方
法。 - 【請求項８】 請求項６に記載の方法であって、移入さ
れるイオンのエネルギ量を調節して第１および第２の区
域（２０、２２）に所定の深さのシリコン酸化物層（２
６）を形成し、また基体表面に対する移入角度を調節し
てシリコン酸化物層を実質的に移行フランク部（３０）
と同じ高さにすることを特徴とする製造方法。 - 【請求項９】 請求項１に記載の方法であってエピタク
シー成長段階ｄ）に先立って基体を焼鈍させることを特
徴とする製造方法。 - 【請求項１０】 請求項１に記載の方法であって、段階
ｄ）におけるエピタクシー成長が８５０〜１３００゜Ｃ
の温度範囲で行われることを特徴とする製造方法。 - 【請求項１１】 第１の区域（２０）における固体シリ
コン部分（１０）を覆う表面のシリコン酸化物層（２
６）と、第１の区域（２０）によって囲まれる少なくと
も１つの第２の区域（２２）と、シリコン酸化物層（２
６）によって固体シリコン部分から隔離されるシリコン
表面層（２７、３２）とを含むトランジスタ製造用の基
体であって、第２の区域（２２）のシリコン表面層（２
７、３２）と第１の区域（２０）の固体シリコン部分
（１０）とを電気的に接続する少なくとも１つの接触片
（３９）が備えられ、該接触片（３９）が第２の区域
（２２）の埋込まれたシリコン酸化物層（２６）と第１
の区域の表面のシリコン酸化物層（２６）との間に位置
していることを特徴とする基体。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9603448 | 1996-03-20 | ||
| FR9603448A FR2746544B1 (fr) | 1996-03-20 | 1996-03-20 | Substrat de type silicium sur isolant pour la fabrication de transistors et procede de preparation d'un tel substrat |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1022398A true JPH1022398A (ja) | 1998-01-23 |
| JP4065580B2 JP4065580B2 (ja) | 2008-03-26 |
Family
ID=9490343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06676897A Expired - Fee Related JP4065580B2 (ja) | 1996-03-20 | 1997-03-19 | トランジスタ製造用の絶縁体上シリコン型の基体および該基体の製造方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5897939A (ja) |
| EP (1) | EP0797252B1 (ja) |
| JP (1) | JP4065580B2 (ja) |
| KR (1) | KR970067611A (ja) |
| CA (1) | CA2200264A1 (ja) |
| DE (1) | DE69738700D1 (ja) |
| FR (1) | FR2746544B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007201402A (ja) * | 2006-01-23 | 2007-08-09 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5796671A (en) | 1996-03-01 | 1998-08-18 | Wahlstrom; Sven E. | Dynamic random access memory |
| GB2352878B (en) * | 1996-03-01 | 2001-03-21 | Sven E Wahlstrom | Dynamic random access memory |
| US6331181B1 (en) * | 1998-12-08 | 2001-12-18 | Intuitive Surgical, Inc. | Surgical robotic tools, data architecture, and use |
| US6080612A (en) * | 1998-05-20 | 2000-06-27 | Sharp Laboratories Of America, Inc. | Method of forming an ultra-thin SOI electrostatic discharge protection device |
| US7045878B2 (en) * | 2001-05-18 | 2006-05-16 | Reveo, Inc. | Selectively bonded thin film layer and substrate layer for processing of useful devices |
| US6956268B2 (en) * | 2001-05-18 | 2005-10-18 | Reveo, Inc. | MEMS and method of manufacturing MEMS |
| US20090065471A1 (en) * | 2003-02-10 | 2009-03-12 | Faris Sadeg M | Micro-nozzle, nano-nozzle, manufacturing methods therefor, applications therefor |
| US7163826B2 (en) * | 2001-09-12 | 2007-01-16 | Reveo, Inc | Method of fabricating multi layer devices on buried oxide layer substrates |
| US6875671B2 (en) * | 2001-09-12 | 2005-04-05 | Reveo, Inc. | Method of fabricating vertical integrated circuits |
| US7033910B2 (en) * | 2001-09-12 | 2006-04-25 | Reveo, Inc. | Method of fabricating multi layer MEMS and microfluidic devices |
| CN111129054B (zh) * | 2019-12-23 | 2023-09-05 | 上海集成电路研发中心有限公司 | 一种cmos图像传感器结构及制造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2563377B1 (fr) * | 1984-04-19 | 1987-01-23 | Commissariat Energie Atomique | Procede de fabrication d'une couche isolante enterree dans un substrat semi-conducteur, par implantation ionique |
| US4601779A (en) * | 1985-06-24 | 1986-07-22 | International Business Machines Corporation | Method of producing a thin silicon-on-insulator layer |
| JPH0738435B2 (ja) * | 1986-06-13 | 1995-04-26 | 松下電器産業株式会社 | 半導体装置の製造方法 |
| JPH0279445A (ja) * | 1988-09-14 | 1990-03-20 | Oki Electric Ind Co Ltd | 素子分離領域の形成方法 |
| US5244827A (en) * | 1991-10-31 | 1993-09-14 | Sgs-Thomson Microelectronics, Inc. | Method for planarized isolation for cmos devices |
-
1996
- 1996-03-20 FR FR9603448A patent/FR2746544B1/fr not_active Expired - Fee Related
-
1997
- 1997-02-25 US US08/806,066 patent/US5897939A/en not_active Expired - Lifetime
- 1997-03-18 EP EP97400602A patent/EP0797252B1/fr not_active Expired - Lifetime
- 1997-03-18 CA CA002200264A patent/CA2200264A1/en not_active Abandoned
- 1997-03-18 DE DE69738700T patent/DE69738700D1/de not_active Expired - Lifetime
- 1997-03-19 JP JP06676897A patent/JP4065580B2/ja not_active Expired - Fee Related
- 1997-03-20 KR KR1019970009424A patent/KR970067611A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007201402A (ja) * | 2006-01-23 | 2007-08-09 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69738700D1 (de) | 2008-07-03 |
| US5897939A (en) | 1999-04-27 |
| FR2746544A1 (fr) | 1997-09-26 |
| JP4065580B2 (ja) | 2008-03-26 |
| EP0797252A3 (fr) | 1997-11-26 |
| CA2200264A1 (en) | 1997-09-20 |
| KR970067611A (ko) | 1997-10-13 |
| FR2746544B1 (fr) | 1998-05-15 |
| EP0797252A2 (fr) | 1997-09-24 |
| EP0797252B1 (fr) | 2008-05-21 |
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Legal Events
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| A602 | Written permission of extension of time |
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|
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Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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