JPS6146984B2 - - Google Patents
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- JPS6146984B2 JPS6146984B2 JP4225877A JP4225877A JPS6146984B2 JP S6146984 B2 JPS6146984 B2 JP S6146984B2 JP 4225877 A JP4225877 A JP 4225877A JP 4225877 A JP4225877 A JP 4225877A JP S6146984 B2 JPS6146984 B2 JP S6146984B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
- H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
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- Drying Of Semiconductors (AREA)
Description
【発明の詳細な説明】
本発明はソース、ドレイン間耐圧の高い短チヤ
ンネルMIS電界効果トランジスタの製造方法に関
するものである。
ンネルMIS電界効果トランジスタの製造方法に関
するものである。
最近、ICの集積度を上げてMIS電界効果トラン
ジスタ(FET)の相互コンダクタンスgnを向上
し、スイツチングスピードを速くするためにソー
ス、ドレイン間のチヤンネル長またはゲート長を
短くすることは最近の一般的な傾向である。とこ
ろが単にゲート長を短かくしただけではドレイン
からの空乏層が容易にソースに到達し、ソース、
ドレイン耐圧が低下してしまう。これを避けるた
めの1つの方法は基板濃度を高くして空乏層を拡
がりにくくして短絡破壊(パンチスルー)耐圧を
上げることが行なわれている。ところが、この方
法の欠点は空乏層が狭くなるのでソースおよびド
レインの接合容量が増加し高周波特性を悪化させ
ることである。そこでこれらを考慮した他の方法
としてチヤンネルドープ技術が提案された。これ
は低濃度基板を用いることにより、ソース、ドレ
インの接合容量を低く押え、そのチヤンネル領域
のみを高濃度にドーピングし、パンチスルー耐圧
を高くすることである。これら2つの方法に共通
した難点はチヤンネル形成領域が高濃度となるた
め閾値電圧の基板効果が増加したり、チヤンネル
の空乏層が浅くなることにより遮断特性が劣化し
たり、不純物原子やイオン注入時の欠陥の増加に
より電界効果移動度が低下したりすることであ
る。
ジスタ(FET)の相互コンダクタンスgnを向上
し、スイツチングスピードを速くするためにソー
ス、ドレイン間のチヤンネル長またはゲート長を
短くすることは最近の一般的な傾向である。とこ
ろが単にゲート長を短かくしただけではドレイン
からの空乏層が容易にソースに到達し、ソース、
ドレイン耐圧が低下してしまう。これを避けるた
めの1つの方法は基板濃度を高くして空乏層を拡
がりにくくして短絡破壊(パンチスルー)耐圧を
上げることが行なわれている。ところが、この方
法の欠点は空乏層が狭くなるのでソースおよびド
レインの接合容量が増加し高周波特性を悪化させ
ることである。そこでこれらを考慮した他の方法
としてチヤンネルドープ技術が提案された。これ
は低濃度基板を用いることにより、ソース、ドレ
インの接合容量を低く押え、そのチヤンネル領域
のみを高濃度にドーピングし、パンチスルー耐圧
を高くすることである。これら2つの方法に共通
した難点はチヤンネル形成領域が高濃度となるた
め閾値電圧の基板効果が増加したり、チヤンネル
の空乏層が浅くなることにより遮断特性が劣化し
たり、不純物原子やイオン注入時の欠陥の増加に
より電界効果移動度が低下したりすることであ
る。
本発明の目的は上記欠点を除去することのでき
る短チヤンネルのMISトランジスタの製造方法を
提供することである。
る短チヤンネルのMISトランジスタの製造方法を
提供することである。
前記目的を達成するため、本発明のMISトラン
ジスタの製造方法は、絶縁性酸化物を被着した半
導体基板のソース、ドレインおよびチヤンネル部
の前記絶縁性酸化物を除去し、再酸化によりゲー
ト酸化膜を設け、その上に多結晶シリコン層と第
1のマスク層を順次重ねて形成し、その上にホト
レジストを塗布しパターニングしてゲート部を残
し、他の部分の該第1のマスク層及び多結晶シリ
コン層を該ホトレジストがひさし状になるまでエ
ツチング除去し、次に第2のマスク層を該ホトレ
ジスト上及びソース、ドレイン部に形成した後、
該ホトレジスト及びその上の第2のマスク層を除
去し、該第1及び第2のマスク層をマスクにして
基板にそれと同一導電形のイオン打込みを行な
い、前記ソース、ドレイン部に形成される拡散領
域のチヤンネル形成領域に対向する端部にソー
ス、ドレインの拡散の深さより深い基板と同一導
電形の高濃度領域を形成することを特徴とするも
のである。
ジスタの製造方法は、絶縁性酸化物を被着した半
導体基板のソース、ドレインおよびチヤンネル部
の前記絶縁性酸化物を除去し、再酸化によりゲー
ト酸化膜を設け、その上に多結晶シリコン層と第
1のマスク層を順次重ねて形成し、その上にホト
レジストを塗布しパターニングしてゲート部を残
し、他の部分の該第1のマスク層及び多結晶シリ
コン層を該ホトレジストがひさし状になるまでエ
ツチング除去し、次に第2のマスク層を該ホトレ
ジスト上及びソース、ドレイン部に形成した後、
該ホトレジスト及びその上の第2のマスク層を除
去し、該第1及び第2のマスク層をマスクにして
基板にそれと同一導電形のイオン打込みを行な
い、前記ソース、ドレイン部に形成される拡散領
域のチヤンネル形成領域に対向する端部にソー
ス、ドレインの拡散の深さより深い基板と同一導
電形の高濃度領域を形成することを特徴とするも
のである。
以下本発明を実施例につき詳述する。
第1図は従来のMIS電界効果トランジスタの1
つであるMOS電界効果トランジスタの前述した
チヤンネルドープ技術による構成を示したもので
ある。同図において、酸化膜2を被着した半導体
基板1のソース、ドレインおよびチヤンネル部の
酸化膜2を除去し、ソース、ドレイン拡散領域
3,4間のチヤンネル部の直下に基板1と同一導
電形の深い低濃度領域6とその上層に浅い高濃度
のチヤンネル形成領域5を設け、その上にゲート
酸化膜7と多結晶シリコン層8が形成される。な
おその後は通常の方法によりソース、ドレイン、
ゲート部の電極形成が行なわれる。
つであるMOS電界効果トランジスタの前述した
チヤンネルドープ技術による構成を示したもので
ある。同図において、酸化膜2を被着した半導体
基板1のソース、ドレインおよびチヤンネル部の
酸化膜2を除去し、ソース、ドレイン拡散領域
3,4間のチヤンネル部の直下に基板1と同一導
電形の深い低濃度領域6とその上層に浅い高濃度
のチヤンネル形成領域5を設け、その上にゲート
酸化膜7と多結晶シリコン層8が形成される。な
おその後は通常の方法によりソース、ドレイン、
ゲート部の電極形成が行なわれる。
第2図は本発明に係るMISトランジスタの構成
を示す説明図である。同図において、第1図と異
なる点は基板1を低濃度基板とすることにより、
チヤンネル直下の深い低濃度領域6をとくに設け
ないこと、およびソース、ドレイン拡散領域3,
4のチヤンネル形成領域5に対向する端部にそれ
ぞれソース、ドレインの拡散の深さより深い基板
1と同一導電形の高濃度領域10,11を設けた
ことである。
を示す説明図である。同図において、第1図と異
なる点は基板1を低濃度基板とすることにより、
チヤンネル直下の深い低濃度領域6をとくに設け
ないこと、およびソース、ドレイン拡散領域3,
4のチヤンネル形成領域5に対向する端部にそれ
ぞれソース、ドレインの拡散の深さより深い基板
1と同一導電形の高濃度領域10,11を設けた
ことである。
このような構成とすることにより、まずチヤン
ネル形成領域5の濃度と深さが閾値電圧の変化の
みを考慮して一元的に定められるから、前述の問
題点すなわちチヤンネル形成領域の高濃度、チヤ
ンネルの空乏層が浅くなること、および不純物原
子や欠陥の増加等に基づく基板効果を最小限にコ
ントロールすることができる。また基板として低
濃度基板を用いたことにより、ソース、ドレイン
の接合容量を減少させ上記の問題点を緩和する効
果がある。また狭く深い高濃度領域10,11を
設けてことにより、ソース、ドレイン拡散領域
3,4間に空乏層が伸びてパンチスルーを起すの
を防止する。ソース、ドレイン拡散領域3,4は
この高濃度領域10,11の1部と重複するので
その部分の接合容量は大きくなるがその面積は比
較的小さいので全体の接合容量に比べて無視でき
る程度となる。さらに、チヤンネル形成領域5は
従来に比較して低濃度にできるのでスイツチング
速度が早くなる。
ネル形成領域5の濃度と深さが閾値電圧の変化の
みを考慮して一元的に定められるから、前述の問
題点すなわちチヤンネル形成領域の高濃度、チヤ
ンネルの空乏層が浅くなること、および不純物原
子や欠陥の増加等に基づく基板効果を最小限にコ
ントロールすることができる。また基板として低
濃度基板を用いたことにより、ソース、ドレイン
の接合容量を減少させ上記の問題点を緩和する効
果がある。また狭く深い高濃度領域10,11を
設けてことにより、ソース、ドレイン拡散領域
3,4間に空乏層が伸びてパンチスルーを起すの
を防止する。ソース、ドレイン拡散領域3,4は
この高濃度領域10,11の1部と重複するので
その部分の接合容量は大きくなるがその面積は比
較的小さいので全体の接合容量に比べて無視でき
る程度となる。さらに、チヤンネル形成領域5は
従来に比較して低濃度にできるのでスイツチング
速度が早くなる。
次にこのようなソース、ドレイン拡散領域3,
4とチヤンネル形成領域5の境目に狭く深い高濃
度領域10,11を形成した本発明の実施例の
MOSトランジスタの製造方法を第3図a〜cに
つき説明する。
4とチヤンネル形成領域5の境目に狭く深い高濃
度領域10,11を形成した本発明の実施例の
MOSトランジスタの製造方法を第3図a〜cに
つき説明する。
同図aに示すように、低濃度P形シリコン基板
(濃度1013cm-1)1の表面に絶縁性酸化膜(SiO2)
2を被着させ、ソース、ドレインおよびチヤンネ
ル部の酸化膜2を除去し、再酸化により深さ約
500Åのゲート酸化膜7を設ける。次にゲート酸
化膜を含めた全面にイオン注入法によりP形不純
物11B+を3×1011ドーズ/cm-2で40KeV程度に加
速して打込みチヤンネル形成領域5を設ける。次
に通常のCVD法等により厚さ4000Åの多結晶シ
リコン成長層8と厚さ2000Åの金(Au)の真空
蒸着層9を順次形成し、その上からホトレジスト
20を被着して、パターニングによりゲート部を
残して他をエツチング除去する。この場合ゲート
部の側面はエツチング速度の関係によりホトレジ
スト20をひさしとして下部がくびれた形状とな
る。これが本発明の自己整合効果をもたらすもの
である。
(濃度1013cm-1)1の表面に絶縁性酸化膜(SiO2)
2を被着させ、ソース、ドレインおよびチヤンネ
ル部の酸化膜2を除去し、再酸化により深さ約
500Åのゲート酸化膜7を設ける。次にゲート酸
化膜を含めた全面にイオン注入法によりP形不純
物11B+を3×1011ドーズ/cm-2で40KeV程度に加
速して打込みチヤンネル形成領域5を設ける。次
に通常のCVD法等により厚さ4000Åの多結晶シ
リコン成長層8と厚さ2000Åの金(Au)の真空
蒸着層9を順次形成し、その上からホトレジスト
20を被着して、パターニングによりゲート部を
残して他をエツチング除去する。この場合ゲート
部の側面はエツチング速度の関係によりホトレジ
スト20をひさしとして下部がくびれた形状とな
る。これが本発明の自己整合効果をもたらすもの
である。
次にこの上からアルミニウム(Al)を約1μ
mの厚さとなるように垂直蒸着を行ない、ゲート
部のホトレジスト20をリフトオフするとその上
部のAl層は除去され同図bに示すように、ゲー
ト部およびホトレジスト20で蔽われていたその
周辺部を除いてソース、ドレインおよび絶縁性酸
化膜の上にAl層12が被着される。従つてゲー
ト部周辺にはAl層12のない間隙13を生じ
る。この表面に基板と同じP形不純物りん31P+を
6×1012ドーズ/cm-2で約200KeVに加速して打
込むと約5000Åの深さにピーク値をもつ狭くて深
いP形の高濃度領域10,11が自己整合効果と
して形成されるものである。
mの厚さとなるように垂直蒸着を行ない、ゲート
部のホトレジスト20をリフトオフするとその上
部のAl層は除去され同図bに示すように、ゲー
ト部およびホトレジスト20で蔽われていたその
周辺部を除いてソース、ドレインおよび絶縁性酸
化膜の上にAl層12が被着される。従つてゲー
ト部周辺にはAl層12のない間隙13を生じ
る。この表面に基板と同じP形不純物りん31P+を
6×1012ドーズ/cm-2で約200KeVに加速して打
込むと約5000Åの深さにピーク値をもつ狭くて深
いP形の高濃度領域10,11が自己整合効果と
して形成されるものである。
次にAl層およびゲート部上のAu層9をエツチ
ング除去し、同図cに示すように、通常の手順に
従いN形のソース、ドレイン拡散領域を形成し、
さらにソース、ドレイン、ゲート部の上にそれぞ
れの電極14,15,16を形成する。
ング除去し、同図cに示すように、通常の手順に
従いN形のソース、ドレイン拡散領域を形成し、
さらにソース、ドレイン、ゲート部の上にそれぞ
れの電極14,15,16を形成する。
以上説明したように、本発明によれば、ソー
ス、ドレインの拡散領域とチヤンネル形成領域の
境目にソース、ドレインの拡散の深さより深い基
板と同一導電形の高濃度領域を、チヤンネル形成
領域直下に低濃度領域を形成させることにより、
ソース、ドレイン間耐圧の高い短チヤンネルの
MISトランジスタを実現することができるもので
ある。また本発明の製造方法によれば、前記高濃
度領域の形成を自己整合効果を利用して非常に簡
単に行なうことができる。
ス、ドレインの拡散領域とチヤンネル形成領域の
境目にソース、ドレインの拡散の深さより深い基
板と同一導電形の高濃度領域を、チヤンネル形成
領域直下に低濃度領域を形成させることにより、
ソース、ドレイン間耐圧の高い短チヤンネルの
MISトランジスタを実現することができるもので
ある。また本発明の製造方法によれば、前記高濃
度領域の形成を自己整合効果を利用して非常に簡
単に行なうことができる。
以上MOSトランジスタを例にとつて説明した
が、チツ化膜等をゲートの絶縁膜として用いたト
ランジスタにも本発明も適用することができる。
が、チツ化膜等をゲートの絶縁膜として用いたト
ランジスタにも本発明も適用することができる。
第1図は従来例の構成説明図、第2図は本発明
に係るMISトランジスタの構成説明図、第3図a
〜cは本発明の一実施例の製造方法の説明図であ
り、図中、1は基板、2は絶縁性酸化膜、3はソ
ース拡散領域、4はドレイン拡散領域、5はチヤ
ンネル形成領域、7はゲート酸化膜、8は多結晶
シリコン層、9は金層、10,11は高濃度領
域、12はアルミ層、13はゲート部周辺間隙、
14,15,16はそれぞれソース、ドレイン、
ゲート電極を示す。
に係るMISトランジスタの構成説明図、第3図a
〜cは本発明の一実施例の製造方法の説明図であ
り、図中、1は基板、2は絶縁性酸化膜、3はソ
ース拡散領域、4はドレイン拡散領域、5はチヤ
ンネル形成領域、7はゲート酸化膜、8は多結晶
シリコン層、9は金層、10,11は高濃度領
域、12はアルミ層、13はゲート部周辺間隙、
14,15,16はそれぞれソース、ドレイン、
ゲート電極を示す。
Claims (1)
- 1 絶縁性酸化物を被着した半導体基板のソー
ス、ドレインおよびチヤンネル部の前記絶縁性酸
化物を除去し、再酸化によりゲート酸化膜を設
け、その上に多結晶シリコン層と第1のマスク層
を順次重ねて形成し、その上にホトレジストを塗
布しパターニングしてゲート部を残し、他の部分
の該第1のマスク層及び多結晶シリコン層を該ホ
トレジストがひさし状になるまでエツチング除去
し、次に第2のマスク層を該ホトレジスト上及び
ソース、ドレイン部に形成した後、該ホトレジス
ト及びその上の第2のマスク層を除去し、該第1
及び第2のマスク層をマスクにして基板にそれと
同一導電形のイオン打込みを行ない、前記ソー
ス、ドレイン部に形成される拡散領域のチヤンネ
ル形成領域に対向する端部にソース、ドレインの
拡散の深さより深い基板と同一導電形の高濃度領
域を形成することを特徴とするMISトランジスタ
の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4225877A JPS53127273A (en) | 1977-04-13 | 1977-04-13 | Mis transistor and its manufacture |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4225877A JPS53127273A (en) | 1977-04-13 | 1977-04-13 | Mis transistor and its manufacture |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS53127273A JPS53127273A (en) | 1978-11-07 |
JPS6146984B2 true JPS6146984B2 (ja) | 1986-10-16 |
Family
ID=12630997
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4225877A Granted JPS53127273A (en) | 1977-04-13 | 1977-04-13 | Mis transistor and its manufacture |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS53127273A (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5710617U (ja) * | 1980-06-11 | 1982-01-20 | ||
JPH0254537A (ja) * | 1988-08-18 | 1990-02-23 | Seiko Epson Corp | 半導体装置及び半導体装置の製造方法 |
-
1977
- 1977-04-13 JP JP4225877A patent/JPS53127273A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS53127273A (en) | 1978-11-07 |
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