JPH10209854A - ボディ電圧制御型半導体集積回路 - Google Patents

ボディ電圧制御型半導体集積回路

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JPH10209854A
JPH10209854A JP9010511A JP1051197A JPH10209854A JP H10209854 A JPH10209854 A JP H10209854A JP 9010511 A JP9010511 A JP 9010511A JP 1051197 A JP1051197 A JP 1051197A JP H10209854 A JPH10209854 A JP H10209854A
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terminal
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transistor
terminals
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Yoshiki Wada
佳樹 和田
Kimihiro Ueda
公大 上田
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Abstract

(57)【要約】 【課題】 ＭＯＳトランジスタのボディ端子とゲート端
子を接続し該ボディ端子をソース端子と切り離して動作
の高速化を図ると、ビルトイン電圧以上電源電圧では動
作させることができないという課題があった。 【解決手段】 トランジスタの動作時、電圧分割回路の
導通によってインバータを構成するＰＭＯＳトランジス
タあるいはＮＭＯＳトランジスタのボディ端子の電圧を
変化させてしきい値を下げるように構成し、電圧分割回
路を構成する各トランジスタの端子寸法およびボディ端
子の電圧を制御することにより、ビルトイン電圧以上の
電源電圧でも動作するようにしたものである。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、ＭＯＳトランジ
スタを用いた半導体集積回路に関し、特にＭＯＳトラン
ジスタのボディ領域の電圧を制御して動作するボディ電
圧制御型半導体集積回路に関するものである。
【０００２】
【従来の技術】図５は従来のボディ電圧制御型半導体集
積回路を示す図であり、図において、１１は第１のイン
バータ、１２は第２のインバータである。第１のインバ
ータ１１はＰＭＯＳトランジスタＰ１１とＮＭＯＳトラ
ンジスタＮ１１のゲート端子同士およびドレイン端子同
士を接続し、ＰＭＯＳトランジスタＰ１１はボディ端子
とソース端子を電源Ｅ１１に接続し、ＮＭＯＳトランジ
スタＮ１１はボディ端子とソース端子をアースＥに接続
した構成である。
【０００３】また、第２のインバータ１２はＰＭＯＳト
ランジスタＰ１２とＮＭＯＳトランジスタＮ１２のゲー
ト端子同士およびドレイン端子同士を接続し、そのゲー
ト端子を上記第１のインバータ１１の出力端子に接続す
ると共にＰＭＯＳトランジスタＰ１２とＮＭＯＳトラン
ジスタＮ１２のボディ端子に接続し、ＰＭＯＳトランジ
スタＰ１２はソース端子を電源Ｅ１２に接続し、ＮＭＯ
ＳトランジスタＮ１２はソース端子をアースＥに接続し
た構成であり、第１のインバータ１１のドレイン端子同
士を接続した接続路Ｌ１２と第２のインバータ１２のゲ
ート端子同士の接続路Ｌ１３とを接続している。
【０００４】ｉｎは第１のインバータ１１を構成するＰ
ＭＯＳトランジスタＰ１１とＮＭＯＳトランジスタＮ１
１のゲート端子同士の接続路Ｌ１１に接続した入力端
子、ｏｕｔは第２のインバータ１２を構成するＰＭＯＳ
トランジスタＰ１２とＮＭＯＳトランジスタＮ１２のド
レイン端子同士を接続路Ｌ１４に接続した出力端子、ｃ
は負荷容量である。なお、図面中、Ｇはゲート端子、Ｂ
はボディ端子、Ｄはドレイン端子、Ｓはソース端子をそ
れぞれ示す。
【０００５】次に動作について説明する。いま、入力端
子ｉｎがＨになると、ＮＭＯＳトランジスタＮ１１がオ
ンとなり、第１のインバータ１１の出力はＬとなり、第
２のインバータ１２を構成するＰＭＯＳトランジスタＰ
１２がオンし、負荷容量ｃの電荷が電源端子側に吸い上
げられて出力端子ｏｕｔがＨになる。
【０００６】この場合、ＰＭＯＳトランジスタＰ１１は
図６に示すように、ボディ端子に印加されるボディ電圧
が低くなるにしたがってしきい値電圧が低くなり、ＮＭ
ＯＳトランジスタＮ１１は図７に示すようにボディ端子
に印加されるボディ電圧が高くなるにしたがってしきい
値電圧が低くなる特性を有しており、トランジスタの動
作が早くなる。なお、上記従来回路に関連する先行技術
として、例えば特開平７−８６９１７号公報、特開平５
−３７３３６号公報等がある。
【０００７】
【発明が解決しようとする課題】従来のボディ電圧制御
型半導体集積回路は以上のように構成されているので、
第２のインバータ１２を構成するＰＭＯＳトランジスタ
Ｐ１２とＮＭＯＳトランジスタＮ１２のボディ端子とゲ
ート端子を接続することにより、約０．８Ｖ（ビルトイ
ン電圧）以上の電圧で用いると、ドレイン端子を形成す
る半導体層とボディ領域を形成する半導体層、ソース端
子を形成する半導体層で構成される寄生バイポーラトラ
ンジスタがオンし、トランジスタが飽和領域で動作して
回路動作が遅くなってしまう。このため、ゲート端子と
ボディ端子を接続した回路の電源電圧は０．８Ｖ以下に
限定される。また外部ノイズに弱いという課題があっ
た。
【０００８】この発明は上記のような課題を解決するた
めになされたもので、ビルトイン電圧以上の電源電圧で
も使用できるボディ電圧制御型半導体集積回路を提供す
ることを目的とする。
【０００９】
【課題を解決するための手段】請求項１記載の発明に係
るボディ電圧制御型半導体集積回路は、ＰＭＯＳトラン
ジスタとＮＭＯＳトランジスタのゲート端子同士および
ドレイン端子同士を接続した第１のインバータと、この
第１のインバータと同一構成であって該第１のインバー
タの出力端子をゲート端子に接続した第２のインバータ
とを備え、電圧分割回路はＰＭＯＳトランジスタとＮＭ
ＯＳトランジスタのゲート端子同士およびドレイン端子
同士を接続し、上記ＰＭＯＳトランジスタのボディ端子
とソース端子に常時オンのＰＭＯＳトランジスタを接続
し、上記ＮＭＯＳトランジスタのボディ端子とソース端
子に常時オンのＮＭＯＳトランジスタを接続し、上記ド
レイン端子同士の接続路に上記第１のインバータの出力
端子と上記第２のインバータのゲート端子同士の接続路
を接続し、上記ＰＭＯＳトランジスタおよびＮＭＯＳト
ランジスタのソース端子と上記第２のインバータを構成
するＰＭＯＳトランジスタおよびＮＭＯＳトランジスタ
のボディ端子を接続したものである。
【００１０】請求項２記載の発明に係るボディ電圧制御
型半導体集積回路は、ゲート端子同士の接続路を第２の
インバータのドレイン端子同士の接続路に接続したもの
である。
【００１１】請求項３記載の発明に係るボディ電圧制御
型半導体集積回路は、第３のインバータを電圧分割回路
のゲート端子同士の接続路と第１のインバータのドレイ
ン端子同士の接続路間に接続したものである。
【００１２】請求項４記載の発明に係るボディ電圧制御
型半導体集積回路は、ＰＭＯＳトランジスタとＮＭＯＳ
トランジスタのゲート端子同士およびドレイン端子同士
を接続した第１のインバータと、この第１のインバータ
と同一構成であって該第１のインバータの出力端子をゲ
ート端子に接続した第２のインバータとを備え、電圧分
割回路はＰＭＯＳトランジスタとＮＭＯＳトランジスタ
のゲート端子同士およびドレイン端子同士を接続し、上
記ＰＭＯＳトランジスタのボディ端子とソース端子とを
接続して該接続端に常時オンのＰＭＯＳトランジスタを
接続し、上記ＮＭＯＳトランジスタのボディ端子とソー
ス端子とを接続して該接続端に常時オンのＮＭＯＳトラ
ンジスタを接続し、上記ドレイン端子同士の接続路に上
記第１のインバータの出力端子と上記第２のインバータ
のゲート端子同士の接続路を接続し、上記ＰＭＯＳトラ
ンジスタおよびＮＭＯＳトランジスタのソース端子と上
記第２のインバータを構成するＰＭＯＳトランジスタお
よびＮＭＯＳトランジスタのボディ端子を接続したもの
である。
【００１３】請求項５記載の発明に係るボディ電圧制御
型半導体集積回路は、ゲート端子同士の接続路を上記第
２のインバータのドレイン端子同士の接続路に接続した
ものである。
【００１４】請求項６記載の発明に係るボディ電圧制御
型半導体集積回路は、第３のインバータを電圧分割回路
のゲート端子同士の接続路と第１のインバータのドレイ
ン端子同士の接続路間に接続したものである。
【００１５】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による回
路構成を示す図であり、図において、１は第１のインバ
ータ、２は第２のインバータ、４は電圧分割回路であ
る。第１のインバータ１はＰＭＯＳトランジスタＰ１と
ＮＭＯＳトランジスタＮ１のゲート端子同士およびドレ
イン端子同士を接続し、ＰＭＯＳトランジスタＰ１はボ
ディ端子とソース端子を電源端子Ｅ１に接続し、ＮＭＯ
ＳトランジスタＮ１はボディ端子とソース端子をアース
Ｅに接続した構成である。
【００１６】また、第２のインバータ２はＰＭＯＳトラ
ンジスタＰ２とＮＭＯＳトランジスタＮ２のゲート端子
同士およびドレイン端子同士を接続し、ＰＭＯＳトラン
ジスタＰ２はソースを電源端子Ｅ２に接続し、ＮＭＯＳ
トランジスタＮ２はソース端子をアースＥに接続した構
成である。
【００１７】ｉｎは第１のインバータ１を構成するＰＭ
ＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１のゲ
ート端子同士の接続路Ｌ１に接続した入力端子、ｏｕｔ
は第２のインバータ２を構成するＰＭＯＳトランジスタ
Ｐ２とＮＭＯＳトランジスタＮ２のドレイン端子同士の
接続路Ｌ４に接続した出力端子、ｃは負荷容量である。
【００１８】電圧分割回路４は、ＰＭＯＳトランジスタ
Ｐ３とＮＭＯＳトランジスタＮ３のゲート端子同士およ
びドレイン端子同士を接続し、前記ＰＭＯＳトランジス
タＰ３はボディ端子をＰＭＯＳトランジスタＰ４のボデ
ィ端子とソース端子に接続するとともにソース端子を該
ＰＭＯＳトランジスタＰ４のドレイン端子に接続し、こ
のＰＭＯＳトランジスタＰ４はソース端子を電源端子Ｅ
３に接続し、ゲート端子をアースＥに接続して常時オン
状態である。
【００１９】一方、上記ＮＭＯＳトランジスタＮ３はボ
ディ端子をＮＭＯＳトランジスタＮ４のボディ端子とソ
ース端子に接続するとともにソース端子を該ＮＭＯＳト
ランジスタＮ４のドレイン端子に接続し、このＮＭＯＳ
トランジスタＮ４はソース端子をアースＥに接続し、ゲ
ートを電源端子Ｅ４に接続して常時オン状態である。
【００２０】そして、上記ＰＭＯＳトランジスタＰ３と
ＮＭＯＳトランジスタＮ３のドレイン端子同士の接続路
Ｌ５は、第１のインバータ１を構成するＰＭＯＳトラン
ジスタＰ１とＮＭＯＳトランジスタＮ１のゲート端子同
士の接続路Ｌ１と第２のインバータ２を構成するＰＭＯ
ＳトランジスタＰ２とＮＭＯＳトランジスタＮ２のゲー
ト端子同士の接続路Ｌ３に接続され、上記ＰＭＯＳトラ
ンジスタＰ３とＮＭＯＳトランジスタＮ３のゲート端子
同士の接続路Ｌ６は、第２のインバータを構成するＰＭ
ＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２のド
レイン端子同士の接続路Ｌ４に接続され、上記ＰＭＯＳ
トランジスタＰ３とＮＭＯＳトランジスタＮ３のソース
端子は上記ＰＭＯＳトランジスタＰ２とＮＭＯＳトラン
ジスタＮ２のボディ端子に接続されている。ｃは上記第
２のインバータ２の出力端子ｏｕｔとアースＥ間に接続
した負荷容量である。なお、図面中、Ｇはゲート端子、
Ｂはボディ端子、Ｄはドレイン端子、Ｓはソース端子を
それぞれ示す。
【００２１】次に動作について説明する。いま、入力端
子ｉｎに対する入力信号がＬからＨに変化するときの回
路動作を考える。まず、入力端子ｉｎに対する入力信号
がＬであれば、第１のインバータ１の出力はＨになって
いる。また、第２のインバータ２の出力はＬになってお
り、電圧分割回路４のＰＭＯＳトランジスタＰ３とＮＭ
ＯＳトランジスタＮ３のゲート端子は第２のインバータ
２の出力路に接続されているため、ＰＭＯＳトランジス
タＰ３がオン、ＮＭＯＳトランジスタＮ３がオフになっ
ている。ＰＭＯＳトランジスタＰ４とＮＭＯＳトランジ
スタＮ４は常にオンしている。
【００２２】次に入力端子ｉｎに対する入力信号がＨに
変わると、第１のインバータ１のＰＭＯＳトランジスタ
Ｐ１がオフ、ＮＭＯＳトランジスタＮ１がオンになる。
このとき、ＰＭＯＳトランジスタＰ３とＰＭＯＳトラン
ジスタＰ４とＮＭＯＳトランジスタＮ１の３つのトラン
ジスタが同時にオンになっている状態が存在し、この３
つのトランジスタを通じて流れる電流による電圧降下に
よってｄ１点の電圧が電圧端子Ｅ３に印加される電源電
圧より低くなる。
【００２３】ｄ１点はＰＭＯＳトランジスタＰ２のボデ
ィ端子と接続されているので、そのボディ領域の電圧も
電源電圧より低くなり、ＰＭＯＳトランジスタＰ２のし
きい値電圧が下がって、このＰＭＯＳトランジスタＰ２
を流れる電流が増大する。この結果、ＰＭＯＳトランジ
スタＰ２の反転動作が速くなり、ＰＭＯＳトランジスタ
Ｐ２がオン、ＮＭＯＳトランジスタＮ２がオフとなるこ
とで第２のインバータ２が反転し、出力端子ｏｕｔの電
圧がＬからＨに変化する。出力端子ｏｕｔの電圧がＨに
変化してしまうと、その電圧Ｈをゲート端子に受けてＰ
ＭＯＳトランジスタＰ３がオフし、ＰＭＯＳトランジス
タＰ２のボディ端子の電圧が電源電圧になり該ＰＭＯＳ
トランジスタＰ２のしきい値電圧が上がり、リーク電流
も低く抑えられる。
【００２４】上記とは反対に、入力端子ｉｎに対する入
力信号がＨからＬに変化するときは、ＰＭＯＳトランジ
スタＰ１とＮＭＯＳトランジスタＮ３とＮＭＯＳトラン
ジスタＮ４の３つのトランジスタが同時にオンになって
いる状態が存在し、この３つのトランジスタを通じて流
れる電流による電圧降下によってｄ２点の電圧が高くな
る。
【００２５】ｄ２点はＮＭＯＳトランジスタＮ２のボデ
ィ端子と接続されているので、そのボディ領域の電圧も
上昇し、ＮＭＯＳトランジスタＮ２のしきい値電圧が下
がって、このＮＭＯＳトランジスタＮ２を流れる電流が
増大する。この結果、ＮＭＯＳトランジスタＮ２の反転
動作が速くなる。
【００２６】以上のように、この実施の形態１によれ
ば、インバータの反転動作速度が通常のインバータに比
べて向上する。また、電圧分割回路４を構成するＰＭＯ
ＳトランジスタＰ３，Ｐ４、ＮＭＯＳトランジスタＮ
３，Ｎ４のゲート端子幅、ゲート端子長を調節しボディ
領域の電圧の変化の幅を制御することによって、ビルト
イン電圧以上の電源電圧でも動作させることができる。
【００２７】実施の形態２．図２はこの発明の実施の形
態２による回路構成を示す図であり、図において、３は
第３のインバータであり、この第３のインバータ３はそ
の入力端をＰＭＯＳトランジスタＰ３とＮＭＯＳトラン
ジスタＮ３のドレイン端子同士の接続路Ｌ５に接続し、
出力端をＰＭＯＳトランジスタＰ３とＮＭＯＳトランジ
スタＮ３のゲート端子同士の接続路Ｌ６に接続してお
り、他の構成は前記図１に示す構成と同じであるから同
一部分には同一符号を付して重複説明を省略する。
【００２８】図１に示した実施の形態１では、先に述べ
たように第２のインバータ２の出力を、接続路Ｌ６に帰
還させていたが、本実施の形態２では第２のインバータ
２に並列接続した第３のインバータ３の出力を接続路Ｌ
６に帰還させて、実施の形態１の場合と同様の動作をさ
せている。
【００２９】以上のように、この実施の形態２によれ
ば、接続路Ｌ６に第２のインバータ２の出力を帰還させ
るときに生じる負荷容量がつかないという利点がある。
【００３０】実施の形態３．図３はこの発明の実施の形
態３による回路構成を示す図であり、電圧分割回路４を
構成するＰＭＯＳトランジスタＰ３のボディ端子とソー
ス端子とを接続して該接続端に常時オンのＰＭＯＳトラ
ンジスタＰ４を接続し、ＮＭＯＳトランジスタＮ３のボ
ディ端子とソース端子とを接続し該接続端に常時オンの
ＮＭＯＳトランジスタＮ４を接続した構成であって、他
の構成は前記図１に示す実施の形態１と同じであるから
同一部分には同一符号を付して重複説明を省略する。
【００３１】このように接続すると、ＰＭＯＳトランジ
スタＰ３およびＮＭＯＳトランジスタＮ３のボディ端子
電圧とソース端子電圧が等しくなるため、基板バイアス
効果により、これらトランジスタのしきい値電圧が高く
なることがなく、トランジスタのスイッチング動作が速
くなり、その結果、第２のインバータ２の反転動作速度
がより早くなる。
【００３２】実施の形態４．図４はこの発明の実施の形
態４による回路構成を示す図であり、電圧分割回路４を
上記実施の形態３と同様に構成し、他の構成は前記図１
に示す実施の形態１と同じであるから同一部分には同一
符号を付して重複説明を省略する。
【００３３】このように構成すると、実施の形態３と同
様の理由により、第２のインバータ２の反転動作速度を
早くし、かつ第２のインバータ２の出力を帰還させると
きに生じる負荷容量がつかないという利点がある。
【００３４】
【発明の効果】以上のように、請求項１記載の発明によ
れば、インバータの反転動作時、電圧分割回路の導通に
よってインバータを構成するＰＭＯＳトランジスタある
いはＮＭＯＳトランジスタのボディ端子の電圧を変化さ
せてしきい値を下げるように構成したので、インバータ
の反転動作の高速化を図ることができる。また、電圧分
割回路を構成する各トランジスタの端子寸法およびボデ
ィ端子の電圧を制御することにより、ビルトイン電圧以
上の電源電圧でも動作するボディ電圧制御型論理回路を
得ることができる効果がある。
【００３５】請求項２記載の発明によれば、インバータ
が反転動作すると、このインバータの反転出力で電圧分
割回路を不導通にするように構成したので、無駄な電力
消費がなく経済的なボディ電圧制御型論理回路を得るこ
とができる効果がある。
【００３６】請求項３記載の発明によれば、前段インバ
ータの出力を入力とするインバータの出力で電圧分割回
路を不導通にするように構成したので、最終段インバー
タの出力で電圧分割回路を不導通とする場合に生ずる負
荷容量がつかないという効果がある。
【００３７】請求項４記載の発明によれば、インバータ
の反転動作時、電圧分割回路の導通によってインバータ
を構成するＰＭＯＳトランジスタあるいはＮＭＯＳトラ
ンジスタのボディ端子の電圧を変化させてしきい値を下
げるように構成するとともに、前記電圧分割回路の構成
要素であるゲート同士を接続したＰＭＯＳトランジスタ
およびＮＭＯＳトランジスタのボディ端子とソース端子
を接続するように構成したので、これらトランジスタの
しきい値電圧が高くなることがなく、請求項１記載の発
明による場合よりもインバータの反転動作の高速化を図
ることができる効果がある。
【００３８】請求項５記載の発明によれば、インバータ
が反転動作すると、このインバータの反転出力で電圧分
割回路を不導通にするように構成するとともに、前記電
圧分割回路の構成要素であるゲート同士を接続したＰＭ
ＯＳトランジスタおよびＮＭＯＳトランジスタのボディ
端子とソース端子を接続するように構成したので、これ
らトランジスタのしきい値電圧が高くなることがなく、
請求項２記載の発明による場合よりもインバータの反転
動作の高速化を図ることができる効果がある。
【００３９】請求項６記載の発明によれば、前段インバ
ータの出力を入力とするインバータの出力で電圧分割回
路を不導通にするように構成するとともに、前記電圧分
割回路の構成要素であるゲート同士を接続したＰＭＯＳ
トランジスタおよびＮＭＯＳトランジスタのボディ端子
とソース端子を接続するように構成したので、これらト
ランジスタのしきい値電圧が高くなることがなく、請求
項３記載の発明による場合よりもインバータの反転動作
の高速化を図ることができる効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるボディ電圧制
御型論理回路としてのインバータの回路構成図である。
【図２】 この発明の実施の形態２によるボディ電圧制
御型論理回路としてのインバータの回路構成図である。
【図３】 この発明の実施の形態３によるボディ電圧制
御型論理回路としてのインバータの回路構成図である。
【図４】 この発明の実施の形態４によるボディ電圧制
御型論理回路としてのインバータの回路構成図である。
【図５】 従来のボディ電圧制御型半導体集積回路とし
てのインバータの回路構成図である。
【図６】 ＰＭＯＳトランジスタのボディ電圧に対する
しきい値電圧の特性図である。
【図７】 ＮＭＯＳトランジスタのボディ電圧に対する
しきい値電圧の特性図である。
【符号の説明】
１ 第１のインバータ、２ 第２のインバータ、３ 第
３のインバータ、４電圧分割回路、Ｐ１，Ｐ２，Ｐ３，
Ｐ４ ＰＭＯＳトランジスタ、Ｎ１，Ｎ２，Ｎ３，Ｎ４
ＮＭＯＳトランジスタ。

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 ＰＭＯＳトランジスタとＮＭＯＳトラン
    ジスタのゲート端子同士およびドレイン端子同士を接続
    した第１のインバータと、この第１のインバータと同一
    構成であって該第１のインバータの出力端子をゲート端
    子に接続した第２のインバータと、ＰＭＯＳトランジス
    タとＮＭＯＳトランジスタのゲート端子同士およびドレ
    イン端子同士を接続し、前記ＰＭＯＳトランジスタのボ
    ディ端子とソース端子間に常時オンのＰＭＯＳトランジ
    スタを接続し、上記ＮＭＯＳトランジスタのボディ端子
    とソース端子間に常時オンのＮＭＯＳトランジスタを接
    続し、上記ドレイン端子同士の接続路に上記第１のイン
    バータの出力端子と上記第２のインバータのゲート端子
    同士の接続路を接続し、上記ＰＭＯＳトランジスタおよ
    びＮＭＯＳトランジスタのソース端子と上記第２のイン
    バータを構成するＰＭＯＳトランジスタおよびＮＭＯＳ
    トランジスタのボディ端子を接続した電圧分割回路とを
    備えたボディ電圧制御型半導体集積回路。
  2. 【請求項２】 ゲート端子同士の接続路を第２のインバ
    ータのドレイン端子同士の接続路に接続したことを特徴
    とする請求項１記載のボディ電圧制御型半導体集積回
    路。
  3. 【請求項３】 第１のインバータのドレイン端子同士の
    接続路と電圧分割回路のゲート端子同士の接続路間に接
    続した第３のインバータを備えたことを特徴とする請求
    項１記載のボディ電圧制御型半導体集積回路。
  4. 【請求項４】 ＰＭＯＳトランジスタとＮＭＯＳトラン
    ジスタのゲート端子同士およびドレイン端子同士を接続
    した第１のインバータと、この第１のインバータと同一
    構成であって該第１のインバータの出力端子をゲート端
    子に接続した第２のインバータと、ＰＭＯＳトランジス
    タとＮＭＯＳトランジスタのゲート端子同士およびドレ
    イン端子同士を接続し、前記ＰＭＯＳトランジスタのボ
    ディ端子とソース端子とを接続して該接続端に常時オン
    のＰＭＯＳトランジスタを接続し、上記ＮＭＯＳトラン
    ジスタのボディ端子とソース端子とを接続して該接続端
    に常時オンのＮＭＯＳトランジスタを接続し、上記ドレ
    イン端子同士の接続路に上記第１のインバータの出力端
    子と上記第２のインバータのゲート端子同士の接続路を
    接続し、上記ＰＭＯＳトランジスタおよびＮＭＯＳトラ
    ンジスタのソース端子と上記第２のインバータを構成す
    るＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの
    ボディ端子を接続した電圧分割回路とを備えたボディ電
    圧制御型半導体集積回路。
  5. 【請求項５】 ゲート端子同士の接続路を第２のインバ
    ータのドレイン端子同士の接続路に接続したことを特徴
    とする請求項４記載のボディ電圧制御型半導体集積回
    路。
  6. 【請求項６】 第１のインバータのドレイン端子同士の
    接続路と電圧分割回路のゲート端子同士の接続路間に接
    続した第３のインバータを備えたことを特徴とする請求
    項４記載のボディ電圧制御型半導体集積回路。
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