JPH10199752A - 積層形セラミック電子部品 - Google Patents
積層形セラミック電子部品Info
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- JPH10199752A JPH10199752A JP430297A JP430297A JPH10199752A JP H10199752 A JPH10199752 A JP H10199752A JP 430297 A JP430297 A JP 430297A JP 430297 A JP430297 A JP 430297A JP H10199752 A JPH10199752 A JP H10199752A
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- Japan
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- electrodes
- multilayer ceramic
- ceramic electronic
- ceramic
- electronic component
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- Pending
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- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
- Ceramic Capacitors (AREA)
Abstract
(57)【要約】
【課題】 製造時にクラックの発生のない積層形セラミ
ック電子部品を提供することを目的とするものである。 【解決手段】 セラミック層５間に交互に端面に表出す
る内部電極６を設けた積層体７の内部電極６の表出する
両端面のみに外部電極８を形成した構成としたものであ
る。
ック電子部品を提供することを目的とするものである。 【解決手段】 セラミック層５間に交互に端面に表出す
る内部電極６を設けた積層体７の内部電極６の表出する
両端面のみに外部電極８を形成した構成としたものであ
る。
Description
【０００１】
【発明の属する技術分野】本発明は各種電子機器に利用
される積層形セラミックコンデンサや積層形バリスタな
どの積層形セラミック電子部品に関するものである。
される積層形セラミックコンデンサや積層形バリスタな
どの積層形セラミック電子部品に関するものである。
【０００２】
【従来の技術】一般に、電子部品分野においては軽薄短
小化や高性能化の要請が強く、その対策として一般的に
は積層構造のものが多く採用されてきている。
小化や高性能化の要請が強く、その対策として一般的に
は積層構造のものが多く採用されてきている。
【０００３】従来の積層形セラミックコンデンサに代表
される積層形セラミック電子部品としては図６、図７に
示すように構成されていた。すなわち、複数のセラミッ
ク層１の間に内部電極２を交互に対向する端面に表出す
るように設け、この内部電極２が表出する両端面および
この両端面に隣接する４面の一部に外部電極３を形成し
て構成されている。
される積層形セラミック電子部品としては図６、図７に
示すように構成されていた。すなわち、複数のセラミッ
ク層１の間に内部電極２を交互に対向する端面に表出す
るように設け、この内部電極２が表出する両端面および
この両端面に隣接する４面の一部に外部電極３を形成し
て構成されている。
【０００４】このような構成で、その製造方法は、セラ
ミック生シート上に電極ペーストを交互に対向する端縁
に至るように印刷して内部電極２としたものを複数枚積
層し、少なくとも最上層に電極の形成されないセラミッ
ク生シートを積層したものを加圧成形し、これを所定の
寸法に切断して電子部品素体とし、この電子部品素体の
両端に外部電極３を塗布してから焼成して積層形セラミ
ック電子部品としていた。
ミック生シート上に電極ペーストを交互に対向する端縁
に至るように印刷して内部電極２としたものを複数枚積
層し、少なくとも最上層に電極の形成されないセラミッ
ク生シートを積層したものを加圧成形し、これを所定の
寸法に切断して電子部品素体とし、この電子部品素体の
両端に外部電極３を塗布してから焼成して積層形セラミ
ック電子部品としていた。
【０００５】
【発明が解決しようとする課題】上記従来の構成および
製造方法においては、焼成時の最高温度から冷却してい
く際に、外部電極３とセラミック層１の熱膨張係数の違
いにより収縮率の違いが発生し、図７に示すようにセラ
ミック層１にクラック４が発生し、電気特性にばらつき
が発生してしまうといった問題があった。このクラック
４の発生は、電子部品素体の両端面に隣接する４面にま
で外部電極３が形成されており、上述の収縮率の違いに
よる歪みが外部電極３の端部に集中することにより、外
部電極３の端部を結ぶ線上に発生するものと考えられ
る。
製造方法においては、焼成時の最高温度から冷却してい
く際に、外部電極３とセラミック層１の熱膨張係数の違
いにより収縮率の違いが発生し、図７に示すようにセラ
ミック層１にクラック４が発生し、電気特性にばらつき
が発生してしまうといった問題があった。このクラック
４の発生は、電子部品素体の両端面に隣接する４面にま
で外部電極３が形成されており、上述の収縮率の違いに
よる歪みが外部電極３の端部に集中することにより、外
部電極３の端部を結ぶ線上に発生するものと考えられ
る。
【０００６】すなわち、両端面だけでなく端面に隣接す
る４面に外部電極３が形成されている場合、熱収縮の違
いによる応力が３次元に働き、端面から隣接する４面に
形成されている外部電極３の端部が端面上の外部電極３
に引張られ、これにより外部電極３の４面の端部に応力
が集中し、セラミック層１にクラック４が発生すると考
えられる。
る４面に外部電極３が形成されている場合、熱収縮の違
いによる応力が３次元に働き、端面から隣接する４面に
形成されている外部電極３の端部が端面上の外部電極３
に引張られ、これにより外部電極３の４面の端部に応力
が集中し、セラミック層１にクラック４が発生すると考
えられる。
【０００７】本発明は以上のような従来の欠点を除去
し、製造時にクラックの発生しない積層形セラミック電
子部品を提供することを目的とするものである。
し、製造時にクラックの発生しない積層形セラミック電
子部品を提供することを目的とするものである。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に本発明の積層形セラミック電子部品は、セラミック層
の間に交互に端面に表出する内部電極を設けた積層体の
内部電極の表出する両端面のみに外部電極を形成したも
のである。
に本発明の積層形セラミック電子部品は、セラミック層
の間に交互に端面に表出する内部電極を設けた積層体の
内部電極の表出する両端面のみに外部電極を形成したも
のである。
【０００９】上記構成とすることにより、セラミックと
外部電極の熱膨張係数の違いからくる熱収縮率による歪
みによってセラミック層にクラックを発生させることが
阻止できることになる。
外部電極の熱膨張係数の違いからくる熱収縮率による歪
みによってセラミック層にクラックを発生させることが
阻止できることになる。
【００１０】
【発明の実施の形態】本発明の請求項１に記載の発明
は、セラミック層の間に交互に端面に表出する内部電極
を設けた積層体の内部電極の表出する両端面のみに外部
電極を形成したものであり、製造過程で熱収縮率の差に
よるクラックの発生は阻止することができる。
は、セラミック層の間に交互に端面に表出する内部電極
を設けた積層体の内部電極の表出する両端面のみに外部
電極を形成したものであり、製造過程で熱収縮率の差に
よるクラックの発生は阻止することができる。
【００１１】請求項２に記載の発明は、外部電極を被い
積層体の端面に隣接する他の４面にまたがるように補強
用電極を設けたものであり、外部電極の積層体からの剥
れを阻止することができる。
積層体の端面に隣接する他の４面にまたがるように補強
用電極を設けたものであり、外部電極の積層体からの剥
れを阻止することができる。
【００１２】以下、本発明の積層形セラミック電子部品
の一実施の形態の具体例について図面を用いて説明す
る。
の一実施の形態の具体例について図面を用いて説明す
る。
【００１３】図１は本発明の一実施の形態における積層
形セラミックコンデンサを例とする積層形セラミック電
子部品の一部切欠斜視図、図２は同要部の断面図、図３
は同製造工程上の分解斜視図、図４は同製造方法を示す
工程図、図５は他の例を示す要部の断面図である。
形セラミックコンデンサを例とする積層形セラミック電
子部品の一部切欠斜視図、図２は同要部の断面図、図３
は同製造工程上の分解斜視図、図４は同製造方法を示す
工程図、図５は他の例を示す要部の断面図である。
【００１４】まず、図１、図２において、５はセラミッ
ク層であり、６は交互にセラミック層５の端面に表出す
るように設けた内部電極、７はこの複数のセラミック層
５と内部電極６によって構成された積層体、８はこの積
層体７の内部電極６の交互に表出する両端面にのみ設け
られた外部電極である。
ク層であり、６は交互にセラミック層５の端面に表出す
るように設けた内部電極、７はこの複数のセラミック層
５と内部電極６によって構成された積層体、８はこの積
層体７の内部電極６の交互に表出する両端面にのみ設け
られた外部電極である。
【００１５】次に上記構成の積層形セラミック電子部品
を製造する方法について説明する。まず、ＳｒＴｉＯ3
（９８．０ｍｏｌ％）を主成分とし、これにＮｂ2Ｏ
5（１．０ｍｏｌ％），ＭｎＯ（１．０ｍｏｌ％）を混
合してなるセラミック材料を空気中で６００〜１２００
℃で仮焼し、平均粒径が０．５μｍ以下になるように粉
砕し、この粉砕された微粉末を出発原料とした。
を製造する方法について説明する。まず、ＳｒＴｉＯ3
（９８．０ｍｏｌ％）を主成分とし、これにＮｂ2Ｏ
5（１．０ｍｏｌ％），ＭｎＯ（１．０ｍｏｌ％）を混
合してなるセラミック材料を空気中で６００〜１２００
℃で仮焼し、平均粒径が０．５μｍ以下になるように粉
砕し、この粉砕された微粉末を出発原料とした。
【００１６】この微粉末の出発原料をブチラール樹脂な
どの有機バインダーとともに溶媒中に分散させてスラリ
ー状とし、このスラリーをドクターブレード法によって
２０μｍ程度の厚さの生シートにして所定の大きさに切
断した。
どの有機バインダーとともに溶媒中に分散させてスラリ
ー状とし、このスラリーをドクターブレード法によって
２０μｍ程度の厚さの生シートにして所定の大きさに切
断した。
【００１７】次に図３に示すように、生シート９の上に
Ｐｄからなる内部電極ペースト１０を所定の大きさに応
じてスクリーン印刷によりパターン印刷した。このよう
に内部電極ペースト１０を印刷した生シート９を複数枚
積層し、最上層および最下層の生シート９ａには内部電
極ペーストを印刷しないものを積層した。また、内部電
極ペースト１０を印刷した生シート９は、内部電極ペー
スト１０が端縁まで形成される側を交互に対向する端縁
にくるように積層し、最終的には加熱しながら加圧して
圧着した。
Ｐｄからなる内部電極ペースト１０を所定の大きさに応
じてスクリーン印刷によりパターン印刷した。このよう
に内部電極ペースト１０を印刷した生シート９を複数枚
積層し、最上層および最下層の生シート９ａには内部電
極ペーストを印刷しないものを積層した。また、内部電
極ペースト１０を印刷した生シート９は、内部電極ペー
スト１０が端縁まで形成される側を交互に対向する端縁
にくるように積層し、最終的には加熱しながら加圧して
圧着した。
【００１８】次に空気中で６００〜１２５０℃で脱脂、
仮焼を行った後、内部電極６が表出した両端面に隣接す
る４面にＡｇ−Ｐｄからなる外部電極ペーストがまわり
こまないように塗布し、還元雰囲気中で１２００〜１３
５０℃で焼成した。この焼成後、空気中で９００〜１２
５０℃で再酸化して図１、図２に示す積層形セラミック
電子部品とした。
仮焼を行った後、内部電極６が表出した両端面に隣接す
る４面にＡｇ−Ｐｄからなる外部電極ペーストがまわり
こまないように塗布し、還元雰囲気中で１２００〜１３
５０℃で焼成した。この焼成後、空気中で９００〜１２
５０℃で再酸化して図１、図２に示す積層形セラミック
電子部品とした。
【００１９】なお、外部電極８の剥れが心配な場合は、
上記外部電極８を被うようにＡｇよりなる補強用電極ペ
ーストを隣接する４面の一部にも形成されるように塗布
し、空気中で８５０℃、１５分間焼付けて補強用電極１
１を形成した。
上記外部電極８を被うようにＡｇよりなる補強用電極ペ
ーストを隣接する４面の一部にも形成されるように塗布
し、空気中で８５０℃、１５分間焼付けて補強用電極１
１を形成した。
【００２０】この製造方法を図４に示すとともにその構
成を図５に示す。また、具体例としては幅３．２mm、奥
行き１．６mm、厚み０．５mmの寸法で内部電極の形成さ
れた有効層を３０層、上下端面に無効層を配置して積層
したバリスタ機能付セラミックコンデンサとし、その容
量と容量のばらつき、さらに割れの発生率を（表１）に
示した。ただし、このときの焼成などの各条件は粉末段
階における空気中での脱脂、仮焼は１２００℃、２時
間、Ｎ2：Ｈ2＝９９：１の還元雰囲気中での焼成は１３
００℃、２時間、再酸化は１１００℃、１時間で行った
ものである。
成を図５に示す。また、具体例としては幅３．２mm、奥
行き１．６mm、厚み０．５mmの寸法で内部電極の形成さ
れた有効層を３０層、上下端面に無効層を配置して積層
したバリスタ機能付セラミックコンデンサとし、その容
量と容量のばらつき、さらに割れの発生率を（表１）に
示した。ただし、このときの焼成などの各条件は粉末段
階における空気中での脱脂、仮焼は１２００℃、２時
間、Ｎ2：Ｈ2＝９９：１の還元雰囲気中での焼成は１３
００℃、２時間、再酸化は１１００℃、１時間で行った
ものである。
【００２１】なお、容量Ｃは測定電圧１．０Ｖ、周波数
１．０ｋＨｚでの値であり、割れの発生率は、樹脂中に
測定済みのバリスタ機能付セラミックコンデンサを埋め
込み、バフ研磨などの研磨をし、顕微鏡観察を行って得
たものである。
１．０ｋＨｚでの値であり、割れの発生率は、樹脂中に
測定済みのバリスタ機能付セラミックコンデンサを埋め
込み、バフ研磨などの研磨をし、顕微鏡観察を行って得
たものである。
【００２２】
【表１】
【００２３】（表１）から明らかなように本発明による
積層形セラミック電子部品は、従来例に比べ割れも抑制
され、容量のばらつきも著しく低減されている。
積層形セラミック電子部品は、従来例に比べ割れも抑制
され、容量のばらつきも著しく低減されている。
【００２４】なお、本実施の形態においては、セラミッ
ク材料にＳｒＴｉＯ3系の材料を用いたが、この材料と
してはＢａＴｉＯ3などの他の誘電体材料やＺｎＯやサ
ーミスタなどの半導体セラミックでも有効である。
ク材料にＳｒＴｉＯ3系の材料を用いたが、この材料と
してはＢａＴｉＯ3などの他の誘電体材料やＺｎＯやサ
ーミスタなどの半導体セラミックでも有効である。
【００２５】また、内部電極用ペースト１０にＰｄ、外
部電極用ペーストにＰｄ−Ａｇを用いたが、内部電極に
Ｐｔ、Ｐｄ−Ａｇや卑金属であるＮｉ、Ｃｕ、外部電極
にＰｔ、Ｐｄ、Ｎｉ、Ｃｕあるいはそれらの混合物のペ
ーストを用いてもよい。
部電極用ペーストにＰｄ−Ａｇを用いたが、内部電極に
Ｐｔ、Ｐｄ−Ａｇや卑金属であるＮｉ、Ｃｕ、外部電極
にＰｔ、Ｐｄ、Ｎｉ、Ｃｕあるいはそれらの混合物のペ
ーストを用いてもよい。
【００２６】
【発明の効果】以上のように本発明によれば、セラミッ
ク層にクラックを発生させることなく、ヒートサイクル
が加えられても十分に耐えられる積層形セラミック電子
部品とすることができる。
ク層にクラックを発生させることなく、ヒートサイクル
が加えられても十分に耐えられる積層形セラミック電子
部品とすることができる。
【図１】本発明の積層形セラミック電子部品の一実施の
形態における一部切欠斜視図
形態における一部切欠斜視図
【図２】同要部の断面図
【図３】同製造工程途上の分解斜視図
【図４】同製造工程図
【図５】他の実施の形態の要部の断面図
【図６】従来の積層形セラミック電子部品の一部切欠斜
視図
視図
【図７】同要部の断面図
５ セラミック層 ６ 内部電極 ７ 積層体 ８ 外部電極 １１ 補強用電極
フロントページの続き (72)発明者 岡本 香織 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 ▲高▼見 昭宏 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 小林 喜美男 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (2)
- 【請求項１】 セラミック層の間に交互に端面に表出す
る内部電極を設けた積層体の内部電極の表出する両端面
のみに外部電極を形成してなる積層形セラミック電子部
品。 - 【請求項２】 積層体の両端面に設けた外部電極を被い
積層体の端面に隣接する他の４面にまたがるように補強
用電極を設けた請求項１に記載の積層形セラミック電子
部品。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP430297A JPH10199752A (ja) | 1997-01-14 | 1997-01-14 | 積層形セラミック電子部品 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP430297A JPH10199752A (ja) | 1997-01-14 | 1997-01-14 | 積層形セラミック電子部品 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10199752A true JPH10199752A (ja) | 1998-07-31 |
Family
ID=11580724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP430297A Pending JPH10199752A (ja) | 1997-01-14 | 1997-01-14 | 積層形セラミック電子部品 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10199752A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001358032A (ja) * | 2000-06-12 | 2001-12-26 | Matsushita Electric Ind Co Ltd | チップ型電子部品 |
| US6769159B2 (en) * | 1998-07-27 | 2004-08-03 | Murata Manufacturing Co., Ltd. | Method for producing a ceramic electronic part |
| JP2008186951A (ja) * | 2007-01-29 | 2008-08-14 | Tdk Corp | バリスタ素子 |
| JP2012038917A (ja) * | 2010-08-06 | 2012-02-23 | Murata Mfg Co Ltd | セラミック電子部品およびその製造方法 |
| JP2014003053A (ja) * | 2011-08-09 | 2014-01-09 | Murata Mfg Co Ltd | サーミスタ |
-
1997
- 1997-01-14 JP JP430297A patent/JPH10199752A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6769159B2 (en) * | 1998-07-27 | 2004-08-03 | Murata Manufacturing Co., Ltd. | Method for producing a ceramic electronic part |
| JP2001358032A (ja) * | 2000-06-12 | 2001-12-26 | Matsushita Electric Ind Co Ltd | チップ型電子部品 |
| JP2008186951A (ja) * | 2007-01-29 | 2008-08-14 | Tdk Corp | バリスタ素子 |
| JP2012038917A (ja) * | 2010-08-06 | 2012-02-23 | Murata Mfg Co Ltd | セラミック電子部品およびその製造方法 |
| JP2014003053A (ja) * | 2011-08-09 | 2014-01-09 | Murata Mfg Co Ltd | サーミスタ |
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