JP2001195347A

JP2001195347A - Ｄｍａ転送装置

Info

Publication number: JP2001195347A
Application number: JP2000003828A
Authority: JP
Inventors: Koichi Suzuki; 弘一鈴木; Hideo Ohira; 英雄大平; Toshihisa Kamemaru; 敏久亀丸
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2000-01-12
Filing date: 2000-01-12
Publication date: 2001-07-19
Also published as: US6606673B2; US20010007454A1

Abstract

(57)【要約】【課題】複数画素データをサブサンプルして高速に転
送する。【解決手段】転送元メモリ制御部７は転送元メモリ３
の読み出しアドレスを二次元的に生成し、転送元メモリ
３の矩形領域の画素データを読み出し、データ変換部９
は読み出された画素データを水平方向にサンプル比ｎ：
１でサブサンプルした画素データを出力し、転送先メモ
リ制御部８は転送先メモリ４の書き込みアドレスを二次
元的に生成し、データ変換部９がサブサンプルした画素
データを転送先メモリ４に書き込む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、動き探索や画像
特性演算等、大量の画像データについて処理を行う画像
処理システムにおいて、ＣＰＵを介さずに直接メモリ間
でデータ転送を行うＤＭＡ（ダイレクト・メモリ・アク
セス）転送装置に関するものである。

【０００２】

【従来の技術】図１０は従来のＤＭＡ転送装置を備えた
画像処理システムの構成を示すブロック図であり、図に
おいて、１００は転送元メモリ、１０１は転送先メモ
リ、１０２はＣＰＵ，１０３はＤＭＡ転送装置、１０４
はアドレスバス、１０５はデータバスである。

【０００３】次に動作について説明する。例えば、転送
元メモリ１００に格納された画素データを、転送先メモ
リ１０１に転送する場合に、ＣＰＵ１０２が、転送元メ
モリ１００の開始アドレス、転送先メモリ１０１の開始
アドレス及び転送するデータ量とをＤＭＡ転送装置１０
３に通知して、ＤＭＡ転送装置１０３を起動する。ＤＭ
Ａ転送装置１０３は、アドレスバス１０４に転送元メモ
リ１００の読み出しアドレスを出力し、転送元メモリ１
００に読み出し信号を出力する。転送元メモリ１００
は、読み出しアドレスに対応した画素データをデータバ
ス１０５に出力する。

【０００４】データバス１０５に出力された画素データ
は、ＤＭＡ転送装置１０３内のバッファに一時的に格納
される。次にＤＭＡ転送装置１０３は、アドレスバス１
０４に転送先メモリ１０１の書き込みアドレスを出力
し、転送先メモリ１０１に書き込み信号を出力する。さ
らに、バッファに保存しておいた画素データをデータバ
ス１０５に出力し、転送先メモリ１０１は、書き込みア
ドレスで示された領域にデータバス１０５で送られた画
素データを格納する。このような処理により、２つのメ
モリ間のデータ転送が実現できる。

【０００５】例えば画像符号化における動き探索処理を
考えると、１６×１６画素の矩形領域に対して、相対画
素位置で水平・垂直方向に−１６から＋１５までの範囲
を整数画素単位で全探索する場合に、画面サイズが水平
３５２画素、垂直２８８画素、フレームレートが３０Ｈ
ｚとすれば、１秒間に次の式で示す回数だけ、画素間の
差分絶対値和演算を必要とする。（フレームレート）×（矩形領域数）×（矩形領域画素
数）×（探索点数）＝３０×２２×１８×１６×１６×
（１５＋１６＋１）²≒３×１０⁹

【０００６】この膨大な処理量を軽減する工夫のひとつ
として、例えば矩形領域の画素をキンカン（ｑｕｉｎｃ
ｕｎｘ）方式によりサンプル比２：１でサブサンプル
し、上式の差分絶対値演算の回数を半分にして、近似的
に計算する方法が一般的に知られている。図１１はキン
カン方式によるサンプル比２：１のサブサンプルを示す
概念図で、水平方向に偶数番目の画素と奇数番目の画素
とをラインごとに交互にサンプルする方法である。ま
た、動き探索の他にも、例えば矩形領域の特徴を示すパ
ラメータとして、画素の分散値を算出するような場合に
も、画素データをサンプル比２：１でサブサンプルして
近似的に計算することが可能である。

【０００７】

【発明が解決しようとする課題】従来のＤＭＡ転送装置
は以上のように構成されているので、演算回数を削減す
るサブサンプルを行う機構が存在しなかった。このため
複数画像データを、例えば図１１に示すようなキンカン
方式で２：１サブサンプルして転送する場合、ＣＰＵ１
０２によるソフトウェア処理により、画像データのサブ
サンプルを行わなければならず、処理時間が遅いという
課題があった。

【０００８】また、従来のＤＭＡ転送装置で、転送を１
画素単位（例えば８ビット単位）で行い、アドレス生成
方法を工夫することでサブサンプル転送は可能ではある
が、１画素単位で転送元メモリ１００から画素データを
読み出さなければならず、大量の画素データを転送する
には時間がかかってしまうという課題があった。

【０００９】この発明は上記のような課題を解決するた
めになされたもので、複数画素データを一度にアクセス
可能なメモリ間で、転送元メモリから読み出した複数画
素データをサブサンプルして高速に転送できるＤＭＡ転
送装置を得ることを目的とする。

【００１０】

【課題を解決するための手段】この発明に係るＤＭＡ転
送装置は、複数画素データを一度にアクセス可能な転送
元メモリと、複数画素データを一度にアクセス可能な転
送先メモリ間で画素データを転送するものにおいて、上
記転送元メモリと上記転送先メモリの先頭アドレス等の
転送に必要なパラメータを格納する転送パラメータレジ
スタ群と、この転送パラメータレジスタ群に格納された
パラメータに基づき、上記転送元メモリの読み出しアド
レスを二次元的に生成し、上記転送元メモリの矩型領域
における画素データを読み出す転送元メモリ制御部と、
上記転送元メモリから読み出された画素データを、水平
方向にサンプル比ｎ：１でサブサンプルした画素データ
を出力するデータ変換部と、上記転送パラメータレジス
タ群に格納されたパラメータに基づき、上記転送先メモ
リの書き込みアドレスを二次元的に生成し、上記データ
変換部がサブサンプルした画素データを上記転送先メモ
リに書き込む転送先メモリ制御部と、上記転送元メモリ
制御部、上記データ変換部及び上記転送先メモリ制御部
の処理タイミングを制御するタイミング制御部とを備え
たものである。

【００１１】この発明に係るＤＭＡ転送装置は、データ
変換部が、転送元メモリから読み出された画素データ
を、この画素データが属する水平ラインのアドレスの奇
偶に応じて水平サンプル位置を切り換えるキンカン方式
によりサブサンプルするものである。

【００１２】この発明に係るＤＭＡ転送装置は、転送パ
ラメータレジスタ群に、転送元メモリから読み出された
画素データを、サブサンプルするかフルサンプルするか
を示すサンプルモード情報を格納し、データ変換部が、
上記転送パラメータレジスタ群に格納されているサンプ
ルモード情報に基づき、転送元メモリから読み出した画
素データをサブサンプルしたり、フルサンプルしたりす
るものである。

【００１３】この発明に係るＤＭＡ転送装置は、転送元
メモリ制御部が、転送パラメータレジスタ群に格納され
ているパラメータに基づき、転送元メモリの読み出しア
ドレスを算出するアドレス算出回路と、算出された読み
出しアドレスを格納するレジスタと、タイミング制御部
からの指示に基づき、上記レジスタに格納された読み出
しアドレスと、転送元メモリに格納されている画素デー
タを読み出すための読み出し信号を出力する出力制御回
路とを備えたものである。

【００１４】この発明に係るＤＭＡ転送装置は、転送先
メモリ制御部が、転送パラメータレジスタ群に格納され
ているパラメータに基づき、転送先メモリの書き込みア
ドレスを算出するアドレス算出回路と、算出された書き
込みアドレスを格納するレジスタと、タイミング制御部
からの指示に基づき、上記レジスタに格納された書き込
みアドレスと、データ変換部が変換した画素データを書
き込むための書き込み信号を出力する出力制御回路とを
備えたものである。

【００１５】この発明に係るＤＭＡ転送装置は、データ
変換部が、タイミング制御部からの指示に基づき、転送
元メモリから読み出された画素データを格納するレジス
タと、上記レジスタに格納されている画素データを、転
送パラメータレジスタ群に格納されているサンプルモー
ド情報に基づきサブサンプル又はフルサンプルし、上記
タイミング制御部からの指示に基づき、転送先メモリの
水平１ライン分の画素データに変換するサブサンプル回
路と、上記タイミング制御部からの指示に基づき、上記
サブサンプル回路が変換した水平１ライン分の画素デー
タを出力する出力制御回路とを備えたものである。

【００１６】この発明に係るＤＭＡ転送装置は、データ
変換部が、タイミング制御部からの指示に基づき、転送
元メモリから読み出された画素データを格納するレジス
タと、タイミング制御部からの指示に基づき、転送元メ
モリの矩型領域における水平ラインの奇偶を判定する奇
偶判定回路と、上記レジスタに格納されている画素デー
タを、上記奇偶判定回路の判定結果と転送パラメータレ
ジスタ群に格納されているサンプルモード情報とに基づ
き、キンカン方式でサブサンプルし、上記タイミング制
御部からの指示に基づき、転送先メモリの水平１ライン
分の画素データに変換するサブサンプル回路と、上記タ
イミング制御部からの指示に基づき、上記サブサンプル
回路が変換した水平１ライン分の画素データを出力する
出力制御回路とを備えたものである。

【００１７】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。実施の形態１．図１はこの発明の実施の形態１によるＤ
ＭＡ転送装置を備えた画像処理システムの構成を示すブ
ロック図である。図において、１はＤＭＡ転送装置、２
はシステム全体を制御するＣＰＵ、３は３２ビット単位
でアクセス可能な転送元メモリ、４は１２８ビット単位
でアクセス可能な転送先メモリ、５はバス幅１２８ビッ
トのデータバス、６は転送元メモリ３と転送先メモリ４
にアドレスを供給するアドレスバスである。

【００１８】ＤＭＡ転送装置１において、７は転送元メ
モリ３のアドレス制御信号を生成する転送元メモリ制御
部、８は転送先メモリ４のアドレス制御信号を生成する
転送先メモリ制御部、９は、転送元メモリ３から読み出
した３２ビットデータを複数取り込み、キンカン方式に
２：１サブサンプルした１２８ビットデータを出力可能
なデータ変換部、１０は先頭アドレス等の転送に必要な
パラメータを格納する転送パラメータレジスタ群、１１
はＤＭＡ転送装置１の内部の動作を制御するタイミング
制御部である。

【００１９】転送パラメータレジスタ群１０は、転送元
メモリ３から読み出した画素データを２：１サブサンプ
ルして転送するのか、又はそのまま転送するのかを示す
サンプルモード情報を格納するレジスタを含み、サンプ
ルモード情報がサブサンプルを示す場合は、読み出した
画素データをデータ変換部９にて、サンプル比２：１で
サブサンプルを行い転送することを指定し、サンプルモ
ード情報がフルサンプルを示す場合は、読み出した画素
データをそのまま転送することを指定する。なお、この
実施の形態では、画素データは１画素あたり８ビット
で、アドレスは８ビット単位に割り当てられるものとす
る。

【００２０】次に動作について説明する。はじめに、Ｃ
ＰＵ２からメモリ先頭アドレス等の転送に必要なパラメ
ータをＤＭＡ転送装置１の転送パラメータレジスタ群１
０に設定する。ＤＭＡ転送装置１はＣＰＵ２から起動信
号を受けると、読み出しアドレスを転送元メモリ制御部
７にて算出し、アドレスバス６に出力すると同時に読み
出し信号を生成して転送元メモリ３へ出力する。

【００２１】転送元メモリ３は、読み出し信号を受け、
読み出しアドレスに対応したデータをデータバス５に出
力する。データ変換部９は、データバス５に出力された
データを取り込み、転送パラメータレジスタ群１０のサ
ンプルモード情報がサブサンプルを示している場合に
は、サンプル比２：１で画素を間引くことによりサブサ
ンプルを行う。そして、データ変換部９にてサブサンプ
ルしたデータをデータバス５へ出力すると同時に、転送
先メモリ制御部８にて書き込みアドレスと書き込み信号
を生成して転送先メモリ４に出力する。転送先メモリ４
は、書き込みアドレスで示された領域にデータバス５で
送られたデータを格納する。

【００２２】図２は転送元メモリ３のアドレスの算出方
法を説明するための概念図である。画面２０の画素デー
タが、先頭画素２１から順次走査の順に一次元的に転送
元メモリ３の各アドレスに格納されているとする。２２
は画面の水平画素数でＷとする。２３は転送する矩型領
域である。２４は矩型領域の先頭画素で、この先頭画素
２４のアドレスをＡｋとする。転送元メモリ３からは、
水平方向に連続する４画素を単位として画素データを読
み出すものとし、この４画素データを１ワードとする。
矩型領域２３の水平ワード数２５をＭ、矩型領域２３の
ライン数２６をＮとすると、水平方向にｓ番目で、垂直
方向にｔ番目の転送ワードの読み出しアドレスＡｓｔ
は、次の（１）式で算出される。

【００２３】Ａｓｔ＝Ａｋ＋Ｗ＊ｔ＋４＊ｓ（ｓ＝０〜Ｍ−１，ｔ＝０〜Ｎ−１）（１）このｓ，ｔを順次走査の順で二次元的に増加させていく
ことで、転送元メモリ３のアドレスを生成できる。なお
簡単のため、転送先メモリ４に１ラインずつ書き込むよ
うな転送のみを想定し、Ｍは、サブサンプルの場合は
８、フルサンプルの場合は４とサンプルモード情報によ
って選択するものとする。ＤＭＡ転送装置の起動前に、
（１）式におけるＡｋ，Ｗ，Ｎとサンプルモード情報と
を、図１における転送パラメータレジスタ群１０に予め
設定しておく。

【００２４】また、転送先メモリ４には１ライン（１２
８ビット）ずつ書き込みを行うために、転送先メモリ４
の開始アドレスをＡｄとすると、ｙ番目の転送ラインの
書き込みアドレスＡｙは、８ビット単位のアドレスが１
６ずつ増えていき、次の（２）式で算出される。Ａｙ＝Ａｄ＋１６＊ｙ（ｙ＝０〜Ｎ−１）（２）ＤＭＡ転送装置の起動前に、（２）式のＡｄを、図１に
おける転送パラメータレジスタ群１０に予め設定してお
く。

【００２５】図３は転送元メモリ制御部７の内部構成を
示すブロック図である。３０は転送元メモリ３の読み出
しアドレスを算出するアドレス算出回路、３１はアドレ
ス算出回路３０で算出した転送元メモリ３の読み出しア
ドレスを格納するレジスタ、３２はレジスタ３１に格納
した読み出しアドレスを転送元メモリ３へ出力するため
の出力制御回路で、読み出しアドレスの出力と同時に読
み出し信号を転送元メモリ３に出力する。

【００２６】２４，２２，３５は転送パラメータレジス
タ群１０に設定されたパラメータの信号であり、２４は
転送する矩型領域２３の先頭画素のアドレスＡｋを、２
２は画面水平画素数Ｗを、３５はサンプルモード情報を
それぞれ示している。３６はＣＰＵ２からのＤＭＡ転送
装置の起動信号である。３７と３８はタイミング制御部
１１から入力する制御信号で、３７は読み出しアドレス
の更新と、読み出しアドレスの出力とを指示する出力信
号であり、３８は、水平方向のアドレス更新を行うか、
垂直方向のアドレス更新を行うかを選択する更新選択信
号である。

【００２７】図３において、転送元メモリ制御部７は、
ＣＰＵ２から起動信号３６を受けると、転送する矩型領
域２３の先頭アドレス２４であるＡｋをレジスタ３１に
格納する。次にタイミング制御部１１から出力信号３７
を受けると、レジスタ３１に格納したアドレスを出力制
御回路３２にて読み出し信号と共に出力し、さらに出力
したアドレスに、タイミング制御部１１からの更新選択
信号３８が水平方向のアドレス更新を示す場合は４を、
垂直方向のアドレス更新を示す場合は（Ｗ−４＊（Ｍ−
１））を加算したデータを、次回のアドレスとしてレジ
スタ３１に格納する。ここで、上記（Ｗ−４＊（Ｍ−
１））は、上記（１）式において、ｔ＝ｔ，ｓ＝Ｍ−１
の場合のアドレスＡｓｔと、ｔ＝ｔ＋１，ｓ＝０の場合
のアドレスＡｓｔとの差により求められる。

【００２８】タイミング制御部１１は、転送元メモリ制
御部７が起動信号３６を受けた後、まず、１ライン分を
読み出すために出力信号３７をＭ回続けて入力する。こ
のとき更新選択信号３８は、１〜Ｍ−１回目については
水平方向のアドレス更新を指示し、Ｍ回目に垂直方向の
アドレス更新を指示する。その後、転送先メモリ制御部
８による水平１ラインのデータ書き込みが終了すると、
また出力信号３７をＭ回続けて入力し、同時に更新選択
信号３８を同様に切り換える。この動作をＮ回繰り返す
ことで、（１）式に示した転送元メモリ３の読み出しア
ドレスを生成する。

【００２９】図４は転送先メモリ制御部８の内部構成を
示すブロック図である。図において、５０は転送先メモ
リ４の書き込みアドレスを生成するアドレス算出回路、
５１はアドレス算出回路５０で算出した書き込みアドレ
スを格納するレジスタ、５２はレジスタ５１に格納した
書き込みアドレスを転送先メモリ４へ出力するための出
力制御回路で、書き込みアドレスの出力と同時に書き込
み信号を転送先メモリ４に出力する。５３は転送パラメ
ータレジスタ群１０に設定された転送先メモリ４の先頭
アドレスを示す信号、５４はＣＰＵ２からのＤＭＡ転送
装置の起動信号、５５は転送先メモリ４へのアドレス出
力を指示する出力指示信号で、タイミング制御部１１か
ら入力される。

【００３０】転送先メモリ制御部８はＣＰＵ２からの起
動信号５４を受けると、転送パラメータレジスタ群１０
から先頭アドレス５３をレジスタ５１に格納する。次に
タイミング制御部１１から出力指示信号５５を受ける
と、レジスタ５１に格納したアドレスを出力制御回路５
２にて書き込み信号と共に出力し、先頭アドレス５３に
１６を加算したアドレスを、次回のアドレスとしてレジ
スタ５１に格納する。このようにして、順次、（２）式
に示した転送先メモリ４の書き込みアドレスを生成す
る。

【００３１】図５はデータ変換部９の内部構成を示すブ
ロック図である。図において、６０は１２８ビットのデ
ータバスのうち、転送元メモリ３の出力データである３
２ビットの画素データを格納するレジスタである。６１
はタイミング制御部１１から入力されるレジスタ６０の
書き込み制御信号で、転送元メモリ３のデータ出力に合
わせてＭ回続けて入力されることにより、水平１ライン
分のデータがレジスタ６０を介してサブサンプル回路６
５に入力される。６３はＣＰＵ２からのＤＭＡ転送装置
の起動信号、６４はタイミング制御部１１が生成する出
力指示信号である。出力指示信号６４は、水平１ライン
分のデータ変換が終了したら１回入力され、全部でＮ回
まで入力される。

【００３２】また、図５において、６２は転送ラインの
奇偶判定信号を生成する奇偶判定回路である。奇偶判定
信号は転送する画素が属する水平ラインが偶数（０，
２，４，・・・）番目か奇数（１，３，５，・・・）番
目かを示す信号で、値が０のときは偶数番目を、値が１
のときは奇数番目を示すものとする。奇偶判定回路６２
はＣＰＵ２からの起動信号６３を受けると、奇偶判定信
号の値を０に設定し、タイミング制御部１１からの出力
指示信号６４を受けると、奇偶判定信号の値を反転させ
る。

【００３３】さらに、図５において、６６は転送パラメ
ータレジスタ群１０から入力されるサンプルモード情報
を示す信号である。６５はレジスタ６０に格納される画
素データを順次取り込み、サンプルモード情報６６に応
じてフルサンプル又はサブサンプルした１２８ビットデ
ータを生成するサブサンプル回路である。６８はサンプ
ルモード情報６６に応じたサブサンプル回路６５内部の
レジスタの書き込み制御信号を生成するライト制御回路
である。６７は、タイミング制御部１１からの出力指示
信号６４を受けて、サブサンプル回路６５で生成した１
２８ビットの画素データをデータバス５に出力する出力
制御回路である。

【００３４】図６はサブサンプル回路６５の内部構成を
示すブロック図である。３２ビットのレジスタ６０に
は、８ビットの画素データが４画素分格納されており、
第１番目の画素データが信号線７０へ、第２〜第４番目
の画素データがそれぞれ信号線７１〜７３へそれぞれ入
力される。７４は第１番目の画素データと第２番目の画
素データとを選択するセレクタで、７５は第３番目の画
素データと第４番目の画素データとを選択するセレクタ
である。セレクタ７４とセレクタ７５は、それぞれ奇偶
判定回路６２が生成する奇偶判定信号（図示せず）によ
って出力を切り換える。

【００３５】７６〜７９はセレクタ７４又はセレクタ７
５の出力する画素データと信号線７０〜７３の画素デー
タとを選択するセレクタで、転送パラメータレジスタ群
１０からのサンプルモード情報６６（図示せず）によっ
て出力を切り換える。８０〜９５は、セレクタ７６〜７
９で選択した画素データを格納する８ビットのレジスタ
である。９６はレジスタ８０〜９５の画素データを、レ
ジスタ８０，レジスタ８１，・・・，レジスタ９５の順
に、１２８ビットにまとめて出力する信号線である。

【００３６】次にサブサンプル回路６５の動作について
説明する。まず、転送パラメータレジスタ群１０からの
サンプルモード情報６６がサブサンプルの場合では、奇
偶判定信号の値が０のときに、セレクタ７４は信号線７
０を選択し、セレクタ７５は信号線７２を選択すること
により、第１番目と第３番目の画素をサンプルする。奇
偶判定信号の値が１のときには、セレクタ７４は信号線
７１を選択し、セレクタ７５は信号線７３を選択するこ
とにより、第２番目と第４番目の画素をサンプルする。

【００３７】セレクタ７６〜７９は、サンプルモード情
報６６がサブサンプルであるので、セレクタ７４又は７
５の出力をそれぞれ選択する。すなわち、セレクタ７
６，７８はセレクタ７４の出力を選択し、セレクタ７
７，７９はセレクタ７５の出力を選択する。このように
して、レジスタ６０に格納された画素データをサブサン
プル回路６５に入力し、キンカン方式に２：１でサブサ
ンプルした画素データが、セレクタ７６，７７の組とセ
レクタ７８，７９の組との両方から出力される。

【００３８】そして、ライト制御回路６８から出力され
る書き込み制御信号（図示せず）により、最初にレジス
タ６０から読み込んだ画素データをサブサンプルして、
レジスタ８０とレジスタ８１に格納し、次にレジスタ６
０から読み込んだ画素データをサブサンプルして、レジ
スタ８２とレジスタ８３に格納するというように、レジ
スタ８０，レジスタ８１，・・・，レジスタ９５の順に
２レジスタずつ格納していく。このようにして、レジス
タ８０〜９５まで格納したら、信号線９６から１２８ビ
ットの画素データを出力制御回路６７に出力する。

【００３９】次に、サンプルモード情報６６がフルサン
プルの場合には、セレクタ７６〜７９はそれぞれ信号線
７０〜７３の画素データを選択する。そして、ライト制
御回路６８から出力される書き込み制御信号により、最
初にレジスタ６０から読み込んだ画素データをレジスタ
８０〜８３に格納し、次にレジスタ６０から読み込んだ
画素データをレジスタ８４〜８７に格納するというよう
に、レジスタ８０，レジスタ８１，・・・，レジスタ９
５の順に４レジスタずつ格納していく。このようにし
て、レジスタ８０〜９５まで格納したら、信号線９６か
ら１２８ビットの画素データを出力制御回路６７に出力
する。

【００４０】このようにＤＭＡ転送装置を動作させるこ
とで、転送元データをキンカン方式に２：１でサブサン
プルしたデータを転送先メモリ４に転送することができ
る。

【００４１】この実施の形態では、サブサンプルする方
式として、図１１に示すように、サンプル比２：１のキ
ンカン方式を使用しているが、図７に示すように、サン
プル比２：１の他の方式を使用しても良い。図７（ａ）
は図１１の方式と逆の画素をサンプルする方式であり、
図７（ｂ）は２ラインごとにサンプル位置が切り替わる
方式であり、フィールド構造に分けたときにキンカン方
式となる。図７（ｃ）は１列おきにサブサンプルする方
式である。

【００４２】また、この実施の形態ではサンプル比を
２：１にしているが、任意のｎ：１にしても良い。図８
はサンプル比４：１でサブサンプルする方式であり、図
８（ａ）は特定の列だけサブサンプルするもので、図８
（ｂ）は行ごとにサブサンプルする列を順に変更するも
のである。

【００４３】図９はサンプル比ｎ：１の場合のサブサン
プル回路６５の構成を示すブロック図であり、この場
合、転送元メモリ３のデータバス５における出力（１ワ
ード）をｎ＊ｋ＊８ビット、転送先メモリ４のデータバ
ス５における入力をｎ＊ｋ＊ｍ＊８ビットとする。ここ
で、ｋは１ワード中のサンプル画素数、ｍは水平ワード
数Ｍを決定する定数である。

【００４４】図９において、６０はｎ＊ｋ＊８ビットの
レジスタ、９７は奇偶判定回路６２に対応するセレクト
信号生成回路（図示せず）からのセレクト信号により
ｎ：１サブサンプルを行うｎ＊ｋ入力ｋ出力のセレクタ
で、９８は、サンプルモード情報６６に応じて、サブサ
ンプルの場合は、セレクタ９７の出力（ｋ画素データ）
を出力し、フルサンプルの場合は、レジスタ６０の内容
をそのまま（ｎ＊ｋ画素データ）出力するセレクト回路
である。９９はｎ＊ｋ＊ｍ個の８ビットレジスタ群で、
ライト制御回路６８からの書き込み制御信号により制御
される。信号線９６はｎ＊ｋ＊ｍ＊８ビットである。

【００４５】サンプル比ｎ：１の場合の転送元メモリ３
のアドレスは、次の（３）式により生成される。Ａｓｔ＝Ａｋ＋Ｗ＊ｔ＋ｎ＊ｋ＊ｓ（ｓ＝０〜Ｍ−１，ｔ＝０〜Ｎ−１）（３）ここで、フルサンプルの場合はＭ＝ｍ、サブサンプルの
場合はＭ＝ｍ＊ｎとなる。また、水平方向のアドレス更
新はｎ＊ｋずつ、垂直方向のアドレス更新は、（Ｗ−ｎ
＊ｋ＊（Ｍ−１））となる。

【００４６】また、転送先メモリ４のアドレスは、次の
（４）式により生成される。Ａｙ＝Ａｄ＋ｎ＊ｋ＊ｍ（ｙ＝０〜Ｎ−１）（４）

【００４７】奇偶判定回路６２に対応するセレクト信号
生成回路は、転送ラインに応じたセレクト信号を出力す
る。すなわち、セレクト信号生成回路は、タイミング制
御部１１からの出力指示信号６４を受けると、出力する
セレクト信号を次の転送ラインのものに切り替える。ラ
イト制御回路６８は、フルサンプルの場合は１ワードに
つきｎ＊ｋレジスタずつ、サブサンプルの場合は１ワー
ドにつきｋレジスタずつ、ｎ＊ｋ＊ｍ個の８ビットレジ
スタ群９９に順に書き込むよう、書き込み制御信号を出
力する。８ビットレジスタ群９９に全て書き込みが終了
すると、信号線９６からｎ＊ｋ＊ｍ＊８ビットの画素デ
ータを出力制御回路６７に出力する。

【００４８】以上のように、この実施の形態１によれ
ば、複数画素データを一度にアクセス可能なメモリ間
で、転送元メモリ制御部７が、転送元メモリ３の読み出
しアドレスを二次元的に生成し、転送元メモリ３の矩型
領域における画素データを順次走査の順に二次元的に読
み出し、データ変換部９が上記転送元メモリ３から読み
出された画素データを、水平方向にサンプル比ｎ：１で
サブサンプルした画素データを出力し、転送先メモリ制
御部８が転送先メモリ４の書き込みアドレスを二次元的
に生成して、データ変換部９がサブサンプルした画素デ
ータを転送先メモリ４に書き込むことにより、複数画素
データをサブサンプルして高速に転送できるという効果
が得られる。

【００４９】また、この実施の形態１によれば、キンカ
ン方式によるサブサンプルを行った場合には、ラインご
とにサンプル位置が切り替わることで、片寄りなくサン
プルすることができるという効果が得られる。

【００５０】

【発明の効果】以上のように、この発明によれば、転送
パラメータレジスタ群に格納されたパラメータに基づ
き、転送元メモリの読み出しアドレスを二次元的に生成
し、転送元メモリの矩型領域における画素データを読み
出す転送元メモリ制御部と、転送元メモリから読み出さ
れた画素データを、水平方向にサンプル比ｎ：１でサブ
サンプルした画素データを出力するデータ変換部と、転
送パラメータレジスタ群に格納されたパラメータに基づ
き、転送先メモリの書き込みアドレスを二次元的に生成
し、データ変換部がサブサンプルした画素データを転送
先メモリに書き込む転送先メモリ制御部とを備えたこと
により、複数画素データをサブサンプルして高速に転送
できるという効果がある。

【００５１】また、この発明によれば、データ変換部
が、転送元メモリから読み出された画素データを、この
画素データが属する水平ラインのアドレスの奇偶に応じ
て水平サンプル位置を切り換えるキンカン方式によりサ
ブサンプルすることにより、片寄りなくサンプルするこ
とができるという効果が得られる。

【図面の簡単な説明】

【図１】この発明の実施の形態１によるＤＭＡ転送装
置を備えた画像処理システムを示す構成図である。

【図２】この発明の実施の形態１によるＤＭＡ転送装
置の転送元メモリのアドレス算出方法を説明するための
概念図である。

【図３】この発明の実施の形態１によるＤＭＡ転送装
置の転送元メモリ制御部の内部構成を示すブロック図で
ある。

【図４】この発明の実施の形態１によるＤＭＡ転送装
置の転送先メモリ制御部の内部構成を示すブロック図で
ある。

【図５】この発明の実施の形態１によるＤＭＡ転送装
置のデータ変換部の内部構成を示すブロック図である。

【図６】この発明の実施の形態１によるＤＭＡ転送装
置のサブサンプル回路の内部構成を示すブロック図であ
る。

【図７】この発明の実施の形態１による２：１でサブ
サンプルする方式を説明するための概念図である。

【図８】この発明の実施の形態１による４：１でサブ
サンプルする方式を説明するための概念図である。

【図９】この発明の実施の形態１によるＤＭＡ転送装
置のサブサンプル回路の内部構成を示すブロック図であ
る。

【図１０】従来のＤＭＡ転送装置を備えた画像処理シ
ステムの構成を示すブロック図である。

【図１１】キンカン方式のサブサンプルを説明するた
めの概念図である。

【符号の説明】

１ＤＭＡ転送装置、２ＣＰＵ、３転送元メモリ、
４転送先メモリ、５データバス、６アドレスバス、
７転送元メモリ制御部、８転送先メモリ制御部、９
データ変換部、１０転送パラメータレジスタ群、１
１タイミング制御部、２０画面、２１先頭画素、
２２水平画素数、２３矩形領域、２４矩形領域の
先頭画素、２５水平ワード数、２６矩形領域のライ
ン数、３０アドレス算出回路、３１，５１，６０，８
０〜９５レジスタ、３２出力制御回路、３５，６６
サンプルモード情報、３６，６３起動信号、３７出
力信号、３８更新選択信号、５０アドレス算出回
路、５２，６７出力制御回路、５３先頭アドレス、
５４起動信号、５５，６４出力指示信号、６１書
き込み制御信号、６２奇偶判定回路、６５サブサン
プル回路、６８ライト制御回路、７０〜７３信号線、
７４〜７９セレクタ、９６信号線、９７ｎ＊ｋ入
力ｋ出力セレクタ、９８セレクト回路、９９８ビッ
トレジスタ群。

───────────────────────────────────────────────────── フロントページの続き (72)発明者亀丸敏久東京都千代田区丸の内二丁目２番３号三菱電機株式会社内Ｆターム(参考） 5B061 DD01 DD07 DD12 PP00 5C059 KK15 KK17 LB05 NN01 PP04 SS11 UA02 UA30

Claims

【特許請求の範囲】

【請求項１】複数画素データを一度にアクセス可能な
転送元メモリと、複数画素データを一度にアクセス可能
な転送先メモリ間で画素データを転送するＤＭＡ（ダイ
レクト・メモリ・アクセス）転送装置において、上記転送元メモリと上記転送先メモリの先頭アドレス等
の転送に必要なパラメータを格納する転送パラメータレ
ジスタ群と、この転送パラメータレジスタ群に格納されたパラメータ
に基づき、上記転送元メモリの読み出しアドレスを二次
元的に生成し、上記転送元メモリの矩型領域における画
素データを読み出す転送元メモリ制御部と、上記転送元メモリから読み出された画素データを、水平
方向にサンプル比ｎ：１でサブサンプルした画素データ
を出力するデータ変換部と、上記転送パラメータレジスタ群に格納されたパラメータ
に基づき、上記転送先メモリの書き込みアドレスを二次
元的に生成し、上記データ変換部がサブサンプルした画
素データを上記転送先メモリに書き込む転送先メモリ制
御部と、上記転送元メモリ制御部、上記データ変換部及び上記転
送先メモリ制御部の処理タイミングを制御するタイミン
グ制御部とを備えたことを特徴とするＤＭＡ転送装置。
【請求項２】データ変換部が、転送元メモリから読み
出された画素データを、この画素データが属する水平ラ
インのアドレスの奇偶に応じて水平サンプル位置を切り
換えるキンカン（ｑｕｉｎｃｕｎｘ）方式によりサブサ
ンプルすることを特徴とする請求項１記載のＤＭＡ転送
装置。
【請求項３】転送パラメータレジスタ群に、転送元メ
モリから読み出された画素データを、サブサンプルする
かフルサンプルするかを示すサンプルモード情報を格納
し、データ変換部が、上記転送パラメータレジスタ群に格納
されているサンプルモード情報に基づき、転送元メモリ
から読み出した画素データをサブサンプルしたり、フル
サンプルしたりすることを特徴とする請求項１記載のＤ
ＭＡ転送装置。
【請求項４】転送元メモリ制御部が、転送パラメータレジスタ群に格納されているパラメータ
に基づき、転送元メモリの読み出しアドレスを算出する
アドレス算出回路と、算出された読み出しアドレスを格納するレジスタと、タイミング制御部からの指示に基づき、上記レジスタに
格納された読み出しアドレスと、転送元メモリに格納さ
れている画素データを読み出すための読み出し信号を出
力する出力制御回路とを備えたことを特徴とする請求項
１記載のＤＭＡ転送装置。
【請求項５】転送先メモリ制御部が、転送パラメータレジスタ群に格納されているパラメータ
に基づき、転送先メモリの書き込みアドレスを算出する
アドレス算出回路と、算出された書き込みアドレスを格納するレジスタと、タイミング制御部からの指示に基づき、上記レジスタに
格納された書き込みアドレスと、データ変換部が変換し
た画素データを書き込むための書き込み信号を出力する
出力制御回路とを備えたことを特徴とする請求項１記載
のＤＭＡ転送装置。
【請求項６】データ変換部が、タイミング制御部からの指示に基づき、転送元メモリか
ら読み出された画素データを格納するレジスタと、上記レジスタに格納されている画素データを、転送パラ
メータレジスタ群に格納されているサンプルモード情報
に基づきサブサンプル又はフルサンプルし、上記タイミ
ング制御部からの指示に基づき、転送先メモリの水平１
ライン分の画素データに変換するサブサンプル回路と、上記タイミング制御部からの指示に基づき、上記サブサ
ンプル回路が変換した水平１ライン分の画素データを出
力する出力制御回路とを備えたことを特徴とする請求項
３記載のＤＭＡ転送装置。
【請求項７】データ変換部が、タイミング制御部からの指示に基づき、転送元メモリか
ら読み出された画素データを格納するレジスタと、タイミング制御部からの指示に基づき、転送元メモリの
矩型領域における水平ラインの奇偶を判定する奇偶判定
回路と、上記レジスタに格納されている画素データを、上記奇偶
判定回路の判定結果と転送パラメータレジスタ群に格納
されているサンプルモード情報とに基づき、キンカン方
式でサブサンプルし、上記タイミング制御部からの指示
に基づき、転送先メモリの水平１ライン分の画素データ
に変換するサブサンプル回路と、上記タイミング制御部からの指示に基づき、上記サブサ
ンプル回路が変換した水平１ライン分の画素データを出
力する出力制御回路とを備えたことを特徴とする請求項
３記載のＤＭＡ転送装置。