JP2570383B2 - Digital signal insertion device - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はデジタル信号挿入装置に係り、特に文字信号
等のデジタル信号を映像信号の垂直帰線期間内の所定の
水平走査期間に挿入するデジタル信号挿入装置に関す
る。Description: BACKGROUND OF THE INVENTION The present invention relates to a digital signal insertion device, and more particularly to a digital signal insertion device for inserting a digital signal such as a character signal into a predetermined horizontal scanning period in a vertical blanking period of a video signal. The present invention relates to a signal insertion device.

（従来の技術） 最近、新しい放送サービスとして文字多重放送（文字
放送）が実用化されている。(Prior Art) Recently, teletext multiplexing (text broadcasting) has been put into practical use as a new broadcasting service.

この文字放送の信号（文字信号パケット）は、現在の
テレビジョン信号の時間的隙間（すなわち、映像信号の
垂直帰線消去期間内の所定の水平走査期間）を利用して
デジタル信号として伝送され、受信装置側では、その信
号を復号，変換し、テレビジョン画面に画像を表示した
り音楽などの付加音を発生して、文字放送番組が視聴で
きるようになっている。The teletext signal (text signal packet) is transmitted as a digital signal using a time gap of the current television signal (that is, a predetermined horizontal scanning period within a vertical blanking period of the video signal), The receiving device decodes and converts the signal, displays an image on a television screen, generates an additional sound such as music, etc., and can view a teletext program.

また、テレビジョン方向において文字信号を映像信号
の垂直帰線消去期間内に挿入（重畳）する場合、文字信
号のデータクロックと映像信号との関係（挿入位置）
は、第４図に示すような放送規格により正確に定められ
ている。When a character signal is inserted (superimposed) in the vertical blanking period of a video signal in the television direction, the relationship between the data clock of the character signal and the video signal (insertion position)
Are accurately defined by a broadcasting standard as shown in FIG.

従って、放送局側では、この関係を満足するように文
字信号を映像信号の所定の位置に正確に挿入（重畳）し
て送出している。Therefore, the broadcasting station accurately inserts (superimposes) a character signal at a predetermined position of a video signal and transmits the character signal so as to satisfy this relationship.

ところで、文字信号（文字放送の情報）は、必ずしも
放送局からの文字放送による伝送に限られることはな
く、例えば簡易的に作成した文字信号を文字信号挿入装
置（インサータ）により映像信号に挿入しても良い。そ
して、この文字信号が挿入された映像信号をビデオテー
プレコーダ等の映像信号記録装置により記録媒体に記録
し、再生時に文字放送を受信するのと同様の受信装置
（文字放送デコーダ）で再生文字信号を復号，変換し、
テレビジョン画面に画像を表示する文字信号挿入システ
ムが考えられる。By the way, a character signal (text broadcast information) is not necessarily limited to transmission by a text broadcast from a broadcasting station. For example, a simply created character signal is inserted into a video signal by a character signal insertion device (inserter). May be. Then, the video signal into which the text signal is inserted is recorded on a recording medium by a video signal recording device such as a video tape recorder, and the reproduced text signal is reproduced by a receiving device (text broadcast decoder) similar to that used for receiving a text broadcast at the time of reproduction. Decrypts and converts
A character signal insertion system for displaying an image on a television screen is conceivable.

この場合、放送局で文字信号を映像信号に挿入する場
合に対して、文字信号挿入装置としては安価なものが望
まれる。更に、文字信号が挿入される映像信号を、例え
ば家庭用ビデオテープレコーダに記録し、これを再生し
た信号がジッタを含んでいたりして放送規格を厳密に満
たしていない場合があることも考慮する必要がある。In this case, an inexpensive text signal insertion device is desired when a broadcast station inserts a text signal into a video signal. Further, it is also taken into consideration that a video signal into which a character signal is inserted is recorded on, for example, a home video tape recorder, and a signal reproduced from the video signal does not strictly satisfy a broadcasting standard because of including jitter. There is a need.

第５図は文字信号を映像信号に挿入するためのシステ
ムの一例を示すブロック図である。FIG. 5 is a block diagram showing an example of a system for inserting a character signal into a video signal.

同図において、文字信号挿入装置Ｉには映像信号が入
力される。一方、フロッピーディスクIIに記憶されてい
た文字信号のデータ（文字情報）は、読み出されてパー
ソナルコンピュータIIIに供給される。供給された文字
信号のデータは、パーソナルコンピュータIIIで映像信
号に挿入するのに適した形のデータとされ、更に誤り訂
正符号が付加され、文字信号挿入装置Ｉ内のランダム・
アクセス・メモリ（RAM）に文字信号を映像信号に挿入
する期間以外の期間（例えば、絵柄が送られている期間
の一部）において記憶される。更に、このRAMに記憶さ
れたデータは、文字信号を挿入すべき時点（垂直帰線消
去期間内の所定の水平走査期間）で読み出され、映像信
号に挿入される。In the figure, a video signal is input to a character signal insertion device I. On the other hand, character signal data (character information) stored in the floppy disk II is read and supplied to the personal computer III. The supplied character signal data is in a form suitable for being inserted into the video signal by the personal computer III, and is further added with an error correction code.
It is stored in the access memory (RAM) during a period other than the period during which the character signal is inserted into the video signal (for example, a part of the period during which a picture is being transmitted). Further, the data stored in the RAM is read out at a point in time when a character signal is to be inserted (a predetermined horizontal scanning period within a vertical blanking period) and inserted into a video signal.

文字信号挿入装置Ｉの出力、すなわち文字信号が挿入
された映像信号は、ビデオテープレコーダ（VTR）IVで
磁気テープに記録され、この再生出力は文字放送デコー
ダＶに供給されて、復号（デコード）され、文字信号と
して出力される。The output of the character signal insertion device I, that is, the video signal into which the character signal has been inserted, is recorded on a magnetic tape by a video tape recorder (VTR) IV, and the reproduced output is supplied to a teletext decoder V for decoding (decoding). And output as a character signal.

ここで、上記した文字放送デコーダに用いるクロック
再生回路について説明する。第６図はクロック再生回路
の一例を示すブロック図、第７図は文字信号の１水平走
査期間（以下、１ラインとも記す）内の構成を示す図で
ある。Here, a clock reproduction circuit used in the above-described teletext decoder will be described. FIG. 6 is a block diagram showing an example of a clock recovery circuit, and FIG. 7 is a diagram showing a configuration of a character signal in one horizontal scanning period (hereinafter also referred to as one line).

第６図において、入力端子１には文字信号が挿入され
た映像信号が入力され、この映像信号はクロックランイ
ンゲート回路２で、第７図に示すように文字信号の先頭
の部分に付加されているクロックランイン（周波数は、
例えば2.86MHz）が抜き取られる。更に、抜き取られた
クロックランインは２逓倍回路３で２倍の周波数にされ
て位相検出・保持回路４に供給される。In FIG. 6, a video signal into which a character signal is inserted is input to an input terminal 1, and this video signal is added to the head of the character signal by a clock run-in gate circuit 2 as shown in FIG. Clock run-in (frequency is
For example, 2.86 MHz) is extracted. Further, the extracted clock run-in is doubled in frequency by the doubling circuit 3 and supplied to the phase detection / holding circuit 4.

位相検出・保持回路４では、２倍の周波数にされたク
ロックランインと、例えば5.73MHzのクロック周波数で
発振する水晶発振器５の発振出力とが位相比較され、そ
の比較結果がその１ライン期間だけ保持される。The phase detection / hold circuit 4 compares the phase of the clock run-in which has been doubled in frequency with the oscillation output of the crystal oscillator 5 which oscillates at a clock frequency of, for example, 5.73 MHz, and compares the comparison result for only one line period. Will be retained.

更に、移相回路６において水晶発振器５の発振出力を
上記位相比較結果に応じて移相することにより、データ
抜き取りに適した位相のクロックが出力端子７に得られ
る。Further, by shifting the oscillation output of the crystal oscillator 5 in the phase shift circuit 6 in accordance with the result of the phase comparison, a clock having a phase suitable for extracting data is obtained at the output terminal 7.

上記したクロック再生回路によれば、例えば文字信号
が挿入された映像信号を家庭用ビデオテープレコーダに
記録し、これを再生した場合のように、ジッタを含んで
クロックランイン周波数が完全に2.86MHzに一致しない
場合でも、そのジッタの大きさが、１ライン期間の間に
おいて最適なクロック位相が大きくずれる程大きくなけ
れば、文字信号を復号（デコード）することができる。According to the clock reproduction circuit described above, for example, a video signal in which a character signal is inserted is recorded on a home video tape recorder, and the clock run-in frequency including jitter is completely 2.86 MHz, as in the case where this is reproduced. Even if the value does not match, the character signal can be decoded (decoded) if the magnitude of the jitter is not so large as to shift the optimum clock phase greatly during one line period.

なお、このようなクロック再生回路は、例えば松下電
子工業株式会社製の集積回路（型番AN5360）によって実
施されている。Note that such a clock recovery circuit is implemented by, for example, an integrated circuit (model number AN5360) manufactured by Matsushita Electronics Corporation.

次に、第８図に示す文字信号挿入装置Ｉの一例として
考えられるものについて説明する。Next, a description will be given of an example of a character signal insertion device I shown in FIG.

第８図は文字信号挿入装置Ｉの一例を示すブロック図
である。FIG. 8 is a block diagram showing an example of the character signal insertion device I.

同図において、入力端子11には文字信号が挿入された
映像信号が入力される。この入力映像信号はクランプ回
路12を通った後、スイッチ13の一方の入力端子Ａを介
し、更にスイッチ13の可動接片が他方の入力端子Ｂ側に
切換えられる期間（すなわち、スイッチ13の他方の入力
端子Ｂに供給される文字信号を挿入する期間）以外にお
いてはそのまま出力端子14より出力される。In FIG. 1, a video signal into which a character signal is inserted is input to an input terminal 11. This input video signal passes through the clamp circuit 12, passes through one input terminal A of the switch 13, and further is a period during which the movable contact of the switch 13 is switched to the other input terminal B (that is, the other side of the switch 13). During the period other than the period during which the character signal supplied to the input terminal B is inserted), it is output from the output terminal 14 as it is.

一方、入力映像信号は同期分離回路15に供給され、こ
こで同期信号が抜き取られる。更に、この同期信号は垂
直同期分離回路16及びタイミングパルス発生回路17に供
給され、垂直同期分離回路16では垂直同期信号が抜き取
られ、この垂直同期信号はタイミングパルス発生回路17
に供給され、更に、このタイミングパルス発生回路17に
は水晶発振器18より例えば11.45MHzの連続波信号が供給
される。On the other hand, the input video signal is supplied to the sync separation circuit 15, where the sync signal is extracted. Further, the synchronization signal is supplied to a vertical synchronization separation circuit 16 and a timing pulse generation circuit 17, and the vertical synchronization signal is extracted by the vertical synchronization separation circuit 16, and the vertical synchronization signal is supplied to the timing pulse generation circuit 17
The timing pulse generating circuit 17 is supplied with a continuous wave signal of, for example, 11.45 MHz from the crystal oscillator 18.

そして、このタイミングパルス発生回路17によりス
イッチ13の切換パルス｛後述する第９図（ｂ）のパル
ス｝，後述するリード・オンリ・メモリ（ROM）19の
データを読み出すためのクロックをゲートするスイッチ
21のゲート及びROM19の出力とランダム・アクセス・メ
モリ（RAM）20の出力とを切換えるスイッチ23の切換え
に用いるパルス｛後述する第９図（ｃ）のパルス｝，
RAM20のデータを読み出すためのクロックをゲートする
スイッチ22のゲートパルス｛後述する第９図（ｄ）のパ
ルス｝がそれぞれ発生される。The timing pulse generating circuit 17 switches the switching pulse of the switch 13 (the pulse of FIG. 9B described later) and the switch that gates the clock for reading the data of the read-only memory (ROM) 19 described later.
A pulse used for switching a gate 23 and a switch 23 for switching an output of the ROM 19 and an output of the random access memory (RAM) 20 {pulse of FIG.
A gate pulse {pulse in FIG. 9 (d) to be described later} of the switch 22 that gates a clock for reading data from the RAM 20 is generated.

ここで、ROM19には、第７図に示すような文字信号の
クロックランイン及びフレーミングコードの情報が書き
込まれている。そして、これが読出され、更にスイッチ
23の入力端子Ａを介し、レベル調整され、スイッチ13の
他方の入力端子Ｂに供給されることにより、映像信号に
文字信号のこれらの部分が挿入される。Here, information on the clock run-in and the framing code of the character signal as shown in FIG. Then, this is read out and the switch
These portions of the character signal are inserted into the video signal by adjusting the level through the 23 input terminals A and supplying the adjusted level to the other input terminal B of the switch 13.

RAM20には、第５図にも示すように端子24を介して入
力されるパーソナルコンピュータ（II）から供給された
文字情報（文字信号のデータ）及び誤り訂正符号が、文
字信号を映像信号に挿入する期間以外の期間（例えば、
絵柄が送られている期間の一部）において記憶される。
更に、このRAM20に記憶された文字信号のデータ及び誤
り訂正符号が文字信号を挿入すべき時点（垂直帰線消去
期間内の所定の水平走査期間）で読み出され、これもス
イッチ23の入力端子Ｂを介し、レベル調整され、スイッ
チ13の他方の入力端子Ｂに供給されることにより、映像
信号に挿入される。The character information (character signal data) and the error correction code supplied from the personal computer (II) input through the terminal 24 are inserted into the RAM 20 as shown in FIG. Period other than the period (for example,
(A part of the period during which the picture is being sent).
Further, the data of the character signal and the error correction code stored in the RAM 20 are read at the time when the character signal is to be inserted (a predetermined horizontal scanning period within the vertical blanking period). The signal is level-adjusted via B and supplied to the other input terminal B of the switch 13 to be inserted into the video signal.

なお、ROM19,RAM20のデータを読み出すためのクロッ
クは、水晶発振器18の出力によりフリップフロップ（F
F）25で発生され、スイッチ21,22を介してROM19,RAM20
にそれぞれ供給される。Note that a clock for reading data from the ROM 19 and the RAM 20 uses a flip-flop (F
F) Generated at 25, ROM19, RAM20 via switches 21,22
Respectively.

タイミングパルス発生回路17は、文字信号を挿入すべ
き垂直帰線消去期間内のラインにおいて、第９図（ａ）
に示す入力映像信号の水平同期パルスの立下がりを基準
に水平発振器18の出力をカウントすることにより同図
（ｂ），（ｃ），（ｄ）に示すようなパルスを発生す
る。第９図（ｂ），（ｃ），（ｄ）のパルスは、第８図
中のb,c,dの箇所に現われる。The timing pulse generation circuit 17 controls the line in the vertical blanking period in which the character signal is to be inserted, as shown in FIG.
(B), (c) and (d) are generated by counting the output of the horizontal oscillator 18 based on the falling edge of the horizontal synchronization pulse of the input video signal shown in FIG. The pulses shown in FIGS. 9 (b), (c) and (d) appear at positions b, c and d in FIG.

第９図（ｂ）のパルスにおいてハイレベルの期間は文
字信号（クロックランインから誤り訂正符号の終りま
で）の期間に相当し、また、同図（ｃ）のパルスにおい
てハイレベルの期間はクロックランイン及びフレーミン
グコードの期間に相当し、更に、同図（ｄ）のパルスに
おいてハイレベルの期間は文字情報（文字信号のデー
タ）及び誤り訂正符号の期間に相当する。The high-level period in the pulse shown in FIG. 9B corresponds to the period of the character signal (from the clock run-in to the end of the error correction code), and the high-level period in the pulse shown in FIG. The high-level period in the pulse shown in FIG. 4D corresponds to the period of character information (character signal data) and the period of an error correction code.

そして、第９図（ｂ）の切換パルスによりスイッチ13
を切換え、第９図（ｃ）のパルスによりスイッチ21,23
を切換え、第９図（ｄ）の切換パルスによりスイッチ22
を切換え、文字信号を映像信号に挿入する。Then, the switch 13 is generated by the switching pulse shown in FIG.
And switches 21, 23 by the pulse of FIG. 9 (c).
And the switch 22 is switched by the switching pulse shown in FIG. 9 (d).
To insert a character signal into a video signal.

第10図は一般的な家庭用ビデオテープレコーダの記録
系の構成を示すブロック図、第11図は同じく再生系の構
成を示すブロック図である。FIG. 10 is a block diagram showing a configuration of a recording system of a general home video tape recorder, and FIG. 11 is a block diagram showing a configuration of a reproducing system.

第11図において、入力端子31から入力される複合映像
信号は、クシ形フィルタ32により色信号が除去されて輝
度信号が得られ、これが記録輝度信号処理回路33に供給
されると共に、帯域フィルタ34により色信号が抜き取ら
れ、これが記録色信号処理回路35に供給される。In FIG. 11, a composite video signal input from an input terminal 31 is obtained by removing a color signal by a comb filter 32 to obtain a luminance signal, which is supplied to a recording luminance signal processing circuit 33 and a bandpass filter 34. , A color signal is extracted, and supplied to the recording color signal processing circuit 35.

記録輝度信号処理回路33及び記録色信号処理回路35で
それぞれの信号処理が施された輝度信号及び色信号は、
加算器36で再び加算された後、記録アンプ37で増幅さ
れ、磁気ヘッド38により磁気テープ39に記録される。The luminance signal and the chrominance signal subjected to the respective signal processing in the recording luminance signal processing circuit 33 and the recording color signal processing circuit 35 are
After being added again by the adder 36, the signal is amplified by the recording amplifier 37 and recorded on the magnetic tape 39 by the magnetic head 38.

また、第11図において、磁気テープ39から磁気ヘッド
38により再生された信号は、プリアンプ40により増幅さ
れ、再生輝度信号処理回路41,再生色信号処理回路42に
それぞれ供給され、それぞれの信号処理が施される。Also, in FIG. 11, the magnetic head
The signal reproduced by 38 is amplified by a preamplifier 40, supplied to a reproduction luminance signal processing circuit 41 and a reproduction color signal processing circuit 42, and subjected to respective signal processing.

なお、輝度信号処理系については、色信号と加算した
際に、再生輝度信号処理回路41を通った色成分及びノイ
ズが色信号に悪影響を及ぼすのを防ぐので、再生輝度信
号処理回路41の出力にクシ形フィルタ43が接続される。The luminance signal processing system, when added to the color signal, prevents the color components and noise passing through the reproduction luminance signal processing circuit 41 from adversely affecting the color signal. Is connected to the comb filter 43.

このクシ形フィルタ43を通った輝度信号は、加算器44
で色信号と加算され、再生複合映像信号として出力端子
45から出力される。The luminance signal passed through the comb filter 43 is added to an adder 44.
Output signal as a composite video signal
Output from 45.

なお、第10図及び第11図におけるクシ形フィルタ32,4
3は、例えば第12図に示すような構成とされる。It should be noted that the comb filters 32, 4 in FIGS.
3 is configured as shown in FIG. 12, for example.

すなわち、入力映像信号は1H遅延回路51で１水平走査
期間（1H）だけ遅延され、第１の減算器52に供給され
る。第１の減算器52では入力映像信号から1H遅延回路51
の出力信号が減算される。第１の減算器52の出力は帯域
フィルタ53を介して第２の減算器54に供給される。第２
の減算器54では入力映像信号から帯域フィルタ53の出力
信号が減算される。第２の減算器54の出力はクシ形フィ
ルタ出力として出力される。That is, the input video signal is delayed by one horizontal scanning period (1H) by the 1H delay circuit 51 and supplied to the first subtractor 52. In the first subtracter 52, a 1H delay circuit 51
Is subtracted. The output of the first subtractor 52 is supplied to a second subtractor 54 via a bandpass filter 53. Second
Subtracter 54 subtracts the output signal of bandpass filter 53 from the input video signal. The output of the second subtractor 54 is output as a comb filter output.

上記のクシ形フィルタ32,43は、帯域フィルタ53の通
過帯域（これは色信号帯域付近とされる）のみがクシ形
特性となるようなものである。The comb filters 32 and 43 are such that only the pass band of the bandpass filter 53 (which is near the color signal band) has comb characteristics.

ここで、上記した第10図及び第11図のような構成のビ
デオテープレコーダにより文字信号が挿入された映像信
号を記録し、これを再生した信号から文字信号を復号
（デコード）する際の問題点を考える。Here, there is a problem in recording a video signal in which a character signal is inserted by a video tape recorder having a configuration as shown in FIGS. 10 and 11, and decoding a character signal from a signal reproduced from the video signal. Think point.

第13図（ａ）は文字信号のスペクトラムを示し、同図
（ｂ）は第10図及び第11図のビデオテープレコーダのク
シ形フィルタ32,43においてクシ形特性となる帯域を示
す。FIG. 13 (a) shows the spectrum of a character signal, and FIG. 13 (b) shows the band having comb-shaped characteristics in the comb filters 32 and 43 of the video tape recorders of FIGS. 10 and 11.

この図で分かるように、クシ形特性となる帯域と文字
信号のスペクトラムの存在する帯域とは、若干、重なっ
ているので、文字信号が挿入された映像信号をビデオテ
ープレコーダに記録した場合、ビデオテープレコーダの
クシ形フィルタにより文字信号波形が若干乱される。As can be seen from this figure, since the band having the comb-shaped characteristic and the band where the spectrum of the character signal exists slightly overlap, when the video signal in which the character signal is inserted is recorded on the video tape recorder, The character signal waveform is slightly disturbed by the comb filter of the tape recorder.

しかし、文字信号のクロックランイン及びフレーミン
グコードにライン間の相関がある場合には、前のライン
にも文字信号が挿入されているラインではこれらの部分
はクシ形フィルタにより乱されることはなく、また、前
のラインに文字信号がないラインではクシ形フィルタに
よりこれらの部分のレベルが小さくなるだけで影響は小
さい。However, if there is a correlation between lines in the clock run-in of the character signal and the framing code, these portions are not disturbed by the comb filter in the line where the character signal is also inserted in the previous line. In addition, in the case of a line in which the character signal is not present in the previous line, the effect is small because the level of these portions is reduced by the comb filter.

従って、文字放送デコーダにおけるクロックランイン
からのクロック再生やフレーミングコードの検出は良好
に行なわれる。Therefore, the reproduction of the clock from the clock run-in and the detection of the framing code in the teletext decoder are favorably performed.

また、前のラインにも文字信号が挿入されている場合
の文字情報（データ）の部分については、前のラインと
の間で相関がないので、クシ形フィルタによる信号の乱
れは大きい。しかし、この部分には誤り訂正処理のため
の誤り訂正符号が付加されているので、S/Nやビデオ特
性などの条件が良ければ、クシ形フィルタの影響にもか
かわらず、正常な文字情報表示画像を得ることができ
る。In addition, since there is no correlation between the character information (data) when the character signal is also inserted in the previous line and the previous line, the signal distortion due to the comb filter is large. However, since error correction code for error correction processing is added to this part, if the conditions such as S / N and video characteristics are good, normal character information display is possible despite the influence of the comb filter. Images can be obtained.

なお、前のラインに文字信号やVITS信号（Vertical I
nterval Test Signal）等の信号がない場合には、クシ
形フィルタによる当該ラインの文字情報の部分の乱れは
比較的小さい。Note that a character signal or VITS signal (Vertical I
In the case where there is no signal such as an nterval test signal), the disturbance of the character information portion of the line by the comb filter is relatively small.

ところが、第８図に示す構成の文字信号挿入装置によ
り映像信号に文字信号を挿入した場合、文字信号の読み
出しのためのクロックの元（信号源）となる水晶発振器
18の出力と入力映像信号との間に同期関係がないので、
第９図（ｂ），（ｃ），（ｄ）のパルスの開始点が水晶
発振器18の出力の11.45MHzの１周期分だけ不定となる。However, when a character signal is inserted into a video signal by the character signal insertion device having the configuration shown in FIG. 8, a crystal oscillator serving as a clock source (signal source) for reading the character signal is used.
Since there is no synchronous relationship between the output of 18 and the input video signal,
The start points of the pulses in FIGS. 9B, 9C and 9D become indeterminate for one period of the output of the crystal oscillator 18 at 11.45 MHz.

従って、２ラインに連続して文字信号が挿入されてい
た場合、これらのライン間でクロックランイン及びフレ
ーミングコードのライン内の位置が上記の分（すなわ
ち、11.45MHzの１周期分）だけずれることがあり、その
場合にはクシ形フィルタによりこれらの部分が大きく乱
されることになる。Therefore, when a character signal is inserted consecutively in two lines, the positions of the clock run-in and the framing code in the line are shifted by the above amount (that is, one period of 11.45 MHz) between these lines. In this case, these portions are greatly disturbed by the comb filter.

このとき、文字放送デコーダにおけるクロック再生や
フレーミングコードの検出が良好に行なわれないので、
文字情報表示画面にエラーが出てしまうといった問題点
がある。At this time, clock reproduction and framing code detection in the teletext decoder are not performed well,
There is a problem that an error appears on the character information display screen.

（発明が解決しようとする課題） この問題点を解決するために、第14図に示すような文
字信号挿入装置を構成した。(Problem to be Solved by the Invention) In order to solve this problem, a character signal insertion device as shown in FIG. 14 is configured.

これは、文字信号の読み出しのためのクロックの元と
なる信号として、第８図における水晶発振器16の出力信
号を用いる代わりに、水平同期信号（水平同期パルス）
をフェーズ・ロックド・ループ（PLL）で逓倍した信号
を用いている。This is because a horizontal synchronization signal (horizontal synchronization pulse) is used instead of using the output signal of the crystal oscillator 16 in FIG.
Is multiplied by a phase locked loop (PLL).

すなわち、第14図において、同期分離回路15で分離さ
れた同期信号をハーフＨパルスキラー回路61に供給し、
更に、このハーフＨパルスキラー回路61の出力から得ら
れる水平同期信号（15.734kHz）をPLLで構成される728
逓倍回路62に供給し、この728逓倍回路62で728逓倍され
た信号（15.734kHz×728＝11454kHz）をタイミングパル
ス発生回路17及びフリップフロップ（FF）25にそれぞれ
供給している。That is, in FIG. 14, the synchronization signal separated by the synchronization separation circuit 15 is supplied to the half H pulse killer circuit 61,
Further, the horizontal synchronizing signal (15.734 kHz) obtained from the output of the half H pulse killer circuit 61 is converted to a 728 composed of a PLL.
The signal (15.734 kHz × 728 = 11454 kHz) multiplied by 728 by the 728 multiplying circuit 62 is supplied to the timing pulse generating circuit 17 and the flip-flop (FF) 25.

上記の第14図の構成の文字信号挿入装置によれば、原
理的には上記した問題点を解決することができる。According to the character signal insertion device having the configuration shown in FIG. 14, the above problem can be solved in principle.

ところが、水平同期信号（水平同期パルス）に対して
PLLで作った、例えば11.45MHzのパルスの位相を常に一
定に保つには、高精度の同期分離回路やPLLが必要であ
り、これらの回路のジッタが大きい場合には、やはり上
記の問題が生じてしまい、装置を安価に構成することは
難しい。However, the horizontal sync signal (horizontal sync pulse)
In order to keep the phase of the 11.45 MHz pulse generated by the PLL constant, a high-precision sync separation circuit and PLL are required.If the jitter of these circuits is large, the above-mentioned problem still occurs. Therefore, it is difficult to configure the apparatus at low cost.

そこで、本発明は上記した従来の技術の課題を解決し
たデジタル信号挿入装置（文字信号挿入装置）を提供す
ることを目的とする。Therefore, an object of the present invention is to provide a digital signal insertion device (character signal insertion device) that solves the above-mentioned problems of the conventional technology.

（課題を解決するための手段） 本発明は上記の目的を達成するために、デジタル信号
のデータが記憶されたメモリと、このメモリからデジタ
ル信号を読み出すためのクロックを発生するクロック発
生手段と、このクロック発生手段から発生したクロック
により前記メモリから読み出されたデジタル信号を、映
像信号の垂直帰線期間内の所定の水平走査期間に挿入す
る挿入手段と、前記映像信号から分離された水平同期信
号が入力されるフェーズ・ロックド・ループ（PLL）と
を備え、前記クロック発生手段から発生するクロック
は、前記PLLの出力信号より作成すると共に、前記所定
の水平走査期間中のデジタル信号の挿入位置を決める基
準信号は、前記PLLを構成するカウンタの出力信号より
作成してなることを特徴とするデジタル信号挿入装置を
提供するものである。(Means for Solving the Problems) In order to achieve the above object, the present invention provides a memory in which digital signal data is stored, a clock generating means for generating a clock for reading a digital signal from the memory, Inserting means for inserting a digital signal read from the memory by a clock generated by the clock generating means into a predetermined horizontal scanning period within a vertical retrace period of a video signal; and a horizontal synchronization circuit separated from the video signal. And a phase-locked loop (PLL) to which a signal is input. A clock generated from the clock generating means is generated from an output signal of the PLL and a position at which a digital signal is inserted during the predetermined horizontal scanning period. A digital signal insertion device, wherein the reference signal for determining is made from an output signal of a counter constituting the PLL. Is provided.

（実 施 例） 第１図は本発明になるデジタル信号挿入装置の一実施
例を示すブロック図である。なお、同図において前出の
第14図中の同一構成部分には同一番号を付し、その説明
を省略する。(Embodiment) FIG. 1 is a block diagram showing an embodiment of a digital signal insertion device according to the present invention. 14, the same components as those in FIG. 14 are given the same reference numerals, and description thereof will be omitted.

同図において、入力映像信号は同期分離回路15に供給
され、ここで同期信号が抜き取られる。更に、この同期
信号はハーフＨパルスキラー回路61に供給される。In the figure, an input video signal is supplied to a sync separation circuit 15, where a sync signal is extracted. Further, this synchronization signal is supplied to the half H pulse killer circuit 61.

このハーフＨパルスキラー回路61の出力から得られる
水平同期信号（15.734kHz）は、PLLで構成される728逓
倍回路62に供給され、この728逓倍回路62で728逓倍され
（15.734kHz×728＝11454kHz）、これをフリップフロッ
プ（FF）25に供給している。The horizontal synchronizing signal (15.734 kHz) obtained from the output of the half H pulse killer circuit 61 is supplied to a 728 multiplying circuit 62 composed of a PLL, and is multiplied by 728 by the 728 multiplying circuit 62 (15.734 kHz × 728 = 11454 kHz). ), Which is supplied to a flip-flop (FF) 25.

728逓倍回路62は、位相比較器63,ローパイフィルタ
（LPF）64,電圧制御発振器（VCO）65及びカウンタ66に
より構成される。The 728 multiplying circuit 62 includes a phase comparator 63, a low pie filter (LPF) 64, a voltage controlled oscillator (VCO) 65, and a counter 66.

位相比較器63の一方の入力にはハーフＨパルスキラー
回路61の出力から得られる水平同期信号（ｘ）が供給さ
れる。位相比較器63の出力（誤差電圧）はLPF64を介し
てVCO65にその制御電圧として供給され、VCO65の発振出
力（ｚ）はカウンタ66及びフリップフロップ（FF）25に
それぞれ供給される。また、カウンタ66の出力（ｙ）は
位相比較器63の他方の入力及びタイミングパルス発生回
路17にそれぞれ供給される。One input of the phase comparator 63 is supplied with a horizontal synchronization signal (x) obtained from the output of the half H pulse killer circuit 61. The output (error voltage) of the phase comparator 63 is supplied as a control voltage to the VCO 65 via the LPF 64, and the oscillation output (z) of the VCO 65 is supplied to the counter 66 and the flip-flop (FF) 25, respectively. The output (y) of the counter 66 is supplied to the other input of the phase comparator 63 and the timing pulse generation circuit 17, respectively.

また、第９図（ｂ），（ｃ），（ｄ）のパルスの開始
点を決めるための基準点となる信号としては、第14図に
示す文字信号挿入装置では、同期分離回路15からの同期
信号をタイミングパルス発生回路17に供給しているが、
第１図に示す本発明の一実施例の文字信号挿入装置で
は、PLLである728逓倍回路62を構成するカウンタ66の出
力信号をタイミングパルス発生回路17に供給している。In the character signal insertion device shown in FIG. 14, the signal serving as a reference point for determining the starting point of the pulse shown in FIGS. 9 (b), (c) and (d) Although the synchronization signal is supplied to the timing pulse generation circuit 17,
In the character signal insertion device according to one embodiment of the present invention shown in FIG. 1, an output signal of a counter 66 constituting a 728 multiplication circuit 62, which is a PLL, is supplied to a timing pulse generation circuit 17.

ここで、PLLである728逓倍回路62を構成する位相比較
器63として、例えばモトローラ社製の集積回路（型番MC
4044）に用いられているようなチャージポンプ方式の位
相比較器を用いれば、PLLである728逓倍回路62は、その
位相比較器63の２つの入力ｘとｙのパルスのエッジが揃
うように動作するので、第14図においてタイミングパル
ス発生回路17に同期信号を入力した代わりに、PLLであ
る728逓倍回路62を構成するカウンタ66の出力信号
（ｙ）をそのままタイミングパルス発生回路17に入力す
れば良い。Here, as the phase comparator 63 constituting the 728 multiplication circuit 62 which is a PLL, for example, an integrated circuit manufactured by Motorola (model number MC
4044), the 728 multiplying circuit 62, which is a PLL, operates so that the edges of the two input x and y pulses of the phase comparator 63 are aligned. Therefore, instead of inputting the synchronization signal to the timing pulse generation circuit 17 in FIG. 14, instead of inputting the output signal (y) of the counter 66 constituting the 728 multiplication circuit 62 as a PLL to the timing pulse generation circuit 17 as it is, good.

他の方式の位相比較器で、ｘとｙのパルスの位相がず
れた所でPLLがロックする場合には、その位相差の分だ
けカウンタやモノマルチを用いてエッジの位置を調整し
たパルスを用いるか、タイミングパルス発生回路17にお
いて各パルスを発生するためのクロックをカウントする
際にその分を含めてカウントすれば良い。If the PLL locks in a phase comparator of another type where the phases of the x and y pulses are shifted, the pulse whose edge position is adjusted using a counter or a mono-multi for the phase difference is used. It is only necessary to use or count the clock for generating each pulse in the timing pulse generation circuit 17 including the clock.

次に、第１図に示す本発明の一実施例の文字信号挿入
装置が、第14図に示す文字信号挿入装置に比べて文字信
号の挿入位置がクロックの元となる信号の１周期分だけ
ずれることに対して大きく改善されることについて、第
２図及び第３図を用いて説明する。Next, the character signal insertion device according to the embodiment of the present invention shown in FIG. 1 is different from the character signal insertion device shown in FIG. 14 in that the insertion position of the character signal is only one cycle of the clock source signal. The significant improvement against the displacement will be described with reference to FIGS. 2 and 3. FIG.

第２図及び第３図において、（ｘ），（ｙ），（ｚ）
は第１図中に同一符号で示した箇所のパルスを示す。2 and 3, (x), (y), (z)
Indicates pulses at the locations indicated by the same reference numerals in FIG.

いま、タイミングパルス発生回路17において、第14図
に示す文字信号挿入装置のように、同期信号を元にカウ
ントする場合、第２図に示すように、水平同期信号（ｘ
のパルス）の方がPLLである728逓倍回路62を構成するカ
ウンタ66の出力信号（ｙのパルス）より若干進んでいる
時には、同図（ｚ）に括弧無しの数字で示したようにカ
ウントを開始し、所定のカウント数に達したところで各
種パルスを発生する。Now, in the timing pulse generation circuit 17, when counting based on a synchronization signal as in the character signal insertion device shown in FIG. 14, as shown in FIG. 2, the horizontal synchronization signal (x
(Pulse of (y)) is slightly ahead of the output signal (pulse of y) of the counter 66 constituting the 728 multiplying circuit 62 which is a PLL, the count is counted as shown by the number without parentheses in FIG. After starting, when a predetermined count number is reached, various pulses are generated.

また、第３図に示すように、水平同期信号（ｘのパル
ス）の方がPLLである。728逓倍回路62を構成するカウン
タ66の出力信号（ｙのパルス）より若干遅れている時に
は、同図（ｚ）に括弧無しの数字で示したようにカウン
トをするので、各種タイミングパルスにおいて最大でｚ
のパルスの一周期分だけずれが生じる。As shown in FIG. 3, the horizontal synchronizing signal (the pulse of x) is a PLL. When the signal is slightly delayed from the output signal (pulse of y) of the counter 66 constituting the 728 multiplying circuit 62, counting is performed as shown by the number without parentheses in FIG. z
Is shifted by one period of the pulse.

従って、この第14図に示す文字信号挿入装置では、ド
リフトも含めて水平同期信号（水平同期パルス）に対す
るVCO65の出力信号（ｚのパルス）の位相がその一周期
分以内に収まるような高精度のPLLが必要となる。Therefore, in the character signal insertion device shown in FIG. 14, a high precision such that the phase of the output signal (pulse of z) of the VCO 65 with respect to the horizontal synchronization signal (horizontal synchronization pulse) including the drift falls within one cycle thereof. PLL is required.

これに対し、第１図に示す本発明の一実施例の文字信
号挿入装置のように、PLLである728逓倍回路62を構成す
るカウンタ66の出力信号（ｙのパルス）をタイミングパ
ルス発生回路17の基準とする場合には、カウンタ66の出
力信号（ｙのパルス）とVCO65の出力信号（ｚのパル
ス）は常に同期しているので、常に例えば第２図及び第
３図に括弧付きの数字で示したようにｘのパルスとｙの
パルスの時間関係の拘わらず、タイミングパルス発生回
路17内においてｚのパルスをカウントすることにより各
種タイミングパルスを発生するので、上記のずれが生じ
ることはない。On the other hand, as in the character signal insertion device according to the embodiment of the present invention shown in FIG. 1, the output signal (pulse of y) of the counter 66 constituting the 728 multiplying circuit 62 which is a PLL is converted to a timing pulse generation circuit 17. Since the output signal (pulse of y) of the counter 66 and the output signal (pulse of z) of the VCO 65 are always synchronized, the numbers in parentheses in FIGS. 2 and 3 are always used. As described above, regardless of the time relationship between the pulse of x and the pulse of y, various timing pulses are generated by counting the pulses of z in the timing pulse generation circuit 17, so that the above-described deviation does not occur. .

従って、水平同期信号（水平同期パルス）に対して流
れることがなければ、ジッタの多いPLLでも実用上問題
がないので、装置を安価に構成することができる。Therefore, if there is no flow with respect to the horizontal synchronizing signal (horizontal synchronizing pulse), there is no practical problem even with a PLL having a lot of jitter, so that the apparatus can be configured at low cost.

以上のようにすることにより、文字信号をメモリ（RO
M19及びRAM20）から読み出すためのクロックを、入力映
像信号から分離された水平同期信号（水平同期パルス）
が入力されるPLLである728逓倍回路62の出力信号より作
成し、ライン毎にPLLである728逓倍回路62の出力信号の
位相と入力映像信号の位相とが一致（同期）するように
なるので、例えば文字信号が挿入された映像信号を家庭
用ビデオテープレコーダに記録し、これを再生して得た
信号から文字放送デコーダにより文字信号を復号（デコ
ード）しても、エラーのない良好な文字情報表示画面を
得ることができる。As described above, the character signal is stored in the memory (RO
A clock for reading from M19 and RAM20) is a horizontal synchronization signal (horizontal synchronization pulse) separated from the input video signal
Is generated from the output signal of the 728 multiplying circuit 62, which is the input PLL, and the phase of the output signal of the 728 multiplying circuit 62, which is the PLL, and the phase of the input video signal match (synchronize) for each line. For example, even if a video signal in which a character signal is inserted is recorded on a home video tape recorder and the character signal is decoded (decoded) by a teletext decoder from a signal obtained by reproducing the video signal, a good character without error can be obtained. An information display screen can be obtained.

また、このような文字信号挿入装置によれば、第４図
に示すような放送規格に合わせるための高精度のフェー
ズ・ロックド・ループ（PLL）などの複雑な回路を用い
る必要がなく、更に、文字信号挿入装置に入力される映
像信号が家庭用ビデオテープレコーダの再生信号のよう
にジッタを含んで放送規格を厳密に満たさない信号の場
合にも、この入力映像信号に位相が一致した文字信号を
容易に挿入させることができる。Further, according to such a character signal insertion device, there is no need to use a complicated circuit such as a high-precision phase locked loop (PLL) for conforming to a broadcasting standard as shown in FIG. Even if the video signal input to the character signal insertion device is a signal that does not strictly meet the broadcast standard due to the inclusion of jitter, such as a playback signal of a home video tape recorder, the character signal whose phase matches the input video signal Can be easily inserted.

なお、本発明は文字信号を挿入する場合に限ることな
く、例えばタイムコード等の他のデジタル情報を挿入す
る場合にも適用できるものである。The present invention is not limited to the case where a character signal is inserted, but is also applicable to a case where other digital information such as a time code is inserted.

（発明の効果） 以上の如く、本発明のデジタル信号挿入装置によれ
ば、次の効果を有する。(Effects of the Invention) As described above, the digital signal insertion device of the present invention has the following effects.

デジタル信号を映像信号に挿入する場合に、デジタル
信号をメモリから読み出すためのクロックは、入力映像
信号から分離された水平同期信号が入力されるPLLの出
力信号より作成するので、デジタル信号が挿入された映
像信号をビデオテープレコーダなどに記録し、これを再
生した信号からデジタル信号を復号（デコード）した際
に、ビデオテープレコーダなどの信号処理系のクシ形フ
ィルタによって、例えば文字信号のクロックランイン及
びフレーミングコードが乱れることがなく、復調におい
て、これらを良好に検出することができ、文字情報表示
画面にエラーを生じることがなく、正常な文字情報表示
画面を得ることができる。When inserting a digital signal into a video signal, a clock for reading the digital signal from the memory is created from the output signal of the PLL to which the horizontal synchronization signal separated from the input video signal is input. The video signal is recorded on a video tape recorder or the like, and when a digital signal is decoded (decoded) from the reproduced signal, for example, the clock run-in of a character signal is performed by a comb filter of a signal processing system such as a video tape recorder. In addition, the framing code is not disturbed, and these can be detected well in demodulation, and a normal character information display screen can be obtained without causing an error in the character information display screen.

所定の水平走査期間中のデジタル信号の挿入位置を決
める基準信号は、PLLを構成するカウンタの出力信号よ
り作成するので、高精度の同期分離回路やPLLが必要な
くなり、ジッタの大きいPLLでも実用上問題がないの
で、装置を安価に構成することができる。The reference signal that determines the insertion position of the digital signal during the predetermined horizontal scanning period is created from the output signal of the counter that composes the PLL, eliminating the need for a high-precision synchronization separation circuit and PLL, and practically using a PLL with large jitter. Since there is no problem, the device can be configured at low cost.

本発明の装置によりデジタル信号を映像信号に挿入し
た場合、放送規格を満たす必要がない（つまり、本発明
装置によりデジタル信号を挿入した映像信号を実際には
放送として送出しない）ので、放送局で使用している文
字信号などのデジタル信号の挿入のための装置（インサ
ータ）に比べて回路が簡単になり、コストが安くなる。When a digital signal is inserted into a video signal by the apparatus of the present invention, it is not necessary to satisfy a broadcast standard (that is, a video signal into which a digital signal is inserted by the present apparatus is not actually transmitted as a broadcast). The circuit is simpler and the cost is lower than a device (inserter) for inserting a digital signal such as a character signal used.

デジタル信号挿入装置に入力される映像信号が家庭用
ビデオテープレコーダの再生信号のようにジッタを含ん
で放送規格を厳密に満たさない信号の場合にも、この入
力映像信号に容易にデジタル信号を挿入させることがで
き、文字信号などのデジタル信号を映像信号に挿入しな
がら編集することもできる。Even if the video signal input to the digital signal insertion device is a signal that does not meet the broadcasting standards strictly including jitters, such as a playback signal of a home video tape recorder, the digital signal can be easily inserted into this input video signal. It is also possible to edit while inserting a digital signal such as a character signal into a video signal.

【図面の簡単な説明】[Brief description of the drawings]

第１図は本発明になるデジタル信号挿入装置の一実施例
を示すブロック図、第２図及び第３図は本発明装置の動
作を説明するための図、第４図は文字信号と映像信号と
の関係を示す図、第５図は文字信号を映像信号に挿入す
るためのシステムの一例を示すブロック図、第６図はク
ロック再生回路の一例を示すブロック図、第７図は文字
信号の１水平走査期間内の構成を示す図、第８図及び第
14図は文字信号挿入装置の一例を示すブロック図、第９
図は文字信号挿入装置の各部の信号波形を示す図、第10
図は家庭用ビデオテープレコーダの記録系の構成を示す
ブロック図、第11図は同じく再生系の構成を示すブロッ
ク図、第12図はクシ形フィルタの構成の一例を示す図、
第13図（ａ）は文字信号のスペクトラムを示す図、同図
（ｂ）はクシ形フィルタのクシ形特性となる帯域を示す
図である。 11……入力端子、12……クランプ回路、 13……スイッチ、14……出力端子、15……同期分離回
路、 17……タイミングパルス発生回路、 19……リード・オンリ・メモリ（ROM）、 20……ランダム・アクセス・メモリ（RAM）、 21,22,23……スイッチ、24……端子、 25……フリップフロップ（FF）、 61……ハーフＨパルスキラー回路、 62……728逓倍回路（PLL）、63……位相比較器、 64……ローパスフィルタ（LPF）、 65……電圧制御発振器（VCO）、66……カウンタ。FIG. 1 is a block diagram showing an embodiment of a digital signal insertion device according to the present invention, FIGS. 2 and 3 are diagrams for explaining the operation of the device of the present invention, and FIG. 4 is a character signal and a video signal. FIG. 5 is a block diagram showing an example of a system for inserting a character signal into a video signal, FIG. 6 is a block diagram showing an example of a clock recovery circuit, and FIG. FIGS. 8A and 8B show the configuration within one horizontal scanning period.
FIG. 14 is a block diagram showing an example of a character signal insertion device, and FIG.
The figure shows the signal waveform of each part of the character signal insertion device.
Figure is a block diagram showing a configuration of a recording system of a home video tape recorder, FIG. 11 is a block diagram showing a configuration of a reproduction system, FIG. 12 is a diagram showing an example of a configuration of a comb filter,
FIG. 13 (a) is a diagram showing a spectrum of a character signal, and FIG. 13 (b) is a diagram showing a band serving as a comb characteristic of a comb filter. 11 ... input terminal, 12 ... clamp circuit, 13 ... switch, 14 ... output terminal, 15 ... sync separation circuit, 17 ... timing pulse generation circuit, 19 ... read only memory (ROM), 20: Random access memory (RAM), 21, 22, 23: Switch, 24: Terminal, 25: Flip-flop (FF), 61: Half H pulse killer circuit, 62: 728 multiplier circuit (PLL), 63: Phase comparator, 64: Low-pass filter (LPF), 65: Voltage-controlled oscillator (VCO), 66: Counter.

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】デジタル信号のデータが記憶されたメモリ
と、 このメモリからデジタル信号を読み出すためのクロック
を発生するクロック発生手段と、 このクロック発生手段から発生したクロックにより前記
メモリから読み出されたデジタル信号を、映像信号の垂
直帰線期間内の所定の水平走査期間に挿入する挿入手段
と、 前記映像信号から分離された水平同期信号が入力される
フェーズ・ロックド・ループ（PLL）とを備え、 前記クロック発生手段から発生するクロックは、前記PL
Lの出力信号より作成すると共に、 前記所定の水平走査期間中のデジタル信号の挿入位置を
決める基準信号は、前記PLLを構成するカウンタの出力
信号より作成してなることを特徴とするデジタル信号挿
入装置。1. A memory storing data of a digital signal, clock generating means for generating a clock for reading a digital signal from the memory, and a clock read from the memory by a clock generated from the clock generating means. Insertion means for inserting a digital signal into a predetermined horizontal scanning period within a vertical blanking period of a video signal; and a phase locked loop (PLL) to which a horizontal synchronization signal separated from the video signal is input. The clock generated by the clock generating means is the PL
And a reference signal for determining an insertion position of the digital signal during the predetermined horizontal scanning period is generated from an output signal of a counter constituting the PLL. apparatus.