JPH10188588A - パイプライン高速アクセス・フローティング・ゲート・メモリ・アーキテクチャおよび動作方法 - Google Patents

Abstract

(57)【要約】 【課題】 高速化およびスループット向上を図ったパイ
プライン・フローティング・ゲート・メモリ・アーキテ
クチャおよび動作方法を提供する。 【解決手段】 不揮発性メモリ・アーキテクチャ（１
０）は、複数のフローティング・ゲート・メモリ・セル
によって形成された複数のメモリ・アレイ（１２）を内
蔵し、１Ｘおよび２Ｘアーキテクチャに対応する。この
不揮発性メモリの設計は、高電圧行デコーダ（１６），
低電圧行デコーダ（１８），データ・マルチプレクサ
（２４）および低電圧制御回路（２２）を含む。不揮発
性メモリ・アーキテクチャ（１０）は、１００ＭＨｚ動
作を可能とするパイプライン方式を特徴とする。データ
・マルチプレクサ（２４）およびマスタ／スレーブ部分
を有するセンス・アンプ回路（２６）が、データ・アク
セス・レートを高める。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般的に、メモリ
素子に関し、更に特定すれば、パイプライン動作によっ
てデータ・アクセス速度の向上を図った、電気的に消去
可能なプログラマブル・リード・オンリ・メモリ即ちＥ
ＥＰＲＯＭまたはフラッシュ・メモリに関するものであ
る。

【０００２】

【従来の技術】フラッシュ・メモリ素子は、セルラ電話
機やセット・トップ・ボックス(set-top box) を含む種
々の製品に用いられている。フラッシュ・メモリ素子
は、エンド・ユーザが製造プロセスにおける最終工程で
マイクロコードやソフトウエアのプログラムを行うこと
ができるため柔軟性がある。製造プロセスにおける最終
サイクルでプログラムが可能なことにより、製造者は資
金やサイクル設計時間を節約することができる。フラッ
シュ・メモリ素子は、ユーザの柔軟性や種々の構成を含
む広範囲にわたる利点を提供するが、しかしながら、フ
ラッシュ・メモリ素子は、ダイナミック・ランダム・ア
クセス・メモリ（ＤＲＡＭ）やスタティック・ランダム
・アクセス・メモリ（ＳＲＡＭ）のような従来の揮発性
メモリよりもデータ・アクセス速度が遅いことを含む、
いくつかの固有の欠点を有する。フラッシュ・メモリ素
子は典型的に４５ないし５０ＭＨｚの最大データ・アク
セス速度で動作する。ＤＲＡＭやＳＲＡＭのような従来
の揮発性メモリは、現在では、種々の用途において、格
段に高速な動作を行う。現在、同一基板上にフラッシュ
・メモリをデジタル信号プロセッサ（ＤＳＰ）と共に集
積し、埋め込み用途に用いることが提案されている。し
かしながら、ＤＳＰは１００ＭＨｚを越えるシステム・
クロック周波数で動作する一方、フローティング・ゲー
ト・メモリ・アレイのアクセス速度がそれよりも遅いこ
とが、重大な足枷となっている。したがって、フラッシ
ュ・メモリの速度を高めて、ＤＳＰのボトルネックを低
減させる必要がある。

【０００３】フローティング・ゲート・アレイにおける
遅いアクセス速度に加えて、フラッシュ・メモリは現在
高速でランダム・アクセス機能を提供することができな
い。典型的に、ページ・モード・アクセス(page mode a
ccess)を用いるが、これが一層非効率的な動作に寄与す
ることになる。

【０００４】

【発明が解決しようとする課題】したがって、ランダム
・アクセスを維持しながら、フラッシュ・メモリの速度
およびスループットを高めるストリーム・ライン・パイ
プライン・アーキテクチャ(stream-lined pipelined ar
chitecture) が必要とされている。

【０００５】

【課題を解決するための手段】概して、本発明は、高速
データ・アクセス・レートを有するフローティング・ゲ
ート・メモリ・システムに関するものである。このデー
タ・アクセス・レートの高速化を達成するために、フロ
ーティング・ゲート・メモリ・アレイ内の選択されてい
ないビット・ラインを、ある電圧にプリチャージしなけ
ればならない。ある実施例では、この新たなプリチャー
ジ工程は、電力消費の増大につながり、動作速度の向上
に対するトレード・オフとなる可能性もある。ビット・
ラインのプリチャージに加えて、データ・アクセスのパ
イプライン処理(pipelining)は、メモリ・アレイからの
データ・アクセスのレートを大幅に高める。マスタ／ス
レーブ検出構成を用いることによって、マスタは第２リ
ード動作においてデータ検出動作を行い、一方スレーブ
は第１リード動作からのデータを出力する。加えて、第
１および第２入力を有するマスタは、検出回路内で適切
な切替を行うことによって、一層正確な検出を可能とす
るようにバランスが取られている。パイプライン・プロ
セスは多数のティック(tick)を要し、多数のティックの
内２つ以上がデータ検出専用とされ、適正なデータ・リ
ードを保証する。更にパイプライン処理プロセスのため
に、ワード・ライン・データおよびビット・ライン・デ
ータを、行および列デコーダ内にラッチする。同一シス
テムにおいて、メモリ・セルのランダム・アクセスを維
持する。加えて、選択されたたビット・ラインが、プロ
グラムの誤りを回避するようにプログラムされている場
合、選択されないビット・ラインはローに引き下げられ
る。この設計を用いる場合、５０ＭＨｚを越えるデータ
・アクセス・レートが可能となり、約１００ＭＨｚまた
はそれ以上のアクセス・レートが最適である。したがっ
て、このフラッシュ・メモリ・アーキテクチャは、デジ
タル信号プロセッサ（ＤＳＰ）と共に埋め込むことが可
能であり、しかも処理上の重大なボトルネックを発生す
ることもない。

【０００６】

【発明の実施の形態】本発明は、図１ないし図１０を参
照することにより、一層理解を深めることができよう。

【０００７】図示の簡略化および明確化のために、図に
示す素子は必ずしも同じ拡縮率で描かれている訳ではな
いことは認められよう。例えば、素子の内あるものの寸
法は、明確化のために、他の素子に対して誇張してあ
る。更に、適切であると思われる場合には、図面間で参
照番号を繰り返し、対応する素子または同様の素子を示
すこととした。

【０００８】図１は、本発明の実施例によるメモリ・ア
ーキテクチャ１０を示す。メモリ・アーキテクチャ１０
は複数のメモリ・アレイ１２から成り、この複数のメモ
リ・アレイ１２は、複数のフローティング・ゲート・メ
モリ・セルによって形成されている。また、メモリ・ア
ーキテクチャ１０は、高電圧行デコーダ１６，低電圧行
デコーダ１８，高電圧制御回路２０，低電圧制御回路２
２，センス・アンプ回路２６，データ・マルチプレクサ
２４，および列デコーダ１４も備えている。メモリ・ア
ーキテクチャ１０は、双方向バスを通じて、ｎビットの
情報の送受信を行う。

【０００９】高電圧制御回路２０および低電圧制御回路
２２は、それぞれ、高電圧行デコーダ１６および低電圧
行デコーダ１８を制御する。センス・アンプ回路２６
は、当該センス・アンプ回路２６のいずれの側にあるフ
ローティング・ゲート・メモリ・セルも対称的に検出す
る。データ・マルチプレクサ２４は、センス・アンプ回
路２６の出力に結合されている。メモリ・アーキテクチ
ャ１０はＮビットの情報を受信し、複数のメモリ・アレ
イ１２内で行および列をデコードする。低電圧行デコー
ダ１８および高電圧行デコーダ１６は、Ｎビットの情報
を受信する。列デコーダ１４もＮビットの情報を受信す
る。低電圧行デコーダ１８，高電圧行デコーダ１６およ
び列デコーダの組み合わせは、選択したフローティング
・ゲート・メモリ・セルにランダムにアクセスする。

【００１０】メモリ・アーキテクチャ１０は、データ・
スループットおよび効率の向上を含む、多くの利点を提
供する。好適実施例では、メモリ・アレイは１２８列お
よび２５６行から成り、センス・アンプ回路２６は、複
数のメモリ・アレイ１２内で選択された行および列上に
位置する選択されたフローティング・ゲート・メモリ・
セルに格納されているデータを増幅し、放出(launch)す
る１６個のセンス・アンプを有する。センス・アンプ回
路２６の出力は、１６ビット幅のデータ・バスを駆動す
るトライステート・ドライバを備えている。各データ・
マルチプレクサ２４は、８本のビット・ラインの内から
１本を選択し、データ・ラインに接続する。メモリ・ア
ーキテクチャ１０の利点は、パイプライン方法における
検出処理能力の向上を含む。また、利点は、低電圧行デ
コーダ１８および高電圧行デコーダ１６の双方を用いる
柔軟性を含む。メモリ・アーキテクチャ１０の他の利点
は、アクセス速度の向上である。本発明は、１００ＭＨ
ｚもの高速なランダム・アクセス速度を可能とすること
は賞賛すべきであろう。

【００１１】図２は、本発明の一実施例によるメモリ・
アーキテクチャ１０に供給される１組の命令シーケンス
に対するタイム・サイクルを示す。第１命令シーケンス
４０は、Ｎビット・アドレスを受信し、Ｎビット・アド
レスをラッチしデコードし、ワード・ラインを選択し、
ビット・ラインおよびデータ・ラインを選択しプリチャ
ージし、選択されたフローティング・ゲート・メモリ・
セルをセンスし、データを送信または出力する命令から
成る。第２命令シーケンス４２および第３命令シーケン
ス４４は、第１命令シーケンス４０に示したのと同じ、
７つのパイプライン状態から成る。命令４０，４２，４
４は、パイプライン・アーキテクチャを特徴とし、パイ
プライン命令４０，４２，４４の各々の状態が重複する
ことにより、複数のフローティング・ゲート・メモリ・
セル内におけるデータ・アクセスの効率向上を図る。

【００１２】第１命令シーケンス４０は、一連のクロッ
ク・ティックＴ２，Ｔ３，Ｔ０，Ｔ１，Ｔ２，Ｔ３，Ｔ
０の範囲におよぶ。第１データ値は、３ティックのレイ
テンシの後に出力され、その後、データは、Ｔ２上に４
パイプライン・ティック毎に現れる。ティック２（Ｔ
２）から開始し、メモリ・アレイ内に格納されているデ
ータ素子に対応するアドレスが、メモリ・アーキテクチ
ャ１０に供給される。クロック・ティックＴ３におい
て、アドレスはオプションとしてラッチされ、デコード
される。アドレスのデコードと重複するある時点におい
て、アーキテクチャ１０内のビット・ラインおよびデー
タ・ラインは、１．２ボルトまたは同様の動作電圧にプ
リチャージされる。クロック・ティックＴ３において選
択されたビット・ラインおよびデータ・ラインをプリチ
ャージすることにより、次のクロック・ティックにおけ
る検出の高速化が可能となり、これにより、フローティ
ング・ゲート・メモリのアクセス速度を高める。クロッ
ク・ティックＴ０は、行デコーダがどの行を検出すべき
かを決定した後に、適切なワード・ラインを選択する。
また、検出動作の最初の部分（検出１）は、ワード・ラ
インの選択と同時に、クロック・ティックＴ０において
発生する。クロック・ティックＴ１において、検出の２
番目の部分（検出２）が実行される。言い換えれば、図
２の四状態パイプライン方法論（Ｔ０〜Ｔ３は四状態パ
イプラインである）は、２−ティック検出動作を有す
る。２つのティックを用いて検出を実行することによ
り、シーケンス４０全体の動作の周波数を高めることが
でき、しかも検出の完全性(sensing integrity) を損な
うこともない。検出２およびクロックＴ１の完了時に、
データはクロック・ティックＴ２において出力され、更
に２つのクロック・ティックＴ３，Ｔ０にわたって有効
であり続け、命令シーケンス４０を完了する。アーキテ
クチャ１０は、シーケンス４０に対するデータ出力をＴ
２から次のＴ２まで順序正しく維持し、適正なホールド
時間およびセット・アップ時間が得られることを保証す
ることは認められよう。

【００１３】命令シーケンス４０においてクロック・テ
ィックＴ２が開始する対応する時刻において、命令シー
ケンス４２が、受信された新たなアドレスによって、ク
ロック・ティックＴ２において開始される。したがっ
て、ある時間期間では、メモリ・アーキテクチャ１０は
２つのメモリ・リード動作を同時に処理していることに
なる。クロック・ティックＴ３において、新たなアドレ
スがデコードされ、オプションとしてラッチされる。同
時に、ビット・ラインおよびデータ・ラインは１．２ボ
ルトまたは同様の動作電圧にプリチャージされる。ビッ
ト・ラインおよびデータ・ラインを１．２ボルトにプリ
チャージすることにより、次のティックＴ０内で検出す
るためのこれらのラインの準備を行う訳である。クロッ
ク・ティックＴ０において、ワード・ラインが選択され
またはイネーブルされ、２つのティック検出動作の内の
最初のティック（検出１）が開始される。クロック・テ
ィックＴ１において、検出動作の２番目の部分（検出
２）が開始する。クロック・ティックＴ２において、第
２リード動作のデータが出力され、更に２つのクロック
・ティックＴ３，Ｔ１０の間有効に保持される。同時
に、命令シーケンス４４が、更に他のアドレスを受信す
ることによって開始する。

【００１４】クロック・ティックＴ３において、シーケ
ンス４４に対するアドレスがデコードされ、オプション
としてラッチされる。ビット・ラインおよびデータ・ラ
インは１．２ボルトまたは同様の動作電圧にプリチャー
ジされ、これによって、２−ティック検出動作がクロッ
ク・ティックＴ０において開始可能となる。また、クロ
ック・ティックＴ０において、ワード・ラインが選択ま
たはイネーブルされる。クロック・ティックＴ１におい
て、２−ティック検出動作の２番目の部分（検出２）が
開始する。クロック・ティックＴ２において、データが
出力され、更に２クロック・ティックＴ３，Ｔ０の間有
効に保持され、命令シーケンス４４を完了する。したが
って、図２に教示したパイプライン・プロセスは、２−
ティック・サンプル・プロセスであり、一番最初のデー
タ・リードに対する初期の３ティックのレテンシ後、デ
ータ・アクセスが４ティック毎に行われる。

【００１５】図２のパイプライン技法の利点は、十分な
検出時間を保持しデータの完全性を保証しつつ、データ
・アクセス・レートを高めることを含む。図２は、フロ
ーティング・ゲート・メモリ・アーキテクチャの効率お
よびスループットを高め、多数の命令シーケンスが時間
的に重複するのを可能とする、パイプライン・アーキテ
クチャを示す。このパイプライン・アーキテクチャの利
点は、同一クロック・ティックにおいて多数の動作が行
われること、２ティックによる検出、３ティックにおよ
ぶデータ保持、クロック周波数の上昇を含み、しかもラ
ンダム・アクセス処理能力を維持している。例えば、図
２のパイプライン技法は、ＥＥＰＲＯＭ，ＥＰＲＯＭ，
フラッシュ・メモリおよび同様のメモリ設計についてデ
ータ・アクセス・レートを高めるために用いることがで
きる。図２のパイプライン技法は、２システム・クロッ
ク毎に新たなデータ値を供給するために用いることがで
きる。したがって、図２のパイプライン技法のことを、
２Ｘアクセス技法と呼ぶ。図３は、図２のパイプライン
技法によるタイミング図を示す。図３において、メモリ
・アーキテクチャ１０を内蔵する集積回路のシステム・
クロックは、メモリ・アーキテクチャ１０に供給される
ティック・クロックと同じ周波数で動作する。したがっ
て、２システム・クロック毎に、メモリ・アーキテクチ
ャ１０内のメモリ・セルからデータ出力が供給される。
図２からの命令シーケンス４０を、図３にタイミング図
形態で示す。図３のクロック・ティックＴ２において、
アドレス(ADD) が、図２の最初のＴ２に示すように受信
される。クロック・ティックＴ３において、シーケンス
４０に対するアドレスがADD(LATCHED)を通じてラッチさ
れ、ブロック・セレクトＢＳが、ラッチされたアドレス
からデコードされて、ビット・ラインおよびデータ・ラ
インを１．２ボルトまたは同様の電圧値にプリチャージ
される。クロック・ティックＴ３において、信号(PCHG)
はビット・ラインを選択し、これを１．２ボルト・レベ
ルにプリチャージする。クロック・ティックＴ０におい
て、最初の検出動作（検出１）が開始する。クロック・
ティックＴ０において、図３のティックＴ０における実
線ＷＬで示されるように、ワード・ライン(WL)が選択さ
れる。選択されないワード・ラインは、図３のＴ０にお
ける破線で示されている。また、クロック・ティックＴ
０において、選択されたビット・ライン(BL)は、図２の
検出１動作を通じて検出される。クロック・ティックＴ
０において、信号RSELRBがアクティブ・ローとなり、セ
ンス・アンプのパス・ゲートを活性化し、２−ティック
検出動作（図８参照）の最初のティックを開始する。

【００１６】クロック・ティックＴ１において、図３の
SO/SOB信号によって示されるように、検出動作は２−テ
ィック検出動作の２番目のティック（検出２）を完了す
る。クロック・ティックＴ２において、ラッチ・イネー
ブル(LE)および出力イネーブル(OE)が活性化され、図３
における出力データ(DOUT)を供給する。信号LE/OE は、
検出されたデータ値をマスタ・ラッチからスレーブ・ラ
ッチ部分に転送し、データ出力(DOUT)をスレーブ・ラッ
チ部分（図８参照）から供給するために用いられる。出
力イネーブル(OE)は、データ出力(DOUT)を他の回路に転
送可能とする。図３は、メモリ・リード・アクセスの動
作速度を高める、パイプライン・アーキテクチャを示
す。例えば、図３に示すシステムを用いると、４クロッ
ク・ティック毎にデータが供給される。これは各２シス
テム・クロック・サイクル毎に相当する。

【００１７】図４は、図２および図３に示したのとは異
なる、２Ｘアーキテクチャの別の実施例のタイミング図
を示す。図４は、命令シーケンス５０，命令シーケンス
５２，および命令シーケンス５４を示す。命令シーケン
ス５０は、クロック・ティックＴ２から開始し、２回目
のクロック・ティックＴ１で終了する。４ティック（Ｔ
０ないしＴ３）を用いる四状態パイプライン・プロセス
が図４に示されている。命令シーケンス５０はクロック
・ティックＴ２から開始され、アドレス(ADD)が第１メ
モリ・アクセスのために受信される。クロック・ティッ
クＴ３において、第１メモリ・アクセスのアドレス（Ａ
ＤＤ）がラッチされ、このアドレスがデコードされる。
クロック・ティックＴ０において、ワード・ライン(WL)
が選択され、ビット・ラインおよびデータ・ラインが
１．２ボルトまたは同様の動作電圧にプリチャージされ
る。クロック・ティックＴ１において、２−ティック検
出動作が検出１を通じて開始される。クロック・ティッ
クＴ２において、２−ティック検出動作の第２部分（検
出２）が実行される。シーケンス５０の最初のメモリ・
リードに対するデータがティックＴ３において出力さ
れ、クロック・ティックＴ０，Ｔ１の間有効に保持さ
れ、命令シーケンス５０を完了する。

【００１８】検出２動作が行われている、命令シーケン
ス５０の第２クロック・ティックＴ２に戻ると、命令シ
ーケンス５２が開始し、第２メモリ・リード動作のアド
レスを受信する。また、クロック・ティックＴ３に戻
り、シーケンス５０によって第１リード動作の間にデー
タを出力している間に、シーケンス５２に対してアドレ
スがラッチされる。このシーケンス５２のアドレスも、
クロック・ティックＴ２においてデコードされる。クロ
ック・ティックＴ０において、ワード・ライン(WL)が選
択され、ビット・ライン(BL)およびデータ・ライン(DL)
が、シーケンス５２のリードのために、１．２ボルトに
プリチャージされる。２−ティック検出動作は、クロッ
ク・ティックＴ１において、シーケンス５２に対して検
出１から開始される。２−ティック検出動作の第２部分
（検出２）は、クロック・ティックＴ２において実行さ
れる。検出２動作が実行される同じクロック・ティック
Ｔ２において、命令シーケンス５４のために更に別のア
ドレスが受信される。シーケンス５２のデータはクロッ
ク・ティックＴ３において出力され、クロック・ティッ
クＴ０，Ｔ１の間有効に保持される。また、クロック・
ティックＴ３において、命令シーケンス５４のアドレス
がラッチされ、このアドレスがデコードされる。クロッ
ク・ティックＴ０において、ワード・ライン(WL)が選択
され、ビット・ライン(BL)およびデータ・ライン(DL)が
１．２ボルトまたは同様の動作電圧にプリチャージされ
る。２−ティック検出動作が、クロック・ティックＴ１
における検出１から開始され、この検出動作は、クロッ
ク・ティックＴ２における検出２動作にて終了する。シ
ーケンス５４に対する２−ティック検出動作の完了時
に、シーケンス５４のデータがＴ３において出力され、
これにより命令シーケンス５４を完了する。したがっ
て、図４のパイプライン・プロセスは、２システム・ク
ロック毎に１つのデータ出力値を供給する、２Ｘプロセ
スである。図４のプロセスは、２：２：２：．．．パイ
プライン・プロセスであり、この場合、第１データ素子
は、４クロック・ティックのレイテンシの後に出力さ
れ、後続のデータ出力は全て、互いに４クロック・ティ
ック内に行われる。

【００１９】図４の利点は、命令シーケンス５０，５
２，５４により、多数のパイプライン・データ値を提供
するパイプライン・アーキテクチャを含む。このパイプ
ライン・アーキテクチャは、少なくとも５０ＭＨｚのデ
ータ・スループットおよび速度の向上、およびオプショ
ンとして１００ＭＨｚ以上の向上を提供する。図４は、
フローティング・ゲート・メモリ・アーキテクチャの効
率およびスループットを高め、多数の命令シーケンスを
時間的に重複可能とする、パイプライン・アーキテクチ
ャを示す。このパイプライン・アーキテクチャの利点
は、同一クロック・ティックにおいて多数の動作が行わ
れること、２ティックによる検出、４ティックにおよぶ
データ保持、クロック周波数の上昇を含み、しかもラン
ダム・アクセス処理能力を維持している。例えば、図４
のパイプライン技法は、ＥＥＰＲＯＭ，ＥＰＲＯＭ，フ
ラッシュ・メモリおよび同様のメモリ設計についてデー
タ・アクセス・レートを高めるために用いることができ
る。図４のパイプライン技法は、２システム・サイクル
毎に新たなデータ値を供給するために用いることができ
る。したがって、図４のパイプライン技法のことを、２
Ｘアクセス技法と呼ぶ。図５は、図４のパイプライン技
法によるタイミング図を示す。図４において、メモリ・
アーキテクチャ１０を内蔵する集積回路のシステム・ク
ロックは、メモリ・アーキテクチャ１０に供給されるテ
ィック・クロックと同じ周波数で動作する。したがっ
て、２システム・クロック毎に、メモリ・アーキテクチ
ャ１０内のメモリ・セルからデータ出力が供給される。
図４からの命令シーケンス５０を、図５にタイミング図
形態で示す。図５のクロック・ティックＴ２において、
アドレス(ADD) が、図４の最初のＴ２に示すように受信
される。クロック・ティックＴ３において、シーケンス
５０に対するアドレスがADD(LATCHED)を通じてラッチさ
れ、デコードされる。クロック・ティックＴ０におい
て、信号(PCHG)がビット・ラインを選択し、これを１．
２ボルト・レベルまたは同様の動作電圧にプリチャージ
し、図５の実線で示すように、ワードライン(WL)が選択
される。選択されないワード・ラインは、図５のＴ０に
おける破線で示されている。クロック・ティックＴ１に
おいて、最初の検出動作（検出１）が開始する。また、
クロック・ティックＴ１において、図４の検出１動作に
より、選択されたビット・ライン(BL)が検出される。ク
ロック・ティックＴ２において、図５のSO/SOB信号によ
って示されるように、検出動作は２−ティック検出動作
の２番目のティック（検出２）を完了する。クロック・
ティックＴ０において、信号RSELRBがアクティブ・ロー
となり、センス・アンプのパス・ゲートを活性化し、ク
ロック・ティックＴ０ないしＴ２において検出を開始す
る。尚、このパイプライン技法は実際には２ティック検
出よりも多少長い検出時間も考慮することを注記してお
く。

【００２０】クロック・ティックＴ３において、ラッチ
・イネーブル(LE)および出力イネーブル(OE)が活性化さ
れ、図５における出力データ(DOUT)を供給する。信号LE
/OEは、検出されたデータ値をマスタ・ラッチからスレ
ーブ・ラッチ部分に転送し、データ出力(DOUT)をスレー
ブ・ラッチ部分（図８参照）から供給するために用いら
れる。出力イネーブル(OE)は、データ出力(DOUT)を他の
回路に転送可能とする。

【００２１】図５は、メモリ・リード・アクセスの動作
速度を高める、パイプライン・アーキテクチャを示す。
例えば、図５に示すシステムを用いると、４クロック・
ティック毎にパイプライン・データが供給される。これ
は、２システム・クロック・サイクル毎に相当する。図
２および図３のパイプライン技法によって、第１の状況
集合(first set of circumstances)においてバーストを
実行可能であり、図４および図５のパイプライン技法は
同一のメモリ・アーキテクチャ上において使用可能であ
ることが認められよう。

【００２２】図６は、命令シーケンス６０，６２，６
４，６６を用いた１Ｘアーキテクチャのパイプライン・
プロセスを示す。言い換えると、システム・クロック毎
に、最初のリード／パイプラインのレイテンシが発生し
た後に、新たなデータ出力が得られる。命令シーケンス
６０は、クロック・ティックＴ２において最初のシーケ
ンス６０のアドレスを受信することから開始する。シー
ケンス６０のアドレスは、クロック・ティックＴ３にお
いてラッチされる。このアドレスはクロック・ティック
Ｔ０においてデコードされる。クロック・ティックＴ１
において、ワード・ライン(WL)がラッチされまたはイネ
ーブルされ、ビット・ライン(BL)およびデータ・ライン
(DL)は１．２ボルトまたは同様の動作電圧にプリチャー
ジされる。３−ティック検出動作は、クロック・ティッ
クＴ２における検出１から開始され、マスタ・ラッチ(S
1)のプリチャージもクロック・ティックＴ２において開
始する（図８のマスタ１１４を参照）。クロックＴ２に
おいて、シーケンス６２によって実行された第２リード
動作のアドレスが受信される。シーケンス６０の検出動
作は、クロック・ティックＴ３における検出２動作に進
む。クロックＴ３において、シーケンス６２からのアド
レスがラッチされる。シーケンス６０の３−ティック検
出は、クロック・ティックＴ０における検出３によって
終了する。また、クロック・ティックＴ０において、検
出回路におけるスレーブ・ラッチ(S2)のプリチャージも
行われる（図８のスレーブ１１８を参照）。Ｔ０におい
て、シーケンス６２のアドレスがデコードされる。クロ
ック・ティックＴ１において、マスタがラッチし、デー
タ出力(DOUT)が開始する。クロック・ティックＴ１にお
いて、ワード・ライン(WL)がラッチまたはイネーブルさ
れ、ビット・ライン(BL)およびデータ・ライン(DL)が
１．２ボルトまたは同様の動作電圧に、シーケンス６２
のためにプリチャージされる。シーケンス６０に供給さ
れたデータは、図６におけるクロック・ティックＴ１な
いしＴ３にわたって、スレーブ１１８（図８参照）によ
って有効に保持される。

【００２３】シーケンス６０からのデータが供給されて
いるティックＴ２において、シーケンス６２からのデー
タの検出が、検出１によって開始され、マスタ１１４
（図８参照）が、シーケンス６２に対する検出動作のた
めにプリチャージされる。加えて、ティックＴ２におい
て、シーケンス６４に対して、アドレスが与えられる。
シーケンス６０のデータがティックＴ３において供給さ
れている間、検出の２番目のティックが、シーケンス６
２に対して行われている。更に、ティックＴ３におい
て、シーケンス６４のアドレスがラッチされている。し
たがって、図６には２つのティックがあり、ここで３回
のリード動作がメモリ・アーキテクチャ内で同時に処理
されている。

【００２４】パイプライン処理は、図６に示すように進
み、Ｔ０ないしＴ３は、初期のパイプライン開始レイテ
ンシが発生した後、あらゆる数のメモリ・リードについ
ても、未定義に繰り返すことができる。したがって、シ
ーケンス６０，６２，６４，６６は、パイプライン状に
処理を終了する。図６のパイプライン処理は、６ティッ
ク即ち１．５システム・クロックのレイテンシを有し、
これによって、データは、起動レイテンシの後、４ティ
ック即ち１システム・クロック毎に出力される。したが
って、このパイプラインは１．５：１：１：．．．アー
キテクチャである。

【００２５】図６の利点は、命令シーケンス６０ないし
６６により多数のパイプライン・データ値を供給するパ
イプライン・アーキテクチャを含む。このパイプライン
・アーキテクチャは、少なくとも８０ＭＨｚのデータ・
スループットおよび速度の向上、並びにオプションとし
て１００ＭＨｚ以上の向上を提供する。図６は、フロー
ティング・ゲート・メモリ・アーキテクチャの効率およ
びスループットを高め、多数（３つ以上）の命令シーケ
ンスを時間的に重複可能とする、パイプライン・アーキ
テクチャを示す。このパイプライン・アーキテクチャの
利点は、同一クロック・ティックにおいて多数の動作が
行われること、３ティックによる検出、システム・クロ
ックと比較した場合の２Ｘティック・クロック、３ティ
ックにおよぶデータ保持、クロック周波数の上昇を含
み、しかもランダム・アクセス処理能力を維持してい
る。例えば、図６のパイプライン技法は、ＥＥＰＲＯ
Ｍ，ＥＰＲＯＭ，フラッシュ・メモリおよび同様の不揮
発性メモリ設計についてデータ・アクセス・レートを高
めるために用いることができる。図６のパイプライン・
アーキテクチャは、起動レイテンシを克服した後、シス
テム・クロック毎に新たなデータ値を供給するために用
いることができる。したがって、図６のパイプライン技
法のことを、１Ｘアクセス技法と呼ぶ。

【００２６】図７は、１Ｘパイプライン・アーキテクチ
ャについての、図６に関連するタイミング図を示す。シ
ステム・クロックは２クロック・ティック毎にトグル
し、１Ｘアーキテクチャを示す。クロック・ティックＴ
２において、命令シーケンス６０のアドレスが受信さ
れ、このアドレスはクロック・ティックＴ３においてラ
ッチされる。最初のブロック・セレクトＢＳ１がクロッ
ク・ティックＴ１においてラッチされ、２番目のブロッ
ク・セレクトＢＳ２が次のクロック・ティックＴ０にお
いてラッチされる。ワード・ライン(WL)が選択され、ビ
ット・ライン(BL)およびデータ・ライン(DL)が、クロッ
ク・ティックＴ１において、それぞれWLおよびDLで示さ
れるようにプリチャージされる。クロック・ティックＴ
１における破線によって示されるように、ワード・ライ
ン(WL)はクロック・ティックＴ１において選択される。
３−ティック検出動作が、DL信号で示されるように、ク
ロック・ティックＴ２において開始する。PCHGS1は、ク
ロック・ティックＴ２において、センス回路内のマスタ
・ラッチ１１４（図８参照）のためのプリチャージを選
択する。検出動作はクロック・ティックＴ３において継
続する。クロック・ティックＴ０において、スレーブ・
ラッチ(S2)のプリチャージは、センス回路（図８参照）
内のスレーブ・ラッチ１１８に対して、PCHGS2から開始
する。マスタ・ラッチ１１４（図８参照）はクロック・
ティックＴ１においてラッチされ、データはクロック・
ティックＴ１において出力される(DOUT)。データは、出
力イネーブル(OE)信号によって出力され、データ(DOUT)
は、クロック・ティックＴ１，Ｔ２，Ｔ３の合計３クロ
ック・ティックにわたって有効に保持され、アーキテク
チャ内におけるセット・アップ時間およびホールド時間
を確保する図７の利点は、速度およびデータ・スループ
ット全てにわたるパイプライン・アーキテクチャの向上
(increasing)を含む。３つの命令シーケンスが、図６お
よび図７に示す１Ｘシステムによって同時に実行され
る。例えば、命令シーケンス６０，６２，６４は、図６
および図７のクロック・ティックＴ２，Ｔ３において、
全て同時に処理される。

【００２７】図８に示すのは、本発明の一実施例による
回路図である。回路図１００は、複数のＥＥＰＲＯＭメ
モリ・セルから成る左側メモリ・アレイ１０４，左側ア
レイ・データ・マルチプレクサ１０６，右側アレイ・デ
ータ・マルチプレクサ１０８，複数のＥＥＰＲＯＭメモ
リ・セルから成る右側メモリ・アレイ１１０，第１段セ
ンス・アンプ負荷１１２，第１段センス・アンプ１１
４，第２段センス・アンプ負荷１１６，第２段センス・
アンプ１１８，基準電流源１２０，パス・ゲート１６
０，１６２，１６４，１６６，１７２，１７４，バッフ
ァ１７６，インバータ１６８，１７０，ゲート１７８，
およびプリチャージ回路(precharged circuit)１８０，
１８２で構成されている。第１段センス・アンプ負荷１
１２は、インバータ１２２，ｐｍｏｓトランジスタ１２
４，ｐｍｏｓトランジスタ１２６，およびｐｍｏｓトラ
ンジスタ１２８で構成されている。第１段センス・アン
プ１１４は、インバータ１３０およびインバータ１３２
で構成されている。第２段センス・アンプ負荷１１６
は、インバータ１４８，ｐｍｏｓトランジスタ１５０，
ｐｍｏｓトランジスタ１５２，およびｐｍｏｓトランジ
スタ１５４で構成されている。第２段センス・アンプ１
１８は、インバータ１５６およびインバータ１５８で構
成されている。基準電流源１２０は、ｎｍｏｓトランジ
スタ１３６，ｎｍｏｓトランジスタ１３８およびｎｍｏ
ｓトランジスタ１４０，ｎｍｏｓトランジスタ１４２，
ｎｍｏｓトランジスタ１４４，ならびにｎｍｏｓトラン
ジスタ１４６で構成されている。左側メモリ・アレイ１
０４は、左側データ・マルチプレクサ１０６に結合され
ている。プリチャージ信号を入力として受信するプリチ
ャージ回路１８０は、左側データ・マルチプレクサ１０
６に電気的に結合されている。また、左側データ・マル
チプレクサ１０６は、パス・ゲート１６０およびパス・
ゲート１６４にも結合されている。同様に、右側メモリ
・アレイ１１０は右側データ・マルチプレクサ１０８に
結合されており、プリチャージ回路１８２が右側データ
・マルチプレクサ１０８に結合されている。一方、パス
・ゲート１６２およびパス・ゲート１６６は、右側デー
タ・マルチプレクサ１０８に結合されている。第１段セ
ンス・アンプ負荷１１２では、インバータ１２２の入力
はプリチャージ信号に結合され、インバータ１２２の出
力はｐｍｏｓトランジスタ１２４，ｐｍｏｓトランジス
タ１２６，およびｐｍｏｓトランジスタ１２８のゲート
電極に結合されている。ｐｍｏｓトランジスタ１２４の
ソースおよびｐｍｏｓトランジスタ１２８のソースは、
ＶＤＤに結合されている。ｐｍｏｓトランジスタ１２４
のドレインは、パス・ゲート１６０およびパス・ゲート
１６２に結合されている。同様に、ｐｍｏｓトランジス
タ１２８のドレインは、パス・ゲート１６４およびパス
・ゲート１６６に結合されている。加えて、ｐｍｏｓト
ランジスタ１２４のドレインは、第１段センス・アンプ
１１４内のインバータ１７０の入力，インバータ１３０
の入力，およびインバータ１３２の出力に結合されてい
る。同様に、ｐｍｏｓトランジスタ１２８のドレイン
は、第１段センス・アンプ１１４内のインバータ１３０
の出力およびインバータ１３２の入力、ならびにインバ
ータ１６８の入力に結合されている。図８に示すよう
に、インバータ１３０の出力はインバータ１３２の入力
に結合され、インバータ１３２の出力はインバータ１３
０の入力に結合されている。インバータ１６８の出力は
パス・ゲート１７２に結合され、インバータ１７０の出
力はパス・ゲート１７４に結合されている。第２段セン
ス・アンプ負荷１１６内のインバータ１４８は、プリチ
ャージ信号PCHGS2を入力として受信し、インバータ１４
８の出力は、ｐｍｏｓトランジスタ１５０，ｐｍｏｓト
ランジスタ１５２，およびｐｍｏｓトランジスタ１５４
のゲート電極に結合されている。ｐｍｏｓトランジスタ
１５０のソースおよびｐｍｏｓトランジスタ１５４のソ
ースはＶＤＤに結合されている。ｐｍｏｓトランジスタ
１５０のドレインは、パス・ゲート１７２，第２段セン
ス・アンプ１１８，およびインバータ１７６の入力に結
合されている。より具体的には、ｐｍｏｓトランジスタ
１５０のドレインは、第２段センス・アンプ１１８内の
インバータ１５６の入力およびインバータ１５８の出力
に結合されている。同様に、ｐｍｏｓトランジスタ１５
４のドレインは、パス・ゲート１７４、ならびに第２段
センス・アンプ１１８内のインバータ１５６の出力およ
びインバータ１５８の入力に結合されている。ＡＮＤゲ
ート１７８の出力はインバータ１５８に結合されてい
る。ＡＮＤゲート１７８は２つの入力、即ち、ラッチ・
イネーブル信号LEおよびプリチャージ信号PCHGS2をイン
バータ１８４から受信する。加えて、パス・ゲート１７
２およびパス・ゲート１７４は、ラッチ・イネーブル・
バー信号LEB を入力として受信する。バッファ１７６
は、出力イネーブル信号OEを入力として受信する。基準
電流源１２０内では、ｎｍｏｓトランジスタ１４０のソ
ースが接地に結合され、ｎｍｏｓトランジスタ１４０の
ドレインがｎｍｏｓトランジスタ１３８のソースに結合
されている。ｎｏｍｓトランジスタ１３８のドレインは
ｎｍｏｓトランジスタ１３６のソースに結合され、ｎｍ
ｏｓトランジスタ１３６のドレインは、パス・ゲート１
６２，パス・ゲート１６６，および右側データ・マルチ
プレクサ１０８に結合されている。同様に、ｎｍｏｓト
ランジスタ１４６のソースは接地に結合され、ｎｍｏｓ
トランジスタ１４６のドレインはｎｍｏｓトランジスタ
１４４のソースに結合されている。ｎｍｏｓトランジス
タ１４４のドレインは、ｎｍｏｓトランジスタ１４２の
ソースに結合され、ｎｍｏｓトランジスタ１４２のドレ
インは、パス・ゲート１６４，パス・ゲート１６０，お
よび左側データ・マルチプレクサ１０６に結合されてい
る。加えて、ｎｍｏｓトランジスタ１３６のソースおよ
びｎｍｏｓトランジスタ１３８のドレインは、電圧バイ
アス信号VBIASに結合されている。同様に、ｎｍｏｓト
ランジスタ１４２のソースおよびｎｍｏｓトランジスタ
１４４のドレインも、同じ電圧バイアス信号VBIAS に結
合されている。図８に示すように、ｎｍｏｓトランジス
タ１３６およびｎｍｏｓトランジスタ１３８およびｎｍ
ｏｓトランジスタ１４２およびｎｍｏｓトランジスタ１
４４のゲート電極も、電圧バイアス信号VBIAS に結合さ
れている。ｎｍｏｓトランジスタ１４０のゲート電極は
基準電流右選択信号REFRに結合されており、ｎｍｏｓト
ランジスタ１４６のゲート電極は、基準電流左選択信号
REFLに結合されている。加えて、パス・ゲート１６０お
よびパス・ゲート１６６は、行選択左信号RSELLBを入力
として受信する。同様に、パス・ゲート１６２およびパ
ス・ゲート１６４は、行選択右信号RESLRBを入力として
受信する。

【００２８】図９は、図８に関連する詳細な回路図を示
す。図９は、データ・マルチプレクサおよびビット・ラ
イン・プリチャージ方法についての回路構成を示す。ビ
ット・ライン・プリチャージは、ブロック図２０４内に
ある。ブロック図２０４は、プリチャージ制御信号PCHG
D を受信する。インバータ２１４が入力においてプリチ
ャージ信号PCHGD を受信する。インバータ２１４は、PC
HGD 信号の補信号(complement)を発生し、一方の入力と
してＮＡＮＤゲート２１６に供給する。列選択信号COL
が、ＮＡＮＤゲート２１６の他方の入力に供給される。
ＮＡＮＤゲート２１６の出力は、ＮＡＮＤゲート２１８
の第１入力に供給される。ライト・イネーブル信号WEB
の補信号が、ＮＡＮＤゲート２１８の第２入力に供給さ
れる。ＮＡＮＤゲート２１８の出力は、ｐｍｏｓトラン
ジスタ２２０のゲートに結合されている。トランジスタ
２２０のドレインは、ｎｍｏｓトランジスタ２２８のド
レインに結合されている。トランジスタ２２０のソース
は電源ＶＤＤに結合されている。データ・マルチプレク
サ２４は、ブロック図１９０内に示されている。データ
・マルチプレクサ２４は、バイアス電圧VBIAS ，列選択
信号COLBの補信号，列選択信号COL ，ライト・イネーブ
ル信号WE，およびライト・イネーブル信号WEB の補信号
を受信する。バイアス電圧信号がｎｍｏｓトランジスタ
２２８のゲートに供給される。ビット・ラインが、トラ
ンジスタ２２８のソースおよびｐｍｏｓトランジスタ２
３０のソースに結合されている。トランジスタ２２８の
ドレインは、ｐｍｏｓトランジスタ２２６のソースおよ
びｎｍｏｓトランジスタ２２４のソースに結合されてい
る。列選択信号COLBの補信号が、トランジスタ２２６の
ゲートおよびｎｍｏｓトランジスタ２１２のゲートに供
給される。列選択信号COL がトランジスタ２２４のゲー
トに供給される。トランジスタ２２６，２２４のドレイ
ンは双方とも、データ・ラインに結合されている。ライ
ト・イネーブル信号WEが、ｎｍｏｓトランジスタ２１０
のゲートに供給される。トランジスタ２１０のソースは
トランジスタ２１２のドレインに結合されている。トラ
ンジスタ２１２のソースが接地に結合されている。トラ
ンジスタ２１０，２１２は、ビット・ライン・リセット
回路図を示す、ブロック図２０２を構成する。トランジ
スタ２１０のドレインは、ビット・ラインおよびｎｍｏ
ｓトランジスタ２０８のドレインに結合されている。ブ
ロック図２００は、漏れ回路(leakage circuitry) がビ
ット・ライン電圧を所定レベルに放出するためのもので
あり、ｎｍｏｓトランジスタ２０６およびｎｍｏｓトラ
ンジスタ２０８で構成されている。ｎｍｏｓトランジス
タ２０８のドレインは、ビット・ラインおよびトランジ
スタ２１０のドレインに結合されている。トランジスタ
２０８のソースはトランジスタ２０６のドレインに結合
されている。トランジスタ２０６のソースは接地に結合
されている。クロック信号が、トランジスタ２０６，２
０８双方のゲートに供給され、漏れおよびタイミングを
制御する。

【００２９】図９の利点は、選択されないビット・ライ
ンを１．２ボルトにプリチャージするためのブロック図
２０４を含む。他の利点は、ライトの間選択されないビ
ット・ラインを接地し、不正確なプログラミングが行わ
れるのを防止することである。

【００３０】図１０は、本発明による集積回路を示す。
デジタル信号プロセッサ（ＤＳＰ）コア３０２および不
揮発性メモリ・コア３０４が、種々の双方向バスを通じ
て結合されている。アドレス・バス３０６は、ＤＳＰコ
アおよび不揮発性メモリ・コア３０４間にアドレスを送
信する。データ・バス３０８は、ＤＳＰコアおよび不揮
発性メモリ・コア３０４間にデータおよび情報を送信す
る。制御バス３０６は、セットアップ，優先度，割り込
みに関する情報を、ＤＳＰコアおよび不揮発性メモリ・
コア３０４間に送信する。

【００３１】集積回路の利点は、密接配置による配線の
削減および高速化を含む。ＤＳＰコアは、マイクロコン
トローラまたはマイクロプロセッサ・コアと交換するこ
とも可能である。

【００３２】以上、本発明を特定の実施例を参照しなが
ら説明したが、更に別の変更や改良も当業者には想起さ
れよう。したがって、本発明は、特許請求の範囲に規定
される本発明の精神および範囲から逸脱しない、かかる
変更全てを含むことは理解されよう。

【図面の簡単な説明】

【図１】本発明によるメモリ・アーキテクチャを示す
図。

【図２】本発明による一実施例の２Ｘアーキテクチャに
対する命令シーケンスを示す図。

【図３】本発明による、図２に示した命令シーケンスの
タイミング図。

【図４】本発明による第２実施例の命令シーケンスの２
Ｘアーキテクチャを示す図。

【図５】本発明による、図４に関連するタイミング図。

【図６】本発明による１Ｘアーキテクチャに対する命令
シーケンスを示す図。

【図７】本発明による、図６に関連するタイミング図。

【図８】本発明による検出回路のブロック図および回路
構成を示す図。

【図９】本発明による、図８に関連する詳細回路構成を
示す図。

【図１０】本発明による集積回路を示す図。

【符号の説明】

１０ メモリ・アーキテクチャ １２ メモリ・アレイ １４ 列デコーダ １６ 高電圧行デコーダ １８ 低電圧行デコーダ ２０ 高電圧制御回路 ２２ 低電圧制御回路 ２４ データ・マルチプレクサ ２６ センス・アンプ回路 １０４ 左側メモリ・アレイ １０６ 左側アレイ・データ・マルチプレクサ １０８ 右側アレイ・データ・マルチプレクサ １１０ 右側メモリ・アレイ １１２ 第１段センス・アンプ負荷 １１４ 第１段センス・アンプ １１６ 第２段センス・アンプ負荷 １１８ 第２段センス・アンプ １２０ 基準電流源 １２４，１２６，１２８ ｐｍｏｓトランジスタ １３０，１３２ インバータ １３６，１３８，１４０，１４２，１４４，１４６
ｎｍｏｓトランジスタ １４８ インバータ １５０，１５２，１５４ ｐｍｏｓトランジスタ １５６，１５８ インバータ １６０，１６２，１６４，１６６，１７２，１７４
パス・ゲート １６８，１７０ インバータ １７６ バッファ １７８ ゲート １８０，１８２ プリチャージ回路 １８４ インバータ ２０６，２０８ ｎｍｏｓトランジスタ ２０８，２１０，２１２，２２４，２２８ ｎｍｏｓ
トランジスタ ２１４ インバータ ２１６，２１８ ＮＡＮＤゲート ２２０，２２６，２３０ ｐｍｏｓトランジスタ ３０２ デジタル信号プロセッサ（ＤＳＰ）コア ３０４ 不揮発性メモリ・コア ３０６ アドレス・バス ３０８ データ・バス

Claims (5)

【特許請求の範囲】
1. 【請求項１】不揮発性メモリ回路であって：複数の不揮
   発性メモリ・セルを内蔵する複数のメモリ・バンク；前
   記複数の不揮発性メモリ・セルに結合されたアドレス・
   デコーダ回路であって、入力アドレスを変換し、前記複
   数の不揮発性メモリ・セルに結合された複数の導線を活
   性化するアドレス・デコーダ回路；および前記複数の不
   揮発性メモリ・セルに結合され、該複数の不揮発性メモ
   リ・セルからデータを読み出す検出回路であって、マス
   タ部分およびスレーブ部分を有し、前記スレーブ部分は
   前記マスタ部分に結合され、以前に前記マスタ部分によ
   って検出された出力に対する第１データ値を格納するた
   めに用いられ、前記マスタ部分は第２データ値を検出す
   るために用いられる検出回路から成り、 パイプライン・プロセスで前記複数の不揮発性メモリ・
   セルからデータを読み出すことを特徴とする不揮発性メ
   モリ回路。
2. 【請求項２】不揮発性メモリ回路であって：複数の不揮
   発性メモリ・セルを内蔵する複数のメモリ・バンク；前
   記複数の不揮発性メモリ・セルに結合されたアドレス・
   デコーダ回路であって、入力アドレスを変換し、前記複
   数の不揮発性メモリ・セルに結合された複数の導線を活
   性化するアドレス・デコーダ回路；前記複数の不揮発性
   メモリ・セルに結合され、該複数の不揮発性メモリ・セ
   ルからデータを読み出す検出回路であって、マスタ部分
   およびスレーブ部分を有し、前記スレーブ部分は前記マ
   スタ部分に結合され、以前に前記マスタ部分によって検
   出された出力に対する第１データ値を格納するために用
   いられ、前記マスタ部分は第２データ値を検出するため
   に用いられる検出回路；前記複数の不揮発性メモリ・セ
   ルに結合されたプリチャージ回路であって、前記検出回
   路によって複数の選択されたビット・ラインが検出され
   た場合、前記複数の不揮発性メモリ・セル内の複数の選
   択されないビット・ラインをプリチャージするプリチャ
   ージ回路から成り、 パイプライン・プロセスで前記複数の不揮発性メモリ・
   セルからデータを読み出すことを特徴とする不揮発性メ
   モリ回路。
3. 【請求項３】不揮発性メモリ回路であって：複数の不揮
   発性メモリ・セルを内蔵する複数のメモリ・バンク；前
   記複数の不揮発性メモリ・セルに結合されたアドレス・
   デコーダ回路であって、入力アドレスを変換し、前記複
   数の不揮発性メモリ・セルに結合された複数の導線を活
   性化するアドレス・デコーダ回路；前記複数の不揮発性
   メモリ・セルに結合され、該複数の不揮発性メモリ・セ
   ルからデータを読み出す検出回路であって、該検出回路
   は第１電流基準源，第２電流基準源および検出部分を有
   し、前記検出部分は第１入力および第２入力を有し、前
   記第１電流基準源は、前記検出部分の前記第１入力が第
   １メモリ・バンクからデータを受信しているとき、前記
   検出部分の前記第２部分に結合され、前記第２電流基準
   源は、前記検出部分の前記第１入力が第２メモリ・バン
   クからデータを受信しているとき、前記検出部分の前記
   第２入力に結合される検出回路；および前記複数の不揮
   発性メモリ・セルに結合されたプリチャージ回路であっ
   て、前記検出回路によって複数の選択されたビット・ラ
   インが検出された場合、前記複数の不揮発性メモリ・セ
   ル内の複数の選択されないビット・ラインをプリチャー
   ジするプリチャージ回路から成り、 パイプライン・プロセスで前記複数の不揮発性メモリ・
   セルからデータを読み出すことを特徴とする不揮発性メ
   モリ回路。
4. 【請求項４】不揮発性メモリ回路であって：ランダムに
   アクセス可能な複数のフローティング・ゲート・メモリ
   ・セルを内蔵する複数のメモリ・バンク；前記複数のフ
   ローティング・ゲート・メモリ・セルに結合されたアド
   レス・デコーダ回路であって、入力アドレスを変換し、
   前記複数のフローティング・ゲート・メモリ・セルに結
   合された複数の導線を活性化するアドレス・デコーダ回
   路；および前記複数のフローティング・ゲート・メモリ
   ・セルに結合され、該複数のフローティング・ゲート・
   メモリ・セルからデータを読み出す検出回路であって、
   マスタ部分およびスレーブ部分を有し、前記スレーブ部
   分は前記マスタ部分に結合され、以前に前記マスタ部分
   によって検出された出力に対する第１データ値を格納す
   るために用いられ、前記マスタ部分は第２データ値を検
   出するために用いられる検出回路から成り、 全不揮発性メモリ回路は、パイプライン・プロセスで前
   記複数のフローティング・ゲート・メモリ・セルからデ
   ータを読み出し、前記パイプライン・プロセスは少なく
   とも４つのタイム・ティックを用い、該少なくとも４つ
   のティックの内２つは、前記検出回路におけるデータの
   検出を実行するために利用されることを特徴とする不揮
   発性メモリ回路。
5. 【請求項５】不揮発性メモリ回路であって：ランダムに
   アクセス可能な複数のフローティング・ゲート・メモリ
   ・セルを内蔵する複数のメモリ・バンク；前記複数のフ
   ローティング・ゲート・メモリ・セルに結合されたアド
   レス・デコーダ回路であって、入力アドレスを変換し、
   前記複数のフローティング・ゲート・メモリ・セルに結
   合された複数の導線を活性化するアドレス・デコーダ回
   路；および前記複数のフローティング・ゲート・メモリ
   ・セルに結合され、該複数のフローティング・ゲート・
   メモリ・セルからデータを読み出す検出回路であって、
   マスタ部分およびスレーブ部分を有し、前記スレーブ部
   分は前記マスタ部分に結合され、以前に前記マスタ部分
   によって検出された出力に対する第１データ値を格納す
   るために用いられ、前記マスタ部分は第２データ値を検
   出するために用いられる検出回路から成り、 前記不揮発性メモリ回路は、パイプライン・プロセスで
   前記複数のフローティング・ゲート・メモリ・セルから
   データを読み出し、前記パイプライン・プロセスは少な
   くとも４つのタイム・ティックを用い、該少なくとも４
   つのティックの内３つは、前記検出回路におけるデータ
   の検出を実行するために利用されることを特徴とする不
   揮発性メモリ回路。