JP2009301714A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】複数のI/O構成からなる電気的に書き換え可能な不揮発性メモリにおいて、複数のI/Oを任意の数ごとに複数のI/O群に分割され、ワードラインは分割されたI/O群と同数に分割され、各々ワードラインドライバーを有し、読み出し時はI/O分のワードラインがすべて選択され、I/O分のデータを読み出し、プログラム時は1つ或いは複数のI/O群分のワードラインに選択的に高電圧が印加されることを特徴とする。
【選択図】図7
Description
(付記1)
複数の入出力端子と、該複数の入出力端子の各々に対応するブロックからなるメモリセル配列と、該ブロックの各々に対して複数個隣接して設けられ、該メモリセル配列のデータをセンスするセンスアンプと、該複数のセンスアンプに対応する複数のスイッチと、該複数のセンスアンプを該複数のスイッチを介して該複数の入出力端子の対応する1つに接続する信号配線を含むことを特徴とする半導体記憶装置。
(付記2)
入力アドレスに応じて前記複数のスイッチの一つを選択的に導通することで、前記複数のセンスアンプに対応する複数ページから一つのページを選択してデータを読み出すことを特徴とする付記1記載の半導体記憶装置。
(付記3)
前記メモリセル配列はフラッシュメモリセルを含むことを特徴とする付記1記載の半導体記憶装置。
(付記4)
前記ブロックの複数個をまとめて1つの消去単位として前記メモリセル配列のデータ消去を該消去単位ごとに順次実行することを特徴とする付記3記載の半導体記憶装置。
(付記5)
メモリセル配列から複数のページ分のデータを同時に読み出して複数のセンスアンプに記憶し選択されたページのデータを選択されたセンスアンプから読み出す半導体記憶装置であって、1つの入出力端子に対して該複数のページに対応するメモリセル領域が該メモリセル配列内で互いに隣接して配置され、該1つの入出力端子に対して該複数のセンスアンプが互いに隣接して配置され、該1つの入出力端子に対して設けられた該複数のセンスアンプを該1つの入出力端子に接続する配線を含むことを特徴とする半導体記憶装置。
(付記6)前記メモリセル配列はフラッシュメモリセルを含むことを特徴とする付記5記載の半導体記憶装置。
(付記7)
複数の入出力端子に対応する前記メモリセル領域をまとめて1つの消去単位として前記メモリセル配列のデータ消去を該消去単位ごとに順次実行することを特徴とする付記6記載の半導体記憶装置。
(付記8)
メモリセル配列から複数のページ分のデータを同時に読み出して複数のセンスアンプに記憶し選択されたページのデータを選択されたセンスアンプから読み出す半導体記憶装置であって、1つの入出力端子に対して該複数のページに対応するメモリセル領域が該メモリセル配列内で互いに隣接して配置されることを特徴とする半導体記憶装置。
(付記9)
メモリセル配列から複数のページ分のデータを同時に読み出して複数のセンスアンプに記憶し選択されたページのデータを選択されたセンスアンプから読み出す半導体記憶装置であって、1つの入出力端子に対して該複数のセンスアンプが互いに隣接して配置され、該1つの入出力端子に対して設けられた該複数のセンスアンプを該1つの入出力端子に接続する配線を含むことを特徴とする半導体記憶装置。
(付記10)
複数のI/O構成からなる電気的に書き換え可能な不揮発性メモリにおいて、複数のI/Oを任意の数ごとに複数のI/O群に分割され、ワードラインは分割されたI/O群と同数に分割され、各々ワードラインドライバーを有し、読み出し時はI/O分のワードラインがすべて選択され、I/O分のデータを読み出し、プログラム時は1つ或いは複数のI/O群分のワードラインに選択的に高電圧が印加されることを特徴とする半導体記憶装置。
(付記11)
プログラム時はI/O分全てにプログラムが行なわれるまでI/O群毎にプログラムを行なうことを特徴とする付記10記載の半導体記憶装置。
(付記12)
プログラム用シーケンサを有し、I/O分のデータをプログラムする際はシーケンサにより内部で自動的にI/O群毎に連続してプログラムを行なうことを特徴とする付記11記載の半導体記憶装置。
11 入出力バッファ
12 センスアンプ
13 スイッチ
14 信号線
20 メモリセル配列
21 入出力バッファ
22 センスアンプ
23 スイッチ
24 信号線
51 消去回路
52 消去制御回路
53 アドレスバッファ
Claims (1)
- 複数のI/O構成からなる電気的に書き換え可能な不揮発性メモリにおいて、複数のI/Oを任意の数ごとに複数のI/O群に分割され、ワードラインは分割されたI/O群と同数に分割され、各々ワードラインドライバーを有し、読み出し時はI/O分のワードラインがすべて選択され、I/O分のデータを読み出し、プログラム時は1つ或いは複数のI/O群分のワードラインに選択的に高電圧が印加されることを特徴とする半導体記憶装置。
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JP2009230530A JP4998534B2 (ja) | 2009-10-02 | 2009-10-02 | 半導体記憶装置 |
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JP2000229690A Division JP4467728B2 (ja) | 2000-07-28 | 2000-07-28 | 半導体記憶装置 |
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JPH10177797A (ja) * | 1996-12-17 | 1998-06-30 | Toshiba Corp | 半導体記憶装置 |
JP2000173283A (ja) * | 1998-12-08 | 2000-06-23 | Hitachi Ltd | 半導体記憶装置及びデータ処理装置 |
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