JPH10173719A - Pam方式通信装置のタイミング制御回路 - Google Patents
Pam方式通信装置のタイミング制御回路Info
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Abstract
において、各チャネル間で相互干渉現象を起こすことの
ないタイミング制御回路を提供する。 【解決手段】第1チャネルのA/D変換器からの信号r
ef1がPLL回路41に入力され、第1チャネルのサ
ンプリング信号φ1が生成される共に順次遅延された信
号V1〜V8が比較及び論理演算部42B〜42N及び
マルチプレクサ43B〜43Nに出力される。各比較及
び論理演算部42B〜42Nでは、各信号V1〜V8に
ついて、対応するチャネルのA/D変換器からの信号r
ef2〜refNとの論理演算を行った結果を基に選択
制御信号V1”〜V8”が生成されて対応するマルチプ
レクサに出力される。各マルチプレクサ43B〜43N
では、選択制御信号V1”〜V8”を基に信号V1〜V
8から1つの信号が選択され、対応するチャネルのサン
プリング信号φ2〜φNとして出力される。
Description
(pulse amplitude mudulation;PAM)方式の通信装
置において、受信信号をA/D変換するときに用いるサ
ンプリング信号を得るためのタイミング制御回路に関
し、特に、複数のチャネルを使用するPAM方式通信装
置の場合に、各チャネルのタイミング制御回路間の干渉
現象を防止したPAM方式通信装置のタイミング制御回
路に関する。
式通信装置は、図5に示すように、入力信号akに応じ
てパルス振幅を変調させたアナログのPAM信号s
(t)を出力するパルス振幅変調部1を送信側Txに備
え、受信側Rxには、送信側Txから送り出されたPAM信
号s(t)を受信して信号r(t)を出力するチャネル
2と、該アナログの受信信号r(t)をディジタル信号
r(d)に変換するA/D変換器3と、A/D変換器3
で用いるサンプリング信号のタイミングを制御するため
に、A/D変換器3の出力信号r(d)の一部(信号r
efとする)を用いてタイミングエラー(位相の誤差)
を検出し、該タイミングエラーに応じて発振周波数が変
化する信号を発生してA/D変換器3に帰還させる位相
同期ループ(PLL)回路4と、A/D変換器3の出力
信号r(d)を受けてチャネル2で発生した雑音成分を
除去する等化器5と、該等化器5の出力信号を受けて入
力信号akと同様な情報を示す信号ak’を出力するス
ライサ6と、から構成されていた。
ースバンドPAM通信装置の構成を示し、上記のような
基本的な通信装置がチャネル別にN個並列に連結され、
各通信装置から出力された信号a1 k' ,a2 k' ,…
aN k' が並列/直列変換器27を通って整列されて一
連の直列信号Qkが出力されるように構成されたもので
ある。
置の動作は、第1のチャネルについて考えると、送信側
のパルス振幅変調部21Aが入力信号a1 kに応じて搬
送波パルスの振幅を変調してPAM信号s1(t)を出力
し、受信側のA/D変換器23Aは、チャネル22Aを
通って受信された信号r1(t)をサンプリングしてディ
ジタル信号r1(d)を出力する。この受信側では、正確
なタイミングのサンプリング信号を得るため、A/D変
換器23Aからの信号ref1がタイミング制御回路と
して機能するPLL回路24Aを介してA/D変換器2
3Aに帰還される。
図7を用いて詳しく説明すると、まず、位相周波数検出
器(Phase Ferquency Detector;PFD)31Aは、A
/D変換器23Aからの信号ref1と電圧制御発振器
( VCO)34からの帰還入力信号とを比較しタイミン
グエラーを検出して電荷ポンプ32Aに出力し、該電荷
ポンプ32Aは、検出されたタイミングエラーの値に応
じた電荷をポンピングして前記タイミングエラーに相応
するレベルの制御電圧をループフィルタ33Aに出力す
る。ループフィルタ33Aは、制御電圧から雑音成分を
除去した後、該制御電圧をVCO34Aに入力信号とし
て供給し、VCO34Aは、制御電圧に応じて発振周波
数が変化する信号を発生して位相周波数検出器31Aの
帰還入力信号として供給する。このようなPLL回路2
4Aの帰還ループ上でのタイミングエラー検出及び訂正
動作はタイミングエラーがなくなるまで反復して行われ
る。
グされた信号r1(d)は、等化器25Aを通ってチャネ
ル22Aで発生した雑音成分が除去され、スライサ26
Aを通って信号a1 k’が出力される。また、他のチャ
ネルについても上記第1チャネルの場合と同様に動作し
て、各チャネル別に並列処理された信号a1 k' ,a2
k' ,…aN k' が並列/直列変換器27を通って整列
されて一連の直列信号Qkが出力される。
うな従来のN個のチャネルを有したPAM方式通信装置
のタイミング制御回路においては、N個のPLL回路2
4A〜24Nを用いることに伴なって、N個のVCO3
4A〜34N(図7)を必要とし、それらのVCO34
A〜34Nは同様な周波数で動作するために相互干渉現
象が発生して、各PLL回路が正常に動作しない虞があ
るという不都合な点があった。
で、複数のチャネルを有したPAM方式通信装置におい
て、各チャネル間で相互干渉現象を起こすことのないタ
イミング制御回路を提供することを目的とする。
の発明は、パルス振幅を変調させたアナログの信号を複
数のチャネル毎に送信側から受信側に伝送するPAM方
式通信装置に用いられ、前記受信側で受信された各チャ
ネル毎の信号をディジタルの信号に変換する複数のA/
D変換手段でそれぞれ使用されるサンプリング信号のタ
イミングを制御するタイミング制御回路において、第1
チャネルに対応する前記A/D変換手段の出力信号及び
帰還入力信号を基に検出したタイミングエラーに相応す
る制御電圧に応じて周波数が変化する発振信号を発生
し、該発振信号を前記帰還入力信号及び第1チャネルの
サンプリング信号として出力すると共に、前記発振信号
を所定の時間間隔で順次遅延させた遅延信号群を出力す
る位相同期ループ手段と、該位相同期ループ手段からの
遅延信号群の各信号について、第1チャネルを除く他の
チャネルにそれぞれ対応する前記A/D変換手段の各出
力信号との論理演算を行い、該演算結果に基づいて選択
制御信号群を生成する、前記他のチャネル毎に設けられ
た比較及び論理演算手段と、該各比較及び論理演算手段
から出力された選択制御信号群に基づいて、前記遅延信
号群の各信号のうちで前記各A/D変換手段からの出力
信号のタイミングにそれぞれ最も近い信号を選択し、該
選択した信号を対応するチャネルのサンプリング信号と
して出力する、前記他のチャネル毎に設けられた信号選
択手段と、を備えて構成される。
送信側から受信側に送られたパルス振幅変調信号は、各
チャネルに対応した複数のA/D変換手段でそれぞれデ
ィジタル信号に変換される。そして、第1チャネルのA
/D変換手段の出力信号が位相同期ループ手段に送ら
れ、この位相同期ループ手段では、A/D変換手段から
の出力信号と自己の出力を帰還させた信号とに基づい
て、タイミングエラー(位相の誤差)を検出し、そのタ
イミングエラーに相応する制御電圧が生成され、更に、
その制御電圧に応じて周波数が変化する発振信号が生成
される。この発振信号は、帰還入力信号として入力端子
に帰還されると共に、第1チャネルのサンプリング信号
としてA/D変換手段にフィードバックされる。また、
前記発振信号を順次遅延させた複数の信号からなる遅延
信号群が生成され、第2チャネル以降の各比較及び論理
演算手段及び各信号選択手段に出力される。各比較及び
論理演算手段では、前記遅延信号群の各信号について、
対応するチャネルのA/D変換手段からの出力信号との
論理演算が実行され、その演算結果に基づいて信号選択
手段で用いる選択制御信号群が生成される。この各比較
及び論理演算手段にそれぞれ接続する信号選択手段で
は、遅延信号群及び選択制御信号群の入力を受けて、遅
延信号群の各信号のうちで対応するチャネルのA/D変
換手段からの出力信号のタイミングに最も近い信号が選
択され、そのチャネルのサンプリング信号として出力さ
れる。したがって、1つの位相制御ループ手段を用いて
複数のチャネルのサンプリング信号のタイミング再生が
行われるようになる。
1に記載の発明の具体的な構成として、前記各比較及び
論理演算手段は、対応するチャネルの前記A/D変換手
段からの出力信号を反転させる第1インバータと、該第
1インバータの出力信号と前記遅延信号群のうちの1つ
の信号との否定論理積を演算する第1NANDゲート
と、前記遅延信号群のうちの1つの信号を反転させる第
2インバータと、該第2インバータの出力信号と前記A
/D変換手段からの出力信号との否定論理積を演算する
第2NANDゲートと、前記第1、2NANDゲートの
各出力信号の否定論理積を演算する第3NANDゲート
と、該第3NANDゲートの演算結果をクロック入力信
号とし、反転出力端子とデータ入力端子とが接続された
第1D形フリップフロップと、前記A/D変換手段から
の出力信号を遅延させる遅延器と、該遅延器を介した信
号をクロック入力信号とし、前記第1D形フリップフロ
ップの非反転出力端子からの出力信号をデータ入力信号
とし、非反転出力端子から前記選択制御信号群のうちの
1つの信号を出力する第2D形フリップフロップと、を
前記遅延信号群の各信号毎にそれぞれ備えるものとす
る。
て図面を用いて説明する。図1は、本実施形態に係るP
AM方式通信装置のタイミング制御回路の構成を示すブ
ロック図である。また、タイミング制御回路以外のPA
M方式通信装置全体の構成は、図6に示した従来の装置
構成(ただし、各チャネルのPLL回路24A〜24N
を除く)と同様である。
第1チャネルのA/D変換器23A(図6)から出力さ
れた信号ref1を入力し、検出したタイミングエラー
に応じて発振周波数が変化する矩形波の信号V1を発生
し、該信号V1を自己の帰還入力に用い、また、信号V
1を第1チャネルのサンプリング信号φ1としてA/D
変換器23Aに出力し、更に、信号V1を所定の時間間
隔で順次遅延させて得た信号V1〜V8(遅延信号群)
を出力する位相同期ループ手段であるPLL回路41
と、該PLL回路41からの遅延信号群の各信号V1〜
V8について、第2〜NチャネルのA/D変換器23B
〜23N(図6)から出力された各信号ref2〜re
fNとの論理演算を行い、その演算結果を基にして、信
号V1〜V8のうちで各信号ref2〜refNのタイ
ミングにそれぞれ最も近い信号を選択するための選択制
御信号V1”〜V8”(選択制御信号群)を生成する比
較及び論理演算手段としての比較及び論理演算部42B
〜42Nと、各比較及び論理演算部42B〜42Nから
出力された選択制御信号V1”〜V8”に基づいて、P
LL回路41からの出力信号V1〜V8のうちで各信号
ref2〜refNのタイミングにそれぞれ最も近い信
号を選択し、第2〜Nチャネルの各サンプリング信号φ
2〜φNとして各A/D変換器23B〜23Nに出力す
る信号選択手段としてのマルチプレクサ43B〜43N
と、から構成される。
らの信号ref1を入力してタイミングエラーを検出す
る位相周波数検出器(PFD)41Aと、検出されたタ
イミングエラー値に相応する電荷をポンピングして制御
電圧を発生する電荷ポンプ41Bと、その制御電圧の雑
音成分を除去するループフィルタ41Cと、該ループフ
ィルタ41Cを介した制御電圧を入力信号として、発振
周波数が制御電圧に応じて変化する信号V1を発生し、
該信号V1を位相周波数検出器41Aへの帰還入力及び
A/D変換器23Aへのサンプリング信号φ1として出
力すると共に、信号V1を基に信号V2〜V8を生成し
て各比較及び論理演算部42B〜42N並びに各マルチ
プレクサ43B〜43Nに出力するする電圧制御発振器
(VCO)41Dと、で構成される。
ように、PLL回路41からの各信号V1〜V8につい
てA/D変換器23Bからの信号ref2との論理演算
をそれぞれ行う論理演算部51A〜51Hと、各論理演
算部51A〜51Hでの演算結果をクロック入力信号と
し、反転出力端子/Qとデータ入力端子Dが接続され、
各非反転出力端子Qから信号V1’〜V8’を出力する
第1D形フリップフロップとしてのD形フリップフロッ
プ52A〜52Hと、遅延器dを介した信号ref2を
クロック入力信号とし、各D形フリップフロップ52A
〜52Hからの信号V1’〜V8’をデータ入力信号と
し、各非反転出力端子Qから選択制御信号V1”〜V
8”を出力する第2D形フリップフロップとしてのD形
フリップフロップ53A〜53Hと、で構成される。ま
た、論理演算部51Aは、信号ref2を反転させる第
1インバータとしてのインバータI1と、該インバータ
I1の出力信号及び信号V1の否定論理積を演算する第
1NANDゲートとしてのNANDゲートND1と、信
号V1を反転させる第2インバータとしてのインバータ
I2と、該インバータI2の出力信号及び信号ref2
の否定論理積を演算する第2NANDゲートとしてのN
ANDゲートND2と、各NANDゲートND1,ND
2の出力信号の否定論理積を演算してD形フリップフロ
ップ52Aのクロック入力端子に出力する第3NAND
ゲートとしてのNANDゲートND3と、から成る。他
の論理演算部51B〜51Hも、論理演算部51Aの構
成と同様である。更に、他の比較及び論理演算部42C
〜42Nについても、上記論理演算部42Bの構成と同
様である。
ついて説明する。まず、図6に示した送信側Txからの信
号S1(t),S2(t),…, SN ( t)は、それぞれ所定の
時間をずらして受信側Rxの各チャネル22A〜22Nに
並列に送信され、各々のチャネル22A〜22Nを通っ
た信号R1(t) 〜RN ( t)が順次A/D変換器23A
〜23Nで受信される。この時、各A/D変換器23A
〜23Nから出力され図1のタイミング制御回路に送ら
れる信号ref1〜refNは、信号R1(t) 〜RN (
t)と比べて周波数は同様であるが、ある程度遅延され
た信号となる。
た受信信号ref1は、PLL回路41に伝達されて、
位相周波数検出器41Aでタイミングエラーが検出さ
れ、電荷ポンプ41Bでタイミングエラーに応じたレベ
ルの制御電圧が出力され、更に、ループフィルタ41C
で制御電圧の雑音成分が除去された後に、VCO41D
の入力信号として供給される。
て発振周波数が変化する矩形波信号V1を発生して、該
信号V1を位相周波数検出器41Aの帰還入力及びA/
D変換器23Aのサンプリング信号φ1として出力す
る。また、このVCO41Dは、信号V1を所定の時間
ずつ順次遅延させた信号V2〜V8を発生する。図3
(B)〜(I)には、VCO41Dから遅延出力された
信号V1〜V8のタイミングを示し、図3(A)には、
信信号ref2のタイミングを示す。
信号φ1は、従来の回路と同様にPLL回路41のVC
O41Dから直接出力される。一方、他のチャネルのサ
ンプリング信号φ2〜φNは、従来とは異なり、各チャ
ネル毎に設けた比較及び論理演算部42B〜42N及び
マルチプレクサ43B〜43Nを介して出力される。以
下では、サンプリング信号φ2〜φNの出力過程につい
て詳しく説明する。
プリング信号φ2の出力過程を説明する。信号ref2
は、インバーターI1で反転された後にNANDゲート
ND1の一方の入力端子に印加されて、他方の入力端子
に印加された図3(B)に示すようなVCO41Dの出
力信号V1と否定論理積され、且つ、直接NANDゲー
トND2の一方の入力端子に印加されて、インバーター
I2を介して他方の入力端子に印加された前記VCO4
1Dの出力信号V1と否定論理積される。次いで、それ
らNANDゲートND1,ND2の各出力信号は、NA
NDゲートND3で否定論理積され、D形フリップフロ
ップ52Aのクロック入力端子CPに印加されて、出力
端子Qから図4(C)に示したような信号V1’が出力
される。
力信号V1’が、後段のD形フリップフロップ53Aの
データ入力端子Dに供給されると共に、図4(A)に示
した信号ref2が遅延器dを通って、図4(B)に示
すように所定の時間遅延された後にD形フリップフロッ
プ53Aのクロック入力端子CPに印加される。D形フ
リップフロップ53Aでは、前記遅延された信号ref
2の上昇エッジにおいて前記信号V1’がハイ状態を維
持すると、図4(K)に示すような論理値1を示す選択
制御信号V1”が非反転出力端子Qから出力される。
すようなVCO41Dの出力信号V2と、図4(A)に
示した信号ref2とが論理演算部51B(図2)で論
理演算された後にD形フリップフロップ52Bのクロッ
ク入力端子CPに供給されて、非反転出力端子Qから図
4(D)に示すような信号V2’が出力され、後段のD
形フリップフロップ53Bのデータ入力端子Dに印加さ
れる。このとき、フリップフロップ53Bのクロック入
力端子CPに供給される図4(B)の遅延された受信信
号ref2の上昇エッジにおいて、前記信号V2’がハ
イ状態を維持するため、図4(M)に示すように論理値
1を示す選択制御信号V2”が出力される。
8についても同様に、それぞれの論理演算部51C〜5
1Hで信号ref2と論理演算された後、D形フリップ
フロップ52C〜52Hのクロック入力端子CPに供給
されて、図4(E)〜(J)に示すような信号V3’〜
V8’が出力され、後段のD形フリップフロップ53C
〜53Hのデータ入力端子Dにそれぞれ供給されて、前
述した図4(B)の遅延された信号ref2の上昇エッ
ジと比較判定され、図4(M)〜(R)に示すような選
択制御信号V3”〜V8”が出力される。
O41Dから出力された図3(B)〜(I)に示すよう
な信号V1〜V8を信号ref2と論理演算して、図4
(C)〜(J)に示すような信号V1’〜V8’を生成
し、更に、図4(B)に示すような遅延された信号re
f2の上昇エッジと比較して、図4(K)〜(R)に示
すような選択制御信号V1”〜V8”を出力する。
び論理演算部42Aから出力された選択制御信号V1”
〜V8”のうちのいずれの信号が最初にロー状態で出力
されるかを検出し、信号V1〜V8のうちで前記検出さ
れた選択制御信号に対応する信号を第2チャネルのサン
プリング信号φ2として選択する。例えば、図4(K)
〜(R)に示したような選択制御信号V1”〜V8”の
うちでは、最初にロー状態で出力される信号が図4
(N)の選択制御信号V4”であるので、VCO41D
から出力された信号V1〜V8のうちの信号V4をサン
プリング信号φ2として選択して出力する。この場合、
図4(A)及び(F)に示すように、信号ref2及び
信号V4が波形の反転された同様なタイミングの関係に
あることがわかる。
論理演算部42Bから出力された選択制御信号V1”〜
V8”に基づいて、信号V1〜V8のうちで信号ref
2とタイミングの類似な信号を選択して出力するもので
ある。また、他の比較及び論理演算部42C〜42Nに
ついても、上記比較及び論理演算部42Bの場合と同様
に、信号ref3〜refNをVCO41Dの出力信号
V1〜V8とそれぞれ論理演算して比較し、その結果に
従う選択制御信号V1”〜V8”を生成する。更に、こ
れら選択制御信号V1”〜V8”に基づいて、マルチプ
レクサ43Bと同様に各マルチプレクサ43C〜43N
でも、VCO41Dの出力信号V1〜V8のうちで各信
号ref3〜refNとタイミングの類似な信号をそれ
ぞれ選択して第3〜Nチャネルのサンプリング信号φ3
〜φNとして出力する。
LL回路41、チャネル数Nに対応した比較及び論理演
算部42B〜42N及びマルチプレクサ43B〜43N
を用いて、各チャネルで必要とするサンプリング信号φ
1〜φNのタイミングをそれぞれ制御させることによっ
て、従来のように複数のVCOの使用により発生した相
互干渉現象が防止されるため、PAM方式通信装置の動
作の安定化を図ることができる。また、従来回路と比較
して、タイミング制御回路の構成が簡略なものになるた
め高集積化を図ることも可能である。
つの信号V1〜V8に基づいて処理を行い各チャネルの
サンプリング信号を発生する構成としたが、本発明はこ
れに限られるものではなく、サンプリング信号のタイミ
ングの正確度を一層向上させようとする場合には、処理
する信号の数(ビット数)を増加させることが望まし
い。
に記載の発明に係るPAM方式通信装置のタイミング制
御回路は、1つの位相同期ループ手段、及び複数のチャ
ネルに対応した比較及び論理演算手段並びに信号選択手
段を用いて、各チャネルのA/D変換手段で使用するサ
ンプリング信号のタイミングを制御する構成としたこと
によって、従来のように複数の電圧制御発振器(VC
O)を使用する必要がなくなって各VCO間での相互干
渉現象が防止されるため、PAM方式通信装置の動作の
安定化を図ることができる。また、タイミング制御回路
が簡略な構成となるため高集積化を図ることも可能であ
る。
タイミング制御回路の構成を示したブロック図である。
ある。
び順次遅延された各出力信号の波形を示す図である。
部での信号波形を示す図である。
装置の構成を示すブロック図である。
装置の構成を示すブロック図である。
る。
ロップ 51A〜51H 論理演算部
Claims (2)
- 【請求項1】パルス振幅を変調させたアナログの信号を
複数のチャネル毎に送信側から受信側に伝送するPAM
方式通信装置に用いられ、前記受信側で受信された各チ
ャネル毎の信号をディジタルの信号に変換する複数のA
/D変換手段でそれぞれ使用されるサンプリング信号の
タイミングを制御するタイミング制御回路において、 第1チャネルに対応する前記A/D変換手段の出力信号
及び帰還入力信号を基に検出したタイミングエラーに相
応する制御電圧に応じて周波数が変化する発振信号を発
生し、該発振信号を前記帰還入力信号及び第1チャネル
のサンプリング信号として出力すると共に、前記発振信
号を所定の時間間隔で順次遅延させた遅延信号群を出力
する位相同期ループ手段と、 該位相同期ループ手段からの遅延信号群の各信号につい
て、第1チャネルを除く他のチャネルにそれぞれ対応す
る前記A/D変換手段の各出力信号との論理演算を行
い、該演算結果に基づいて選択制御信号群を生成する、
前記他のチャネル毎に設けられた比較及び論理演算手段
と、 該各比較及び論理演算手段から出力された選択制御信号
群に基づいて、前記遅延信号群の各信号のうちで前記各
A/D変換手段からの出力信号のタイミングにそれぞれ
最も近い信号を選択し、該選択した信号を対応するチャ
ネルのサンプリング信号として出力する、前記他のチャ
ネル毎に設けられた信号選択手段と、 を備えて構成されたことを特徴とするPAM方式通信装
置のタイミング制御回路。 - 【請求項2】前記各比較及び論理演算手段は、対応する
チャネルの前記A/D変換手段からの出力信号を反転さ
せる第1インバータと、該第1インバータの出力信号と
前記遅延信号群のうちの1つの信号との否定論理積を演
算する第1NANDゲートと、前記遅延信号群のうちの
1つの信号を反転させる第2インバータと、該第2イン
バータの出力信号と前記A/D変換手段からの出力信号
との否定論理積を演算する第2NANDゲートと、前記
第1、2NANDゲートの各出力信号の否定論理積を演
算する第3NANDゲートと、該第3NANDゲートの
演算結果をクロック入力信号とし、反転出力端子とデー
タ入力端子とが接続された第1D形フリップフロップ
と、前記A/D変換手段からの出力信号を遅延させる遅
延器と、該遅延器を介した信号をクロック入力信号と
し、前記第1D形フリップフロップの非反転出力端子か
らの出力信号をデータ入力信号とし、非反転出力端子か
ら前記選択制御信号群のうちの1つの信号を出力する第
2D形フリップフロップと、を前記遅延信号群の各信号
毎にそれぞれ備えたことを特徴とする請求項1記載のP
AM方式通信装置のタイミング制御回路。
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