JPH10171713A - ディスク記憶装置及び同装置に適用するキャッシュ制御方法 - Google Patents
ディスク記憶装置及び同装置に適用するキャッシュ制御方法Info
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- JPH10171713A JPH10171713A JP8328342A JP32834296A JPH10171713A JP H10171713 A JPH10171713 A JP H10171713A JP 8328342 A JP8328342 A JP 8328342A JP 32834296 A JP32834296 A JP 32834296A JP H10171713 A JPH10171713 A JP H10171713A
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Abstract
(57)【要約】
【課題】リードキャッシュ機能に必要な各種処理を、Ｃ
ＰＵが関与することなく専用のハードウェアにより実行
可能な構成により、結果的にリードキャッシュ処理に要
する処理時間を短縮化を実現して、ディスク記憶装置の
アクセス速度を向上させることにある。 【解決手段】ＨＤＣ１０に設けられたリードキャッシュ
制御装置２０は、バッファＲＡＭ１１に格納されたキャ
ッシュデータ（先読みデータ）をヒット範囲として設定
し、ホストシステムからのリード要求のデータがヒット
範囲に含まれているか否かを判定する。ヒット判定結果
によりリード要求のデータがヒット範囲に含まれている
場合に、要求データに該当するキャッシュデータが格納
されたバッファアドレスを求めて、このバッファアドレ
スからホストシステムに自動的にキャッシュデータを転
送する。
ＰＵが関与することなく専用のハードウェアにより実行
可能な構成により、結果的にリードキャッシュ処理に要
する処理時間を短縮化を実現して、ディスク記憶装置の
アクセス速度を向上させることにある。 【解決手段】ＨＤＣ１０に設けられたリードキャッシュ
制御装置２０は、バッファＲＡＭ１１に格納されたキャ
ッシュデータ（先読みデータ）をヒット範囲として設定
し、ホストシステムからのリード要求のデータがヒット
範囲に含まれているか否かを判定する。ヒット判定結果
によりリード要求のデータがヒット範囲に含まれている
場合に、要求データに該当するキャッシュデータが格納
されたバッファアドレスを求めて、このバッファアドレ
スからホストシステムに自動的にキャッシュデータを転
送する。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば磁気ディス
ク装置に適用し、ディスク記録媒体から読出したデータ
をキャッシュデータとして利用するリードキャッシュ機
能を有するディスク記憶装置に関する。
ク装置に適用し、ディスク記録媒体から読出したデータ
をキャッシュデータとして利用するリードキャッシュ機
能を有するディスク記憶装置に関する。
【０００２】
【従来の技術】従来、磁気ディスク装置であるハードデ
ィスクドライブ（ＨＤＤ）などのディスク記憶装置は、
半導体ＩＣメモリと比較して記憶容量は大きいが、デー
タアクセス速度が低速である。このため、ホストシステ
ム（パーソナルコンピュータなどのコンピュータ本体）
がＨＤＤに対して必要なデータを要求（リード要求）し
たときに、ＨＤＤのディスク記録媒体（以下単にディス
クと称する）から読出されて転送されるまでの処理時間
が相対的に長時間となる。従って、ホストシステム側の
データ処理効率を向上させる上で、特に外部記憶装置と
して重要な周辺デバイスであるＨＤＤのアクセス速度を
高速化が望ましい。
ィスクドライブ（ＨＤＤ）などのディスク記憶装置は、
半導体ＩＣメモリと比較して記憶容量は大きいが、デー
タアクセス速度が低速である。このため、ホストシステ
ム（パーソナルコンピュータなどのコンピュータ本体）
がＨＤＤに対して必要なデータを要求（リード要求）し
たときに、ＨＤＤのディスク記録媒体（以下単にディス
クと称する）から読出されて転送されるまでの処理時間
が相対的に長時間となる。従って、ホストシステム側の
データ処理効率を向上させる上で、特に外部記憶装置と
して重要な周辺デバイスであるＨＤＤのアクセス速度を
高速化が望ましい。
【０００３】このようなアクセスの高速化の技術とし
て、いわゆるリードキャッシュ機能が周知である。リー
ドキャッシュ機能とは、ホストシステムから最初のリー
ド要求によりディスクから読出されたデータをホストシ
ステムに転送した後に、ディスクからの読出し動作を継
続して、リード要求のデータに連続したデータを先読み
処理し、バッファメモリ（バッファＲＡＭ）に保存する
処理である。そして、次にホストシステムからのリード
要求があったときに、その要求データがバッファＲＡＭ
に保存されている場合には、ディスクからの読出し動作
を実行せずに、ホストシステムに転送する処理を実行す
る。このようなリードキャッシュ機能により、読出し頻
度の高いデータについては、ディスクに対する読出し動
作を行なうことなく、バッファＲＡＭから直接にホスト
システムに転送できるため、結果的にＨＤＤのデータア
クセス動作を高速化できる。
て、いわゆるリードキャッシュ機能が周知である。リー
ドキャッシュ機能とは、ホストシステムから最初のリー
ド要求によりディスクから読出されたデータをホストシ
ステムに転送した後に、ディスクからの読出し動作を継
続して、リード要求のデータに連続したデータを先読み
処理し、バッファメモリ（バッファＲＡＭ）に保存する
処理である。そして、次にホストシステムからのリード
要求があったときに、その要求データがバッファＲＡＭ
に保存されている場合には、ディスクからの読出し動作
を実行せずに、ホストシステムに転送する処理を実行す
る。このようなリードキャッシュ機能により、読出し頻
度の高いデータについては、ディスクに対する読出し動
作を行なうことなく、バッファＲＡＭから直接にホスト
システムに転送できるため、結果的にＨＤＤのデータア
クセス動作を高速化できる。
【０００４】リードキャッシュ機能の方式としては、最
初のリード要求により読出されたセクタデータのアドレ
ス（ホストシステムからの論理アドレスとする）に連続
したアドレスに対してリード要求があると、バッファＲ
ＡＭ内に先読みしたセクタデータをホストシステムに転
送する処理がある。この連続したアドレスは、シーケン
シャル・データアドレスと呼ばれ、バッファＲＡＭに格
納されているキャッシュデータ（先読みされたセクタデ
ータ）の開始アドレスに相当する。
初のリード要求により読出されたセクタデータのアドレ
ス（ホストシステムからの論理アドレスとする）に連続
したアドレスに対してリード要求があると、バッファＲ
ＡＭ内に先読みしたセクタデータをホストシステムに転
送する処理がある。この連続したアドレスは、シーケン
シャル・データアドレスと呼ばれ、バッファＲＡＭに格
納されているキャッシュデータ（先読みされたセクタデ
ータ）の開始アドレスに相当する。
【０００５】一方、最初のリード要求のアドレスに対し
て、不連続なアドレス（ランダムアドレス）のリード要
求が発生した場合には、要求データアドレスがバッファ
ＲＡＭに格納されているキャッシュデータのアドレスと
を比較し、該当する要求データがバッファＲＡＭに存在
するか否かを判定する（ヒット判定処理）。即ち、シー
ケンシャル・データアドレスをＳＡ、要求データアドレ
スをＡ、キャッシュデータの最終アドレス（キャッシュ
・データアドレス）をＥＡとした場合に、条件式「ＳＡ
≦Ａ≦ＥＡ」を満足するか否かを判定する。ここで、キ
ャッシュ・データアドレスＥＡは、シーケンシャル・デ
ータアドレスＳＡ及びバッファＲＡＭ内に読出されたセ
クタデータ数（先読みデータ数）から算出される。要求
データアドレスＡが前記条件式を満足する場合には、バ
ッファＲＡＭに要求データが存在するため、その要求デ
ータであるキャッシュデータが格納されているバッファ
ＲＡＭのアドレスを求めて、このアドレスから読出した
キャッシュデータをホストシステムに転送する。
て、不連続なアドレス（ランダムアドレス）のリード要
求が発生した場合には、要求データアドレスがバッファ
ＲＡＭに格納されているキャッシュデータのアドレスと
を比較し、該当する要求データがバッファＲＡＭに存在
するか否かを判定する（ヒット判定処理）。即ち、シー
ケンシャル・データアドレスをＳＡ、要求データアドレ
スをＡ、キャッシュデータの最終アドレス（キャッシュ
・データアドレス）をＥＡとした場合に、条件式「ＳＡ
≦Ａ≦ＥＡ」を満足するか否かを判定する。ここで、キ
ャッシュ・データアドレスＥＡは、シーケンシャル・デ
ータアドレスＳＡ及びバッファＲＡＭ内に読出されたセ
クタデータ数（先読みデータ数）から算出される。要求
データアドレスＡが前記条件式を満足する場合には、バ
ッファＲＡＭに要求データが存在するため、その要求デ
ータであるキャッシュデータが格納されているバッファ
ＲＡＭのアドレスを求めて、このアドレスから読出した
キャッシュデータをホストシステムに転送する。
【０００６】ＨＤＤでは、ドライブとホストシステムと
のインターフェースを構成するディスクコントローラ
（ＨＤＣ）が設けられており、このＨＤＣによりディス
クとホストシステム間のデータ転送が実行される。さら
に、ドライブの制御装置を構成するマイクロプロセッサ
（ＣＰＵ）は、バッファＲＡＭのアドレスを管理し、前
記のリードキャッシュ機能におけるヒット判定処理やバ
ッファＲＡＭのアドレス算出処理を実行している。
のインターフェースを構成するディスクコントローラ
（ＨＤＣ）が設けられており、このＨＤＣによりディス
クとホストシステム間のデータ転送が実行される。さら
に、ドライブの制御装置を構成するマイクロプロセッサ
（ＣＰＵ）は、バッファＲＡＭのアドレスを管理し、前
記のリードキャッシュ機能におけるヒット判定処理やバ
ッファＲＡＭのアドレス算出処理を実行している。
【０００７】
【発明が解決しようとする課題】前述したように、ＨＤ
Ｄ等においては、データ転送動作に使用するバッファＲ
ＡＭを利用して、先読みしたデータをキャッシュデータ
として保存し、ホストシステムからのリード要求にヒッ
トしたキャッシュデータを転送するリードキャッシュ機
能が使用されている。このようなリードキャッシュ機能
により、データの高速アクセス動作を実現することがで
きる。しかしながら、従来のリードキャッシュ機能では
ＣＰＵが相当関与し、特にヒット判定処理やバッファＲ
ＡＭのアドレス算出処理を実行している。通常ではＣＰ
Ｕは、リードキャッシュ処理以外にもＨＤＣのアクセス
コマンド処理に必要な各種のレジスタ（ステータスレジ
スタなど）の監視や、データ転送動作におけるポーリン
グ処理などを実行している。従って、ＣＰＵが大きく関
与したリードキャッシュ機能では、必ずしも効率的では
なく、ヒットした場合でもバッファＲＡＭに存在するキ
ャッシュデータを転送するにはかなりの処理時間を要す
る。
Ｄ等においては、データ転送動作に使用するバッファＲ
ＡＭを利用して、先読みしたデータをキャッシュデータ
として保存し、ホストシステムからのリード要求にヒッ
トしたキャッシュデータを転送するリードキャッシュ機
能が使用されている。このようなリードキャッシュ機能
により、データの高速アクセス動作を実現することがで
きる。しかしながら、従来のリードキャッシュ機能では
ＣＰＵが相当関与し、特にヒット判定処理やバッファＲ
ＡＭのアドレス算出処理を実行している。通常ではＣＰ
Ｕは、リードキャッシュ処理以外にもＨＤＣのアクセス
コマンド処理に必要な各種のレジスタ（ステータスレジ
スタなど）の監視や、データ転送動作におけるポーリン
グ処理などを実行している。従って、ＣＰＵが大きく関
与したリードキャッシュ機能では、必ずしも効率的では
なく、ヒットした場合でもバッファＲＡＭに存在するキ
ャッシュデータを転送するにはかなりの処理時間を要す
る。
【０００８】そこで、本発明の目的は、リードキャッシ
ュ機能に必要な各種処理を、ＣＰＵが関与することなく
専用のハードウェアにより実行可能な構成により、結果
的にリードキャッシュ処理に要する処理時間を短縮化を
実現して、ディスク記憶装置のアクセス速度を向上させ
ることにある。
ュ機能に必要な各種処理を、ＣＰＵが関与することなく
専用のハードウェアにより実行可能な構成により、結果
的にリードキャッシュ処理に要する処理時間を短縮化を
実現して、ディスク記憶装置のアクセス速度を向上させ
ることにある。
【０００９】
【課題を解決するための手段】本発明は、いわゆるリー
ドキャッシュ機能を備えたディスク記憶装置であって、
バッファメモリ手段に格納されたキャッシュデータのヒ
ット範囲を設定するための設定手段と、ホストシステム
からのリード要求のデータがヒット範囲に含まれている
か否かを判定する判定手段と、前記判定手段の判定結果
により前記リード要求のデータが前記ヒット範囲に含ま
れている場合に、バッファメモリ手段のアドレスを決定
するアドレス決定手段と、データ転送手段とを備えた装
置である。ヒット範囲の設定手段とは、具体的にはバッ
ファメモリ手段に格納されたキャッシュデータの先頭ア
ドレスを保持するキャッシュアドレス保持手段と、バッ
ファメモリ手段に格納された前記キャッシュデータの所
定単位毎のデータ数をカウントするデータカウンタ手段
と、先頭アドレスとデータ数とに基づいてキャッシュデ
ータの最終アドレスを算出する手段とを有する。
ドキャッシュ機能を備えたディスク記憶装置であって、
バッファメモリ手段に格納されたキャッシュデータのヒ
ット範囲を設定するための設定手段と、ホストシステム
からのリード要求のデータがヒット範囲に含まれている
か否かを判定する判定手段と、前記判定手段の判定結果
により前記リード要求のデータが前記ヒット範囲に含ま
れている場合に、バッファメモリ手段のアドレスを決定
するアドレス決定手段と、データ転送手段とを備えた装
置である。ヒット範囲の設定手段とは、具体的にはバッ
ファメモリ手段に格納されたキャッシュデータの先頭ア
ドレスを保持するキャッシュアドレス保持手段と、バッ
ファメモリ手段に格納された前記キャッシュデータの所
定単位毎のデータ数をカウントするデータカウンタ手段
と、先頭アドレスとデータ数とに基づいてキャッシュデ
ータの最終アドレスを算出する手段とを有する。
【００１０】このような各処理手段を専用のロジック回
路により構成することにより、リードキャッシュ処理に
必要なドライブのＣＰＵの関与を大幅に削減することが
可能であるため、リードキャッシュ処理の処理時間を短
縮化することができる。
路により構成することにより、リードキャッシュ処理に
必要なドライブのＣＰＵの関与を大幅に削減することが
可能であるため、リードキャッシュ処理の処理時間を短
縮化することができる。
【００１１】さらに、本発明は、リードアクセス時にデ
ィスク記録媒体から読出されたデータのアドレスに連続
するアドレスのデータを読出して、バッファメモリ手段
に保存する先読み手段と、バッファメモリ手段に格納さ
れた全データまたは前記先読み手段により読出されたデ
ータのみをキャッシュデータとして設定し、前記キャッ
シュデータの先頭アドレスを保持する先頭アドレス保持
手段と、バッファメモリ手段に格納されたキャッシュデ
ータの所定単位毎のデータ数をカウントするデータカウ
ンタ手段とを備えた装置である。
ィスク記録媒体から読出されたデータのアドレスに連続
するアドレスのデータを読出して、バッファメモリ手段
に保存する先読み手段と、バッファメモリ手段に格納さ
れた全データまたは前記先読み手段により読出されたデ
ータのみをキャッシュデータとして設定し、前記キャッ
シュデータの先頭アドレスを保持する先頭アドレス保持
手段と、バッファメモリ手段に格納されたキャッシュデ
ータの所定単位毎のデータ数をカウントするデータカウ
ンタ手段とを備えた装置である。
【００１２】前記ヒット範囲の設定手段は先頭アドレス
保持手段とデータカウンタ手段とにより構成されて、キ
ャッシュデータの先頭アドレスとデータ数とに基づいて
ヒット範囲を設定する。また、データカウンタ手段は、
キャッシュデータの所定単位毎のデータ数と共に、キャ
ッシュデータに連続してバッファメモリ手段に格納され
る予定のキャッシュデータのデータ数をカウントする。
データ転送手段は、リード要求のデータアドレスがヒッ
ト範囲に含まれているが、バッファメモリ手段にその要
求データが存在しない場合には、その要求データに該当
するキャッシュデータがバッファメモリ手段に格納され
た時点でホストシステムに転送する。
保持手段とデータカウンタ手段とにより構成されて、キ
ャッシュデータの先頭アドレスとデータ数とに基づいて
ヒット範囲を設定する。また、データカウンタ手段は、
キャッシュデータの所定単位毎のデータ数と共に、キャ
ッシュデータに連続してバッファメモリ手段に格納され
る予定のキャッシュデータのデータ数をカウントする。
データ転送手段は、リード要求のデータアドレスがヒッ
ト範囲に含まれているが、バッファメモリ手段にその要
求データが存在しない場合には、その要求データに該当
するキャッシュデータがバッファメモリ手段に格納され
た時点でホストシステムに転送する。
【００１３】従って、キャッシュデータがバッファメモ
リ手段に格納する前に、リードキャッシュ処理に必要な
ヒット判定処理が終了しているため、バッファメモリ手
段に格納した時点で直ちに要求データをホストシステム
に転送することが可能となる。
リ手段に格納する前に、リードキャッシュ処理に必要な
ヒット判定処理が終了しているため、バッファメモリ手
段に格納した時点で直ちに要求データをホストシステム
に転送することが可能となる。
【００１４】
【発明の実施の形態】以下図面を参照して本発明の実施
の形態を説明する。図１は本実施形態に関係するリード
キャッシュ機能を有するディスクコントローラの要部を
示すブロック図であり、図２は本実施形態に関係するＨ
ＤＤの要部を示すブロック図である。 （ＨＤＤのシステム構成）本実施形態のＨＤＤは、図２
に示すように、スピンドルモータ２により回転されるデ
ィスク（記録媒体）１と、ヘッドアクチュエータ４によ
り保持されている。ディスク１上には、同心円状の多数
のトラックが形成されて、各トラックは複数のセクタに
分割されている。ＨＤＤではセクタ単位にデータアクセ
スがなされる。ヘッドアクチュエータ４はボイスコイル
モータ（ＶＣＭ）５により回転駆動し、ヘッド３をディ
スク１の半径方向に移動する。ＶＣＭ５はダブルドライ
バ６に含まれるＶＣＭドライバ６ａにより駆動される。
スピンドルモータ２はスピンドルモータ（ＳＰＭ）ドラ
イバ６ｂにより駆動される。
の形態を説明する。図１は本実施形態に関係するリード
キャッシュ機能を有するディスクコントローラの要部を
示すブロック図であり、図２は本実施形態に関係するＨ
ＤＤの要部を示すブロック図である。 （ＨＤＤのシステム構成）本実施形態のＨＤＤは、図２
に示すように、スピンドルモータ２により回転されるデ
ィスク（記録媒体）１と、ヘッドアクチュエータ４によ
り保持されている。ディスク１上には、同心円状の多数
のトラックが形成されて、各トラックは複数のセクタに
分割されている。ＨＤＤではセクタ単位にデータアクセ
スがなされる。ヘッドアクチュエータ４はボイスコイル
モータ（ＶＣＭ）５により回転駆動し、ヘッド３をディ
スク１の半径方向に移動する。ＶＣＭ５はダブルドライ
バ６に含まれるＶＣＭドライバ６ａにより駆動される。
スピンドルモータ２はスピンドルモータ（ＳＰＭ）ドラ
イバ６ｂにより駆動される。
【００１５】ヘッドアンプ７とリード／ライト回路８は
記録再生の信号処理系を構成する要素である。なお、本
実施形態では、リードキャッシュ機能に関係する再生動
作であるリード信号処理系のみについて取り扱う。即
ち、ヘッド３により読出されたリード信号は、ヘッドア
ンプ７により増幅された後に、リード／ライト回路８に
送出されてリードデータに再生される。また、リード／
ライト回路８は、リード信号からユーザデータだけでな
く、ヘッド３の位置決め制御に必要なサーボデータも再
生する。サーボ回路１１は、リード／ライト回路８から
のサーボデータをディスク制御回路９を介してＣＰＵ１
２に送出したり、またＣＰＵ１２からの制御によりＶＣ
Ｍドライバ６ａを駆動制御して、ヘッド３の位置決め制
御を実行する。ディスク制御回路９はゲートアレイから
構成されており、各種の制御信号やデータの転送制御な
どに必要なインターフェース制御回路である。
記録再生の信号処理系を構成する要素である。なお、本
実施形態では、リードキャッシュ機能に関係する再生動
作であるリード信号処理系のみについて取り扱う。即
ち、ヘッド３により読出されたリード信号は、ヘッドア
ンプ７により増幅された後に、リード／ライト回路８に
送出されてリードデータに再生される。また、リード／
ライト回路８は、リード信号からユーザデータだけでな
く、ヘッド３の位置決め制御に必要なサーボデータも再
生する。サーボ回路１１は、リード／ライト回路８から
のサーボデータをディスク制御回路９を介してＣＰＵ１
２に送出したり、またＣＰＵ１２からの制御によりＶＣ
Ｍドライバ６ａを駆動制御して、ヘッド３の位置決め制
御を実行する。ディスク制御回路９はゲートアレイから
構成されており、各種の制御信号やデータの転送制御な
どに必要なインターフェース制御回路である。
【００１６】ＣＰＵ１２はドライブの制御装置であり、
ＲＯＭ１３に格納されたプログラムにより動作し、ドラ
イブの動作に必要な各種の制御処理を実行する。ＥＥＰ
ＲＯＭ１４は電気的に消去可能なＰＲＯＭであり、ＣＰ
Ｕ１２の動作において不揮発性を要するデータを格納す
る。 （ディスクコントローラの構成）本実施形態のディスク
コントローラ（ＨＤＣ）１０は、図１に示すように、本
実施形態に関係するリードキャッシュ制御装置２０を有
する。ＨＤＣ１０は、ドライブとホストシステム（ＯＳ
やアプリケーション・プログラムを含むホストコンピュ
ータ）とのインターフェースを構成し、ディスク１側と
のディスクインターフェース１０ａおよびホストシステ
ム側とのホストインターフェース１０ｂを有する。ＨＤ
Ｃ１０は、バッファＲＡＭ１１を使用してリード／ライ
トデータの転送動作を実行する。バッファＲＡＭ１１は
本実施形態に関係するリードキャッシュ処理に使用され
るキャッシュデータを保存するバッファメモリである。 （第１の実施形態）図３は第１の実施形態として、リー
ドキャッシュ制御装置２０の具体的なハードウェア構成
を示すブロック図である。即ち、リードキャッシュ制御
装置２０は、キャッシュデータの開始アドレスであるシ
ーケンシャル・データアドレス（以下アドレスＳＡと称
する）を保持するレジスタ２１と、バッファＲＡＭ１１
に格納されたキャッシュデータのデータ数（セクタデー
タ数）をカウントし保持するディスクカウンタ２２と、
バッファＲＡＭ１１に格納されたキャッシュデータの先
頭データのバッファ・ベースアドレス（ベースアドレス
ＢＡと称する）を保持するレジスタ２３とを有する。
ＲＯＭ１３に格納されたプログラムにより動作し、ドラ
イブの動作に必要な各種の制御処理を実行する。ＥＥＰ
ＲＯＭ１４は電気的に消去可能なＰＲＯＭであり、ＣＰ
Ｕ１２の動作において不揮発性を要するデータを格納す
る。 （ディスクコントローラの構成）本実施形態のディスク
コントローラ（ＨＤＣ）１０は、図１に示すように、本
実施形態に関係するリードキャッシュ制御装置２０を有
する。ＨＤＣ１０は、ドライブとホストシステム（ＯＳ
やアプリケーション・プログラムを含むホストコンピュ
ータ）とのインターフェースを構成し、ディスク１側と
のディスクインターフェース１０ａおよびホストシステ
ム側とのホストインターフェース１０ｂを有する。ＨＤ
Ｃ１０は、バッファＲＡＭ１１を使用してリード／ライ
トデータの転送動作を実行する。バッファＲＡＭ１１は
本実施形態に関係するリードキャッシュ処理に使用され
るキャッシュデータを保存するバッファメモリである。 （第１の実施形態）図３は第１の実施形態として、リー
ドキャッシュ制御装置２０の具体的なハードウェア構成
を示すブロック図である。即ち、リードキャッシュ制御
装置２０は、キャッシュデータの開始アドレスであるシ
ーケンシャル・データアドレス（以下アドレスＳＡと称
する）を保持するレジスタ２１と、バッファＲＡＭ１１
に格納されたキャッシュデータのデータ数（セクタデー
タ数）をカウントし保持するディスクカウンタ２２と、
バッファＲＡＭ１１に格納されたキャッシュデータの先
頭データのバッファ・ベースアドレス（ベースアドレス
ＢＡと称する）を保持するレジスタ２３とを有する。
【００１７】さらに、リードキャッシュ制御装置２０
は、バッファＲＡＭ１１に格納されたキャッシュデータ
の最終データアドレス（キャッシュ・エンドアドレス、
以下エンドアドレスＥＡと称する）を算出する算出回路
２４と、ホストシステムからのリード要求の要求データ
アドレスＱＡを保持するレジスタ２５と、ヒット判定回
路２６と、バッファアドレス算出回路２７と、自動転送
回路２８とを備えている。
は、バッファＲＡＭ１１に格納されたキャッシュデータ
の最終データアドレス（キャッシュ・エンドアドレス、
以下エンドアドレスＥＡと称する）を算出する算出回路
２４と、ホストシステムからのリード要求の要求データ
アドレスＱＡを保持するレジスタ２５と、ヒット判定回
路２６と、バッファアドレス算出回路２７と、自動転送
回路２８とを備えている。
【００１８】ヒット判定回路２６は算出回路２４の算出
結果（エンドアドレスＥＡ）と要求データアドレスＱＡ
とを比較して、リード要求の要求データがヒットするか
否かを判定する。バッファアドレス算出回路２７は、後
述するように、ヒット判定回路２６の判定結果がヒット
の場合に、要求データであるキャッシュデータが格納さ
れているバッファＲＡＭ１１のバッファアドレスを算出
する。自動転送回路２８は、バッファアドレス算出回路
２７により算出されたバッファＲＡＭ１１のアドレスか
ら読出したデータをホストシステムに自動的に転送する
回路である。 （第１の実施形態のリードキャッシュ処理）以下同実施
形態のリードキャッシュ処理を、図４乃至図６を参照し
て説明する。
結果（エンドアドレスＥＡ）と要求データアドレスＱＡ
とを比較して、リード要求の要求データがヒットするか
否かを判定する。バッファアドレス算出回路２７は、後
述するように、ヒット判定回路２６の判定結果がヒット
の場合に、要求データであるキャッシュデータが格納さ
れているバッファＲＡＭ１１のバッファアドレスを算出
する。自動転送回路２８は、バッファアドレス算出回路
２７により算出されたバッファＲＡＭ１１のアドレスか
ら読出したデータをホストシステムに自動的に転送する
回路である。 （第１の実施形態のリードキャッシュ処理）以下同実施
形態のリードキャッシュ処理を、図４乃至図６を参照し
て説明する。
【００１９】まず、ホストシステムからリードコマンド
（リード要求）が発行されると、一連のリードコマンド
処理がＨＤＣ１０及びＣＰＵ１２により実行されて、ヘ
ッド３を介してディスク１からデータが読出される（ス
テップＳ１）。具体的には、ＣＰＵ１２は、リードコマ
ンドの論理アドレスに対応するセクタを含むディスク１
上のトラックまで、ヘッドアクチュエータ４を駆動制御
してヘッド３を移動させる。ヘッド３により読出された
リードデータが、ヘッドアンプ７、リード／ライト回路
８およびディスク制御回路９を経由して、ＨＤＣ１０に
転送される。
（リード要求）が発行されると、一連のリードコマンド
処理がＨＤＣ１０及びＣＰＵ１２により実行されて、ヘ
ッド３を介してディスク１からデータが読出される（ス
テップＳ１）。具体的には、ＣＰＵ１２は、リードコマ
ンドの論理アドレスに対応するセクタを含むディスク１
上のトラックまで、ヘッドアクチュエータ４を駆動制御
してヘッド３を移動させる。ヘッド３により読出された
リードデータが、ヘッドアンプ７、リード／ライト回路
８およびディスク制御回路９を経由して、ＨＤＣ１０に
転送される。
【００２０】ここで、図４（Ａ）に示すように、ホスト
システムのリード要求に従って、ディスク１からセクタ
データＳ１〜Ｓ９がアクセスされたと想定する。これら
のセクタデータＳ１〜Ｓ９はＨＤＣ１０に転送されて、
同図（Ｂ）に示すように、一度バッファＲＡＭ１１に格
納される。このバッファＲＡＭ１１から、ＨＤＣ１０の
ホストインターフェース１０Ｂを介してホストシステム
に転送される。このデータ転送動作は、前述したよう
に、図３に示す自動転送回路２８によりバッファＲＡＭ
１１からホストシステムに自動的に転送される。
システムのリード要求に従って、ディスク１からセクタ
データＳ１〜Ｓ９がアクセスされたと想定する。これら
のセクタデータＳ１〜Ｓ９はＨＤＣ１０に転送されて、
同図（Ｂ）に示すように、一度バッファＲＡＭ１１に格
納される。このバッファＲＡＭ１１から、ＨＤＣ１０の
ホストインターフェース１０Ｂを介してホストシステム
に転送される。このデータ転送動作は、前述したよう
に、図３に示す自動転送回路２８によりバッファＲＡＭ
１１からホストシステムに自動的に転送される。
【００２１】最初の要求データであるセクタデータＳ１
〜Ｓ９がホストシステムに転送終了すると、ＨＤＣ１０
とＣＰＵ１２は通常の先読み処理を実行する（ステップ
Ｓ２のＹＥＳ，Ｓ３）。この先読み処理により、アクセ
スしたセクタデータＳ１〜Ｓ９に連続するアドレス（論
理アドレス）のセクタデータＳ１０〜Ｓｎをディスク１
から読出し、バッファＲＡＭ１１に保存する（ステップ
Ｓ４）。この先読みされたセクタデータＳ１０〜Ｓｎが
キャッシュデータとして、図４（Ｂ）に示すように、バ
ッファＲＡＭ１１に格納される。このとき、当然ながら
バッファＲＡＭ１１の空き領域に対応するデータ量のキ
ャッシュデータが保存される。
〜Ｓ９がホストシステムに転送終了すると、ＨＤＣ１０
とＣＰＵ１２は通常の先読み処理を実行する（ステップ
Ｓ２のＹＥＳ，Ｓ３）。この先読み処理により、アクセ
スしたセクタデータＳ１〜Ｓ９に連続するアドレス（論
理アドレス）のセクタデータＳ１０〜Ｓｎをディスク１
から読出し、バッファＲＡＭ１１に保存する（ステップ
Ｓ４）。この先読みされたセクタデータＳ１０〜Ｓｎが
キャッシュデータとして、図４（Ｂ）に示すように、バ
ッファＲＡＭ１１に格納される。このとき、当然ながら
バッファＲＡＭ１１の空き領域に対応するデータ量のキ
ャッシュデータが保存される。
【００２２】同実施形態のリードキャッシュ制御装置２
０では、キャッシュデータがバッファＲＡＭ１１に格納
されるときに、図５（Ａ）に示すように、キャッシュデ
ータの開始アドレスであるアドレスＳＡ（論理アドレ
ス）がレジスタ２１にセットされる。さらに、同図
（Ｂ）に示すように、ディスクカウンタ２２により、バ
ッファＲＡＭ１１に格納されるときに、キャッシュデー
タのデータ数（セクタデータ数、ここではｎ−９個とな
る）がカウントされて保持される。また、同図（Ｅ）に
示すように、バッファＲＡＭ１１に格納されたキャッシ
ュデータの先頭データのベースアドレスＢＡ（物理アド
レス）がレジスタ２３にセットされる。
０では、キャッシュデータがバッファＲＡＭ１１に格納
されるときに、図５（Ａ）に示すように、キャッシュデ
ータの開始アドレスであるアドレスＳＡ（論理アドレ
ス）がレジスタ２１にセットされる。さらに、同図
（Ｂ）に示すように、ディスクカウンタ２２により、バ
ッファＲＡＭ１１に格納されるときに、キャッシュデー
タのデータ数（セクタデータ数、ここではｎ−９個とな
る）がカウントされて保持される。また、同図（Ｅ）に
示すように、バッファＲＡＭ１１に格納されたキャッシ
ュデータの先頭データのベースアドレスＢＡ（物理アド
レス）がレジスタ２３にセットされる。
【００２３】このような状態において、ホストシステム
から新たなリード要求が発行されて、その要求データが
セクタデータＳ２０であり、論理アドレスが「Ｒ２０」
であると想定する（ステップＳ５のＹＥＳ）。リードキ
ャッシュ制御装置２０では、図５（Ｄ）に示すように、
レジスタ２５にはホストシステムからのリード要求の要
求データアドレスＱＡである論理アドレスＲ２０がセッ
トされる。リードキャッシュ制御装置２０では、ヒット
判定回路２６は、リード要求の要求データがバッファＲ
ＡＭ１１に格納されているキャッシュデータに含まれて
いるか否のヒット判定処理を実行する（ステップＳ
６）。
から新たなリード要求が発行されて、その要求データが
セクタデータＳ２０であり、論理アドレスが「Ｒ２０」
であると想定する（ステップＳ５のＹＥＳ）。リードキ
ャッシュ制御装置２０では、図５（Ｄ）に示すように、
レジスタ２５にはホストシステムからのリード要求の要
求データアドレスＱＡである論理アドレスＲ２０がセッ
トされる。リードキャッシュ制御装置２０では、ヒット
判定回路２６は、リード要求の要求データがバッファＲ
ＡＭ１１に格納されているキャッシュデータに含まれて
いるか否のヒット判定処理を実行する（ステップＳ
６）。
【００２４】ここで、同実施形態では、ヒット判定回路
２６の動作の前に、算出回路２４によりバッファＲＡＭ
１１に格納されたキャッシュデータの最終データアドレ
スであるエンドアドレスＥＡ（論理アドレスＲｎ）が算
出されて保持される（図５（Ｃ）を参照）。算出回路２
４は、レジスタ２１に格納されたキャッシュデータの開
始アドレスＳＡとディスクカウンタ２２のセクタデータ
数（ｎ−９）とからエンドアドレスＥＡを算出する。同
実施形態では、図４（Ｂ）に示すように、論理アドレス
Ｒ１０（バッファＲＡＭ１１の物理アドレスＡ１０）か
ら論理アドレスＲｎ（バッファＲＡＭ１１の物理アドレ
スＡｎ）までがヒット範囲となる。即ち、ヒット判定回
路２６は、条件式「ＳＡ≦ＱＡ≦ＥＡ」に基づいて、リ
ード要求の要求データ（セクタデータＳ２０）がヒット
するか否かを判定する。
２６の動作の前に、算出回路２４によりバッファＲＡＭ
１１に格納されたキャッシュデータの最終データアドレ
スであるエンドアドレスＥＡ（論理アドレスＲｎ）が算
出されて保持される（図５（Ｃ）を参照）。算出回路２
４は、レジスタ２１に格納されたキャッシュデータの開
始アドレスＳＡとディスクカウンタ２２のセクタデータ
数（ｎ−９）とからエンドアドレスＥＡを算出する。同
実施形態では、図４（Ｂ）に示すように、論理アドレス
Ｒ１０（バッファＲＡＭ１１の物理アドレスＡ１０）か
ら論理アドレスＲｎ（バッファＲＡＭ１１の物理アドレ
スＡｎ）までがヒット範囲となる。即ち、ヒット判定回
路２６は、条件式「ＳＡ≦ＱＡ≦ＥＡ」に基づいて、リ
ード要求の要求データ（セクタデータＳ２０）がヒット
するか否かを判定する。
【００２５】判定結果がヒットしない場合、即ちリード
要求の要求データがバッファＲＡＭ１１には存在しない
場合には、ＨＤＣ１０とＣＰＵ１２は前述したような通
常のリード動作を実行して、ディスク１から要求データ
を読出してホストシステムに転送する（ステップＳ７の
ＮＯ，Ｓ８）。
要求の要求データがバッファＲＡＭ１１には存在しない
場合には、ＨＤＣ１０とＣＰＵ１２は前述したような通
常のリード動作を実行して、ディスク１から要求データ
を読出してホストシステムに転送する（ステップＳ７の
ＮＯ，Ｓ８）。
【００２６】同実施形態では、要求データアドレスＱＡ
が「Ｒ２０」であるため、ヒット判定回路２６は該当す
るキャッシュデータがバッファＲＡＭ１１に存在すると
判定する（ステップＳ７のＹＥＳ）。このヒット判定結
果を受けて、バッファアドレス算出回路２７は、要求デ
ータアドレスＱＡ、キャッシュデータの開始アドレスＳ
Ａ、およびバッファＲＡＭ１１のベースアドレスＢＡに
基づいて、要求データ（セクタデータＳ２０）であるキ
ャッシュデータが格納されているバッファＲＡＭ１１の
バッファアドレス（図５（Ｆ）に示すＡ２０）を算出す
る（ステップＳ９）。自動転送回路２８は、バッファＲ
ＡＭ１１のバッファアドレスＡ２０が設定されると、そ
のアドレスＡ２０から自動的にデータＳ２０を読出して
ホストシステムに転送する（ステップＳ１０）。
が「Ｒ２０」であるため、ヒット判定回路２６は該当す
るキャッシュデータがバッファＲＡＭ１１に存在すると
判定する（ステップＳ７のＹＥＳ）。このヒット判定結
果を受けて、バッファアドレス算出回路２７は、要求デ
ータアドレスＱＡ、キャッシュデータの開始アドレスＳ
Ａ、およびバッファＲＡＭ１１のベースアドレスＢＡに
基づいて、要求データ（セクタデータＳ２０）であるキ
ャッシュデータが格納されているバッファＲＡＭ１１の
バッファアドレス（図５（Ｆ）に示すＡ２０）を算出す
る（ステップＳ９）。自動転送回路２８は、バッファＲ
ＡＭ１１のバッファアドレスＡ２０が設定されると、そ
のアドレスＡ２０から自動的にデータＳ２０を読出して
ホストシステムに転送する（ステップＳ１０）。
【００２７】以上のように同実施形態によれば、ホスト
システムからのリード要求に応じて、リードキャッシュ
制御装置２０はＣＰＵ１２が関与することなく、ヒット
判定回路２６のヒット判定処理と、ヒットした場合のバ
ッファＲＡＭ１１のバッファアドレス（物理アドレス）
を算出する処理を実行する。これにより、バッファＲＡ
Ｍ１１に先読みしたキャッシュデータの中にリード要求
の要求データが含まれていれば、ＣＰＵ１１の関与およ
びディスク１からの読出し動作もなく、バッファＲＡＭ
１１からホストシステムに自動的に要求データが転送さ
れることになる。従って、従来のようにＣＰＵ１２が関
与する方式と比較して、大幅にリードアクセス時間を短
縮化して、アクセス速度の高速化を図ることが可能とな
る。
システムからのリード要求に応じて、リードキャッシュ
制御装置２０はＣＰＵ１２が関与することなく、ヒット
判定回路２６のヒット判定処理と、ヒットした場合のバ
ッファＲＡＭ１１のバッファアドレス（物理アドレス）
を算出する処理を実行する。これにより、バッファＲＡ
Ｍ１１に先読みしたキャッシュデータの中にリード要求
の要求データが含まれていれば、ＣＰＵ１１の関与およ
びディスク１からの読出し動作もなく、バッファＲＡＭ
１１からホストシステムに自動的に要求データが転送さ
れることになる。従って、従来のようにＣＰＵ１２が関
与する方式と比較して、大幅にリードアクセス時間を短
縮化して、アクセス速度の高速化を図ることが可能とな
る。
【００２８】なお、同実施形態は、最初にアクセスした
データから先読みしたデータをキャッシュデータとして
バッファＲＡＭ１１に格納し、そのキャッシュデータを
ヒット範囲として設定する方式を前提としている（図４
（Ｂ）を参照）。しかし、バッファＲＡＭ１１の格納領
域量に従って、最初に読出したデータＳ１〜Ｓ９までを
ヒット範囲として設定してもよい。この場合には、ホス
トシステムが最初にリード要求したデータＳ１〜Ｓ９と
同一のデータ（例えばＳ１）を要求したときに、リード
キャッシュ制御装置２０はバッファＲＡＭ１１から読出
して自動的にホストシステムに転送することになる。ま
た、ホストシステムのリード要求がヒットしない場合に
は、バッファＲＡＭ１１の内容は全て更新されて、新た
なにディスク１から読出されたデータおよびその先読み
データがバッファＲＡＭ１１に保存される。 （第２の実施形態）図７から図１０は第２の実施形態に
関係するリードキャッシュ処理を示すものである。第２
の実施形態は、図８に示すように、バッファＲＡＭ１１
のヒット範囲を格納したキャッシュデータだけでなく、
格納予定のキャッシュデータまで拡大した方式である。
データから先読みしたデータをキャッシュデータとして
バッファＲＡＭ１１に格納し、そのキャッシュデータを
ヒット範囲として設定する方式を前提としている（図４
（Ｂ）を参照）。しかし、バッファＲＡＭ１１の格納領
域量に従って、最初に読出したデータＳ１〜Ｓ９までを
ヒット範囲として設定してもよい。この場合には、ホス
トシステムが最初にリード要求したデータＳ１〜Ｓ９と
同一のデータ（例えばＳ１）を要求したときに、リード
キャッシュ制御装置２０はバッファＲＡＭ１１から読出
して自動的にホストシステムに転送することになる。ま
た、ホストシステムのリード要求がヒットしない場合に
は、バッファＲＡＭ１１の内容は全て更新されて、新た
なにディスク１から読出されたデータおよびその先読み
データがバッファＲＡＭ１１に保存される。 （第２の実施形態）図７から図１０は第２の実施形態に
関係するリードキャッシュ処理を示すものである。第２
の実施形態は、図８に示すように、バッファＲＡＭ１１
のヒット範囲を格納したキャッシュデータだけでなく、
格納予定のキャッシュデータまで拡大した方式である。
【００２９】具体的には、図７に示すように、同実施形
態のリードキャッシュ制御装置２０はディスクカウンタ
２２の代わりに、バッファＲＡＭ１１に格納可能なセク
タデータ数をカウントするセグメントサイズ・カウンタ
３０を有する。なお、他の構成は図３に示す前述の第１
の実施形態と同様である。
態のリードキャッシュ制御装置２０はディスクカウンタ
２２の代わりに、バッファＲＡＭ１１に格納可能なセク
タデータ数をカウントするセグメントサイズ・カウンタ
３０を有する。なお、他の構成は図３に示す前述の第１
の実施形態と同様である。
【００３０】以下図１０のフローチャートを参照して同
実施形態の動作を説明する。まず、ホストシステムから
リード要求が発行されると、一連のリードコマンド処理
がＨＤＣ１０及びＣＰＵ１２により実行されて、図８に
示すように、読出されたセクタデータＳ１〜Ｓ９がＨＤ
Ｃ１０に転送されて、バッファＲＡＭ１１に格納され
る。そして、最初の要求データであるセクタデータＳ１
〜Ｓ９がホストシステムに転送終了すると、ＨＤＣ１０
とＣＰＵ１２は通常の先読み処理を実行する（ステップ
Ｓ２０〜Ｓ２２）。この先読み処理により、アクセスし
たセクタデータＳ１〜Ｓ９に連続するアドレス（論理ア
ドレス）のセクタデータＳ１０〜Ｓｎがディスク１から
読出されて、バッファＲＡＭ１１に保存される（ステッ
プＳ２３）。ここまでは、前述の第１の実施形態と同様
である。
実施形態の動作を説明する。まず、ホストシステムから
リード要求が発行されると、一連のリードコマンド処理
がＨＤＣ１０及びＣＰＵ１２により実行されて、図８に
示すように、読出されたセクタデータＳ１〜Ｓ９がＨＤ
Ｃ１０に転送されて、バッファＲＡＭ１１に格納され
る。そして、最初の要求データであるセクタデータＳ１
〜Ｓ９がホストシステムに転送終了すると、ＨＤＣ１０
とＣＰＵ１２は通常の先読み処理を実行する（ステップ
Ｓ２０〜Ｓ２２）。この先読み処理により、アクセスし
たセクタデータＳ１〜Ｓ９に連続するアドレス（論理ア
ドレス）のセクタデータＳ１０〜Ｓｎがディスク１から
読出されて、バッファＲＡＭ１１に保存される（ステッ
プＳ２３）。ここまでは、前述の第１の実施形態と同様
である。
【００３１】次に、ホストシステムから新たなリード要
求が発行されると、リードキャッシュ制御装置２０で
は、ヒット判定回路２６は、ホストシステムからの要求
データがバッファＲＡＭ１１に格納されているキャッシ
ュデータに含まれているか否のヒット判定処理を実行す
る（ステップＳ２４，Ｓ２５）。なお、同実施形態にお
いても、ホストシステムの要求データがセクタデータＳ
２０であり、論理アドレスが「Ｒ２０」であると想定す
る。従って、レジスタ２５には要求データアドレスＱＡ
である論理アドレスＲ２０がセットされる。
求が発行されると、リードキャッシュ制御装置２０で
は、ヒット判定回路２６は、ホストシステムからの要求
データがバッファＲＡＭ１１に格納されているキャッシ
ュデータに含まれているか否のヒット判定処理を実行す
る（ステップＳ２４，Ｓ２５）。なお、同実施形態にお
いても、ホストシステムの要求データがセクタデータＳ
２０であり、論理アドレスが「Ｒ２０」であると想定す
る。従って、レジスタ２５には要求データアドレスＱＡ
である論理アドレスＲ２０がセットされる。
【００３２】同実施形態では、算出回路２４は、レジス
タ２１に格納されたキャッシュデータの開始アドレスＳ
Ａと、セグメントサイズ・カウンタ３０によりカウント
されたセクタデータ数とからエンドアドレスＥＡを算出
する。セグメントサイズ・カウンタ３０は、バッファＲ
ＡＭ１１に格納されるセクタデータ数であり、現時点で
格納されたセクタデータだけでなく、空き領域に従った
格納予定のセクタデータ数もカウントする。ここでは、
図９に示すように、セグメントサイズ・カウンタ３０は
セクタデータ数として「ｍ−９」を保持する。「ｍ」
は、図８に示すように、バッファＲＡＭ１１において、
先読みセクタデータ数ｎと格納予定のセクタデータ数と
を加算した値である（最終物理アドレスをＡｍとす
る）。
タ２１に格納されたキャッシュデータの開始アドレスＳ
Ａと、セグメントサイズ・カウンタ３０によりカウント
されたセクタデータ数とからエンドアドレスＥＡを算出
する。セグメントサイズ・カウンタ３０は、バッファＲ
ＡＭ１１に格納されるセクタデータ数であり、現時点で
格納されたセクタデータだけでなく、空き領域に従った
格納予定のセクタデータ数もカウントする。ここでは、
図９に示すように、セグメントサイズ・カウンタ３０は
セクタデータ数として「ｍ−９」を保持する。「ｍ」
は、図８に示すように、バッファＲＡＭ１１において、
先読みセクタデータ数ｎと格納予定のセクタデータ数と
を加算した値である（最終物理アドレスをＡｍとす
る）。
【００３３】ヒット判定回路２６の判定結果がヒットし
ない場合、即ちリード要求の要求データがバッファＲＡ
Ｍ１１には存在しない場合には、ＨＤＣ１０とＣＰＵ１
２は前述したような通常のリード動作を実行して、ディ
スク１から要求データを読出してホストシステムに転送
する（ステップＳ２６のＮＯ，Ｓ２７）。
ない場合、即ちリード要求の要求データがバッファＲＡ
Ｍ１１には存在しない場合には、ＨＤＣ１０とＣＰＵ１
２は前述したような通常のリード動作を実行して、ディ
スク１から要求データを読出してホストシステムに転送
する（ステップＳ２６のＮＯ，Ｓ２７）。
【００３４】同実施形態では、要求データアドレスＱＡ
が「Ｒ２０」であるため、ヒット判定回路２６は該当す
るキャッシュデータがバッファＲＡＭ１１に存在すると
判定する（ステップＳ２６のＹＥＳ）。このヒット判定
結果を受けて、バッファアドレス算出回路２７は、要求
データアドレスＱＡ、キャッシュデータの開始アドレス
ＳＡ、およびバッファＲＡＭ１１のベースアドレスＢＡ
に基づいて、要求データ（セクタデータＳ２０）である
キャッシュデータが格納されているバッファＲＡＭ１１
のバッファアドレス（図８に示すＡ２０）を算出する
（ステップＳ２８）。自動転送回路２８は、バッファＲ
ＡＭ１１のバッファアドレスＡ２０が設定されると、そ
のアドレスＡ２０から自動的にデータＳ２０を読出して
ホストシステムに転送する（ステップＳ２９のＹＥＳ，
Ｓ３１）。
が「Ｒ２０」であるため、ヒット判定回路２６は該当す
るキャッシュデータがバッファＲＡＭ１１に存在すると
判定する（ステップＳ２６のＹＥＳ）。このヒット判定
結果を受けて、バッファアドレス算出回路２７は、要求
データアドレスＱＡ、キャッシュデータの開始アドレス
ＳＡ、およびバッファＲＡＭ１１のベースアドレスＢＡ
に基づいて、要求データ（セクタデータＳ２０）である
キャッシュデータが格納されているバッファＲＡＭ１１
のバッファアドレス（図８に示すＡ２０）を算出する
（ステップＳ２８）。自動転送回路２８は、バッファＲ
ＡＭ１１のバッファアドレスＡ２０が設定されると、そ
のアドレスＡ２０から自動的にデータＳ２０を読出して
ホストシステムに転送する（ステップＳ２９のＹＥＳ，
Ｓ３１）。
【００３５】同実施形態では、図８に示すように、ヒッ
ト判定回路２６によるバッファＲＡＭ１１のヒット範囲
は、現時点で格納されたセクタデータ数だけでなく、格
納予定のセクタデータ数まで拡大されている。このた
め、ホストシステムからのリード要求のデータがヒット
した場合でも、現時点ではバッファＲＡＭ１１に格納さ
れていない状態が発生することがある。この場合には、
自動転送回路２８は、ディスク１から読出されてバッフ
ァＲＡＭ１１に格納されるまで待機し、その要求データ
（キャッシュデータ）が格納された時点でホストシステ
ムに転送する処理を行なう（ステップＳ２９のＮＯ，Ｓ
３０）。ここで、自動転送回路２８は、現時点ではバッ
ファＲＡＭ１１に格納されていない場合に、所定の条件
（例えば待機時間）により待機するか否かを選択し、待
機しないときにはデータ転送動作を停止する。これによ
り、ＣＰＵ１２は、リードキャッシュ動作から通常のリ
ード動作に切替えて、ディスク１から要求データを読出
すようにしてもよい。
ト判定回路２６によるバッファＲＡＭ１１のヒット範囲
は、現時点で格納されたセクタデータ数だけでなく、格
納予定のセクタデータ数まで拡大されている。このた
め、ホストシステムからのリード要求のデータがヒット
した場合でも、現時点ではバッファＲＡＭ１１に格納さ
れていない状態が発生することがある。この場合には、
自動転送回路２８は、ディスク１から読出されてバッフ
ァＲＡＭ１１に格納されるまで待機し、その要求データ
（キャッシュデータ）が格納された時点でホストシステ
ムに転送する処理を行なう（ステップＳ２９のＮＯ，Ｓ
３０）。ここで、自動転送回路２８は、現時点ではバッ
ファＲＡＭ１１に格納されていない場合に、所定の条件
（例えば待機時間）により待機するか否かを選択し、待
機しないときにはデータ転送動作を停止する。これによ
り、ＣＰＵ１２は、リードキャッシュ動作から通常のリ
ード動作に切替えて、ディスク１から要求データを読出
すようにしてもよい。
【００３６】以上のように同実施形態によれば、先読み
処理時に先読みされたセクタデータがバッファＲＡＭ１
１に転送されている期間に、ホストシステムからリード
要求がなされた場合でも、リードキャッシュ機能を発揮
させることが可能となる。即ち、リード要求時にバッフ
ァＲＡＭ１１に格納されていないが、格納予定のキャッ
シュデータを含めたヒット範囲を設定し、要求データの
ヒット判定処理を実行することができる。従って、格納
予定の先読みデータをバッファＲＡＭ１１に格納された
時点で、直ちにホストシステムに自動転送することがで
きる。これにより、前述の第１の実施形態の場合と比較
して、さらにリードアクセス処理の効率を向上させるこ
とが可能となる。
処理時に先読みされたセクタデータがバッファＲＡＭ１
１に転送されている期間に、ホストシステムからリード
要求がなされた場合でも、リードキャッシュ機能を発揮
させることが可能となる。即ち、リード要求時にバッフ
ァＲＡＭ１１に格納されていないが、格納予定のキャッ
シュデータを含めたヒット範囲を設定し、要求データの
ヒット判定処理を実行することができる。従って、格納
予定の先読みデータをバッファＲＡＭ１１に格納された
時点で、直ちにホストシステムに自動転送することがで
きる。これにより、前述の第１の実施形態の場合と比較
して、さらにリードアクセス処理の効率を向上させるこ
とが可能となる。
【００３７】
【発明の効果】以上詳述したように本発明によれば、リ
ードキャッシュ機能を有するディスク記憶装置におい
て、ドライブを制御するためのＣＰＵが関与することな
く専用のハードウェア構成により、バッファメモリに格
納したキャッシュデータを利用したリードキャッシュ処
理の処理時間の短縮化を実現できる。従って、結果的に
低速アクセスのディスクから読出すリード動作を減少さ
せて、バッファメモリからの高速転送により、リードア
クセス速度の高速化を図ることができる。さらに、バッ
ファメモリに格納する予定のキャッシュデータを含むヒ
ット範囲を拡大する方式により、リードキャッシュ処理
におけるヒット率を高めることができる。また、ディス
クからキャッシュデータの先読み処理時に、ホストシス
テムからリード要求が発生しても、要求データに該当す
るキャッシュデータがバッファメモリに格納された時点
で自動的に転送できるため、結果的にリードアクセス処
理の効率を向上させることが可能となる。
ードキャッシュ機能を有するディスク記憶装置におい
て、ドライブを制御するためのＣＰＵが関与することな
く専用のハードウェア構成により、バッファメモリに格
納したキャッシュデータを利用したリードキャッシュ処
理の処理時間の短縮化を実現できる。従って、結果的に
低速アクセスのディスクから読出すリード動作を減少さ
せて、バッファメモリからの高速転送により、リードア
クセス速度の高速化を図ることができる。さらに、バッ
ファメモリに格納する予定のキャッシュデータを含むヒ
ット範囲を拡大する方式により、リードキャッシュ処理
におけるヒット率を高めることができる。また、ディス
クからキャッシュデータの先読み処理時に、ホストシス
テムからリード要求が発生しても、要求データに該当す
るキャッシュデータがバッファメモリに格納された時点
で自動的に転送できるため、結果的にリードアクセス処
理の効率を向上させることが可能となる。
【図１】本発明の実施形態に関係するディスクコントロ
ーラの要部を示すブロック図。
ーラの要部を示すブロック図。
【図２】本実施形態に関係するＨＤＤの要部を示すブロ
ック図。
ック図。
【図３】第１の実施形態に関係するリードキャッシュ制
御装置の要部を示すブロック図。
御装置の要部を示すブロック図。
【図４】第１の実施形態に関係する動作を説明するため
の概念図。
の概念図。
【図５】第１の実施形態に関係する動作を説明するため
の各レジスタの内容を示す概念図。
の各レジスタの内容を示す概念図。
【図６】第１の実施形態に関係する動作を説明するため
のフローチャート。
のフローチャート。
【図７】第２の実施形態に関係するリードキャッシュ制
御装置の要部を示すブロック図。
御装置の要部を示すブロック図。
【図８】第２の実施形態に関係する動作を説明するため
のバッファＲＡＭの概念図。
のバッファＲＡＭの概念図。
【図９】第２の実施形態に関係する動作を説明するため
のセグメントサイズ・カウンタの内容を示す概念図。
のセグメントサイズ・カウンタの内容を示す概念図。
【図１０】第２の実施形態に関係する動作を説明するた
めのフローチャート。
めのフローチャート。
１…ディスク ２…スピンドルモータ ３…ヘッド ４…ヘッドアクチュエータ ５…ボイスコイルモータ（ＶＣＭ） ６…ダブルドライバ ６ａ…ＶＣＭドライバ ６ｂ…ＳＰＭドライバ ７…ヘッドアンプ ８…リード／ライト回路 ９…ディスク制御回路 １０…ディスクコントローラ（ＨＤＣ） １１…バッファＲＡＭ（バッファメモリ手段） １２…ＣＰＵ １３…ＲＯＭ １４…ＥＥＰＲＯＭ ２０…リードキャッシュ制御装置 ２１…シーケンシャル・データアドレスレジスタ ２２…ディスクカウンタ ２３…バッファ・ベースアドレスレジスタ ２４…キャッシュ・エンドアドレス算出回路 ２５…要求データアドレスレジスタ ２６…ヒット判定回路 ２７…バッファアドレス算出回路 ２８…自動転送回路
Claims (10)
- 【請求項１】 リードアクセス時にディスク記録媒体か
ら読出されたデータを格納するバッファメモリ手段を有
し、前記バッファメモリ手段からリード要求のデータを
読出してホストシステムに転送するリードキャッシュ機
能を備えたディスク記憶装置であって、 前記バッファメモリ手段に格納されたキャッシュデータ
のヒット範囲を設定するための設定手段と、 前記ホストシステムからのリード要求のデータが前記ヒ
ット範囲に含まれているか否かを判定する判定手段と、 前記判定手段の判定結果により前記リード要求のデータ
が前記ヒット範囲に含まれている場合に、前記リード要
求に該当するキャッシュデータが格納されている前記バ
ッファメモリ手段のアドレスを決定するアドレス決定手
段と、 前記アドレス決定手段により決定されたアドレスのキャ
ッシュデータを前記バッファメモリ手段から前記ホスト
システムに転送するデータ転送手段とを具備したことを
特徴とするディスク記憶装置。 - 【請求項２】 前記設定手段は、前記バッファメモリ手
段に格納された前記キャッシュデータの先頭アドレスを
保持するキャッシュアドレス保持手段と、 前記バッファメモリ手段に格納された前記キャッシュデ
ータの所定単位毎のデータ数をカウントするデータカウ
ンタ手段と、 前記先頭アドレスと前記データ数とに基づいて前記キャ
ッシュデータの最終アドレスを算出する手段とを有し、 前記先頭アドレスと前記最終アドレスとに基づいて前記
ヒット範囲を設定することを特徴とする請求項１記載の
ディスク記憶装置。 - 【請求項３】 前記アドレス決定手段は専用のロジック
回路から構成されていることを特徴とする請求項１記載
のディスク記憶装置。 - 【請求項４】 前記データ転送手段は、前記アドレス決
定手段により決定されたアドレスのキャッシュデータを
前記バッファメモリ手段から読出して、自動的に前記ホ
ストシステムに転送するための自動転送機能を有するこ
とを特徴とする請求項１記載のディスク記憶装置。 - 【請求項５】 リードアクセス時にディスク記録媒体か
ら読出されたデータを格納するバッファメモリ手段を有
し、前記バッファメモリ手段からリード要求のデータを
読出してホストシステムに転送するリードキャッシュ機
能を備えたディスク記憶装置であって、 前記リードアクセス時に前記ディスク記録媒体から読出
されたデータのアドレスに連続するアドレスのデータを
読出して、前記バッファメモリ手段に保存する先読み手
段と、 前記バッファメモリ手段に格納された全データまたは前
記先読み手段により読出されたデータのみをキャッシュ
データとして設定し、前記キャッシュデータの先頭アド
レスを保持する先頭アドレス保持手段と、 前記バッファメモリ手段に格納された前記キャッシュデ
ータの所定単位毎のデータ数をカウントするデータカウ
ンタ手段と、 前記キャッシュデータの先頭アドレスに対応する前記バ
ッファメモリ手段のベースアドレスを保持するベースア
ドレス保持手段と、 前記キャッシュデータの先頭アドレスと前記データ数と
に基づいてヒット範囲を設定し、前記ホストシステムか
らのリード要求により発行された要求データアドレスが
前記ヒット範囲に含まれるか否かを判定する判定手段
と、 前記判定手段により前記要求データアドレスが前記ヒッ
ト範囲に含まれる場合に、前記ベースアドレス、前記先
頭アドレスおよび前記要求データアドレスにより前記リ
ード要求に該当するキャッシュデータが格納されている
前記バッファメモリ手段のアドレスを算出するアドレス
決定手段と、 前記アドレス決定手段により決定されたアドレスのキャ
ッシュデータを前記バッファメモリ手段から前記ホスト
システムに転送するデータ転送手段とを具備したことを
特徴とするディスク記憶装置。 - 【請求項６】 前記データカウンタ手段は、前記キャッ
シュデータの所定単位毎のデータ数と共に、前記キャッ
シュデータに連続して前記バッファメモリ手段に格納さ
れる予定の前記キャッシュデータのデータ数をカウント
する手段を有し、 前記データ転送手段は、前記アドレス決定手段により算
出されたアドレスのキャッシュデータが前記バッファメ
モリ手段に格納されていない場合に、その格納される予
定のキャッシュデータが前記バッファメモリ手段に格納
された時点で前記リード要求に該当する要求データとし
て前記ホストシステムに転送する手段を有することを特
徴とする請求項５記載のディスク記憶装置。 - 【請求項７】 前記データ転送手段は、前記アドレス決
定手段により算出されたアドレスのキャッシュデータが
前記バッファメモリ手段に格納されていない場合に、そ
の格納される予定のキャッシュデータが前記バッファメ
モリ手段に格納されるまで待機するか否かを選択する手
段を有し、 待機した状態で前記予定のキャッシュデータが前記バッ
ファメモリ手段に格納された時点で前記リード要求に該
当する要求データとして前記ホストシステムに転送する
ことを特徴とする請求項６記載のディスク記憶装置。 - 【請求項８】 前記アドレス決定手段は、前記先頭アド
レスと前記要求データアドレスとの差分を算出する手段
を有し、 算出した差分を前記ベースアドレスに加算して前記リー
ド要求に該当するキャッシュデータが格納されている前
記バッファメモリ手段のアドレスを算出する手段を有す
ることを特徴とする請求項５記載のディスク記憶装置。 - 【請求項９】 リードアクセス時にディスク記録媒体か
ら読出されたデータを格納するバッファメモリ手段を有
し、前記バッファメモリ手段からリード要求のデータを
読出してホストシステムに転送するリードキャッシュ機
能を備えたディスク記憶装置に適用するキャッシュ制御
方法であって、 前記リードアクセス時に前記ディスク記録媒体から読出
されたデータのアドレスに連続するアドレスのデータを
読出して、前記バッファメモリ手段に保存する先読み処
理と、 前記バッファメモリ手段に格納された全データまたは前
記先読み処理により読出されたデータのみをキャッシュ
データとして設定し、前記キャッシュデータの先頭アド
レスを保持する処理と、 前記キャッシュデータの先頭アドレスと前記バッファメ
モリ手段に格納されたキャッシュデータのデータ数とに
基づいてヒット範囲を設定する処理と、 前記ホストシステムからのリード要求により発行された
要求データアドレスが前記ヒット範囲に含まれるか否か
を判定する処理と、 前記要求データアドレスが前記ヒット範囲に含まれる場
合に、前記リード要求に該当するキャッシュデータが格
納されている前記バッファメモリ手段のアドレスを算出
するアドレス算出処理と、 前記リード要求に該当するキャッシュデータを、前記ア
ドレス算出処理により算出された前記バッファメモリ手
段のアドレスから読出して前記ホストシステムに転送す
る処理とを有することを特徴とするキャッシュ制御方
法。 - 【請求項１０】 リードアクセス時にディスク記録媒体
から読出されたデータを格納するバッファメモリ手段を
有し、前記バッファメモリ手段からリード要求のデータ
を読出してホストシステムに転送するリードキャッシュ
機能を備えたディスク記憶装置に適用するキャッシュ制
御方法であって、 前記リードアクセス時に前記ディスク記録媒体から読出
されたデータのアドレスに連続するアドレスのデータを
読出して、前記バッファメモリ手段に保存する先読み処
理と、 前記バッファメモリ手段に格納された全データまたは前
記先読み処理により読出されたデータのみをキャッシュ
データとして設定し、前記キャッシュデータの先頭アド
レスを保持する処理と、 前記バッファメモリ手段に格納された前記キャッシュデ
ータの所定単位毎のデータ数と共に、前記キャッシュデ
ータに連続して前記バッファメモリ手段に格納される予
定の前記キャッシュデータのデータ数をカウントするデ
ータカウント処理と、 前記キャッシュデータの先頭アドレスと前記データ数と
に基づいてヒット範囲を設定する処理と、 前記ホストシステムからのリード要求により発行された
要求データアドレスが前記ヒット範囲に含まれるか否か
を判定する処理と、 前記要求データアドレスが前記ヒット範囲に含まれる場
合に、前記リード要求に該当するキャッシュデータが格
納されている前記バッファメモリ手段のアドレスを算出
するアドレス算出処理と、 前記リード要求に該当するキャッシュデータを前記アド
レス算出処理により算出された前記バッファメモリ手段
のアドレスから読出して前記ホストシステムに転送し、
当該キャッシュデータが前記バッファメモリ手段に格納
されていない場合には格納されるまで待機し、前記バッ
ファメモリ手段に格納された時点で当該キャッシュデー
タを前記リード要求に該当する要求データとして前記ホ
ストシステムに転送する処理とを有することを特徴とす
るキャッシュ制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8328342A JPH10171713A (ja) | 1996-12-09 | 1996-12-09 | ディスク記憶装置及び同装置に適用するキャッシュ制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8328342A JPH10171713A (ja) | 1996-12-09 | 1996-12-09 | ディスク記憶装置及び同装置に適用するキャッシュ制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10171713A true JPH10171713A (ja) | 1998-06-26 |
Family
ID=18209173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8328342A Pending JPH10171713A (ja) | 1996-12-09 | 1996-12-09 | ディスク記憶装置及び同装置に適用するキャッシュ制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10171713A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6904509B2 (en) * | 2001-11-02 | 2005-06-07 | Lite-On It Corporation | Method for data reproducing from an optical storage device |
| US6965967B2 (en) | 2000-03-31 | 2005-11-15 | Matsushita Electric Industrial Co., Ltd. | Disk memory device, data pre-reading method, and recorded medium |
| US7177530B1 (en) | 1999-08-30 | 2007-02-13 | Matsushita Electric Industrial Co., Ltd. | Recording/reproducing apparatus |
| US7359996B2 (en) | 2002-04-19 | 2008-04-15 | Seiko Epson Corporation | Data transfer control device, electronic equipment, and data transfer control method |
| JP2012038262A (ja) * | 2010-08-11 | 2012-02-23 | Fujitsu Ltd | キャッシュメモリおよびデータ処理装置 |
-
1996
- 1996-12-09 JP JP8328342A patent/JPH10171713A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7177530B1 (en) | 1999-08-30 | 2007-02-13 | Matsushita Electric Industrial Co., Ltd. | Recording/reproducing apparatus |
| US6965967B2 (en) | 2000-03-31 | 2005-11-15 | Matsushita Electric Industrial Co., Ltd. | Disk memory device, data pre-reading method, and recorded medium |
| US6904509B2 (en) * | 2001-11-02 | 2005-06-07 | Lite-On It Corporation | Method for data reproducing from an optical storage device |
| US7359996B2 (en) | 2002-04-19 | 2008-04-15 | Seiko Epson Corporation | Data transfer control device, electronic equipment, and data transfer control method |
| JP2012038262A (ja) * | 2010-08-11 | 2012-02-23 | Fujitsu Ltd | キャッシュメモリおよびデータ処理装置 |
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