JPH10154714A - Compound semiconductor device and its production - Google Patents

Abstract

PROBLEM TO BE SOLVED: To realize stable ohmic contact between an n type InGaAs layer and a metallic layer made of Pt (Pd) in contact therewith. SOLUTION: The thickness of Pt (Pd) layer 11 as an electrode is B and the mixed crystal ratio of In tto Ga of an n type Inx Ga1-x As layer 3 with a thickness of A in contact therewith is made to be 0.4 or larger, and the relation of both is set to be A>2B. The diffusion layer of Pt is formed above the layer 3, and the layer 3 is left remained thereunder.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、化合物半導体、特
にＩＩＩ−Ｖ族化合物の中のＧａＡｓ系の化合物半導体
装置であって、電極にＰｔ，Ｐｄまたはこれら合金の金
属層を使用したものおよびその製造方法に関するもので
ある。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a compound semiconductor device, particularly a GaAs compound semiconductor device in a group III-V compound, in which a metal layer of Pt, Pd or an alloy thereof is used for an electrode and the device. It relates to a manufacturing method.

【０００２】[0002]

【従来の技術】 ＧａＡｓはＳｉに比べて約６倍の大き
な電子移動度を持っており、これによる半導体装置は高
速回路に適している。また、結晶成長技術の進歩により
高品質のヘテロ接合が得られるようになり、ヘテロ接合
バイポーラトランジスタ（ＨＢＴ）、ショットキー障壁
ゲートを利用した金属半導体電界効果トランジスタ（Ｍ
ＥＳＦＥＴ）や高電子移動度トランジスタ（ＨＥＭＴ）
が使用されている。2. Description of the Related Art GaAs has electron mobility about six times as large as that of Si, and a semiconductor device using GaAs is suitable for a high-speed circuit. In addition, a high-quality heterojunction can be obtained by the progress of crystal growth technology, and a heterojunction bipolar transistor (HBT) and a metal semiconductor field effect transistor (M
ESFET) and high electron mobility transistor (HEMT)
Is used.

【０００３】このような化合物半導体装置において、ｎ
型のＧａＡｓ層に対するオーミックコンタクトを取る方
法として、ｎ型のＧａＡｓ層上に、Ｉｎ_x Ｇａ_1-x Ａｓ
（０＜ｘ＜１）層を積層し、その上に金属（合金を含
む）を積層してオーミック電極を形成する方法が知られ
ている。In such a compound semiconductor device, n
As a method of obtaining ohmic contact with the n-type GaAs layer, In _x Ga _{1 -x} As is formed on the n-type GaAs layer.
There is known a method in which (0 <x <1) layers are stacked, and a metal (including an alloy) is stacked thereon to form an ohmic electrode.

【０００４】図９（ａ）および（ｂ）はそれらの従来の
オーミック電極部の例の略断面図である。FIGS. 9 (a) and 9 (b) are schematic cross-sectional views of examples of conventional ohmic electrodes.

【０００５】同図（ａ）において、ｎ型のＧａＡｓ層１
０１上にＩｎとＧａの混晶比の異なるｎ型のＩｎ_x Ｇａ
_1-x Ａｓ層１０２および１０３を積層し、その上にＴｉ
層１０４，Ｐｔ層１０５，Ａｕ層１０６からなる電極と
なる金属層をこの順に積層している。これらの各層の厚
さはたとえば５００Åである。In FIG. 1A, an n-type GaAs layer 1 is formed.
N-type In _x Ga having a different mixed crystal ratio of In and Ga
_1-x As layers 102 and 103 are laminated, and Ti
Metal layers serving as electrodes composed of the layer 104, the Pt layer 105, and the Au layer 106 are laminated in this order. The thickness of each of these layers is, for example, 500 °.

【０００６】また、同図（ｂ）においては、同図（ａ）
のｎ型のＩｎ_0.5 Ｇａ_0.5 Ａｓ層１０３とＴｉ層１０４
との間に高融点金属（たとえばＷＳｉ）からなるバリア
層１０７を介在させた構造となっている。なお、バリア
層１０７の厚さもたとえば５００Åである。In FIG. 1B, FIG.
N-type In _0.5 Ga _0.5 As layer 103 and Ti layer 104
And a barrier layer 107 made of a high melting point metal (for example, WSi). The thickness of the barrier layer 107 is, for example, 500 °.

【０００７】図１０は化合物半導体によるショットキー
障壁ゲートを用いる従来のＭＥＳＦＥＴの一例の略断面
図である。FIG. 10 is a schematic sectional view of an example of a conventional MESFET using a Schottky barrier gate made of a compound semiconductor.

【０００８】これは、半絶縁性ＧａＡｓ基板１１０上
に、イオン注入によりソースまたはドレインとなるｎ⁺
層１１１，１１１およびチャネルとなるｎ層１１２を形
成する。左側のｎ⁺ 層１１１をソースとし、右側のｎ⁺
層１１１をドレインと仮定する。オーミック電極である
ソース電極１１３およびドレイン電極１１４には、それ
ぞれ厚さ１００ｎｍのＡｕＧｅ層１１３−１，１１４−
１、厚さ１５ｎｍのＮｉ層１１３−２，１１４−２、厚
さ１００ｎｍのＡｕ層１１３−３，１１４−３が積層さ
れており、ゲート電極１１５としては、厚さ１００ｎｍ
のＴｉ層１１５−１，厚さ１００ｎｍのＰｔ層１１５−
２，厚さ１００ｎｍのＡｕ層１１５−３が積層されてい
る。[0008] This is because n ⁺ which becomes a source or a drain by ion implantation is formed on a semi-insulating GaAs substrate 110.
The layers 111 and 111 and the n-layer 112 serving as a channel are formed. The source is the n ⁺ layer 111 on the left and the n ⁺
Assume that layer 111 is the drain. The AuGe layers 113-1 and 114- having a thickness of 100 nm are provided on the source electrode 113 and the drain electrode 114, which are ohmic electrodes, respectively.
1. Ni layers 113-2 and 114-2 each having a thickness of 15 nm, and Au layers 113-3 and 114-3 each having a thickness of 100 nm are stacked, and the gate electrode 115 has a thickness of 100 nm.
Ti layer 115-1, 100 nm thick Pt layer 115-
2. An Au layer 115-3 having a thickness of 100 nm is stacked.

【０００９】図１１は化合物半導体によるＨＥＭＴの一
例の略断面図である。半絶縁性のＧａＡｓ基板１２１上
に、バッファ層となる厚さ５００ｎｍのｉ型のＡｌＧａ
Ａｓ層１２２，能動層となる厚さ５０ｎｍのｉ型のＧａ
Ａｓ層１２３および厚さ２０ｎｍのｉ型のＩｎ_0.2 Ｇａ
_0.8 Ａｓ層１２４，スペーサ層となる厚さ３ｎｍのｉ型
のＡｌＧａＡｓ層１２５，電子供給層となる厚さ３０ｎ
ｍのｎ型のＡｌＧａＡｓ層１２６が積層され、その表面
の両側にコンタクト層となる厚さ５０ｎｍのｎ⁺ 型のＧ
ａＡｓ層１２７，１２７が形成され、たとえば左側がソ
ース右側がドレインとなる。ＧａＡｓ層１２７，１２７
の中間はエッチングにより除去され、露出したＡｌＧａ
Ａｓ層１２６の表面に厚さ１００ｎｍのＡｌによるゲー
ト電極１３０が形成される。ソースおよびドレインのそ
れぞれの表面に、厚さ１００ｎｍのＡｕＧｅ層１２８−
１，１２９−１、厚さ１５ｎｍのＮｉ層１２８−２，１
２９−２、厚さ１５０ｎｍのＡｕ層１２８−３，１２９
−３を積層したソース電極１２８およびドレイン電極１
２９が蒸着形成されオーミック電極になっている。FIG. 11 is a schematic sectional view of an example of a HEMT using a compound semiconductor. On a semi-insulating GaAs substrate 121, a 500 nm-thick i-type AlGa
As layer 122, i-type Ga having a thickness of 50 nm serving as an active layer
As layer 123 and i-type In _0.2 Ga having a thickness of 20 nm
_0.8 As layer 124, 3 nm-thick i-type AlGaAs layer 125 serving as a spacer layer, and 30 n thickness serving as an electron supply layer
m n-type AlGaAs layers 126 are stacked, and 50 nm thick n ⁺ -type G
The aAs layers 127 and 127 are formed, for example, the left side is the source and the right side is the drain. GaAs layers 127, 127
Is removed by etching and the exposed AlGa
A gate electrode 130 made of Al having a thickness of 100 nm is formed on the surface of the As layer 126. An AuGe layer 128 having a thickness of 100 nm is formed on each surface of the source and the drain.
1,129-1, Ni layer 128-2,1 having a thickness of 15 nm
29-2, 150 nm thick Au layer 128-3, 129
Electrode 128 and drain electrode 1 in which -3 is laminated
29 is formed by evaporation to form an ohmic electrode.

【００１０】図１２は半絶縁性ＩｎＰ基板上に形成され
た従来のＨＥＭＴの他の一例の略断面図である。FIG. 12 is a schematic sectional view of another example of the conventional HEMT formed on a semi-insulating InP substrate.

【００１１】これは、H.SasakiらによりIndium Phosphi
de and Related Materials 1995;Conference Proceedin
gs p745 に開示されたもので、半絶縁性ＩｎＰ基板１３
０上にバッファ層となるｉ型のＩｎＡｌＡｓ層１３１，
能動層となるｉ型のＩｎＧａＡｓ層１３２，スペーサ層
となるｉ型のＩｎＡｌＡｓ層１３３，デルタドープされ
たＳｉ層１３４，ショットキー層となるｉ型のＩｎＡｌ
Ａｓ層１３５，コンタクト層となるｎ型のＩｎＧａＡｓ
層１３６が順次積層成長され、ショットキーゲート電極
形成部分のｎ型のＩｎＧａＡｓ層をエッチング除去し、
除去した部分の左側のｎ型のＩｎＧａＡｓ層１３６をソ
ースとし右側をドレインとしそれぞれその上にソース電
極１３７およびドレイン電極１３８を形成する。それら
の材料としては高融点金属材料のＷＳｉが採用されてい
る。[0011] This is because H. Sasaki et al.
de and Related Materials 1995; Conference Proceedin
gs p745, a semi-insulating InP substrate 13
0, an i-type InAlAs layer 131 serving as a buffer layer,
I-type InGaAs layer 132 as an active layer, i-type InAlAs layer 133 as a spacer layer, delta-doped Si layer 134, i-type InAl as a Schottky layer
As layer 135, n-type InGaAs serving as contact layer
A layer 136 is sequentially grown and grown, and the n-type InGaAs layer at the portion where the Schottky gate electrode is to be formed is removed by etching.
A source electrode 137 and a drain electrode 138 are formed on the n-type InGaAs layer 136 on the left side of the removed portion and the drain on the right side. As such materials, WSi as a high melting point metal material is employed.

【００１２】図１３はＨＥＭＴのさらに他の一例の略断
面図である。ショットキー電極としてＰｔを用いてい
る。FIG. 13 is a schematic sectional view of still another example of the HEMT. Pt is used as a Schottky electrode.

【００１３】これは特開平４−２４５４４４に開示され
ているもので、半絶縁性ＩｎＰ基板１４０上に、バッフ
ァ層となるｉ型のＩｎ_0.52Ａｌ_0.48Ａｓ層１４１、能動
層となるｉ型のＩｎ_0.53Ｇａ_0.47Ａｓ層１４２，電子供
給層となるｎ型のＩｎ_0.52Ａｌ_0.48Ａｓ層１４３，コン
タクト層となるｎ型のＩｎ_0.53Ｇａ_0.47Ａｓ層１４５を
成長し、コンタクト層の一部をエッチング除去して、ｎ
型のＩｎ_0.52Ａｌ_0.48Ａｓ層１４３の表面を露出し、そ
の表面にショットキーゲート電極１４７を形成し、ｎ型
のＩｎ_0.53Ｇａ_0.47Ａｓ層１４４の左側をソース、右側
をドレインとし、それぞれにソース電極１４５およびド
レイン電極１４６を形成する。ソース電極およびドレイ
ン電極は、それぞれＡｕＧｅ層１４５−１，１４６−
１、Ｎｉ層１４５−２，１４６−２、Ａｕ層１４５−
３，１４６−３により形成されゲート電極はＰｔ層１４
７−１，Ｔｉ層１４７−２，Ｐｔ層１４７−３により形
成されている。ゲート電極を形成した後これらの電極は
熱処理工程を加えられる。This is disclosed in Japanese Patent Application Laid-Open No. 4-245444. An i-type In _0.52 Al _0.48 As layer 141 serving as a buffer layer and an i-type In 0.5 serving as an active layer are formed on a semi-insulating InP substrate 140. _{A 0.53} Ga _0.47 As layer 142, an n-type In _0.52 Al _0.48 As layer 143 serving as an electron supply layer, and an n-type In _0.53 Ga _0.47 As layer 145 serving as a contact layer are grown, and a part of the contact layer is removed by etching. And n
The surface of the In _0.52 Al _0.48 As layer 143 is exposed, and a Schottky gate electrode 147 is formed on the surface. The left side of the n type In _0.53 Ga _0.47 As layer 144 is a source, and the right side is a drain. An electrode 145 and a drain electrode 146 are formed. The source electrode and the drain electrode are AuGe layers 145-1 and 146, respectively.
1. Ni layer 145-2, 146-2, Au layer 145
3,146-3, and the gate electrode is a Pt layer 14
7-1, a Ti layer 147-2, and a Pt layer 147-3. After forming the gate electrodes, these electrodes are subjected to a heat treatment step.

【００１４】[0014]

【発明が解決しようとする課題】図９（ａ）に示される
構造では、電極形成後の熱処理に弱い。この構造にたと
えば、３９０℃、１分間の熱処理を施すと、電極と半導
体層との接触抵抗が１×１０^-8Ωｃｍ² から１×１０^-5
Ωｃｍ² にまで低下してしまう。Ｔｉ／Ｐｔ／Ａｕ電極
の代わりにＧａＡｓに対してもっと一般的なＡｕＧｅ／
Ｎｉ／Ａｕ電極を用いた場合は、容易に形成できる利点
はあるが、接触抵抗を１×１０^-6Ωｃｍ²より低くする
ことが難しい。また、Ｔｉ／Ｐｔ／Ａｕ電極の場合と同
様に熱処理や通電による拡散により接触抵抗が増加し、
さらに熱処理により電極表面のモホロジーが劣化し、熱
処理により水平方向への拡散も著しいため、微細化に適
しない点が指摘されている。さらに、この場合素子形成
後に信頼性の面でも問題が多いことも指摘されている。The structure shown in FIG. 9A is vulnerable to a heat treatment after forming the electrodes. If this structure is subjected to a heat treatment at 390 ° C. for 1 minute, for example, the contact resistance between the electrode and the semiconductor layer becomes 1 × 10 ⁻⁸ Ωcm ² to 1 × 10 ^−5.
Ωcm ² . More general AuGe / for GaAs instead of Ti / Pt / Au electrodes
When the Ni / Au electrode is used, there is an advantage that it can be easily formed, but it is difficult to make the contact resistance lower than 1 × 10 ⁻⁶ Ωcm ² . Further, as in the case of the Ti / Pt / Au electrode, the contact resistance increases due to heat treatment and diffusion due to energization,
Furthermore, it has been pointed out that the morphology of the electrode surface is deteriorated by the heat treatment, and the diffusion in the horizontal direction is remarkable due to the heat treatment, which is not suitable for miniaturization. Further, it has been pointed out that in this case, there are many problems in terms of reliability after forming the element.

【００１５】そのため、最近は図９（ｂ）に示されるよ
うなバリア構造を介在させた電極構造がよく用いられて
いる。ＷＳｉやＷＮのようなバリアに用いられる金属は
ＡｕＧｅ／Ｎｉ／Ａｕ電極に比べ、素子動作時の信頼性
の面で優れている。この場合、電極構造の形成後４００
℃以上の熱処理を行なっても、接触抵抗は安定している
が、ＷＳｉやＷＮのような高融点金属のバリア層の形成
は、一般的にスパッタ法を用いて行なうので、その上に
蒸着法によって形成される金属層とは同時に形成するこ
とができないため、工程の増加を招き製造コストが増加
する。For this reason, recently, an electrode structure having a barrier structure as shown in FIG. 9B is often used. Metals used for barriers, such as WSi and WN, are superior to AuGe / Ni / Au electrodes in terms of reliability during device operation. In this case, 400 after the formation of the electrode structure.
Although the contact resistance is stable even when the heat treatment is performed at a temperature of not less than ℃, the formation of a barrier layer of a refractory metal such as WSi or WN is generally performed by a sputtering method, and thus a vapor deposition method is performed thereon. Cannot be formed at the same time as the metal layer formed by the process, the number of steps is increased, and the manufacturing cost is increased.

【００１６】さらに、同一基板上にｎ型およびｐ型双方
の導電型の半導体層を備えた半導体装置の場合には、そ
れぞれに適するオーミック電極材料が異なるため、各々
別に電極形成を行なう必要があり、プロセスが複雑にな
るという問題があった。Further, in the case of a semiconductor device provided with both n-type and p-type semiconductor layers on the same substrate, ohmic electrode materials suitable for each are different, so that it is necessary to form electrodes separately. However, there was a problem that the process became complicated.

【００１７】また、ｐ型に対してオーミック接触が得ら
れるＰｔ層やＰｄ層を、高濃度ドープしたＩｎＧａＡｓ
層上に形成し、ｐ，ｎ双方に対してオーミック接触を取
るアイデアもあったが、ｎ型オーミック接触を再現性よ
く、また安定性よく形成する条件が明らかでなかった。Further, a Pt layer or a Pd layer capable of obtaining an ohmic contact with the p-type is formed of a highly doped InGaAs.
Although there was an idea to form an ohmic contact with both p and n by forming it on a layer, conditions for forming an n-type ohmic contact with good reproducibility and stability were not clear.

【００１８】本発明者は、Ｐｔ，Ｐｄまたはこれらの合
金を化合物半導体装置の電極として使用するため、これ
らの問題について検討の結果、以下のことを発見した。The present inventor has found the following as a result of studying these problems in order to use Pt, Pd or an alloy thereof as an electrode of a compound semiconductor device.

【００１９】Ｐｔ，Ｐｄまたはこれらの合金は、従来よ
く知られているように、ｐ型ＧａＡｓに対してはオーミ
ック接触となり、ｎ型ＧａＡｓに対してはショットキー
性接触となる。厚さＡのＩｎＧａＡｓ層上に形成された
厚さＢ（たとえば５０ｎｍ）のＰｔ，Ｐｄまたはこれら
の合金層は（以下総称してＰｔ層という）は、熱処理
（Ｐｔ層形成後に人為的に加えたものやＰｔ層形成中に
加えられる避けられない温度上昇を含む）により、Ｉｎ
ＧａＡｓ層中にＰｔ層の厚さの２倍（２Ｂ）程度まで拡
散していくことがわかった。ＧａＡｓ層に対しても同様
にＰｔ層の厚さの２倍程度拡散する。なお、拡散の深さ
には限界がある。As is well known, Pt, Pd or an alloy thereof has ohmic contact with p-type GaAs and Schottky contact with n-type GaAs. Pt, Pd or an alloy layer thereof having a thickness B (for example, 50 nm) formed on the InGaAs layer having a thickness A (hereinafter, collectively referred to as a Pt layer) is heat-treated (artificially added after the Pt layer is formed). And the unavoidable temperature increase applied during the formation of the Pt layer).
It was found that it diffused into the GaAs layer to about twice (2B) the thickness of the Pt layer. Similarly, the GaAs layer diffuses about twice the thickness of the Pt layer. Note that there is a limit to the depth of diffusion.

【００２０】ＩｎＧａＡｓ層の厚さが十分でなく、その
下にあるＧａＡｓ層までＰｔが拡散してしまった場合、
オーミック接触からショットキー性接触に変わってしま
うことがわかった。さらに詳しく調べた結果、ＩｎＧａ
ＡｓとＧａＡｓの格子定数のずれを緩和するため、Ｉｎ
_x Ｇａ_1-x Ａｓ（たとえば０＜ｘ＜０．６）のグレーデ
ッド層を挿入した場合、そのＩｎの混晶比がほぼ０．４
より小さい部分までＰｔが拡散してしまうとショットキ
ー性接触となってしまうことがわかった。計算上は約
０．３５がその境界である。When the thickness of the InGaAs layer is not sufficient and Pt diffuses to the GaAs layer below the InGaAs layer,
It was found that the contact changed from ohmic contact to Schottky contact. Further investigation revealed that InGa
In order to reduce the deviation of the lattice constant between As and GaAs, In
_When a graded layer of _x Ga _1-x As (for example, 0 <x <0.6) is inserted, the mixed crystal ratio of In becomes approximately 0.4.
It has been found that when Pt diffuses to a smaller portion, Schottky contact occurs. Approximately 0.35 is the boundary in calculations.

【００２１】また、このオーミック接触からショットキ
ー性接触への変化はＰｔ電極形成後の熱処理によっても
生じる。つまり、熱処理によってＰｔのＩｎＧａＡｓ層
中への拡散がより促進されることを明らかにした。The change from the ohmic contact to the Schottky contact is also caused by the heat treatment after the formation of the Pt electrode. That is, it was clarified that the diffusion of Pt into the InGaAs layer was further promoted by the heat treatment.

【００２２】そのため、ＰｔをＩｎＧａＡｓ層に対して
安定したオーミック接触材料として用いるためには、Ｉ
ｎＧａＡｓのＩｎの混晶比０．４以上の部分の膜厚Ａ
が、拡散したＰｔ層の厚さＢに対して十分大きくなるよ
う、つまりＡ＞２Ｂとなるように、ＩｎＧａＡｓ層の厚
さとＰｔ層の厚さを決定すればよいことがわかった。Therefore, in order to use Pt as a stable ohmic contact material for the InGaAs layer, it is necessary to use It
Film thickness A at the portion of nGaAs having a mixed crystal ratio of In of 0.4 or more
However, it was found that the thickness of the InGaAs layer and the thickness of the Pt layer should be determined so as to be sufficiently larger than the thickness B of the diffused Pt layer, that is, A> 2B.

【００２３】図１４は、これを説明するための略断面図
である。ＧａＡｓ層１５１の上にグレーデッドされたＩ
ｎ_x Ｇａ_1-x Ａｓ層１５２および１５３が積層されてお
り、上のＩｎＧａＡｓ層１５３の混晶比は製造上の見地
から、たとえば０．５以上とされ、その厚さＡはＰｔ層
１５８の厚さＢの２倍を超える。１５９はＰｔの拡散し
た領域である。Ｐｔの拡散領域１５９の下方にＩｎ_x Ｇ
ａ_1-x Ａｓ層１５３が残っていることが必要である。FIG. 14 is a schematic sectional view for explaining this. I graded on the GaAs layer 151
The n _x Ga _{1 -x} As layers 152 and 153 are stacked, and the mixed crystal ratio of the upper InGaAs layer 153 is, for example, 0.5 or more from the viewpoint of manufacturing, and the thickness A of the Pt layer 158 is Exceeds twice the thickness B. 159 is a region where Pt is diffused. In _x G is formed under the Pt diffusion region 159.
It is necessary that the a _1-x As layer 153 remains.

【００２４】本発明の目的は、前述のＰｔのような金属
層の厚さとＩｎＧａＡｓ層の厚さの関係を適切にし、か
つＩｎとＧａの混晶比を適切にし、熱処理に対して安定
で電極表面の平坦性がよく、かつｎ型およびｐ型双方の
電導型の半導体に対して、低い接触抵抗を持つ良好なオ
ーミック電極を提供することにある。An object of the present invention is to make the relationship between the thickness of the metal layer such as Pt and the thickness of the InGaAs layer appropriate, to make the mixed crystal ratio of In and Ga appropriate, and to make the electrode stable to heat treatment and stable. An object of the present invention is to provide a good ohmic electrode having a good surface flatness and a low contact resistance with respect to both n-type and p-type conductive semiconductors.

【００２５】さらに、ＨＢＴのようなｎ型およびｐ型の
双方の半導体層を表面に有する場合双方の電極を同時に
形成することができ、しかも低い接触抵抗を持つ良好な
オーミック電極を提供することにある。Further, in the case where both n-type and p-type semiconductor layers such as HBT are provided on the surface, both electrodes can be simultaneously formed and a good ohmic electrode having low contact resistance can be provided. is there.

【００２６】また、Ｐｔ等がｎ型のＧａＡｓ，ＡｌＧａ
Ａｓ，ＩｎＡｌＡｓに対してショットキー接触となるこ
と、およびｎ型のＩｎ_x Ｇａ_1-x Ａｓ（１≦ｘ≧０．
４）に対してオーミック接触となることを利用し、ＭＥ
ＳＦＥＴおよびＨＥＭＴのソース，ドレイン，ゲート電
極を同時に形成することを可能ならしめる。Further, GaAs or AlGa in which Pt or the like is n-type.
Schottky contact with As and InAlAs, and n-type In _x Ga _{1 -x} As (1 ≦ x ≧ 0.
Utilizing the fact that it becomes ohmic contact with 4), ME
It is possible to simultaneously form the source, drain and gate electrodes of the SFET and the HEMT.

【００２７】[0027]

【課題を解決するための手段】上記の目的を達成するた
め、本発明においては、化合物半導体が積層されてお
り、その表面には、ｎ型のＩｎ_x Ｇａ_1-x Ａｓ（０．４
≦ｘ≦１．０）の層と、その上に、ＰｔまたはＰｄまた
はそれらの合金の中の１つを含むｎ型のＩｎ_x Ｇａ_1-x
Ａｓ（０．４≦ｘ≦１．０）の層と、さらにその表面の
ＰｔまたはＰｄまたはそれらの合金の中の１つの層とが
順に積層された構造となっている。In order to achieve the above object, in the present invention, a compound semiconductor is laminated, and an n-type In _x Ga _{1 -x} As (0.4
≦ x ≦ 1.0) and a layer of, on its, Pt or Pd, or of n-type comprising one of their alloys In _x Ga _1-x
It has a structure in which a layer of As (0.4 ≦ x ≦ 1.0) and a layer of Pt or Pd on the surface thereof or one layer thereof are sequentially laminated.

【００２８】化合物半導体層の上に積層された、厚さＡ
のｎ型のＩｎ_x Ｇａ_1-x Ａｓ層と、その層の上に形成さ
れた厚さＢのＰｔ，Ｐｄ、またはこれらの合金よりなる
金属層（以下Ｐｔ（Ｐｄ）層という）をオーミック電極
の接触面とする化合物半導体装置のＡとＢとの関係を、
Ａ＞２Ｂとし、ＩｎとＧａの混晶比ｘを、１≧ｘ≧０．
４とした。これにより前記の金属層はｎ型のＩｎＧａＡ
ｓ層に対して良好なオーミック電極となる。そして、Ｐ
ｔ（Ｐｄ）層に接するＩｎ_x Ｇａ_1-x Ａｓ層にはＰｔ
（Ｐｄ）が拡散するが、その下方の層にはＰｔ（Ｐｄ）
は拡散することはない。The thickness A laminated on the compound semiconductor layer
An n-type In _x Ga _{1 -x} As layer and a metal layer (hereinafter referred to as a Pt (Pd) layer) of Pt, Pd or an alloy thereof having a thickness B formed on the n-type In _x Ga ₁ -xAs layer The relationship between A and B of the compound semiconductor device as the contact surface of
A> 2B, and the mixed crystal ratio x of In and Ga is 1 ≧ x ≧ 0.
And 4. Thereby, the metal layer is made of n-type InGaAs.
A good ohmic electrode for the s layer. And P
The In _x Ga _{1 -x} As layer in contact with the t (Pd) layer has Pt
(Pd) diffuses, but Pt (Pd)
Does not spread.

【００２９】安定のよい電極を得るためには、前記Ｐｔ
（Ｐｄ）層の表面に電極として１以上の適当な金属層を
積層することが望ましい。In order to obtain a stable electrode, the above Pt
It is desirable to laminate one or more suitable metal layers as electrodes on the surface of the (Pd) layer.

【００３０】表面に形成されたｎ型のＩｎ_x Ｇａ_1-x Ａ
ｓ層の下方の化合物半導体層は接触抵抗を下げ、かつ、
格子定数の違いによって導入される結晶の歪みの緩和の
ために、グレーデッドされていることが望ましい。The n-type In _x Ga _{1 -x} A formed on the surface
The compound semiconductor layer below the s layer lowers the contact resistance, and
It is desirable to be graded in order to alleviate the crystal distortion introduced by the difference in lattice constant.

【００３１】表面にｎ型のＩｎ_x Ｇａ_1-x Ａｓ（１＞ｘ
≧０．４）層とｐ型のＧａＡｓ系の化合物半導体層が形
成されているときは、それぞれの層に少なくとも一つの
前記のような電極を設ける。On the surface, n-type In _x Ga _{1 -x} As (1> x
≧ 0.4) layer and a p-type GaAs-based compound semiconductor layer, at least one such electrode is provided for each layer.

【００３２】ＨＢＴにおいてエミッタコンタクト層がｎ
型のＩｎ_x Ｇａ_1-x Ａｓ層であり、ベース層がｐ型のＧ
ａＡｓ系の層であるときは、電極の形成が容易になるの
でｎ型の層およびｐ型の層のオーミック電極として前述
のようなＰｔ（Ｐｄ）層の電極を用いることが好まし
い。In the HBT, the emitter contact layer is n
Type In _x Ga _{1 -x} As layer, and the base layer is a p-type G
In the case of an aAs-based layer, it is preferable to use the above-mentioned Pt (Pd) layer electrode as the ohmic electrode of the n-type layer and the p-type layer because the electrode can be easily formed.

【００３３】このとき、ｐ型のベース層の厚さＣとＰｔ
（Ｐｄ）層の厚さＢとの関係はＣ＞２Ｂとなる。エミッ
タコンタクト層とＰｔ（Ｐｄ）層との関係は前述のとお
りとする。At this time, the thickness C of the p-type base layer and Pt
The relationship with the (Pd) layer thickness B is C> 2B. The relationship between the emitter contact layer and the Pt (Pd) layer is as described above.

【００３４】ＨＢＴにおいて、ｐ型のＧａＡｓ系のベー
ス層の厚さがＣであり、その表面は厚さＤの薄いエミッ
タ層で覆われており、エミッタコンタクト層は厚さＡの
ｎ型のＩｎ_x Ｇａ_1-x Ａｓ（１≧ｘ≧０．４）層であ
り、エミッタコンタクト層の表面とベース層の表面の電
極のＰｔ（Ｐｄ）層の厚さをＢとしたとき、これらの間
の関係は、Ａ＞２Ｂ、 （Ｃ＋Ｄ）＞２Ｂ＞Ｄ とする。In the HBT, the thickness of a p-type GaAs base layer is C, the surface thereof is covered with a thin emitter layer D, and the emitter contact layer is an n-type In _x Ga _1-x As (1 ≧ x ≧ 0.4) layer, and when the thickness of the Pt (Pd) layer of the electrode on the surface of the emitter contact layer and the surface of the base layer is B, The relationship is A> 2B, (C + D)>2B> D.

【００３５】ＨＢＴを構成するときの基板としては半絶
縁性のＧａＡｓ基板またはＩｎＰ基板を用いる。As a substrate for forming the HBT, a semi-insulating GaAs substrate or InP substrate is used.

【００３６】以上の化合物半導体装置は、所定の導電型
の化合物半導体を積層し、それぞれのオーミック電極予
定領域をパターニングし、Ｐｔ（Ｐｄ）層よりなる電極
を前記の予定領域に同時に形成して製造される。The above compound semiconductor device is manufactured by laminating compound semiconductors of a predetermined conductivity type, patterning respective ohmic electrode planned regions, and simultaneously forming electrodes made of a Pt (Pd) layer in the planned regions. Is done.

【００３７】前述のような電極の金属層とこれに接する
Ｉｎ_x Ｇａ_1-x Ａｓ層の厚さの関係およびＩｎとＧａの
混晶比はＭＥＳＦＥＴまたはＨＥＭＴのｎ型ソースおよ
びドレインとその表面のオーミック電極に利用すること
ができる。The relationship between the thickness of the metal layer of the electrode and the In _x Ga _{1 -x} As layer and the mixed crystal ratio of In and Ga as described above depends on the n-type source and drain of the MESFET or HEMT and the surface of the n-type source and drain. It can be used for an ohmic electrode.

【００３８】ゲート領域の化合物半導体層がＰｔ（Ｐ
ｄ）層とショットキー接触であるときは、前記のような
ソースおよびドレイン電極に使用されるのと同様な構成
のショットキー電極をオーミック電極と同時に形成でき
る。The compound semiconductor layer in the gate region is composed of Pt (P
d) When the layer is in Schottky contact, a Schottky electrode having the same configuration as that used for the source and drain electrodes as described above can be formed simultaneously with the ohmic electrode.

【００３９】ＭＥＳＦＥＴまたはＨＥＭＴのソースおよ
びドレイン領域は、選択的に成長させる場合と全面に成
長させた後ゲートに対応する部分を除去する方法があ
る。The source and drain regions of the MESFET or HEMT can be selectively grown or by growing the entire surface and then removing the portion corresponding to the gate.

【００４０】[0040]

【発明の実施の形態】図１は本発明の実施の形態の一例
の略断面図である。これ自体が単独の化合物半導体装置
ではなく、電極を形成した要部のみを示す。以下電極の
材料としてはＰｔの場合のみについて説明するがＰｄま
たはＰｔとＰｄの合金の場合も同様の効果を奏する。オ
ーミック接触となる混晶比は製造上の見地からｘ≧０．
５が望ましいが、ｘ≧０．４であっても差支えない。FIG. 1 is a schematic sectional view showing an example of an embodiment of the present invention. This is not a single compound semiconductor device per se, but shows only a main part where electrodes are formed. Hereinafter, only the case of Pt as the material of the electrode will be described, but the same effect can be obtained in the case of Pd or an alloy of Pt and Pd. The mixed crystal ratio that results in ohmic contact is x ≧ 0 from the viewpoint of manufacturing.
Although 5 is desirable, x ≧ 0.4 can be used.

【００４１】基板（図示されない）の上にｎ型のＧａＡ
ｓ層１，グレーデッド層である厚さ５００Åのｎ⁺ 型の
Ｉｎ_x Ｇａ_1-x Ａｓ（０＞ｘ＞０．５）層２，厚さ５０
０Åのｎ⁺ 型のＩｎ_0.5 Ｇａ_0.5 Ａｓ層３が順次積層さ
れ、その上に厚さ２００ÅのＰｔ層１１，厚さ５００Å
のＴｉ層１２，厚さ５００ÅのＰｔ層１３，厚さ６００
ÅのＡｕ層１４が積層され電極となる。N-type GaAs on a substrate (not shown)
s layer 1, n ⁺ -type In _x Ga _1-x As (0>x> 0.5) layer of thickness 500 °, which is a graded layer, and thickness 50
A 0 ° n ⁺ -type In _0.5 Ga _0.5 As layer 3 is sequentially stacked, on which a 200 ° thick Pt layer 11 and a 500 ° thick Pt layer 11 are stacked.
Ti layer 12, 500 ° thick Pt layer 13, 600 thick
The Au layer 14 is laminated and becomes an electrode.

【００４２】Ｐｔ層１１をＩｎ_0.5 Ｇａ_0.5 Ａｓ層３の
上に蒸着することにより、その下方にはＰｔの拡散層が
形成されるが、予め、Ｉｎ_0.5 Ｇａ_0.5 Ａｓ層３の表面
のＰｔ層１１の形成予定領域に、Ｐｔを注入その他の方
法により混入させておくこともできる。By depositing the Pt layer 11 on the In _0.5 Ga _0.5 As layer 3, a Pt diffusion layer is formed below the Pt layer 11. The Pt layer on the surface of the In _0.5 Ga _0.5 As layer 3 is previously formed. Pt can also be mixed into the region 11 where formation is to be performed by implantation or another method.

【００４３】このような構造であるから図１２について
説明したように、Ｉｎ_0.5 Ｇａ_0.5Ａｓ層３の厚さ５０
０ÅはＰｔ層１１の厚さ２００Åの２倍よりは大であ
り、かつＩｎの混晶比は０．４より大きいから、この両
者は良好なオーミック接触となる。With such a structure, as described with reference to FIG. 12, the thickness of the In _0.5 Ga _0.5 As
0 ° is greater than twice the thickness 200 ° of the Pt layer 11 and the In crystal ratio is greater than 0.4, so that both are in good ohmic contact.

【００４４】前記の積層された化合物半導体層は、ＨＢ
Ｔのエミッタ層の一部とすること、またはＭＥＳＦＥ
Ｔ，ＨＥＭＴのソース部もしくはドレイン部とすること
ができる。The laminated compound semiconductor layer is made of HB
A part of the emitter layer of T, or MESFE
It can be the source or drain of a T, HEMT.

【００４５】このようにして得られたｎ型の化合物半導
体層に対するオーミック電極は、初期の接触抵抗は、３
×１０^-7Ωｃｍ² と低く、その後、３５０℃，３９０
℃，４１０℃，４２０℃，４３０℃それぞれ１分ずつの
熱処理を加えたが、接触抵抗は、最終的に７×１０^-7Ω
ｃｍ² 程度と十分低い値を保っている。これに加えて、
ＡｕＧｅ／Ｎｉ系のオーミック電極に熱処理を加えた場
合に見られる電極表面のモホロジーの劣化も観察されな
かった。The ohmic electrode for the n-type compound semiconductor layer thus obtained has an initial contact resistance of 3
× 10 ⁻⁷ Ωcm ² , then 350 ° C., 390
° C., 410 ° C., 420 ° C., but subjected to heat treatment for one minute, respectively 430 ° C., the contact resistance is finally 7 × 10 ^-7 Ω
It is kept at a sufficiently low value of about ² cm ² . In addition to this,
No deterioration in the morphology of the electrode surface observed when heat treatment was applied to the AuGe / Ni-based ohmic electrode was observed.

【００４６】因みに、Ｐｔ層の厚みを３００Åおよび５
００Åとして形成した場合、４１０℃、１分の熱処理を
施した時点で接触抵抗は、２×１０^-6Ωｃｍ² 程度にま
で悪化し、その後４２０℃，４３０℃と熱処理を加えて
いくに従って、益々接触抵抗は悪化してしまうことがわ
かった。また、Ｐｔの膜厚が厚いほど、熱処理による接
触抵抗の悪化が著しいこともわかった。逆に、Ａ＞２Ｂ
を満たす限り接触抵抗の変化は、Ｐｔの厚みが１００Å
や、５０Åでも２００Åのときと同程度の変化しか見ら
れていない。Incidentally, the thickness of the Pt layer was set to 300 ° and 5 °.
When formed as 00 °, the contact resistance deteriorates to about 2 × 10 ⁻⁶ Ωcm ² at the time of performing the heat treatment at 410 ° C. for 1 minute, and then gradually increases to 420 ° C. and 430 ° C. as the heat treatment is applied. It was found that the contact resistance deteriorated. It was also found that the thicker the Pt film, the more the contact resistance was significantly deteriorated by the heat treatment. Conversely, A> 2B
The contact resistance changes as long as the thickness of Pt is 100 °
Also, even at 50 °, the change is almost the same as at 200 °.

【００４７】図２は本発明の第２の実施の形態の略断面
図である。ｎ型のＩｎ_0.53Ｇａ_0.47Ａｓ層５を積層し、
さらにその上に厚さ１５０ÅのＰｔ層１１，厚さ５００
ÅのＴｉ層１２，厚さ５００ÅのＰｔ層１３，厚さ１０
００ÅのＡｕ層１４を積層した電極を形成してある。Ｉ
ｎＧａＡｓ層５のＩｎとＧａの混晶比は０．５３対０．
４７であり、この層５の厚さ５００ÅはＰｔ層１１の厚
さ１５０Åの２倍以上でありこの両者は良好なオーミッ
ク接触となる。FIG. 2 is a schematic sectional view of a second embodiment of the present invention. An n-type In _0.53 Ga _0.47 As layer 5 is laminated,
Furthermore, a Pt layer 11 having a thickness of 150 ° and a thickness of 500
{Ti layer 12, thickness 500} Pt layer 13, thickness 10
An electrode is formed by laminating an Au layer 14 of 00 °. I
The mixed crystal ratio of In and Ga in the nGaAs layer 5 is 0.53 to 0.5.
47, the thickness of the layer 5 is 500 ° or more than twice the thickness of the Pt layer 11 of 150 °, and both of them are in good ohmic contact.

【００４８】この場合の接触抵抗も初期値は３×１０^-7
Ωｃｍ² で、３５０℃から４３０℃まで段階的に熱処理
を行なっても、接触抵抗は７×１０^-7Ωｃｍ² までしか
増加しない。The initial value of the contact resistance in this case is also 3 × 10 ^−7.
Even if the heat treatment is performed stepwise from 350 ° C. to 430 ° C. at Ωcm ² , the contact resistance increases only up to 7 × 10 ⁻⁷ Ωcm ² .

【００４９】図３は、ＧａＡｓ系ＨＢＴのｎ型エミッタ
ならびにｐ型ベースのオーミック電極材料とし、Ｐｔを
用いた場合の本発明の実施の形態の一例の略断面図であ
る。FIG. 3 is a schematic cross-sectional view of an example of the embodiment of the present invention in which Pt is used as an n-type emitter and a p-type base ohmic electrode material of a GaAs HBT.

【００５０】このＨＢＴは、半絶縁性ＧａＡｓ基板６上
に、ｎ型のＧａＡｓサブコレクタ層７、ｎ型のＧａＡｓ
コレクタ層７−１、ｐ型のＧａＡｓベース層８、ｎ型の
ＡｌＧａＡｓエミッタ層９、ｎ型のＧａＡｓ層９−１、
ｎ型のＩｎ_x Ｇａ_1-x Ａｓ（０＜ｘ＜０．５）グレーデ
ッド層９−２、ｎ型のＩｎ_0.5 Ｇａ_0.5 Ａｓエミッタコ
ンタクト層９−３の順に積層形成されている。This HBT is composed of an n-type GaAs sub-collector layer 7 and an n-type GaAs on a semi-insulating GaAs substrate 6.
A collector layer 7-1, a p-type GaAs base layer 8, an n-type AlGaAs emitter layer 9, an n-type GaAs layer 9-1,
n-type _{In x Ga 1-x As (} 0 <x <0.5) graded layer 9-2 are laminated in this order n-type In _0.5 Ga _0.5 As emitter contact layer 9-3.

【００５１】このような半導体積層構造をメサエッチン
グすることにより、図に示すようにｎ型のエミッタ層９
の一部をベース層８の真性領域以外の部分に薄く残した
形状と、コレクタコンタクト層７−３を露出させた構造
を作成し、ｎ型のＩｎＧａＡｓエミッタコンタクト層９
−３とｐ型のベース層８上に残した薄層のエミッタ層９
上に、それぞれ、Ｐｔ層ｅ−１，ｂ−１、Ｔｉ層ｅ−
２，ｂ−２、Ｐｔ層ｅ−３，ｂ−３、Ａｕ層ｅ−４，ｂ
−４、よりなるエミッタ電極ｅおよびベース電極ｂを同
時に蒸着形成する。By mesa-etching such a semiconductor laminated structure, an n-type emitter layer 9 is formed as shown in FIG.
And a structure in which the collector contact layer 7-3 is exposed is formed by leaving a part of the base layer 8 in a portion other than the intrinsic region of the base layer 8, and the n-type InGaAs emitter contact layer 9 is formed.
-3 and a thin emitter layer 9 left on the p-type base layer 8
The Pt layers e-1 and b-1 and the Ti layer e-
2, b-2, Pt layers e-3, b-3, Au layers e-4, b
-4, an emitter electrode e and a base electrode b are simultaneously formed by vapor deposition.

【００５２】真性ベース領域以外の部分に薄く残したエ
ミッタ層９の厚さは３００Å、ベース層８の厚さは８０
０Å、ＩｎＧａＡｓエミッタコンタクト層９−３の厚さ
は５００Åである。また前述のＰｔ層ｅ−１，ｂ−１、
Ｔｉ層ｅ−２，ｂ−２、Ｐｔ層ｅ−３，ｂ−３、Ａｕ層
ｅ−４，ｂ−４のそれぞれの厚さは、２００，５００，
５００，６００Åとした。The thickness of the emitter layer 9 left thin except in the intrinsic base region is 300 °, and the thickness of the base layer 8 is 80
0 °, the thickness of the InGaAs emitter contact layer 9-3 is 500 °. In addition, the aforementioned Pt layers e-1, b-1,
The thicknesses of the Ti layers e-2 and b-2, the Pt layers e-3 and b-3, and the Au layers e-4 and b-4 are 200, 500,
500 and 600 degrees.

【００５３】また、コレクタコンタクト層７−３上に
は、ＡｕＧｅ層ｃ−１，Ｎｉ層ｃ−２，Ａｕ層ｃ−３よ
りなるコレクタ電極ｃを蒸着形成した。On the collector contact layer 7-3, a collector electrode c composed of an AuGe layer c-1, a Ni layer c-2, and an Au layer c-3 was formed by vapor deposition.

【００５４】このような構造を形成後、４００℃、１分
の熱処理を行ない、ＰｔおよびＡｕＧｅの合金化処理を
行なった。After forming such a structure, a heat treatment was performed at 400 ° C. for 1 minute, and an alloying treatment of Pt and AuGe was performed.

【００５５】この結果、図１についての第１の実施の形
態と同様の結果を得、熱的に安定しかつモホロジー劣化
もなかった。As a result, the same result as that of the first embodiment shown in FIG. 1 was obtained, and it was thermally stable and there was no morphological deterioration.

【００５６】この実施の形態ではｐ型のＧａＡｓベース
層８上に、後述のように特性向上のためエミッタ層の一
部を薄く残し、その上からベースのオーミックコンタク
トを取ったが、もちろん、ベースを完全に露出させ、そ
の上に直接電極を形成するような構造であっても構わな
い。また、ＧａＡｓ系ＨＢＴのエミッタ層９としては、
ＡｌＧａＡｓの他ＩｎＧａＰであってもむろん宜しい。In this embodiment, a part of the emitter layer is left thin on the p-type GaAs base layer 8 in order to improve the characteristics as described later, and an ohmic contact of the base is made on the emitter layer. May be completely exposed, and an electrode may be directly formed thereon. Further, as the emitter layer 9 of the GaAs-based HBT,
Of course, InGaAs other than AlGaAs is also suitable.

【００５７】電極部の各層の厚さの関係は後述のように
される。ＨＢＴに本発明を適用する場合、一般的に、ベ
ース層厚さは１０００Å前後と非常に薄いが、そのベー
ス層をＰｔが熱処理により拡散して突き抜けてしまわな
いように、ベース層の厚さＣを考慮してＰｔの膜厚Ｂを
決定しなければならない。The relationship between the thicknesses of the respective layers of the electrode portion will be described later. When the present invention is applied to an HBT, the thickness of the base layer is generally very thin, about 1000 °, but the base layer has a thickness C so as to prevent Pt from being diffused and penetrated by the heat treatment. In consideration of the above, the thickness B of Pt must be determined.

【００５８】たとえば、ｎｐｎ型ＧａＡｓ系ＨＢＴで
は、ベースはｐ型のＧａＡｓであるが、ＧａＡｓ中で
も、Ｐｔの拡散深さはＰｔ層の厚さＢの２倍程度である
ため、以下の関係が成立するようにそれぞれの厚さを決
定しなければならない。For example, in an npn-type GaAs-based HBT, the base is p-type GaAs. However, even in GaAs, the diffusion depth of Pt is about twice the thickness B of the Pt layer. You must determine the thickness of each.

【００５９】Ｃ＞２×Ｂ さらに、図３のようなＧａＡｓ系ＨＢＴでは、特性の向
上のため、ｐ型のＧａＡｓベース層の真性領域以外の部
分にｎ型エミッタ層の一部または前部を保護膜として残
す（Appl. Phys. Lett. 47（８）,95 Oct. 1985 pp839
〜840:ELECTRONICS LETTERS 20th Jul. 1989 Vol.25 N
o.15 pp993 〜994 参照）技術が知られているが、この
ような構造に本発明を適用するためには、残したエミッ
タ層の厚さＤ以上に、Ｐｔが拡散して確実にベース層に
届く必要がある。よって、以下の関係が成り立たねばな
らない。C> 2 × B Further, in the GaAs HBT as shown in FIG. 3, in order to improve the characteristics, a part or the front part of the n-type emitter layer is added to a part other than the intrinsic region of the p-type GaAs base layer. Leave as a protective film (Appl. Phys. Lett. 47 (8), 95 Oct. 1985 pp839
~ 840: ELECTRONICS LETTERS 20th Jul. 1989 Vol.25 N
o.15 pp993-994) Although a technique is known, in order to apply the present invention to such a structure, Pt is diffused more than the thickness D of the remaining emitter layer and the base layer is surely diffused. Need to reach. Therefore, the following relationship must be satisfied.

【００６０】（Ｃ＋Ｄ）＞２Ｂ＞Ｄ 図４は、ＩｎＰ系ＨＢＴのｎ型エミッタ、ｐ型ベース、
ｎ型コレクタの各々に対してＰｔを用いたオーミック電
極を形成した本発明の実施の形態の略断面図である。(C + D)>2B> D FIG. 4 shows an n-type emitter, a p-type base,
It is a schematic sectional drawing of the embodiment of the present invention in which the ohmic electrode using Pt was formed for each of the n-type collectors.

【００６１】このＨＢＴは、半絶縁性ＩｎＰ基板２６上
に、ｎ型のＩｎ_0.53Ｇａ_0.47Ａｓサブコレクタ層２７、
ｎ型Ｉｎ_0.53Ｇａ_0.47Ａｓコレクタ層２７−１、ｐ⁺ 型
のＩｎ_0.53Ｇａ_0.47Ａｓベース層２８、ｎ型のＩｎ_0.52
Ａｌ_0.48Ａｓエミッタ層２９、ｎ⁺ 型のＩｎ_0.53Ｇａ
_0.47Ａｓエミッタコンタクト層２９−１、ｎ⁺ 型のＩｎ
_x Ｇａ_1-x Ａｓエミッタコンタクトグレーデッド層
（０．５３≦ｘ≦１）２９−２、ｎ⁺ のＩｎＡｓエミッ
タコンタクト層２９−３（ｘ＝１の場合）の順に積層形
成されている。This HBT is formed on a semi-insulating InP substrate 26.
And n-type In_0.53Ga_0.47As subcollector layer 27,
n-type In_0.53Ga_0.47As collector layer 27-1, p⁺Type
In_0.53Ga_0.47As base layer 28, n-type In_0.52
Al_0.48As emitter layer 29, n⁺Type In_0.53Ga
_0.47As emitter contact layer 29-1, n⁺Type In
_xGa_1-xAs emitter contact graded layer
(0.53 ≦ x ≦ 1) 29-2, n⁺InAs Emi
Layer in the order of the contact layer 29-3 (when x = 1)
Has been established.

【００６２】この積層された化合物半導体層を図に示す
ように、サブコレクタ層２７、ベース層２８のそれぞれ
の一部が露出するようにメサエッチングを行ない、オー
ミック電極として、Ｐｔ層ｅ−１，ｂ−１，ｃ−１、Ｔ
ｉ層ｅ−２，ｂ−２，ｃ−２、Ｐｔ層ｅ−３，ｂ−３，
ｃ−３、Ａｕ層ｅ−４，ｂ−４，ｃ−４、よりなるエミ
ッタ電極ｅ，ベース電極ｂ，コレクタ電極ｃをそれぞれ
エミッタコンタクト層２９−３，ベース層２８，サブコ
レクタ層２７の上に同時に形成した。このときエミッタ
コンタクト層２９−１の厚さは１５０Å、エミッタコン
タクトグレーデッド層２９−２の厚さは１５０Å、エミ
ッタコンタクト層２９−３の厚さは２００Å、ベース層
２８の厚さは８００Åであり、各電極のＰｔ層，Ｔｉ
層，Ｐｔ層，Ａｕ層のそれぞれの厚さは２００，５０
０，５００，６００Åである。As shown in the figure, the compound semiconductor layer thus laminated is subjected to mesa etching so that a part of each of the subcollector layer 27 and the base layer 28 is exposed, and a Pt layer e-1 and an ohmic electrode are used. b-1, c-1, T
i-layers e-2, b-2, c-2, Pt layers e-3, b-3,
The emitter electrode e, base electrode b, and collector electrode c composed of c-3 and Au layers e-4, b-4, and c-4 are formed on the emitter contact layer 29-3, the base layer 28, and the subcollector layer 27, respectively. At the same time. At this time, the thickness of the emitter contact layer 29-1 is 150 °, the thickness of the emitter contact graded layer 29-2 is 150 °, the thickness of the emitter contact layer 29-3 is 200 °, and the thickness of the base layer 28 is 800 °. , Pt layer of each electrode, Ti
Layers, Pt layers, and Au layers have thicknesses of 200, 50, respectively.
0,500,600 °.

【００６３】電極形成後の合金化処理は、４１０℃、１
分間行なった。この場合、初期の接触抵抗は１×１０^-7
Ωｃｍ² 、熱処理後も５×１０^-7Ωｃｍ² までしか増加
せず、図２についての第２の実施の形態と同様の結果が
得られた。The alloying process after the formation of the electrode is performed at 410 ° C.,
Minutes. In this case, the initial contact resistance is 1 × 10 ^-7
Ωcm ² , and increased only to 5 × 10 ⁻⁷ Ωcm ² after the heat treatment, and the same result as that of the second embodiment shown in FIG. 2 was obtained.

【００６４】図５は本発明を適用したＭＥＳＦＥＴの略
断面図である。このトランジスタは、半絶縁性ＧａＡｓ
基板３０上にｎ型ＧａＡｓチャネル層３１を１５０ｎ
ｍ、さらにその上にｎ⁺ 型Ｉｎ_x Ｇａ_1-x Ａｓ（０＜ｘ
＜０．５）グレーデッド層３２を５０ｎｍ、さらにその
上にｎ⁺ 型のＩｎ_0.5 Ｇａ_0.5 Ａｓ層のコンタクト層３
３を５０ｎｍ積層成長させ、ゲート電極部分のグレーデ
ッド層３２およびコンタクト層３３をエッチング除去
し、ゲート電極ｇ，ソース電極ｓ，ドレイン電極ｄとし
て、Ｐｔ層ｇ−１，ｓ−１，ｄ−１、Ｔｉ層ｇ−２，ｓ
−２，ｄ−２、Ｐｔ層ｇ−３，ｓ−３，ｄ−３、Ａｕ層
ｇ−４，ｓ−４，ｄ−４を同時に蒸着、リフトオフ形成
する。それぞれの金属層の厚さは、２０，１００，１０
０，１００ｎｍとする。その後４１０℃、１分の熱処理
を加えて、オーミック電極およびゲート電極の合金化処
理を行なう。FIG. 5 is a schematic sectional view of a MESFET to which the present invention is applied. This transistor is a semi-insulating GaAs
An n-type GaAs channel layer 31 having a thickness of 150
m, and n ⁺ -type In _x Ga _{1 -x} As (0 <x
<0.5) A graded layer 32 having a thickness of 50 nm and a contact layer 3 of an n ⁺ -type In _0.5 Ga _0.5 As layer thereon
3 is grown to a thickness of 50 nm, and the graded layer 32 and the contact layer 33 in the gate electrode portion are removed by etching. Pt layers g-1, s-1, and d-1 are used as the gate electrode g, the source electrode s, and the drain electrode d. , Ti layer g-2, s
-2, d-2, Pt layers g-3, s-3, d-3 and Au layers g-4, s-4, d-4 are simultaneously deposited and lift-off formed. The thickness of each metal layer is 20, 100, 10
0,100 nm. Thereafter, heat treatment is performed at 410 ° C. for one minute to perform alloying treatment of the ohmic electrode and the gate electrode.

【００６５】グレーデッド層３２およびコンタクト層３
３のエッチングには、クエン酸：過酸化水素：水（１
９：１：２０）の混合溶液を用いた。各電極の最下層の
Ｐｔ層ｇ−１，ｓ−１，ｄ−１の厚さは、それぞれその
下方のチャネル層３１またはソースおよびドレインのコ
ンタクト層３３の厚さの１／２以下であり、ソースおよ
びドレインのコンタクト層のＩｎの混晶比は０．５であ
るから、ソース電極およびドレイン電極は良好なオーミ
ックコンタクトが得られ、ゲート電極はショットキー接
触となる。Graded layer 32 and contact layer 3
In the etching of No. 3, citric acid: hydrogen peroxide: water (1
9: 1: 20). The thickness of the lowermost Pt layer g-1, s-1, d-1 of each electrode is not more than 1/2 of the thickness of the channel layer 31 or the source and drain contact layers 33 thereunder, respectively. Since the mixed crystal ratio of In in the source and drain contact layers is 0.5, a good ohmic contact is obtained for the source electrode and the drain electrode, and the Schottky contact is obtained for the gate electrode.

【００６６】このトランジスタのオーミック電極の接触
抵抗は、合金化処理後も７．０×１０^-7Ωｃｍ² と良好
であった。The contact resistance of the ohmic electrode of this transistor was as good as 7.0 × 10 ⁻⁷ Ωcm ² even after the alloying treatment.

【００６７】これに加えて、ＡｕＧｅ／Ｎｉ系の電極に
熱処理を加えた場合に見られる、表面モホロジーの劣化
も観察されない。In addition, no deterioration in surface morphology, which is observed when heat treatment is applied to the AuGe / Ni-based electrode, is observed.

【００６８】図６は、本発明を適用したＭＥＳＦＥＴの
他の実施の形態の略断面図である。このトランジスタ
は、半絶縁性ＧａＡｓ基板３０上にイオン注入を用い
て、ｎ型の能動層４１およびソースまたはドレインとな
るｎ⁺ 型の領域４０，４０を形成し、それから基板全面
にＳｉＮｘ膜４２をプラズマＣＶＤ法などにより形成
し、その後ソース電極ｓおよびドレイン電極ｄのオーミ
ック電極形成領域にあるＳｉＮｘ膜をフッ酸などにより
除去し、ｎ⁺ 型のＩｎ_x Ｇａ_1-x Ａｓ（０＜ｘ＜０．
５）グレーデッド層３２を３０ｎｍ、およびｎ⁺ 型のＩ
ｎ_0.5 Ｇａ_0.5 Ａｓコンタクト層３３を５０ｎｍの厚さ
でオーミック電極形成領域に選択的に有機金属気相成長
法（ＭＯＣＶＤ法）や、分子線エピタキシ法（ＭＢＥ
法）等により積層成長させる。FIG. 6 is a schematic sectional view of another embodiment of the MESFET to which the present invention is applied. In this transistor, an n-type active layer 41 and n ⁺ -type regions 40 and 40 serving as a source or a drain are formed on a semi-insulating GaAs substrate 30 by ion implantation, and a SiNx film 42 is formed on the entire surface of the substrate. The SiNx film in the ohmic electrode forming region of the source electrode s and the drain electrode d is removed by hydrofluoric acid or the like, and then n ⁺ -type In _x Ga _{1 -x} As (0 <x <0). .
5) The graded layer 32 has a thickness of 30 nm and an n ⁺ type I
An n _0.5 Ga _0.5 As contact layer 33 having a thickness of 50 nm is selectively formed in the ohmic electrode formation region by metal organic chemical vapor deposition (MOCVD) or molecular beam epitaxy (MBE).
Method) and the like.

【００６９】その後、ゲート電極ｇとオーミック電極の
パターニングをフォトレジストを用いて行ない、ゲート
電極形成パターン部分のＳｉＮｘ膜をフッ酸などにより
除去してから、各電極部分にＰｔ層ｇ−１，ｓ−１，ｄ
−１、Ｔｉ層ｇ−２，ｓ−２，ｄ−２、Ｐｔ層ｇ−３，
ｓ−３，ｄ−３、Ａｕ層ｇ−４，ｓ−４，ｄ−４を蒸
着、リフトオフを行なってゲート電極ｇ，ソース電極
ｓ，ドレイン電極ｄを形成する。各金属層の厚さはそれ
ぞれ、１５，５０，５０，１００ｎｍとする。その後電
極の合金化処理を行なってトランジスタが完成する。Ｐ
ｔ層ｓ−１およびｄ−１の厚さはその下のＩｎ_0.5 Ｇａ
_0.5 Ａｓ層の厚さの１／２以下であり、良好なオーミッ
ク電極を形成する。ゲート電極ｇの最下層のＰｔ層ｇ−
１はその下方のＧａＡｓ層とショットキー接触を形成す
る。Thereafter, patterning of the gate electrode g and the ohmic electrode is performed using a photoresist, and the SiNx film in the gate electrode formation pattern portion is removed with hydrofluoric acid or the like. -1, d
-1, Ti layer g-2, s-2, d-2, Pt layer g-3,
The gate electrode g, the source electrode s, and the drain electrode d are formed by depositing s-3 and d-3 and Au layers g-4, s-4, and d-4 and performing lift-off. The thickness of each metal layer is 15, 50, 50, and 100 nm, respectively. Thereafter, the electrodes are alloyed to complete the transistor. P
The thickness of the t-layers s-1 and d-1 depends on the thickness of the underlying In _0.5 Ga
The thickness is _0.5% or less of the thickness of the _0.5 As layer, and a good ohmic electrode is formed. The lowermost Pt layer g− of the gate electrode g−
1 forms a Schottky contact with the underlying GaAs layer.

【００７０】オーミック電極の接触抵抗は、４３０℃で
合金化処理を行なったとき８．０×１０^-7Ωｃｍ² であ
った。本実施例のように４３０℃で合金化のための熱処
理を加えた場合も、本オーミック電極の表面モホロジー
は良好であった。The contact resistance of the ohmic electrode was 8.0 × 10 ⁻⁷ Ωcm ² when the alloying treatment was performed at 430 ° C. The surface morphology of the present ohmic electrode was also good when a heat treatment for alloying was applied at 430 ° C. as in this example.

【００７１】図７は、本発明を適用したＨＥＭＴの一例
の略断面図である。これは、半絶縁性ＧａＡｓ基板３０
上にｉ型のＡｌＧａＡｓバッファ層４１を５００ｎｍ、
ｉ型のＧａＡｓ能動層４２を５０ｎｍ、ｉ型のＩｎＧａ
Ａｓ能動層４３を１００ｎｍ、ｉ型のＡｌＧａＡｓスペ
ーサ層４４を３ｎｍ、ｎ型のＡｌＧａＡｓ電子供給層４
５を３０ｎｍ、ｎ⁺ 型のＧａＡｓ（濃度１×１０¹⁸／ｃ
ｍ³）層４６、ｎ⁺ 型のＩｎ_x Ｇａ_1-x Ａｓ（濃度１×
１０¹⁹／ｃｍ³ 、０＜ｘ＜０．５）グレーデッド層４７
を５０ｎｍ、ｎ⁺ 型のＩｎ_0.5 Ｇａ_0.5 Ａｓ（濃度１×
１０¹⁹／ｃｍ³ ）層４８を５０ｎｍの厚さで順次積層成
長させる。FIG. 7 is a schematic sectional view of an example of a HEMT to which the present invention is applied. This is because the semi-insulating GaAs substrate 30
An i-type AlGaAs buffer layer 41 having a thickness of 500 nm
The i-type GaAs active layer 42 has a thickness of 50 nm and the i-type InGa
The As active layer 43 is 100 nm, the i-type AlGaAs spacer layer 44 is 3 nm, and the n-type AlGaAs electron supply layer 4
5 at 30 nm and n ⁺ type GaAs (concentration 1 × 10 ¹⁸ / c
m ³ ) layer 46, n ⁺ type In _x Ga _{1 -x} As (concentration 1 ×
10 ¹⁹ / cm ³ , 0 <x <0.5) Graded layer 47
At 50 nm and n ⁺ -type In _0.5 Ga _0.5 As (concentration 1 ×
10 ¹⁹ / cm ³ ) layers 48 are sequentially grown to a thickness of 50 nm.

【００７２】そのゲート電極形成領域にあるコンタクト
層構造をエッチング除去し、オーミック電極であるソー
ス電極ｓおよびドレイン電極ｄならびにショットキーゲ
ート電極ｇとしてＰｔ層ｓ−１，ｄ−１，ｇ−１、Ｔｉ
層ｓ−２，ｄ−２，ｇ−２、Ｐｔ層ｓ−３，ｄ−３，ｇ
−３、Ａｕ層ｓ−４，ｄ−４，ｇ−４をそれぞれ１０，
５０，５０，１００ｎｍの厚さで同時に蒸着形成する。
そして、３９０℃、１分の熱処理を加えてＰｔの合金化
を行ないトランジスタが完成する。The contact layer structure in the gate electrode formation region is removed by etching, and Pt layers s-1, d-1, g-1, and Pt layers s-1, d-1, and Schottky gate electrodes g, which are ohmic electrodes, are formed. Ti
Layers s-2, d-2, g-2, Pt layers s-3, d-3, g
-3, Au layers s-4, d-4, and g-4 are 10,
Deposition is performed simultaneously with a thickness of 50, 50, and 100 nm.
Then, heat treatment is performed at 390 ° C. for 1 minute to alloy Pt to complete the transistor.

【００７３】このときのオーミック電極の接触抵抗は、
７．０×１０^-7Ωｃｍ² であった。図８は、本発明を適
用したＨＥＭＴの他の一例の略断面図である。これは、
半絶縁性ＩｎＰ基板５０上にｉ型のＩｎ_0.52Ａｌ_0.48Ａ
ｓバッファ層５１を５００ｎｍ、ｉ型のＩｎ_0.53Ｇａ
_0.47Ａｓ能動層５２を３０ｎｍ、ｉ型のＩｎ_0.52Ａｌ
_0.48Ａｓスペーサ層５３を３ｎｍ、ｎ型のＩｎ_0.52Ａｌ
_0.48Ａｓ（濃度１×１０¹⁸／ｃｍ³ ）電子供給層５４を
５ｎｍ、ｉ型のＩｎ_0.52Ａｌ_0.48Ａｓショットキー層５
５を２５ｎｍ、ｎ⁺ 型のＩｎ_0.53Ｇａ_0.47Ａｓ（濃度１
×１０¹⁹／ｃｍ³ ）コンタクト層５６を５０ｎｍの厚さ
で順次積層成長させる。At this time, the contact resistance of the ohmic electrode is
It was 7.0 × 10 ⁻⁷ Ωcm ² . FIG. 8 is a schematic sectional view of another example of the HEMT to which the present invention is applied. this is,
I-type In _0.52 Al _0.48 A on semi-insulating InP substrate 50
The s buffer layer 51 is made of 500 nm, i-type In _0.53 Ga
_0.47 As active layer 52 of 30 nm, i-type In _0.52 Al
_0.48 As spacer layer 53 of 3 nm, n-type In _0.52 Al
_0.48 As (concentration 1 × 10 ¹⁸ / cm ³ ) The electron supply layer 54 has a thickness of 5 nm and an i-type In _0.52 Al _0.48 As Schottky layer 5.
5 at 25 nm and n ⁺ type In _0.53 Ga _0.47 As (concentration 1
× 10 ¹⁹ / cm ³ ) Contact layers 56 are sequentially grown to a thickness of 50 nm.

【００７４】その後、ゲート電極形成領域にあるコンタ
クト層５６をエッチング除去し、オーミック電極（ソー
ス電極ｄ、ドレイン電極）およびにショットキーゲート
電極ｇとしてＰｔ層ｓ−１，ｄ−１，ｇ−１、Ｔｉ層ｓ
−２，ｄ−２，ｇ−２、Ｐｔ層ｓ−３，ｄ−３，ｇ−
３、Ａｕ層ｓ−４，ｄ−４，ｇ−４をそれぞれ１０，５
０，１０，１００ｎｍの厚さで同時に蒸着形成する。そ
して、３９０℃、１分の熱処理を加えてＰｔの合金化を
行ないトランジスタが完成する。このときのオーミック
電極のコンタクト抵抗は、７．０×１０^-7Ωｃｍ² と十
分低い値であった。Thereafter, the contact layer 56 in the gate electrode formation region is removed by etching, and Pt layers s-1, d-1, g-1 are formed as ohmic electrodes (source electrode d, drain electrode) and Schottky gate electrodes g. , Ti layer
−2, d−2, g−2, Pt layers s−3, d−3, g−
3. The Au layers s-4, d-4, and g-4 are each 10,5
Deposition is simultaneously performed with a thickness of 0, 10, and 100 nm. Then, heat treatment is performed at 390 ° C. for 1 minute to alloy Pt to complete the transistor. At this time, the contact resistance of the ohmic electrode was a sufficiently low value of 7.0 × 10 ⁻⁷ Ωcm ² .

【００７５】[0075]

【発明の効果】本発明によれば、熱処理に対して安定で
低い接触抵抗を持つオーミック電極構造を再現性よく形
成することができる。According to the present invention, it is possible to form an ohmic electrode structure which is stable to heat treatment and has a low contact resistance with good reproducibility.

【００７６】また、熱処理を加えても電極表面のモホロ
ジーが良好な状態が保たれるため、素子の微細化に適し
ている。Further, since the morphology of the electrode surface is maintained in a good state even when heat treatment is applied, it is suitable for miniaturization of the device.

【００７７】さらに、ＨＢＴにおいて、ｎ型，ｐ型の両
方の半導体層に対して同時形成可能で、かつ双方に対し
良好な接触抵抗を得るための設計指針が得られ、素子特
性の向上と製造工程の短縮による製造コストの低減が図
れる。Further, in the HBT, a design guideline for simultaneously forming both n-type and p-type semiconductor layers and obtaining good contact resistance for both layers is obtained. Manufacturing costs can be reduced by shortening the process.

【００７８】さらにこれらに加えて、本発明の製造方法
を用いれば、ＭＥＳＦＥＴ，ＨＥＭＴのオーミック電極
およびゲート電極の同時形成ができるので、化合物半導
体装置の製造工程の短縮を図ることができ、製造コスト
の低減を実現できる。In addition to this, if the manufacturing method of the present invention is used, the ohmic electrode and the gate electrode of the MESFET and the HEMT can be simultaneously formed, so that the manufacturing process of the compound semiconductor device can be shortened and the manufacturing cost can be reduced. Can be reduced.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の実施の形態の一例の略断面図である。FIG. 1 is a schematic sectional view of an example of an embodiment of the present invention.

【図２】本発明の他の実施の形態の一例の略断面図であ
る。FIG. 2 is a schematic sectional view of an example of another embodiment of the present invention.

【図３】本発明を実施したＨＢＴの一例の略断面図であ
る。FIG. 3 is a schematic sectional view of an example of an HBT embodying the present invention.

【図４】本発明を実施したＨＢＴの他の一例の略断面図
である。FIG. 4 is a schematic sectional view of another example of an HBT embodying the present invention.

【図５】本発明を実施したＭＥＳＦＥＴの一例の略断面
図である。FIG. 5 is a schematic sectional view of an example of a MESFET embodying the present invention.

【図６】本発明を実施したＭＥＳＦＥＴの他の一例の略
断面図である。FIG. 6 is a schematic sectional view of another example of a MESFET embodying the present invention.

【図７】本発明を実施したＨＥＭＴの一例の略断面図で
ある。FIG. 7 is a schematic sectional view of an example of a HEMT embodying the present invention.

【図８】本発明を実施したＨＥＭＴの他の一例の略断面
図である。FIG. 8 is a schematic sectional view of another example of a HEMT embodying the present invention.

【図９】（ａ）および（ｂ）は従来の化合物半導体装置
の電極部の略断面図である。9A and 9B are schematic cross-sectional views of an electrode section of a conventional compound semiconductor device.

【図１０】従来のＭＥＳＦＥＴの一例の略断面図であ
る。FIG. 10 is a schematic sectional view of an example of a conventional MESFET.

【図１１】従来のＨＥＭＴの一例の略断面図である。FIG. 11 is a schematic sectional view of an example of a conventional HEMT.

【図１２】従来のＨＥＭＴの他の一例の略断面図であ
る。FIG. 12 is a schematic sectional view of another example of the conventional HEMT.

【図１３】従来のＨＥＭＴのさらに他の一例の略断面図
である。FIG. 13 is a schematic sectional view of still another example of the conventional HEMT.

【図１４】ＰｔのＧａＡｓ層への拡散の説明のための断
面図である。FIG. 14 is a cross-sectional view for explaining diffusion of Pt into a GaAs layer.

【符号の説明】[Explanation of symbols]

１，３１，４２，４６ ＧａＡｓ層 ２，３，５，３２，３３，４３，４７，４８，５２，５
６ ＩｎＧａＡｓ層 ４ ＩｎＰ層 ６ ＧａＡｓ基板 ７，２７ サブコレクタ層 ８，２８ ベース層 ９，２９ エミッタ層 ３０ 半絶縁性ＧａＡｓ基板 ４１，４４，４５ ＡｌＧａＡｓ層 ５０ 半絶縁性ＩｎＰ基板 ５１，５３，５４，５５ ＩｎＡｌＡｓ層1,31,42,46 GaAs layer 2,3,5,32,33,43,47,48,52,5
6 InGaAs layer 4 InP layer 6 GaAs substrate 7, 27 sub-collector layer 8, 28 base layer 9, 29 emitter layer 30 semi-insulating GaAs substrate 41, 44, 45 AlGaAs layer 50 semi-insulating InP substrate 51, 53, 54, 55 InAlAs layer

Claims (22)

【特許請求の範囲】[Claims] 【請求項１】 化合物半導体が積層されており、その表
面には、ｎ型のＩｎ _x Ｇａ_1-x Ａｓ（０．４≦ｘ≦１．
０）の層と、その上のＰｔまたはＰｄまたはそれらの合
金のうちの１つを含むｎ型のＩｎ_x Ｇａ_1-x Ａｓ（０．
４≦ｘ≦１．０）の層と、さらにその表面のＰｔまたは
Ｐｄまたはそれらの合金のうちの１つの層とが順に積層
された構造を有することを特徴とする化合物半導体装
置。1. A method according to claim 1, wherein the compound semiconductors are stacked.
On the surface, n-type In _xGa_1-xAs (0.4 ≦ x ≦ 1.
0) and Pt or Pd or a combination thereof on
N-type In containing one of the gold_xGa_1-xAs (0.
4 ≦ x ≦ 1.0) and Pt or
Pd or one of their alloys is laminated in order
Compound semiconductor device having an improved structure
Place. 【請求項２】 ｎ型のＩｎ_x Ｇａ_1-x Ａｓ（０．４≦ｘ
≦１．０）層上にＰｔまたはＰｄまたはそれらの合金の
うちの１つの層を積層し、熱処理によりＰｔまたはＰｄ
またはそれらの合金の中の１つよりなる層を前記のＩｎ
_x Ｇａ_1-x Ａｓ層を貫通しないように拡散させる工程を
有することを特徴とする化合物半導体装置の製造方法。2. An n-type In _x Ga _{1 -x} As (0.4 ≦ x
≦ 1.0) Pt or Pd or one of their alloys is laminated on the layer, and Pt or Pd is
Alternatively, the layer consisting of one of these alloys is
_A method for manufacturing a compound semiconductor device, comprising a step of diffusing a xGa1 _- xAs layer so as not to penetrate the layer. 【請求項３】 化合物半導体が積層されており、表面に
はオーミック電極を有する厚さＡのｎ型のＩｎ_x Ｇａ
_1-x Ａｓ層が形成されており、オーミック電極のＩｎ_x
Ｇａ_1-x Ａｓ層に接する部分の厚さＢの金属層はＰｔ，
Ｐｄまたはそれらの合金の中の一つにより形成され、Ａ
＞２Ｂの関係を有し、Ｉｎ_x Ｇａ_1-x Ａｓ層のｘは０．
４≦ｘ≦１であることを特徴とする化合物半導体装置。3. An n-type In _x Ga layer having a thickness of A and having an ohmic electrode on a surface of a compound semiconductor.
_{A 1-x} As layer is formed, and the In _x
The metal layer having a thickness B in contact with the Ga _1-x As layer is Pt,
Formed by Pd or one of their alloys,
> 2B, and _{x of} the In _x Ga _{1 -x} As layer is 0.3.
A compound semiconductor device, wherein 4 ≦ x ≦ 1. 【請求項４】 半絶縁性ＩｎＰ基板上に積層形成された
化合物半導体層と、その上に、それに格子整合するよう
に形成されたｎ型のＩｎＧａＡｓ層と、ｎ型のＩｎ_x Ｇ
ａ_1-x Ａｓ（０．５３＜ｘ≦１．０）グレーデッド層
と、ｎ型のＩｎ _x Ｇａ_1-x Ａｓ層と、Ｐｔ，Ｐｄまたは
それらの合金のうちの１つの層とが順に積層されている
ことを特徴とする請求項１または３記載の化合物半導体
装置。4. A laminated structure formed on a semi-insulating InP substrate.
The compound semiconductor layer and the lattice matching on it
And an n-type InGaAs layer formed at_xG
a_1-xAs (0.53 <x ≦ 1.0) graded layer
And n-type In _xGa_1-xAs layer, Pt, Pd or
One layer of those alloys is laminated in order
4. The compound semiconductor according to claim 1, wherein:
apparatus. 【請求項５】 基板上に、コレクタコンタクト層，コレ
クタ層，ベース層，エミッタ層，エミッタコンタクト層
を積層してヘテロ接合バイポーラトランジスタが構成さ
れており、ｎ型の層のオーミック電極を少なくとも１個
備える請求項１，３または４記載の化合物半導体装置。5. A heterojunction bipolar transistor is formed by laminating a collector contact layer, a collector layer, a base layer, an emitter layer, and an emitter contact layer on a substrate, and includes at least one n-type ohmic electrode. The compound semiconductor device according to claim 1, wherein the compound semiconductor device is provided. 【請求項６】 表面にはｎ型およびｐ型の化合物半導体
層が形成されており、それぞれの層に少なくとも１個の
オーミック電極が同時形成で設けられていることを特徴
とする請求項１，３，４または５記載の化合物半導体装
置。6. The semiconductor device according to claim 1, wherein n-type and p-type compound semiconductor layers are formed on the surface, and at least one ohmic electrode is simultaneously formed on each of the layers. 6. The compound semiconductor device according to 3, 4, or 5. 【請求項７】 ｐ型の層のオーミック電極として、Ｐ
ｔ，Ｐｄまたはそれらの合金の中の一つにより形成され
た金属層をｐ型層の表面に形成した請求項５または６記
載の化合物半導体装置。7. An ohmic electrode of a p-type layer, wherein P
7. The compound semiconductor device according to claim 5, wherein a metal layer formed of t, Pd, or one of their alloys is formed on the surface of the p-type layer. 【請求項８】 ｎ型のエミッタコンタクト層およびオー
ミック電極は少なくともＩｎ_x Ｇａ_1-x Ａｓ（０．４≦
ｘ≦１．０）層とその上にＰｔ，Ｐｄまたはそれらの合
金のうちの１つを含むＩｎ_x Ｇａ_1-x Ａｓ（０．４≦ｘ
≦１．０）層と、その上にＰｔ，Ｐｄまたはそれらの合
金のうちの１つの層が順に形成された構造になってお
り、ｐ型のベースコンタクトはｐ型のＧａＡｓ系の層と
Ｐｔ，Ｐｄまたはそれらの合金の１つを含むｐ型のＧａ
Ａｓ系の層とその上のＰｔ，Ｐｄまたはそれらの合金の
１つの層が順に形成された構造になっていることを特徴
とする請求項７記載の化合物半導体装置。8. An n-type emitter contact layer and an ohmic electrode having at least In _x Ga _{1 -x} As (0.4 ≦
x ≦ 1.0) layer and In _x Ga _1-x As (0.4 ≦ x) containing Pt, Pd or one of their alloys thereon.
.Ltoreq.1.0) layer and a layer of Pt, Pd or one of their alloys formed thereon in this order. The p-type base contact is composed of a p-type GaAs layer and a Pt-type layer. , Pd or p-type Ga containing one of their alloys
8. The compound semiconductor device according to claim 7, wherein an As-based layer and a layer of Pt, Pd or an alloy thereof formed thereon are sequentially formed. 【請求項９】 ｎ型のエミッタコンタクト層とｐ型のベ
ース層のそれぞれの上にＰｔ，Ｐｄまたはそれらの合金
のうちの１つの層を形成し熱処理により請求項８の構造
をつくることを特徴とする請求項２記載の化合物半導体
装置の製造方法。9. A structure according to claim 8, wherein one layer of Pt, Pd or an alloy thereof is formed on each of the n-type emitter contact layer and the p-type base layer, and the structure of claim 8 is formed by heat treatment. 3. The method for manufacturing a compound semiconductor device according to claim 2, wherein 【請求項１０】 ｎ型のエミッタコンタクト層およびｎ
型のコレクタコンタクト層の少なくとも一方をＩｎ_x Ｇ
ａ_1-x Ａｓで形成しその厚さをＡ、および１≧ｘ≧０．
４とし、ｐ型のＧａＡｓ系ベース層の厚さをＣとし、こ
れらに接する電極の金属層の厚さをＢとしたとき、Ａ＞
２ＢかつＣ＞２Ｂの関係を満たす請求項２または９記載
の化合物半導体装置の製造方法。10. An n-type emitter contact layer and an n-type emitter contact layer.
At least one of an In _x G type collector contact layer
a _1-x As, whose thickness is A, and 1 ≧ x ≧ 0.
4, when the thickness of the p-type GaAs base layer is C and the thickness of the metal layer of the electrode in contact with them is B, A>
The method for manufacturing a compound semiconductor device according to claim 2, wherein the relationship of 2B and C> 2B is satisfied. 【請求項１１】 半絶縁性の基板上に形成されたヘテロ
接合バイポーラトランジスタの厚さＣのｐ型のベース層
の表面は厚さＤの薄いエミッタ層で覆われており、エミ
ッタコンタクト層は厚さＡのｎ型のＩｎ_x Ｇａ_1-x Ａｓ
（１≧ｘ≧０．４）で形成されており、エミッタコンタ
クト層の表面と前記の薄いエミッタ層の双方の表面には
厚さＢの電極の金属層がが形成されており、Ａ，Ｂ，
Ｃ，Ｄの間には、 Ａ＞２Ｂ （Ｃ＋Ｄ）＞２Ｂ＞Ｄ の関係が成立する請求項７記載の化合物半導体装置。11. The surface of a p-type base layer having a thickness of C of a heterojunction bipolar transistor formed on a semi-insulating substrate is covered with a thin emitter layer having a thickness of D, and the emitter contact layer is formed of a thick emitter contact layer. N-type In _x Ga _1-x As
(1 ≧ x ≧ 0.4), and a metal layer of an electrode having a thickness B is formed on both the surface of the emitter contact layer and the surface of the thin emitter layer. ,
8. The compound semiconductor device according to claim 7, wherein a relationship of A> 2B (C + D)>2B> D is established between C and D. 【請求項１２】 半絶縁性のＩｎＰ基板上にヘテロ接合
バイポーラトランジスタが形成されており、ｎ型のエミ
ッタ電極、およびコレクタ電極、ｐ型のベース電極のそ
れぞれが、Ｐｔ，Ｐｄまたはそれらの合金の１つよりな
る金属層を用いて形成されている請求項１記載の化合物
半導体装置。12. A heterojunction bipolar transistor is formed on a semi-insulating InP substrate, and each of an n-type emitter electrode, a collector electrode, and a p-type base electrode is made of Pt, Pd or an alloy thereof. 2. The compound semiconductor device according to claim 1, wherein the compound semiconductor device is formed using one metal layer. 【請求項１３】 同一の基板に、表面にｐ型の領域とｎ
型の厚さＡのＩｎ_xＧａ_1-x Ａｓ（０．４≦ｘ≦１）よ
りなる領域とを備える化合物半導体の層を積層する工程
と、 前記双方の領域にそれぞれオーミック電極予定領域を形
成するためのパターニング工程と、 それぞれのオーミック電極予定領域にＰｔ，Ｐｄまたは
それらの合金の中の一つにより形成される厚さＢ（Ａ＞
２Ｂ）の金属層を化合物半導体との接触部とするオーミ
ック電極を同時に形成する工程と、 ｐ型およびｎ型の双方の化合物半導体とこれに接する前
記の金属層との合金処理を同時に行なう工程とを含む化
合物半導体装置の製造方法。13. A p-type region and an n-type region on a surface of the same substrate.
Laminating a compound semiconductor layer comprising a region of In _x Ga _1-x As (0.4 ≦ x ≦ 1) having a mold thickness A, and forming ohmic electrode regions in both regions. And a thickness B (A>) formed of Pt, Pd or one of their alloys in each of the predetermined ohmic electrode regions.
2B) a step of simultaneously forming an ohmic electrode having the metal layer as a contact portion with the compound semiconductor; and a step of simultaneously performing an alloying process on both the p-type and n-type compound semiconductors and the metal layer in contact with the compound semiconductor A method for manufacturing a compound semiconductor device, comprising: 【請求項１４】 化合物半導体は金属半導体電界効果ト
ランジスタを構成するように積層されており、ソースお
よびドレインの表面はｎ型のＩｎ_x Ｇａ_1-xＡｓ層であ
る請求項１または３記載の化合物半導体装置。14. The compound according to claim 1, wherein the compound semiconductor is laminated to form a metal semiconductor field effect transistor, and the surfaces of the source and the drain are n-type In _x Ga _{1 -x} As layers. Semiconductor device. 【請求項１５】 化合物半導体は高電子移動度トランジ
スタを形成するように積層され、ソースおよびドレイン
のオーミック電極形成領域はＩｎ_x Ｇａ_1-xＡｓ層であ
る請求項１または３記載の化合物半導体装置。15. The compound semiconductor device according to claim 1, wherein the compound semiconductor is stacked to form a high electron mobility transistor, and the source and drain ohmic electrode forming regions are In _x Ga _{1 -x} As layers. . 【請求項１６】 ショットキー電極のゲートに接する部
分はＰｔ，Ｐｄまたはこれらの合金の一つにより構成さ
れている請求項１，１４または１５記載の化合物半導体
装置。16. A compound semiconductor device according to claim 1, wherein the portion of the Schottky electrode in contact with the gate is made of Pt, Pd, or one of their alloys. 【請求項１７】 基板上に化合物半導体を積層し表面の
両側のオーミック電極形成領域に選択的に厚さＡのＩｎ
_x Ｇａ_1-x Ａｓ層（１≧ｘ≧０．４）を形成し、両側に
ソースおよびドレイン領域とその間のゲート領域とを形
成する工程と、 Ｐｔ，Ｐｄまたはこれらの合金の中の一つにより形成さ
れる厚さＢの金属層を、前記のゲート領域と選択的に形
成されたＩｎ_x Ｇａ_1-x Ａｓ層とのそれぞれの表面に形
成し、ショットキー電極とオーミック電極とを形成する
工程を有し、 Ａ＞２Ｂとなるようにする化合物半導体装置の製造方
法。17. A compound semiconductor is stacked on a substrate, and an In layer having a thickness of A is selectively formed in ohmic electrode formation regions on both sides of the surface.
forming a _x Ga _1-x As layer (1 ≧ x ≧ 0.4), forming source and drain regions on both sides and a gate region therebetween, and forming one of Pt, Pd or an alloy thereof Are formed on the surfaces of the gate region and the selectively formed In _x Ga _{1 -x} As layer, respectively, to form a Schottky electrode and an ohmic electrode. A method for manufacturing a compound semiconductor device, comprising: A> 2B. 【請求項１８】 基板上に化合物半導体を積層し、オー
ミック電極形成領域に、選択的にＩｎ_x Ｇａ_1-x Ａｓ層
をエピタキシャル成長させる工程を有する請求項１７記
載の化合物半導体装置の製造方法。18. The method of manufacturing a compound semiconductor device according to claim 17, further comprising a step of laminating a compound semiconductor on the substrate and selectively epitaxially growing an In _x Ga _{1 -x} As layer in the ohmic electrode formation region. 【請求項１９】 基板上に化合物半導体を積層し、最上
層に厚さＡのＩｎ_xＧａ_1-x Ａｓ層（１≧ｘ≧０．４）
を形成する工程と、 オーミック電極形成領域以外の部分のＩｎ_x Ｇａ_1-x Ａ
ｓ層を除去し、除去した部分にゲート領域、除去しない
部分にソースおよびドレイン領域を形成する工程と、 Ｐｔ，Ｐｄまたはこれらの合金中の一つにより形成され
る厚さＢの金属層を、オーミック電極形成領域とゲート
領域の表面に形成し、ショットキー電極とオーミック電
極とを形成する工程を有し、 Ａ＞２Ｂとなるようにする化合物半導体装置の製造方
法。19. A compound semiconductor is stacked on a substrate, and an In _x Ga _1-x As layer having a thickness of A (1 ≧ x ≧ 0.4) is formed as an uppermost layer.
And forming In _x Ga _{1 -x} A in a portion other than the ohmic electrode formation region.
removing the s layer and forming a gate region in the removed portion and a source and drain region in the unremoved portion; and forming a metal layer having a thickness B formed of Pt, Pd or one of these alloys by: A method for manufacturing a compound semiconductor device, comprising: forming a Schottky electrode and an ohmic electrode on the surface of an ohmic electrode formation region and a gate region to form a Schottky electrode and an ohmic electrode; 【請求項２０】 形成される化合物半導体は金属半導体
電界効果トランジスタである請求項１７，１８または１
９記載の化合物半導体装置の製造方法。20. The compound semiconductor to be formed is a metal semiconductor field effect transistor.
10. The method for manufacturing a compound semiconductor device according to item 9. 【請求項２１】 形成される化合物半導体は高電子移動
度トランジスタである請求項１７，１８または１９記載
の化合物半導体装置の製造方法。21. The method according to claim 17, wherein the compound semiconductor formed is a high electron mobility transistor. 【請求項２２】 ショットキー電極とオーミック電極を
同時に形成することを特徴とする請求項１７，１８，１
９，２０または２１記載の化合物半導体装置の製造方
法。22. The method according to claim 17, wherein the Schottky electrode and the ohmic electrode are formed at the same time.
22. The method for manufacturing a compound semiconductor device according to 9, 20, or 21.