JP3460104B2 - Field effect semiconductor device and method of manufacturing the same - Google Patents

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、三族−五族化合物半導
体を材料とする電界効果トランジスタを含む半導体装置
及びその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device including a field effect transistor made of a Group III-V compound semiconductor and a method for manufacturing the same.

【０００２】例えば高電子移動度トランジスタ（ｈｉｇ
ｈ ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ ｔｒａｎｓ
ｉｓｔｏｒ：ＨＥＭＴ）などの三族−五族化合物半導体
を材料とする電界効果トランジスタは、高周波特性、高
速動作性、低雑音性に優れている為、現在、広い分野で
用いられているが、未だ改良の余地を残している。For example, a high electron mobility transistor (high)
h electron mobility trans
Field effect transistors made of a Group III-V compound semiconductor such as istor: HEMT) are excellent in high-frequency characteristics, high-speed operability, and low noise, and are currently used in a wide range of fields. There is room for improvement.

【０００３】本発明に依れば、この種の電界効果半導体
装置の性能を更に向上させる為の一手段が与えられる。According to the present invention, one means for further improving the performance of this type of field effect semiconductor device is provided.

【０００４】[0004]

【従来の技術】図６は従来の技術に依る標準的なＨＥＭ
Ｔを表す要部切断側面図である。2. Description of the Related Art FIG. 6 shows a standard HEM according to the prior art.
It is a principal part cutting side view showing T.

【０００５】図に於いて、１は半絶縁性ＧａＡｓ基板、
２はｉ−ＧａＡｓチャネル層、３はｎ−ＡｌＧａＡｓ電
子供給層、３Ａは表面空乏層、４は金属ゲート電極、５
は金属ソース電極、６は金属ドレイン電極、７は二次元
電子ガス層、Ｒ_S は表面空乏層３Ａに起因する寄生抵抗
をそれぞれ示している。In the figure, 1 is a semi-insulating GaAs substrate,
2 is an i-GaAs channel layer, 3 is an n-AlGaAs electron supply layer, 3A is a surface depletion layer, 4 is a metal gate electrode, 5
Is a metal source electrode, 6 is a metal drain electrode, 7 is a two-dimensional electron gas layer, and _RS is a parasitic resistance due to the surface depletion layer 3A.

【０００６】図示のＨＥＭＴを製造するには、 （１） 分子線エピタキシャル成長（ｍｏｌｅｃｕｌａ
ｒ ｂｅａｍ ｅｐｉｔａｘｙ：ＭＢＥ）法、或いは、
有機金属化学気相成長（ｍｅｔａｌｏｒｇａｎｉｃ ｃ
ｈｅｍｉｃａｌ ｖａｐｏｕｒ ｄｅｐｏｓｉｔｉｏ
ｎ：ＭＯＣＶＤ）法など適宜の技法を適用することに依
り、半絶縁性ＧａＡｓ基板１上にｉ−ＧａＡｓチャネル
層２、ｎ−ＡｌＧａＡｓ電子供給層３を積層成長する。To manufacture the illustrated HEMT, (1) molecular beam epitaxial growth (molecule)
r beam epitaxy (MBE) method, or
Metalorganic chemical vapor deposition
chemical vapor deposition
The i-GaAs channel layer 2 and the n-AlGaAs electron supply layer 3 are grown on the semi-insulating GaAs substrate 1 by applying an appropriate technique such as the n: MOCVD method.

【０００７】（２） 電子供給層３との間でショットキ
・バリヤを生成する金属ゲート電極４を形成し、また、
チャネル層２に生成されるチャネルである二次元電子ガ
ス層７とオーミック・コンタクトする金属ソース電極５
及び金属ドレイン電極６を形成する。(2) Forming a metal gate electrode 4 that produces a Schottky barrier with the electron supply layer 3, and
Metal source electrode 5 in ohmic contact with the two-dimensional electron gas layer 7 which is a channel generated in the channel layer 2.
And the metal drain electrode 6 is formed.

【０００８】ところで、通常のＧａＡｓ系三族−五族化
合物半導体の表面は、付着した不純物、結晶構造の不連
続に伴うダングリングボンド、非結晶性などに起因し、
表面準位に依るポテンシャル・ピンニング現象が生ず
る。By the way, the surface of a normal GaAs-based Group III-V compound semiconductor is caused by attached impurities, dangling bonds due to discontinuity of crystal structure, non-crystallinity, etc.
The potential pinning phenomenon due to the surface state occurs.

【０００９】この為、ＨＥＭＴのようなｎ型半導体素子
では、表面ポテンシャル・ピンニングに依って、半導体
内部、従って、ｎ−ＡｌＧａＡｓ電子供給層３内に空乏
層３Ａが拡がる。Therefore, in the n-type semiconductor element such as HEMT, the depletion layer 3A expands inside the semiconductor, that is, in the n-AlGaAs electron supply layer 3 due to the surface potential pinning.

【００１０】この空乏層３Ａに依って、トランジスタの
寄生抵抗Ｒ_S が増加するので、トランジスタの相互コン
ダクタンスｇ_m が低下して高速性能が劣化する。Due to the depletion layer 3A, the parasitic resistance R _S of the transistor increases, so that the transconductance g _{m of the} transistor decreases and the high-speed performance deteriorates.

【００１１】図７は寄生抵抗の低減を図った電界効果ト
ランジスタを表す要部切断側面図である。尚、図示の電
界効果トランジスタは、ＤＭＴ（ｄｏｐｅｄ ｃｈａｎ
ｎｅｌ ＭＩＳ ｌｉｋｅ ＦＥＴ）と呼ばれている。FIG. 7 is a side sectional view showing a main part of a field effect transistor whose parasitic resistance is reduced. The illustrated field effect transistor is a DMT (doped channel).
Nel MIS like FET).

【００１２】図に於いて、１１は半絶縁性ＧａＡｓ基
板、１２はｉ−ＧａＡｓ能動層、１３はｎ−ＧａＡｓチ
ャネル層、１４はｉ−ＡｌＧａＡｓバリヤ層、１５はゲ
ート電極、１６はＳｉＯＮからなるサイド・ウォール、
１７はｎ⁺ −ソース領域、１８はｎ⁺ −ドレイン領域、
１９はソース電極、２０はドレイン電極、２１は表面空
乏層、Ｒ_S は表面空乏層２１からなる寄生抵抗をそれぞ
れ示している。In the figure, 11 is a semi-insulating GaAs substrate, 12 is an i-GaAs active layer, 13 is an n-GaAs channel layer, 14 is an i-AlGaAs barrier layer, 15 is a gate electrode, and 16 is SiON. Side wall,
17 is an n ⁺ -source region, 18 is an n ⁺ -drain region,
Reference numeral 19 is a source electrode, 20 is a drain electrode, 21 is a surface depletion layer, and _RS is a parasitic resistance composed of the surface depletion layer 21, respectively.

【００１３】このＤＭＴでは、寄生抵抗を低下させる
為、高濃度に不純物をドーピングしたｎ⁺ −ソース領域
１７及びｎ⁺ −ドレイン領域１８を備えているのである
が、これらの高不純物濃度領域は、ゲート耐圧を維持す
る為、ゲート電極１５との間に或程度の距離を保つ必要
がある。This DMT is provided with an n ⁺ -source region 17 and an n ⁺ -drain region 18 which are heavily doped with impurities in order to reduce the parasitic resistance. These high impurity concentration regions are In order to maintain the gate breakdown voltage, it is necessary to maintain a certain distance from the gate electrode 15.

【００１４】そこで、ＳｉＯＮからなるサイド・ウォー
ル１６が前記距離を保つ為の役割を果たしていて、通
常、その距離、従って、サイド・ウォール１６の横方向
厚さは約５００〔ｎｍ〕〜６００〔ｎｍ〕程度である。Therefore, the side wall 16 made of SiON plays a role of maintaining the above-mentioned distance. Usually, the distance, and accordingly, the lateral thickness of the side wall 16 is about 500 [nm] to 600 [nm]. ] It is about.

【００１５】サイド・ウォール１６の直下にはｎ−Ｇａ
Ａｓからなるチャネル層１３が在って、その不純物濃度
は電界効果トランジスタのしきい値電圧から定められ、
従って、充分に高くすることはできない。Immediately below the side wall 16 is n-Ga.
There is a channel layer 13 made of As, and its impurity concentration is determined from the threshold voltage of the field effect transistor,
Therefore, it cannot be made sufficiently high.

【００１６】従って、サイド・ウォール１６の直下に在
る領域は、表面空乏層２１の影響を受け易く、寄生抵抗
Ｒ_S が増加する原因になる。Therefore, the region immediately below the side wall 16 is easily affected by the surface depletion layer 21, which causes an increase in the parasitic resistance R _S.

【００１７】また、このＤＭＴのように、高不純物濃度
のソース層１７及びドレイン層１８がゲート電極１５の
近傍まで接近している素子を微細化する場合、ソース層
１７及びドレイン層１８間にリーク電流が流れ、電界効
果トランジスタのしきい値電圧が変動する、いわゆる、
ショート・チャネル効果を生じ、これはソース層１７及
びドレイン層１８の位置が深いほど顕著に現れる。Further, when miniaturizing an element such as the DMT in which the source layer 17 and the drain layer 18 having a high impurity concentration are close to the vicinity of the gate electrode 15, a leak occurs between the source layer 17 and the drain layer 18. Current flows, the threshold voltage of the field effect transistor fluctuates, so-called
A short channel effect occurs, which becomes more prominent as the positions of the source layer 17 and the drain layer 18 become deeper.

【００１８】[0018]

【発明が解決しようとする課題】前記したように、既存
の三族−五族化合物半導体を用いた電界効果トランジス
タでは、表面空乏化に起因する特性劣化が起こり、ま
た、微細化した場合にショート・チャネル効果が起こる
などの問題がある。As described above, in the field effect transistor using the existing Group III-Group 5 compound semiconductor, characteristic deterioration occurs due to surface depletion, and short circuit occurs when miniaturized. -There are problems such as channel effects.

【００１９】本発明は、三族−五族化合物半導体を材料
とする電界効果半導体装置に於ける表面空乏化に依る素
子特性劣化が起こり難く、また、ショート・チャネル効
果が小さくなるようにする。According to the present invention, it is possible to prevent deterioration of element characteristics due to surface depletion in a field effect semiconductor device using a Group III-V compound semiconductor as a material and to reduce the short channel effect.

【００２０】[0020]

【課題を解決するための手段】本発明に於いては、高不
純物濃度低抵抗層であるソース層及びドレイン層とチャ
ネル層との間に低抵抗引き出し領域を介在させ、しか
も、ソース層及びドレイン層をチャネル層に比較して表
面側に位置させることが基本になっている。According to the present invention, a low resistance lead-out region is interposed between a source layer and a drain layer, which are high impurity concentration and low resistance layers, and a channel layer. The basis is to position the layer on the front side compared to the channel layer.

【００２１】前記したところから、本発明に依る電界効
果半導体装置及びその製造方法に於いては、 （１）基板と、前記基板上に形成されたバッファ層と、前記バ
ッファ層上に形成されたチャネル層と、前記チャネル層
上に形成されたソース層及びドレイン層と、前記ソース
層及びドレイン層上に形成されたスペーサ層と、を備
え、前記スペーサ層からバッファ層の表面までに至る凹
所が形成され、該凹所内に前記チャネル層とキャリヤ供
給層とが積層形成されていること を特徴とするか、又
は、From the above, in the field effect semiconductor device and the manufacturing method thereof according to the present invention, (1) the substrate, the buffer layer formed on the substrate, and the buffer
A channel layer formed on the buffer layer and the channel layer
A source layer and a drain layer formed thereon, and the source
A spacer layer formed on the drain layer and the drain layer.
The recess extending from the spacer layer to the surface of the buffer layer
Is formed, and the channel layer and the carrier are provided in the recess.
Characterized in that the supply layer is formed by lamination , or

【００２２】（２） 前記（１）に於いて、 前記チャネル層とキャリヤ供給
層との積層は前記凹所内の底面と側壁とを覆うように形
成されていることを特徴とするか、又は、(2) In the above (1), the channel layer and the carrier are supplied.
The stack of layers is shaped to cover the bottom and sidewalls of the recess.
Is made of , or

【００２３】（３） 前記（１）又は（２）に於いて、前記チャネル層の少な
くとも一部において、前記キャリヤ供給層との界面側に
二次元電子ガス層が形成されていることを特徴とする
か、又は、(3) In the above (1) or (2), the number of the channel layer is small.
At least in part, on the interface side with the carrier supply layer
A two-dimensional electron gas layer is formed , or

【００２４】（４） 前記（１）、（２）、（３）の何れかに於いて、前記凹
所内の側壁を覆う引き出し領域を備え、前記引き出し領
域を介して前記ソース層及びドレイン層と前チャネル層
の真性領域とを接続することを特徴とするか、又は、 (4) In any one of (1) , (2) and (3) above, the concave
The drawer area is provided to cover the side wall in the office.
The source and drain layers and the front channel layer through the region
Characterized by connecting to the intrinsic region of

【００２５】（５）基板と、前記基板上に形成されたバッファ層と、前記バ
ッファ層上に形成されたチャネル層と、前記チャネル層
上に形成されたソース層及びドレイン層と、前記ソース
層及びドレイン層上に形成されたスペーサ層とを備え、
前記スペーサ層からバッファ層の表面までに至る凹所が
形成され、該凹所内に前記チャネル層とバリア層とが積
層形成されていることを特徴とするか、又は、 (5) The substrate, the buffer layer formed on the substrate, and the buffer
A channel layer formed on the buffer layer and the channel layer
A source layer and a drain layer formed thereon, and the source
A spacer layer formed on the layer and the drain layer,
The recess from the spacer layer to the surface of the buffer layer is
And the channel layer and the barrier layer are stacked in the recess.
Characterized by being layered, or

【００２６】（６）半絶縁性半導体基板（例えば基板３
１）上に表面を低抵抗高不純物濃度層（例えばｎ⁺ −Ｇ
ａＡｓ層）とする所要半導体層を積層成長させる工程
と、次いで、該低抵抗高不純物濃度層上に絶縁層（例え
ばスペーサ層３６）を形成する工程と、次いで、該絶縁
層及び該低抵抗高不純物濃度層及び該所要半導体層の一
部に凹所（例えば凹所３３Ａ）を形成する工程と、次い
で、該凹所内のみにチャネル層（例えばチャネル層３
７）並びにキャリヤ供給層（例えばキャリヤ供給層３
８）を選択再成長させ該凹所を形成することで得られた
低抵抗高不純物濃度ソース層（例えばソース層３４）及
び低抵抗高不純物濃度ドレイン層（例えばドレイン層３
５）に該チャネル層の低抵抗引き出し領域（例えば引き
出し領域３７Ｂ）を接触させる工程と、次いで、ゲート
電極（例えばゲート電極３９）を形成してからソース電
極（例えばソース電極４０）及びドレイン電極（例えば
ドレイン電極４１）を形成する工程とが含まれてなるこ
とを特徴とするか、或いは、(6) Semi-insulating semiconductor substrate (eg substrate 3)
1) a surface with a low resistance and a high impurity concentration layer (for example, n ⁺ -G)
a step of growing a required semiconductor layer to be an aAs layer) and then forming an insulating layer (for example, a spacer layer 36) on the low resistance and high impurity concentration layer, and then, the insulating layer and the low resistance and high resistance layer. A step of forming a recess (for example, the recess 33A) in a part of the impurity concentration layer and the required semiconductor layer, and then, a channel layer (for example, the channel layer 3) only in the recess.
7) as well as a carrier supply layer (eg carrier supply layer 3)
8) is selectively re-grown to form the recess, and the low resistance and high impurity concentration source layer (for example, the source layer 34) and the low resistance and high impurity concentration drain layer (for example, the drain layer 3) are obtained.
5) contacting the low resistance lead-out region (for example, lead-out region 37B) of the channel layer, and then forming a gate electrode (for example, gate electrode 39), and then forming a source electrode (for example, source electrode 40) and a drain electrode (for example). For example, a step of forming a drain electrode 41) is included, or

【００２７】（７）前記（６）に於いて、凹所内のみに
チャネル層（例えばチャネル層４４）及びキャリヤ供給
層に代わるバリヤ層（例えばバリヤ層４５）を順に選択
再成長させ該凹所を形成することで得られた低抵抗高不
純物濃度ソース層及び低抵抗高不純物濃度ドレイン層に
該チャネル層の低抵抗引き出し領域を接触させる工程を
含んでなることを特徴とする。(7) In the above (6), the channel layer (for example, the channel layer 44) and the barrier layer (for example, the barrier layer 45) which replaces the carrier supply layer are selectively regrown only in the recess, and the recess is formed. The method is characterized by including the step of bringing the low-resistance high-impurity concentration source layer and the low-resistance high-impurity concentration drain layer obtained by the formation into contact with the low-resistance high extraction region of the channel layer.

【００２８】[0028]

【作用】前記手段を採ることに依り、三族−五族化合物
半導体を材料とする電界効果半導体装置に於ける表面空
乏化に起因する素子特性劣化は起き難くなり、そして、
微細化した場合でもショート・チャネル効果が起き難く
なるので、性能は更に向上し、また、使い易くなる。By adopting the above-mentioned means, deterioration of element characteristics due to surface depletion in a field effect semiconductor device made of a Group III-Group 5 compound semiconductor is less likely to occur, and
Even when miniaturized, the short channel effect is less likely to occur, resulting in further improved performance and ease of use.

【００２９】[0029]

【実施例】図１は本発明に於ける物の発明の第一実施例
を説明する為のＨＥＭＴを表す要部切断側面図である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 is a side sectional view showing an essential part of a HEMT for explaining a first embodiment of the invention of the present invention.

【００３０】図に於いて、３１は基板、３２はバッファ
層、３３はスペーサ層、３４はソース層、３５はドレイ
ン層、３６はスペーサ層、３７はチャネル層、３７Ａは
真性領域、３７Ｂは引き出し領域、３８はキャリヤ供給
層、３９はゲート電極、４０はソース電極、４１はドレ
イン電極、４２は二次元電子ガス層、４３は空乏層、ｅ
は電子をそれぞれ示している。In the figure, 31 is a substrate, 32 is a buffer layer, 33 is a spacer layer, 34 is a source layer, 35 is a drain layer, 36 is a spacer layer, 37 is a channel layer, 37A is an intrinsic region, and 37B is an extraction region. Region, 38 is a carrier supply layer, 39 is a gate electrode, 40 is a source electrode, 41 is a drain electrode, 42 is a two-dimensional electron gas layer, 43 is a depletion layer, e
Each represents an electron.

【００３１】前掲各部分に関する主要なデータを例示す
ると次の通りである。尚、材料に冠したＲＧは選択再成
長（ｒｅｇｒｏｗｔｈ）を意味している。 （１） 基板３１について 材料：半絶縁性ＧａＡｓThe main data relating to the above-mentioned respective parts are exemplified below. In addition, RG applied to the material means selective regrowth. (1) About substrate 31 Material: Semi-insulating GaAs

【００３２】（２） バッファ層３２について 第一層 材料：ｉ−ＧａＡｓ 厚さ：１〔μｍ〕 第二層 材料：ｉ−ＡｌＧａＡｓ 厚さ：１００〔ｎｍ〕(2) Regarding the buffer layer 32 First layer Material: i-GaAs Thickness: 1 [μm] Second layer Material: i-AlGaAs Thickness: 100 [nm]

【００３３】（３） スペーサ層３３について 材料：ｉ−ＧａＡｓ 厚さ：３０〔ｎｍ〕(3) About the spacer layer 33 Material: i-GaAs Thickness: 30 [nm]

【００３４】（４） ソース層３４及びドレイン層３５
について 材料：ｎ⁺ −ＧａＡｓ ドナー：Ｓｉ ドナー濃度：５×１０¹⁸〔cm^-3〕 厚さ：５０〔ｎｍ〕(4) Source layer 34 and drain layer 35
Material: n ⁺ -GaAs Donor: Si Donor concentration: 5 × 10 ¹⁸ [cm ⁻³ ] Thickness: 50 [nm]

【００３５】（５） スペーサ層３６について 材料：ＳｉＯＮ 厚さ：８０〔ｎｍ〕(5) About the spacer layer 36 Material: SiON Thickness: 80 [nm]

【００３６】（６） チャネル層３７について 材料：ＲＧ・ｉ−ＧａＡｓ 厚さ：２０〔ｎｍ〕(6) Channel layer 37 Material: RG / i-GaAs Thickness: 20 [nm]

【００３７】（７） キャリヤ供給層３８について 材料：ＲＧ・ｎ−ＡｌＧａＡｓ（Ａｌ組成比０．５） ドナー：Ｓｉ ドナー濃度：１×１０¹⁸〔cm^-3〕 厚さ：２０〔ｎｍ〕(7) Regarding carrier supply layer 38 Material: RG.n-AlGaAs (Al composition ratio 0.5) Donor: Si Donor concentration: 1 × 10 ¹⁸ [cm ⁻³ ] Thickness: 20 [nm]

【００３８】（８） ゲート電極３９について 材料：ＷＳｉ 厚さ：３００〔ｎｍ〕(8) Regarding the gate electrode 39 Material: WSi Thickness: 300 [nm]

【００３９】（９） ソース電極４０及びドレイン電極
４１について 材料：ＡｕＧｅ／Ｎｉ／Ａｕ 厚さ：１０〔ｎｍ〕／３０〔ｎｍ〕／２００〔ｎｍ〕(9) Source electrode 40 and drain electrode 41 Material: AuGe / Ni / Au Thickness: 10 [nm] / 30 [nm] / 200 [nm]

【００４０】前記説明したＨＥＭＴでは、スペーサ層３
６の表面からバッファ層３２の表面に至る凹所が形成さ
れ、その凹所内の底面や側壁を覆うようにチャネル層３
７とキャリヤ供給層３８が積層形成されている。In the HEMT described above, the spacer layer 3
A recess is formed from the surface of the channel layer 6 to the surface of the buffer layer 32, and the channel layer 3 is formed so as to cover the bottom surface and the sidewall of the recess.
7 and the carrier supply layer 38 are laminated.

【００４１】チャネル層３７の一部であって、前記凹所
の側壁を覆う位置に在る引き出し領域３７Ｂはｉ−Ｇａ
Ａｓで構成され、キャリヤ供給層３８との界面側に二次
元電子ガス層４２が生成されていて、これが、低抵抗性
を実現している。The lead-out region 37B which is a part of the channel layer 37 and covers the side wall of the recess is i-Ga.
A two-dimensional electron gas layer 42 made of As is formed on the interface side with the carrier supply layer 38, which realizes low resistance.

【００４２】ソース層３４及びドレイン層３５は、チャ
ネル層３７に於ける真性領域３７Ａから立ち上がった状
態にある引き出し領域３７Ｂの下方一部と接触し、引き
出し領域３７Ｂの上方一部はＳｉＯＮからなるスペーサ
層３６と接触している為、空乏層４３が入り込んでい
る。The source layer 34 and the drain layer 35 are in contact with a lower part of the lead region 37B in the state of rising from the intrinsic region 37A in the channel layer 37, and an upper part of the lead region 37B is a spacer made of SiON. Since it is in contact with the layer 36, the depletion layer 43 has entered.

【００４３】引き出し領域３７Ｂの幅（厚さ）ａとソー
ス層３４及びドレイン層３５幅（厚さ）ｂとの比ａ／ｂ
は１以下であることが必要であり、このようにすること
で、空乏層４３が引き出し領域３７Ｂ全体に拡がること
はなくなる。The ratio a / b of the width (thickness) a of the extraction region 37B to the width (thickness) b of the source layer 34 and the drain layer 35.
Needs to be 1 or less, and by doing so, the depletion layer 43 does not spread over the entire extraction region 37B.

【００４４】ソース層３４から注入される電子ｅは、引
き出し領域３７Ｂを流れて二次元電子ガス層４２に向っ
て流れ、二次元電子ガス層４２を高速で通過してドレイ
ン層３５に達する。The electrons e injected from the source layer 34 flow through the extraction region 37B toward the two-dimensional electron gas layer 42, pass through the two-dimensional electron gas layer 42 at high speed, and reach the drain layer 35.

【００４５】図からも明らかなように、ソース層３４や
ドレイン層３５は二次元電子ガス層４２の裏側から接触
するような構成になっているのであるが、引き出し領域
３７Ｂの厚さは約２０〔ｎｍ〕〜３０〔ｎｍ〕程度であ
るから、そこでの寄生抵抗は問題にならないほど小さ
い。As is clear from the figure, the source layer 34 and the drain layer 35 are constructed so as to come into contact with the back side of the two-dimensional electron gas layer 42, but the thickness of the extraction region 37B is about 20. Since it is about [nm] to 30 [nm], the parasitic resistance there is so small that it does not matter.

【００４６】また、ソース層３４及びドレイン層３５
は、チャネル層３７の真性領域３７Ａからすると上方に
在る為、ソース・ドレイン間のパンチ・スルー（リー
ク）は抑制され、ショート・チャネル効果は発生し難く
なる。In addition, the source layer 34 and the drain layer 35
Exists above the intrinsic region 37A of the channel layer 37, punch-through (leakage) between the source and drain is suppressed, and the short channel effect is less likely to occur.

【００４７】図２は本発明に於ける物の発明の第二実施
例を説明する為のＤＭＴを表す要部切断側面図であり、
図１に於いて用いた記号と同記号は同部分を表すか或い
は同じ意味を持つものとする。FIG. 2 is a side sectional view showing a main part of a DMT for explaining a second embodiment of the invention of the present invention.
The same symbols as those used in FIG. 1 represent the same parts or have the same meanings.

【００４８】本実施例では、ＳｉＯＮからなるスペーサ
層３６の表面からバッファ層３２の表面に達する凹所内
に選択成長させた半導体層が、ＲＧ・ｎ−ＧａＡｓから
なるチャネル層４４及びＲＧ・ｉ−ＡｌＧａＡｓバリヤ
層４５からなっている。In this embodiment, the semiconductor layer selectively grown in the recess reaching the surface of the buffer layer 32 from the surface of the spacer layer 36 made of SiON is the channel layer 44 made of RG.n-GaAs and RG.i-. It is composed of an AlGaAs barrier layer 45.

【００４９】このＤＭＴは、通常のＭＩＳ電界効果トラ
ンジスタと同様に動作し、しかも、その寄生抵抗は小さ
い。This DMT operates similarly to a normal MIS field effect transistor, and its parasitic resistance is small.

【００５０】図３乃至図５は前記第一実施例のＨＥＭＴ
を製造する方法の実施例を説明する為の工程要所に於け
るＨＥＭＴを表す要部切断側面図であり、以下、これ等
の図を参照しつつ解説する。尚、図１に於いて用いた記
号と同記号は同部分を表すか或いは同じ意味を持つもの
とする。3 to 5 show the HEMT of the first embodiment.
FIG. 7 is a side view of a main part of a HEMT in a process step for explaining an embodiment of a method for manufacturing a method, which will be described below with reference to these figures. The same symbols as those used in FIG. 1 represent the same parts or have the same meanings.

【００５１】図３（Ａ）参照 ３−（１） ＭＯＣＶＤ法を適用することに依り、基板３１上に二層
構造からなるバッファ層３２、スペーサ層３３、ｎ⁺ −
ＧａＡｓ層を成長させる。尚、ＭＯＣＶＤ法は、他の適
切な結晶成長技術、例えば、ＭＢＥ法に代替することが
できる。Referring to FIG. 3A, 3- (1) By applying the MOCVD method, a buffer layer 32 having a two-layer structure, a spacer layer 33, and n ⁺ − are formed on the substrate 31.
Grow the GaAs layer. It should be noted that the MOCVD method can be replaced by another suitable crystal growth technique, for example, the MBE method.

【００５２】３−（２） プラズマ化学気相堆積（ｐｌａｓｍａ ｃｈｅｍｉｃａ
ｌ ｖａｐｏｕｒｄｅｐｏｓｉｔｉｏｎ：ＰＣＶＤ）法
を適用することに依って全面にスペーサ層３６を形成す
る。3- (2) Plasma Chemical Vapor Deposition (plasma chemicala)
The spacer layer 36 is formed on the entire surface by applying the l vapor deposition (PCVD) method.

【００５３】３−（３） リソグラフィ技術に於けるレジスト・プロセスを適用す
ることに依り、選択再成長領域形成予定部分に開口５０
Ａをもつレジスト膜５０を形成する。3- (3) By applying the resist process in the lithography technique, the opening 50 is formed in the portion where the selective regrowth region is to be formed.
A resist film 50 having A is formed.

【００５４】図３（Ｂ）参照 ３−（４） エッチング・ガスをＣＦ₄ 系ガスとするドライ・エッチ
ング法を適用することに依り、レジスト膜５０をマスク
としてＳｉＯＮからなるスペーサ層３６のエッチングを
行って開口５０Ａを形成する。Referring to FIG. 3B, 3- (4) By applying a dry etching method using CF ₄ gas as an etching gas, the spacer layer 36 made of SiON is etched using the resist film 50 as a mask. Then, the opening 50A is formed.

【００５５】３−（５） ＣＣｌ₂ Ｆ₂ ガスをエッチング・ガスとするドライ・エ
ッチング法を適用することに依り、スペーサ層３６をマ
スクとしてｎ⁺ −ＧａＡｓ層、スペーサ層３３をエッチ
ングして凹所３３Ａを形成する。3- (5) By applying a dry etching method using CCl ₂ F ₂ gas as an etching gas, the spacer layer 36 is used as a mask to etch the n ⁺ -GaAs layer and the spacer layer 33 to form a recess. The location 33A is formed.

【００５６】尚、このエッチングは、ＣＣｌ₂ Ｆ₂ ガス
を用いた場合、バッファ層３２に於ける上側バッファ層
であるｉ−ＡｌＧａＡｓ層の表面で自動的に停止させる
ことができる。また、凹所３３Ａが形成されたことに依
り、ｎ⁺ −ＧａＡｓからなるソース層３４、及び、同じ
くドレイン層３５が形成される。When CCl ₂ F ₂ gas is used, this etching can be automatically stopped at the surface of the i-AlGaAs layer which is the upper buffer layer in the buffer layer 32. Further, due to the formation of the recess 33A, the source layer 34 made of n ⁺ -GaAs and the drain layer 35 are also formed.

【００５７】図４（Ａ）参照 ４−（１） ＭＯＣＶＤ法を適用することに依り、凹所３３Ａ（図３
参照）内にチャネル層３７並びにキャリヤ供給層３８を
順に選択再成長させる。この場合、ＳｉＯＮからなるス
ペーサ層３６上に各半導体層が成長されないことは云う
までもない。See FIG. 4A. 4- (1) By applying the MOCVD method, the recess 33A (see FIG. 3) is formed.
(Refer to FIG. 3), the channel layer 37 and the carrier supply layer 38 are selectively regrown in order. In this case, it goes without saying that each semiconductor layer is not grown on the spacer layer 36 made of SiON.

【００５８】図４（Ｂ）参照 ４−（２） スパッタリング法を適用することに依って、全面に厚さ
が例えば４００〔ｎｍ〕のＷＳｉ膜を形成する。4 (B) 4- (2) By applying the sputtering method, a WSi film having a thickness of 400 nm, for example, is formed on the entire surface.

【００５９】４−（３） リソグラフィ技術に於けるレジスト・プロセスを適用す
ることに依り、レジスト膜５１を形成する。4- (3) A resist film 51 is formed by applying a resist process in the lithography technique.

【００６０】尚、レジスト膜５１はキャリヤ供給層３８
及びチャネル層３７の側面にスペーサ層３６をサイド・
ウォール状に残す為、バリヤ層３７よりもサイド・ウォ
ールとして必要な分だけ大きく形成する。The resist film 51 is the carrier supply layer 38.
And a spacer layer 36 on the side surface of the channel layer 37.
Since it is left in the shape of a wall, it is formed larger than the barrier layer 37 by the amount required as a side wall.

【００６１】図５（Ａ）参照 ５−（１） エッチング・ガスをＳＦ₆ 系ガス（ＷＳｉ用）及びＣＦ
₄ 系ガス（ＳｉＯＮ用）とするドライ・エッチング法を
適用することに依り、レジスト膜５１をマスクとしてＷ
Ｓｉ膜及びスペーサ層３６のエッチングを行う。Refer to FIG. 5A. 5- (1) The etching gas is SF ₆ type gas (for WSi) and CF.
By applying a dry etching method using a ₄ type gas (for SiON), the resist film 51 is used as a mask for W
The Si film and the spacer layer 36 are etched.

【００６２】この工程を経ることで、ＷＳｉからなるゲ
ート電極３９が形成され、また、ＳｉＯＮからなるスペ
ーサ層３６はサイド・ウォール状になる。Through this step, the gate electrode 39 made of WSi is formed, and the spacer layer 36 made of SiON becomes a side wall.

【００６３】５−（２） ＷＳｉ膜及びスペーサ層３６のエッチングを行った際に
マスクとして用いたレジスト膜５１を残したまま、真空
蒸着法を適用することに依り、ＡｕＧｅ／Ｎｉ／Ａｕ膜
を形成する。5- (2) By applying the vacuum deposition method while leaving the resist film 51 used as a mask when the WSi film and the spacer layer 36 are etched, the AuGe / Ni / Au film is formed. Form.

【００６４】図５（Ｂ）参照 ５−（３） レジスト膜５１の剥離を行い、ＡｕＧｅ／Ｎｉ／Ａｕ膜
をリフト・オフすることに依って、ソース電極４０及び
ドレイン電極４１を形成する。Referring to FIG. 5B, 5- (3) The resist film 51 is peeled off, and the AuGe / Ni / Au film is lifted off to form the source electrode 40 and the drain electrode 41.

【００６５】５−（４） 温度４５０〔℃〕、時間約５分の熱処理を行い、ソース
電極４０及びドレイン電極４１と下地半導体とを合金化
して工程を終わる。5- (4) A heat treatment is performed at a temperature of 450 [° C.] for a time of about 5 minutes to alloy the source electrode 40 and the drain electrode 41 with the base semiconductor to complete the process.

【００６６】本発明に於いては、前記実施例に限られ
ず、他に多くの改変を実現することができる。The present invention is not limited to the above embodiment, and many other modifications can be realized.

【００６７】例えば、前記実施例では、スペーサ層３３
の材料としてＧａＡｓを用いているが、これはＩｎＧａ
Ａｓに代替しても良い。For example, in the above embodiment, the spacer layer 33
GaAs is used as the material for InGa
It may be replaced by As.

【００６８】[0068]

【発明の効果】本発明に依る電界効果半導体装置及びそ
の製造方法に於いては、チャネル層の真性領域に比較し
て表面側に位置し、且つ、該チャネル層に於ける該真性
領域との間に低抵抗引き出し領域を介し、ソース及びド
レインをなす低抵抗高不純物濃度層を接続する。In the field effect semiconductor device and the method for manufacturing the same according to the present invention, the field effect semiconductor device is located closer to the surface side than the intrinsic region of the channel layer, and the intrinsic region of the channel layer is A low-resistance high-impurity-concentration layer forming a source and a drain is connected via a low-resistance lead region.

【００６９】前記構成を採ることに依り、三族−五族化
合物半導体を材料とする電界効果半導体装置に於ける表
面空乏化に起因する素子特性劣化は起き難くなり、そし
て、微細化した場合でもショート・チャネル効果が起き
難くなるので、性能は更に向上し、また、使い易くな
る。By adopting the above structure, the deterioration of the element characteristics due to the surface depletion in the field effect semiconductor device made of the Group III-Group 5 compound semiconductor becomes difficult to occur, and even when miniaturized. The short channel effect is less likely to occur, resulting in further improved performance and ease of use.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明に於ける物の発明の第一実施例を説明す
る為のＨＥＭＴを表す要部切断側面図である。FIG. 1 is a side sectional view showing a main part of a HEMT for explaining a first embodiment of the invention of the product according to the present invention.

【図２】本発明に於ける物の発明の第二実施例を説明す
る為のＤＭＴを表す要部切断側面図である。FIG. 2 is a side sectional view showing a main part of a DMT for explaining a second embodiment of the invention according to the present invention.

【図３】第一実施例のＨＥＭＴを製造する方法の実施例
を説明する為の工程要所に於けるＨＥＭＴを表す要部切
断側面図である。FIG. 3 is a cross-sectional side view showing the main part of the HEMT in the process steps for explaining the embodiment of the method for manufacturing the HEMT according to the first embodiment.

【図４】第一実施例のＨＥＭＴを製造する方法の実施例
を説明する為の工程要所に於けるＨＥＭＴを表す要部切
断側面図である。FIG. 4 is a fragmentary side view showing the HEMT in a process essential part for explaining the embodiment of the method for manufacturing the HEMT of the first embodiment.

【図５】第一実施例のＨＥＭＴを製造する方法の実施例
を説明する為の工程要所に於けるＨＥＭＴを表す要部切
断側面図である。FIG. 5 is a side sectional view showing an essential part of a HEMT in process steps for explaining the embodiment of the method for manufacturing the HEMT according to the first embodiment.

【図６】従来の技術に依る標準的なＨＥＭＴを表す要部
切断側面図である。FIG. 6 is a fragmentary side view showing a standard HEMT according to the related art.

【図７】寄生抵抗の低減を図った電界効果トランジスタ
を表す要部切断側面図である。FIG. 7 is a cutaway side view of a main part of a field effect transistor in which parasitic resistance is reduced.

【符号の説明】[Explanation of symbols]

３１ 基板 ３２ バッファ層 ３３ スペーサ層 ３４ ソース層 ３５ ドレイン層 ３６ スペーサ層 ３７ チャネル層 ３７Ａ 真性領域 ３７Ｂ 引き出し領域 ３８ キャリヤ供給層 ３９ ゲート電極 ４０ ソース電極 ４１ ドレイン電極 ４２ 二次元電子ガス層 ４３ 空乏層 ｅ 電子 31 substrate 32 buffer layer 33 Spacer layer 34 Source layer 35 drain layer 36 Spacer layer 37 channel layer 37A Intrinsic region 37B drawer area 38 Carrier supply layer 39 Gate electrode 40 source electrode 41 drain electrode 42 Two-dimensional electron gas layer 43 depletion layer e Electronic

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−29355（ＪＰ，Ａ) 特開 平４−3944（ＪＰ，Ａ) 特開 昭59−123272（ＪＰ，Ａ) 特開 平６−267992（ＪＰ，Ａ) 特開 平５−226376（ＪＰ，Ａ) 特開 平５−166843（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/338 H01L 29/778 H01L 29/812 ─────────────────────────────────────────────────── --Continued from the front page (56) References JP-A-5-29355 (JP, A) JP-A-4-3944 (JP, A) JP-A-59-123272 (JP, A) JP-A-6- 267992 (JP, A) JP-A 5-226376 (JP, A) JP-A 5-166843 (JP, A) (58) Fields investigated (Int.Cl. ⁷ , DB name) H01L 21/338 H01L 29 / 778 H01L 29/812

Claims (7)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】基板と、 前記基板上に形成されたバッファ層と、 前記バッファ層上に形成されたチャネル層と、 前記チャネル層上に形成されたソース層及びドレイン層
と、 前記ソース層及びドレイン層上に形成されたスペーサ層
と、 を備え、 前記スペーサ層からバッファ層の表面までに至る凹所が
形成され、該凹所内に前記チャネル層とキャリヤ供給層
とが積層形成されていること を特徴とする電界効果半導
体装置。 And 1. A substrate, a buffer layer formed on the substrate, a channel layer formed on the buffer layer, the source layer and a drain layer formed on the channel layer
And a spacer layer formed on the source and drain layers
If the provided and a recess extending up to the surface of the buffer layer from the spacer layer
The channel layer and the carrier supply layer are formed in the recess.
DOO field-effect semiconductor device characterized by being laminated. 【請求項２】前記チャネル層とキャリヤ供給層との積層
は前記凹所内の底面と側壁とを覆うように形成されてい
ることを特徴とする請求項１記載の電界効果半導体装
置。2. A laminate of the channel layer and a carrier supply layer.
Is formed so as to cover the bottom surface and the side wall in the recess.
Field effect semiconductor device according to claim 1, wherein Rukoto. 【請求項３】前記チャネル層の少なくとも一部におい
て、前記キャリヤ供給層との界面側に二次元電子ガス層
が形成されていることを特徴とする請求項１又は請求項
２記載の電界効果半導体装置。3. The odor in at least a part of the channel layer
A two-dimensional electron gas layer on the interface side with the carrier supply layer.
Field effect semiconductor device according to claim 1 or claim 2, wherein the but has been formed. 【請求項４】前記凹所内の側壁を覆う引き出し領域を備
え、 前記引き出し領域を介して前記ソース層及びドレイン層
と前記チャネル層の真性領域とを接続することを特徴と
する請求項１、請求項２、請求項３の何れかに 記載の電
界効果半導体装置。 4. A drawer region is provided to cover a side wall in the recess.
, The source layer and the drain layer through the lead-out region
Is connected to the intrinsic region of the channel layer.
The field effect semiconductor device according to any one of claims 1, 2 and 3 . 【請求項５】基板と、 前記基板上に形成されたバッファ層と、 前記バッファ層上に形成されたチャネル層と、 前記チャネル層上に形成されたソース層及びドレイン層
と、 前記ソース層及びドレイン層上に形成されたスペーサ層
と、 を備え、 前記スペーサ層からバッファ層の表面までに至る凹所が
形成され、該凹所内に前記チャネル層とバリア層とが積
層形成されていること を特徴とする電界効果半導体装
置。 5. A substrate, a buffer layer formed on the substrate, a channel layer formed on the buffer layer, the source layer and a drain layer formed on the channel layer
And a spacer layer formed on the source and drain layers
If the provided and a recess extending up to the surface of the buffer layer from the spacer layer
And the channel layer and the barrier layer are stacked in the recess.
It characterized in that it is a layer formed electric field effect semiconductor device. 【請求項６】半絶縁性半導体基板上に表面を低抵抗高不
純物濃度層とする所要半導体層を積層成長させる工程
と、 次いで、該低抵抗高不純物濃度層上に絶縁層を形成する
工程と、 次いで、該絶縁層及び該低抵抗高不純物濃度層及び該所
要半導体層の一部に凹所を形成する工程と、 次いで、該凹所内のみにチャネル層並びにキャリヤ供給
層を選択再成長させ該凹所を形成することで得られた低
抵抗高不純物濃度ソース層及び低抵抗高不純物濃度ドレ
イン層に該チャネル層の低抵抗引き出し領域を接触させ
る工程と、 次いで、ゲート電極を形成してからソース電極及びドレ
イン電極を形成する工程とが含まれてなることを特徴と
する電界効果半導体装置の製造方法。6. A step of laminating and growing a required semiconductor layer having a low resistance and high impurity concentration layer on the surface of a semi-insulating semiconductor substrate, and a step of forming an insulating layer on the low resistance and high impurity concentration layer. Next, a step of forming a recess in the insulating layer, the low resistance high impurity concentration layer and a part of the required semiconductor layer, and then selectively re-growing the channel layer and the carrier supply layer only in the recess A step of contacting the low-resistance high-impurity concentration source layer and the low-resistance high-impurity concentration drain layer obtained by forming the recess with the low-resistance high-concentration drain region of the channel layer; And a step of forming an electrode and a drain electrode. 【請求項７】凹所内のみにチャネル層及びキャリヤ供給
層に代わるバリヤ層を順に選択再成長させ該凹所を形成
することで得られた低抵抗高不純物濃度ソース層及び低
抵抗高不純物濃度ドレイン層に該チャネル層の低抵抗引
き出し領域を接触させる工程を含んでなることを特徴と
する請求項６記載の電界効果半導体装置の製造方法。7. A low-resistance high-impurity concentration source layer and a low-resistance high-impurity concentration drain obtained by selectively re-growing a barrier layer in place of a channel layer and a carrier supply layer only in the recess to form the recess. 7. The method for manufacturing a field effect semiconductor device according to claim 6, further comprising the step of bringing the low resistance lead-out region of the channel layer into contact with the layer.