JP4092597B2

JP4092597B2 - Semiconductor device and manufacturing method thereof

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Publication number: JP4092597B2
Application number: JP27585497A
Authority: JP
Inventors: 寿生重松
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1997-10-08
Filing date: 1997-10-08
Publication date: 2008-05-28
Anticipated expiration: 2017-10-08
Also published as: JPH11121462A

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に関するものであり、特に、ＩｎＰ／ＩｎＧａＡｓ系ヘテロ接合バイポーラトランジスタ（ＨＢＴ）における表面保護膜（ガードリング）に特徴のある半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
従来、ＧａＡｓやＩｎＧａＡｓ等の電子移動度の大きなIII-Ｖ族化合物半導体を用いたヘテロ接合バイポーラトランジスタ等の化合物半導体装置は、高周波素子或いは高速スイッチング素子として広く用いられている。
【０００３】
しかし、ＧａＡｓ等のIII-Ｖ族化合物半導体を用いたＨＢＴにおいては、Ｓｉバイポーラトランジスタとは異なり、イオン注入技術が発達していないため、イオン注入法によって高不純物濃度の外部ベース引出領域を形成することが困難であり、そのため、メサ型構造を余儀なくされている。
【０００４】
しかし、ＧａＡｓはＳｉと比較して表面再結合速度が６桁高いために電流利得を低下させる等の問題を引き起こし、実際に、電流利得のサイズ依存性が顕著であるため、それを抑制するためにトランジスタ真性部のｐｎ接合界面を表面保護膜で覆うような構造を採用している。
【０００５】
この様な、表面再結合の問題は、ＧａＡｓ系ＨＢＴよりも高速特性・低電圧動作に優れ、次世代の高速素子として期待されているＩｎＰ／ＩｎＧａＡｓ系ＨＢＴにおいても問題となる。
【０００６】
ここで、図４を参照して、従来のｎｐｎエミッタアップ型のＩｎＰ／ＩｎＧａＡｓ系ＨＢＴを説明する。
図４参照
まず、半絶縁性ＩｎＰ基板３１上に、有機金属気相成長法（ＭＯＶＰＥ法）を用いて、ｎ⁺型Ｉｎ_0.53Ｇａ_0.47Ａｓサブコレクタ層３２、ｉ型Ｉｎ_0.53Ｇａ_0.47Ａｓ真性コレクタ層３３、ｐ⁺型Ｉｎ_0.53Ｇａ_0.47Ａｓベース層３４、ｎ型ＩｎＰエミッタ層３５、ｎ⁺型ＩｎＰ第２エミッタ層３６、及び、ｎ⁺型Ｉｎ_0.53Ｇａ_0.47Ａｓキャップ層３７を順次エピタキシャル成長させる。
【０００７】
次いで、ＷＳｉからなるエミッタ電極３８をマスクとしてｎ⁺型Ｉｎ_0.53Ｇａ_0.47Ａｓキャップ層３７乃至ｎ型ＩｎＰエミッタ層３５を、ｎ型ＩｎＰエミッタ層３５の一部が薄く残るようにエッチングしてエミッタメサを形成し、次いで、ベース電極３９をレジストマスク及びエミッタ電極３８を利用したリフトオフ法によってエミッタ電極３８に対して自己整合的に形成したのち、熱処理により合金化してｐ⁺型Ｉｎ_0.53Ｇａ_0.47Ａｓベース層３４に対するコンタクト領域４０を形成する。
【０００８】
次いで、ベース電極３９をマスクとして、薄いｎ型ＩｎＰエミッタ層３５、ｐ⁺型Ｉｎ_0.53Ｇａ_0.47Ａｓベース層３４、ｉ型Ｉｎ_0.53Ｇａ_0.47Ａｓ真性コレクタ層３３、及び、ｎ⁺型Ｉｎ_0.53Ｇａ_0.47Ａｓサブコレクタ層３２の一部をエッチングしてベースメサを形成し、次いで、フォトレジストパターンを利用したリフトオフ法によってコレクタ電極４１を形成することによってＨＢＴの基本構造が完成する。
【０００９】
【発明が解決しようとする課題】
しかし、従来のＩｎＰ／ＩｎＧａＡｓ系ＨＢＴの場合、ＩｎＰ層の選択エッチング工程においては、塩酸系のエッチャントを用いており、ＩｎＰをＩｎＧａＡｓに対して選択的に除去することができるが、ＩｎＰ層の一部を表面保護膜として薄く残存させることが困難であった。
【００１０】
即ち、この塩酸系エッチャントはエッチングレートが高く、制御性が悪いので均一性に乏しく、制御性良く均一な厚さのＩｎＰ層を残存させることができないためであり、したがって、信頼性の高いＩｎＰ／ＩｎＧａＡｓ系ＨＢＴを実現することが困難であった。
【００１１】
したがって、本発明は、ＩｎＰ／ＩｎＧａＡｓ系ＨＢＴの表面保護膜を再現性良く形成することを目的とする。
【００１２】
【課題を解決するための手段】
図１は本発明の原理的構成の説明図であり、この図１を参照して本発明における課題を解決するための手段を説明する。
なお、図１はエミッタメサ形成後の概略的断面図である。
図１参照
（１）本発明は、半導体装置において、ＩｎＰ層４からなるエミッタ層と、ＩｎＧａＡｓエミッタキャップ層７と、前記ＩｎＰ層４と前記ＩｎＧａＡｓエミッタキャップ層７との間に設けられた第１のＩｎＧａＡｓＰ層５と、前記第１のＩｎＧａＡｓＰ層５と前記ＩｎＧａＡｓエミッタキャップ層７との間に設けられ、前記第１のＩｎＧａＡｓＰ層５よりＰ組成比が小さく且つ禁制帯幅が狭い第２のＩｎＧａＡｓＰ層６とを有することを特徴とする。
【００１３】
この様に、第１のＩｎＧａＡｓＰ層５をＨＢＴのガードリングとして用いることにより、ＩｎＰ層４からなるエミッタ層を薄く残存するようにエッチングする必要がなくなり、製造工程を増やすことなく均一な厚さの表面保護膜を形成することができる。
【００１５】
この様に、第１のＩｎＧａＡｓＰ層５をエミッタ層となるＩｎＰ層４とＩｎＧａＡｓエミッタキャップ層７との間に設けているので、この第１のＩｎＧａＡｓＰ層５はエッチングストッパ層になると共に、ＩｎＰ／ＩｎＧａＡｓ界面に形成される伝導帯側のエネルギー不連続ΔＥ_Cを小さくすることができ、ＩｎＰ／ＩｎＧａＡｓ界面の抵抗を低減することができる。
【００１７】
特に、第２のＩｎＧａＡｓＰ層６を狭禁制帯幅で高不純物濃度のＩｎＧａＡｓＰ層とすることによって、伝導帯側のエネルギー不連続ΔＥ_Cをより小さくすることができ、且つ、高不純物濃度にすることによってエネルギー不連続による障壁の厚さを薄くすることができるので、ＩｎＰ／ＩｎＧａＡｓ界面の抵抗をより低減することができる。
【００１８】
（２）また、本発明は、上記（１）において、第１のＩｎＧａＡｓＰ層５の露出部にベース電極を設けると共に、合金化領域を介してベース電極とベース領域とがオーミックに接続されていることを特徴とする。
【００１９】
この様に、第１のＩｎＧａＡｓＰ層５を用いる場合には、合金化領域を介してベース電極とベース層３をオーミックに接続すれば良く、イオン注入法を用いる必要がなく、且つ、ベース層３を露出させる必要もない。
【００２０】
（３）また、本発明は、半導体装置の製造方法において、ＩｎＰ層４からなるエミッタ層と、第１のＩｎＧａＡｓＰ層５と、前記第１のＩｎＧａＡｓＰ層４よりＰ組成比が小さく且つ禁制帯幅が狭い第２のＩｎＧａＡｓＰ層６と、ＩｎＧａＡｓエミッタキャップ層７とを順次積層させる工程と、前記第１のＩｎＧａＡｓＰ層５をエッチングストッパ層として、前記ＩｎＧａＡｓエミッタキャップ層７及び前記第２のＩｎＧａＡｓＰ層６を選択的にエッチングする工程を有することを特徴とする。
【００２３】
この様に、第１のＩｎＧａＡｓＰ層５をエッチングストッパ層として用いることによって、その上に設けた第２のＩｎＧａＡｓＰ層６及びＩｎＧａＡｓエミッタキャップ層７を再現性良く選択エッチングすることができる。
【００２４】
特に、ＩｎＧａＡｓＰにおいては、Ｐの組成比の増加と共に、エッチングレートが指数関数的に低下するので、第１のＩｎＧａＡｓＰ層５をエッチングストッパ層として用いることによって、高不純物濃度の第２のＩｎＧａＡｓＰ層６も再現性良く選択エッチングすることができる。
【００２５】
（４）また、本発明は、上記（３）において、第１のＩｎＧａＡｓＰ層５の露出部にベース電極を設けると共に、熱処理によりベース領域に達する合金化領域を形成することを特徴とする。
【００２６】
この様に、第１のＩｎＧａＡｓＰ層５上にベース電極を設けたのち、熱処理によって合金化領域を形成することにより、外部ベース引出領域を形成する際に、イオン注入法を用いる必要がなく、且つ、ベース層３を露出させる必要もない。
【００２７】
（５）また、本発明は、上記（３）または（４）において、前記選択的にエッチングする工程において、Ｈ ₃ ＰＯ ₄ 、Ｈ ₂ Ｏ ₂ 、及び、Ｈ ₂ Ｏを含むエッチャントを用いてエッチングすることを特徴とする。
【００２８】
【発明の実施の形態】
ここで、図２及び図３を参照して、本発明の実施の形態の製造工程を説明する。
図２（ａ）参照
まず、半絶縁性ＩｎＰ基板１１上に、ＭＯＶＰＥ法を用いて、厚さ３５０ｎｍで、不純物濃度が１×１０¹⁹ｃｍ^-3のｎ⁺型Ｉｎ_0.53Ｇａ_0.47Ａｓサブコレクタ層１２、厚さ３００ｎｍでアンドープのｉ型Ｉｎ_0.53Ｇａ_0.47Ａｓ真性コレクタ層１３、厚さ５０ｎｍで不純物濃度が、３×１０¹⁹ｃｍ^-3のｐ⁺型Ｉｎ_0.53Ｇａ_0.47Ａｓベース層１４、厚さ１０ｎｍで、不純物濃度が３×１０¹⁷ｃｍ^-3のｎ型ＩｎＰエミッタ層１５、厚さ５〜４０ｎｍ、例えば、２０ｎｍで不純物濃度が１×１０¹⁶〜１×１０¹⁸ｃｍ^-3例えば、３×１０¹⁷ｃｍ^-3のｎ型ＩｎＧａＡｓＰエッチングストッパ層１６、厚さが、例えば、２５ｎｍで、不純物濃度が１×１０¹⁸〜５×１０¹⁹ｃｍ^-3、例えば、５×１０¹⁸ｃｍ^-3のｎ⁺型ＩｎＧａＡｓＰ第２エミッタ層１７、及び、厚さが、例えば、５０ｎｍで、不純物濃度が５×１０¹⁸〜５×１０¹⁹ｃｍ^-3、例えば、１×１０¹⁹ｃｍ^-3のｎ⁺型Ｉｎ_0.53Ｇａ_0.47Ａｓキャップ層１８を順次成長させ、次いで、エミッタ電極となる厚さが、例えば、４００ｎｍのＷＳｉ層１９を堆積させる。
【００２９】
なお、この場合のｎ型ＩｎＧａＡｓＰエッチングストッパ層１６の組成比は禁制帯幅が０．８２〜１．４２ｅＶ、例えば、１．０ｅＶとなるように選択し、また、ｎ⁺型ＩｎＧａＡｓＰ第２エミッタ層１７の組成比は禁制帯幅が０．７５〜０．９９ｅＶ、例えば、０．８２ｅＶとなるように選択する。
【００３０】
図２（ｂ）参照
次いで、ＷＳｉ層１９をエッチングしてエミッタ電極２０を形成したのち、Ｈ₃ＰＯ₄：Ｈ₂Ｏ₂：Ｈ₂Ｏからなるエチャントを用いて、エミッタ電極２０をマスクとしてｎ⁺型Ｉｎ_0.53Ｇａ_0.47Ａｓキャップ層１８及びｎ⁺型ＩｎＧａＡｓＰ第２エミッタ層１７を選択的にエッチングしてエミッタメサ２１を形成して、ｎ型ＩｎＧａＡｓＰエッチングストッパ層１６を露出させる。
【００３１】
この場合、エッチャントとしてＨ₃ＰＯ₄：Ｈ₂Ｏ₂：Ｈ₂Ｏを用いているので、ＩｎＧａＡｓＰ層５においては、Ｐの組成比の増加と共にエッチングレートが指数関数的に低下してｎ型ＩｎＧａＡｓＰエッチングストッパ層１６がエッチング停止層として作用するので、ｎ⁺型Ｉｎ_0.53Ｇａ_0.47Ａｓキャップ層１８及びｎ⁺型ＩｎＧａＡｓＰ第２エミッタ層１７を再現性良く選択エッチングすることができる。
【００３２】
図３（ｃ）参照
次いで、ベース電極となるＰｔ／Ｔｉ／Ｐｔ／Ａｕ多層導電体膜を蒸着し、レジストマスク（図示せず）及びエミッタ電極２０を利用したリフトオフ法によって、エミッタ電極２０に対して自己整合的にベース電極２２を形成したのち、熱処理を行ってｐ⁺型Ｉｎ_0.53Ｇａ_0.47Ａｓベース層１４に達する合金化領域を形成してコンタクト領域２３とする。
【００３３】
次いで、レジストマスク２４を用いてエミッタ／ベース界面を被覆保護したのち、ベース電極２２をマスクとして、ｎ型ＩｎＧａＡｓＰエッチングストッパ層１６、ｎ型ＩｎＰエミッタ層１５、ｐ⁺型Ｉｎ_0.53Ｇａ_0.47Ａｓベース層１４、ｉ型Ｉｎ_0.53Ｇａ_0.47Ａｓ真性コレクタ層１３、及び、ｎ⁺型Ｉｎ_0.53Ｇａ_0.47Ａｓサブコレクタ層１２の一部をエッチングしてベースメサ２５を形成する。
【００３４】
図３（ｄ）参照
次いで、レジストマスク２４を除去したのち、新たなレジストパターン（図示せず）を利用したリフトオフ法によってＴｉ／Ｐｔ／Ａｕからなるコレクタ電極２６を形成することによってＨＢＴの基本構造が完成する。
【００３５】
この様に、本発明の実施の形態においては、ｎ型ＩｎＰエミッタ層１５の上にｎ型ＩｎＧａＡｓＰエッチングストッパ層１６を設けているので、エミッタメサ２１を形成する際に、エッチングをｎ型ＩｎＧａＡｓＰエッチングストッパ層１６で停止することができ、したがって、簡単な選択エッチング工程を用いるだけで、他の製造工程を増やすことなく、トランジスタ真性部以外の領域における一定の層厚のｎ型ＩｎＰエミッタ層１５及びｎ型ＩｎＧａＡｓＰエッチングストッパ層１６をガードリングをして用いることができる。
【００３６】
この様にして形成した均一な層厚のガードリングによって、表面再結合を低減することができ、それによって、ＩｎＰ／ＩｎＧａＡｓ系ＨＢＴの信頼性を向上することができる。
【００３７】
また、この場合には、ｎ型ＩｎＰエミッタ層１５とｎ⁺型Ｉｎ_0.53Ｇａ_0.47Ａｓキャップ層１８との間に、１．０ｅＶ組成のｎ型ＩｎＧａＡｓＰエッチングストッパ層１６と０．８２ｅＶ組成のｎ⁺型ＩｎＧａＡｓＰ第２エミッタ層１７という中間の禁制帯幅の遷移層を設けているので、伝導帯におけるエネルギー不連続ΔＥ_Cを小さくすることができ、且つ、ｎ⁺型ＩｎＧａＡｓＰ第２エミッタ層１７は高不純物濃度であるので、ｎ⁺型ＩｎＧａＡｓＰ第２エミッタ層１７／ｎ⁺型Ｉｎ_0.53Ｇａ_0.47Ａｓキャップ層１８との間に形成されるエネルギー不連続によるバリアの厚さを薄くすることができ、トンネル電流が流れやすくなるので、エミッタ直列抵抗を小さくすることができる。
【００３８】
また、本発明の実施の形態においては、エミッタ／ベース接合は、従来と同様にＩｎＰ／ＩｎＧａＡｓ接合で形成しているので、エミッタ層を制御性の高いエッチングの困難なＩｎＰに替えてＩｎＧａＡｓＰで形成した場合よりも価電子帯におけるエネルギー不連続ΔＥ_Vをより大きくすることができ、それによって、正孔（ホール）の逆注入を低減することができるので、電流利得を大きく取ることができる。
【００３９】
以上、本発明の実施の形態を説明してきたが、本発明は、上記の実施の形態の構成に限られるものではなく、コレクタ層としてはＩｎＰやＩｎＧａＡｓＰを用いてダブルヘテロ接合としても良く、また、ｎｐｎ型ＨＢＴに限られるものではなく、ｐｎｐ型ＨＢＴにも適用されるものである。
【００４０】
また、本発明の実施の形態の説明においては、説明を簡単にするために単体のＨＢＴとして説明しているが、実際には、集積化して使用する場合が多く、その場合には、素子間分離のために、水素イオン、即ち、プロトン、或いは酸素イオンをコレクタ層の周辺部に打ち込んで半絶縁化する必要がある。
【００４１】
【発明の効果】
本発明によれば、ＩｎＰ／ＩｎＧａＡｓ系ＨＢＴのガードリングとしてＩｎＰエミッタ層及びＩｎＧａＡｓＰエッチングストッパ層からなる積層膜を用いているので、簡単な選択エッチング工程を用いるだけで均一な層厚のガードリングを再現性良く形成することができ、ＩｎＰ／ＩｎＧａＡｓ系ＨＢＴの特性向上、信頼性向上に寄与するところが大きい。
【図面の簡単な説明】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の実施の形態の途中までの製造工程の説明図である。
【図３】本発明の実施の形態の図２以降の製造工程の説明図である。
【図４】従来のＨＢＴの説明図である。
【符号の説明】
１半導体基板
２コレクタ層
３ベース層
４ＩｎＰ層
５ＩｎＧａＡｓＰ層
６ＩｎＧａＡｓＰ層
７ＩｎＧａＡｓエミッタキャップ層
８エミッタ電極
１１半絶縁性ＩｎＰ基板
１２ｎ⁺型Ｉｎ_0.53Ｇａ_0.47Ａｓサブコレクタ層
１３ｉ型Ｉｎ_0.53Ｇａ_0.47Ａｓ真性コレクタ層
１４ｐ⁺型Ｉｎ_0.53Ｇａ_0.47Ａｓベース層
１５ｎ型ＩｎＰエミッタ層
１６ｎ型ＩｎＧａＡｓＰエッチングストッパ層
１７ｎ⁺型ＩｎＧａＡｓＰ第２エミッタ層
１８ｎ⁺型Ｉｎ_0.53Ｇａ_0.47Ａｓキャップ層
１９ＷＳｉ層
２０エミッタ電極
２１エミッタメサ
２２ベース電極
２３コンタクト領域
２４レジストマスク
２５ベースメサ
２６コレクタ電極
３１半絶縁性ＩｎＰ基板
３２ｎ⁺型Ｉｎ_0.53Ｇａ_0.47Ａｓサブコレクタ層
３３ｉ型Ｉｎ_0.53Ｇａ_0.47Ａｓ真性コレクタ層
３４ｐ⁺型Ｉｎ_0.53Ｇａ_0.47Ａｓベース層
３５ｎ型ＩｎＰエミッタ層
３６ｎ⁺型ＩｎＰ第２エミッタ層
３７ｎ⁺型Ｉｎ_0.53Ｇａ_0.47Ａｓキャップ層
３８エミッタ電極
３９ベース電極
４０コンタクト領域
４１コレクタ電極[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device characterized by a surface protective film (guard ring) in an InP / InGaAs heterojunction bipolar transistor (HBT) and a manufacturing method thereof.
[0002]
[Prior art]
Conventionally, a compound semiconductor device such as a heterojunction bipolar transistor using a III-V group compound semiconductor having a high electron mobility such as GaAs or InGaAs has been widely used as a high-frequency element or a high-speed switching element.
[0003]
However, in an HBT using a III-V group compound semiconductor such as GaAs, unlike an Si bipolar transistor, an ion implantation technique has not been developed. Therefore, an external base extraction region having a high impurity concentration is formed by an ion implantation method. It is difficult to do so and is forced to have a mesa structure.
[0004]
However, since GaAs has a surface recombination rate that is six orders of magnitude higher than Si, it causes problems such as a decrease in current gain. In fact, the size dependence of the current gain is significant, so that it can be suppressed. In addition, a structure in which the pn junction interface of the transistor intrinsic part is covered with a surface protective film is employed.
[0005]
Such a problem of surface recombination is a problem in InP / InGaAs HBTs, which are superior in high-speed characteristics and low-voltage operation than GaAs HBTs and are expected as next-generation high-speed devices.
[0006]
Here, a conventional npn emitter-up InP / InGaAs HBT will be described with reference to FIG.
4 First, an n ⁺ -type In _0.53 Ga _0.47 As subcollector layer 32 and an i-type In _0.53 Ga _0.47 As intrinsic collector are formed on a semi-insulating InP substrate 31 by metal organic vapor phase epitaxy (MOVPE method). The layer 33, the p ⁺ -type In _0.53 Ga _0.47 As base layer 34, the n-type InP emitter layer 35, the n ⁺ -type InP second emitter layer 36, and the n ⁺ -type In _0.53 Ga _0.47 As cap layer 37 are epitaxially grown sequentially.
[0007]
Next, using the emitter electrode 38 made of WSi as a mask, the n ⁺ -type In _0.53 Ga _0.47 As cap layer 37 to the n-type InP emitter layer 35 are etched so that a part of the n-type InP emitter layer 35 remains thin, thereby forming an emitter mesa. Next, the base electrode 39 is formed in a self-aligned manner with respect to the emitter electrode 38 by a lift-off method using a resist mask and the emitter electrode 38, and then alloyed by heat treatment to form a p ⁺ type In _0.53 Ga _0.47 As base layer. A contact region 40 to 34 is formed.
[0008]
Next, using the base electrode 39 as a mask, the thin n-type InP emitter layer 35, the p ⁺ -type In _0.53 Ga _0.47 As base layer 34, the i-type In _0.53 Ga _0.47 As intrinsic collector layer 33, and the n ⁺ -type In _0.53 Ga _0.47 A base mesa is formed by etching a part of the As subcollector layer 32, and then a collector electrode 41 is formed by a lift-off method using a photoresist pattern, thereby completing the basic structure of the HBT.
[0009]
[Problems to be solved by the invention]
However, in the case of a conventional InP / InGaAs-based HBT, a hydrochloric acid-based etchant is used in the selective etching process of the InP layer, and InP can be selectively removed with respect to InGaAs. It was difficult to leave the portion as a surface protective film thinly.
[0010]
That is, this hydrochloric acid-based etchant has a high etching rate and poor controllability, so that the uniformity is poor and an InP layer having a uniform thickness with good controllability cannot be left. It was difficult to realize an InGaAs-based HBT.
[0011]
Accordingly, an object of the present invention is to form a surface protective film of InP / InGaAs HBT with good reproducibility.
[0012]
[Means for Solving the Problems]
FIG. 1 is an explanatory diagram of the principle configuration of the present invention. Means for solving the problems in the present invention will be described with reference to FIG.
FIG. 1 is a schematic cross-sectional view after forming the emitter mesa.
Refer to FIG. 1. (1) In the semiconductor device according to the present invention, a first emitter layer provided between the InP layer 4 and the InGaAs emitter cap layer 7 is provided. The second InGaAsP layer 5 is provided between the first InGaAsP layer 5 and the first InGaAsP layer 5 and the InGaAs emitter cap layer 7. The second InGaAsP layer has a smaller P composition ratio and a narrow forbidden band than the first InGaAsP layer 5. And a layer 6 .
[0013]
Thus, by using the first InGaAsP layer 5 as moth Doringu of H BT, it is not necessary to etch to remain thin emitter layer composed of InP layer 4, uniform thickness without increasing the number of manufacturing steps The surface protective film can be formed.
[0015]
As described above , since the first InGaAsP layer 5 is provided between the InP layer 4 serving as the emitter layer and the InGaAs emitter cap layer 7 , the first InGaAsP layer 5 serves as an etching stopper layer, and the InP / The energy discontinuity ΔE _C on the conduction band side formed at the InGaAs interface can be reduced, and the resistance at the InP / In GaAs interface can be reduced.
[0017]
In particular, by the InGaAsP layer having a high impurity concentration in a narrow band gap and the second InGaAsP layer 6, it is possible to further reduce the energy discontinuity Delta] E _C of the conduction band side, and, to the high impurity concentration it is possible to reduce the thickness of the barrier due to energy discontinuity, it is possible to further reduce the resistance of the InP / an in GaAs interface.
[0018]
( 2 ) Further, according to the present invention, in the above (1) , a base electrode is provided on the exposed portion of the first InGaAsP layer 5, and the base electrode and the base region are connected ohmically through the alloying region. It is characterized by that.
[0019]
As described above, when the first InGaAsP layer 5 is used, the base electrode and the base layer 3 may be connected to each other through an alloying region, and it is not necessary to use an ion implantation method. There is no need to expose.
[0020]
( 3 ) Further, according to the present invention, in the method of manufacturing a semiconductor device, the emitter layer composed of the InP layer 4, the first InGaAsP layer 5, and the P composition ratio smaller than that of the first InGaAsP layer 4 and the forbidden band width A step of sequentially laminating a second InGaAsP layer 6 having a narrow width and an InGaAs emitter cap layer 7, and using the first InGaAsP layer 5 as an etching stopper layer, the InGaAs emitter cap layer 7 and the second InGaAsP layer 6. And a step of selectively etching .
[0023]
In this way, by using the first InGaAsP layer 5 as an etching stopper layer, the second InGaAsP layer 6 and the InGaAs emitter cap layer 7 provided thereon can be selectively etched with good reproducibility.
[0024]
In particular, in InGaAsP , as the composition ratio of P increases, the etching rate decreases exponentially. Therefore, by using the first InGaAsP layer 5 as an etching stopper layer , the second InGaAsP layer 6 having a high impurity concentration is used. Can be selectively etched with good reproducibility.
[0025]
( 4 ) Further, the present invention is characterized in that, in the above ( 3 ), a base electrode is provided on the exposed portion of the first InGaAsP layer 5 and an alloying region reaching the base region is formed by heat treatment.
[0026]
Thus, after providing the base electrode on the first InGaAsP layer 5, it is not necessary to use an ion implantation method when forming the external base extraction region by forming the alloying region by heat treatment, and It is not necessary to expose the base layer 3.
[0027]
(5) Further, according to the present invention, in the above (3) or (4), in the selective etching step, etching is performed using an etchant containing H ₃ PO ₄ , H ₂ O ₂ , and H ₂ O. It is characterized by doing.
[0028]
DETAILED DESCRIPTION OF THE INVENTION
Here, with reference to FIG.2 and FIG.3, the manufacturing process of embodiment of this invention is demonstrated.
2A. First, an n ⁺ -type In _0.53 Ga _0.47 As subcollector layer having a thickness of 350 nm and an impurity concentration of 1 × 10 ¹⁹ cm ⁻³ is formed on the semi-insulating InP substrate 11 by using the MOVPE method. 12. Undoped i-type In _0.53 Ga _0.47 As intrinsic collector layer 13 having a thickness of 300 nm, p ⁺ -type In _0.53 Ga _0.47 As base layer 14 having a thickness of 50 × nm and an impurity concentration of 3 × 10 ¹⁹ cm ⁻³ , thickness An n-type InP emitter layer 15 having an impurity concentration of 3 × 10 ¹⁷ cm ⁻³ at 10 nm, a thickness of 5 to 40 nm, for example, 20 nm, and an impurity concentration of 1 × 10 ¹⁶ to 1 × 10 ¹⁸ cm ^−3, for example, 3 × An n-type InGaAsP etching stopper layer 16 having a thickness of 10 ¹⁷ cm ^{−3 and} an n concentration of 25 nm and an impurity concentration of 1 × 10 ^{18 to} 5 × 10 ¹⁹ cm ⁻³ , for example, 5 × 10 ¹⁸ cm ⁻³ . ⁺ Type InGaAsP second emitter Layer 17 and an n ⁺ -type In _0.53 Ga _0.47 As cap layer having a thickness of, for example, 50 nm and an impurity concentration of 5 × 10 ^{18 to} 5 × 10 ¹⁹ cm ⁻³ , for example, 1 × 10 ¹⁹ cm ^−3. 18 is successively grown, and then a WSi layer 19 having a thickness of, for example, 400 nm is deposited.
[0029]
In this case, the composition ratio of the n-type InGaAsP etching stopper layer 16 is selected so that the forbidden band width is 0.82 to 1.42 eV, for example, 1.0 eV, and the n ⁺ -type InGaAsP second emitter layer. The composition ratio of 17 is selected so that the forbidden band width is 0.75 to 0.99 eV, for example, 0.82 eV.
[0030]
2B, the WSi layer 19 is etched to form the emitter electrode 20, and then an n-type etchant composed of H ₃ PO ₄ : H ₂ O ₂ : H ₂ O is used and the emitter electrode 20 is used as a mask. ^{The +} type In _0.53 Ga _0.47 As cap layer 18 and the n ⁺ type InGaAsP second emitter layer 17 are selectively etched to form an emitter mesa 21 to expose the n type InGaAsP etching stopper layer 16.
[0031]
In this case, since H ₃ PO ₄ : H ₂ O ₂ : H ₂ O is used as the etchant, in the InGaAsP layer 5, the etching rate decreases exponentially with the increase of the P composition ratio, and the n-type InGaAsP Since the etching stopper layer 16 acts as an etching stopper layer, the n ⁺ -type In _0.53 Ga _0.47 As cap layer 18 and the n ⁺ -type InGaAsP second emitter layer 17 can be selectively etched with good reproducibility.
[0032]
Next, referring to FIG. 3 (c), a Pt / Ti / Pt / Au multilayer conductor film to be a base electrode is deposited and lift-off method using a resist mask (not shown) and the emitter electrode 20 is performed on the emitter electrode 20. After the base electrode 22 is formed in a self-aligning manner, a heat treatment is performed to form an alloying region reaching the p ⁺ -type In _0.53 Ga _0.47 As base layer 14 to be a contact region 23.
[0033]
Next, after covering and protecting the emitter / base interface using the resist mask 24, the n-type InGaAsP etching stopper layer 16, the n-type InP emitter layer 15, and the p ⁺ -type In _0.53 Ga _0.47 As base layer using the base electrode 22 as a mask. 14. Base mesa 25 is formed by etching part of i-type In _0.53 Ga _0.47 As intrinsic collector layer 13 and n ⁺ -type In _0.53 Ga _0.47 As subcollector layer 12.
[0034]
Next, referring to FIG. 3D, after removing the resist mask 24, a collector electrode 26 made of Ti / Pt / Au is formed by a lift-off method using a new resist pattern (not shown), thereby forming the basic structure of the HBT. Is completed.
[0035]
As described above, in the embodiment of the present invention, since the n-type InGaAsP etching stopper layer 16 is provided on the n-type InP emitter layer 15, the n-type InGaAsP etching stopper is formed when the emitter mesa 21 is formed. The n-type InP emitter layer 15 and the n-type InP emitter layer 15 and n having a constant thickness in a region other than the transistor intrinsic region can be stopped by using a simple selective etching process without increasing other manufacturing processes. The type InGaAsP etching stopper layer 16 can be used as a guard ring.
[0036]
The guard ring having a uniform layer thickness formed in this way can reduce surface recombination, thereby improving the reliability of the InP / InGaAs HBT.
[0037]
In this case, between the n-type InP emitter layer 15 and the n ⁺ -type In _0.53 Ga _0.47 As cap layer 18, an n-type InGaAsP etching stopper layer 16 having a 1.0 eV composition and an n ⁺ having a 0.82 eV composition are used. Since the transition band having a forbidden band width in the middle of the type InGaAsP second emitter layer 17 is provided, the energy discontinuity ΔE _C in the conduction band can be reduced, and the n ⁺ type InGaAsP second emitter layer 17 has a high height. Because of the impurity concentration, the barrier thickness due to energy discontinuity formed between the n ⁺ -type InGaAsP second emitter layer 17 / n ⁺ -type In _0.53 Ga _0.47 As cap layer 18 can be reduced, and the tunnel Since the current easily flows, the emitter series resistance can be reduced.
[0038]
Further, in the embodiment of the present invention, the emitter / base junction is formed by an InP / InGaAs junction as in the prior art. Therefore, the emitter layer is formed by InGaAsP instead of InP, which is highly controllable and difficult to etch. The energy discontinuity ΔE _V in the valence band can be made larger than that in the case, and thereby the reverse injection of holes can be reduced, so that the current gain can be increased.
[0039]
Although the embodiments of the present invention have been described above, the present invention is not limited to the configuration of the above embodiments, and the collector layer may be a double heterojunction using InP or InGaAsP. The present invention is not limited to npn type HBTs, but is also applied to pnp type HBTs.
[0040]
Further, in the description of the embodiment of the present invention, a single HBT is described for the sake of simplicity, but in practice, it is often used in an integrated manner. For the separation, it is necessary to implant hydrogen ions, that is, protons or oxygen ions into the peripheral portion of the collector layer to make a semi-insulation.
[0041]
【The invention's effect】
According to the present invention, since a laminated film composed of an InP emitter layer and an InGaAsP etching stopper layer is used as a guard ring for an InP / InGaAs-based HBT, a guard ring having a uniform layer thickness can be formed only by using a simple selective etching process. It can be formed with good reproducibility, and greatly contributes to improving the characteristics and reliability of InP / InGaAs HBTs.
[Brief description of the drawings]
FIG. 1 is an explanatory diagram of a basic configuration of the present invention.
FIG. 2 is an explanatory diagram of the manufacturing process up to the middle of the embodiment of the present invention.
FIG. 3 is an explanatory diagram of the manufacturing process after FIG. 2 of the embodiment of the present invention.
FIG. 4 is an explanatory diagram of a conventional HBT.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Semiconductor substrate 2 Collector layer 3 Base layer 4 InP layer 5 InGaAsP layer 6 In GaAsP layer 7 InGaAs emitter cap layer 8 Emitter electrode 11 Semi-insulating InP substrate 12 n ⁺ type In _0.53 Ga _0.47 As subcollector layer 13 i type In _0.53 Ga _0.47 As intrinsic collector layer 14 p ⁺ type In _0.53 Ga _0.47 As base layer 15 n type InP emitter layer 16 n type InGaAsP etching stopper layer 17 n ⁺ type InGaAsP second emitter layer 18 n ⁺ type In _0.53 Ga _0.47 As cap layer 19 WSi layer 20 Emitter electrode 21 Emitter mesa 22 Base electrode 23 Contact region 24 Resist mask 25 Base mesa 26 Collector electrode 31 Semi-insulating InP substrate 32 n ⁺ type In _0.53 Ga _0.47 As subcollector layer 33 i type In _0.53 Ga _0.47 As Intrinsic collector layer 34 p ⁺ type In _0.53 Ga _0.47 As base layer 35 n type InP emitter layer 36 n ⁺ type InP second emitter layer 37 n ⁺ type In _0.53 Ga _0.47 As cap layer 38 emitter electrode 39 base electrode 40 contact region 41 Collector electrode

Claims

ＩｎＰ層からなるエミッタ層と、ＩｎＧａＡｓエミッタキャップ層と、前記ＩｎＰ層と前記ＩｎＧａＡｓエミッタキャップ層との間に設けられた第１のＩｎＧａＡｓＰ層と、前記第１のＩｎＧａＡｓＰ層と前記ＩｎＧａＡｓエミッタキャップ層との間に設けられ、前記第１のＩｎＧａＡｓＰ層よりＰ組成比が小さく且つ禁制帯幅が狭い第２のＩｎＧａＡｓＰ層とを有することを特徴とする半導体装置。An emitter layer composed of an InP layer; an InGaAs emitter cap layer; a first InGaAsP layer provided between the InP layer and the InGaAs emitter cap layer; the first InGaAsP layer and the InGaAs emitter cap layer; And a second InGaAsP layer having a P composition ratio smaller than that of the first InGaAsP layer and a forbidden band width narrower than the first InGaAsP layer.

前記第１のＩｎＧａＡｓＰ層の露出部にベース電極を設けると共に、合金化領域を介して前記ベース電極とベース領域とがオーミックに接続されていることを特徴とする請求項１記載の半導体装置。 Wherein with the first providing a base electrode on the exposed portions of the InGaAsP layer, a semiconductor device according to claim 1, wherein the said base electrode and the base region via the alloyed region is connected to the ohmic.

ＩｎＰ層からなるエミッタ層と、第１のＩｎＧａＡｓＰ層と、前記第１のＩｎＧａＡｓＰ層よりＰ組成比が小さく且つ禁制帯幅が狭い第２のＩｎＧａＡｓＰ層と、ＩｎＧａＡｓエミッタキャップ層とを順次積層させる工程と、前記第１のＩｎＧａＡｓＰ層をエッチングストッパ層として、前記ＩｎＧａＡｓエミッタキャップ層及び前記第２のＩｎＧａＡｓＰ層を選択的にエッチングする工程を有することを特徴とする半導体装置の製造方法。A step of sequentially laminating an emitter layer composed of an InP layer, a first InGaAsP layer, a second InGaAsP layer having a P composition ratio smaller than that of the first InGaAsP layer and a narrow band gap, and an InGaAs emitter cap layer. And a method of selectively etching the InGaAs emitter cap layer and the second InGaAsP layer using the first InGaAsP layer as an etching stopper layer.

前記第１のＩｎＧａＡｓＰ層の露出部にベース電極を設けると共に、熱処理によりベース領域に達する合金化領域を形成する工程を有することを特徴とする請求項３記載の半導体装置の製造方法。 4. The method of manufacturing a semiconductor device according to claim 3, further comprising a step of providing a base electrode at an exposed portion of the first InGaAsP layer and forming an alloying region reaching the base region by heat treatment.

前記選択的にエッチングする工程において、ＨIn the selective etching step, H _{3 Three} ＰＯPO _{4 Four} 、Ｈ, H _{2 2} ＯO _{2 2} 、及び、ＨAnd H _{2 2} Ｏを含むエッチャントを用いてエッチングすることを特徴とする請求項３または４に記載の半導体装置の製造方法。5. The method for manufacturing a semiconductor device according to claim 3, wherein etching is performed using an etchant containing O.