JP3358901B2 - Method for manufacturing compound semiconductor device - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は、化合物半導体装置の製
造方法に関し、詳しくは、良好なオーミック電極を具備
した化合物半導体装置の製造方法に関する。BACKGROUND OF THE INVENTION The present invention relates to a method for manufacturing a compound semiconductor device .
It relates to production method and, more particularly, relates to a process for the preparation of a compound semiconductor device having a good ohmic electrodes.

【０００２】[0002]

【従来の技術】従来、Ａｕ／Ｐｔ／Ｔｉ／Ｐｔという４
層構造（Ａｕ膜、Ｐｔ膜、Ｔｉ膜およびＰｔ膜が、Ａｕ
膜を最上部、Ｐｔ膜を最下部にして積層された構造を表
わし、各膜の種類が異なっても同様に表わす）を有する
電極をＰ型オーミック電極として、これをキャリア濃度
が５×１０ ¹⁹ ｃｍ^-3と高く、膜厚が５０ｎｍという薄い
Ｐ型導電層（Ｐ−ＡｌＧａＡｓ層）上に設ける方法が、
１９９３年７月電子情報通信学会、信学技報（ｐ．１１
１）に記載されている。この方法は、ＡｌＧａＡｓ／Ｇ
ａＡｓ・ＨＢＴ(Heterojunction Bipolar Transistor)
の性能を向上させるために、Ｐ型ベース層を薄層化する
ことを目的として、これに対するＰ型オーミック電極と
して上記Ａｕ／Ｐｔ／Ｔｉ／Ｐｔという４層構造の電極
を用いたものであり、これによって、低いコンタクト抵
抗が得られ、３５０℃の熱処理を行なってもコンタクト
抵抗の劣化が起こらないと記載されている。2. Description of the Related Art Conventionally, Au / Pt / Ti / Pt is used.
Layer structure (Au film, Pt film, Ti film and Pt film are Au
A structure in which the film is stacked at the top and the Pt film at the bottom, and the same is true even if the type of each film is different) is defined as a P-type ohmic electrode having a carrier concentration of 5 × 10 ^19. A method of providing a thin film on a P-type conductive layer (P-AlGaAs layer) having a thickness as high as 50 cm and as high as ³ cm ⁻³ has been proposed.
July 1993 IEICE, IEICE Technical Report (p . 11)
1). This method uses AlGaAs / G
aAs ・ HBT (Heterojunction Bipolar Transistor)
In order to improve the performance of the above, the above-mentioned four-layer Au / Pt / Ti / Pt electrode is used as a P-type ohmic electrode for the purpose of thinning the P-type base layer, It is described that a low contact resistance is thereby obtained, and no deterioration of the contact resistance occurs even when a heat treatment at 350 ° C. is performed.

【０００３】また、Ａｕ／Ｐｔ／Ｔｉ／Ｐｔという４層
構造電極を、ＩｎＡｌＡｓ／ＩｎＧａＡｓ・ＨＥＭＴの
ショットキーゲート電極として用いる方法が、１９９１
年秋季、第５２回応用物理学会学術講演会、講演予稿集
１０ａ−Ｈ−３（ｐ．１１９２）に記載されている。こ
の方法によれば、ＰｔはＩｎＧａＡｓに対して高いショ
ットキー障壁高さ（０．８２Ｖ）を有しており、上記電
極を用いたＨＥＭＴを３５０℃の熱処理によるしきい値
電圧の変動を調べたところ、約０．１５Ｖ変動した後は
安定なままであったと記載されている。A method using a four-layered electrode of Au / Pt / Ti / Pt as a Schottky gate electrode of InAlAs / InGaAs.HEMT is disclosed in 1991.
Fall 52th, 52nd Annual Meeting of the Japan Society of Applied Physics, Proceedings of Lectures 10a-H-3 (p . 1192). According to this method, Pt has a high Schottky barrier height (0.82 V) with respect to InGaAs, and fluctuation of the threshold voltage due to heat treatment of the HEMT using the above electrode at 350 ° C. was examined. However, it is stated that it remained stable after a fluctuation of about 0.15 V.

【０００４】[0004]

【発明が解決しようとする課題】上記Ａｕ／Ｐｔ／Ｔｉ
／Ｐｔという４層構造の電極の最下層であるＰｔ層は、
熱処理によってＧａＡｓと反応して、ＰｔＡｓ₂、Ｐｔ
Ｇａなどの金属間化合物が生ずる。上記ＰｔＡｓ ₂ は、
Ｎ型ＧａＡｓに対して良好なショットキー特性を示し、
Ｐ型に対しては、ショットキー障壁が低下して良好なオ
ーミック接合が得られる。The above Au / Pt / Ti
The Pt layer, which is the lowermost layer of the four-layer electrode of / Pt,
Reacts with GaAs by heat treatment to form PtAs ₂ , Pt
Intermetallic compounds such as Ga are produced. The PtAs ₂ is:
Show good Schottky over characteristics for N-type GaAs,
For P-type, good ohmic junction Schottky over barrier is reduced is obtained.

【０００５】しかし、Ｔｉも熱処理によってＧａＡｓと
反応して同様に金属間化合物を形成するので、４００℃
以上の熱処理によって第２層のＴｉ層からのＴｉが、第
１層である上記Ｐｔ層による金属間化合物層およびこの
金属間化合物層よりも深い位置にＴｉＡｓ、ＴｉＧａな
どの層を形成し、その結果としてＰｔＡｓ₂層が破壊さ
れてオーミック特性およびショットキー特性が劣化して
しまう。[0005] However, Ti also reacts with GaAs by heat treatment to form an intermetallic compound in the same manner.
The Ti from the Ti layer of the second layer by the above heat treatment, TIAS position deeper than the intermetallic compound layer and the intermetallic compound layer according to the Pt layer as the first layer, forming a layer of such tiga, its as a result PTAS ₂ layers it is destroyed ohmic characteristics and the Schottky over characteristics deteriorate.

【０００６】すなわち、上記Ａｕ／Ｐｔ／Ｔｉ／Ｐｔと
いう４層構造の電極を、例えばＢｅをドーパントとして
含み、キャリア濃度４×１０¹⁹ｃｍ~³、膜厚１００ｎｍ
のＰ型ＩｎＧａＡｓ層に対するオーミック電極として用
いると、最下層であるＰｔ膜の膜厚が５ｎｍの場合に
は、図１の特性線１０１で示すように、３００℃以上の
熱処理でコンタクト抵抗の増大が始まり、４００℃で
は、ＴＬＭ測定によるＩ−Ｖ特性が非線形になるほど、
増大が顕著になるという問題が生じた。また、上記Ｐ型
導電層として、上記ＩｎＧａＡｓ層に代えてＡｌＧａＡ
ｓ層を用いた場合も、同様に、４００℃以上でコンタク
ト抵抗が著しく増大してしまうという問題が生じた。That is, an electrode having a four-layer structure of Au / Pt / Ti / Pt containing, for example, Be as a dopant, has a carrier concentration of 4 × 10 ¹⁹ cm ³ and a film thickness of 100 nm
When used as an ohmic electrode for the P-type InGaAs layer, when the thickness of the lowermost Pt film is 5 nm, as shown by a characteristic line 101 in FIG. Beginning at 400 ° C., the more nonlinear the IV characteristic by TLM measurement becomes,
The problem that the increase becomes remarkable arises. Further, as the P-type conductive layer, AlGaAs is used instead of the InGaAs layer.
Similarly, when the s layer is used, the contact resistance significantly increases at 400 ° C. or higher.

【０００７】さらに、上記Ａｕ／Ｐｔ／Ｔｉ／Ｐｔ４層
構造の電極を、Ｎ型ＧａＡｓ基板を用いたダイオードの
ショットキー電極として用いた場合は、３００℃から４
００℃の熱処理では、ショットキー障壁高さφＢｎは、
０．８５〜０．８７Ｖと高い値を示し、ｎ値も、理想的
な場合の値である１に近い１．０５〜１．１となり、良
好なショットキー特性を示した。しかし、熱処理温度が
４００℃以上になると、ショットキー障壁高さφＢｎは
０．４２〜０．５０Ｖと低くなり、ｎ値も２．０以上に
なって、ショットキー特性の著しい劣化が認められ、電
極表面も荒れるという問題が生じた。Further, when the electrode having the four-layered structure of Au / Pt / Ti / Pt is used as a Schottky electrode of a diode using an N-type GaAs substrate, the temperature is reduced from 300.degree.
In the heat treatment at 00 ° C., the Schottky barrier height φBn is
The value was as high as 0.85 to 0.87 V, and the n value was also 1.05 to 1.1, which is close to 1, which is a value in an ideal case, indicating good Schottky characteristics. However, when the heat treatment temperature rises to 400 ° C. or higher, the Schottky barrier height φBn decreases to 0.42 to 0.50 V, and the n value also increases to 2.0 or more. There has been a problem that the electrode surface is rough.

【０００８】そのため、４００℃以上の熱処理を行なっ
ても、コンタクト抵抗の増大が少ない安定したオーミッ
ク電極、およびショットキー特性が劣化しないショット
キー電極を形成することは困難であり、ＧａＡｓ、Ａｌ
ＧａＡｓ等の化合物半導体を用いた高速の高周波素子
を、良好な再現性で作製する障害になっていた。[0008] Therefore, it is difficult to form a stable ohmic electrode with a small increase in contact resistance and a Schottky electrode without deteriorating Schottky characteristics even if heat treatment at 400 ° C. or higher is performed.
This has been an obstacle to producing a high-speed high-frequency device using a compound semiconductor such as GaAs with good reproducibility.

【０００９】本発明の目的は、上記従来技術の有する問
題を解決し、４００℃以上のプロセスを経ても、コンタ
クト抵抗およびショットキー特性が劣化しない電極を有
する化合物半導体装置を提供することである。An object of the present invention is to solve the above-mentioned problems of the prior art and to provide a compound semiconductor device having an electrode whose contact resistance and Schottky characteristics do not deteriorate even after a process at 400 ° C. or higher.

【００１０】[0010]

【課題を解決するための手段】上記目的を達成するた
め、本発明は、上記半導体基板とオーミック接合または
ショットキー接合を形成する第１層（例えばＰｔ層）の
上にバリヤメタル層として高融点金属からなる第２層
（例えばＭｏ層）を形成して、当該第２層の上に形成さ
れた第３層を構成する成分（例えばＴｉ）が、上記第１
層を介して上記化合物半導体基板へ拡散するのを防止す
るものである。上記第２層である高融点金属層として
は、Ｎｂ、Ｍｏ、Ｗ、Ｔａ、Ｖ、Ｚｒ、Ｈｆなどの膜を
用いることができる。また、上記第１層であるＰｔ層と
上記高融点金属層の間に、薄いＴｉ層を介在させてもよ
い。このＴｉ層の膜厚が十分小さい（１〜３０ｎｍ）な
らば、とくに問題は生じない。Means for Solving the Problems] To achieve the above object, the present invention is a refractory metal as a barrier metal layer on the first layer for forming the semiconductor substrate and the ohmic contact or Schottky over junction (e.g. Pt layer) A second layer (for example, a Mo layer) made of is formed, and a component (for example, Ti) constituting a third layer formed on the second layer is made of the first layer.
It is intended to prevent the compound semiconductor substrate from diffusing through the layer. As the refractory metal layer as the second layer, a film of Nb, Mo, W, Ta, V, Zr, Hf, or the like can be used. Further, a thin Ti layer may be interposed between the Pt layer serving as the first layer and the refractory metal layer. If the thickness of the Ti layer is sufficiently small (1 to 30 nm), no particular problem occurs.

【００１１】[0011]

【作用】本発明者の検討によれば、上記従来の電極にお
ける上記劣化の原因は、最下層であるＰｔ層からのＰｔ
の拡散にあるのではなく、上記のように、その上層であ
るＴｉ層にあることが明らかになった。Ｔｉ層は、従来
からＡｕ／Ｐｔ／Ｔｉという構造で、ＧａＡｓ ＭＥＳ
ＦＥＴなどのショットキーゲート電極として用いられて
いるが、この電極は、熱処理温度の変化によってしきい
値が変動する。これは、熱処理の温度が異なると、Ｇａ
Ａｓなどの基板内部へＴｉが拡散する深さが変わるため
である。According to the study of the present inventor, the cause of the deterioration in the conventional electrode is that the Pt layer from the lowermost Pt layer
, But not in the Ti layer as the upper layer, as described above. Conventionally, the Ti layer has a structure of Au / Pt / Ti and has a GaAs MES.
Although it is used as a Schottky gate electrode of an FET or the like, the threshold value of this electrode changes due to a change in the heat treatment temperature. This is because when the temperature of the heat treatment is different, Ga
This is because the depth at which Ti diffuses into the substrate such as As changes.

【００１２】したがって、上記Ｔｉ層の下に薄いＰｔ層
を介在させた上記従来のＡｕ／Ｐｔ／Ｔｉ／Ｐｔ電極の
場合でも、４００℃以上の熱処理を行なうと、第２層で
ある厚いＴｉ層からのＴｉが、第１層である薄いＰｔ層
を通過して基板内部へ拡散してしまい、その結果、基板
と電極間との接合が劣化して、コンタクト抵抗が高くな
り、さらに、ショットキー接合の場合は、ショットキー
特性が劣化してしまったものと考えられる。Therefore, even in the case of the above-mentioned conventional Au / Pt / Ti / Pt electrode in which a thin Pt layer is interposed below the Ti layer, when the heat treatment is performed at 400 ° C. or more, the thick Ti layer as the second layer is formed. Ti from found will be through a thin Pt layer is the first layer diffuses into the inside of the substrate, as a result, bonded deterioration of the substrates and the electrode, the contact resistance increases further, the Schottky chromatography In the case of bonding, it is considered that Schottky characteristics have deteriorated.

【００１３】しかし、最下層であるＰｔ層とその上に設
けられたＴｉ層の間に、高融点金属であるＭｏ層を挿入
して形成された、Ａｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｐｔという
５層構造の電極を、Ｐ型ＩｎＧａＡｓ層上のオーミック
電極として設け、熱処理によるコンタクト抵抗の変化
を、ＴＬＭ測定によって調べた。このときのＰ型ＩｎＧ
ａＡｓ層は、図１に示した特性を得るときに用いられた
ものと同様に、ドーパントはＢｅ、キャリア濃度は４×
１０¹⁹ｃｍ~³、膜厚は１００ｎｍとした。また、Ｍｏ層
の膜厚は３０ｎｍ、最下層のＰｔ層の膜厚は５ｎｍとし
た。However, between the lowermost Pt layer and the Ti layer provided thereon, a Mo layer, which is a refractory metal, is inserted and formed by Au / Pt / Ti / Mo / Pt. An electrode having a layer structure was provided as an ohmic electrode on the P-type InGaAs layer, and a change in contact resistance due to heat treatment was examined by TLM measurement. P-type InG at this time
The aAs layer has a dopant of Be and a carrier concentration of 4 ×, similar to those used for obtaining the characteristics shown in FIG.
The thickness was 10 ¹⁹ cm- ³ and the film thickness was 100 nm. The thickness of the Mo layer was 30 nm, and the thickness of the lowermost Pt layer was 5 nm.

【００１４】得られた結果を図１の特性線１０２に示し
た。従来の電極を用いた場合は、図１の特性線１０１か
ら明らかなように、温度が４００℃以上になると、コン
タクト抵抗は急激に大きくなってしまったが、Ａｕ／Ｐ
ｔ／Ｔｉ／Ｍｏ／Ｐｔ電極の場合は、特性線１０２に示
したように、４５０℃の熱処理温度を行なっても、コン
タクト抵抗は約８×１０~⁷Ωｃｍ²であり、上記従来の
電極を用いた場合よりはるかに低い値が得られた。The obtained result is shown by a characteristic line 102 in FIG. When the conventional electrode was used, as is clear from the characteristic line 101 in FIG. 1, when the temperature became 400 ° C. or more, the contact resistance rapidly increased.
In the case of the t / Ti / Mo / Pt electrode, as shown by the characteristic line 102, the contact resistance is about 8 × 10 to ⁷ Ωcm ² even when the heat treatment temperature is 450 ° C. Much lower values were obtained than when used.

【００１５】Ａｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｐｔ電極の場合
にコンタクト抵抗の増大が極めて小さかったのは、Ｔｉ
がＭｏ層によって阻止されて、第１層であるＰｔ層への
Ｔｉの熱処理による拡散がほとんどなく、基板と電極の
間の接合の劣化が生じなかったためと考えられる。すな
わち、ＭｏとＴｉは約１６００℃以上の温度で全率固溶
体を形成するが、それ以下の温度では、両者ともほとん
ど反応せずに安定した状態にあると考えられる。したが
って、Ｔｉ層とＰｔ層の間に介在して形成されたＭｏ層
は、非常に有効なバリヤ層として作用し、Ｐｔ層へのＴ
ｉの拡散が効果的に防止され、その結果、第１層である
Ｐｔ層はＴｉによる影響を受けることなしにＧａＡｓと
反応してＰｔＡｓ₂ が形成され、良好なオーミック特性
が得られたものと考えられる。In the case of the Au / Pt / Ti / Mo / Pt electrode, the increase in the contact resistance was extremely small.
Is considered to be prevented by the Mo layer, the Ti was hardly diffused into the Pt layer as the first layer by the heat treatment, and the junction between the substrate and the electrode did not deteriorate. That is, Mo and Ti form a solid solution at a temperature of about 1600 ° C. or higher, but at temperatures lower than that, they are considered to be in a stable state with little reaction. Therefore, the Mo layer formed between the Ti layer and the Pt layer acts as a very effective barrier layer, and the T
i diffusion is effectively prevented, as a result, as Pt layer as the first layer which PTAS ₂ is formed by reaction with GaAs without affected by Ti, good ohmic characteristics are obtained Conceivable.

【００１６】しかし、図１の特性線１０１および１０２
から明らかなように、上記熱処理前におけるコンタクト
抵抗の絶対値は従来電極の方が低かった。これは、Ｐｔ
₂Ｇａ₃など、Ｇａ組成が高く、抵抗が大きい金属間化合
物層が基板との間に形成されたためと考えられる。両者
の抵抗値の差を減少させるため、最下層であるＰｔ層と
その上層であるＭｏとの間に、薄いＴｉ層を介在させ
て、Ａｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｔｉ／Ｐｔという６層構
造の電極を上記基板上に形成して、同様の測定を行なっ
た。このときの追加されたＴｉ層の膜厚は５ｎｍでり、
その他の金属層の膜厚は上記５層構造電極と同じにし
た。However, the characteristic lines 101 and 102 in FIG.
As is clear from the above, the absolute value of the contact resistance before the heat treatment was lower for the conventional electrode. This is Pt
_This is probably because an intermetallic compound layer having a high Ga composition and a high resistance, such as ₂ Ga ₃ , was formed between the substrate and the substrate. In order to reduce the difference between the two resistance values, a thin Ti layer is interposed between the Pt layer as the lowermost layer and Mo as the uppermost layer, thereby forming six layers of Au / Pt / Ti / Mo / Ti / Pt. An electrode having the above structure was formed on the substrate, and the same measurement was performed. At this time, the thickness of the added Ti layer is 5 nm,
The thicknesses of the other metal layers were the same as those of the five-layer structure electrode.

【００１７】得られた結果を図１の特性線１０３に示し
た。特性線１０３から明らかなように、Ａｕ／Ｐｔ／Ｔ
ｉ／Ｍｏ／Ｔｉ／Ｐｔという６層構造の電極とすること
によって、熱処理前におけるコンタクト抵抗の増大は効
果的に防止され、上記従来の電極とほぼ同じ抵抗値であ
った。しかも、熱処理を行なっても、コンタクト抵抗の
増加は僅かで、安定したコンタクト抵抗を示し、例えば
４５０℃の熱処理後のコンタクト抵抗は約６×１０~⁷Ω
ｃｍ²であり、上記５層構造の電極よりも低かった。The obtained result is shown by a characteristic line 103 in FIG. As is clear from the characteristic line 103, Au / Pt / T
By using an electrode having a six-layer structure of i / Mo / Ti / Pt, an increase in contact resistance before heat treatment was effectively prevented, and the resistance was almost the same as that of the conventional electrode. In addition, even if the heat treatment is performed, the contact resistance slightly increases and shows a stable contact resistance. For example, the contact resistance after the heat treatment at 450 ° C. is about 6 × 10 to ⁷ Ω.
cm ² , which was lower than the electrode having the five-layer structure.

【００１８】上記のように、Ａｕ／Ｐｔ／Ｔｉ／Ｍｏ／
Ｐｔという５層構造の電極は、４５０℃の熱処理後のコ
ンタクト抵抗の値が、従来の４層構造の電極の場合と比
較して約１／２０であり、十分に実用に供することがで
きる。この５層構造の電極は、コンタクト抵抗の絶対値
が、従来構造の電極よりやや大きいが、Ａｕ／Ｐｔ／Ｔ
ｉ／Ｍｏ／Ｔｉ／Ｐｔという６層構造の電極は、高温の
熱処理におけるコンタクト抵抗の増加が従来の電極より
はるかに少なく、しかも、コンタクト抵抗の絶対値も上
記５層構造の電極より低く、上記従来構造の電極とほと
んど同じであり、オーミック電極として極めてすぐれて
いた。これは、Ｍｏ層とＰｔ層の間に薄いＴｉ層を介在
させると、基板からのＧａがＰｔ層を通ってＴｉ層へ入
り（ＧａはＡｓより金属膜への拡散速度が大きい）、Ｐ
ｔＧａ、Ｐｔ₃ＧａなどＧａ量が少ない、低抵抗の金属
間化合物層が形成されて抵抗が低下し、さらにコンタク
ト抵抗も低下したためと考えられる。As described above, Au / Pt / Ti / Mo /
The electrode having a five-layer structure of Pt has a contact resistance after heat treatment at 450 ° C. of about 1/20 as compared with the conventional electrode having a four-layer structure, and can be sufficiently put to practical use. The electrode of the five-layer structure has a slightly larger absolute value of the contact resistance than the electrode of the conventional structure, but has an Au / Pt / T
The electrode having a six-layer structure of i / Mo / Ti / Pt has a much smaller increase in contact resistance in a high-temperature heat treatment than the conventional electrode, and has an absolute value of contact resistance lower than that of the five-layer electrode. It is almost the same as the electrode of the conventional structure, and was extremely excellent as an ohmic electrode. This is because if a thin Ti layer is interposed between the Mo layer and the Pt layer, Ga from the substrate enters the Ti layer through the Pt layer (Ga has a higher diffusion rate into the metal film than As), and P
It is considered that a low-resistance intermetallic compound layer having a small amount of Ga, such as tGa and Pt ₃ Ga, was formed to reduce the resistance, and the contact resistance was also reduced.

【００１９】さらに、本発明の上記２種類の電極を、Ｎ
型ＧａＡｓ基板を用いたダイオードのショットキー電極
として用いた場合には、両者とも従来電極の場合と同様
に３００℃〜４００℃の熱処理では、ショットキー障壁
高さφＢｎは０．８２〜０．８６Ｖと高く、ｎ値も１．
０７〜１．１２と安定した良好なショットキー特性を示
した。しかも、４３０℃、３０分間の熱処理を行なった
後においても、ショットキー障壁高さφＢｎは０．８Ｖ
〜０．８４Ｖという高い値を示し、ｎ値も１．１４〜
１．２１と良好なままであった。このことからＡｕ／Ｐ
ｔ／Ｔｉ／Ｍｏ／Ｔｉ／Ｐｔ６層構造電極、およびＡｕ
／Ｐｔ／Ｔｉ／Ｍｏ／Ｐｔ５層構造電極は、良好なショ
ットキー電極としても使用できることが確認された。Further, the two types of electrodes of the present invention are
When a Schottky electrode of a diode using a GaAs substrate is used, both of them have a Schottky barrier height φBn of 0.82 to 0.86 V by heat treatment at 300 ° C. to 400 ° C. as in the case of the conventional electrode. And the n value is also 1.
07 to 1.12 showed stable and good Schottky characteristics. Moreover, even after the heat treatment at 430 ° C. for 30 minutes, the Schottky barrier height φBn is 0.8 V
It shows a high value of ~ 0.84V, and the n value is 1.14 ~
It remained good at 1.21. From this, Au / P
t / Ti / Mo / Ti / Pt 6 layer structure electrode, and Au
It was confirmed that the / Pt / Ti / Mo / Pt five-layer structure electrode can be used also as a good Schottky electrode.

【００２０】[0020]

【実施例】【Example】

〈実施例１〉本発明をＩｎＧａＡｓ／ＩｎＰ・ＨＢＴに
適用した第１の実施例を、図２を用いて説明する。周知
のＭＢＥ法を用いて、半絶縁性ＩｎＰ基板１０上に、Ｓ
ｉをドーパントとして含むキャリア濃度５×１０¹⁹ｃｍ
~³、膜厚６００ｎｍのＮ⁺−ＩｎＧａＡｓ層からなるサ
ブコレクタ層１１、膜厚３００ｎｍのアンドープＩｎＧ
ａＡｓ層からなるコレクタ層１２、Ｂｅをドーパントと
して含むキャリア濃度４×１０¹⁹ｃｍ~³、膜厚５０ｎｍ
のＰ⁺−ＩｎＧａＡｓ層からなるベース層１３、膜厚１
５０ｎｍのアンドープＩｎＧａＡｓ層からなるスペーサ
層１４、Ｓｉをドーパントとして含むキャリア濃度３×
１０¹⁷ｃｍ~³、膜厚１００ｎｍのＮ−ＩｎＧａＡｓ層か
らなるエミッタ層１５、膜厚１００ｎｍのアンドープＩ
ｎＧａＡｓからなるスペーサ層１６およびＳｉをドーパ
ントとして含むキャリア濃度５×１０¹⁹ｃｍ~³、膜厚１
５０ｎｍのＮ⁺−ＩｎＧａＡｓ層からなるコンタクト層
１７を順次成長させ、Ｎ⁺−ＩｎＧａＡｓコンタクト層
１７上の所望の位置にＷＳｉからなるエミッタ電極１８
を形成した。<Embodiment 1> A first embodiment in which the present invention is applied to InGaAs / InP.HBT will be described with reference to FIG. Using a well-known MBE method, S
Carrier concentration containing i as a dopant 5 × 10 ¹⁹ cm
³ , a sub-collector layer 11 made of an N ⁺ -InGaAs layer having a thickness of 600 nm, and undoped InG having a thickness of 300 nm.
Collector layer 12 of aAs layer, carrier concentration of 4 × 10 ¹⁹ cm to ³ containing Be as a dopant, film thickness of 50 nm
Base layer 13 of P ⁺ -InGaAs layer, thickness 1
Spacer layer 14 of 50 nm undoped InGaAs layer, carrier concentration 3 × containing Si as dopant
An emitter layer 15 composed of an N-InGaAs layer having a thickness of 10 ¹⁷ cm ³ and 100 nm, and an undoped I layer having a thickness of 100 nm
nGaAs spacer layer 16 and carrier concentration of 5 × 10 ¹⁹ cm ³ containing Si as a dopant, film thickness 1
A contact layer 17 made of an N ⁺ -InGaAs layer of 50 nm is sequentially grown, and an emitter electrode 18 made of WSi is formed at a desired position on the N ⁺ -InGaAs contact layer 17.
Was formed.

【００２１】次に、上記エミッタ電極１８をマスクにし
て、燐酸、Ｈ₂Ｏ₂およびＨ₂Ｏの混合液をエッチ液とし
て用いたウエットエッチングを行なって、Ｐ⁺−ＩｎＧ
ａＡｓ層からなるベース層１３の表面を露出させた。Next, using the emitter electrode 18 as a mask, wet etching is performed using a mixed solution of phosphoric acid, H ₂ O ₂ and H ₂ O as an etchant to form P ⁺ -InG
The surface of the base layer 13 made of the aAs layer was exposed.

【００２２】周知のプラズマＣＶＤ法を用いて、厚さ２
００ｎｍのＳｉＯ₂膜を全面に形成した後、周知のホト
リソグラフィ技術を用いて、所定の形状を有するレジス
トパターン（図示せず）を形成し、当該レジストパター
ンの開口部を介して、Ｃ₂Ｆ₆とＣＨＦ₃の混合ガスをエ
ッチングガスとして用いたプラズマエッチングを行な
い、ベース電極形成領域に形成されていたＰ⁺−ＩｎＧ
ａＡｓ層からなるベース層１３の表面を露出させた。こ
の際、上記エミッタ電極１８などの側面上に、上記Ｓｉ
Ｏ₂膜からなるサイドウォール１９が形成された。The thickness is 2 using a well-known plasma CVD method.
After forming a 00 nm SiO ₂ film on the entire surface, a resist pattern (not shown) having a predetermined shape is formed by using a well-known photolithography technique, and C ₂ F is formed through an opening of the resist pattern. Plasma etching was performed using a mixed gas of ₆ and CHF ₃ as an etching gas, and the P ⁺ -InG formed in the base electrode formation region was formed.
The surface of the base layer 13 made of the aAs layer was exposed. At this time, on the side surface of the emitter electrode 18 or the like, the Si
The side wall 19 made of the O ₂ film was formed.

【００２３】周知のＥＢ蒸着法を用いて、膜厚５ｎｍの
Ｐｔ膜、膜厚５ｎｍのＴｉ膜、膜厚３０ｎｍのＭｏ膜、
膜厚５０ｎｍのＴｉ膜、膜厚５０ｎｍのＰｔ膜および膜
厚２００ｎｍのＡｕ膜を順次積層して全面に形成した
後、周知のリフトオフ法を用いて不要部分を除去し、Ａ
ｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｔｉ／Ｐｔという６層構造を有
するベース電極２０を形成した。Using a well-known EB evaporation method, a Pt film having a thickness of 5 nm, a Ti film having a thickness of 5 nm, a Mo film having a thickness of 30 nm,
After a 50 nm-thick Ti film, a 50 nm-thick Pt film, and a 200 nm-thick Au film are sequentially laminated and formed on the entire surface, unnecessary portions are removed using a well-known lift-off method.
The base electrode 20 having a six-layer structure of u / Pt / Ti / Mo / Ti / Pt was formed.

【００２４】周知のホトリソグラフィ技術を用いて、所
望の形状を有するホトレジストマスク（図示せず）を形
成し、燐酸とＨ₂Ｏ₂とＨ₂Ｏの混合液を用いたウエット
エッチングを行ない、Ｎ⁺−ＩｎＧａＡｓサブコレクタ
層１１の表面を露出させた。周知のプラズマＣＶＤ法を
用いて、膜厚２００ｎｍのＳｉＯ₂膜を全面に形成した
後、ホトリソグラフイとＣ₂Ｆ₆とＣＨＦ₃の混合ガスに
よるプラズマエッチングによる周知の選択エッチングを
行なって、コレクタ電極形成領域のＮ⁺−ＩｎＧａＡｓ
サブコレクタ層１１の表面を露出させた。Using a known photolithography technique, a photoresist mask (not shown) having a desired shape is formed, and wet etching using a mixed solution of phosphoric acid, H ₂ O ₂ and H ₂ O is performed. The surface of the ⁺ -InGaAs subcollector layer 11 was exposed. After forming a 200-nm-thick SiO ₂ film on the entire surface by using a well-known plasma CVD method, a known selective etching is performed by photolithography and plasma etching using a mixed gas of C ₂ F ₆ and CHF ₃ to form a collector. N ⁺ -InGaAs in electrode formation region
The surface of the subcollector layer 11 was exposed.

【００２５】周知のＥＢ蒸着法を用いて、膜厚６０ｎｍ
のＡｕＧｅ膜、膜厚１０ｎｍのＷ膜、膜厚１０ｎｍのＮ
ｉ膜および膜厚２００ｎｍのＡｕ膜を順次積層して全面
に形成した後、周知のリフトオフ法を用いて不要部分を
除去し、さらにＮ₂雰囲気中で４００℃、５分間の熱処
理を行なってアロイ化させて、Ａｕ／Ｎｉ／Ｗ／ＡｕＧ
ｅなる４層構造を有するコレクタ電極２１を形成し、Ｉ
ｎＧａＡｓ／ＩｎＰＨＢＴが完成した。Using a well-known EB evaporation method, a film thickness of 60 nm
AuGe film, 10 nm thick W film, 10 nm thick N
After an i-film and a 200 nm-thick Au film are sequentially laminated to form an entire surface, unnecessary portions are removed by a known lift-off method, and further heat treatment is performed at 400 ° C. for 5 minutes in an N ₂ atmosphere. Au / Ni / W / AuG
e, a collector electrode 21 having a four-layer structure is formed.
nGaAs / InPHBT was completed.

【００２６】本実施例においては、コレクタ電極２１を
形成する際に、アロイ化のために４００℃、５分間の熱
処理を行なっているが、この熱処理を行なった後のベー
ス電極２０のコンタクト抵抗は、５．４×１０^-7Ωｃｍ
²で非常に良好なオーミック特性を示した。さらにＮ₂雰
囲気中で４３０℃、６０分間の熱処理を加えた場合で
も、ベース電極２０のコンタクト抵抗は６．３×１０^-7
Ωｃｍ²と良好なオーミック特性を示し、ベース・コレ
クタ間の耐圧も−５．２Ｖで熱処理前とほぼ同等の値を
示した。これにより、本実施例において形成されたＡｕ
／Ｐｔ／Ｔｉ／Ｍｏ／Ｔｉ／Ｐｔ電極は、熱処理によっ
て劣化されない、高い耐熱性をもったＰ型オーミック電
極であることが確認された。In this embodiment, when the collector electrode 21 is formed, a heat treatment at 400 ° C. for 5 minutes is performed for alloying, but the contact resistance of the base electrode 20 after this heat treatment is reduced. 5.4 × 10 ^-7 Ωcm
² showed very good ohmic properties. Furthermore, even when a heat treatment is performed at 430 ° C. for 60 minutes in an N ₂ atmosphere, the contact resistance of the base electrode 20 is 6.3 × 10 ^−7.
A good ohmic characteristic of Ωcm ² was exhibited, and the withstand voltage between the base and the collector was -5.2 V, which was almost the same value as before the heat treatment. Thereby, the Au formed in the present embodiment is formed.
It was confirmed that the / Pt / Ti / Mo / Ti / Pt electrode was a P-type ohmic electrode that was not deteriorated by heat treatment and had high heat resistance.

【００２７】本実施例では、ベース電極にＡｕ／Ｐｔ／
Ｔｉ／Ｍｏ／Ｔｉ／Ｐｔなる６層構造の電極を用いた場
合を示したが、Ａｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｐｔなる５層
構造の電極の場合も、従来の電極より優れた耐熱性を有
しており、実用に供することのできることが確認され
た。In the present embodiment, Au / Pt /
Although the case where the electrode having the six-layer structure of Ti / Mo / Ti / Pt is used is shown, the electrode having the five-layer structure of Au / Pt / Ti / Mo / Pt also has better heat resistance than the conventional electrode. It has been confirmed that it can be put to practical use.

【００２８】〈実施例２〉本発明をＧａＡｓ・ＭＥＳＦ
ＥＴに適用した第２の実施例を、図３を用いて説明す
る。まず、図３に示したように、ホトレジスト膜をマス
クとする周知のイオン打込み法を用いて、半絶縁性Ｇａ
Ａｓ基板２２の所定部分にシリコンイオンを浅く注入し
た後、さらに深く注入して、８００℃、２０分程度のア
ニールを行って活性化し、第１能動層２３および第２能
動層２４を形成した。Embodiment 2 The present invention is applied to a GaAs / MESF
A second embodiment applied to ET will be described with reference to FIG. First, as shown in FIG. 3, using a well-known ion implantation method using a photoresist film as a mask, semi-insulating Ga is used.
After a shallow implantation of silicon ions into a predetermined portion of the As substrate 22, the implantation was further deepened and activated by annealing at 800 ° C. for about 20 minutes to form a first active layer 23 and a second active layer 24.

【００２９】周知の常圧ＣＶＤ法を用いて厚さ５０ｎｍ
のＳｉＯ₂膜２５を全面に形成した後、上記基板２２上
の所望の位置にホトレジストからなるソース・ドレイン
電極形成用パターン（図示せず）を形成し、Ｃ₂Ｆ₆とＣ
ＨＦ₃の混合ガスをエッチングガスとして用いるプラズ
マエッチングを行なって上記ＳｉＯ₂膜２５の所定部分
を除去して基板２２の表面を露出させた。Using a well-known atmospheric pressure CVD method, a thickness of 50 nm
After forming an SiO ₂ film 25 on the entire surface, a source / drain electrode forming pattern (not shown) made of photoresist is formed at a desired position on the substrate 22, and C ₂ F ₆ and C ₂
A predetermined portion of the SiO ₂ film 25 was removed by plasma etching using a mixed gas of HF _{3 as} an etching gas to expose the surface of the substrate 22.

【００３０】周知のＥＢ蒸着法を用いて、ＡｕＧｅ膜、
Ｗ膜、Ｎｉ膜およびＡｕ膜を順次全面に積層して形成
し、周知のリフトオフ法によって不要部分を除去し、さ
らにＮ₂雰囲気中で４００℃、５分間の熱処理を行なっ
てアロイ化させて、ＡｕＧｅ／Ｗ／Ｎｉ／Ａｕなる４層
構造のソース・ドレイン電極２６を形成した。Using a well-known EB evaporation method, an AuGe film,
A W film, a Ni film, and an Au film are sequentially laminated on the entire surface, unnecessary portions are removed by a well-known lift-off method, and a heat treatment is further performed at 400 ° C. for 5 minutes in an N ₂ atmosphere to form an alloy. A source / drain electrode 26 having a four-layer structure of AuGe / W / Ni / Au was formed.

【００３１】次に、上記ソース・ドレイン電極２６間の
所望の位置に、所定の形状を有するホトレジスト膜から
なるゲート電極形成用パターン（図示せず）を形成し、
このゲート電極形成用パターンの開口部によって露出さ
れた上記ＳｉＯ₂膜２５を、Ｃ₂Ｆ₆とＣＨＦ₃の混合ガス
を用いてプラズマエッチングして、上記第１能動層２３
の表面を露出させた。Next, a gate electrode forming pattern (not shown) made of a photoresist film having a predetermined shape is formed at a desired position between the source / drain electrodes 26.
The SiO ₂ film 25 exposed through the opening of the gate electrode forming pattern is plasma-etched using a mixed gas of C ₂ F ₆ and CHF ₃ to form the first active layer 23.
Surface was exposed.

【００３２】上記第１能動層２３の露出された表面上
に、Ａｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｐｔ金属積層膜を、周知
のＥＢ蒸着法によって形成した後、周知のリフトオフ法
を用いて、上記ゲート電極形成用パターンおよびその上
に形成されていた上記金属積層膜を除去し、Ａｕ／Ｐｔ
／Ｔｉ／Ｍｏ／Ｐｔなる５層構造のゲート電極２７を形
成して、図３に示す構造を有するＧａＡｓ・ＭＥＳＦＥ
Ｔが完成した。なお、上記ゲート電極２７の最下層のＰ
ｔ膜の膜厚は１０ｎｍとした。After a Au / Pt / Ti / Mo / Pt metal laminated film is formed on the exposed surface of the first active layer 23 by a known EB vapor deposition method, a known lift-off method is used. The gate electrode forming pattern and the metal laminated film formed thereon were removed, and Au / Pt was removed.
A gate electrode 27 having a five-layer structure of / Ti / Mo / Pt is formed to form a GaAs-MESFE having a structure shown in FIG.
T is completed. The lowermost P of the gate electrode 27
The thickness of the t film was 10 nm.

【００３３】本実施例によって形成されたＭＥＳＦＥＴ
のショットキー特性は、ショットキー障壁高さφＢｎは
０．８４Ｖと高く、ｎ値も１．０６と非常に良好な特性
を示した。また、本実施例では、ソース・ドレイン電極
２６を形成した後に、ゲート電極２７を形成した。この
場合、ソース・ドレイン電極２６を形成する際に行なわ
れる４００℃程度の熱処理は、ゲート電極形成後には行
なわれない。しかし、ゲート長が０．５μｍ以下の非常
に短いゲート電極を形成する場合は、ソース・ドレイン
電極が先に形成されていると、ホトレジスト膜からなる
上記ゲート電極形成用パターンを形成する際に、ソース
・ドレイン電極からの乱反射によるハレーション等によ
って、ゲート電極形成用パターンの寸法が変わり、ゲー
ト電極の寸法が変わってしまう欠点があった。MESFET formed by this embodiment
In the Schottky characteristics, the Schottky barrier height φBn was as high as 0.84 V and the n value was 1.06, which was very good. In this embodiment, the gate electrode 27 is formed after the source / drain electrodes 26 are formed. In this case, the heat treatment at about 400 ° C. performed when forming the source / drain electrodes 26 is not performed after the gate electrode is formed. However, when forming a very short gate electrode having a gate length of 0.5 μm or less, if the source / drain electrodes are formed first, when forming the gate electrode forming pattern made of a photoresist film, The size of the gate electrode forming pattern changes due to halation due to irregular reflection from the source / drain electrodes, and the size of the gate electrode changes.

【００３４】このような欠点を除去するには、ゲート電
極をソース・ドレイン電極よりも先に形成することが有
効であるが、従来の電極を用いた場合は、耐熱性が高く
ないため、このように形成の順序を変更することができ
なかった。しかし、本発明では、電極の耐熱性がすぐれ
ているため、上記のように工程の順序を変更しても問題
はなく、ゲート電極の寸法が変わってしまう恐れはな
い。In order to eliminate such defects, it is effective to form the gate electrode before forming the source / drain electrodes. However, when a conventional electrode is used, the heat resistance is not high. The order of formation could not be changed. However, in the present invention, since the electrode has excellent heat resistance, there is no problem even if the order of the steps is changed as described above, and there is no possibility that the dimensions of the gate electrode are changed.

【００３５】本実施例では、ゲート電極として、Ａｕ／
Ｐｔ／Ｔｉ／Ｍｏ／Ｐｔという５層電極を用いたが、Ｍ
ｏ膜と最下層のＰｔ膜の間にさらにＴｉ膜を挿入して、
Ａｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｔｉ／Ｐｔという６層電極を
用いても良いことは言うまでもない。In this embodiment, Au /
Although a five-layer electrode of Pt / Ti / Mo / Pt was used,
An additional Ti film is inserted between the o film and the lowermost Pt film,
It goes without saying that a six-layer electrode of Au / Pt / Ti / Mo / Ti / Pt may be used.

【００３６】＜実施例３＞ 本発明の第３の実施例を、ＧａＡｓ・ＨＩＧＦＥＴの断
面構造を示す図４を用いて説明する。半絶縁性ＧａＡｓ
基板２８上に、周知のＭＢＥ法を用いて、膜厚３００ｎ
ｍのアンドープＧａＡｓ層２９、Ｂｅをドーパントとし
てキャリア濃度が３×１０¹⁶ｃｍ^-3で膜厚３００ｎｍの
Ｐ−ＡｌＧａＡｓ層３０、Ｓｉをドーパントとしてキャ
リア濃度が３×１０¹⁸ｃｍ^-3で膜厚２０ｎｍのＮ−Ｇａ
Ａｓチャネル層３１、膜厚１０ｎｍのアンドープＡｌＧ
ａＡｓ層３２、膜厚１５ｎｍのアンドープＧａＡｓ層３
３を順次成長させた後、プラズマＣＶＤ法により厚さ１
００ｎｍのＳｉＯ₂膜を全面に形成した。Third Embodiment A third embodiment of the present invention will be described with reference to FIG. 4 showing a cross-sectional structure of a GaAs HIGFET. Semi-insulating GaAs
A film thickness of 300 n is formed on the substrate 28 by using a well-known MBE method.
m-undoped GaAs layer 29, P-AlGaAs layer 30 having a carrier concentration of 3 × 10 ¹⁶ cm ⁻³ and a film thickness of 300 nm using Be as a dopant, and a carrier concentration of 3 × 10 ¹⁸ cm ⁻³ and a film thickness of 20 nm using Si as a dopant. N-Ga
As Chi Yaneru layer 31, undoped thickness 10 nm AlGaAs
aAs layer 32, undoped GaAs layer 3 having a thickness of 15 nm
3 are sequentially grown, and then the thickness 1 is formed by a plasma CVD method.
A 00 nm SiO ₂ film was formed on the entire surface.

【００３７】次に、上記アンドープＧａＡｓ層３３上の
所望の位置に、ホトレジスト膜からなるＮ⁺層選択成長
用パターンを形成した。上記Ｎ⁺層選択成長用パターン
の開口部を介して、Ｃ₂Ｆ₆とＣＨＦ₃の混合ガスを用い
たプラズマエッチングを行なって、Ｎ⁺層選択成長領域
のアンドープＧａＡｓ層３３の表面を露出させ、さらに
燐酸、Ｈ₂Ｏ₂およびＨ₂Ｏの混合液を用いてウエットエ
ッチングを行ない、上記Ｎ−ＧａＡｓチャネル層３１の
表面を露出させた。Next, a pattern for selective growth of an N ⁺ layer made of a photoresist film was formed at a desired position on the undoped GaAs layer 33. The surface of the undoped GaAs layer 33 in the N ⁺ layer selective growth region is exposed by performing plasma etching using a mixed gas of C ₂ F ₆ and CHF ₃ through the opening of the N ⁺ layer selective growth pattern. , further phosphoric acid, subjected to wet etching using a mixture of H ₂ O ₂ and H ₂ O, to expose the surface of the N-Ga As Chi Yaneru layer 31.

【００３８】上記Ｎ−ＧａＡｓチャネル層３１の露出さ
れた表面上に、周知のＭＯＣＶＤ法によって、Ｎ⁺−Ｇ
ａＡｓ層３４を選択成長させた。この際、ドーパントと
してはＳｉを用い、キャリア濃度は３×１０¹⁸ｃｍ^-3、
膜厚は４００ｎｍとし、基板温度は５５０℃とした。[0038] on the exposed surface of the N-Ga As Chi Yaneru layer 31, by a known MOCVD method, N ⁺ -G
The aAs layer 34 was selectively grown. At this time, Si was used as a dopant, the carrier concentration was 3 × 10 ¹⁸ cm ⁻³ ,
The film thickness was 400 nm, and the substrate temperature was 550 ° C.

【００３９】次に、周知の常圧ＣＶＤ法によって、厚さ
５０ｎｍのＳｉＯ₂膜３５を全面に形成した後、所定の
開口部を有するホトレジスト膜からなるソース・ドレイ
ン電極形成用パターン（図示せず）を形成した。上記ソ
ース・ドレイン電極形成用パターンの有する上記開口部
を介して、Ｃ₂Ｆ₆とＣＨＦ₃の混合ガスによって上記Ｓ
ｉＯ₂膜３５をプラズマエッチングして上記Ｎ⁺−ＧａＡ
ｓ層３４の表面を露出させた。Next, after a 50 nm thick SiO ₂ film 35 is formed on the entire surface by a well-known normal pressure CVD method, a source / drain electrode forming pattern (not shown) made of a photoresist film having a predetermined opening is formed. ) Formed. Through the opening of the source / drain electrode formation pattern, the S 2 gas was mixed with C ₂ F ₆ and CHF ₃ to form
The iO ₂ film 35 is plasma-etched to perform the N ⁺ -GaAs
The surface of the s layer 34 was exposed.

【００４０】Ａｕ／Ｎｉ／Ｗ／ＡｕＧｅ積層金属膜を基
板全面に形成した後、周知のリフトオフ法を用いて、上
記ソース・ドレイン電極形成用パターンおよびその上に
形成された上記積層金属膜を除去して所定の形状に加工
し、さらにＮ₂雰囲気中で４００℃、５分間のアロイ化
処理を行なって、Ａｕ／Ｎｉ／Ｗ／ＡｕＧｅという４層
構造を有するソース・ドレイン電極３６を形成した。After forming the Au / Ni / W / AuGe laminated metal film on the entire surface of the substrate, the source / drain electrode forming pattern and the laminated metal film formed thereon are removed by a known lift-off method. Then, an alloying process was performed at 400 ° C. for 5 minutes in an N ₂ atmosphere to form a source / drain electrode 36 having a four-layer structure of Au / Ni / W / AuGe.

【００４１】次に、上記ソース・ドレイン電極３６間の
所望の位置に、ホトレジスト膜からなるゲート電極形成
用パターン（図示せず）を形成し、当該ゲート電極形成
用パターンの開口部を介して、Ｃ₂Ｆ₆とＣＨＦ₃の混合
ガスによって上記ＳｉＯ₂膜３５の露出された部分をプ
ラズマエッチングして、上記アンドープＧａＡｓ膜３３
の表面を露出させ、Ａｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｐｔ積層
金属膜を周知のＥＢ蒸着法により形成した。Next, a gate electrode forming pattern (not shown) made of a photoresist film is formed at a desired position between the source / drain electrodes 36, and is formed through an opening of the gate electrode forming pattern. The exposed portion of the SiO ₂ film 35 is plasma-etched with a mixed gas of C ₂ F ₆ and CHF ₃ to form the undoped GaAs film 33.
Was exposed, and an Au / Pt / Ti / Mo / Pt laminated metal film was formed by a well-known EB evaporation method.

【００４２】周知のリフトオフ法を用いて、上記ゲート
電極形成用パターンおよびその上に形成された上記積層
金属膜を除去して、Ａｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｐｔなる
５層構造を有するゲート電極３７を形成し、図４に示し
た断面構造を有するＧａＡｓ・ＨＩＧＦＥＴが完成し
た。なお、最下層Ｐｔ膜の膜厚は５ｎｍとした。The gate electrode forming pattern and the laminated metal film formed thereon are removed by using a well-known lift-off method to form a gate electrode having a five-layer structure of Au / Pt / Ti / Mo / Pt. 37 were formed, and the GaAs HIGFET having the cross-sectional structure shown in FIG. 4 was completed. The lowermost Pt film had a thickness of 5 nm.

【００４３】本実施例では、ソース・ドレイン電極３６
を形成した後にゲート電極３７を形成したが、上記実施
例２と同様に、ゲート電極３７をソース・ドレイン電極
３６より先に形成しても良いことは言うまでもない。ま
た、本実施例では、ゲート電極として、Ａｕ／Ｐｔ／Ｔ
ｉ／Ｍｏ／Ｐｔなる５層の電極を使用したが、ＭＥＳＦ
ＥＴのときと同様に、Ａｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｔｉ／
Ｐｔなる６層構造の電極を用いても良い。In this embodiment, the source / drain electrodes 36
After the formation of the gate electrode 37, the gate electrode 37 may be formed earlier than the source / drain electrode 36 as in the second embodiment. In this embodiment, Au / Pt / T is used as the gate electrode.
Although a five-layer electrode of i / Mo / Pt was used, MESF
As in the case of ET, Au / Pt / Ti / Mo / Ti /
A six-layer electrode of Pt may be used.

【００４４】〈実施例４〉本発明の第４の実施例をＧａ
Ａｓ・ＨＥＭＴの断面構造を示す図５により説明する。
半絶縁性ＧａＡｓ基板３８上に、周知のＭＢＥ法を用い
て、膜厚６００ｎｍのアンドープＧａＡｓ層３９、膜厚
２０ｎｍのアンドープＩｎＧａＡｓチャネル層４０、膜
厚５ｎｍのアンドープＡｌＧａＡｓ層４１、Ｓｉをドー
パントとしてキャリア濃度が３×１０¹⁸ｃｍ~³で膜厚２
０ｎｍのＮ−ＡｌＧａＡｓ電子供給層４２、膜厚１０ｎ
ｍのアンドープＡｌＧａＡｓバリヤ層４３およびＳｉを
ドーパントとしてキャリア濃度が５×１０¹⁸ｃｍ~³で膜
厚１００ｎｍのＮ⁺−ＧａＡｓ層４４を順次積層して成
長させた後、周知のプラズマＣＶＤ法を用いて、厚さ５
００ｎｍのＳｉＯ₂膜４５を全面に形成した。<Embodiment 4> A fourth embodiment of the present invention will be described with reference to Ga.
This will be described with reference to FIG.
On a semi-insulating GaAs substrate 38, using a well-known MBE method, an undoped GaAs layer 39 having a thickness of 600 nm, an undoped InGaAs channel layer 40 having a thickness of 20 nm, an undoped AlGaAs layer 41 having a thickness of 5 nm, and a carrier using Si as a dopant. When the concentration is 3 × 10 ¹⁸ cm- ³ , the film thickness is 2
0 nm N-AlGaAs electron supply layer 42, thickness 10n
An N ⁺ -GaAs layer 44 having a carrier concentration of 5 × 10 ¹⁸ cm to ³ and a thickness of 100 nm is sequentially stacked and grown using the undoped AlGaAs barrier layer 43 of m and Si as a dopant, and then a known plasma CVD method is used. And thickness 5
A 00 nm SiO ₂ film 45 was formed on the entire surface.

【００４５】所定の形状を有するホトレジスト膜からな
るソース・ドレイン電極形成用パターン（図示せず）を
形成した後、当該ソース・ドレイン電極形成用パターン
の有する開口部を介して、Ｃ₂Ｆ₆とＣＨＦ₃の混合ガス
によりプラズマエッチングを行なって上記ＳｉＯ₂膜４
５の露出された部分を除去し、上記Ｎ⁺−ＧａＡｓ層４
４の表面を露出させた。After forming a source / drain electrode forming pattern (not shown) made of a photoresist film having a predetermined shape, C ₂ F ₆ is formed through an opening of the source / drain electrode forming pattern. Plasma etching is performed using a mixed gas of CHF ₃ to form the SiO ₂ film 4.
5 is removed, and the N ⁺ -GaAs layer 4 is removed.
4 was exposed.

【００４６】次に、Ａｕ／Ｎｉ／Ｗ／ＡｕＧｅ積層金属
膜を周知の方法を用いて形成した後、周知のリフトオフ
法を用いて、上記ソース・ドレイン電極形成用パターン
およびその上に形成された上記積層金属膜を除去して所
定の形状に加工し、さらにＮ₂雰囲気中で４００℃、５
分間のアロイ化処理を行なって、Ａｕ／Ｎｉ／Ｗ／Ａｕ
Ｇｅなる４層構造を有するソース・ドレイン電極４６を
形成した。Next, after forming an Au / Ni / W / AuGe laminated metal film by using a well-known method, the above-mentioned pattern for forming source / drain electrodes and a pattern formed thereon were formed by using a well-known lift-off method. and removing the laminated metal film is processed into a predetermined shape, further 400 ° C. in a N ₂ atmosphere, 5
Minute alloying treatment to obtain Au / Ni / W / Au
A source / drain electrode 46 having a four-layer structure of Ge was formed.

【００４７】ゲート電極形成領域に開口部を有するホト
レジスト膜からなるゲート電極形成用パターン（図示せ
ず）を形成した後、上記開口部を介して露出された上記
ＳｉＯ₂膜４５の露出された部分を、Ｃ₂Ｆ₆とＣＨＦ₃の
混合ガスを用いたプラズマエッチングによって除去し
て、上記Ｎ⁺−ＧａＡｓ層４４の表面を露出させ、さら
に周知の反応性イオンエッチングを行なって、上記Ｎ⁺
−ＧａＡｓ層４４の露出された部分を除去し、上記アン
ドープＡｌＧａＡｓバリヤ層４３の表面を露出させた。After forming a gate electrode forming pattern (not shown) made of a photoresist film having an opening in the gate electrode forming region, the exposed portion of the SiO ₂ film 45 exposed through the opening is formed. Is removed by plasma etching using a mixed gas of C ₂ F ₆ and CHF ₃ , exposing the surface of the N ⁺ -GaAs layer 44, and performing the well-known reactive ion etching to obtain the N ⁺
The exposed portion of the GaAs layer 44 was removed, exposing the surface of the undoped AlGaAs barrier layer 43.

【００４８】Ａｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｐｔなる積層金
属膜を周知のＥＢ蒸着法によって全面に形成した後、周
知のリフトオフ法を用いて、上記ゲート電極形成用パタ
ーンおよびその上に形成された上記積層金属膜を除去し
てＡｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｐｔなる５層構造を有する
ゲート電極４７を形成し、図５に示す断面構造を有する
ＧａＡｓ・ＨＥＭＴが完成した。なお、最下層Ｐｔ層の
膜厚は５ｎｍとした。After a laminated metal film of Au / Pt / Ti / Mo / Pt was formed on the entire surface by a well-known EB evaporation method, the above-described gate electrode forming pattern and a pattern formed thereon were formed by a well-known lift-off method. The laminated metal film was removed to form a gate electrode 47 having a five-layer structure of Au / Pt / Ti / Mo / Pt, and a GaAs HEMT having a cross-sectional structure shown in FIG. 5 was completed. The lowermost Pt layer had a thickness of 5 nm.

【００４９】本実施例では、ソース・ドレイン電極４６
を形成した後にゲート電極４７を形成したが、上記実施
例２の場合と同様に、ゲート電極４７をソース・ドレイ
ン電極４６より先に形成しても良い。また本実施例で
は、ゲート電極４７にＡｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｐｔな
る５層電極を用いたが、上記ＭＥＳＦＥＴの場合と同様
に、Ａｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｔｉ／Ｐｔなる６層構造
のゲート電極を用いても良い。In this embodiment, the source / drain electrodes 46
After the formation of the gate electrode 47, the gate electrode 47 may be formed earlier than the source / drain electrodes 46, as in the second embodiment. In this embodiment, a five-layer electrode of Au / Pt / Ti / Mo / Pt is used for the gate electrode 47. However, as in the case of the MESFET, a six-layer electrode of Au / Pt / Ti / Mo / Ti / Pt is used. A gate electrode having a structure may be used.

【００５０】＜実施例５＞ 本発明の第５の実施例を、ＧａＡｓ・ＪＦＥＴの断面図
を示した図６により説明する。半絶縁性ＧａＡｓ基板４
８上に、周知のＭＢＥ法によって膜厚６００ｎｍのアン
ドープＧａＡｓ層４９、膜厚５ｎｍのアンドープＡｌＧ
ａＡｓ層５０、Ｓｉをドーパントとして含みキャリア濃
度が５×１０¹⁷ｃｍ^-3で膜厚５０ｎｍのＮ−ＧａＡｓチ
ャネル層５１、膜厚２０ｎｍのアンドープＡｌＧａＡｓ
層５２およびＢｅをドーパントとして含みキャリア濃度
が４×１０¹⁹ｃｍ^-3で膜厚１００ｎｍのＰ ⁺ −ＧａＡｓ
層５３を順次積層して成長させ、さらに膜厚１００ｎｍ
のＳｉＯ₂膜を、周知のプラズマＣＶＤ法によって全面
に形成した。<Embodiment 5> A fifth embodiment of the present invention will be described with reference to FIG. 6, which is a sectional view of a GaAs JFET. Semi-insulating GaAs substrate 4
8, an undoped GaAs layer 49 having a thickness of 600 nm and an undoped AlG
an aAs layer 50, an N-GaAs channel layer 51 containing Si as a dopant, having a carrier concentration of 5 × 10 ¹⁷ cm ^-3 and a thickness of 50 nm, and undoped AlGaAs having a thickness of 20 nm
P ⁺ -GaAs having a carrier concentration of 4 × 10 ¹⁹ cm ^-3 and a thickness of 100 nm containing the layer 52 and Be as a dopant
The layers 53 are sequentially stacked and grown, and the thickness is further increased to 100 nm.
A SiO ₂ film was formed on the entire surface by a known plasma CVD method.

【００５１】上記Ｐ⁺−ＧａＡｓ層５３上のゲート電極
形成領域を覆うホトレジスト膜からなるメサエッチング
用パターン（図示せず）を形成した後、Ｃ₂Ｆ₆とＣＨＦ
₃の混合ガスを用いたプラズマエッチングによって、上
記ＳｉＯ₂膜の露出された部分を除去し、上記ゲート電
極形成領域以外の領域に形成された上記Ｐ⁺−ＧａＡｓ
層５３を露出させ、上記メサエッチング用パターンを除
去した。After a mesa etching pattern (not shown) made of a photoresist film covering the gate electrode formation region on the P ⁺ -GaAs layer 53 is formed, C ₂ F ₆ and CHF are formed.
By plasma etching using ₃ gas mixture, the SiO ₂ film exposed portions were removed, and the formed in the region other than the gate electrode forming region P ⁺ -GaAs
The layer 53 was exposed, and the mesa etching pattern was removed.

【００５２】上記ＳｉＯ₂膜をマスクとして用い、開口
部内の上記Ｐ⁺−ＧａＡｓ層５３を反応性イオンエッチ
ング法によってメサエッチングして、上記アンドープＡ
ｌＧａＡｓ層５２の表面を露出させた。[0052] Using the above SiO ₂ film as a mask, Mesa etching the P ⁺ -GaAs layer 53 in the openings by reactive ion etching method, the undoped A
The surface of the lGaAs layer 52 was exposed.

【００５３】次に、周知の常圧ＣＶＤ法を用いて膜厚２
０ｎｍのＳｉＯ₂膜を全面に形成した後、ホトレジスト
膜をマスクとしたイオン打込み法によって、シリコンイ
オンを注入し、８００℃、２０分のアニールを行ってシ
リコンイオンを活性化して、Ｎ型オーミックコンタクト
層５４を形成した。Next, a film thickness of 2 is formed using a well-known atmospheric pressure CVD method.
After a 0-nm SiO ₂ film is formed on the entire surface, silicon ions are implanted by ion implantation using a photoresist film as a mask, and annealing is performed at 800 ° C. for 20 minutes to activate the silicon ions to form an N-type ohmic contact. Layer 54 was formed.

【００５４】周知の常圧ＣＶＤ法を用いて、膜厚５００
ｎｍのＳｉＯ₂膜５５を全面に形成した後、ソース・ド
レイン電極形成用のホトレジストパターンを形成した。
当該ホトレジストパターンの開口部を介して、上記Ｓｉ
Ｏ₂膜５５の露出された部分を、Ｃ₂Ｆ₆とＣＨＦ₃の混合
ガスによるプラズマエッチングによって除去して、上記
Ｎ型オーミックコンタクト層５４の表面を露出させた。Using a well-known atmospheric pressure CVD method, a film thickness of 500
After forming a SiO ₂ film 55 nm in thickness over the entire surface, a photoresist pattern for forming source / drain electrodes was formed.
Through the opening of the photoresist pattern, the Si
The exposed portion of the O ₂ film 55 was removed by plasma etching using a mixed gas of C ₂ F ₆ and CHF ₃ to expose the surface of the N-type ohmic contact layer 54.

【００５５】周知の方法を用いてＡｕ／Ｎｉ／Ｗ／Ａｕ
Ｇｅからなる積層金属膜を全面に形成した後、周知のリ
フトオフ法を用いて上記レジストパターンおよびその上
に形成された上記積層金属膜を除去し、さらにＮ₂雰囲
気中で４００℃、５分間のアロイ化処理を行なって、上
記Ｎ型オーミックコンタクト層５４の露出された表面上
に、Ａｕ／Ｎｉ／Ｗ／ＡｕＧｅなる５層構造のソース・
ドレイン電極５６を形成した。Using a known method, Au / Ni / W / Au
After a laminated metal film made of Ge is formed on the entire surface, the resist pattern and the laminated metal film formed thereon are removed by using a well-known lift-off method, and further at 400 ° C. for 5 minutes in an N ₂ atmosphere. An alloying process is performed to form a five-layer Au / Ni / W / AuGe source / source on the exposed surface of the N-type ohmic contact layer 54.
A drain electrode 56 was formed.

【００５６】次に、所定の形状を有するホトレジスト膜
からなるゲート電極形成用パターン（図示せず）をマス
クとして用いた、Ｃ₂Ｆ₆とＣＨＦ₃の混合ガスによりプ
ラズマエッチングを行なって上記ＳｉＯ₂膜５５の露出
された部分を除去し、露出された上記Ｐ⁺−ＧａＡｓ層
５３の上にＡｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｔｉ／Ｐｔなる積
層金属を周知のＥＢ蒸着法によって形成した。上記ゲー
ト電極形成用パターンおよびその上に形成された上記積
層金属膜を、周知のリフトオフ法によって除去して、Ａ
ｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｔｉ／Ｐｔなる６層構造を有す
るゲート電極５７を形成して、図６に示す断面構造を有
するＧａＡｓ・ＪＦＥＴが完成した。なお、最下層のＰ
ｔ膜の膜厚は５ｎｍ、第２層のＴｉ層の膜厚は１０ｎｍ
とした。Next, using a gate electrode forming pattern (not shown) made of a photoresist film having a predetermined shape as a mask, plasma etching is performed with a mixed gas of C ₂ F ₆ and CHF ₃ to form the SiO _2. The exposed portion of the film 55 was removed, and a laminated metal of Au / Pt / Ti / Mo / Ti / Pt was formed on the exposed P ⁺ -GaAs layer 53 by a well-known EB evaporation method. The gate electrode forming pattern and the laminated metal film formed thereon are removed by a well-known lift-off method, and A
A gate electrode 57 having a six-layer structure of u / Pt / Ti / Mo / Ti / Pt was formed to complete a GaAs JFET having a cross-sectional structure shown in FIG. Note that the lowermost layer P
The thickness of the t film is 5 nm, and the thickness of the second Ti layer is 10 nm.
And

【００５７】本実施例では、ソース・ドレイン電極５６
を形成した後にゲート電極５７を形成したが、上記実施
例２と同様に、ゲート電極５７を先に形成しても良い。
また、本実施例では、ゲート電極としてＡｕ／Ｐｔ／Ｔ
ｉ／Ｍｏ／Ｔｉ／Ｐｔなる６層構造電極を用いたが、上
記実施例２と同様にＡｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｐｔなる
５層構造電極を用いても良い。上記各実施例では、高融
点金属としてＭｏを用いた場合を示したが、その他、Ｎ
ｂ、Ｗ、Ｔａ、Ｖ、Ｚｒ若しくはＨｆを用いても、同様
な効果が得られた。In this embodiment, the source / drain electrodes 56
After the formation of the gate electrode 57, the gate electrode 57 may be formed first as in the second embodiment.
In this embodiment, Au / Pt / T is used as the gate electrode.
Although a six-layered electrode of i / Mo / Ti / Pt is used, a five-layered electrode of Au / Pt / Ti / Mo / Pt may be used as in the second embodiment. In each of the above embodiments, the case where Mo was used as the high melting point metal was shown.
Similar effects were obtained by using b, W, Ta, V, Zr or Hf.

【００５８】また、上記各実施例では、基板と接する第
１の高融点金属層としてＰｔ層を用いた場合を示した
が、Ｐｔ層の代わりに化合物半導体基板を構成する元素
とＰｔの金属間化合物層あるいはＰｔとＴｉの合金層を
用いても良く、上記第１の高融点金属層と第２の高融点
金属層の間に介在して設けられる第５の高融点金属層と
しては、Ｔｉ層のみではなく、基板である化合物半導体
を構成する元素の金属間化合物層またはＰｔとＴｉの合
金層を用いてもよい。In each of the above embodiments, the case where the Pt layer is used as the first refractory metal layer in contact with the substrate has been described. However, instead of the Pt layer, the element constituting the compound semiconductor substrate and the Pt metal A compound layer or an alloy layer of Pt and Ti may be used. As the fifth refractory metal layer provided between the first refractory metal layer and the second refractory metal layer, Ti may be used. Not only a layer but also an intermetallic compound layer of an element constituting a compound semiconductor serving as a substrate or an alloy layer of Pt and Ti may be used.

【００５９】[0059]

【発明の効果】本発明によれば、化合物半導体に対して
良好なオーミック特性、およびショットキー特性を有す
る電極を有する化合物半導体装置を、再現性良く得るこ
とができる。According to the present invention, a compound semiconductor device having an electrode having good ohmic characteristics and Schottky characteristics with respect to a compound semiconductor can be obtained with good reproducibility.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明と従来の電極における熱処理温度とコン
タクト抵抗の関係を示す図、FIG. 1 is a diagram showing a relationship between a heat treatment temperature and a contact resistance in an electrode of the present invention and a conventional electrode;

【図２】本発明の実施例１を示す断面図、FIG. 2 is a sectional view showing Embodiment 1 of the present invention;

【図３】本発明の実施例２を示す断面図、FIG. 3 is a sectional view showing a second embodiment of the present invention;

【図４】本発明の実施例３を示す断面図、FIG. 4 is a sectional view showing a third embodiment of the present invention;

【図５】本発明の実施例４を示す断面図、FIG. 5 is a sectional view showing a fourth embodiment of the present invention;

【図６】本発明の実施例５を示す断面図。FIG. 6 is a sectional view showing a fifth embodiment of the present invention.

【符号の説明】[Explanation of symbols]

１０……半絶縁性ＩｎＰ基板、１１……Ｎ ⁺ −ＩｎＧａ
Ａｓサブコレクタ層、１２……アンドープＩｎＧａＡｓ
コレクタ層、１３……Ｐ ⁺ −ＩｎＧａＡｓベース層、１
４……アンドープＩｎＧａＡｓスペーサ層、１５……Ｎ
−ＩｎＧａＡｓエミッタ層、１６……アンドープＩｎＧ
ａＡｓスペーサ層、１７……Ｎ ⁺ −ＩｎＧａＡｓコンタ
クト層、１８……ＷＳｉエミッタ電極、１９……ＳｉＯ
₂サイドウォール、２０……Ａｕ／Ｐｔ／Ｔｉ／Ｍｏ／
Ｔｉ／Ｐｔベース電極、２１……ＡｕＧｅ系コレクタ電
極、２２……半絶縁性ＧａＡｓ基板、２３……第１能動
層、 ２４……第２能動層、２５……ＳｉＯ₂膜、２６
……ＡｕＧｅ系ソース・ドレイン電極、２７……Ａｕ／
Ｐｔ／Ｔｉ／Ｍｏ／Ｔｉ／Ｐｔゲート電極、２８……半
絶縁性ＧａＡｓ基板、２９……アンドープＧａＡｓ層、
３０……Ｐ−ＡｌＧａＡｓ層、３１……Ｎ−ＧａＡｓチ
ャネル層、３２……アンドープＡｌＧａＡｓ層、 ３３
……アンドープＧａＡｓ層、３４……Ｎ ⁺ −ＧａＡｓ
層、３５……ＳｉＯ２膜、３６……ＡｕＧｅ系ソース・
ドレイン電極、３７……Ａｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｐｔ
ゲート電極、３８……半絶縁性ＧａＡｓ基板、３９……
アンドープＧａＡｓ層、４０……アンドープＩｎＧａＡ
ｓチャネル層、４１……アンドープＡｌＧａＡｓ層、４
２……Ｎ−ＡｌＧａＡｓ電子供給層、４３……アンドー
プＡｌＧａＡｓバリヤ層、４４……Ｎ ⁺ −ＧａＡｓ層、
４５……ＳｉＯ２膜、４６……ＡｕＧｅ系ソース・ドレ
イン電極、４７……Ａｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｐｔゲー
ト電極、４８……半絶縁性ＧａＡｓ基板、４９……アン
ドープＧａＡｓ層、５０……アンドープＡｌＧａＡｓ
層、５１……Ｎ−ＧａＡｓチャネル層、５２……アンド
ープＡｌＧａＡｓ層、５３……Ｐ ⁺ −ＧａＡｓ層、５４
……Ｎ型オーミックコンタクト層、５５……ＳｉＯ
₂膜、５６……ＡｕＧｅ系ソース・ドレイン電極、５７
……Ａｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｔｉ／Ｐｔゲート電極。10 ... Semi-insulating InP substrate, 11 ... N ⁺ -InGa
As subcollector layer, 12 undoped InGaAs
Collector layer, 13... P ⁺ -InGaAs base layer, 1
4 ... Undoped InGaAs spacer layer, 15 ... N
-InGaAs emitter layer, 16 ... undoped InG
aAs spacer layer, 17 ... N ⁺ -InGaAs contact layer, 18 ... WSi emitter electrode, 19 ... SiO
₂ side walls, 20 Au / Pt / Ti / Mo /
Ti / Pt base electrode 21 AuGe collector electrode 22 Semi-insulating GaAs substrate 23 First active layer 24 Second active layer 25 SiO ₂ film 26
... AuGe-based source / drain electrodes, 27.
A Pt / Ti / Mo / Ti / Pt gate electrode, 28 a semi-insulating GaAs substrate, 29 an undoped GaAs layer,
30 ... P-AlGaAs layer, 31 ... N-GaAs channel layer, 32 ... undoped AlGaAs layer, 33
... Undoped GaAs layer, 34... N ⁺ -GaAs
Layers, 35: SiO2 film, 36: AuGe-based source
Drain electrode, 37 ... Au / Pt / Ti / Mo / Pt
Gate electrode, 38 ...... semi-insulating GaAs substrate, 39 ......
Undoped GaAs layer, 40 Undoped InGaAs
s channel layer, 41... undoped AlGaAs layer, 4
2 ... N-AlGaAs electron supply layer, 43 ... undoped AlGaAs barrier layer, 44 ... N ⁺ -GaAs layer,
45: SiO2 film, 46: AuGe source / drain electrode, 47: Au / Pt / Ti / Mo / Pt gate electrode , 48: semi-insulating GaAs substrate, 49: undoped GaAs layer, 50 ... Undoped AlGaAs
Layers, 51: N-GaAs channel layer, 52: undoped AlGaAs layer, 53: P ⁺ -GaAs layer, 54
... N-type ohmic contact layer, 55 ... SiO
₂ film, 56... AuGe source / drain electrode, 57
... Au / Pt / Ti / Mo / Ti / Pt gate electrode.

フロントページの続き (56)参考文献 特開 平６−236855（ＪＰ，Ａ) 特開 平２−196467（ＪＰ，Ａ) 特開 平５−67772（ＪＰ，Ａ) 特開 昭63−172463（ＪＰ，Ａ) 特開 昭57−120380（ＪＰ，Ａ) 特開 平５−299376（ＪＰ，Ａ) 特開 平４−212427（ＪＰ，Ａ) 電子情報通信学会技術研究報告，日 本，電子情報通信学会，1993年７月26 日，Ｖｏｌ．93，Ｎｏ．169，ｐ．111− 116 (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/28 301 H01L 21/285 301 H01L 29/872 H01L 21/331 H01L 29/73 Continuation of the front page (56) References JP-A-6-236855 (JP, A) JP-A-2-196467 (JP, A) JP-A-5-67772 (JP, A) JP-A-63-172463 (JP) JP-A-57-120380 (JP, A) JP-A-5-299376 (JP, A) JP-A-4-212427 (JP, A) IEICE Technical Report, Japan, Electronic Information and Communication Academic Society, July 26, 1993, Vol. 93, no. 169, p. 111-116 (58) Fields investigated (Int.Cl. ⁷ , DB name) H01L 21/28 301 H01L 21/285 301 H01L 29/872 H01L 21/331 H01L 29/73

Claims (7)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】化合物半導体基板の第１の領域上に、当該
第１の領域との間にオーミック接続をする第１層目のＰ
ｔ層と、膜厚が１〜３０ｎｍの範囲の第２層目のＴｉ層
と、第３層目の高融点金属層と、第４層目のＴｉ層と、
第５層目のＰｔ層と第６層目のＡｕ層を順次積層して金
属積層膜を形成する工程と、 当該金属積層膜の不要部分を除去して第１の電極を形成
する工程とを含むことを特徴とする化合物半導体装置の
製造方法。1. A first layer P on a first region of a compound semiconductor substrate, which forms an ohmic connection with the first region.
a t-layer, a second Ti layer having a thickness of 1 to 30 nm, a third refractory metal layer , a fourth Ti layer,
Forming a metal stacked film by a fifth layer of Pt layer and the sixth layer of the Au layer are sequentially stacked, and forming a first electrode by removing the unnecessary portions of the metal laminate film A method for manufacturing a compound semiconductor device, comprising: 【請求項２】請求項１に記載の化合物半導体装置の製造
方法において、 前記第３層目の高融点金属層は前記第４層目のＴｉ層を
構成するＴｉが前記化合物半導体基板内への拡散を防止
する機能を有し、前記第２層目のＴｉ層はオーミックコ
ンタクトのコンタクト抵抗を低減する機能を有している
ことを特徴とする化合物半導体装置の製造方法。2. The method of manufacturing a compound semiconductor device according to claim 1, wherein said third refractory metal layer is formed by depositing Ti constituting said fourth Ti layer into said compound semiconductor substrate. A method for manufacturing a compound semiconductor device, having a function of preventing diffusion, and wherein the second Ti layer has a function of reducing the contact resistance of an ohmic contact. 【請求項３】請求項１または請求項２に記載の化合物半
導体装置の製造方法において、 前記第３層目の高融点金属層はＭｏ、Ｎｂ、Ｗ、Ｔａ、
Ｖ、ＺｒおよびＨｆからなる群から選択された材料から
なる膜であることを特徴とする化合物半導体装置の製造
方法。3. The method for manufacturing a compound semiconductor device according to claim 1, wherein said third refractory metal layer is Mo, Nb, W, Ta,
A method for manufacturing a compound semiconductor device, comprising a film made of a material selected from the group consisting of V, Zr, and Hf. 【請求項４】請求項１〜３のいずれかに記載の化合物半
導体装置の製造方法において、 前記第１の領域はＰ型ＩｎＧａＡｓ層からなる領域であ
ることを特徴とする化合物半導体装置の製造方法。4. The method of manufacturing a compound semiconductor device according to claim 1, wherein said first region is a region formed of a P-type InGaAs layer. . 【請求項５】請求項１〜３のいずれかに記載の化合物半
導体装置の製造方法において、 前記第１の領域はＰ^＋−ＧａＡｓ層からなる領域である
ことを特徴とする化合物半導体装置の製造方法。5. The method of manufacturing a compound semiconductor device according to claim 1, wherein said first region is a region comprising a P ⁺ -GaAs layer. Method. 【請求項６】請求項４に記載の化合物半導体装置の製造
方法において、 前記第１の領域の第１電極はベース電極であることを特
徴とする化合物半導体装置の製造方法。6. The method of manufacturing a compound semiconductor device according to claim 4, wherein the first electrode in the first region is a base electrode. 【請求項７】請求項５に記載の化合物半導体装置の製造
方法において、 前記第１の領域の第１電極はゲート電極であることを特
徴とする化合物半導体装置の製造方法。7. The method of manufacturing a compound semiconductor device according to claim 5, wherein the first electrode in the first region is a gate electrode.