JPH10150188A - Manufacture of semiconductor device - Google Patents
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- JPH10150188A JPH10150188A JP30526896A JP30526896A JPH10150188A JP H10150188 A JPH10150188 A JP H10150188A JP 30526896 A JP30526896 A JP 30526896A JP 30526896 A JP30526896 A JP 30526896A JP H10150188 A JPH10150188 A JP H10150188A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特にゲートとソース・ドレイン間でのリーク
防止を図った半導体装置の製造方法に関する。The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a method of manufacturing a semiconductor device in which leakage between a gate and a source / drain is prevented.
【０００２】[0002]
【従来の技術】ＣＭＯＳトランジスタ集積回路は高集積
化が可能なためメモリやマイクロコンピュータなど広く
用いられているが、ＣＭＯＳトランジスタ集積回路の集
積度が向上するに従ってデバイスそのものが微細化され
るため、拡散層抵抗やゲート電極の抵抗成分がデバイス
機能上無視できなくなる。この抵抗を低減するため、拡
散層の金属シリサイド化およびゲート電極のシリサイド
化を用いる技術が提案さている。その一例として特開昭
６０−５２０４４号公報に提案されていたものがある。
この技術を図３を用いて説明する。2. Description of the Related Art CMOS transistor integrated circuits are widely used for memories and microcomputers because they can be highly integrated. However, as the degree of integration of CMOS transistor integrated circuits increases, the devices themselves become finer, so that diffusion becomes difficult. The layer resistance and the resistance component of the gate electrode cannot be ignored in the device function. In order to reduce this resistance, a technique using a metal silicide of a diffusion layer and a silicide of a gate electrode has been proposed. An example is disclosed in Japanese Patent Application Laid-Open No. 60-52044.
This technique will be described with reference to FIG.
【０００３】まず、図３（ａ）に示すように、シリコン
基板１に対して公知の選択酸化法を用いて、５００ｎｍ
程度のフィールド酸化膜２を形成した後に、通常のＭＯ
Ｓトランジスタの形成工程に従ってゲート酸化膜３、ポ
リシリコンゲート電極４、酸化膜からなるサイドウォー
ル側壁５で構成されるゲート構造を形成する。次いでイ
オン注入法を用いて所定の不純物を導入してＭＯＳトラ
ンジスタのソース／ドレイン領域６を形成する。[0003] First, as shown in FIG. 3 (a), a 500 nm
After the formation of the field oxide film 2 of about
A gate structure including a gate oxide film 3, a polysilicon gate electrode 4, and a sidewall 5 made of an oxide film is formed in accordance with the S transistor forming process. Next, source / drain regions 6 of the MOS transistor are formed by introducing predetermined impurities using an ion implantation method.
【０００４】次に、図３（ｂ）に示すように、シリサイ
ド化可能な金属１０（例えばＴｉ）を２００ｎｍ程度成
膜する。さらに、図３（ｃ）に示すように、窒素雰囲気
での７００℃，３０分程度の熱処理により、ゲート電極
４及びソース／ドレイン領域６の表面をシリサイド化反
応させ、金属シリサイド膜７を形成する。この時シリサ
イド化反応しないフィールド酸化膜２等の上部の金属膜
１０は窒化金属（ＴｉＮ）となり、あるいは未反応金属
のまま（Ｔｉ）残る。次に、図３（ｄ）に示すように、
フィールド酸化膜２上部の窒化金属および未反応金属膜
１０をウェットエッチング、例えばＨ2 ＳＯ4 ＋Ｈ2 Ｏ
2 により取り除いた後に、８００℃，１５分程度の窒素
もしくはアルゴンの不活性雰囲気中または真空中での熱
処理により金属シリサイド膜７を低抵抗層として形成す
る。Next, as shown in FIG. 3B, a metal 10 (for example, Ti) which can be silicided is formed to a thickness of about 200 nm. Further, as shown in FIG. 3C, the surfaces of the gate electrode 4 and the source / drain regions 6 are silicided by a heat treatment at 700 ° C. for about 30 minutes in a nitrogen atmosphere to form a metal silicide film 7. . At this time, the upper metal film 10 such as the field oxide film 2 that does not react with silicidation becomes metal nitride (TiN) or remains as unreacted metal (Ti). Next, as shown in FIG.
The metal nitride and the unreacted metal film 10 on the field oxide film 2 are wet-etched, for example, H 2 SO 4 + H 2 O.
After removing the 2, 800 ° C., a metal silicide film 7 is formed as a low-resistance layer by heat treatment at about 15 minutes of nitrogen or in an inert atmosphere of argon or in a vacuum.
【０００５】しかしながら、この技術では、図３（ｃ）
で示したフィールド酸化膜２上部の窒化金属と未反応金
属膜１０を取り除く工程をＨ2 ＳＯ4 ＋Ｈ2 Ｏ2 溶液に
よるエッチングで行っているため、エッチング不足によ
り未反応金属膜１０の除去が充分ではないと、この未反
応金属膜１０を介してソース・ゲート問あるいはドレイ
ン・ゲート間の短絡現象が生じる場合がある。However, in this technique, FIG.
Since the step of removing the metal nitride and the unreacted metal film 10 above the field oxide film 2 is performed by etching using a H 2 SO 4 + H 2 O 2 solution, the unreacted metal film 10 is sufficiently removed due to insufficient etching. Otherwise, a short circuit between the source and the gate or between the drain and the gate may occur through the unreacted metal film 10.
【０００６】このような問題を解決する技術として、特
開平５−４７７８５号公報に提案された技術がある。こ
の技術を図４を用いて説明する。まず、図４（ａ）に示
すようにシリコン基板１に対して公知の選釈酸化法を用
いて、５００ｎｍ程度のフィールド酸化膜２を形成した
後に、通常のＭＯＳトランジスタの形成工程に従ってゲ
ート酸化膜３、ポリシリコンゲート電極４からなるゲー
ト構造を形成する。次いでポリシリコンゲート電極４の
側壁に沿って熱酸化による断面略Ｌ字状の熱酸化膜１１
を形成する。As a technique for solving such a problem, there is a technique proposed in Japanese Patent Application Laid-Open No. Hei 5-47785. This technique will be described with reference to FIG. First, as shown in FIG. 4A, a field oxide film 2 having a thickness of about 500 nm is formed on a silicon substrate 1 using a known selective oxidation method, and then a gate oxide film is formed in accordance with a normal MOS transistor formation process. 3. A gate structure including the polysilicon gate electrode 4 is formed. Then, a thermal oxide film 11 having a substantially L-shaped section is formed along the side wall of the polysilicon gate electrode 4 by thermal oxidation.
To form
【０００７】次に、図４（ｂ）に示すように前記熱酸化
膜１１上にＳｉ3 Ｎ4 膜によるサイドウォール１２を形
成した後、シリサイド化可能な金属１０を全面に形成
し、これをマスクに利用してシリコン基板１に不純物を
注入してソース／ドレイン領域６を形成する。その後、
図４（ｃ）に示すように全面にＳｉ3 Ｎ4 膜１３を形成
し、更に熱処理を行ってゲート電極４及びソース／ドレ
イン領域６上をシリサイド化反応させ、金属シリサイド
膜７を形成する。その後、図４（ｄ）に示すように上層
のＳｉ3 Ｎ4 膜１３、未反応金属膜１０、およびＳｉ3
Ｎ4 膜によるサイドウォール１２をエッチングする。Next, as shown in FIG. 4B, after forming a sidewall 12 of a Si 3 N 4 film on the thermal oxide film 11, a metal 10 which can be silicided is formed on the entire surface. Using the mask as a mask, impurities are implanted into the silicon substrate 1 to form the source / drain regions 6. afterwards,
As shown in FIG. 4C, a Si 3 N 4 film 13 is formed on the entire surface, and a heat treatment is further performed to cause a silicidation reaction on the gate electrode 4 and the source / drain regions 6 to form a metal silicide film 7. Then, Figure 4 the upper layer of the Si 3 N 4 film 13 as shown in (d), the unreacted metal film 10, and Si 3
The sidewall 12 made of the N 4 film is etched.
【０００８】[0008]
【発明が解決しようとする課題】この図４に示した改善
された技術では、サイドウォール１２をエッチングして
いるために、図３の技術で説明した場合のようにサイド
ウォール１２上に未反応金属膜１０が残されていても、
サイドウォール１２と共に除去されるためソース・ゲー
ト問およびドレイン・ゲート問の短絡現象を防止するこ
とは可能である。しかしながら、Ｓｉ3 Ｎ4 膜によるサ
イドウォール１２をエッチングする際に、そのエッチン
グ選択比やその他のエッチング条件管理の誤差等が原因
となって金属シリサイド膜をオーバエッチングすること
があり、このオーバエッチングによって金属シリサイド
膜７の抵抗が増加される。このため、金属シリサイド膜
が本来目的としている低抵抗化の効果が低減され、ある
いは抵抗のバラツキが生じることになり、ＭＯＳトラン
ジスタを用いた集積回路の特性劣化や信頼性の低下が生
じることになる。In the improved technique shown in FIG. 4, since the sidewalls 12 are etched, unreacted portions remain on the sidewalls 12 as described in the technique of FIG. Even if the metal film 10 is left,
Since it is removed together with the side wall 12, it is possible to prevent a short circuit phenomenon between the source / gate and the drain / gate. However, when the sidewall 12 is etched by the Si 3 N 4 film, the metal silicide film may be over-etched due to an error in the etching selectivity and other control of the etching condition, and the like. The resistance of the metal silicide film 7 is increased. For this reason, the effect of lowering the resistance originally intended by the metal silicide film is reduced, or the resistance is varied, thereby deteriorating the characteristics and the reliability of the integrated circuit using the MOS transistor. .
【０００９】本発明の目的は、シリサイド膜のオーバエ
ッチングを防止することで、抵抗の増大やバラツキを防
止してＭＯＳトランジスタを用いた集積回路の特性や信
頼性の向上を可能にした半導体装置の製造方法を提供す
ることにある。SUMMARY OF THE INVENTION It is an object of the present invention to provide a semiconductor device in which the characteristics and reliability of an integrated circuit using MOS transistors can be improved by preventing over-etching of a silicide film, thereby preventing an increase or variation in resistance. It is to provide a manufacturing method.
【００１０】[0010]
【課題を解決するための手段】本発明は、半導体基板上
にゲート電極を形成する工程と、前記半導体基板の表面
にソース・ドレイン領域を形成する工程と、前記ゲート
電極の側面にサイドウォール側壁を形成する工程と、全
面に金属膜を形成し、熱処理して少なくとも前記ソース
・ドレイン領域に金属シリサイド膜を形成する工程と、
未反応の前記金属シリサイド膜を除去する工程と、全面
に前記サイドウォール側壁の表面には成膜し難い条件で
絶縁膜を形成する工程と、前記絶縁膜に対してドライエ
ッチングを行い、前記サイドウォール側壁の表面の一部
がエッチングされるまでこのエッチングを行う工程とを
含むことを特徴とする。ここで、前記絶縁膜は、ＥＣＲ
ＣＶＤ法によるプラズマ酸化膜で形成する。あるいは、
バイアスＥＣＲＣＶＤ法による酸化膜で形成する。ま
た、この場合、酸化膜のドライエッチングが、バイアス
ＥＣＲＣＶＤ装置におけるＡｒスパッタ法で行うことが
好ましい。SUMMARY OF THE INVENTION The present invention comprises a step of forming a gate electrode on a semiconductor substrate, a step of forming a source / drain region on a surface of the semiconductor substrate, and a step of forming a side wall on a side surface of the gate electrode. Forming a metal film on the entire surface, and heat-treating to form a metal silicide film on at least the source / drain regions;
Removing the unreacted metal silicide film, forming an insulating film on the entire surface of the sidewall side wall under conditions that are difficult to form, and performing dry etching on the insulating film, Performing this etching until a part of the surface of the wall side wall is etched. Here, the insulating film is made of ECR.
It is formed of a plasma oxide film by a CVD method. Or,
It is formed of an oxide film by a bias ECRCVD method. In this case, the dry etching of the oxide film is preferably performed by an Ar sputtering method in a bias ECRCVD apparatus.
【００１１】[0011]
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明の第一の実施形態を説
明するための工程順縦断面図である。まず、図１（ａ）
に示すように、シリコン基板１に対して公知の選択酸化
法を用いて、５００ｎｍ程度のフィールド酸化膜２を形
成した後に、通常のＭＯＳトランジスタの形成工程に従
ってゲート酸化膜３、ポリシリコンゲート電極４、サイ
ドウォール側壁５からなるゲート構造を形成する。次い
でイオン注入法を用いて所定の不純物を導入してＭＯＳ
トランジスタのソース／ドレイン領域６を形成する。さ
らに、図には表れないが、シリサイド化可能な金属（例
えばＴｉ）を２００ｎｍ程度成膜し、窒素雰囲気での７
００℃，３０分程度の熱処理により、ゲート電極４及び
ソース／ドレイン領域６の表面をシリサイド化反応さ
せ、金属シリサイド膜７を形成する。その後、フィール
ド酸化膜２及びサイドウォール側壁５上部の窒化物およ
び未反応金属膜をウェットエッチング、例えばＨ2 ＳＯ
4 ＋Ｈ2 Ｏ2 により取り除いた後に、８００℃，１５分
程度の窒素もしくはアルゴンの不活性雰囲気中または真
空中での熱処理により金属シリサイド膜７を低抵抗層と
して形成する。Next, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a longitudinal sectional view in the order of steps for explaining a first embodiment of the present invention. First, FIG.
As shown in FIG. 2, after a field oxide film 2 of about 500 nm is formed on a silicon substrate 1 by using a known selective oxidation method, a gate oxide film 3 and a polysilicon gate electrode 4 are formed in accordance with a normal MOS transistor formation process. Then, a gate structure including the sidewall 5 is formed. Then, a predetermined impurity is introduced by using an ion
The source / drain region 6 of the transistor is formed. Further, although not shown in the figure, a metal (eg, Ti) that can be silicided is formed to a thickness of about 200 nm,
By heat treatment at 00 ° C. for about 30 minutes, the surfaces of the gate electrode 4 and the source / drain regions 6 are silicided to form a metal silicide film 7. Thereafter, the nitride and the unreacted metal film on the field oxide film 2 and the sidewalls 5 are wet-etched, for example, H 2 SO 4.
After removal by 4 + H 2 O 2 , the metal silicide film 7 is formed as a low resistance layer by heat treatment at 800 ° C. for about 15 minutes in an inert atmosphere of nitrogen or argon or in a vacuum.
【００１２】次に、図１（ｂ）に示すようにサイドウォ
ール側壁５の表面上に酸化膜が成長しない条件で、１０
０ｎｍ程度のプラズマ酸化膜８を成長させる。このプラ
ズマ酸化膜の成長法としては、公知の方法であるバイア
スＥＣＲＣＶＤ法（J.Vac.Sci.Technol.,15(3),May/Jun
e 1978 p1105) を採用することができる。しかる上で、
図１（ｃ）のように、等方性ＳｉＯ2 ドライエッチング
法により前記プラズマ酸化膜８を５０ｎｍ程度エッチン
グ除去する。このエッチングでは、前記プラズマ酸化膜
８が前記した条件のＥＣＲＣＶＤ法により形成されてい
るために、サイドウォール側壁５の傾斜の急峻な面、こ
こではサイドウォール側壁５の肩部では膜形成が殆ど行
われることがなく、このサイドウォール側壁５の肩部分
ではプラズマ酸化膜８のエッチングと共にサイドウォー
ル側壁５の表面の一部がエッチングされることになる。Next, as shown in FIG. 1B, under the condition that an oxide film does not grow on the surface of the sidewall 5, 10.
A plasma oxide film 8 of about 0 nm is grown. As a method of growing the plasma oxide film, a known method such as a bias ECRCVD method (J. Vac. Sci. Technol., 15 (3), May / Jun
e 1978 p1105) can be adopted. In doing so,
As shown in FIG. 1C, the plasma oxide film 8 is removed by about 50 nm by isotropic SiO 2 dry etching. In this etching, since the plasma oxide film 8 is formed by the ECRCVD method under the above-described conditions, the film is almost not formed on the steeply inclined surface of the sidewall 5, here, at the shoulder of the sidewall 5. At the shoulder portion of the sidewall 5, a part of the surface of the sidewall 5 is etched together with the etching of the plasma oxide film 8.
【００１３】したがって、サイドウォール側壁５の表面
にソース・ゲート間およびドレイン・ゲート間の短絡
（リーク）原因となるシリサイド工程で生じた金属が残
留されている場合でも、この金属残留物は完全に除去さ
れることになり、それぞれにおける短絡現象は完全に防
止されることになる。また、このエッチングでは金属シ
リサイド膜７の表面にはプラズマ酸化膜８が残存される
状態でエッチングを終了させることが可能とされるた
め、金属シリサイド膜７は前記ドライエッチングに曝さ
れることがなく、電気的に安定な特性が保持される。Therefore, even if the metal generated in the silicide process that causes a short circuit (leak) between the source and the gate and between the drain and the gate remains on the surface of the sidewall 5, the metal residue is completely removed. It will be removed and the short circuit phenomenon in each will be completely prevented. Further, in this etching, since the etching can be completed while the plasma oxide film 8 remains on the surface of the metal silicide film 7, the metal silicide film 7 is not exposed to the dry etching. The electrically stable characteristics are maintained.
【００１４】図２は本発明の第２の実施形態を説明する
ための工程一部を示す縦断面図である。同図において、
第１の実施形態と等価な部分には同一符号を付してあ
る。この実施形態では、図１（ａ），（ｂ）に示したよ
うに、シリコン基板１に対して公知の選択酸化法を用い
て、５００ｎｍ程度のフィールド酸化膜２を形成し、さ
らにゲート酸化膜３、ポリシリコンゲート電極４、サイ
ドウォール側壁５からなるゲート構造を形成し、次いで
イオン注入法を用いて所定の不純物を導入してソース／
ドレイン領域６を形成し、その上でシリサイド化可能な
金属（例えばＴｉ）を形成し、熱処理してゲート電極４
及びソース／ドレイン領域６の表面をシリサイド化反応
させ、金属シリサイド膜７を形成する。その後、フィー
ルド酸化膜２及びサイドウォール側壁５上部の窒化物お
よび未反応金属膜をウェットエッチング、例えばＨ2 Ｓ
Ｏ4 ＋Ｈ2 Ｏ2 により取り除いた後に、８００℃，１５
分程度の窒素もしくはアルゴンの不活性雰囲気中または
真空中での熱処理により金属シリサイド膜７を低抵抗層
として形成する。FIG. 2 is a longitudinal sectional view showing a part of a process for explaining a second embodiment of the present invention. In the figure,
Portions equivalent to those in the first embodiment are denoted by the same reference numerals. In this embodiment, as shown in FIGS. 1A and 1B, a field oxide film 2 of about 500 nm is formed on a silicon substrate 1 by using a known selective oxidation method, and a gate oxide film is further formed. 3, a gate structure including a polysilicon gate electrode 4 and a sidewall 5 is formed, and then a predetermined impurity is introduced by ion implantation to form a source / source electrode.
A drain region 6 is formed, and a metal (for example, Ti) that can be silicided is formed thereon.
Then, the surface of the source / drain region 6 is subjected to a silicidation reaction to form a metal silicide film 7. Thereafter, the nitride and the unreacted metal film on the field oxide film 2 and the sidewall 5 are wet-etched, for example, H 2 S.
After removal by O 4 + H 2 O 2 ,
The metal silicide film 7 is formed as a low-resistance layer by heat treatment in an inert atmosphere of nitrogen or argon for about a minute or in a vacuum.
【００１５】その上で、バイアスＥＣＲＣＶＤ法により
酸化膜８を成長させるが、この際に、成膜中のＡｒガス
の流量、圧力、またＲＦパワーを制御する事によりサイ
ドウォール側壁５をエッチングしながら酸化膜９を成長
させる事が可能となる。この場合でも、サイドウォール
側壁５の肩部分には酸化膜９が殆ど形成されない状態と
なる。したがって、第１の実施形態と同様に金属シリサ
イド膜７に対してエッチングのダメージを与えることな
くサイドウォール側壁５上に存在する未反応金属膜を除
去することができ、ソース・ゲート間およびドレイン・
ゲート間の短絡現象が防止できる。また、第１の実施形
態の製造工程で行っていた等方性ドライエッチング工程
が不要となり、工程数が低減できる。Then, an oxide film 8 is grown by a bias ECRCVD method. At this time, the side wall 5 is etched while controlling the flow rate, pressure, and RF power of Ar gas during the film formation. The oxide film 9 can be grown. Even in this case, the oxide film 9 is hardly formed on the shoulder portion of the sidewall 5. Therefore, similarly to the first embodiment, the unreacted metal film existing on the sidewall 5 can be removed without damaging the metal silicide film 7 by etching, and the source-gate and drain-metal regions can be removed.
The short circuit between the gates can be prevented. Further, the isotropic dry etching step performed in the manufacturing process of the first embodiment becomes unnecessary, and the number of steps can be reduced.
【００１６】なお、本発明の製造方法は、ＬＤＤ構造の
ソース・ドレインを有するＭＯＳ半導体装置においても
同様に適用することが可能である。また、金属シリサイ
ド膜を形成するための金属は、前記したＴｉに限定され
るものでないことは言うまでもない。The manufacturing method of the present invention can be similarly applied to a MOS semiconductor device having a source / drain having an LDD structure. Needless to say, the metal for forming the metal silicide film is not limited to Ti described above.
【００１７】[0017]
【発明の効果】以上説明したように本発明の半導体装置
の製造方法は、ゲート電極の側面に形成したサイドウォ
ール側壁の表面に成膜されない条件で絶縁膜を形成し、
その上でこの絶縁膜をドライエッチングしているので、
金属シリサイド膜をエッチングすることなくサイドウォ
ール側壁の一部をエッチングすることができる。これに
より、サイドウォール側壁の表面に金属が残存されてい
る場合でも、この金属膜を除去することが可能となり、
ソース・ゲート間およびドレイン・ゲート間での短絡現
象を効果的に改善する一方で、金属シリサイド膜に対す
るダメージを防止し、特性の改善と信頼性の向上が可能
となり、従来の製造方法よりも高歩留まりな半導体装置
の製造が実現できる。また、バイアスＥＣＲＣＶＤ法に
より酸化膜を形成することで、独立したエッチング工程
が不要であり、工程数を削減することも可能となる。As described above, according to the method of manufacturing a semiconductor device of the present invention, an insulating film is formed under the condition that a film is not formed on the surface of a sidewall formed on the side surface of a gate electrode.
Then dry etching this insulating film,
Part of the sidewalls can be etched without etching the metal silicide film. This makes it possible to remove the metal film even when the metal remains on the surface of the side wall of the sidewall,
While effectively improving the short-circuit phenomenon between the source and the gate and between the drain and the gate, it also prevents damage to the metal silicide film and improves characteristics and reliability. Production of semiconductor devices with high yield can be realized. Further, by forming an oxide film by a bias ECRCVD method, an independent etching step is not required, and the number of steps can be reduced.
【図１】本発明の第１の実施形態を製造工程順に示す断
面図である。FIG. 1 is a cross-sectional view showing a first embodiment of the present invention in the order of manufacturing steps.
【図２】本発明の第２の実施形態の製造工程の一部を示
す断面図である。FIG. 2 is a cross-sectional view showing a part of a manufacturing process according to a second embodiment of the present invention.
【図３】従来の製造方法の一例を工程順に示す断面図で
ある。FIG. 3 is a cross-sectional view showing an example of a conventional manufacturing method in the order of steps.
【図４】従来の製造方法の他の例を工程順に示す断面図
である。FIG. 4 is a cross-sectional view showing another example of the conventional manufacturing method in the order of steps.
１ シリコン基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ポリシリコンゲート電極 ５ サイドウォール側壁 ６ ソース／ドレイン領域 ７ 金属シリサイド膜 ８ ＥＣＲＣＶＤプラズマ酸化膜 ９ バイアスＥＣＲＣＶＤ酸化膜 Reference Signs List 1 silicon substrate 2 field oxide film 3 gate oxide film 4 polysilicon gate electrode 5 side wall 6 source / drain region 7 metal silicide film 8 ECRCVD plasma oxide film 9 bias ECRCVD oxide film
Claims (4)
程と、前記半導体基板の表面にソース・ドレイン領域を
形成する工程と、前記ゲート電極の側面にサイドウォー
ル側壁を形成する工程と、全面に金属膜を形成し、熱処
理して少なくとも前記ソース・ドレイン領域に金属シリ
サイド膜を形成する工程と、未反応の前記金属シリサイ
ド膜を除去する工程と、全面に前記サイドウォール側壁
の表面には成膜し難い条件で絶縁膜を形成する工程と、
前記絶縁膜に対してドライエッチングを行い、前記サイ
ドウォール側壁の表面の一部がエッチングされるまでこ
のエッチングを行う工程とを含むことを特徴とする半導
体装置の製造方法。A step of forming a gate electrode on a semiconductor substrate; a step of forming source / drain regions on a surface of the semiconductor substrate; a step of forming sidewalls on side surfaces of the gate electrode; Forming a metal film and heat-treating to form a metal silicide film in at least the source / drain regions; removing the unreacted metal silicide film; and forming a film on the entire surface of the side wall of the sidewall. Forming an insulating film under difficult conditions;
Performing a dry etching on the insulating film and performing the etching until a part of the surface of the sidewall is etched.
マ酸化膜である請求項１の半導体装置の製造方法。2. The method according to claim 1, wherein the insulating film is a plasma oxide film formed by an ECRCVD method.
る酸化膜である請求項１の半導体装置の製造方法。3. The method according to claim 1, wherein the insulating film is an oxide film formed by a bias ECRCVD method.
ＥＣＲＣＶＤ装置におけるＡｒスパッタ法である請求項
３の半導体装置の製造方法。4. The method for manufacturing a semiconductor device according to claim 3, wherein the dry etching of the oxide film is an Ar sputtering method in a bias ECRCVD apparatus.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30526896A JP3163996B2 (en) | 1996-11-15 | 1996-11-15 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30526896A JP3163996B2 (en) | 1996-11-15 | 1996-11-15 | Method for manufacturing semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10150188A true JPH10150188A (en) | 1998-06-02 |
| JP3163996B2 JP3163996B2 (en) | 2001-05-08 |
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ID=17943065
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|---|---|---|---|
| JP30526896A Expired - Fee Related JP3163996B2 (en) | 1996-11-15 | 1996-11-15 | Method for manufacturing semiconductor device |
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| Country | Link |
|---|---|
| JP (1) | JP3163996B2 (en) |
Cited By (7)
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