JP3033518B2 - Method for manufacturing semiconductor device - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に絶縁ゲート型電界効果トランジスタの
製造方法に関する。The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a method of manufacturing an insulated gate field effect transistor.

【０００２】[0002]

【従来の技術】半導体装置の高集積化に伴ない、素子寸
法の微細化が進んでいる。絶縁ゲート型電界効果トラン
ジスタ（以下ＭＯＳ Ｔｒ．とも記す）の微細化におい
ては、単チャネル効果が問題となることが知られてお
り、この単チャネル効果を抑制する方法の一つとして、
トランジスタのソース・ドレインの拡散層深さを浅くす
ることが考えられている。しかし、単に拡散層を浅くす
る方法では、シート抵抗の増大や配線材料とのコンタク
ト抵抗の増大などの問題を生ずる。この為、ソース・ド
レイン領域上とゲート電極上をせり上げる方法が、例え
ば特開平２−８４７４０号公報に提案されている。以下
この方法について図４を用いて説明する。2. Description of the Related Art With the increase in the degree of integration of semiconductor devices, miniaturization of element dimensions is progressing. It is known that a single channel effect is a problem in miniaturization of an insulated gate field effect transistor (hereinafter, also referred to as a MOS Tr.). One of the methods for suppressing the single channel effect is as follows.
It has been considered to reduce the depth of the source / drain diffusion layer of the transistor. However, the method of simply making the diffusion layer shallow causes problems such as an increase in sheet resistance and an increase in contact resistance with a wiring material. For this reason, a method of raising the source and drain regions and the gate electrode has been proposed, for example, in Japanese Patent Application Laid-Open No. 2-84740. Hereinafter, this method will be described with reference to FIG.

【０００３】まず図４（ａ）に示すように、Ｓｉ基板１
上に素子分離酸化膜２とゲート酸化膜３、及びゲート電
極４Ａを形成した後、酸化膜からなるサイドウォール５
を形成する。次で不純物のイオン注入によりソース領域
６及びドレイン領域７を形成する。次に図４（ｂ）に示
すようにソース、ドレイン領域６，７上とゲート電極４
Ａ上に選択的にＳｉ膜８（８Ａ〜８Ｃ）を形成しせり上
げる構造や、せり上げた後、図４（ｃ）に示すように、
成長領域をシリサイド化してＴｉシリサイド膜９（９Ａ
〜９Ｃ）を形成するものである。この方法によれば、浅
い拡散層の形成と低抵抗化を同時に達成することができ
る。[0003] First, as shown in FIG.
After an element isolation oxide film 2, a gate oxide film 3, and a gate electrode 4A are formed thereon, a sidewall 5 made of an oxide film is formed.
To form Next, the source region 6 and the drain region 7 are formed by ion implantation of impurities. Next, as shown in FIG. 4B, on the source and drain regions 6 and 7 and the gate electrode 4
A structure in which a Si film 8 (8A to 8C) is selectively formed on A, or after the formation, as shown in FIG.
The growth region is silicided to form a Ti silicide film 9 (9A
To 9C). According to this method, formation of a shallow diffusion layer and reduction in resistance can be achieved at the same time.

【０００４】又ソース・ドレイン形成用のイオン注入を
Ｓｉ膜を形成した後に行う方法もある。以下図４を参照
して説明する。まずＳｉ基板１上に素子分離酸化膜２と
ゲート酸化膜３、及びゲート電極４Ａを形成した後、酸
化膜からなるサイドウォール５を形成する。次に図４
（ｂ）に示したように、Ｓｉ基板１とゲート電極４Ａ上
に選択的にＳｉ膜８（８Ａ〜８Ｃ）を形成してせり上げ
た後、ソース、ドレイン領域６，７形成のためのイオン
注入を行なう。その後、図４（ｃ）に示したように、成
長領域をシリサイド化してＴｉシリサイド膜９（９Ａ〜
９Ｃ）を形成するものである。この方法によっても、浅
い拡散層の形成と低抵抗化を同時に達成することができ
る。There is also a method of performing ion implantation for forming a source / drain after forming a Si film. This will be described below with reference to FIG. First, after an element isolation oxide film 2, a gate oxide film 3, and a gate electrode 4A are formed on a Si substrate 1, a sidewall 5 made of an oxide film is formed. Next, FIG.
As shown in (b), after selectively forming and raising a Si film 8 (8A to 8C) on the Si substrate 1 and the gate electrode 4A, ions for forming source and drain regions 6 and 7 are formed. Perform injection. Thereafter, as shown in FIG. 4C, the growth region is silicided to form a Ti silicide film 9 (9A to 9A).
9C). According to this method as well, formation of a shallow diffusion layer and reduction of resistance can be achieved at the same time.

【０００５】[0005]

【発明が解決しようとする課題】上述した従来の方法
は、選択Ｓｉ成長法を用い、ソース、ドレイン領域とゲ
ート電極上とを同時にせり上げている。In the conventional method described above, the source and drain regions and the gate electrode are simultaneously raised by using the selective Si growth method.

【０００６】一般に、選択Ｓｉ成長法を用いるプロセス
では、選択性の崩れなどにより絶縁膜上へのＳｉ堆積の
可能性がある。例えば、ソース、ドレイン領域およびゲ
ート電極上への選択Ｓｉ成長プロセスにおいては、サイ
ドウォール上にシリコンの結晶粒が成長することによ
り、ゲート電極とソース領域間もしくはゲート電極とド
レイン領域間がシリコン粒で接続され、電気的にショー
トする可能性がある。Generally, in a process using the selective Si growth method, there is a possibility that Si is deposited on an insulating film due to a loss of selectivity. For example, in the selective Si growth process on the source, drain and gate electrodes, silicon grains grow on the sidewalls, so that silicon grains are formed between the gate electrode and the source region or between the gate electrode and the drain region. Connected and may short circuit electrically.

【０００７】せり上げプロセスでは、ソース、ドレイン
領域とゲート電極上に同時にＳｉ膜を形成するが、ゲー
ト電極上へのＳｉ成長は図４（ｂ）に示したように、ゲ
ート電極４Ａの上面から上方向に向かってＳｉ膜８Ａが
成長すると同時に、ゲート電極４Ａの側壁から横方向に
もＳｉ膜８Ａが成長する。さらに成長を続けると、横方
向の成長進行に伴い形成されたＳｉ膜８Ａ下面より、更
に下方向にＳｉ膜が成長する。一方、ソース及びドレイ
ン領域６，７上では上方向にＳｉ膜８Ｂ，８Ｃが成長す
る。このため、せり上げプロセスでは、ゲート電極４Ａ
とソースもしくはドレイン領域間距離がＳｉ膜の成長に
より実質的に短くなる。In the raising process, a Si film is simultaneously formed on the source / drain regions and the gate electrode, but the Si is grown on the gate electrode from the upper surface of the gate electrode 4A as shown in FIG. At the same time as the Si film 8A grows upward, the Si film 8A also grows laterally from the side wall of the gate electrode 4A. When the growth is further continued, the Si film grows further below the lower surface of the Si film 8A formed as the growth progresses in the lateral direction. On the other hand, Si films 8B and 8C grow upward on source and drain regions 6 and 7. Therefore, in the lifting process, the gate electrode 4A
And the distance between the source and drain regions is substantially reduced by the growth of the Si film.

【０００８】この時、図４（ａ）に示したように、ゲー
ト電極側壁上部のサイドウォール５で被覆されていない
領域Ｌが広い場合、ゲート電極４Ａとソースもしくはド
レイン領域間距離がより短くなる。特に、サイドウォー
ル５が酸化膜である場合は、選択Ｓｉ成長前に行うＨＦ
系溶液による前処理工程でサイドウォールがエッチング
され領域Ｌが広くなる。At this time, as shown in FIG. 4A, when the region L not covered with the sidewall 5 above the side wall of the gate electrode is wide, the distance between the gate electrode 4A and the source or drain region becomes shorter. . In particular, when the sidewall 5 is an oxide film, HF performed before selective Si growth is performed.
The side wall is etched in the pretreatment step using the system solution, and the region L is widened.

【０００９】上述したように、ゲート電極とソースもし
くはドレイン領域間のショートは、選択性の崩れなどに
よりサイドウォール上に形成されるＳｉ結晶粒によって
発生するが、せり上げプロセスによってゲート電極とソ
ースもしくはドレイン領域との距離が短くなると、より
小さいサイズの結晶粒でショートが発生することにな
る。すなわち、ソース、ドレイン領域とゲート電極を同
時にせり上げるプロセスでは、ゲート電極とソースもし
くはドレイン領域間ショートに伴うリーク電流の増大が
問題となる。また、ゲート電極上に成長するＳｉ膜が異
常成長して、ソース、ドレイン領域と接合する場合もあ
るが、この場合も、ゲート電極とソースもしくはドレイ
ン領域間距離が短くなるとショートの可能性が高くな
る。As described above, a short circuit between the gate electrode and the source or drain region is caused by Si crystal grains formed on the sidewall due to a loss of selectivity or the like. As the distance from the drain region becomes shorter, a short circuit occurs in crystal grains of a smaller size. That is, in the process of simultaneously raising the source and drain regions and the gate electrode, there is a problem of an increase in leakage current due to a short circuit between the gate electrode and the source or drain region. In some cases, the Si film that grows on the gate electrode grows abnormally and joins the source and drain regions. In this case, too, the possibility of a short circuit increases when the distance between the gate electrode and the source or drain region decreases. Become.

【００１０】また、ソース・ドレイン領域形成のイオン
注入及び活性化アニール処理工程を、Ｓｉ膜８Ｂ，８Ｃ
を成長してから行なう方法では、イオン注入によって非
晶質化したＳｉ膜が、アニール処理によって正常に結晶
回復できない場合がある。これは、選択Ｓｉ膜でせり上
げた、ソース・ドレイン部が、エッチングダメージや汚
染物の多いサイドウォール５もしくは、素子分離酸化膜
２表面と接しているために、この領域での結晶回復に、
異常が生じることによるものであり、この結晶欠陥が接
合部にまで伸びて、接合リーク電流の増大を引き起こ
す。The ion implantation for forming the source / drain regions and the activation annealing process are performed by the Si films 8B and 8C.
In the method performed after the growth of Si, the Si film that has been made amorphous by ion implantation may not be able to recover the crystal normally by annealing. This is because the source / drain portions raised by the selective Si film are in contact with the sidewall 5 or the surface of the element isolation oxide film 2 where etching damage and contaminants are often present.
This is due to the occurrence of an abnormality, and this crystal defect extends to the junction, causing an increase in junction leakage current.

【００１１】特に、厚いせり上げ膜を必要とする場合
は、サイドウォールと素子分離酸化膜の表面と、選択Ｓ
ｉ膜との接触面積が増大するため、接合リーク電流増大
の可能性がいっそう大きくなる。例えば、６０ｎｍの選
択Ｓｉ膜を成長したときの、接合リーク電流はソース・
ドレイン部を選択成長でせり上げない場合に比べ、３〜
４桁増大する。すなわち、サイドウォール、素子分離酸
化膜の表面と、選択Ｓｉ膜界面起因の結晶欠陥発生に伴
う、接合リーク電流の増大が課題となる。In particular, when a thick raised film is required, the side wall and the surface of the element isolation oxide film are selectively
Since the contact area with the i-film increases, the possibility of an increase in junction leakage current further increases. For example, when a 60-nm selective Si film is grown, the junction leakage current is
Compared to the case where the drain portion is not raised by selective growth,
Increase by four orders of magnitude. That is, an increase in junction leakage current due to the generation of crystal defects caused by the interface between the sidewall and the surface of the element isolation oxide film and the selective Si film becomes a problem.

【００１２】本発明の目的は以上の従来技術の課題を解
決するためになされたものであって、ソース・ドレイン
形成のためのイオン注入及びアニール処理前に、ソース
・ドレインせり上げ選択Ｓｉ膜成長工程を有する場合に
おいても、接合リーク電流の増加が少なく、特性・性能
及び信頼性の向上した半導体装置の製造方法を提供する
ことにある。SUMMARY OF THE INVENTION An object of the present invention is to solve the above-mentioned problems of the prior art, and it is intended to elevate a source / drain selective Si film before performing ion implantation and annealing for forming a source / drain. It is an object of the present invention to provide a method for manufacturing a semiconductor device having a small increase in junction leakage current and improved characteristics, performance, and reliability even in the case of having a process.

【００１３】[0013]

【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置の製造方法は、シリコン基
板上にゲート絶縁膜を介してポリシリコンからなるゲー
ト電極を形成する工程と、このゲート電極表面を含む全
面にＣＶＤ法による酸化膜を形成したのち異方性エッチ
ングし、前記ゲート電極の側壁に酸化膜よりなるサイド
ウォールを形成する工程と、このサイドウォールに対す
るエッチング速度が１〜１０ｎｍ／ｍｉｎであるエッチ
ング液を用い前記シリコン基板表面の自然酸化膜を除去
すると共に、サイドウォールを残す工程と、自然酸化膜
が除去された前記シリコン基板表面上の成長速度が前記
ゲート電極表面上の成長速度より速くなる条件で基板と
前記ゲート電極表面上のみに選択的にシリコン膜を形成
する工程と、基板上の前記シリコン膜にソース・ドレイ
ン形成用の不純物をイオン注入する工程とを含むことを
特徴とするものである。In order to achieve the above object, a method of manufacturing a semiconductor device according to the present invention comprises the steps of forming a gate electrode made of polysilicon on a silicon substrate via a gate insulating film; A step of forming an oxide film by CVD on the entire surface including the surface of the gate electrode, and then performing anisotropic etching to form a sidewall made of an oxide film on the side wall of the gate electrode; / Min removal of the natural oxide film on the surface of the silicon substrate using an etching solution
And leaving the sidewalls selectively on only the substrate and the gate electrode surface under conditions that the growth rate on the silicon substrate surface from which the native oxide film has been removed is higher than the growth rate on the gate electrode surface. Forming a silicon film on the substrate, and ion-implanting impurities for forming a source / drain into the silicon film on the substrate.

【００１４】また、上記基板表面の自然酸化膜のエッチ
ング液として、ＨＦ系溶液を用いることを特徴としてい
る。更に上記の不純物をイオン注入する工程の後に、金
属膜を堆積する工程と、アニールによってこの金属膜を
シリサイド化する工程とを含むことを特徴としている。Further, the present invention is characterized in that an HF-based solution is used as an etching solution for the natural oxide film on the substrate surface. Further, after the step of ion-implanting the impurity, a step of depositing a metal film and a step of silicidizing the metal film by annealing are included.

【００１５】一般にポリシリコン膜は種々の方位に成長
する為、Ｓｉ膜より成長速度は遅い。例えば、図２に示
すＳｉ膜の成長条件領域、すなわち点ＡＢＣで囲まれた
領域では、Ｓｉエピタキシャル膜の成長速度（実線）が
ポリシリコン膜の成長速度（破線）より速いため、ソー
ス、ドレイン領域において所望の膜厚のエピタキシャル
膜を得るまでに形成されるゲート電極上へのポリシリコ
ン膜の膜厚が薄くなる。従って、図２の上記成長条件領
域以外の条件で形成した場合と比較して、ゲート電極と
ソースもしくはドレイン領域上のＳｉ膜との距離を長く
保つことができる。また、シリコン膜の成長前処理とし
て、上記のエッチング液を使用することにより、サイド
ウォールの上部のエッチングによる後退量を抑制するこ
とができ、ゲート電極とソースもしくはドレイン領域上
のＳｉ膜との距離を長く保つことができる。このため、
ゲート電極とソースもしくはドレイン間のリーク電流を
低減させることができる。In general, a polysilicon film grows in various directions, and therefore has a lower growth rate than a Si film. For example, in the growth condition region of the Si film shown in FIG. 2, that is, in the region surrounded by the point ABC, the growth speed (solid line) of the Si epitaxial film is faster than the growth speed (dashed line) of the polysilicon film, so that the source and drain regions are formed. In this case, the thickness of the polysilicon film on the gate electrode formed until an epitaxial film having a desired thickness is obtained is reduced. Therefore, the distance between the gate electrode and the Si film on the source or drain region can be kept longer as compared with the case where the film is formed under conditions other than the above-mentioned growth condition region in FIG. Further, by using the above-mentioned etching solution as a pretreatment for growing the silicon film, the amount of recession due to etching of the upper portion of the sidewall can be suppressed, and the distance between the gate electrode and the Si film on the source or drain region can be reduced. Can be kept long. For this reason,
Leakage current between the gate electrode and the source or drain can be reduced.

【００１６】図３は排気速度５００ｌ／ｓｅｃ（窒素換
算）の能力を有するＵＨＶ−ＣＶＤ（高真空ＣＶＤ）装
置を用いた場合について、図２のＢ点及びＣ点の基板温
度依存性を調べたものである。いずれの点も基板温度が
高くなるに伴い高Ｓｉ₂ Ｈ₆流量側に移動することがわ
かる。各々の基板温度について、Ｂ点及びＣ点を用いて
図２の成長領域が得られ、点ＡＢＣ領域、望ましくは点
ＡＢＤ領域で成長することによりゲート電極とソースも
しくはドレイン間のリーク電流を低減することができ
る。FIG. 3 shows the substrate temperature dependence of points B and C in FIG. 2 when a UHV-CVD (high vacuum CVD) apparatus having a pumping speed of 500 l / sec (converted to nitrogen) is used. Things. It can be seen that any point moves to the higher Si ₂ H ₆ flow rate side as the substrate temperature increases. For each substrate temperature, the growth regions of FIG. 2 are obtained using points B and C, and the leakage current between the gate electrode and the source or drain is reduced by growing at the point ABC region, preferably at the point ABD region. be able to.

【００１７】図２に示したＳｉ膜の成長条件領域につい
ては、Ｓｉエピタキシャル膜よりポリシリコン膜の成長
レートが遅くなる条件について述べてあるが、この条件
では、結晶方位の（３１１）、（１１１）面の成長レー
トが遅くなるために、そのような効果が見られる。つま
り、この条件で成長した場合、Ｓｉ膜においても（３１
１）（１１１）の成長が抑制されるので、この条件は、
ポリシリコン膜の成長レートが遅くなる条件であると同
時に、Ｓｉ膜にファセットが形成される成長条件でもあ
る。ファセットが形成されることにより、サイドウォー
ル及び、素子分離酸化膜と、選択Ｓｉ膜との間に空間が
生じるようになる。従って、ソース・ドレイン領域形成
のイオン注入及び活性化アニール処理工程で、非晶質化
したＳｉ膜が結晶回復する際、選択Ｓｉ膜でせり上げた
ソース・ドレイン部が、エッチングダメージや汚染の多
いサイドウォール及び素子分離酸化膜表面と接しなくな
るため、この領域での結晶回復に異常が生じ難くなり、
接合リーク電流の増大を抑制する効果が得られる。In the growth condition region of the Si film shown in FIG. 2, conditions are described in which the growth rate of the polysilicon film is slower than that of the Si epitaxial film. This effect is seen because the growth rate of the surface is slow. That is, when grown under these conditions, the Si film also has (31)
1) Since the growth of (111) is suppressed, this condition
This is not only a condition for decreasing the growth rate of the polysilicon film, but also a growth condition for forming facets in the Si film. By forming the facet, a space is generated between the sidewall and the element isolation oxide film and the selective Si film. Therefore, in the step of ion implantation and activation annealing for forming the source / drain regions, when the amorphous Si film is crystal-recovered, the source / drain portions raised by the selective Si film have much etching damage and contamination. Since it is no longer in contact with the sidewalls and the surface of the element isolation oxide film, abnormalities hardly occur in the crystal recovery in this region,
The effect of suppressing an increase in junction leak current can be obtained.

【００１８】[0018]

【００１９】[0019]

【発明の実施の形態】次に本発明について、図面を参照
して説明する。図１（ａ）〜（ｃ）は本発明の実施の形
態を説明する為の半導体チップの断面図である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be described with reference to the drawings. FIGS. 1A to 1C are cross-sectional views of a semiconductor chip for describing an embodiment of the present invention.

【００２０】まず図１（ａ）に示すように、Ｓｉ基板１
上にＬＯＣＯＳ法により素子分離酸化膜２を形成した
後、熱酸化法により厚さ８ｎｍの酸化膜を形成し、その
後、化学気相成長法により厚さ２００ｎｍのポリシリコ
ン膜を形成する。次に、フォトリソグラフィ技術によ
り、この酸化膜及びポリシリコン膜のパターンニングを
行い、ゲート酸化膜３とゲート電極４を形成する。First, as shown in FIG.
After the element isolation oxide film 2 is formed thereon by the LOCOS method, an oxide film having a thickness of 8 nm is formed by a thermal oxidation method, and then a polysilicon film having a thickness of 200 nm is formed by a chemical vapor deposition method. Next, the oxide film and the polysilicon film are patterned by photolithography to form a gate oxide film 3 and a gate electrode 4.

【００２１】次に、全面にＣＶＤ法で５０ｎｍの酸化膜
を形成した後、異方性ドライエッチングによりこの酸化
膜をエッチバックし、サイドウォール５を形成する。Next, after a 50 nm oxide film is formed on the entire surface by the CVD method, the oxide film is etched back by anisotropic dry etching to form a sidewall 5.

【００２２】次に図１（ｂ）に示すように、高真空ＣＶ
Ｄ（ＵＨＶ−ＣＶＤ）装置により、ソース、ドレイン領
域６，７上及びゲート電極４上に選択的にＳｉ膜８（８
Ａ〜８Ｃ）を成長する。Next, as shown in FIG.
A D (UHV-CVD) device selectively forms a Si film 8 (8) on the source / drain regions 6 and 7 and on the gate electrode 4.
A to 8C).

【００２３】成長条件は以下のようにする。まず、成長
基板をＮＨ₄ ＯＨ、Ｈ₂ Ｏ₂ 、Ｈ₂Ｏ混合液で洗浄した
後、３０秒間の０．５％ＨＦ溶液処理、２分間の純水リ
ンス、及び乾燥処理を施す。上記ＣＶＤ法で形成したサ
イドウォール５に対する０．５％ＨＦ溶液のエッチング
レートは、９ｎｍ／ｍｉｎであるので、サイドウォール
５の上部の後退量を抑えることができる。The growth conditions are as follows. First, the growth substrate is washed with a mixed solution of NH ₄ OH, H ₂ O ₂ , and H ₂ O, and then subjected to a 0.5% HF solution treatment for 30 seconds, a pure water rinse for 2 minutes, and a drying treatment. Since the etching rate of the 0.5% HF solution with respect to the side wall 5 formed by the CVD method is 9 nm / min, the amount of retreat of the upper part of the side wall 5 can be suppressed.

【００２４】次に、ＵＨＶ−ＣＶＤ装置に基板を導入
し、成長チャンバー内で８００℃の高真空中アニール処
理を施し、基板表面の自然酸化膜を除去する。Next, the substrate is introduced into the UHV-CVD apparatus, and an annealing process is performed in a growth chamber at 800 ° C. in a high vacuum to remove a natural oxide film on the substrate surface.

【００２５】その後、図２の点ＡＢＤ領域の条件であ
る、基板温度６５０℃、Ｓｉ₂ Ｈ₆ ガス分圧１×１０^-4
Ｔｏｒｒ（Ｓｉ₂ Ｈ₆ ガス流量５ｓｃｃｍ）の条件で原
料ガスを供給してソース、ドレイン領域６，７上にＳｉ
膜８Ｂ，８Ｃを、そしてゲート電極４上のみにポリシリ
コン膜８Ａを選択的に成長する。Ｓｉ膜８Ｂ，８Ｃとサ
イドウォール５及び素子分離酸化膜２との間には、ファ
セット１０が形成される。この時のＳｉ膜８Ｂ，８Ｃの
成長速度は１２ｎｍ／ｍｉｎであり、又ポリシリコン膜
８Ａの成長速度は６ｎｍ／ｍｉｎである。Thereafter, the conditions for the point ABD region in FIG. 2 are a substrate temperature of 650 ° C. and a partial pressure of Si ₂ H ₆ gas of 1 × 10 ^-4.
A source gas is supplied under the condition of Torr (Si ₂ H ₆ gas flow rate 5 sccm) to supply Si on the source and drain regions 6 and 7.
The films 8B and 8C and the polysilicon film 8A are selectively grown only on the gate electrode 4. Facets 10 are formed between the Si films 8B and 8C, the sidewalls 5 and the element isolation oxide films 2. At this time, the growth rate of the Si films 8B and 8C is 12 nm / min, and the growth rate of the polysilicon film 8A is 6 nm / min.

【００２６】その後、イオン注入法を用い、ＢＦ₂ イオ
ンを加速電圧３０ｋｅＶ、面積濃度１×１０¹⁵／ｃｍ²
の条件で注入した後、窒素雰囲気中で１０００℃のアニ
ール処理を施して注入イオンを活性化し、ソース領域６
及びドレイン領域７を形成する。Thereafter, BF ₂ ions are implanted at an acceleration voltage of 30 keV and an area concentration of 1 × 10 ¹⁵ / cm ² by ion implantation.
After the implantation under the conditions described above, annealing is performed at 1000 ° C. in a nitrogen atmosphere to activate the implanted ions, and the source region 6 is implanted.
And a drain region 7 are formed.

【００２７】次に図１（ｃ）に示すように、全面にＴｉ
膜をスパッタ法により堆積した後、Ｔｉ膜とＳｉ膜８
（８Ａ〜８Ｃ）を反応させてＴｉシリサイド膜９（９Ａ
〜９Ｃ）を形成し、絶縁膜上の未反応のＴｉ膜を除去す
る。その後、周知のプロセスを用いて層間絶縁膜の形成
と配線工程を経て、ＭＯＳ Ｔｒ．を形成する。Next, as shown in FIG.
After a film is deposited by sputtering, a Ti film and a Si film 8 are formed.
(8A to 8C) react to form a Ti silicide film 9 (9A
To 9C), and the unreacted Ti film on the insulating film is removed. Thereafter, through a process of forming an interlayer insulating film and a wiring process using a known process, the MOS Tr. To form

【００２８】本実施の形態では、ＰＭＯＳ Ｔｒ．につ
いて説明したが、本発明は、ＮＭＯＳ Ｔｒ．やＣＭＯ
Ｓ Ｔｒ．においても実施できることはいうまでもな
い。また、本実施の形態では、せり上げ後に形成する金
属としてＴｉを用いたが、Ｗ、Ｃｏ、Ｍｏ等を用いるこ
とも可能である。In the present embodiment, the PMOS Tr. Has been described, but the present invention relates to an NMOS Tr. And CMO
STr. Needless to say, this can also be implemented. Further, in the present embodiment, Ti is used as the metal formed after raising, but W, Co, Mo, or the like may be used.

【００２９】また、本実施の形態では、ゲート電極とし
てポリシリコン膜を用いたが、ポリシリコンとＷの２層
膜などの積層構造を持つゲート電極を用いてもＷ膜上に
はポリシリコン膜が形成される為、同様の効果が得られ
る。In this embodiment, the polysilicon film is used as the gate electrode. However, even if a gate electrode having a laminated structure such as a two-layer film of polysilicon and W is used, the polysilicon film is formed on the W film. Is formed, the same effect can be obtained.

【００３０】また、本実施の形態では、ＵＨＶ−ＣＶＤ
法による成長例について説明したが、ＬＰＣＶＤ（減圧
気相成長法）を用いても本発明の実施は可能である。In this embodiment, the UHV-CVD
Although the growth example by the method has been described, the present invention can be implemented by using LPCVD (low-pressure vapor deposition).

【００３１】[0031]

【発明の効果】以上説明したように本発明に係る半導体
装置の製造方法は、ゲート絶縁膜を介して形成されたゲ
ート電極の側壁に絶縁膜よりなるサイドウォールを形成
し、ソース及びドレイン領域上の成長速度がゲート電極
上の成長速度より速くなる成長条件で、ソース及びドレ
イン領域上とゲート電極上のみにＳｉ膜を選択的に形成
し、次で不純物のイオン注入によりソース・ドレイン領
域を形成することにより、せり上げプロセスを用いた従
来技術で問題となるゲートとソースもしくはドレイン間
の電気的ショートや接合リーク電流の増大の可能性を低
減できる。この結果、本発明の構造を持つ半導体装置の
特性・性能や信頼性を向上させることができる。As described above, in the method of manufacturing a semiconductor device according to the present invention, a side wall made of an insulating film is formed on the side wall of a gate electrode formed via a gate insulating film, and Under the growth conditions in which the growth rate is higher than the growth rate on the gate electrode, a Si film is selectively formed only on the source and drain regions and on the gate electrode, and then the source / drain regions are formed by ion implantation of impurities. By doing so, it is possible to reduce the possibility of an electrical short between the gate and the source or the drain and an increase in junction leak current, which are problems in the prior art using the lifting process. As a result, the characteristics, performance, and reliability of the semiconductor device having the structure of the present invention can be improved.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の実施の形態を説明する為の半導体チッ
プの断面図。FIG. 1 is a cross-sectional view of a semiconductor chip for describing an embodiment of the present invention.

【図２】本発明の実施の形態に係わるＳｉ膜の成長条件
を示す図。FIG. 2 is a view showing growth conditions of a Si film according to the embodiment of the present invention.

【図３】本発明の実施の形態に係わる基板温度と原料ガ
ス流量との関係を示す図。FIG. 3 is a diagram showing a relationship between a substrate temperature and a source gas flow rate according to the embodiment of the present invention.

【図４】従来のソース、ドレインおよびゲート電極せり
上げ構造を持つＭＯＳ Ｔｒ．の形成方法を説明する為
の半導体チップの断面図。FIG. 4 shows a conventional MOS Tr. Having a raised structure of source, drain and gate electrodes. Sectional drawing of the semiconductor chip for demonstrating the formation method of.

【符号の説明】[Explanation of symbols]

１ Ｓｉ基板 ２ 素子分離酸化膜 ３ ゲート酸化膜 ４，４Ａ ゲート電極 ５ サイドウォール ６ ソース領域 ７ ドレイン領域 ８Ａ〜８Ｃ Ｓｉ膜 ９Ａ〜９Ｃ Ｔｉシリサイド膜 １０ ファセット DESCRIPTION OF SYMBOLS 1 Si substrate 2 Element isolation oxide film 3 Gate oxide film 4, 4A Gate electrode 5 Side wall 6 Source region 7 Drain region 8A-8C Si film 9A-9C Ti silicide film 10 Facet

フロントページの続き (56)参考文献 特開 平９−45907（ＪＰ，Ａ) 特開 平８−339996（ＪＰ，Ａ) 特開 平６−77246（ＪＰ，Ａ) 特開 昭59−82768（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/78 H01L 21/28 301 H01L 21/336 Continuation of front page (56) References JP-A-9-45907 (JP, A) JP-A-8-339996 (JP, A) JP-A-6-77246 (JP, A) JP-A-59-82768 (JP) , A) (58) Fields investigated (Int. Cl. ⁷ , DB name) H01L 29/78 H01L 21/28 301 H01L 21/336

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 シリコン基板上にゲート絶縁膜を介して
ポリシリコンからなるゲート電極を形成する工程と、こ
のゲート電極表面を含む全面にＣＶＤ法による酸化膜を
形成したのち異方性エッチングし、前記ゲート電極の側
壁に酸化膜よりなるサイドウォールを形成する工程と、
このサイドウォールに対するエッチング速度が１〜１０
ｎｍ／ｍｉｎであるエッチング液を用い前記シリコン基
板表面の自然酸化膜を除去すると共に、サイドウォール
を残す工程と、自然酸化膜が除去された前記シリコン基
板表面上の成長速度が前記ゲート電極表面上の成長速度
より速くなる条件で基板と前記ゲート電極表面上のみに
選択的にシリコン膜を形成する工程と、基板上の前記シ
リコン膜にソース・ドレイン形成用の不純物をイオン注
入する工程とを含むことを特徴とする半導体装置の製造
方法。A step of forming a gate electrode made of polysilicon on a silicon substrate via a gate insulating film; forming an oxide film by a CVD method on the entire surface including the surface of the gate electrode; and performing anisotropic etching. Forming a sidewall made of an oxide film on a sidewall of the gate electrode;
The etching rate for this sidewall is 1 to 10
A native oxide film on the surface of the silicon substrate is removed using an etchant of nm / min.
And forming a silicon film selectively only on the substrate and the gate electrode surface under conditions that the growth rate on the silicon substrate surface from which the natural oxide film has been removed is higher than the growth rate on the gate electrode surface. And a step of ion-implanting an impurity for forming a source / drain into the silicon film on the substrate. 【請求項２】 エッチング液はＨＦ系溶液である請求項
１記載の半導体装置の製造方法。2. The method according to claim 1, wherein the etchant is an HF-based solution. 【請求項３】 不純物をイオン注入したのち全面に金属
膜を形成し、アニールしてこの金属膜をシリサイド化す
る工程を含む請求項１又は請求項２記載の半導体装置の
製造方法。3. The method of manufacturing a semiconductor device according to claim 1, further comprising a step of forming a metal film on the entire surface after ion-implanting the impurity and annealing the metal film to silicide the metal film.