JP3831894B2 - 半導体集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路さらには過電流保護などの電流制御機能を有するパワーＭＯＳトランジスタに適用して有効な技術に関するものであって、たとえば、複合機能付きのパワーＭＯＳトランジスタあるいは半導体スイッチに適用して有効な技術である。
【０００２】
【従来の技術】
パワーＭＯＳトランジスタは、たとえば、電源と負荷との間に介在して電流のオン/オフ制御を行うパワースイッチとして広く使用されている。このパワーＭＯＳトランジスタを、過電流保護などを行う電流制御回路と共に同一半導体基板に形成した半導体集積回路が従来より提供されている。この半導体集積回路は複合機能付きのＭＯＳトランジスタあるいは半導体スイッチなどとも呼ばれ、たとえばこれを使うと、従来の機械接点式スイッチとヒューズ（あるいは過電流ブレーカ）の両方の機能を一つの素子に集約して置き換えることができる。
【０００３】
この半導体集積回路は、たとえば従前の機械接点式スイッチの置換部品として使用する場合の使い勝手を良くするため、あるいは単体のパワーＭＯＳトランジスタと同じような使い勝手を得るために、ユーザに対しては必要最小限の外部端子だけしか提供しないように構成される。具体的には、出力端子、制御端子、共通端子の３端子を外部端子（ユーザ端子）として有する。各端子を単体ＭＯＳトランジスタの電極に対応させると、出力端子がドレイン、共通端子がソース、制御端子がゲートにそれぞれ対応する。ユーザは、出力端子と共通端子を電源と負荷間の通電路に直列に接続するとともに、制御端子と共通端子との間に制御電圧を与えることにより、上記通電路のオン/オフ操作を行うことができる。
【０００４】
上記半導体集積回路に形成される電流制御回路としては過電流保護回路が一般的であるが、この過電流保護回路は、図１１に示すように、出力端子Ｐ１と共通端子Ｐ３との間に流れる負荷電流を電圧に変換して検出する電流検出回路１０、所定の基準電圧を生成する基準電圧発生回路２０、上記電流検出回路の電流検出電圧と上記基電圧電圧を比較する比較回路３０、およびこの比較回路３０の出力によってパワーＭＯＳトランジスタのゲート電圧を制御するゲート制御回路４０によって構成される。
【０００５】
この場合、上記電流検出回路１０は、上記負荷電流を電圧に変換して検出するために、その負荷電流の通電路すなわち上記出力端子と上記共通端子との間に分圧用抵抗素子（シャント抵抗）をＭＯＳトランジスタＱ１のチャネルと直列をなすように介在させ、この分圧用抵抗素子の両端から電流検出電圧を得る。
【０００６】
このため、上記半導体集積回路の出力端子と共通端子との間には、パワーＭＯＳトランジスタのオン抵抗（チャネル抵抗）に上記分圧用抵抗素子の抵抗を加えた内部抵抗が現れる。しかし、この内部抵抗は負荷通電回路に電圧損失をもたらすため、できるだけ低いことが要求される。近年のパワーＭＯＳトランジスタではオン抵抗が数ミリΩ台まで低減化され、上記内部抵抗の大半は上記分圧用抵抗素子の抵抗が占めるようになっている。その内部抵抗をできるだけ低くしながら過電流保護などの電流制御を行わせるためには、上記基準電圧を低く設定する必要がある。
【０００７】
基準電圧発生回路は、たとえば図１２に示すように、ツェナーダイオードＤｚを用いた回路がよく使用されている（特開平７−５８３９３号参照）。ツェナーダイオードＤｚで得られる基準電圧（ツェナー電圧）は通常６Ｖ程度以上もあって、そのままでは上記基準電圧として使えない。そこで、従来は、図５に示したように、そのツェナーダイオードのツェナー電圧を抵抗素子Ｒ１１，Ｒ１２で分圧して所定の低い基準電圧を得るようにしていた。ツェナー電圧よりも低いダイオードの順方向電圧を使う方法もあるが、その順方向電圧も０．５〜１Ｖ位あるので、それよりも低い基準電圧を必要とする場合には抵抗で分圧していた。
【０００８】
【発明が解決しようとする課題】
しかしながら、前述した技術には、次のような問題のあることが本発明者によってあきらかとされた。
【０００９】
すなわち、ツェナーダイオードのツェナー電圧あるいはダイオードの順方向電圧は温度依存性が大きいため、過電流保護などの電流制御を正確に行わせるのに必要となる安定な基準電圧を得ることができないという問題があった。この温度依存性は、たとえばバンドギャップ回路のように、温度補償によって解消させることも可能ではあるが、そのためには回路が複雑化してしまうという問題が生じる。しかし、それよりも問題なのは、上述した電流制御回路を備えた半導体集積回路では、基準電圧発生回路や比較回路などの動作電圧が、制御端子と共通端子との間に与えられるオン/オフ操作用の制御電圧に依存するような回路形式であったため、その制御電圧の範囲内で必要な基準電圧を生成しなければならないという制約がある。
【００１０】
その制御電圧は、複合機能付きのＭＯＳトランジスタあるいは半導体スイッチとしての使い勝手を良くするために、余り高い電圧は期待できず、むしろできるだけ低いことが望まれる。これらを考慮すると、ツェナーダイオードのツェナー電圧あるいはダイオードの順方向電圧を利用した図１２のような基準電圧発生回路では、基準電圧を発生させるために必要な入力電圧Ｖｉｎが十分に得られないという問題が生じる。
【００１１】
本発明は、以上のような問題に鑑みてなされたもので、その目的は、出力端子、制御端子、共通端子を有し、制御端子と共通端子との間に与えられる制御電圧によって出力端子と共通端子間をオン/オフ操作させるとともに、その出力端子と共通端子との間に流れる電流を検出して過電流保護などの電流制御を行う半導体集積回路にあって、出力端子と共通端子間での電圧損失を小さくし、かつオン/オフ操作を行うためのユーザ側装置の負担が軽減されるとともに、過電流保護などの電流制御動作を正確かつ安定に行なえるようにすることにある。
【００１２】
本発明の前記ならびにそのほかの目的と特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１３】
【課題を解決するための手段】
前記課題を解決するための手段として、本願において開示される発明のうち、代表的な手段を挙げると、次のとおりである。
【００１４】
第１の手段は、ｐチャネルまたはｎチャネルのいずれか一方の導電型のＭＯＳトランジスタが集積形成され、かつ出力端子、制御端子、共通端子を有する半導体集積回路において、上記出力端子にドレイン、上記制御端子にゲート、上記共通端子にソースがそれぞれ接続されて、上記出力端子と共通端子との間に通電される負荷電流を上記制御端子から与えられる制御電圧によって制御するパワーＭＯＳトランジスタと、前記負荷電流を電圧に変換する電流検出用回路と、ゲート・ソース間しきい値電圧が少なくとも等価的に異なるように形成され、かつそれぞれにドレインとゲートが互いに同電位となるように共通接続された一対のＭＯＳトランジスタからなり、両トランジスタのドレインが共通接続され、この共通接続点が電流制限回路を介して上記制御端子に接続されることにより、各トランジスタにそれぞれ上記制御端子からドレイン電流が供給されるとともに、上記しきい値電圧が低い方のトランジスタのソースがインピーダンス回路を介して上記共通端子に接続され、かつ上記しきい値電圧が高い方のトランジスタのソースが上記共通端子に接続されることにより、上記インピーダンス回路の両端から両トランジスタのゲート・ソース間しきい値電圧の差をパラメータとする基準電圧を発生する基準電圧発生回路と、上記制御端子と上記共通端子との間に与えられる制御電圧によって動作し、上記電流検出用回路から得られる電流検出電圧と上記基準電圧を比較する比較回路。
【００１５】
上記比較回路の比較出力を受けて上記パワーＭＯＳトランジスタのゲート電圧を制御するゲート制御用ＭＯＳトランジスタと、を１つの半導体基板上に形成したものである。
【００１６】
上記手段により、過電流保護などの電流制御の動作基準となる基準電圧を低い電圧で安定に設定することができるため、出力端子と共通端子間での電圧損失を小さくし、かつオン/オフ操作を行うためのユーザ側装置負担を軽減させるとともに、過電流保護などの電流制御動作を正確かつ安定に行わせることができる。
【００１７】
第２の手段は、第１の手段において、前記パワーＭＯＳトランジスタにカレントミラー接続されて前記負荷電流を所定のミラー比で流す電流検出用ＭＯＳトランジスタを有し、前記電流検出用回路はその電流検出用トランジスタに流れるミラー電流を電圧に変換するようにした。この手段によれば、出力端子と共通端子との間に電流検出用回路を介在させることなく、その負荷電流を正確に電圧に変換して検出することができる。
【００１８】
第３の手段は、第１または第２の手段において、前記半導体基板に形成されているトランジスタをすべてｎチャネルＭＯＳトランジスタで構成するようにした。 これにより、ＣＭＯＳ半導体集積回路などに比べて、工程プロセスが簡単で低コストに製造することができる。
【００１９】
第４の手段は、前記半導体基板に形成されているトランジスタをすべてｐチャネルＭＯＳトランジスタで構成するようにした。この場合にも、ＣＭＯＳ半導体集積回路などに比べて、工程プロセスが簡単で低コストに製造することができる。
【００２０】
第５の手段は、第１から第４のいずれかの手段において、前記比較回路に、その出力状態を自己保持するラッチ機能を含ませた。これにより、過電流によって生じた遮断状態を、制御電圧をいったん取り去るまで保持させるようにすることができる。
【００２１】
第６の手段は、第１から第５のいずれかの手段において、前記パワーＭＯＳトランジスタのゲートに抵抗素子を直列に挿入するとともに、このゲート直列抵抗素子のゲート側と共通端子のとの間に前記ゲート制御用ＭＯＳトランジスタのドレインとソースを並列に接続して、上記パワーＭＯＳトランジスタのゲート電圧を制御する回路を構成するようにした。これにより、前記比較回路の比較出力を受けて上記パワーＭＯＳトランジスタのゲート電圧を制御する動作を簡単かつ確実に行わせることができる。
【００２２】
第７の手段は、第１から第６のいずれかの手段において、前記基準電圧発生回路が前記比較回路の最低動作電圧よりも低い入力電圧で所定の基準電圧を発生するように、前記一対のＭＯＳトランジスタのゲート・ソース間しきい値電圧またはそのしきい値電圧の差によって生成される基準電圧を設定するようにした。これにより、制御電圧が外部から印加されたときに、比較回路が動作を開始する前に、基準電圧発生回路が所定の基準電圧を出力するというシーケンスを自動的に行わせることができる。
【００２３】
第８の手段は、第１から第７のいずれかの手段において、前記電流制限回路は高抵抗の多結晶シリコン層によって形成するようにした。これによって、比較的容易に電流制限回路を形成することができる。
【００２４】
第９の手段は、第１から第８のいずれかの手段において、前記パワーＭＯＳトランジスタは多結晶シリコンゲートを用いて形成するようにした。これにより公知のＭＯＳ集積回路のプロセスに変更を加えることなく製造することができる。
【００２５】
第１０の手段は、第１から第９のいずれかの手段において、前記基準電圧発生回路を形成する一対のＭＯＳトランジスタは、そのチャネル層の不純物濃度を異ならせることにより、互いに異なるゲート・ソース間しきい値を持つように構成した。これにより、プロセスで精度の高いしきい値を有するＭＯＳトランジスタを形成することができる。
【００２６】
第１１の手段は、第１から第１０のいずれかの手段において、前記基準電圧発生回路を形成する一対のＭＯＳトランジスタは、そのゲート幅とチャネル長の比を異ならせることによっても、互いに異なるゲート・ソース間しきい値を持つように構成した。これにより、プロセスを変更せず設計の変更のみで異なるしきい値を有するＭＯＳトランジスタを形成することができる。
【００２７】
第１２の手段は、第１から第１１のいずれかの手段において、前記基準電圧発生回路を形成する一対のＭＯＳトランジスタは、そのドレインに直列に介在する抵抗によっても、互いに異なるゲート・ソース間しきい値を等価的に持つように構成した。これにより、同一のＭＯＳトランジスタを用いて見かけ上のしきい値が異なるＭＯＳトランジスタを形成することができる。
【００２８】
第１３の手段は、第１から第１２のいずれかの手段において、前記制御端子に与えられる制御電圧によって動作する温度検出回路と、この温度検出回路が所定以上の温度を検出したときに出力状態を反転させて自己保持するラッチ回路と、このラッチ回路の保持出力をゲートに受けて前記パワーＭＯＳトランジスタのゲート電圧を制御するゲート電圧制御用ＭＯＳトランジスタを前記半導体基板上に形成するようにした。これにより、温度の異常上昇によって生じた遮断状態を、制御電圧をいったん取り去るまで保持させるようにすることができる。
【００２９】
第１４の手段は、第１から第１３のいずれかの手段において、ソースがインピーダンス回路を介して共通端子に接続されている前記基準電圧発生回路の一方のＭＯＳトランジスタは、そのバックゲートが共通端子と同電位に接続されるようにした。これにより、半導体基板内にて寄生バイポーラトランジスタによる影響を回避して、基準電圧の安定性および再現性を高めることができる。
【００３０】
第１５の手段は、第１から第１４のいずれかの手段において、前記出力端子は前記半導体基板から、前記共通端子はパワーＭＯＳトランジスタ上に形成された絶縁膜上の電極層からそれぞれ取り出すようにした。これにより、各端子の取り出しが簡単に行なえる。
【００３１】
【発明の実施の形態】
以下、前述した解決手段を含む本発明の代表的な実施形態を、添付図面を参照しながら説明する。
【００３２】
図１は、本発明の半導体集積回路に組み込まれる基準電圧発生回路の一実施形態を示す。
【００３３】
同図に示す基準電圧発生回路２０は、互いに異なるゲート・ソース間しきい値電圧をもつように形成された一対のｎチャネルＭＯＳトランジスタＱ３，Ｑ４と、電流制限回路をなす抵抗素子Ｒ２と、定インピーダンス回路をなす抵抗素子Ｒ４によって構成される。上記ＭＯＳトランジスタＱ３とＱ４は、一方のトランジスタＱ３のゲート・ソース間しきい値電圧ＶＧＳ(on)(Q3)が、他方のトランジスタＱ４のゲート・ソース間しきい値電圧ＶＧＳ(on)(Q4)よりも所定量だけ低くなるように形成される。
【００３４】
各トランジスタＱ３，Ｑ４は、各々ドレインとゲートが短絡結合され、かつ両トランジスタＱ３とＱ４のドレインは互いに同電位となるように共通接続されている。この共通接続点（Ｄ点）は、高抵抗値（ＭΩ台）の抵抗素子Ｒ２を介して制御端子Ｐ２に接続されている。さらに、ゲート・ソース間しきい値電圧が高い方のトランジスタＱ４のソースは、共通端子Ｐ３と同電位となる共通電位に直接接続されているが、ゲート・ソース間しきい値電圧が低い方のトランジスタＱ３のソースは、所定インピーダンスの抵抗素子Ｒ４を直列に介して共通電位に接続されている。
【００３５】
ＭＯＳトランジスタのバックゲートについては、両トランジスタＱ３，Ｑ４共に、ソースではなく、共通電位に接続されている。ＭＯＳトランジスタのソース領域は、そのＭＯＳトランジスタが形成された半導体基板内にて寄生バイポーラトランジスタのエミッタ領域となるため、電位が必ずしも安定しない。これを避けて安定なゲート・ソース間しきい値電圧を再現性良く得るためには、バックゲートを共通電位に接続することが望ましいからである。
【００３６】
制御端子Ｐ２と共通端子Ｐ３との間に制御電圧Ｖｉｎが印加されると、抵抗素子Ｒ２を介してＭＯＳトランジスタＱ３，Ｑ４にそれぞれドレイン電流が供給される。ここで、ＭＯＳトランジスタＱ３，Ｑ４は、各々ゲートとドレインが結合されダイオードとして作用するため、Ｑ３とＱ４の各ドレイン・ソース間（ゲート・ソース間）にはそれぞれ、ゲート・ソース間しきい値電圧ＶＧＳ(on)(Q3)，ＶＧＳ(on)(Q4)が現れる。
【００３７】
このとき、Ｑ３のソースと共通電位との間には抵抗素子Ｒ４が介在しているが、Ｑ４のソースは共通電位に直接接続され、かつＱ４のゲート・ソース間しきい値電圧がＱ３のゲート・ソース間しきい値電圧よりも高い（ＶＧＳ(on)(Q4)＞ＶＧＳ(on)(Q3)）ことにより、Ｑ３，Ｑ４の共通ドレイン（Ｄ点）と共通電位との間には、Ｑ４のゲート・ソース間しきい値電圧ＶＧＳ(on)(Q4)が現れる。そして、ＭＯＳトランジスタＱ３のソース（Ｅ点）と共通電位との間には、Ｑ３とＱ４の両ゲート・ソース間しきい値電圧の差（ＶＧＳ(on)(Q3)−ＶＧＳ(on)(Q4)）が現れる。このとき抵抗Ｒ４には、その電位差を生じるだけの電流が流れる。その結果、ゲート・ソース間しきい値電圧の差に相当する電圧が抵抗素子Ｒ４の両端から基準電圧ＶＥとして出力されるようになる。
【００３８】
上記基準電圧ＶＥは、ＭＯＳトランジスタＱ３，Ｑ４のゲート・ソース間しきい値電圧によって設定することができ、かつそのしきい値電圧の差によって与えられる電圧なので、ＭＯＳトランジスタのゲート・ソース間しきい値電圧を設計またはプロセス制御することができれば、たとえば５０ｍＶ〜３００ｍＶといった低い電圧でも簡単かつ正確に設定することができる。その基準電圧ＶＥの生成に必要な入力電圧Ｖｉｎおよび電流は、ＭＯＳトランジスタのドレイン・ソース間にしきい値電圧以上の電圧を発生させることができる電圧および電流であればよい。電圧については、少なくともＭＯＳトランジスタＱ３，Ｑ４のゲート・ソース間しきい値電圧よりも高ければよい。電流は、高抵抗の抵抗素子Ｒ２を介して供給される、きわめてわずかな入力電流（ドレイン電流）で良い。
【００３９】
ＭＯＳトランジスタＱ３，Ｑ４の各ゲート・ソース間しきい値電圧には入力電圧（ドレイン電圧）や温度等による変動要因も多少含まれるが、両しきい値電圧の差によって基準電圧ＶＥを生成する上記基準電圧発生回路２０には、そういった変動要因を相殺して低減させる効果もある。
【００４０】
このように、上述した基準電圧発生回路２０では、低い入力電圧（制御電圧Ｖｉｎ）およびわずかな入力電流（ドレイン電流）でもって、たとえば５０ｍＶ〜３００ｍＶといった低い基準電圧ＶＥを正確かつ安定に発生することができる。
【００４１】
ＭＯＳトランジスタのゲート・ソース間しきい値電圧は、ＭＯＳトランジスタのゲート幅とチャネル長の比、あるいはチャネル層の不純物濃度などによって、比較的正確かつ再現性良く設定することができる。さらに、ドレインに抵抗を直列に介在させるなどの回路的手段によって等価的に設定することも可能である。抵抗素子Ｒ２は電流を少なくするためにＭΩ台の高抵抗値とするのが望ましいが、このような高抵抗値を有する抵抗素子は、低不純物濃度で高抵抗化された多結晶シリコン層によって簡単に形成することができる。
【００４２】
図５は、図１の基準電圧発生回路の入力電圧（Ｖｉｎ）に対する出力電圧（Ｖｏｕｔ）の変化を示す。同図において、ＶＺは従来のツェナー電圧またはダイオードの順方向電圧を利用して生成される基準電圧、ＶＥは本発明のＭＯＳトランジスタのゲート・ソース間しきい値電圧差を利用して生成される基準電圧であって、実線は通常使用温度における特性、破線は高温（異常温度）時における特性をそれぞれ示す。
【００４３】
同図からも明らかなように、ツェナー電圧またはダイオードの順方向電圧を利用した場合、所定の基準電圧を得るためには２〜７Ｖもの高い入力電圧（Ｖｉｎ）が必要である。しかも、これによって得られる基準電圧は数Ｖと高く、また、入力電圧（Ｖｉｎ）の変化による変動がかなり大きい。これに対し、ＭＯＳトランジスタのゲート・ソース間しきい値電圧差を利用した場合、所定の基準電圧を得るのに必要な入力電圧は上記の場合よりも格段に低く、これによって得られる基準電圧も数十ｍＶという低さが可能であり、しかも、入力電圧（Ｖｉｎ）の変化による変動もほとんどなく安定である。
【００４４】
以上のように、図１の実施例の基準電圧発生回路２０は、低い入力電圧とわずかな入力電流でもって、安定性にすぐれた低い基準電圧ＶＥを簡単かつ正確に発生することができる。これにより、制御端子Ｐ２と共通端子Ｐ３との間に制御電圧Ｖｉｎを与えるユーザ側装置の負担を大幅に軽減させることができるとともに、過電流保護などの電流制御を従来よりも大幅に低い電圧損失（低内部抵抗）で行わせることが可能になる。
【００４５】
また、上記実施例の基準電圧発生回路２０にて使用しているＭＯＳトランジスタＱ３，Ｑ４の導電型はｎチャネルだけなので、ＣＭＯＳ半導体集積回路に比べて工程プロセスが比較的簡単で製造コストの低い単一チャネルＭＯＳ半導体集積回路として製造することができるという利点もある。
【００４６】
図２は上述した基準電圧発生回路２０をｐチャネルＭＯＳトランジスタＱ３，Ｑ４で構成した実施形態を示す。同図に示す基準電圧発生回路２０は、図１に示したＭＯＳトランジスタＱ３，Ｑ４の導電型をｎチャネルからｐチャネルに置き換えただけであり、その動作は同じであるので説明を省略するが、この場合も、工程プロセスが比較的簡単で製造コストの低い単一チャネルＭＯＳ半導体集積回路として製造することができるという利点が得られる。
【００４７】
図３は、図１に示した基準電圧発生回路２０を適用した半導体集積回路の一実施形態を示す。
【００４８】
同図に示す半導体集積回路は、外部に対して出力端子Ｐ１、制御端子Ｐ２、共通端子Ｐ３を有する３子型半導体スイッチと電流制限回路を備えたものであって、負荷電流をオン／オフするｎチャネルパワーＭＯＳトランジスタＱ１と共に、このパワーＭＯＳトランジスタＱ１を過電流から保護する電流制限回路が同一半導体基板に形成されている。
【００４９】
パワーＭＯＳトランジスタＱ１は、ドレインが出力端子Ｐ１に、ゲートが抵抗素子Ｒ３を直列に介して制御端子Ｐ２に、ソースがシャント抵抗素子Ｒ１を直列に介して共通端子Ｐ３にそれぞれ接続されている。
【００５０】
電流制限回路はパワーＭＯＳトランジスタＱ１および外部（ユーザ側）の負荷回路を過電流から保護するためのものであって、電流検出用素子をなすシャント抵抗素子Ｒ１からなる電流検出回路１０、基準電圧発生回路２０、比較回路３０、ｎチャネルＭＯＳトランジスタＱ２、ゲート直列抵抗素子Ｒ３などからなるゲート制御回路４０によって構成されている。なお、図中の基準電圧発生回路２０は、図１または図２に示されているＭＯＳトランジスタＱ３，Ｑ４と抵抗４とで構成される回路部分に対応する。
【００５１】
シャント抵抗素子Ｒ１は、パワーＭＯＳトランジスタＱ１のソースと共通端子Ｐ３との間にＭＯＳトランジスタＱ１のチャネルと直列となるように介在し、そのパワーＭＯＳトランジスタＱ１に流れる負荷電流を電圧に変換して検出する。このシャント抵抗素子Ｒ１は、出力端子Ｐ１と共通端子Ｐ２との間にオン抵抗となって介在するが、このオン抵抗は、負荷電流が所定の制限電流を越えたか否かを比較判定する際の基準電圧ＶＥを低く設定することにより、実用上支障ない値にまで低くすることができる。
【００５２】
なお、図示の例では、パワーＭＯＳトランジスタＱ１のドレイン電流を抵抗Ｒ１で直接分圧しているが、負荷電流が大きい場合には、パワーＭＯＳトランジスタＱ１に電流検出用ＭＯＳトランジスタをカレントミラー接続し、そのカレントミラーで縮小転写される電流を電圧に変換させるようにするとよい。
【００５３】
比較回路３０は、外部のユーザ側装置から制御端子Ｐ２と共通端子Ｐ３との間に与えられる制御電圧Ｖｉｎによって動作し、上記シャント抵抗素子Ｒ１の両端から得られる電流検出電圧ＶＳが上記基準電圧ＶＥを超えたときに、ゲート制御用ＭＯＳトランジスタＱ２をオン駆動する。
【００５４】
ゲート制御用ＭＯＳトランジスタＱ２は、上記比較回路３０によってオン駆動されたときに、パワーＭＯＳトランジスタＱ１のゲート電圧を共通電位側にクランプ制御する。これにより、たとえば負荷の短絡等によってパワーＭＯＳトランジスタＱ１に許容以上の電流が流れようとすると、その電流を抑えるようなフィードバックがかかって、パワーＭＯＳトランジスタＱ１を過電流から保護することができる。この比較回路３０は、ここでは図示を省略するが、同一半導体集積回路内に形成された他のＭＯＳトランジスタと同じ導電型のｎチャネルＭＯＳトランジスを用いて構成されている。
【００５５】
ゲート直列抵抗素子Ｒ３は、ゲート制御用ＭＯＳトランジスタＱ２がオン駆動されたときに、基準電圧発生回路２０や比較回路３０の動作電圧までもがクランプ制御されないために設けられている。この抵抗素子Ｒ３の抵抗値は、制御電圧Ｖｉｎの供給源であるユーザ側装置の負荷をとくに軽減させたい場合には高めに設定し、パワーＭＯＳトランジスタＱ１のゲート応答をとくに速めたい場合には低めに設定すると良い。
【００５６】
図４は、図３に示した回路をｐチャネルＭＯＳトランジスタで構成した実施形態であって、基本的な構成および動作は上述したものと同様であるので、重複した説明は省略する。
【００５７】
図６は、本発明で使用する基準電圧発生回路２０の別の実施形態を示す。
【００５８】
図６に示す回路では、一対のＭＯＳトランジスタＱ３，Ｑ４のうち一方（Ｑ３）のドレインにも抵抗素子Ｒ０を直列に介在させることにより、その一対のＭＯＳトランジスタＱ３，Ｑ４をほぼ同一特性となるように形成したとしてもゲート・ソース間しきい値電圧が回路的に異なるようにしたものである。このような回路的手段によってゲート・ソース間しきい値間電圧を異ならせることによっても、２つのＭＯＳトランジスタのゲート・ソース間しきい値の差による基準電圧の生成は可能である。この実施形態は、入力電圧（Ｖｉｎ）等の変化に対する安定性は若干劣るが、ＭＯＳトランジスタＱ３，Ｑ４の特性が異なるように造り分ける必要がない分、工程を簡略化できるという利点がある。
【００５９】
図７は、本発明に係る基準電圧発生回路を適用した半導体集積回路のさらに具体的な実施形態を示す。
【００６０】
同図に示す半導体集積回路は、ｎ導電型シリコン半導体基板と多結晶シリコンゲートを用いるｎチャネルＭＯＳプロセスによって製造されている。
【００６１】
この半導体集積回路は、いわゆる複合機能付のパワーＭＯＳトランジスタあるいは半導体スイッチとして構成され、その主要部分をなすｎチャネルパワーＭＯＳトランジスタＱ１のほかに、基準電圧発生回路２０、比較回路３０、温度検出回路４０、ラッチ回路５０、ゲート電圧制御用ｎチャネルＭＯＳトランジスタＱ２，Ｑ５、電流検出用ｎチャネルＭＯＳトランジスタＱ６、電流検出用シャント抵抗素子Ｒ１、ゲート直列抵抗素子Ｒ３などが同一半導体基板に集積形成されている。また、外部端子として、ドレイン端子に相当する出力端子Ｐ１、ゲート端子に相当する制御端子Ｐ２、およびソース端子に相当する共通端子Ｐ３が設けられている。
【００６２】
パワーＭＯＳトランジスタＱ１は、制御端子Ｐ２と共通端子Ｐ３との間に与えられる制御電圧Ｖｉｎによって出力端子Ｐ１と共通端子Ｐ３間をオン／オフするスイッチ素子として動作する。このパワーＭＯＳトランジスタＱ１には電流検出用ｎチャネルＭＯＳトランジスタＱ６がカレントミラー接続されている。これにより、パワーＭＯＳトランジスタＱ１に流れる負荷電流の一定割合がその電流検出用ＭＯＳトランジスタＱ６に流れる。このＭＯＳトランジスタＱ６のソースにはシャント抵抗素子Ｒ１が直列に介在させられていて、上記負荷電流に応じた電圧を分圧生成する。この分圧電圧が電流検出電圧ＶＳとして比較回路３０に被比較電圧として入力される。
【００６３】
基準電圧発生回路２０は、前述したように、２つのｎチャネルＭＯＳトランジスタＱ３，Ｑ４のゲート・ソース間しきい値電圧の差（ＶＥ）を利用して数十ｍＶの低い基準電圧ＶＥを生成する。この基準電圧ＶＥは比較回路３０に比較基準電圧として入力される。
【００６４】
比較回路３０は、差動対をなす一対のｎチャネルＭＯＳトランジスタＱ６，Ｑ７を用いて構成され、制御端子Ｐ２と共通端子Ｐ３との間に与えられる外部からの制御電圧Ｖｉｎによって動作する。この比較回路３０は、上記電流検出電圧ＶＳが上記基準電圧ＶＥを越えたときにゲート制御用ＭＯＳトランジスタＱ２をオン駆動する。Ｑ２がオン駆動されると、パワーＭＯＳトランジスタＱ１は、そのゲート電圧が共通電位側にクランプされて強制的にオフ状態にさせられる。これにより、パワーＭＯＳトランジスタＱ１および外部に接続された負荷（ユーザ側機器）などを過電流から保護することができる。
【００６５】
温度検出回路４０は、温度検出用素子をなすダイオード列Ｄｎ、このダイオード列Ｄｎの温度による順方向電圧変化を検出するｎチャネルＭＯＳトランジスタＱ８、フィードバック用ｎチャネルＭＯＳトランジスタＱ９などによって構成され、半導体基板温度の異常上昇を検出する。
【００６６】
ラッチ回路５０は、２安定回路を形成する一対のｎチャネルＭＯＳトランジスタＱ１１，Ｑ１２と、その２安定回路の状態を上記温度検出回路４０の検出出力によって反転させるトリガー用ｎチャネルＭＯＳトランジスタＱ１３などによって構成される。このラッチ回路５０は制御端子Ｐ２と共通端子Ｐ３との間に与えられる制御電圧Ｖｉｎによって動作し、上記温度検出回路４０と共に次のようなラッチ動作を行う。
【００６７】
すなわち、ラッチ回路５０は、制御電圧Ｖｉｎが投入された時点で、ＭＯＳトランジスタＱ１１がオフでＱ１２がオンの初期安定状態をとるように構成されている。ここで、基板温度が所定以上に上昇すると、順方向ダイオード列Ｄｎの順方向電圧が低下してＱ８がオンからオフに転じる。すると、Ｑ１３がオン駆動されてＱ１２が強制的にオフ設定され、これにより、ラッチ回路５０はＱ１１がオンでＱ１２がオフの状態に反転する。このＱ１２のオフによってゲート電流制御用ＭＯＳトランジスタＱ５がオン駆動される。このＭＯＳトランジスタＱ５は、Ｑ２と同様、パワーＭＯＳトランジスタＱ１のゲートと共通電位との間に並列に挿入されている。
【００６８】
したがって、このトランジスタＱ５のオン駆動により、パワーＭＯＳトランジスタＱ１が強制的にオフされる。この制御状態は、温度検出回路４０内のＭＯＳトランジスタＱ９にもフィードバックされる。このフィードバックでＭＯＳトランジスタＱ９はオン駆動され、ダイオード列Ｄｎの一部をバイパス接続する。これにより、Ｑ８のゲート電圧がさらに引き下げられて、Ｑ８がオフ、Ｑ１３がオン、Ｑ１１がオン、Ｑ１２がオフ、そしてＱ５がオンでＱ１がオフとなる遮断状態が保持される。この遮断状態は、制御電圧Ｖｉｎをいったん取り去るまで保持される。
【００６９】
図７の半導体集積回路では、制御電圧Ｖｉｎが外部から印加されたときに、比較回路３０が動作を開始する前に、基準電圧発生回路２０が所定の基準電圧ＶＥを出力することが望ましい。そうすれば、比較回路３０は、その動作の立上がり時点から所定の基準電圧ＶＥによる比較動作を正しく行うことができる。このようなシーケンス手順を確実に行わせるためには、基準電圧発生回路２０が、少なくとも比較回路１の最低動作電圧よりも低い入力電圧で所定の基準電圧ＶＥを発生することができるように、その基準電圧発生回路２０内の一対のＭＯＳトランジスタＱ３，Ｑ４のゲート・ソース間しきい値電圧またはそのしきい値電圧の差によって生成される基準電圧を設定しておくとよい。
【００７０】
なお、図６に示した回路では、ラッチ回路５０が温度検出回路４０側にだけ設けられているが、電流制御を行う比較回路３０側にも同様のラッチ回路を設ければ、過電流によって生じた遮断状態を、制御電圧Ｖｉｎをいったん取り去るまで保持させるようにすることができる。
【００７１】
図８は、本発明による半導体集積回路の素子構成を平面レイアウト図で示す。
【００７２】
同図に示す半導体集積回路はｎ導電型シリコン半導体基板（半導体チップ）１００を用いたものであって、図７に示した回路が形成されている。この半導体基板１００上の素子形成領域は、パワーＭＯＳトランジスタＱ１が形成されるパワー領域１１０と、基準電圧発生回路２０などが形成される制御領域１１２とに分けられているが、その大部分はパワー領域１１０で占められている。
【００７３】
パワーＭＯＳトランジスタＱ１は、その一部が拡大して示されているように、メッシュ状（パンチ金網状）の平面レイアウトパターンを有する多結晶シリコンゲート１１３を用いて形成されている。１１４は抵抗素子を形成する多結晶シリコン層であって、低不純物濃度によってＭΩ台の抵抗素子を形成している。前述した基準電圧発生回路２０の抵抗素子Ｒ２は、その多結晶シリコン層によって形成されている。
【００７４】
半導体基板１００に形成された各回路部および素子はアルミニウム配線層１１５によって結線されている。制御端子Ｐ２は制御領域１１２に形成された端子パッド１１６に接続される。図示されていないが、出力端子Ｐ１は半導体基板１００の裏面に接続され、共通端子Ｐ３はパワーＭＯＳトランジスタＱ１上に絶縁層を介して形成された端子パッドに接続される。
【００７５】
図９は、図８に示した半導体基板１００において、高抵抗素子Ｒ２が形成されている部分（ａ−ａ’）の断面構造を模式的に示す。同図において、半導体基板１００は、ｎ導電性不純物が比較的高濃度にドープされたｎ＋＋型基板１００１上に、ｎ導電性不純物が低濃度にドープされたｎ−導電型エピタキシャル層１０２が形成されている。このｎ−導電型エピタキシャル層１０２には、ｐ導電性不純物がドープされたｐ−導電型ウェル層１０３が選択形成されている。このウェル層１０３の上には局部酸化膜（ＬＯＣＯＳ）１０４が形成される。この酸化膜１０４上に、上記高抵抗素子Ｒ２をなすｐ−導電型多結晶シリコン層１１４が形成されている。
【００７６】
図１０は、図８に示した半導体基板１００において、パワーＭＯＳトランジスタＱ１が形成されている部分（ｂ−ｂ’）の断面構造を模式的に示す。同図に示すように、パワーＭＯＳトランジスタＱ１は、ｐ導電型チャネル層１０５、ｐ＋型コンタクト層１０６、ｎ＋型ソース層１０７、およびメッシュ状の平面レイアウトパターンを有する多結晶シリコンゲート１１３などによって形成されている。多結晶シリコンゲート１１３の上には絶縁酸化膜１０８が形成され、この上にアルミニウム配線層による端子パッド（ソース電極）１１７が形成されている。この端子パッド１１７は前記共通端子Ｐ３に接続する。ｎ＋＋型基板１００はドレイン電極すなわち前記出力端子Ｐ１となる部分であって、この部分は出力端子Ｐ１と一体のタブ電極（図示省略）に直接接触させられる。
【００７７】
なお、図１０では記載を省略してあるが、ゲート１１３の下には、ゲート酸化膜が介在している。かかる構造のトランジスタは公知であるので、詳細な説明は省略する。
【００７８】
以上、本発明者によってなされた発明を実施態様にもとづき具体的に説明したが、本発明は上記実施態様に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。たとえば、本発明では、パワーＭＯＳトランジスタＱ１がゲート絶縁型バイポーラトランジスタの一部を構成するという実施形態も可能である。つまり、本発明は公知のＩＧＢＴ（Ｉnsurated
Ｇate Ｂipolar Ｔransistor）にも適用可能である。
【００７９】
以上の説明では主として、本発明者によってなされた発明をその背景となった利用分野である半導体スイッチに適用した場合について説明したが、それに限定されるものではなく、たとえば自動点滅スイッチを内蔵したＬＥＤあるいは電流制御回路を内蔵した半導体レーザなど、他の半導体装置内に組込んだ用途にも適用できる。
【００８０】
【発明の効果】
以上説明したように、本発明は、出力端子、制御端子、共通端子を有し、制御端子と共通端子との間に与えられる制御電圧によって出力端子と共通端子間をオン/オフ操作させるとともに、その出力端子と共通端子との間に流れる電流を検出して過電流保護などの電流制御を行う半導体集積回路において、その電流制御の動作基準となる基準電圧を一対のＭＯＳトランジスタのゲート・ソース間しきい値電圧の差を利用して生成することにより、出力端子と共通端子間での電圧損失を小さくし、かつオン/オフ操作を行うためのユーザ側装置負担を軽減させるとともに、過電流保護などの電流制御動作を正確かつ安定に行わせることができる。
【図面の簡単な説明】
【図１】本発明にて使用する基準電圧発生回路の一実施形態を示す回路図である。
【図２】図１の回路をｐチャネルＭＯＳトランジスタで構成した実施形態を示す回路図である。
【図３】図１の準電圧発生回路を使用した本発明による半導体集積回路の実施形態を示す回路図である。
【図４】図３の回路をｐチャネルＭＯＳトランジスタで構成した実施形態を示す回路図である。
【図５】基準電圧発生回路の特性を示すグラフである。
【図６】本発明で使用する基準電圧発生回路の別の実施形態を示す回路図である。
【図７】本発明による半導体集積回路のさらに具体的な実施形態を示す回路図である。
【図８】本発明による半導体集積回路の素子構成を示す平面レイアウト図である。
【図９】図８に示した半導体集積回路の一部分（ａ−ａ’）を模式的に示す断面図である。
【図１０】図８に示した半導体集積回路の一部分（ｂ−ｂ’）を模式的に示す断面図である。
【図１１】基準電圧発生回路を備えた複合機能付きのパワーＭＯＳトランジスタ半導体集積回路の概略構成を示すブロック図である。
【図１２】 従来の同種の半導体集積回路にて使用されていた基準電圧回路の構成例を示す回路図である。
【符号の説明】
１０ 電流検出回路
２０ 基準電圧発生回路
３０ 比較回路
４０ 温度検出回路
５０ ラッチ回路
１００ ｎ導電型シリコン半導体基板
１１０ パワー領域
１２０ 制御領域
１１３ 多結晶シリコンゲート
１１４ 高抵抗多結晶シリコン層
１１５ アルミニウム配線
１１６ 端子パッド（制御端子Ｐ２）
１１７ 端子パッド（共通端子Ｐ３）
１０１ ｎ＋＋型基板
１０２ ｎ−導電型エピタキシャル層
１０３ ｐ−導電型ウェル層
１０４ 局部酸化膜（ＬＯＣＯＳ）
１０５ ｐ導電型チャネル層
１０６ ｐ＋型コンタクト層
１０７ ｎ＋型ソース層
１０８ 絶縁酸化膜
Ｐ１ 出力端子
Ｐ２ 制御端子
Ｐ３ 共通端子
Ｑ１ パワーＭＯＳトランジスタ
Ｒ１ シャント抵抗（電流検出用素子）
【発明の属する技術分野】
本発明は、半導体集積回路さらには過電流保護などの電流制御機能を有するパワーＭＯＳトランジスタに適用して有効な技術に関するものであって、たとえば、複合機能付きのパワーＭＯＳトランジスタあるいは半導体スイッチに適用して有効な技術である。
【０００２】
【従来の技術】
パワーＭＯＳトランジスタは、たとえば、電源と負荷との間に介在して電流のオン/オフ制御を行うパワースイッチとして広く使用されている。このパワーＭＯＳトランジスタを、過電流保護などを行う電流制御回路と共に同一半導体基板に形成した半導体集積回路が従来より提供されている。この半導体集積回路は複合機能付きのＭＯＳトランジスタあるいは半導体スイッチなどとも呼ばれ、たとえばこれを使うと、従来の機械接点式スイッチとヒューズ（あるいは過電流ブレーカ）の両方の機能を一つの素子に集約して置き換えることができる。
【０００３】
この半導体集積回路は、たとえば従前の機械接点式スイッチの置換部品として使用する場合の使い勝手を良くするため、あるいは単体のパワーＭＯＳトランジスタと同じような使い勝手を得るために、ユーザに対しては必要最小限の外部端子だけしか提供しないように構成される。具体的には、出力端子、制御端子、共通端子の３端子を外部端子（ユーザ端子）として有する。各端子を単体ＭＯＳトランジスタの電極に対応させると、出力端子がドレイン、共通端子がソース、制御端子がゲートにそれぞれ対応する。ユーザは、出力端子と共通端子を電源と負荷間の通電路に直列に接続するとともに、制御端子と共通端子との間に制御電圧を与えることにより、上記通電路のオン/オフ操作を行うことができる。
【０００４】
上記半導体集積回路に形成される電流制御回路としては過電流保護回路が一般的であるが、この過電流保護回路は、図１１に示すように、出力端子Ｐ１と共通端子Ｐ３との間に流れる負荷電流を電圧に変換して検出する電流検出回路１０、所定の基準電圧を生成する基準電圧発生回路２０、上記電流検出回路の電流検出電圧と上記基電圧電圧を比較する比較回路３０、およびこの比較回路３０の出力によってパワーＭＯＳトランジスタのゲート電圧を制御するゲート制御回路４０によって構成される。
【０００５】
この場合、上記電流検出回路１０は、上記負荷電流を電圧に変換して検出するために、その負荷電流の通電路すなわち上記出力端子と上記共通端子との間に分圧用抵抗素子（シャント抵抗）をＭＯＳトランジスタＱ１のチャネルと直列をなすように介在させ、この分圧用抵抗素子の両端から電流検出電圧を得る。
【０００６】
このため、上記半導体集積回路の出力端子と共通端子との間には、パワーＭＯＳトランジスタのオン抵抗（チャネル抵抗）に上記分圧用抵抗素子の抵抗を加えた内部抵抗が現れる。しかし、この内部抵抗は負荷通電回路に電圧損失をもたらすため、できるだけ低いことが要求される。近年のパワーＭＯＳトランジスタではオン抵抗が数ミリΩ台まで低減化され、上記内部抵抗の大半は上記分圧用抵抗素子の抵抗が占めるようになっている。その内部抵抗をできるだけ低くしながら過電流保護などの電流制御を行わせるためには、上記基準電圧を低く設定する必要がある。
【０００７】
基準電圧発生回路は、たとえば図１２に示すように、ツェナーダイオードＤｚを用いた回路がよく使用されている（特開平７−５８３９３号参照）。ツェナーダイオードＤｚで得られる基準電圧（ツェナー電圧）は通常６Ｖ程度以上もあって、そのままでは上記基準電圧として使えない。そこで、従来は、図５に示したように、そのツェナーダイオードのツェナー電圧を抵抗素子Ｒ１１，Ｒ１２で分圧して所定の低い基準電圧を得るようにしていた。ツェナー電圧よりも低いダイオードの順方向電圧を使う方法もあるが、その順方向電圧も０．５〜１Ｖ位あるので、それよりも低い基準電圧を必要とする場合には抵抗で分圧していた。
【０００８】
【発明が解決しようとする課題】
しかしながら、前述した技術には、次のような問題のあることが本発明者によってあきらかとされた。
【０００９】
すなわち、ツェナーダイオードのツェナー電圧あるいはダイオードの順方向電圧は温度依存性が大きいため、過電流保護などの電流制御を正確に行わせるのに必要となる安定な基準電圧を得ることができないという問題があった。この温度依存性は、たとえばバンドギャップ回路のように、温度補償によって解消させることも可能ではあるが、そのためには回路が複雑化してしまうという問題が生じる。しかし、それよりも問題なのは、上述した電流制御回路を備えた半導体集積回路では、基準電圧発生回路や比較回路などの動作電圧が、制御端子と共通端子との間に与えられるオン/オフ操作用の制御電圧に依存するような回路形式であったため、その制御電圧の範囲内で必要な基準電圧を生成しなければならないという制約がある。
【００１０】
その制御電圧は、複合機能付きのＭＯＳトランジスタあるいは半導体スイッチとしての使い勝手を良くするために、余り高い電圧は期待できず、むしろできるだけ低いことが望まれる。これらを考慮すると、ツェナーダイオードのツェナー電圧あるいはダイオードの順方向電圧を利用した図１２のような基準電圧発生回路では、基準電圧を発生させるために必要な入力電圧Ｖｉｎが十分に得られないという問題が生じる。
【００１１】
本発明は、以上のような問題に鑑みてなされたもので、その目的は、出力端子、制御端子、共通端子を有し、制御端子と共通端子との間に与えられる制御電圧によって出力端子と共通端子間をオン/オフ操作させるとともに、その出力端子と共通端子との間に流れる電流を検出して過電流保護などの電流制御を行う半導体集積回路にあって、出力端子と共通端子間での電圧損失を小さくし、かつオン/オフ操作を行うためのユーザ側装置の負担が軽減されるとともに、過電流保護などの電流制御動作を正確かつ安定に行なえるようにすることにある。
【００１２】
本発明の前記ならびにそのほかの目的と特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１３】
【課題を解決するための手段】
前記課題を解決するための手段として、本願において開示される発明のうち、代表的な手段を挙げると、次のとおりである。
【００１４】
第１の手段は、ｐチャネルまたはｎチャネルのいずれか一方の導電型のＭＯＳトランジスタが集積形成され、かつ出力端子、制御端子、共通端子を有する半導体集積回路において、上記出力端子にドレイン、上記制御端子にゲート、上記共通端子にソースがそれぞれ接続されて、上記出力端子と共通端子との間に通電される負荷電流を上記制御端子から与えられる制御電圧によって制御するパワーＭＯＳトランジスタと、前記負荷電流を電圧に変換する電流検出用回路と、ゲート・ソース間しきい値電圧が少なくとも等価的に異なるように形成され、かつそれぞれにドレインとゲートが互いに同電位となるように共通接続された一対のＭＯＳトランジスタからなり、両トランジスタのドレインが共通接続され、この共通接続点が電流制限回路を介して上記制御端子に接続されることにより、各トランジスタにそれぞれ上記制御端子からドレイン電流が供給されるとともに、上記しきい値電圧が低い方のトランジスタのソースがインピーダンス回路を介して上記共通端子に接続され、かつ上記しきい値電圧が高い方のトランジスタのソースが上記共通端子に接続されることにより、上記インピーダンス回路の両端から両トランジスタのゲート・ソース間しきい値電圧の差をパラメータとする基準電圧を発生する基準電圧発生回路と、上記制御端子と上記共通端子との間に与えられる制御電圧によって動作し、上記電流検出用回路から得られる電流検出電圧と上記基準電圧を比較する比較回路。
【００１５】
上記比較回路の比較出力を受けて上記パワーＭＯＳトランジスタのゲート電圧を制御するゲート制御用ＭＯＳトランジスタと、を１つの半導体基板上に形成したものである。
【００１６】
上記手段により、過電流保護などの電流制御の動作基準となる基準電圧を低い電圧で安定に設定することができるため、出力端子と共通端子間での電圧損失を小さくし、かつオン/オフ操作を行うためのユーザ側装置負担を軽減させるとともに、過電流保護などの電流制御動作を正確かつ安定に行わせることができる。
【００１７】
第２の手段は、第１の手段において、前記パワーＭＯＳトランジスタにカレントミラー接続されて前記負荷電流を所定のミラー比で流す電流検出用ＭＯＳトランジスタを有し、前記電流検出用回路はその電流検出用トランジスタに流れるミラー電流を電圧に変換するようにした。この手段によれば、出力端子と共通端子との間に電流検出用回路を介在させることなく、その負荷電流を正確に電圧に変換して検出することができる。
【００１８】
第３の手段は、第１または第２の手段において、前記半導体基板に形成されているトランジスタをすべてｎチャネルＭＯＳトランジスタで構成するようにした。 これにより、ＣＭＯＳ半導体集積回路などに比べて、工程プロセスが簡単で低コストに製造することができる。
【００１９】
第４の手段は、前記半導体基板に形成されているトランジスタをすべてｐチャネルＭＯＳトランジスタで構成するようにした。この場合にも、ＣＭＯＳ半導体集積回路などに比べて、工程プロセスが簡単で低コストに製造することができる。
【００２０】
第５の手段は、第１から第４のいずれかの手段において、前記比較回路に、その出力状態を自己保持するラッチ機能を含ませた。これにより、過電流によって生じた遮断状態を、制御電圧をいったん取り去るまで保持させるようにすることができる。
【００２１】
第６の手段は、第１から第５のいずれかの手段において、前記パワーＭＯＳトランジスタのゲートに抵抗素子を直列に挿入するとともに、このゲート直列抵抗素子のゲート側と共通端子のとの間に前記ゲート制御用ＭＯＳトランジスタのドレインとソースを並列に接続して、上記パワーＭＯＳトランジスタのゲート電圧を制御する回路を構成するようにした。これにより、前記比較回路の比較出力を受けて上記パワーＭＯＳトランジスタのゲート電圧を制御する動作を簡単かつ確実に行わせることができる。
【００２２】
第７の手段は、第１から第６のいずれかの手段において、前記基準電圧発生回路が前記比較回路の最低動作電圧よりも低い入力電圧で所定の基準電圧を発生するように、前記一対のＭＯＳトランジスタのゲート・ソース間しきい値電圧またはそのしきい値電圧の差によって生成される基準電圧を設定するようにした。これにより、制御電圧が外部から印加されたときに、比較回路が動作を開始する前に、基準電圧発生回路が所定の基準電圧を出力するというシーケンスを自動的に行わせることができる。
【００２３】
第８の手段は、第１から第７のいずれかの手段において、前記電流制限回路は高抵抗の多結晶シリコン層によって形成するようにした。これによって、比較的容易に電流制限回路を形成することができる。
【００２４】
第９の手段は、第１から第８のいずれかの手段において、前記パワーＭＯＳトランジスタは多結晶シリコンゲートを用いて形成するようにした。これにより公知のＭＯＳ集積回路のプロセスに変更を加えることなく製造することができる。
【００２５】
第１０の手段は、第１から第９のいずれかの手段において、前記基準電圧発生回路を形成する一対のＭＯＳトランジスタは、そのチャネル層の不純物濃度を異ならせることにより、互いに異なるゲート・ソース間しきい値を持つように構成した。これにより、プロセスで精度の高いしきい値を有するＭＯＳトランジスタを形成することができる。
【００２６】
第１１の手段は、第１から第１０のいずれかの手段において、前記基準電圧発生回路を形成する一対のＭＯＳトランジスタは、そのゲート幅とチャネル長の比を異ならせることによっても、互いに異なるゲート・ソース間しきい値を持つように構成した。これにより、プロセスを変更せず設計の変更のみで異なるしきい値を有するＭＯＳトランジスタを形成することができる。
【００２７】
第１２の手段は、第１から第１１のいずれかの手段において、前記基準電圧発生回路を形成する一対のＭＯＳトランジスタは、そのドレインに直列に介在する抵抗によっても、互いに異なるゲート・ソース間しきい値を等価的に持つように構成した。これにより、同一のＭＯＳトランジスタを用いて見かけ上のしきい値が異なるＭＯＳトランジスタを形成することができる。
【００２８】
第１３の手段は、第１から第１２のいずれかの手段において、前記制御端子に与えられる制御電圧によって動作する温度検出回路と、この温度検出回路が所定以上の温度を検出したときに出力状態を反転させて自己保持するラッチ回路と、このラッチ回路の保持出力をゲートに受けて前記パワーＭＯＳトランジスタのゲート電圧を制御するゲート電圧制御用ＭＯＳトランジスタを前記半導体基板上に形成するようにした。これにより、温度の異常上昇によって生じた遮断状態を、制御電圧をいったん取り去るまで保持させるようにすることができる。
【００２９】
第１４の手段は、第１から第１３のいずれかの手段において、ソースがインピーダンス回路を介して共通端子に接続されている前記基準電圧発生回路の一方のＭＯＳトランジスタは、そのバックゲートが共通端子と同電位に接続されるようにした。これにより、半導体基板内にて寄生バイポーラトランジスタによる影響を回避して、基準電圧の安定性および再現性を高めることができる。
【００３０】
第１５の手段は、第１から第１４のいずれかの手段において、前記出力端子は前記半導体基板から、前記共通端子はパワーＭＯＳトランジスタ上に形成された絶縁膜上の電極層からそれぞれ取り出すようにした。これにより、各端子の取り出しが簡単に行なえる。
【００３１】
【発明の実施の形態】
以下、前述した解決手段を含む本発明の代表的な実施形態を、添付図面を参照しながら説明する。
【００３２】
図１は、本発明の半導体集積回路に組み込まれる基準電圧発生回路の一実施形態を示す。
【００３３】
同図に示す基準電圧発生回路２０は、互いに異なるゲート・ソース間しきい値電圧をもつように形成された一対のｎチャネルＭＯＳトランジスタＱ３，Ｑ４と、電流制限回路をなす抵抗素子Ｒ２と、定インピーダンス回路をなす抵抗素子Ｒ４によって構成される。上記ＭＯＳトランジスタＱ３とＱ４は、一方のトランジスタＱ３のゲート・ソース間しきい値電圧ＶＧＳ(on)(Q3)が、他方のトランジスタＱ４のゲート・ソース間しきい値電圧ＶＧＳ(on)(Q4)よりも所定量だけ低くなるように形成される。
【００３４】
各トランジスタＱ３，Ｑ４は、各々ドレインとゲートが短絡結合され、かつ両トランジスタＱ３とＱ４のドレインは互いに同電位となるように共通接続されている。この共通接続点（Ｄ点）は、高抵抗値（ＭΩ台）の抵抗素子Ｒ２を介して制御端子Ｐ２に接続されている。さらに、ゲート・ソース間しきい値電圧が高い方のトランジスタＱ４のソースは、共通端子Ｐ３と同電位となる共通電位に直接接続されているが、ゲート・ソース間しきい値電圧が低い方のトランジスタＱ３のソースは、所定インピーダンスの抵抗素子Ｒ４を直列に介して共通電位に接続されている。
【００３５】
ＭＯＳトランジスタのバックゲートについては、両トランジスタＱ３，Ｑ４共に、ソースではなく、共通電位に接続されている。ＭＯＳトランジスタのソース領域は、そのＭＯＳトランジスタが形成された半導体基板内にて寄生バイポーラトランジスタのエミッタ領域となるため、電位が必ずしも安定しない。これを避けて安定なゲート・ソース間しきい値電圧を再現性良く得るためには、バックゲートを共通電位に接続することが望ましいからである。
【００３６】
制御端子Ｐ２と共通端子Ｐ３との間に制御電圧Ｖｉｎが印加されると、抵抗素子Ｒ２を介してＭＯＳトランジスタＱ３，Ｑ４にそれぞれドレイン電流が供給される。ここで、ＭＯＳトランジスタＱ３，Ｑ４は、各々ゲートとドレインが結合されダイオードとして作用するため、Ｑ３とＱ４の各ドレイン・ソース間（ゲート・ソース間）にはそれぞれ、ゲート・ソース間しきい値電圧ＶＧＳ(on)(Q3)，ＶＧＳ(on)(Q4)が現れる。
【００３７】
このとき、Ｑ３のソースと共通電位との間には抵抗素子Ｒ４が介在しているが、Ｑ４のソースは共通電位に直接接続され、かつＱ４のゲート・ソース間しきい値電圧がＱ３のゲート・ソース間しきい値電圧よりも高い（ＶＧＳ(on)(Q4)＞ＶＧＳ(on)(Q3)）ことにより、Ｑ３，Ｑ４の共通ドレイン（Ｄ点）と共通電位との間には、Ｑ４のゲート・ソース間しきい値電圧ＶＧＳ(on)(Q4)が現れる。そして、ＭＯＳトランジスタＱ３のソース（Ｅ点）と共通電位との間には、Ｑ３とＱ４の両ゲート・ソース間しきい値電圧の差（ＶＧＳ(on)(Q3)−ＶＧＳ(on)(Q4)）が現れる。このとき抵抗Ｒ４には、その電位差を生じるだけの電流が流れる。その結果、ゲート・ソース間しきい値電圧の差に相当する電圧が抵抗素子Ｒ４の両端から基準電圧ＶＥとして出力されるようになる。
【００３８】
上記基準電圧ＶＥは、ＭＯＳトランジスタＱ３，Ｑ４のゲート・ソース間しきい値電圧によって設定することができ、かつそのしきい値電圧の差によって与えられる電圧なので、ＭＯＳトランジスタのゲート・ソース間しきい値電圧を設計またはプロセス制御することができれば、たとえば５０ｍＶ〜３００ｍＶといった低い電圧でも簡単かつ正確に設定することができる。その基準電圧ＶＥの生成に必要な入力電圧Ｖｉｎおよび電流は、ＭＯＳトランジスタのドレイン・ソース間にしきい値電圧以上の電圧を発生させることができる電圧および電流であればよい。電圧については、少なくともＭＯＳトランジスタＱ３，Ｑ４のゲート・ソース間しきい値電圧よりも高ければよい。電流は、高抵抗の抵抗素子Ｒ２を介して供給される、きわめてわずかな入力電流（ドレイン電流）で良い。
【００３９】
ＭＯＳトランジスタＱ３，Ｑ４の各ゲート・ソース間しきい値電圧には入力電圧（ドレイン電圧）や温度等による変動要因も多少含まれるが、両しきい値電圧の差によって基準電圧ＶＥを生成する上記基準電圧発生回路２０には、そういった変動要因を相殺して低減させる効果もある。
【００４０】
このように、上述した基準電圧発生回路２０では、低い入力電圧（制御電圧Ｖｉｎ）およびわずかな入力電流（ドレイン電流）でもって、たとえば５０ｍＶ〜３００ｍＶといった低い基準電圧ＶＥを正確かつ安定に発生することができる。
【００４１】
ＭＯＳトランジスタのゲート・ソース間しきい値電圧は、ＭＯＳトランジスタのゲート幅とチャネル長の比、あるいはチャネル層の不純物濃度などによって、比較的正確かつ再現性良く設定することができる。さらに、ドレインに抵抗を直列に介在させるなどの回路的手段によって等価的に設定することも可能である。抵抗素子Ｒ２は電流を少なくするためにＭΩ台の高抵抗値とするのが望ましいが、このような高抵抗値を有する抵抗素子は、低不純物濃度で高抵抗化された多結晶シリコン層によって簡単に形成することができる。
【００４２】
図５は、図１の基準電圧発生回路の入力電圧（Ｖｉｎ）に対する出力電圧（Ｖｏｕｔ）の変化を示す。同図において、ＶＺは従来のツェナー電圧またはダイオードの順方向電圧を利用して生成される基準電圧、ＶＥは本発明のＭＯＳトランジスタのゲート・ソース間しきい値電圧差を利用して生成される基準電圧であって、実線は通常使用温度における特性、破線は高温（異常温度）時における特性をそれぞれ示す。
【００４３】
同図からも明らかなように、ツェナー電圧またはダイオードの順方向電圧を利用した場合、所定の基準電圧を得るためには２〜７Ｖもの高い入力電圧（Ｖｉｎ）が必要である。しかも、これによって得られる基準電圧は数Ｖと高く、また、入力電圧（Ｖｉｎ）の変化による変動がかなり大きい。これに対し、ＭＯＳトランジスタのゲート・ソース間しきい値電圧差を利用した場合、所定の基準電圧を得るのに必要な入力電圧は上記の場合よりも格段に低く、これによって得られる基準電圧も数十ｍＶという低さが可能であり、しかも、入力電圧（Ｖｉｎ）の変化による変動もほとんどなく安定である。
【００４４】
以上のように、図１の実施例の基準電圧発生回路２０は、低い入力電圧とわずかな入力電流でもって、安定性にすぐれた低い基準電圧ＶＥを簡単かつ正確に発生することができる。これにより、制御端子Ｐ２と共通端子Ｐ３との間に制御電圧Ｖｉｎを与えるユーザ側装置の負担を大幅に軽減させることができるとともに、過電流保護などの電流制御を従来よりも大幅に低い電圧損失（低内部抵抗）で行わせることが可能になる。
【００４５】
また、上記実施例の基準電圧発生回路２０にて使用しているＭＯＳトランジスタＱ３，Ｑ４の導電型はｎチャネルだけなので、ＣＭＯＳ半導体集積回路に比べて工程プロセスが比較的簡単で製造コストの低い単一チャネルＭＯＳ半導体集積回路として製造することができるという利点もある。
【００４６】
図２は上述した基準電圧発生回路２０をｐチャネルＭＯＳトランジスタＱ３，Ｑ４で構成した実施形態を示す。同図に示す基準電圧発生回路２０は、図１に示したＭＯＳトランジスタＱ３，Ｑ４の導電型をｎチャネルからｐチャネルに置き換えただけであり、その動作は同じであるので説明を省略するが、この場合も、工程プロセスが比較的簡単で製造コストの低い単一チャネルＭＯＳ半導体集積回路として製造することができるという利点が得られる。
【００４７】
図３は、図１に示した基準電圧発生回路２０を適用した半導体集積回路の一実施形態を示す。
【００４８】
同図に示す半導体集積回路は、外部に対して出力端子Ｐ１、制御端子Ｐ２、共通端子Ｐ３を有する３子型半導体スイッチと電流制限回路を備えたものであって、負荷電流をオン／オフするｎチャネルパワーＭＯＳトランジスタＱ１と共に、このパワーＭＯＳトランジスタＱ１を過電流から保護する電流制限回路が同一半導体基板に形成されている。
【００４９】
パワーＭＯＳトランジスタＱ１は、ドレインが出力端子Ｐ１に、ゲートが抵抗素子Ｒ３を直列に介して制御端子Ｐ２に、ソースがシャント抵抗素子Ｒ１を直列に介して共通端子Ｐ３にそれぞれ接続されている。
【００５０】
電流制限回路はパワーＭＯＳトランジスタＱ１および外部（ユーザ側）の負荷回路を過電流から保護するためのものであって、電流検出用素子をなすシャント抵抗素子Ｒ１からなる電流検出回路１０、基準電圧発生回路２０、比較回路３０、ｎチャネルＭＯＳトランジスタＱ２、ゲート直列抵抗素子Ｒ３などからなるゲート制御回路４０によって構成されている。なお、図中の基準電圧発生回路２０は、図１または図２に示されているＭＯＳトランジスタＱ３，Ｑ４と抵抗４とで構成される回路部分に対応する。
【００５１】
シャント抵抗素子Ｒ１は、パワーＭＯＳトランジスタＱ１のソースと共通端子Ｐ３との間にＭＯＳトランジスタＱ１のチャネルと直列となるように介在し、そのパワーＭＯＳトランジスタＱ１に流れる負荷電流を電圧に変換して検出する。このシャント抵抗素子Ｒ１は、出力端子Ｐ１と共通端子Ｐ２との間にオン抵抗となって介在するが、このオン抵抗は、負荷電流が所定の制限電流を越えたか否かを比較判定する際の基準電圧ＶＥを低く設定することにより、実用上支障ない値にまで低くすることができる。
【００５２】
なお、図示の例では、パワーＭＯＳトランジスタＱ１のドレイン電流を抵抗Ｒ１で直接分圧しているが、負荷電流が大きい場合には、パワーＭＯＳトランジスタＱ１に電流検出用ＭＯＳトランジスタをカレントミラー接続し、そのカレントミラーで縮小転写される電流を電圧に変換させるようにするとよい。
【００５３】
比較回路３０は、外部のユーザ側装置から制御端子Ｐ２と共通端子Ｐ３との間に与えられる制御電圧Ｖｉｎによって動作し、上記シャント抵抗素子Ｒ１の両端から得られる電流検出電圧ＶＳが上記基準電圧ＶＥを超えたときに、ゲート制御用ＭＯＳトランジスタＱ２をオン駆動する。
【００５４】
ゲート制御用ＭＯＳトランジスタＱ２は、上記比較回路３０によってオン駆動されたときに、パワーＭＯＳトランジスタＱ１のゲート電圧を共通電位側にクランプ制御する。これにより、たとえば負荷の短絡等によってパワーＭＯＳトランジスタＱ１に許容以上の電流が流れようとすると、その電流を抑えるようなフィードバックがかかって、パワーＭＯＳトランジスタＱ１を過電流から保護することができる。この比較回路３０は、ここでは図示を省略するが、同一半導体集積回路内に形成された他のＭＯＳトランジスタと同じ導電型のｎチャネルＭＯＳトランジスを用いて構成されている。
【００５５】
ゲート直列抵抗素子Ｒ３は、ゲート制御用ＭＯＳトランジスタＱ２がオン駆動されたときに、基準電圧発生回路２０や比較回路３０の動作電圧までもがクランプ制御されないために設けられている。この抵抗素子Ｒ３の抵抗値は、制御電圧Ｖｉｎの供給源であるユーザ側装置の負荷をとくに軽減させたい場合には高めに設定し、パワーＭＯＳトランジスタＱ１のゲート応答をとくに速めたい場合には低めに設定すると良い。
【００５６】
図４は、図３に示した回路をｐチャネルＭＯＳトランジスタで構成した実施形態であって、基本的な構成および動作は上述したものと同様であるので、重複した説明は省略する。
【００５７】
図６は、本発明で使用する基準電圧発生回路２０の別の実施形態を示す。
【００５８】
図６に示す回路では、一対のＭＯＳトランジスタＱ３，Ｑ４のうち一方（Ｑ３）のドレインにも抵抗素子Ｒ０を直列に介在させることにより、その一対のＭＯＳトランジスタＱ３，Ｑ４をほぼ同一特性となるように形成したとしてもゲート・ソース間しきい値電圧が回路的に異なるようにしたものである。このような回路的手段によってゲート・ソース間しきい値間電圧を異ならせることによっても、２つのＭＯＳトランジスタのゲート・ソース間しきい値の差による基準電圧の生成は可能である。この実施形態は、入力電圧（Ｖｉｎ）等の変化に対する安定性は若干劣るが、ＭＯＳトランジスタＱ３，Ｑ４の特性が異なるように造り分ける必要がない分、工程を簡略化できるという利点がある。
【００５９】
図７は、本発明に係る基準電圧発生回路を適用した半導体集積回路のさらに具体的な実施形態を示す。
【００６０】
同図に示す半導体集積回路は、ｎ導電型シリコン半導体基板と多結晶シリコンゲートを用いるｎチャネルＭＯＳプロセスによって製造されている。
【００６１】
この半導体集積回路は、いわゆる複合機能付のパワーＭＯＳトランジスタあるいは半導体スイッチとして構成され、その主要部分をなすｎチャネルパワーＭＯＳトランジスタＱ１のほかに、基準電圧発生回路２０、比較回路３０、温度検出回路４０、ラッチ回路５０、ゲート電圧制御用ｎチャネルＭＯＳトランジスタＱ２，Ｑ５、電流検出用ｎチャネルＭＯＳトランジスタＱ６、電流検出用シャント抵抗素子Ｒ１、ゲート直列抵抗素子Ｒ３などが同一半導体基板に集積形成されている。また、外部端子として、ドレイン端子に相当する出力端子Ｐ１、ゲート端子に相当する制御端子Ｐ２、およびソース端子に相当する共通端子Ｐ３が設けられている。
【００６２】
パワーＭＯＳトランジスタＱ１は、制御端子Ｐ２と共通端子Ｐ３との間に与えられる制御電圧Ｖｉｎによって出力端子Ｐ１と共通端子Ｐ３間をオン／オフするスイッチ素子として動作する。このパワーＭＯＳトランジスタＱ１には電流検出用ｎチャネルＭＯＳトランジスタＱ６がカレントミラー接続されている。これにより、パワーＭＯＳトランジスタＱ１に流れる負荷電流の一定割合がその電流検出用ＭＯＳトランジスタＱ６に流れる。このＭＯＳトランジスタＱ６のソースにはシャント抵抗素子Ｒ１が直列に介在させられていて、上記負荷電流に応じた電圧を分圧生成する。この分圧電圧が電流検出電圧ＶＳとして比較回路３０に被比較電圧として入力される。
【００６３】
基準電圧発生回路２０は、前述したように、２つのｎチャネルＭＯＳトランジスタＱ３，Ｑ４のゲート・ソース間しきい値電圧の差（ＶＥ）を利用して数十ｍＶの低い基準電圧ＶＥを生成する。この基準電圧ＶＥは比較回路３０に比較基準電圧として入力される。
【００６４】
比較回路３０は、差動対をなす一対のｎチャネルＭＯＳトランジスタＱ６，Ｑ７を用いて構成され、制御端子Ｐ２と共通端子Ｐ３との間に与えられる外部からの制御電圧Ｖｉｎによって動作する。この比較回路３０は、上記電流検出電圧ＶＳが上記基準電圧ＶＥを越えたときにゲート制御用ＭＯＳトランジスタＱ２をオン駆動する。Ｑ２がオン駆動されると、パワーＭＯＳトランジスタＱ１は、そのゲート電圧が共通電位側にクランプされて強制的にオフ状態にさせられる。これにより、パワーＭＯＳトランジスタＱ１および外部に接続された負荷（ユーザ側機器）などを過電流から保護することができる。
【００６５】
温度検出回路４０は、温度検出用素子をなすダイオード列Ｄｎ、このダイオード列Ｄｎの温度による順方向電圧変化を検出するｎチャネルＭＯＳトランジスタＱ８、フィードバック用ｎチャネルＭＯＳトランジスタＱ９などによって構成され、半導体基板温度の異常上昇を検出する。
【００６６】
ラッチ回路５０は、２安定回路を形成する一対のｎチャネルＭＯＳトランジスタＱ１１，Ｑ１２と、その２安定回路の状態を上記温度検出回路４０の検出出力によって反転させるトリガー用ｎチャネルＭＯＳトランジスタＱ１３などによって構成される。このラッチ回路５０は制御端子Ｐ２と共通端子Ｐ３との間に与えられる制御電圧Ｖｉｎによって動作し、上記温度検出回路４０と共に次のようなラッチ動作を行う。
【００６７】
すなわち、ラッチ回路５０は、制御電圧Ｖｉｎが投入された時点で、ＭＯＳトランジスタＱ１１がオフでＱ１２がオンの初期安定状態をとるように構成されている。ここで、基板温度が所定以上に上昇すると、順方向ダイオード列Ｄｎの順方向電圧が低下してＱ８がオンからオフに転じる。すると、Ｑ１３がオン駆動されてＱ１２が強制的にオフ設定され、これにより、ラッチ回路５０はＱ１１がオンでＱ１２がオフの状態に反転する。このＱ１２のオフによってゲート電流制御用ＭＯＳトランジスタＱ５がオン駆動される。このＭＯＳトランジスタＱ５は、Ｑ２と同様、パワーＭＯＳトランジスタＱ１のゲートと共通電位との間に並列に挿入されている。
【００６８】
したがって、このトランジスタＱ５のオン駆動により、パワーＭＯＳトランジスタＱ１が強制的にオフされる。この制御状態は、温度検出回路４０内のＭＯＳトランジスタＱ９にもフィードバックされる。このフィードバックでＭＯＳトランジスタＱ９はオン駆動され、ダイオード列Ｄｎの一部をバイパス接続する。これにより、Ｑ８のゲート電圧がさらに引き下げられて、Ｑ８がオフ、Ｑ１３がオン、Ｑ１１がオン、Ｑ１２がオフ、そしてＱ５がオンでＱ１がオフとなる遮断状態が保持される。この遮断状態は、制御電圧Ｖｉｎをいったん取り去るまで保持される。
【００６９】
図７の半導体集積回路では、制御電圧Ｖｉｎが外部から印加されたときに、比較回路３０が動作を開始する前に、基準電圧発生回路２０が所定の基準電圧ＶＥを出力することが望ましい。そうすれば、比較回路３０は、その動作の立上がり時点から所定の基準電圧ＶＥによる比較動作を正しく行うことができる。このようなシーケンス手順を確実に行わせるためには、基準電圧発生回路２０が、少なくとも比較回路１の最低動作電圧よりも低い入力電圧で所定の基準電圧ＶＥを発生することができるように、その基準電圧発生回路２０内の一対のＭＯＳトランジスタＱ３，Ｑ４のゲート・ソース間しきい値電圧またはそのしきい値電圧の差によって生成される基準電圧を設定しておくとよい。
【００７０】
なお、図６に示した回路では、ラッチ回路５０が温度検出回路４０側にだけ設けられているが、電流制御を行う比較回路３０側にも同様のラッチ回路を設ければ、過電流によって生じた遮断状態を、制御電圧Ｖｉｎをいったん取り去るまで保持させるようにすることができる。
【００７１】
図８は、本発明による半導体集積回路の素子構成を平面レイアウト図で示す。
【００７２】
同図に示す半導体集積回路はｎ導電型シリコン半導体基板（半導体チップ）１００を用いたものであって、図７に示した回路が形成されている。この半導体基板１００上の素子形成領域は、パワーＭＯＳトランジスタＱ１が形成されるパワー領域１１０と、基準電圧発生回路２０などが形成される制御領域１１２とに分けられているが、その大部分はパワー領域１１０で占められている。
【００７３】
パワーＭＯＳトランジスタＱ１は、その一部が拡大して示されているように、メッシュ状（パンチ金網状）の平面レイアウトパターンを有する多結晶シリコンゲート１１３を用いて形成されている。１１４は抵抗素子を形成する多結晶シリコン層であって、低不純物濃度によってＭΩ台の抵抗素子を形成している。前述した基準電圧発生回路２０の抵抗素子Ｒ２は、その多結晶シリコン層によって形成されている。
【００７４】
半導体基板１００に形成された各回路部および素子はアルミニウム配線層１１５によって結線されている。制御端子Ｐ２は制御領域１１２に形成された端子パッド１１６に接続される。図示されていないが、出力端子Ｐ１は半導体基板１００の裏面に接続され、共通端子Ｐ３はパワーＭＯＳトランジスタＱ１上に絶縁層を介して形成された端子パッドに接続される。
【００７５】
図９は、図８に示した半導体基板１００において、高抵抗素子Ｒ２が形成されている部分（ａ−ａ’）の断面構造を模式的に示す。同図において、半導体基板１００は、ｎ導電性不純物が比較的高濃度にドープされたｎ＋＋型基板１００１上に、ｎ導電性不純物が低濃度にドープされたｎ−導電型エピタキシャル層１０２が形成されている。このｎ−導電型エピタキシャル層１０２には、ｐ導電性不純物がドープされたｐ−導電型ウェル層１０３が選択形成されている。このウェル層１０３の上には局部酸化膜（ＬＯＣＯＳ）１０４が形成される。この酸化膜１０４上に、上記高抵抗素子Ｒ２をなすｐ−導電型多結晶シリコン層１１４が形成されている。
【００７６】
図１０は、図８に示した半導体基板１００において、パワーＭＯＳトランジスタＱ１が形成されている部分（ｂ−ｂ’）の断面構造を模式的に示す。同図に示すように、パワーＭＯＳトランジスタＱ１は、ｐ導電型チャネル層１０５、ｐ＋型コンタクト層１０６、ｎ＋型ソース層１０７、およびメッシュ状の平面レイアウトパターンを有する多結晶シリコンゲート１１３などによって形成されている。多結晶シリコンゲート１１３の上には絶縁酸化膜１０８が形成され、この上にアルミニウム配線層による端子パッド（ソース電極）１１７が形成されている。この端子パッド１１７は前記共通端子Ｐ３に接続する。ｎ＋＋型基板１００はドレイン電極すなわち前記出力端子Ｐ１となる部分であって、この部分は出力端子Ｐ１と一体のタブ電極（図示省略）に直接接触させられる。
【００７７】
なお、図１０では記載を省略してあるが、ゲート１１３の下には、ゲート酸化膜が介在している。かかる構造のトランジスタは公知であるので、詳細な説明は省略する。
【００７８】
以上、本発明者によってなされた発明を実施態様にもとづき具体的に説明したが、本発明は上記実施態様に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。たとえば、本発明では、パワーＭＯＳトランジスタＱ１がゲート絶縁型バイポーラトランジスタの一部を構成するという実施形態も可能である。つまり、本発明は公知のＩＧＢＴ（Ｉnsurated
Ｇate Ｂipolar Ｔransistor）にも適用可能である。
【００７９】
以上の説明では主として、本発明者によってなされた発明をその背景となった利用分野である半導体スイッチに適用した場合について説明したが、それに限定されるものではなく、たとえば自動点滅スイッチを内蔵したＬＥＤあるいは電流制御回路を内蔵した半導体レーザなど、他の半導体装置内に組込んだ用途にも適用できる。
【００８０】
【発明の効果】
以上説明したように、本発明は、出力端子、制御端子、共通端子を有し、制御端子と共通端子との間に与えられる制御電圧によって出力端子と共通端子間をオン/オフ操作させるとともに、その出力端子と共通端子との間に流れる電流を検出して過電流保護などの電流制御を行う半導体集積回路において、その電流制御の動作基準となる基準電圧を一対のＭＯＳトランジスタのゲート・ソース間しきい値電圧の差を利用して生成することにより、出力端子と共通端子間での電圧損失を小さくし、かつオン/オフ操作を行うためのユーザ側装置負担を軽減させるとともに、過電流保護などの電流制御動作を正確かつ安定に行わせることができる。
【図面の簡単な説明】
【図１】本発明にて使用する基準電圧発生回路の一実施形態を示す回路図である。
【図２】図１の回路をｐチャネルＭＯＳトランジスタで構成した実施形態を示す回路図である。
【図３】図１の準電圧発生回路を使用した本発明による半導体集積回路の実施形態を示す回路図である。
【図４】図３の回路をｐチャネルＭＯＳトランジスタで構成した実施形態を示す回路図である。
【図５】基準電圧発生回路の特性を示すグラフである。
【図６】本発明で使用する基準電圧発生回路の別の実施形態を示す回路図である。
【図７】本発明による半導体集積回路のさらに具体的な実施形態を示す回路図である。
【図８】本発明による半導体集積回路の素子構成を示す平面レイアウト図である。
【図９】図８に示した半導体集積回路の一部分（ａ−ａ’）を模式的に示す断面図である。
【図１０】図８に示した半導体集積回路の一部分（ｂ−ｂ’）を模式的に示す断面図である。
【図１１】基準電圧発生回路を備えた複合機能付きのパワーＭＯＳトランジスタ半導体集積回路の概略構成を示すブロック図である。
【図１２】 従来の同種の半導体集積回路にて使用されていた基準電圧回路の構成例を示す回路図である。
【符号の説明】
１０ 電流検出回路
２０ 基準電圧発生回路
３０ 比較回路
４０ 温度検出回路
５０ ラッチ回路
１００ ｎ導電型シリコン半導体基板
１１０ パワー領域
１２０ 制御領域
１１３ 多結晶シリコンゲート
１１４ 高抵抗多結晶シリコン層
１１５ アルミニウム配線
１１６ 端子パッド（制御端子Ｐ２）
１１７ 端子パッド（共通端子Ｐ３）
１０１ ｎ＋＋型基板
１０２ ｎ−導電型エピタキシャル層
１０３ ｐ−導電型ウェル層
１０４ 局部酸化膜（ＬＯＣＯＳ）
１０５ ｐ導電型チャネル層
１０６ ｐ＋型コンタクト層
１０７ ｎ＋型ソース層
１０８ 絶縁酸化膜
Ｐ１ 出力端子
Ｐ２ 制御端子
Ｐ３ 共通端子
Ｑ１ パワーＭＯＳトランジスタ
Ｒ１ シャント抵抗（電流検出用素子）
Claims (16)
- ｐチャネルまたはｎチャネルのいずれか一方の導電型のＭＯＳトランジスタが集積形成され、かつ出力端子、制御端子、共通端子を有する半導体集積回路であって、
上記出力端子にドレイン、上記制御端子にゲート、上記共通端子にソースがそれぞれ接続されて、上記出力端子と共通端子との間に通電される電流を上記制御端子に与えられる制御電圧によって制御するパワーＭＯＳトランジスタと、
前記電流を電圧に変換する電流検出用回路と、
ゲート・ソース間しきい値電圧が少なくとも等価的に異なるように形成され、かつそれぞれのドレインとゲートが互いに同電位となるように共通接続された一対のＭＯＳトランジスタを有し、両トランジスタのドレインが共通接続され、この共通接続点が電流制限回路を介して上記制御端子に接続されることにより、各トランジスタにそれぞれ上記制御端子からドレイン電流が供給されるとともに、上記しきい値電圧が低い方のトランジスタのソースがインピーダンス回路を介して上記共通端子に接続され、かつ上記しきい値電圧が高い方のトランジスタのソースが上記共通端子に接続されることにより、上記インピーダンス回路の両端から両トランジスタのゲート・ソース間しきい値電圧の差をパラメータとする基準電圧を発生する基準電圧発生回路と、
上記制御端子と上記共通端子との間に与えられる制御電圧が電源電圧となることによって動作し、上記電流検出用回路から得られる電流検出電圧と上記基準電圧を比較する比較回路と、
上記比較回路の比較出力を受けて上記パワーＭＯＳトランジスタのゲート電圧を制御するゲート制御用ＭＯＳトランジスタが、
一つの半導体基板に形成されており、
上記パワーＭＯＳトランジスタは上記半導体基板をドレイン電極とし、
上記基準電圧発生回路において、上記一対のＭＯＳトランジスタのそれぞれは、そのバックゲートが上記共通端子と同電位となるように接続されていることを特徴とする半導体集積回路。 - 前記パワーＭＯＳトランジスタにカレントミラー接続されて前記電流を所定のミラー比で流す電流検出用ＭＯＳトランジスタを有し、前記電流検出用回路はその電流検出用トランジスタに流れるミラー電流を電圧に変換することを特徴とする請求項１に記載の半導体集積回路。
- 前記半導体基板に形成されているトランジスタがすべてｎチャネルＭＯＳトランジスタであることを特徴とする請求項１または２に記載の半導体集積回路。
- 前記基準電圧発生回路が前記比較回路の最低動作電圧よりも低い入力電圧を受けることによって予め設定された基準電圧を発生するように構成されていることを特徴とする請求項１から３のいずれかに記載の半導体集積回路。
- 前記比較回路は、その出力状態を自己保持するラッチ機能を含んでいることを特徴とする請求項１から４のいずれかに記載の半導体集積回路。
- 前記パワーＭＯＳトランジスタのゲートに抵抗素子が直列に挿入されるとともに、このゲート直列抵抗素子のゲート側と共通端子の間に前記ゲート制御用ＭＯＳトランジスタのドレインとソースが並列に接続されて、上記パワーＭＯＳトランジスタのゲート電圧を制御する回路を形成していることを特徴とする請求項１から５のいずれかに記載の半導体集積回路。
- 前記基準電圧発生回路が前記比較回路の最低動作電圧よりも低い入力電圧で所定の基準電圧を発生するように、前記一対のＭＯＳトランジスタのゲート・ソース間しきい値電圧またはそのしきい値電圧の差によって生成される基準電圧が設定されていることを特徴とする請求項１から６のいずれかに記載の半導体集積回路。
- 前記電流制限回路が高抵抗の多結晶シリコン層によって形成されていることを特徴とする請求項１から７のいずれかに記載の半導体集積回路。
- 前記パワーＭＯＳトランジスタが多結晶シリコンゲートを用いて形成されていることを特徴とする請求項１から８のいずれかに記載の半導体集積回路。
- 前記基準電圧発生回路を形成する一対のＭＯＳトランジスタは、チャネル層の不純物濃度を異ならせることによって互いに異なるゲート・ソース間しきい値を付与されていることを特徴とする請求項１から９のいずれかに記載の半導体集積回路。
- 前記基準電圧発生回路を形成する一対のＭＯＳトランジスタは、ゲート幅とチャネル長の比を異ならせることによって互いに異なるゲート・ソース間しきい値を付与されていることを特徴とする請求項１から９のいずれかに記載の半導体集積回路。
- 前記基準電圧発生回路を形成する一対のＭＯＳトランジスタは、ドレインに直列に介在する抵抗によって互いに異なるゲート・ソース間しきい値が等価的に付与されていることを特徴とする請求項１から１１のいずれかに記載の半導体集積回路。
- 前記制御端子に与えられる制御電圧によって動作する温度検出回路と、この温度検出回路が所定以上の温度を検出したときに出力状態を反転させて自己保持するラッチ回路と、このラッチ回路の保持出力をゲートに受けて前記パワーＭＯＳトランジスタのゲート電圧を制御するゲート電圧制御用ＭＯＳトランジスタが前記半導体基板に形成されていることを特徴とする請求項１から１２のいずれかに記載の半導体集積回路。
- 前記出力端子は前記半導体基板から、前記共通端子はパワーＭＯＳトランジスタ上に形成された絶縁膜上の電極層からそれぞれ取り出されることを特徴とする請求項１から１３のいずれかに記載の半導体集積回路。
- 前記ＭＯＳトランジスタは、ｐチャネル導電型のＭＯＳトランジスタで構成されることを特徴とする請求項１に記載の半導体集積回路。
- 前記ＭＯＳトランジスタは、ｎチャネル導電型のＭＯＳトランジスタで構成されることを特徴とする請求項１に記載の半導体集積回路。
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|---|---|---|---|---|
| SE518797C2 (sv) * | 2000-07-19 | 2002-11-19 | Ericsson Telefon Ab L M | Effekt-LDMOS-transistor innefattande ett flertal parallellkopplade transistorsegment med olika tröskelspänningar |
| JP2003015755A (ja) * | 2001-06-28 | 2003-01-17 | Nippon Precision Circuits Inc | 電流制御回路 |
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| EP0740491A1 (en) * | 1995-04-28 | 1996-10-30 | Co.Ri.M.Me. Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | Bipolar power device having an integrated thermal protection for driving electric loads |
| DE69525533T2 (de) * | 1995-11-07 | 2002-11-28 | St Microelectronics Srl | Treiberschaltung für eine Einspritzdüse |
| KR100320672B1 (ko) * | 1995-12-30 | 2002-05-13 | 김덕중 | 스위칭 제어 집적회로 |
| US5838192A (en) * | 1996-01-17 | 1998-11-17 | Analog Devices, Inc. | Junction field effect voltage reference |
| US5796278A (en) * | 1996-04-26 | 1998-08-18 | Delco Electronics Corporaiton | Circuitry for controlling load current |
| KR100253645B1 (ko) * | 1996-09-13 | 2000-04-15 | 윤종용 | 기준 전압 발생 회로 |
| JPH10133754A (ja) * | 1996-10-28 | 1998-05-22 | Fujitsu Ltd | レギュレータ回路及び半導体集積回路装置 |
| JP3554123B2 (ja) * | 1996-12-11 | 2004-08-18 | ローム株式会社 | 定電圧回路 |
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Cited By (1)
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|---|---|---|---|---|
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