JPH10112632A - ディジタルフィルタ - Google Patents

Abstract

(57)【要約】 【課題】 ディジタルフィルタ演算を高速にする。 【解決手段】 シフトレジスタ１１−ｉ（ｉ＝１〜Ｍ）
は、クロックｓ２の立上がりのタイミングでラッチし
て、入力データｓ１をクロックｓ２の毎に１ビットシフ
ト動作する。ＲＯＭ回路１４には、シフトレジスタ１１
−ｉの出力ＳＨＲ＃ｉをアドレスとした時の、そのアド
レス領域にＳＨＲ＃ｉとフィルタ係数との積和結果が格
納されている。ＲＯＭ１４は、シフトレジスタ１１−ｉ
の出力ＳＨＲ＃ｉをアドレスとして、そのアドレス領域
のデータをクロックに同期して、出力する。これによ
り、Ｍ個のタップ数のフィルタ演算結果が得られる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、移動通信の変調装
置等に使用する符号分割多元接続（以下、ＣＤＭＡ）通
信などにおけるディジタルフィルタに関するものであ
る。

【０００２】

【従来の技術】従来、このような分野の技術としては、
例えば、次のような文献に記載されるものがあった。 文献１；日経エレクトロニクス社、１９９３年１０月、
Jurg Hinderling 他著、「データ圧縮とディジタル変
調」、Ｐ．２５３−２６４ 移動通信のディジタル変調装置で使用されるＣＤＭＡ方
式は、前記文献１に記載されているように、１０ＫＨｚ
の符号化した音声信号の畳み込み符号化処理、インター
リーブ、スクランブル、スペクトル拡散処理、インター
リーブ、スクランブル、スペクトル拡散処理、バースト
・ランダマイズ処理等を順次行った後、ディジタルフィ
ルタを用いて、送信データとして用いる１．２５ＭＨｚ
帯域幅以外の帯域成分のカットを行うものである。この
ディジタルフィルタの役割は変調されたベースバンドの
信号は動作クロック周波数以上の帯域を有するため、サ
イドローブが発生するため、これを抑え、帯域が広がら
ないような目的でローパスフィルタを通して、高周波成
分を取り除くことにある。この目的のフィルタは隣接す
る帯域へ信号を出さないようにする必要があり、送信信
号は位相情報を用いて伝送するので、直線位相の特性が
必要であるために、急崚な遷移域の特性を持つＦＩＲ型
ディジタルフィルタが必要となる。

【０００３】

【発明が解決しようとする課題】しかしながら、急崚な
遷移域の特性を有するフィルタをＦＩＲ型のディジタル
フィルタで実現する場合、膨大なフィルタの係数タップ
用の乗算器とフィルタのタップ分の加算器（２入力加算
器を組み合わせて多入力加算器を構成するため、ｍ入力
に対してｍ−１個の２入力加算器が必要）が必要にな
る。図２は、Ｍタップの係数を有する従来のディジタル
フィルタの構成例を示す機能ブロック図である。図２に
示すように、Ｍタップ係数を有する従来のディジタルフ
ィルタは、Ｍ個のシフトレジスタ１−ｉ（ｉ＝１〜Ｍ）
とシフトレジスタ１−ｉの出力とフィルタ係数とを掛け
算するＭ個の乗算器２−ｉと乗算器２−ｉの乗算結果を
加算する加算器３から構成される。そして、このディジ
タルフィルタは、シフトレジスタ１−１に入力データを
入力して、クロックに同期して、１ビットずつシフトレ
ジスタ１−ｉでシフトして、乗算器１−ｉでタップ係数
とシフトレジスタ１−ｉの出力とを掛け算して、加算器
３でＭ個の乗算器２−ｉの出力を加算して、出力すると
いうものである。この時、入力データを入力してから加
算器２−１の乗算器の動作クロック周期＋加算器３の段
数×加算器３の動作クロック周期後に出力されることに
なる。このような構成のハードウェアを製作する場合、
膨大なハード量と演算量を必要とする問題があった。

【０００４】

【課題を解決するための手段】前記課題を解決するため
に、本発明のディジタルフィルタでは、入力データと同
じ周波数のクロックで動作するＭ（Ｍ≧１の整数）個の
シフトレジスタと、前記各シフトレジスタに対応するフ
ィルタ係数とそのシフトレジスタから出力される値との
積和結果を予め、そのＭ個のシフトレジスタの出力をア
ドレスとした時のそのアドレス領域に記憶し、前記Ｍ個
のシフトレジスタの出力をアドレスとして入力し、その
アドレス領域に格納されたデータを出力するメモリとを
備えている。以上の様に発明を構成したので、各シフト
レジスタの値をアドレスとしてメモリの内容を読み出す
と、メモリには各シフトレジスタの値とフィルタ係数と
の積和演算した結果が格納されているので、その各シフ
トレジスタの値におけるディジタルフィルタ演算結果が
加算器を用いずに得られることになる。

【０００５】

【発明の実施の形態】第１の実施形態 図１は、本発明の第１の実施形態のディジタルフィルタ
を示す機能ブロック図である。本第１の実施形態のディ
ジタルフィルタが従来のディジタルフィルタと異なる点
は、乗算器と加算器とを無くして、その代わりにフィル
タ演算結果をシフトレジスタ１１−ｉの出力をアドレス
として、そのアドレス領域に記憶するＲＯＭ回路１４を
設けたことである。即ち、本第１の実施形態のディジタ
ルフィルタは、フィルタ係数の個数に等しいＭ個のシフ
トレジスタ１１−ｉ（ｉ＝１〜Ｍ）とＲＯＭ回路１４と
を備えている。シフトレジスタ１１−ｉ（ｉ＝１〜Ｍ−
１）のＱ端子からの出力ＳＨＲ＃ｉはＲＯＭ回路１４の
ｉビット目のアドレス端子及びシフトレジスタ１１−
（ｉ＋１）のデータを入力するＤ端子に接続されてい
る。シフトレジスタ１１−１のＤ端子は、１ビットの入
力データｓ１が接続されている。シフトレジスタ１１−
ＭのＱ端子からの出力ＳＨＲ＃ＭはＲＯＭ回路１４のＭ
ビット目のアドレス端子に接続されている。シフトレジ
スタ１１−ｉ（ｉ＝１〜Ｍ）のＣＰ端子は、クロックｓ
２が接続されている。ＲＯＭ回路１４はＭビットのアド
レス端子を有し、アドレス端子に入力されたアドレスに
従って、そのアドレスに格納された値を出力するもので
ある。

【０００６】図３は、図１中のＲＯＭ回路１４の内容を
示す図である。図３に示すように、ＲＯＭ回路１４には
Ｍ個のシフトレジスタ１１−ｉの出力ＳＨＲ＃ｉをアド
レスとして、そのアドレス領域には、次式（１）に示さ
れるデータ値が記憶されている。

【数１】 ここで、Ｆｉはフィルタ係数であり、ＳＨＲ＃ｉは１
（“Ｈ”）、又は−１（“Ｌ”；アドレス値では、
“０”としている）である。

【０００７】図４は、図１のタイムチャートである。ｓ
１は、入力データであり、ｓ１−１，ｓ１−２は、各入
力データを示し、この間の入力データは同じ値である。
ｓ２は、シフトレジスタ１１−ｉのクロックであり、入
力データの周期と同じクロック周波数である。ｓ２−
１，ｓ２−２は、各クロックを示している。ｓ１２は、
シフトレジスタ１１−ｉの出力データであり、ｓ１２−
１，ｓ１２−２は、クロックｓ２−１，ｓ２−２におけ
る出力データを示している。ｓ１３は、ＲＯＭ１４の入
力データであり、ｓ３はＲＯＭ回路１４の動作クロック
であり、シフトレジスタ１１−ｉと同じクロック周波数
である。ｓ１３−１，ｓ１３−２は、クロックｓ３−
１，ｓ３−２におけるＲＯＭ回路１４の入力データであ
る。ｓ１４はＲＯＭ回路１４の出力データであり、ｓ１
４−１，ｓ１４−２は、クロックｓ３−１，ｓ３−２に
おけるＲＯＭ回路１４の出力データである。

【０００８】以下、図４を参照しつつ、図１の動作の説
明をする。入力データｓ１は、クロックｓ２に同期して
シフトレジスタ１１−１に入力される。シフトレジスタ
１１−ｉ（ｉ＝１〜Ｍ）は、クロックｓ２の立上がりに
同期して、Ｄ端子に入力されたデータを出力することに
より、クロックｓ２毎に１ビットシフト動作をする。こ
の結果、Ｍ個のシフトレジスタ１１−ｉからの出力ＳＨ
Ｒ＃ｉはＭ個の入力データの時系列データとなる。クロ
ックｓ２−１，ｓ２−２のシフトレシスタ１１−ｉの出
力ｓ１２−１，ｓ１２−２は、ＲＯＭ回路１４のアドレ
ス端子に順次出力される。ＲＯＭ回路１４は、アドレス
端子に入力される入力データｓ１３−１，ｓ１３−２を
順次入力して、クロックｓ３−１，ｓ３−２にそれぞれ
同期して、そのアドレス領域のデータを読み出して、出
力データｓ１４−１，ｓ１４−２として出力する。ＲＯ
Ｍ回路１４には、図３に示すように、ＳＨＲ＃１，…，
ＳＨＲ＃Ｍとフィルタ係数の積和結果が、ＳＨＲ＃１，
…，ＳＨＲ＃Ｍをアドレスしてそのアドレス領域に格納
されているので、ＲＯＭ回路１４からはＭ個の入力デー
タの時系列データのフィルタ演算結果が出力されること
になる。

【０００９】以上説明したように、第１の実施形態によ
れば、１ビット入力データのディジタルフィルタの処理
において、１タップ毎にフィルタ係数を乗算器、加算器
を用いて計算せず、全てのタップをアドレスとしてＲＯ
Ｍ回路１４に入力し、その入力に対応したフィルタ計算
をＲＯＭ回路１４の出力ｓ１４として得るようにしたの
で、入力データと同時にフィルタ演算結果が出力され
て、高速動作が可能となる。また、ディジタルフィルタ
の伝達関数は、図２の従来のディジタルフィルタのもの
と同じであるため、フィルタの性能はまったく変わらな
いという特徴を持つ。

【００１０】第２の実施形態 図５は、本発明の第２の実施形態のディジタルフィルタ
を示す機能ブロック図である。本第２の実施形態のディ
ジタルフィルタは、第１の実施形態のディジタルフィル
タと異なる点は、零補間による８倍オーバサンプリング
された信号のディジタルフィルタ演算処理を８×Ｍ個の
シフトレジスタ３１−（８ｊ＋ｉ）（ｉ＝１〜８，ｊ＝
０〜Ｍ−１）と８個のＲＯＭ回路３５−ｉ（ｉ＝１〜
８）と選択回路（以下、ＭＵＸと呼ぶ）３８とにより行
う点である。シフトレジスタ３１−１のＤ端子は１ビッ
トの入力データｓ２１が接続される。シフトレジスタ３
１−（８ｊ＋ｉ）（ｉ＝１〜８，ｊ＝０〜Ｍ−１、但
し、ｊ＝Ｍ−１の場合は、ｉ＝８は除く）のＱ端子は、
シフトレジスタ３１−（８ｊ＋ｉ＋１）のＤ端子及び及
びＲＯＭ回路３５−ｉのアドレス端子が接続されてい
る。シフトレジスタ３１−８ＭのＱ端子は、ＲＯＭ回路
３５−８のアドレス端子に接続されている。シフトレジ
スタ３１−（８ｊ＋ｉ）（ｉ＝１〜８，ｊ＝０〜Ｍ−
１）のＣＰ端子には、クロックｓ２２が接続されてい
る。

【００１１】図６は、図５中のＲＯＭ回路３５−ｉの内
容を示す図である。図６に示すように、ＲＯＭ回路３５
−ｉには、ＲＯＭ回路３５−ｉのシフトレジスタ３１−
（８ｊ＋ｉ）（ｊ＝０〜Ｍ−１）の出力信号ＳＨＲ＃８
ｊ＋ｉをアドレスとして、次式（２）で示される値Ｋａ
(ｉ)が格納されている。

【数２】 ここで、Ｆｊ＋ｉは、補間により８倍にオーバサンプリ
ングした時の、８×Ｍ個のフィルタ係数のうち、シフト
レジスタ３１−（８ｊ＋ｉ）が出力するとした場合のそ
のタップに掛けるフィルタ係数である。

【００１２】図７は、図５のタイムチャートである。図
７中のｓ２１は、１ビットの入力データであり、ｓ２１
−１−１〜ｓ２１−１−８は、オーバサンプル前の入力
データの周期（この周期を以下１周期と呼ぶ）の間に入
力される入力データであり、この期間は、同じ入力デー
タがシフトレジスタ３１−１に入力されるものとする。
ｓ２２は、シフトレジスタ３１−（８ｊ＋ｉ）（ｉ＝１
〜８，ｊ＝０〜Ｍ−１）のクロックであり、そのクロッ
ク周波数は、８倍オーバサンプル周波数である。ｓ２２
−１−１〜ｓ２２−１−８は、入力データｓ２１−１が
入力される期間における、シフトレジスタ３１−（８ｊ
＋ｉ）（ｉ＝１〜８，ｊ＝０〜Ｍ−１）のクロックであ
る。ｓ３２は、シフトレジスタ３１−（８ｊ＋ｉ）（ｉ
＝１〜８，ｊ＝０〜Ｍ−１）の出力であり、ｓ３３は、
ＲＯＭ回路３５−ｉ（ｉ＝１〜８）の入力データであ
る。ｓ３２−１−１〜ｓ３２−１−８、ｓ３３−１−１
〜ｓ３２−１−８は、クロックｓ２２−１−１〜ｓ２２
−１−８におけるシフトレジスタ３１−（８ｊ＋ｉ）の
出力データである。ｓ３７は、ＭＵＸ３８の入力データ
であり、ｓ２４は、ＭＵＸ３８のクロックであり、ＲＯ
Ｍ回路３５−ｉのクロックｓ２３と同じ周期である。ｓ
３７−１−１〜ｓ３７−１−８、ｓ３８−１−１〜ｓ３
８−１−８は、各クロックｓ２４−１−１〜ｓ２４−１
−８における、ＭＵＸ３８の入力データ、出力データで
ある。

【００１３】以下、図７を参照しつつ、図５の動作の説
明をする。入力データｓ２１は、シフトレジスタ３１−
１のＤ端子に入力される。この入力データｓ２１の周波
数は、８倍オーバサンプリング周波数であるが、１周期
の間は、同じ入力データがシフトレジスタ３１−１に入
力される。例えば、ｓ２１−１−１〜ｓ２１−１−８
は、同じ入力データである。補間による８倍オーバサン
プリングデータは、オーバサンプリング前の入力データ
の後に、同じ入力データを７個挿入したものとなってい
る。この８個の同じ入力データのうち８倍オーバサンプ
リング信号における補間データ以外の入力データに対応
する先頭の入力データを実データと呼ぶ。シフトレジス
タ３１−（８ｊ＋ｉ）（ｉ＝１〜８，ｊ＝０〜Ｍ−１）
は、クロックｓ２２の立上がりのタイミングでＤ端子の
データをラッチすることにより、クロックｓ２２毎に１
ビットシフト動作をすることになる。入力データｓ２１
は、８倍オーバサンプリング周波数のクロックで入力さ
れるが、８個は同じ入力データであるので、シフトレジ
スタ３１−（８ｊ＋ｉ）は、実データを入力してから、
クロックｓ２２の８クロックの期間は、同じデータを出
力することになる。

【００１４】１周期毎に実データｓ２１が入力されるの
で、シフトレジスタ３１−（８ｊ＋ｉ）は、８個置きに
同じタイミングで実データを出力する。従って、Ｍ個の
実データの時系列データがシフトレジスタ３１−（８ｊ
＋ｉ）（ｊ＝０〜Ｍ−１）より１周期（ｉ＝１〜８）で
順次出力されることになる。ＲＯＭ回路３５−ｉは、ク
ロックｓ２３に同期して、シフトレジスタ３１−（８ｊ
＋ｉ）（ｊ＝０〜Ｍ−１）からの入力データｓ３３をア
ドレスとして、そのアドレス領域に記憶された図６に示
すフィルタ演算結果のデータを読み出す。この時、ＲＯ
Ｍ回路３５−ｉは、シフトレジスタ３１−（８ｊ＋ｉ）
（ｊ＝０〜Ｍ−１）から実データに対するフィルタ演算
結果が出力されてから１周期の間は、同じ値を出力する
ことになる。

【００１５】ＭＵＸ３８は、例えば、クロックｓ２４の
立上がりで８値カウンタでカウントアップして、そのカ
ウンタ値をデコーダによりデコードして、そのカウント
値に応じて、実データに対するフィルタ演算結果を出力
するＲＯＭ回路３５−ｉの出力ｓ３５−ｉを選択して、
出力信号ｓ３８として外部に出力する。例えば、カウン
タ値＝０の時に、ＲＯＭ回路３５−１より実データに対
するフィルタ演算結果が出力されると、ＲＯＭ回路３５
−１の出力が選択され、その出力がｓ３８−１−１であ
るとすると、ｓ３８−１−２〜ｓ３８−１−８は、ＲＯ
Ｍ回路３５−２〜ＲＯＭ回路３５−８の出力がそれぞれ
選択されることなる。ｓ３８−１−１〜ｓ３８−１−８
は、同じＭ個の入力データのフィルタ演算結果であっ
て、そのフィルタ係数を変えたものであり、実データの
フィルタ演算結果が出力されるので、ＭＵＸ３８の出力
ｓ３８は、入力データの８倍オーバサンプル信号のフィ
ルタ演算結果が得られることになる。

【００１６】以上説明したように、第２の実施形態によ
れば、第１の実施形態と同様の利点がある上に、補間に
よる８倍オーバサンプリングされたデータのフィルタ処
理を、１タップ毎にフィルタ係数を乗算器、加算器を用
いて計算せず、実データが存在するところのみのタップ
をアドレスとしてＲＯＭ回路３５−１〜３５−８に入力
して、その入力されたＲＯＭ回路３５−１〜３５−８を
ＭＵＸ３８で選択することにより入力に対応したフィル
タ計算を得るようにたので、第１の実施形態よりもアド
レスの数を少なくすることにより回路構成を縮小するこ
とができる。

【００１７】第３の実施形態 図８は、本発明の第３の実施形態のディジタルフィルタ
を示す機能ブロック図である。本第３の実施形態のディ
ジタルフィルタは、第２の実施形態のディジタルフィル
タと異なる点は、８倍にオーバサンプリングされる前の
入力データをその周期で入力して、８倍のオーバサンプ
リングされたデータに対するディジタルフィルタ処理を
行うために、Ｍ個のシフトレジスタ５１−ｊ（ｊ＝１〜
Ｍ）と８個のＲＯＭ回路５４−ｉ（ｉ＝１〜８）とＭＵ
Ｘ５６で構成したことである。シフトレジスタ５１−ｊ
（ｊ＝１〜Ｍ−１）のＱ端子は、シフトレジスタ５１−
（ｊ＋１）のＤ端子及びＲＯＭ回路５４−ｉ（ｉ＝１〜
８）のアドレス端子に接続されている。シフトレジスタ
５１−１のＤ端子は、入力データｓ４１が接続されてい
る。シフトレジスタ５１−ＭのＱ端子は、ＲＯＭ回路５
４−ｉ（ｉ＝１〜８）のアドレス端子に接続されてい
る。シフトレジスタ５１−ｊ（ｊ＝１〜Ｍ）のＣＰ端子
は、クロックｓ４２が接続されている。ＲＯＭ回路５４
−ｉの出力ｓ５４−ｉは、ＭＵＸ５６が接続されてい
る。

【００１８】図９は、図８中のＲＯＭ回路５４−ｉの内
容を示す図である。図９に示すように、ＲＯＭ回路５４
−ｉには、そのＭビットのアドレスＳＨＲ＃１〜ＳＨＲ
＃Ｍで示されるアドレス領域に次式（３）で示されるデ
ータ値Ｋａ(ｉ)が格納されている。

【数３】 ここで、Ｆ８（ｊ−１）＋ｉは、８倍オーバサンプリン
グ信号をフィルタ演算する場合における実データが存在
する（８倍オーバサンプリング信号における補間データ
以外の入力データ）ディジタルフィルタのフィルタ係数
である。

【００１９】図１０は、図８のタイムチャートである。
ｓ４１は、入力データ、ｓ４２は、シフトレジスタ５１
−ｊのクロックであり、入力データｓ４１の周期であ
る。ｓ４１−１は、クロックｓ４２−１の期間での入力
データであり、この期間は同じ入力データが入力される
ものとする。ｓ５２は、Ｍ個のシフトレジスタ５１−ｊ
の出力である。ｓ５３は、ＲＯＭ回路５４−ｉの入力デ
ータ（アドレス）、ｓ４３は、ＲＯＭ回路５４−ｉのク
ロックであり、シフトレジスタ５１−ｊのクロックｓ４
２と同じである。ｓ５４−１はクロックｓ４３−１で
の、ＲＯＭ回路５４−ｉの出力である。ｓ５５は、ＭＵ
Ｘ５６の入力データであり、ｓ５５−１は、クロックｓ
４３−１でのその入力データである。ｓ４４は、ＭＵＸ
５６のクロックであり、シフトレジスタ５５−ｊのクロ
ックｓ５２の８倍のクロック周波数（入力データの８倍
オーバサンプリング周波数）である。ｓ４４−１−１〜
ｓ４４−１−８は、クロックｓ４３−１における、クロ
ックｓ４４の８個の各クロックである。ｓ５６は、ＭＵ
Ｘ５６の出力であり、ｓ５６−１〜ｓ５６−８は、クロ
ックｓ４４−１−１〜ｓ４４−１−８の各クロックにお
けるＭＵＸ５６の出力である。

【００２０】以下、図１０を参照しつつ、図８の動作の
説明をする。シフトレジスタ５１−１には、入力データ
ｓ４１がＤ端子に入力される。シフトレジスタ５１−ｊ
は、クロックｓ４２の立上がりのタイミングでデータを
ラッチすることにより、１クロック毎に１ビットシフト
動作をする。その結果、シフトレジスタ５１−ｊからは
Ｍ個の入力データｓ４１の時系列データが出力されるこ
とになる。このシフトレジスタ５１−ｊの出力は、クロ
ックｓ５２の１クロックの間は同じ値が保持される。例
えば、ｓ５２−１は、この期間は、同じデータとなる。
ＲＯＭ回路５４−ｉは、クロックｓ４３に同期して、シ
フトレジスタ５１−ｊ（ｊ＝１〜Ｍ）からの入力データ
ｓ５３をアドレスとして、そのアドレス領域に記憶され
た図９に示すデータを読み出して、出力データｓ５４と
して出力する。入力データｓ５３−１の間は同じアドレ
スが入力されるので、ｓ５３−１の間は、同じデータが
出力される。この結果、ＲＯＭ回路５４−ｉ（ｉ＝１〜
８）からの出力は、Ｍ個の入力データの同じ時系列デー
タのフィルタ係数を変えたフィルタ演算となる。補間に
より８倍オーバサンプリング信号のディジタルフィルタ
演算は、Ｍ個のオーバサンプリング前の入力データのフ
ィルタ係数を８倍オーバサンプリング周波数の周期で順
次変更してフィルタ演算するものであり、Ｍ個の同じ時
系列データが８回用いられることになる。つまり、ＲＯ
Ｍ回路５４−ｉの出力は、その８回のフィルタ演算結果
の１回を示すものである。

【００２１】ＭＵＸ５６は、例えば、クロックｓ４４の
立上がりで８値カウンタでカウントアップして、そのカ
ウンタ値をデコーダによりデコードして、そのカウント
値に応じて、ＲＯＭ回路５４−ｉの出力を選択して、出
力ｓ３８する。例えば、カウンタ値＝０の時に、クロッ
クｓ４４−１−１において、ＲＯＭ回路５４−１の出力
を選択するとすれば、カウンタ値＝ｉ−１の時に、クロ
ックｓ４４−１−ｉにおいて、ＲＯＭ回路５４−ｉの出
力を選択する。これは、入力データの８倍オーバサンプ
リング信号の８×Ｍタップのフィルタ演算と同じ結果で
あり、しかも入力データｓ４１−１と同時にその入力デ
ータｓ４１−１をタップとしたフィルタ演算結果ｓ５６
−１−１〜ｓ５６−１−８が得られることになる。

【００２２】以上説明したように、第３の実施形態によ
れば、１ビット入力データの零補間による８倍オーバサ
ンプリング信号のＦＩＲフィルタの処理において、１タ
ップ毎にフィルタ係数を乗算器、加算器を用いて計算せ
ず、１つのタップよりオーバサンプリングの８だけタッ
プ出力を設け、それぞれのタップ出力をアドレスとし
て、ＲＯＭ回路５４−１〜５４−８に入力し、オーバサ
ンプリング時に入力値が存在するタイミングで８つのう
ち、ＲＯＭ回路５４−１〜５４−８から１つを選択する
ことにより入力に対応したフィルタ計算を得るようにし
たので、第１及び第２の実施形態よりもシフトレジスタ
５１−１〜５１−Ｍ及びＲＯＭ回路５４−１〜５４−８
の動作速度を入力データと同じ速度に落として処理する
ことが可能となる。

【００２３】第４の実施形態 図１１は、本発明の第４の実施形態のディジタルフィル
タを示す機能ブロック図である。本第４の実施形態のデ
ィジタルフィルタが、第１、２、３の実施形態のディジ
タルフィルタと異なる点は、第１の実施形態（第２の実
施形態、又は第３の実施形態）のフィルタ演算部７１−
ｉ（ｉ＝１〜Ｎstage ）のシフトレジスタをＮstage
（Ｎstage ≧２）段カスケード接続して、そのフィルタ
演算部７１−ｉの出力側にＲＯＭ回路７３を設けたこと
である。フィルタ演算部７１−ｉは、第１〜第３の実施
形態のいずれか１つのディジタルフィルタで構成され、
複数ビットのシフトレジスタとＲＯＭ回路（第２、第３
の実施形態の場合は、ＭＵＸ）とを有している。フィル
タ演算部７１−１の入力側は、１ビットの入力データが
接続されている。フィルタ演算部７１−ｉ（ｉ＝１〜Ｎ
stage −１）の出力側は、フィルタ演算部７１−（ｉ＋
１）の入力側、及びＲＯＭ回路７３が接続されている。
フィルタ演算部７１−Ｎstage の出力側は、ＲＯＭ回路
７３が接続されている。フィルタ演算部７１−ｉが有す
るシフトレジスタのクロック端子には、クロックｓ６２
が接続されている。

【００２４】図１２は、図１１中のＲＯＭ回路７３の内
容を示す図である。図１２に示すように、ＲＯＭ回路７
３には、フィルタ演算部７１−ｉ（ｉ＝１〜Ｎstage ）
の出力ｓ７１−ｉをアドレス信号として、そのアドレス
領域には、フィルタ演算部７１−ｉの出力ｓ７１−ｉの
加算結果が格納されている。図１３は、図１１中のＲＯ
Ｍ回路７３のタイムチャートである。ｓ６３は、ＲＯＭ
回路７３のクロックであり、フィルタ演算部７１−ｉの
ＲＯＭ回路のクロックと同じ周波数である。ｓ７２は、
ＲＯＭ回路７３の入力データであり、ＲＯＭ回路７３の
１クロックｓ６２−１の間は、同じデータ値である。以
下、図１３を参照しつつ、図１１の動作の説明をする。
フィルタ演算部７１−１には、入力データｓ６１が入力
される。フィルタ演算部７１−ｉ（ｉ＝１〜Ｎstage ）
は、そのフィルタ演算部７１−ｉが有するシフトレジス
タのクロックｓ６２の立上がりのタイミングでデータを
ラッチして、クロックｓ６２毎に１ビットシフト動作す
る。

【００２５】そして、フィルタ演算部７１−ｉは、その
フィルタ演算部７１−ｉが有する図示しないＲＯＭ回路
に予め記憶させておいたフィルタ演算結果を、シフトレ
ジスタの出力をアドレスして、そのアドレス領域のデー
タを読み出して、出力する。そして、フィルタ演算部７
１−ｉを第２、又は第３の実施形態のディジタルフィル
タで構成した場合は、図５又は図８中のＭＵＸ３８，５
６で上述したＲＯＭ回路の出力を選択して、フィルタ演
算結果を出力する。この結果、各フィルタ演算部７１−
ｉ（ｉ＝１〜Ｎstage ）のタップをｎ_j （ここで、ｊ＝
１〜Ｍ）とすると、タップｎ_j のフィルタ演算結果が得
られることになり、これらＮstage 個のフィルタ演算結
果を加算することにより、ｎ₁ ＋…＋ｎ_M×Nstageのタ
ップのディジルタフィルタ演算結果が得られることにな
る。ＲＯＭ回路７３は、フィルタ演算部７１−ｉから入
力される入力データｓ６１をアドレスとして、クロック
ｓ６３に同期して、そのアドレス領域に記憶された図１
２に示すデータを読み出して、出力データｓ７３として
出力する。ＲＯＭ回路７３には、フィルタ演算部７１−
ｉのＮstage 個の加算結果が記憶されているので、ｎ₁
＋…＋ｎ_M×Nstageのタップのディジルタフィルタ演算
結果ｓ７３−１が得られることになる。

【００２６】以上説明したように、本第４の実施形態に
よれば、第１〜第３の実施形態のフィルタ演算部７１−
１〜７１−Ｎstage のシフトレジスタをカスケードに接
続し、そられの全ての出力をアドレスとしてＲＯＭ回路
７３に入力し、その入力に対応した加算値をＲＯＭ回路
７３の出力として得るようにしたので、第１〜第３の実
施形態より長いフィルタを第１〜第３の実施形態のフィ
ルタと同等の回路素子の組み合わせによる構成が可能で
あり、かつ第１〜第３のフィタル構成の速度と同等の動
作を得ることができる。

【００２７】第５の実施形態 図１４は、本発明の第５の実施形態のディジタルフィル
タを示す機能ブロック図であり、図１１中の要素に共通
する要素には共通する符号を付してある。本第５の実施
形態のディジタルフィルタが第４の実施形態のディジタ
ルフィルタと異なる点は、フィルタ演算部７１−ｉ（ｉ
＝１〜Ｎstage ）の出力側にＲＯＭ回路７３の代わり
に、加算器９３を設けたことである。フィルタ演算部７
１−ｉは、第１〜第３の実施形態のいずれか１つのディ
ジタルフィルタで構成され、複数ビットのシフトレジス
タとＲＯＭ回路（第２、第３の実施形態の場合は、更に
ＭＵＸ３８，５６）とを有している。フィルタ演算部７
１−１の入力側は、１ビットの入力データが接続されて
いる。フィルタ演算部７１−ｉ（ｉ＝１〜Ｎstage −
１）の出力側は、フィルタ演算部７１−（ｉ＋１）の入
力側、及び加算器９３が接続されている。フィルタ演算
部７１−Ｎの出力側は、加算器９３が接続されている。
フィルタ演算部７１−ｉが有するシフトレジスタのクロ
ック端子には、クロックｓ６２が接続されている。

【００２８】図１５（ａ）、（ｂ）は、図１４中の加算
器９３の構成例を示す図であり、特に同図（ａ）は、ト
ーナメント方式に加算する加算器の構成例であり、同図
（ｂ）は、シーケンシャル方式に加算する加算器の構成
例である。図１５（ａ）に示すように、例えば、フィル
タ演算部７１−ｉの個数Ｎstageを８個とすると、トー
ナメント方式に加算する加算器では、７個の加算器１１
０−１〜１１０−４、１１１−１〜１１１−２、１１２
を有している。１段目の加算器１１０−ｉの入力側は、
フィルタ演算部７１−ｉの出力側に接続されている。８
個のフィルタ演算部７１−ｉ（ｉ＝１〜８）の出力ｓ１
００−ｊ−１，ｓ１００−ｊ−２（ｊ＝１〜４）は、加
算器１１０−ｊの入力側に接続されている。加算器１１
０−１、１１０−２の出力信号ｓ１１０−１、ｓ１１０
−２は、加算器１１１−１の入力側に接続されている。
加算器１１０−３、１１０−４の出力信号ｓ１１０−
３、ｓ１１０−４は、加算器１１１−２の入力側に接続
されている。加算器１１１−１、１１１−２の出力信号
ｓ１１１−１、ｓ１１１−２は、加算器１１２の入力側
に接続されている。

【００２９】図１５（ｂ）に示すように、例えば、フィ
ルタ演算部７１−ｉの個数Ｎstageを８個とすると、シ
ーケンシャル方式に加算する加算器では、７個の加算器
１２２−１〜１２２−７を有している。加算器１２２−
ｉ（ｉ＝１〜Ｎstage −１）の出力側は、加算器１２２
−（ｉ＋１）の一方の端子に接続されている。加算器１
２２−１の入力側は、フィルタ演算部の出力ｓ１２１−
１，ｓ１２１−２が接続されている。加算器１２２−
（ｉ＋１）（ｉ＝１〜６）の他方の端子は、フィルタ演
算部の出力ｓ１２１−（ｉ＋１）が接続されている。そ
して、加算器１２２−７の出力が演算結果となる。以
下、図１３の動作の説明をする。

【００３０】フィルタ演算部７１−１には、入力データ
ｓ６１が入力される。フィルタ演算部７１−ｉ（ｉ＝１
〜Ｎstage ）は、そのフィルタ演算部７１−ｉが有する
シフトレジスタのクロックｓ６２の立上がりのタイミン
グでデータをラッチして、クロックｓ６２毎に１ビット
シフト動作する。そして、フィルタ演算部７１−ｉは、
そのフィルタ演算部７１−ｉが有する図示しないＲＯＭ
回路に予め記憶させておいたフィルタ演算結果を、シフ
トレジスタの出力をアドレスして、そのアドレス領域の
データを読み出して、出力する。そして、フィルタ演算
部７１−ｉが、第２、又は第３の実施形態のディジタル
フィルタで構成した場合は、ＭＵＸ３８，５６でＲＯＭ
回路３５−１〜３５−８，５４−１〜５４−８の出力を
選択して、フィルタ演算結果を出力する。この結果、各
フィルタ演算部７１−ｉ（ｉ＝１〜Ｎstage ）のタップ
数をｎ_j（ここで、ｊ＝１−Ｍ）とすると、タップｎ_j
の各フィルタ演算結果が得られることになり、これらＮ
stage 個のフィルタ演算結果を加算器９３で加算するこ
とにより、ｎ₁ ＋…＋ｎ_M×Nstageのタップのフィルタ
演算結果が得られることになる。

【００３１】ここでは、Ｎstage ＝８の場合、加算器が
トーナメント方式の構成の場合とシーケンシャル方式の
構成の場合について、図１５のタイムチャートである図
１６（ａ），（ｂ）を参照しつつ、その動作の説明をす
る。 （ａ） トーナメント方式の場合 図１６（ａ）は、図１５（ａ）に示すトーナメント方式
の場合の加算器のタイムチャートである。図１６（ａ）
中のｓ１００は、フィルタ演算部７１−ｉ（ｉ＝１〜
８）の出力から出力される図１５（ａ）中の１段目の加
算器１１０−１〜１１０−４の入力データである。ｓ９
０は、加算器１１０−１〜１１０−４，１１１−１，１
１１−２が動作するクロックであり、そのクロック周波
数は、入力データｓ１００と同じ周波数である。ｓ９０
−１−１，ｓ９０−１−２，ｓ９０−１−３は、クロッ
クｓ９０の各クロック期間を示す。ｓ１００−１，ｓ１
００−２，ｓ１００−３は、各入力データを示し、その
間は同じ値である。ｓ１１２は加算器１１２の出力であ
り、ｓ１１２−１〜ｓ１１２−３は、入力データｓ１０
０−１，ｓ１００−２，ｓ１００−３の加算結果であ
る。

【００３２】以下、図１６（ａ）を参照しつつ、図１５
（ａ）の動作の説明をする。加算器１１０−ｉ（ｉ＝１
〜４）は、クロックｓ９０に同期して、入力データｓ１
００を加算して、その加算結果ｓ１１０−ｉを加算器１
１１−１、１１１−２に出力して、加算器１１１−１，
１１１−２は、クロックｓ９０に同期して、加算結果ｓ
１１０−ｉを加算して、その加算結果ｓ１１１−１，ｓ
１１１−２を３段目の加算器１１２に出力する。加算器
１１２は、クロックｓ９０に同期して、加算結果ｓ１１
１−１，ｓ１１１−２を加算して、加算結果ｓ１１２を
出力する。この結果、入力データｓ１００は、３サイク
ル後に、加算結果が出力されることになる。例えば、入
力データｓ１００−１，ｓ１００−２，１００−３は、
加算器の段数分の３サイクル後に出力データｓ１２２−
１，ｓ１２２−２，ｓ１２２−３となって、順次出力さ
れる。

【００３３】（ｂ） シーケンシャル方式の場合 図１６（ｂ）は、図１５（ｂ）に示すシーケンシャル方
式の場合の加算器のタイムチャートである。図１６
（ｂ）中のｓ１０１、フィルタ演算部７１−ｉの出力か
ら出力される図１５（ｂ）中の加算器１２２−ｉの入力
データである。ｓ９１は、加算器１２１−１〜１２１−
７が動作するためのクロックであり、そのクロック周波
数は、入力データｓ１０１の８倍のクロック周波数であ
る。ｓ９１−１−１〜ｓ９１−１−８は、クロックｓ９
１の各クロック期間を示す。ｓ１２２−１は、入力デー
タｓ１０１−１の加算器１２２−７からの加算結果であ
る。以下、図１６（ｂ）を参照しつつ、図１５（ｂ）の
動作の説明をする。加算器１２１−１は、クロックｓ９
１に同期して、２つのフィルタ演算部７１−ｉからのフ
ィルタ演算結果ｓ１２１−１とｓ１２１−２とを加算し
て、加算結果ｓ１２１−１を加算器１２１−２に出力す
る。加算器１２１−２は、フィルタ演算部からの出力ｓ
１２１−３と加算器１２１−１の加算結果ｓ１２１−１
とを、クロックｓ９０に同期して、加算して、加算結果
ｓ１２１−２を加算器１２１−３に出力する。同様に、
加算器１２１−ｉ（ｉ＝３〜７）は、フィルタ演算部か
らの入力データと加算器１２１−（ｉ−１）の加算結果
ｓ１２１−（ｉ−１）とを、クロックｓ９０に同期し
て、加算結果ｓ１２１−ｉを出力する。これにより、入
力データｓ１０１−１は、７クロック後に、全てが加算
されて、出力データｓ１２２−１となる。

【００３４】以上説明したように、本第５の実施形態に
よれば、第１〜第４の実施形態のフィルタ演算部７１−
１〜７１−Ｎstage をカスケードに接続し、そられの全
ての出力を加算器９３で合成してフィルタ出力として得
るようにしたので、第１〜第４の実施形態のフィルタ構
成よりも長いフィルタを第１〜第４の実施形態のフィル
タ演算部と同等の回路素子の組み合わせによる構成が可
能である。さらに、第１〜第４の実施形態のフィルタ演
算部の出力ビット数が多い場合には、出力ビット数分の
アドレス端子とメモリ空間を必要とするＲＯＭ回路７３
で構成するよりも回路が特に簡単になる。

【００３５】なお、本発明は上記実施形態に限定され
ず、種々の変形が可能である。その変形例としては、例
えば、次のようなものがある。 （ａ） 次の文献２の「軍用に始まり、民間用途へセル
ラ電話から無線ＬＡＮへ」のところの図１０のところ
で、妨害波を取り除いて希望信号のみを復調する時にお
いて、妨害波を推定する時に復調データを送信手順と同
様に生成する必要があり、送信器により変調されたベー
スバンドの信号は動作クロック以上の帯域を有するの
で、そのサイドローブの発生を抑え、帯域が広がらない
ような目的でローパスフィルタを通しているとき、第１
〜第５の実施形態のディジタルフィルタを挿入すること
が可能である。 文献２；日経エレクトロニクス社、１９９３年１０月、
中川正雄著、「データ圧縮とディジタル変調」、Ｐ．２
３７−２５２ （ｂ） 第２、３の実施形態では、８倍オーバサンプリ
ングのディジタルフィルタの構成例を説明したが、ｎ倍
（ｎ≧２）の場合にもおいても、ＲＯＭ回路をｎ個設け
て、そのタップ係数とタップの積和結果をそのタップを
アドレスとして、格納すればよい。

【００３６】

【発明の効果】以上詳細に説明したように、第１〜第５
の発明によれば、ＲＯＭ回路にフィルタ演算結果をシフ
トレジスタの出力信号をアドレスした時のそのアドレス
領域に格納し、そのシフトレジスタの出力信号をアドレ
スとして読み出すので、フィルタ演算を高速に行うこと
ができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態のディジタルフィルタ
の機能ブロック図である。

【図２】従来のディジタルフィルタの機能ブロック図で
ある。

【図３】図１中のＲＯＭ回路１４の内容を示す図であ
る。

【図４】図１のタイムチャートである。

【図５】本発明の第２の実施形態のディジタルフィルタ
の機能ブロック図である。

【図６】図５中のＲＯＭ回路３５−ｉの内容を示す図で
ある。

【図７】図５のタイムチャートである。

【図８】本発明の第３の実施形態のディジタルフィルタ
の機能ブロック図である。

【図９】図８中のＲＯＭ回路５４−ｉの内容を示す図で
ある。

【図１０】図８のタイムチャートである。

【図１１】本発明の第４の実施形態のディジタルフィル
タの機能ブロック図である。

【図１２】図１１中のＲＯＭ回路７３の内容を示す図で
ある。

【図１３】図１１中のＲＯＭ回路７３のタイムチャート
である。

【図１４】本発明の第５の実施形態のディジタルフィル
タの機能ブロック図である。

【図１５】図１４中の加算器９３の構成例を示す図であ
る。

【図１６】図１５のタイムチャートである。

【符号の説明】

１１−ｉ，５１−ｉ（ｉ＝１〜Ｍ）
シフトレジスタ ３１−（８ｊ＋ｉ）（ｊ＝０〜Ｍ−１，ｉ＝１〜８）
シフトレジスタ １４，３５−ｉ，５４−ｉ（ｉ＝１〜８），７３
ＲＯＭ回路 ３８，５６
ＭＵＸ ７１−ｉ（ｉ＝１〜Ｎstage ）
フィルタ演算部 ９３
加算器

Claims (5)

【特許請求の範囲】
1. 【請求項１】 入力データと同じ周波数のクロックで動
   作するＭ（Ｍ≧１の整数）個のシフトレジスタと、 前記各シフトレジスタに対応するフィルタ係数とそのシ
   フトレジスタから出力される値との積和結果を予め、そ
   のＭ個のシフトレジスタの出力をアドレスとした時のそ
   のアドレス領域に記憶し、前記Ｍ個のシフトレジスタの
   出力をアドレスとして入力し、そのアドレス領域に格納
   されたデータを出力するメモリとを、 備えたことを特徴とするディジタルフィルタ。
2. 【請求項２】 データを補間によりｎ（ｎ≧２の整数）
   倍にオーバサンプリングした時のそのオーバサンプル周
   波数と同じ周波数のクロックで動作するｎ×Ｍ（Ｍ≧１
   の整数）個のシフトレジスタと、 前記シフトレジスタと同じ周波数のクロックで動作し、
   前記ｎ×Ｍ個のシフトレジスタをデータ入力順に並べ、
   その先頭からｎ個置きにシフトレジスタを選択してゆき
   Ｍ個のシフトレジスタからなるｎ個のグループに分類し
   た時に、その各グループに属するＭ個のシフトレジスタ
   から出力される値とフィルタ係数との積和結果を予め、
   そのＭ個のシフトレジスタの出力をアドレスとした時の
   そのアドレス領域に記憶し、前記Ｍ個のシフトレジスタ
   の出力をアドレスとして入力し、そのアドレス領域のデ
   ータを出力するｎ個のメモリと、 前記シフトレジスタと同じ周波数のクロックで動作し、
   前記ｎ個のメモリの出力からいずれか１つを選択する選
   択回路とを、 備えたことを特徴とするディジタルフィルタ。
3. 【請求項３】 入力データと同じ周波数のクロックで動
   作するＭ（Ｍ≧１の整数）個のシフトレジスタと、 前記入力データを補間によりｎ（ｎ≧２）倍オーバサン
   プリングしたｎ×Ｍ個のデータをフィルタ処理する際の
   そのｎ×Ｍ個のフィルタ係数をそのフィルタ係数に掛け
   合わせるデータの入力の順に並べ、その先頭からｎ個置
   きにフィルタ係数を選択してゆき、Ｍ個のフィルタ係数
   からなるｎ個のグループに分類した時に、Ｍ個のシフト
   レジスタから出力される値とその各グループに属するＭ
   個のフィルタ係数との積和結果を予め、そのＭ個のシフ
   トレジスタの出力をアドレスとした時のそのアドレス領
   域に記憶し、前記Ｍ個のシフトレジスタの出力をアドレ
   スとして入力し、そのアドレス領域のデータを出力する
   ｎ個のメモリと、 前記ｎ倍オーバサンプリング周波数と同じ周波数のクロ
   ックで動作し、前記ｎ個のメモリの出力からいずれか１
   つを選択する選択回路とを、 備えたことを特徴とするディジタルフィルタ。
4. 【請求項４】 シフトレジスタが縦続接続された請求項
   １、２、又は３記載の複数個のディジタルフィルタと、 前記複数個のディジタルフィルタの出力の加算結果を、
   前記複数個のディジタルフィルタの出力をアドレスとし
   た時のそのアドレス領域に記憶して、前記ディジタルフ
   ィルタの出力をアドレスとして、そのアドレス領域のデ
   ータを出力するメモリとを、 備えたことを特徴とするディジタルフィルタ。
5. 【請求項５】 シフトレジスタが縦続接続された請求項
   １、２、又は３記載の複数個のディジタルフィルタと、 前記複数個のディジタルフィルタの出力結果を加算する
   加算器とを、 備えたことを特徴とするディジタルフィルタ。