JPH10112632A - Digital filter - Google Patents

Abstract

PROBLEM TO BE SOLVED: To perform a fast arithmetic operation of a digital filter. SOLUTION: The shift registers 11-i (i=1 to M) latch the input data s1 in the rise timing of a clock s2 and shift the data s1 by one bit for every clock s2. A ROM circuit 14 stores the product-sum result of the output SHR#i of the registers 11-i in an address area when the output SHR#i is addressed. Then the circuit 14 outputs the data from the address area synchronously with the clock s2 with the output SHR#i defined as an address. Thus, the filter arithmetic results of M pieces of taps are obtained.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、移動通信の変調装
置等に使用する符号分割多元接続（以下、ＣＤＭＡ）通
信などにおけるディジタルフィルタに関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital filter for use in a code division multiple access (hereinafter referred to as CDMA) communication used for a mobile communication modulator or the like.

【０００２】[0002]

【従来の技術】従来、このような分野の技術としては、
例えば、次のような文献に記載されるものがあった。 文献１；日経エレクトロニクス社、１９９３年１０月、
Jurg Hinderling 他著、「データ圧縮とディジタル変
調」、Ｐ．２５３−２６４ 移動通信のディジタル変調装置で使用されるＣＤＭＡ方
式は、前記文献１に記載されているように、１０ＫＨｚ
の符号化した音声信号の畳み込み符号化処理、インター
リーブ、スクランブル、スペクトル拡散処理、インター
リーブ、スクランブル、スペクトル拡散処理、バースト
・ランダマイズ処理等を順次行った後、ディジタルフィ
ルタを用いて、送信データとして用いる１．２５ＭＨｚ
帯域幅以外の帯域成分のカットを行うものである。この
ディジタルフィルタの役割は変調されたベースバンドの
信号は動作クロック周波数以上の帯域を有するため、サ
イドローブが発生するため、これを抑え、帯域が広がら
ないような目的でローパスフィルタを通して、高周波成
分を取り除くことにある。この目的のフィルタは隣接す
る帯域へ信号を出さないようにする必要があり、送信信
号は位相情報を用いて伝送するので、直線位相の特性が
必要であるために、急崚な遷移域の特性を持つＦＩＲ型
ディジタルフィルタが必要となる。2. Description of the Related Art Conventionally, techniques in such a field include:
For example, there is one described in the following literature. Reference 1: Nikkei Electronics, October 1993
Jurg Hinderling et al., "Data Compression and Digital Modulation," p. 253-264 A CDMA system used in a digital modulation device for mobile communication has a frequency of 10 KHz as described in Reference 1.
After sequentially performing convolutional coding processing, interleaving, scrambling, spread spectrum processing, interleaving, scrambling, spread spectrum processing, burst randomizing processing, and the like of the coded audio signal, the digital signal is used as transmission data. .25 MHz
This is to cut a band component other than the bandwidth. The role of this digital filter is that the modulated baseband signal has a band equal to or higher than the operating clock frequency, so that side lobes are generated. To get rid of it. Filters for this purpose need to prevent signals from being output to adjacent bands, and transmit signals are transmitted using phase information. Therefore, an FIR digital filter having the following is required.

【０００３】[0003]

【発明が解決しようとする課題】しかしながら、急崚な
遷移域の特性を有するフィルタをＦＩＲ型のディジタル
フィルタで実現する場合、膨大なフィルタの係数タップ
用の乗算器とフィルタのタップ分の加算器（２入力加算
器を組み合わせて多入力加算器を構成するため、ｍ入力
に対してｍ−１個の２入力加算器が必要）が必要にな
る。図２は、Ｍタップの係数を有する従来のディジタル
フィルタの構成例を示す機能ブロック図である。図２に
示すように、Ｍタップ係数を有する従来のディジタルフ
ィルタは、Ｍ個のシフトレジスタ１−ｉ（ｉ＝１〜Ｍ）
とシフトレジスタ１−ｉの出力とフィルタ係数とを掛け
算するＭ個の乗算器２−ｉと乗算器２−ｉの乗算結果を
加算する加算器３から構成される。そして、このディジ
タルフィルタは、シフトレジスタ１−１に入力データを
入力して、クロックに同期して、１ビットずつシフトレ
ジスタ１−ｉでシフトして、乗算器１−ｉでタップ係数
とシフトレジスタ１−ｉの出力とを掛け算して、加算器
３でＭ個の乗算器２−ｉの出力を加算して、出力すると
いうものである。この時、入力データを入力してから加
算器２−１の乗算器の動作クロック周期＋加算器３の段
数×加算器３の動作クロック周期後に出力されることに
なる。このような構成のハードウェアを製作する場合、
膨大なハード量と演算量を必要とする問題があった。However, when a filter having a sharp transition band characteristic is realized by an FIR type digital filter, a multiplier for a large number of filter coefficient taps and an adder for the filter taps are used. (Since a multi-input adder is configured by combining two-input adders, m-1 two-input adders are required for m inputs.) FIG. 2 is a functional block diagram showing a configuration example of a conventional digital filter having M tap coefficients. As shown in FIG. 2, a conventional digital filter having M tap coefficients has M shift registers 1-i (i = 1 to M).
, And M multipliers 2-i for multiplying the output of the shift register 1-i and the filter coefficient, and an adder 3 for adding the multiplication results of the multipliers 2-i. The digital filter inputs input data to a shift register 1-1, shifts the data by a shift register 1-i bit by bit in synchronization with a clock, and multiplies the tap coefficient and the shift register by a multiplier 1-i. 1-i, and the adder 3 adds the outputs of the M multipliers 2-i and outputs the result. At this time, the data is output after the input data is input and after the operation clock cycle of the multiplier of the adder 2-1 + the number of stages of the adder 3 × the operation clock cycle of the adder 3. When making hardware with such a configuration,
There is a problem that requires a huge amount of hardware and a large amount of calculation.

【０００４】[0004]

【課題を解決するための手段】前記課題を解決するため
に、本発明のディジタルフィルタでは、入力データと同
じ周波数のクロックで動作するＭ（Ｍ≧１の整数）個の
シフトレジスタと、前記各シフトレジスタに対応するフ
ィルタ係数とそのシフトレジスタから出力される値との
積和結果を予め、そのＭ個のシフトレジスタの出力をア
ドレスとした時のそのアドレス領域に記憶し、前記Ｍ個
のシフトレジスタの出力をアドレスとして入力し、その
アドレス領域に格納されたデータを出力するメモリとを
備えている。以上の様に発明を構成したので、各シフト
レジスタの値をアドレスとしてメモリの内容を読み出す
と、メモリには各シフトレジスタの値とフィルタ係数と
の積和演算した結果が格納されているので、その各シフ
トレジスタの値におけるディジタルフィルタ演算結果が
加算器を用いずに得られることになる。In order to solve the above-mentioned problems, in the digital filter of the present invention, M (an integer of M ≧ 1) shift registers operating with a clock having the same frequency as the input data; The sum of the product of the filter coefficient corresponding to the shift register and the value output from the shift register is stored in advance in the address area when the output of the M shift registers is used as an address, and the M shift A memory for inputting an output of the register as an address and outputting data stored in the address area. Since the invention is configured as described above, when the contents of the memory are read using the value of each shift register as an address, the result of the product-sum operation of the value of each shift register and the filter coefficient is stored in the memory. The digital filter operation result for each shift register value can be obtained without using an adder.

【０００５】[0005]

【発明の実施の形態】第１の実施形態 図１は、本発明の第１の実施形態のディジタルフィルタ
を示す機能ブロック図である。本第１の実施形態のディ
ジタルフィルタが従来のディジタルフィルタと異なる点
は、乗算器と加算器とを無くして、その代わりにフィル
タ演算結果をシフトレジスタ１１−ｉの出力をアドレス
として、そのアドレス領域に記憶するＲＯＭ回路１４を
設けたことである。即ち、本第１の実施形態のディジタ
ルフィルタは、フィルタ係数の個数に等しいＭ個のシフ
トレジスタ１１−ｉ（ｉ＝１〜Ｍ）とＲＯＭ回路１４と
を備えている。シフトレジスタ１１−ｉ（ｉ＝１〜Ｍ−
１）のＱ端子からの出力ＳＨＲ＃ｉはＲＯＭ回路１４の
ｉビット目のアドレス端子及びシフトレジスタ１１−
（ｉ＋１）のデータを入力するＤ端子に接続されてい
る。シフトレジスタ１１−１のＤ端子は、１ビットの入
力データｓ１が接続されている。シフトレジスタ１１−
ＭのＱ端子からの出力ＳＨＲ＃ＭはＲＯＭ回路１４のＭ
ビット目のアドレス端子に接続されている。シフトレジ
スタ１１−ｉ（ｉ＝１〜Ｍ）のＣＰ端子は、クロックｓ
２が接続されている。ＲＯＭ回路１４はＭビットのアド
レス端子を有し、アドレス端子に入力されたアドレスに
従って、そのアドレスに格納された値を出力するもので
ある。DESCRIPTION OF THE PREFERRED EMBODIMENTS First Embodiment FIG. 1 is a functional block diagram showing a digital filter according to a first embodiment of the present invention. The difference between the digital filter of the first embodiment and the conventional digital filter is that the multiplier and the adder are eliminated, and the filter operation result is replaced by using the output of the shift register 11-i as an address. Is provided in the ROM circuit 14. That is, the digital filter of the first embodiment includes M shift registers 11-i (i = 1 to M) equal to the number of filter coefficients and the ROM circuit 14. Shift register 11-i (i = 1 to M-
The output SHR # i from the Q terminal of 1) is the address terminal of the i-th bit of the ROM circuit 14 and the shift register 11-
It is connected to the D terminal for inputting the data of (i + 1). The D terminal of the shift register 11-1 is connected to 1-bit input data s1. Shift register 11-
The output SHR # M from the Q terminal of M is
It is connected to the bit address terminal. The CP terminal of the shift register 11-i (i = 1 to M) is connected to the clock s
2 are connected. The ROM circuit 14 has an M-bit address terminal, and outputs a value stored at the address according to the address input to the address terminal.

【０００６】図３は、図１中のＲＯＭ回路１４の内容を
示す図である。図３に示すように、ＲＯＭ回路１４には
Ｍ個のシフトレジスタ１１−ｉの出力ＳＨＲ＃ｉをアド
レスとして、そのアドレス領域には、次式（１）に示さ
れるデータ値が記憶されている。FIG. 3 is a diagram showing the contents of the ROM circuit 14 in FIG. As shown in FIG. 3, the output SHR # i of the M shift registers 11-i is used as an address in the ROM circuit 14, and a data value represented by the following equation (1) is stored in the address area. .

【数１】 ここで、Ｆｉはフィルタ係数であり、ＳＨＲ＃ｉは１
（“Ｈ”）、又は−１（“Ｌ”；アドレス値では、
“０”としている）である。(Equation 1) Here, Fi is a filter coefficient, and SHR # i is 1
(“H”) or −1 (“L”;
"0").

【０００７】図４は、図１のタイムチャートである。ｓ
１は、入力データであり、ｓ１−１，ｓ１−２は、各入
力データを示し、この間の入力データは同じ値である。
ｓ２は、シフトレジスタ１１−ｉのクロックであり、入
力データの周期と同じクロック周波数である。ｓ２−
１，ｓ２−２は、各クロックを示している。ｓ１２は、
シフトレジスタ１１−ｉの出力データであり、ｓ１２−
１，ｓ１２−２は、クロックｓ２−１，ｓ２−２におけ
る出力データを示している。ｓ１３は、ＲＯＭ１４の入
力データであり、ｓ３はＲＯＭ回路１４の動作クロック
であり、シフトレジスタ１１−ｉと同じクロック周波数
である。ｓ１３−１，ｓ１３−２は、クロックｓ３−
１，ｓ３−２におけるＲＯＭ回路１４の入力データであ
る。ｓ１４はＲＯＭ回路１４の出力データであり、ｓ１
４−１，ｓ１４−２は、クロックｓ３−１，ｓ３−２に
おけるＲＯＭ回路１４の出力データである。FIG. 4 is a time chart of FIG. s
1 is input data, s1-1 and s1-2 indicate each input data, and the input data during this period has the same value.
s2 is the clock of the shift register 11-i, and has the same clock frequency as the cycle of the input data. s2-
1, s2-2 indicates each clock. s12 is
The output data of the shift register 11-i.
Reference numerals 1 and s12-2 indicate output data in the clocks s2-1 and s2-2. s13 is input data of the ROM 14, s3 is an operation clock of the ROM circuit 14, and has the same clock frequency as the shift register 11-i. s13-1 and s13-2 are clocks s3-
1, input data of the ROM circuit 14 in s3-2. s14 is output data of the ROM circuit 14, and s1
4-1 and s14-2 are output data of the ROM circuit 14 at the clocks s3-1 and s3-2.

【０００８】以下、図４を参照しつつ、図１の動作の説
明をする。入力データｓ１は、クロックｓ２に同期して
シフトレジスタ１１−１に入力される。シフトレジスタ
１１−ｉ（ｉ＝１〜Ｍ）は、クロックｓ２の立上がりに
同期して、Ｄ端子に入力されたデータを出力することに
より、クロックｓ２毎に１ビットシフト動作をする。こ
の結果、Ｍ個のシフトレジスタ１１−ｉからの出力ＳＨ
Ｒ＃ｉはＭ個の入力データの時系列データとなる。クロ
ックｓ２−１，ｓ２−２のシフトレシスタ１１−ｉの出
力ｓ１２−１，ｓ１２−２は、ＲＯＭ回路１４のアドレ
ス端子に順次出力される。ＲＯＭ回路１４は、アドレス
端子に入力される入力データｓ１３−１，ｓ１３−２を
順次入力して、クロックｓ３−１，ｓ３−２にそれぞれ
同期して、そのアドレス領域のデータを読み出して、出
力データｓ１４−１，ｓ１４−２として出力する。ＲＯ
Ｍ回路１４には、図３に示すように、ＳＨＲ＃１，…，
ＳＨＲ＃Ｍとフィルタ係数の積和結果が、ＳＨＲ＃１，
…，ＳＨＲ＃Ｍをアドレスしてそのアドレス領域に格納
されているので、ＲＯＭ回路１４からはＭ個の入力デー
タの時系列データのフィルタ演算結果が出力されること
になる。The operation of FIG. 1 will be described below with reference to FIG. The input data s1 is input to the shift register 11-1 in synchronization with the clock s2. The shift register 11-i (i = 1 to M) performs a one-bit shift operation for each clock s2 by outputting data input to the D terminal in synchronization with the rising of the clock s2. As a result, the outputs SH from the M shift registers 11-i are output.
R # i is time-series data of M pieces of input data. The outputs s12-1 and s12-2 of the shift registers 11-i of the clocks s2-1 and s2-2 are sequentially output to the address terminals of the ROM circuit 14. The ROM circuit 14 sequentially inputs the input data s13-1 and s13-2 input to the address terminals, reads out the data in the address area in synchronization with the clocks s3-1 and s3-2, and outputs the data. The data is output as data s14-1 and s14-2. RO
As shown in FIG. 3, the M circuit 14 has SHR # 1,.
The product-sum result of SHR # M and the filter coefficient is SHR # 1,
, SHR # M are addressed and stored in the address area, so that the ROM circuit 14 outputs a filter operation result of the time series data of the M pieces of input data.

【０００９】以上説明したように、第１の実施形態によ
れば、１ビット入力データのディジタルフィルタの処理
において、１タップ毎にフィルタ係数を乗算器、加算器
を用いて計算せず、全てのタップをアドレスとしてＲＯ
Ｍ回路１４に入力し、その入力に対応したフィルタ計算
をＲＯＭ回路１４の出力ｓ１４として得るようにしたの
で、入力データと同時にフィルタ演算結果が出力され
て、高速動作が可能となる。また、ディジタルフィルタ
の伝達関数は、図２の従来のディジタルフィルタのもの
と同じであるため、フィルタの性能はまったく変わらな
いという特徴を持つ。As described above, according to the first embodiment, in the digital filter processing of 1-bit input data, the filter coefficient is not calculated for each tap by using the multiplier and the adder, and all the coefficients are calculated. RO with tap as address
Since the data is input to the M circuit 14 and the filter calculation corresponding to the input is obtained as the output s14 of the ROM circuit 14, the result of the filter operation is output simultaneously with the input data, thereby enabling high-speed operation. Further, since the transfer function of the digital filter is the same as that of the conventional digital filter shown in FIG. 2, there is a feature that the performance of the filter is not changed at all.

【００１０】第２の実施形態 図５は、本発明の第２の実施形態のディジタルフィルタ
を示す機能ブロック図である。本第２の実施形態のディ
ジタルフィルタは、第１の実施形態のディジタルフィル
タと異なる点は、零補間による８倍オーバサンプリング
された信号のディジタルフィルタ演算処理を８×Ｍ個の
シフトレジスタ３１−（８ｊ＋ｉ）（ｉ＝１〜８，ｊ＝
０〜Ｍ−１）と８個のＲＯＭ回路３５−ｉ（ｉ＝１〜
８）と選択回路（以下、ＭＵＸと呼ぶ）３８とにより行
う点である。シフトレジスタ３１−１のＤ端子は１ビッ
トの入力データｓ２１が接続される。シフトレジスタ３
１−（８ｊ＋ｉ）（ｉ＝１〜８，ｊ＝０〜Ｍ−１、但
し、ｊ＝Ｍ−１の場合は、ｉ＝８は除く）のＱ端子は、
シフトレジスタ３１−（８ｊ＋ｉ＋１）のＤ端子及び及
びＲＯＭ回路３５−ｉのアドレス端子が接続されてい
る。シフトレジスタ３１−８ＭのＱ端子は、ＲＯＭ回路
３５−８のアドレス端子に接続されている。シフトレジ
スタ３１−（８ｊ＋ｉ）（ｉ＝１〜８，ｊ＝０〜Ｍ−
１）のＣＰ端子には、クロックｓ２２が接続されてい
る。 Second Embodiment FIG. 5 is a functional block diagram showing a digital filter according to a second embodiment of the present invention. The digital filter according to the second embodiment is different from the digital filter according to the first embodiment in that the digital filter arithmetic processing of the signal 8 times oversampled by zero interpolation is performed by 8 × M shift registers 31- ( 8j + i) (i = 1 to 8, j =
0 to M-1) and eight ROM circuits 35-i (i = 1 to
8) and a selection circuit (hereinafter, referred to as a MUX) 38. The D terminal of the shift register 31-1 is connected to 1-bit input data s21. Shift register 3
The Q terminal of 1- (8j + i) (i = 1 to 8, j = 0 to M−1, except when j = M−1, i = 8 is excluded)
The D terminal of the shift register 31- (8j + i + 1) and the address terminal of the ROM circuit 35-i are connected. The Q terminal of the shift register 31-8M is connected to the address terminal of the ROM circuit 35-8. Shift register 31- (8j + i) (i = 1 to 8, j = 0 to M-
The clock s22 is connected to the CP terminal of 1).

【００１１】図６は、図５中のＲＯＭ回路３５−ｉの内
容を示す図である。図６に示すように、ＲＯＭ回路３５
−ｉには、ＲＯＭ回路３５−ｉのシフトレジスタ３１−
（８ｊ＋ｉ）（ｊ＝０〜Ｍ−１）の出力信号ＳＨＲ＃８
ｊ＋ｉをアドレスとして、次式（２）で示される値Ｋａ
(ｉ)が格納されている。FIG. 6 is a diagram showing the contents of the ROM circuit 35-i in FIG. As shown in FIG.
-I is the shift register 31- of the ROM circuit 35-i.
(8j + i) (j = 0 to M-1) output signal SHR # 8
Using the address j + i as the value, the value Ka expressed by the following equation (2)
(i) is stored.

【数２】 ここで、Ｆｊ＋ｉは、補間により８倍にオーバサンプリ
ングした時の、８×Ｍ個のフィルタ係数のうち、シフト
レジスタ３１−（８ｊ＋ｉ）が出力するとした場合のそ
のタップに掛けるフィルタ係数である。(Equation 2) Here, Fj + i is a filter coefficient to be applied to the tap when the shift register 31- (8j + i) outputs, out of the 8.times.M filter coefficients when the oversampling is performed eight times by interpolation.

【００１２】図７は、図５のタイムチャートである。図
７中のｓ２１は、１ビットの入力データであり、ｓ２１
−１−１〜ｓ２１−１−８は、オーバサンプル前の入力
データの周期（この周期を以下１周期と呼ぶ）の間に入
力される入力データであり、この期間は、同じ入力デー
タがシフトレジスタ３１−１に入力されるものとする。
ｓ２２は、シフトレジスタ３１−（８ｊ＋ｉ）（ｉ＝１
〜８，ｊ＝０〜Ｍ−１）のクロックであり、そのクロッ
ク周波数は、８倍オーバサンプル周波数である。ｓ２２
−１−１〜ｓ２２−１−８は、入力データｓ２１−１が
入力される期間における、シフトレジスタ３１−（８ｊ
＋ｉ）（ｉ＝１〜８，ｊ＝０〜Ｍ−１）のクロックであ
る。ｓ３２は、シフトレジスタ３１−（８ｊ＋ｉ）（ｉ
＝１〜８，ｊ＝０〜Ｍ−１）の出力であり、ｓ３３は、
ＲＯＭ回路３５−ｉ（ｉ＝１〜８）の入力データであ
る。ｓ３２−１−１〜ｓ３２−１−８、ｓ３３−１−１
〜ｓ３２−１−８は、クロックｓ２２−１−１〜ｓ２２
−１−８におけるシフトレジスタ３１−（８ｊ＋ｉ）の
出力データである。ｓ３７は、ＭＵＸ３８の入力データ
であり、ｓ２４は、ＭＵＸ３８のクロックであり、ＲＯ
Ｍ回路３５−ｉのクロックｓ２３と同じ周期である。ｓ
３７−１−１〜ｓ３７−１−８、ｓ３８−１−１〜ｓ３
８−１−８は、各クロックｓ２４−１−１〜ｓ２４−１
−８における、ＭＵＸ３８の入力データ、出力データで
ある。FIG. 7 is a time chart of FIG. S21 in FIG. 7 is 1-bit input data.
-1 to s21-1-8 are input data input during a period of input data before oversampling (this period is hereinafter referred to as one period). In this period, the same input data is shifted. It is assumed that the data is input to the register 31-1.
s22 is the shift register 31- (8j + i) (i = 1
-8, j = 0 to M-1), and the clock frequency is an eight-times oversampling frequency. s22
−1-1 to s22-1-8 represent shift registers 31- (8j) during a period when the input data s21-1 is input.
+ I) (i = 1 to 8, j = 0 to M−1). s32 is the shift register 31- (8j + i) (i
= 1 to 8, j = 0 to M-1), and s33 is
This is input data of the ROM circuit 35-i (i = 1 to 8). s32-1-1 to s32-1-8, s33-1-1
To s32-1-8 are clocks s22-1-1 to s22.
This is output data of the shift register 31- (8j + i) in -1-8. s37 is the input data of the MUX 38, s24 is the clock of the MUX 38, and RO
This is the same cycle as the clock s23 of the M circuit 35-i. s
37-1-1 to s37-1-8, s38-1-1 to s3
8-1-8 indicates each clock s24-1-1 to s24-1.
-8 shows input data and output data of the MUX 38.

【００１３】以下、図７を参照しつつ、図５の動作の説
明をする。入力データｓ２１は、シフトレジスタ３１−
１のＤ端子に入力される。この入力データｓ２１の周波
数は、８倍オーバサンプリング周波数であるが、１周期
の間は、同じ入力データがシフトレジスタ３１−１に入
力される。例えば、ｓ２１−１−１〜ｓ２１−１−８
は、同じ入力データである。補間による８倍オーバサン
プリングデータは、オーバサンプリング前の入力データ
の後に、同じ入力データを７個挿入したものとなってい
る。この８個の同じ入力データのうち８倍オーバサンプ
リング信号における補間データ以外の入力データに対応
する先頭の入力データを実データと呼ぶ。シフトレジス
タ３１−（８ｊ＋ｉ）（ｉ＝１〜８，ｊ＝０〜Ｍ−１）
は、クロックｓ２２の立上がりのタイミングでＤ端子の
データをラッチすることにより、クロックｓ２２毎に１
ビットシフト動作をすることになる。入力データｓ２１
は、８倍オーバサンプリング周波数のクロックで入力さ
れるが、８個は同じ入力データであるので、シフトレジ
スタ３１−（８ｊ＋ｉ）は、実データを入力してから、
クロックｓ２２の８クロックの期間は、同じデータを出
力することになる。The operation of FIG. 5 will be described below with reference to FIG. The input data s21 is stored in the shift register 31-
1 is input to the D terminal. The frequency of the input data s21 is an eight-times oversampling frequency, but the same input data is input to the shift register 31-1 during one cycle. For example, s21-1-1 to s21-1-8
Are the same input data. The eight-times oversampling data obtained by interpolation is obtained by inserting the same seven pieces of input data after the input data before oversampling. Of the eight same input data, the first input data corresponding to the input data other than the interpolation data in the eight-times oversampling signal is called actual data. Shift register 31- (8j + i) (i = 1 to 8, j = 0 to M-1)
Latches the data at the D terminal at the timing of the rising edge of the clock s22.
A bit shift operation will be performed. Input data s21
Are input with a clock having an eight-times oversampling frequency, but eight are the same input data. Therefore, the shift register 31- (8j + i) inputs real data,
During the period of eight clocks of the clock s22, the same data is output.

【００１４】１周期毎に実データｓ２１が入力されるの
で、シフトレジスタ３１−（８ｊ＋ｉ）は、８個置きに
同じタイミングで実データを出力する。従って、Ｍ個の
実データの時系列データがシフトレジスタ３１−（８ｊ
＋ｉ）（ｊ＝０〜Ｍ−１）より１周期（ｉ＝１〜８）で
順次出力されることになる。ＲＯＭ回路３５−ｉは、ク
ロックｓ２３に同期して、シフトレジスタ３１−（８ｊ
＋ｉ）（ｊ＝０〜Ｍ−１）からの入力データｓ３３をア
ドレスとして、そのアドレス領域に記憶された図６に示
すフィルタ演算結果のデータを読み出す。この時、ＲＯ
Ｍ回路３５−ｉは、シフトレジスタ３１−（８ｊ＋ｉ）
（ｊ＝０〜Ｍ−１）から実データに対するフィルタ演算
結果が出力されてから１周期の間は、同じ値を出力する
ことになる。Since the real data s21 is input every one cycle, the shift register 31- (8j + i) outputs the real data at the same timing every eight shift registers. Therefore, the time series data of M pieces of real data is stored in the shift register 31- (8j
+ I) (j = 0 to M-1) and are sequentially output in one cycle (i = 1 to 8). The ROM circuit 35-i synchronizes the shift register 31- (8j
+ I) With the input data s33 from (j = 0 to M-1) as an address, the data of the filter operation result shown in FIG. 6 stored in the address area is read out. At this time, RO
The M circuit 35-i includes a shift register 31- (8j + i)
(J = 0 to M-1), the same value is output for one cycle after the filter operation result for the actual data is output.

【００１５】ＭＵＸ３８は、例えば、クロックｓ２４の
立上がりで８値カウンタでカウントアップして、そのカ
ウンタ値をデコーダによりデコードして、そのカウント
値に応じて、実データに対するフィルタ演算結果を出力
するＲＯＭ回路３５−ｉの出力ｓ３５−ｉを選択して、
出力信号ｓ３８として外部に出力する。例えば、カウン
タ値＝０の時に、ＲＯＭ回路３５−１より実データに対
するフィルタ演算結果が出力されると、ＲＯＭ回路３５
−１の出力が選択され、その出力がｓ３８−１−１であ
るとすると、ｓ３８−１−２〜ｓ３８−１−８は、ＲＯ
Ｍ回路３５−２〜ＲＯＭ回路３５−８の出力がそれぞれ
選択されることなる。ｓ３８−１−１〜ｓ３８−１−８
は、同じＭ個の入力データのフィルタ演算結果であっ
て、そのフィルタ係数を変えたものであり、実データの
フィルタ演算結果が出力されるので、ＭＵＸ３８の出力
ｓ３８は、入力データの８倍オーバサンプル信号のフィ
ルタ演算結果が得られることになる。The MUX 38 is, for example, a ROM circuit which counts up by an 8-value counter at the rising edge of the clock s24, decodes the counter value by a decoder, and outputs a filter operation result for actual data in accordance with the count value. 35-i output s35-i is selected,
Output to the outside as an output signal s38. For example, when a counter operation result is output from the ROM circuit 35-1 when the counter value = 0, the ROM circuit 35-1
-1 is selected and the output is s38-1-1, s38-1-2 to s38-1-8 are RO
The outputs of the M circuit 35-2 to the ROM circuit 35-8 are respectively selected. s38-1-1 to s38-1-8
Is a filter operation result of the same M input data, the filter coefficients of which are changed, and the filter operation result of the actual data is output. Therefore, the output s38 of the MUX 38 is eight times larger than the input data. The result of the filter operation of the sample signal is obtained.

【００１６】以上説明したように、第２の実施形態によ
れば、第１の実施形態と同様の利点がある上に、補間に
よる８倍オーバサンプリングされたデータのフィルタ処
理を、１タップ毎にフィルタ係数を乗算器、加算器を用
いて計算せず、実データが存在するところのみのタップ
をアドレスとしてＲＯＭ回路３５−１〜３５−８に入力
して、その入力されたＲＯＭ回路３５−１〜３５−８を
ＭＵＸ３８で選択することにより入力に対応したフィル
タ計算を得るようにたので、第１の実施形態よりもアド
レスの数を少なくすることにより回路構成を縮小するこ
とができる。As described above, according to the second embodiment, in addition to the same advantages as those of the first embodiment, the filter processing of the data which is eight times oversampled by interpolation is performed for each tap. The filter coefficients are not calculated using multipliers and adders, but are input to the ROM circuits 35-1 to 35-8 as addresses using only taps where actual data exists, and the input ROM circuits 35-1 Since the filter calculation corresponding to the input is obtained by selecting .about.35-8 by the MUX 38, the circuit configuration can be reduced by reducing the number of addresses as compared with the first embodiment.

【００１７】第３の実施形態 図８は、本発明の第３の実施形態のディジタルフィルタ
を示す機能ブロック図である。本第３の実施形態のディ
ジタルフィルタは、第２の実施形態のディジタルフィル
タと異なる点は、８倍にオーバサンプリングされる前の
入力データをその周期で入力して、８倍のオーバサンプ
リングされたデータに対するディジタルフィルタ処理を
行うために、Ｍ個のシフトレジスタ５１−ｊ（ｊ＝１〜
Ｍ）と８個のＲＯＭ回路５４−ｉ（ｉ＝１〜８）とＭＵ
Ｘ５６で構成したことである。シフトレジスタ５１−ｊ
（ｊ＝１〜Ｍ−１）のＱ端子は、シフトレジスタ５１−
（ｊ＋１）のＤ端子及びＲＯＭ回路５４−ｉ（ｉ＝１〜
８）のアドレス端子に接続されている。シフトレジスタ
５１−１のＤ端子は、入力データｓ４１が接続されてい
る。シフトレジスタ５１−ＭのＱ端子は、ＲＯＭ回路５
４−ｉ（ｉ＝１〜８）のアドレス端子に接続されてい
る。シフトレジスタ５１−ｊ（ｊ＝１〜Ｍ）のＣＰ端子
は、クロックｓ４２が接続されている。ＲＯＭ回路５４
−ｉの出力ｓ５４−ｉは、ＭＵＸ５６が接続されてい
る。 Third Embodiment FIG. 8 is a functional block diagram showing a digital filter according to a third embodiment of the present invention. The digital filter according to the third embodiment is different from the digital filter according to the second embodiment in that input data before being oversampled by an factor of 8 is input at that period, and oversampled by a factor of 8 is input. In order to perform digital filter processing on data, M shift registers 51-j (j = 1 to M)
M), eight ROM circuits 54-i (i = 1 to 8) and MU
X56. Shift register 51-j
The Q terminal of (j = 1 to M-1) is connected to the shift register 51-
D terminal of (j + 1) and the ROM circuit 54-i (i = 1 to
8) is connected to the address terminal. The input terminal s41 is connected to the D terminal of the shift register 51-1. The Q terminal of the shift register 51-M is connected to the ROM circuit 5
4-i (i = 1 to 8) are connected to address terminals. The clock s42 is connected to the CP terminal of the shift register 51-j (j = 1 to M). ROM circuit 54
The MUX 56 is connected to the output s54-i of -i.

【００１８】図９は、図８中のＲＯＭ回路５４−ｉの内
容を示す図である。図９に示すように、ＲＯＭ回路５４
−ｉには、そのＭビットのアドレスＳＨＲ＃１〜ＳＨＲ
＃Ｍで示されるアドレス領域に次式（３）で示されるデ
ータ値Ｋａ(ｉ)が格納されている。FIG. 9 is a diagram showing the contents of the ROM circuit 54-i in FIG. As shown in FIG.
−i has the M-bit addresses SHR # 1 to SHR
A data value Ka (i) expressed by the following equation (3) is stored in an address area indicated by #M.

【数３】 ここで、Ｆ８（ｊ−１）＋ｉは、８倍オーバサンプリン
グ信号をフィルタ演算する場合における実データが存在
する（８倍オーバサンプリング信号における補間データ
以外の入力データ）ディジタルフィルタのフィルタ係数
である。(Equation 3) Here, F8 (j-1) + i is a filter coefficient of a digital filter in which actual data is present (input data other than interpolation data in the 8 × oversampling signal) when performing a filter operation on the 8 × oversampling signal.

【００１９】図１０は、図８のタイムチャートである。
ｓ４１は、入力データ、ｓ４２は、シフトレジスタ５１
−ｊのクロックであり、入力データｓ４１の周期であ
る。ｓ４１−１は、クロックｓ４２−１の期間での入力
データであり、この期間は同じ入力データが入力される
ものとする。ｓ５２は、Ｍ個のシフトレジスタ５１−ｊ
の出力である。ｓ５３は、ＲＯＭ回路５４−ｉの入力デ
ータ（アドレス）、ｓ４３は、ＲＯＭ回路５４−ｉのク
ロックであり、シフトレジスタ５１−ｊのクロックｓ４
２と同じである。ｓ５４−１はクロックｓ４３−１で
の、ＲＯＭ回路５４−ｉの出力である。ｓ５５は、ＭＵ
Ｘ５６の入力データであり、ｓ５５−１は、クロックｓ
４３−１でのその入力データである。ｓ４４は、ＭＵＸ
５６のクロックであり、シフトレジスタ５５−ｊのクロ
ックｓ５２の８倍のクロック周波数（入力データの８倍
オーバサンプリング周波数）である。ｓ４４−１−１〜
ｓ４４−１−８は、クロックｓ４３−１における、クロ
ックｓ４４の８個の各クロックである。ｓ５６は、ＭＵ
Ｘ５６の出力であり、ｓ５６−１〜ｓ５６−８は、クロ
ックｓ４４−１−１〜ｓ４４−１−８の各クロックにお
けるＭＵＸ５６の出力である。FIG. 10 is a time chart of FIG.
s41 is the input data, and s42 is the shift register 51.
−j clock, which is the cycle of the input data s41. S41-1 is input data in the period of the clock s42-1. It is assumed that the same input data is input in this period. s52 is M shift registers 51-j
Is the output of s53 is input data (address) of the ROM circuit 54-i, s43 is a clock of the ROM circuit 54-i, and a clock s4 of the shift register 51-j.
Same as 2. s54-1 is the output of the ROM circuit 54-i at the clock s43-1. s55 is the MU
X56 is input data, and s55-1 is a clock s
43-1. s44 is MUX
56, which is eight times the clock frequency (eight times oversampling frequency of the input data) of the clock s52 of the shift register 55-j. s44-1-1 to
s44-1-8 are eight clocks of the clock s44 in the clock s43-1. s56 is MU
X56, and s56-1 to s56-8 are the outputs of the MUX 56 in each of the clocks s44-1-1 to s44-1-8.

【００２０】以下、図１０を参照しつつ、図８の動作の
説明をする。シフトレジスタ５１−１には、入力データ
ｓ４１がＤ端子に入力される。シフトレジスタ５１−ｊ
は、クロックｓ４２の立上がりのタイミングでデータを
ラッチすることにより、１クロック毎に１ビットシフト
動作をする。その結果、シフトレジスタ５１−ｊからは
Ｍ個の入力データｓ４１の時系列データが出力されるこ
とになる。このシフトレジスタ５１−ｊの出力は、クロ
ックｓ５２の１クロックの間は同じ値が保持される。例
えば、ｓ５２−１は、この期間は、同じデータとなる。
ＲＯＭ回路５４−ｉは、クロックｓ４３に同期して、シ
フトレジスタ５１−ｊ（ｊ＝１〜Ｍ）からの入力データ
ｓ５３をアドレスとして、そのアドレス領域に記憶され
た図９に示すデータを読み出して、出力データｓ５４と
して出力する。入力データｓ５３−１の間は同じアドレ
スが入力されるので、ｓ５３−１の間は、同じデータが
出力される。この結果、ＲＯＭ回路５４−ｉ（ｉ＝１〜
８）からの出力は、Ｍ個の入力データの同じ時系列デー
タのフィルタ係数を変えたフィルタ演算となる。補間に
より８倍オーバサンプリング信号のディジタルフィルタ
演算は、Ｍ個のオーバサンプリング前の入力データのフ
ィルタ係数を８倍オーバサンプリング周波数の周期で順
次変更してフィルタ演算するものであり、Ｍ個の同じ時
系列データが８回用いられることになる。つまり、ＲＯ
Ｍ回路５４−ｉの出力は、その８回のフィルタ演算結果
の１回を示すものである。The operation of FIG. 8 will be described below with reference to FIG. The input data s41 is input to the D terminal of the shift register 51-1. Shift register 51-j
Performs a 1-bit shift operation per clock by latching data at the rising timing of the clock s42. As a result, the time series data of the M pieces of input data s41 is output from the shift register 51-j. The output of the shift register 51-j holds the same value during one clock of the clock s52. For example, s52-1 has the same data during this period.
The ROM circuit 54-i reads the data shown in FIG. 9 stored in the address area using the input data s53 from the shift register 51-j (j = 1 to M) as an address in synchronization with the clock s43. , And output data s54. Since the same address is input during the input data s53-1, the same data is output during the s53-1. As a result, the ROM circuit 54-i (i = 1 to
The output from 8) is a filter operation in which the filter coefficients of the same time series data of the M pieces of input data are changed. The digital filter operation of the 8 × oversampling signal by interpolation is to sequentially change the filter coefficients of the M input data before oversampling at the cycle of the 8 × oversampling frequency and perform the filter operation. The series data will be used eight times. That is, RO
The output of the M circuit 54-i indicates one of the eight filter operation results.

【００２１】ＭＵＸ５６は、例えば、クロックｓ４４の
立上がりで８値カウンタでカウントアップして、そのカ
ウンタ値をデコーダによりデコードして、そのカウント
値に応じて、ＲＯＭ回路５４−ｉの出力を選択して、出
力ｓ３８する。例えば、カウンタ値＝０の時に、クロッ
クｓ４４−１−１において、ＲＯＭ回路５４−１の出力
を選択するとすれば、カウンタ値＝ｉ−１の時に、クロ
ックｓ４４−１−ｉにおいて、ＲＯＭ回路５４−ｉの出
力を選択する。これは、入力データの８倍オーバサンプ
リング信号の８×Ｍタップのフィルタ演算と同じ結果で
あり、しかも入力データｓ４１−１と同時にその入力デ
ータｓ４１−１をタップとしたフィルタ演算結果ｓ５６
−１−１〜ｓ５６−１−８が得られることになる。The MUX 56, for example, counts up with an 8-level counter at the rise of the clock s44, decodes the counter value with a decoder, and selects the output of the ROM circuit 54-i according to the count value. , And output s38. For example, if the output of the ROM circuit 54-1 is selected at the clock s44-1-1 when the counter value = 0, the ROM circuit 54-1 is selected at the clock s44-1-i at the counter value = i-1. -Select the output of i. This is the same result as the filter operation of 8 × M taps of the 8 times oversampling signal of the input data, and the filter operation result s56 using the input data s41-1 as a tap simultaneously with the input data s41-1.
-1 to s56-1-8 are obtained.

【００２２】以上説明したように、第３の実施形態によ
れば、１ビット入力データの零補間による８倍オーバサ
ンプリング信号のＦＩＲフィルタの処理において、１タ
ップ毎にフィルタ係数を乗算器、加算器を用いて計算せ
ず、１つのタップよりオーバサンプリングの８だけタッ
プ出力を設け、それぞれのタップ出力をアドレスとし
て、ＲＯＭ回路５４−１〜５４−８に入力し、オーバサ
ンプリング時に入力値が存在するタイミングで８つのう
ち、ＲＯＭ回路５４−１〜５４−８から１つを選択する
ことにより入力に対応したフィルタ計算を得るようにし
たので、第１及び第２の実施形態よりもシフトレジスタ
５１−１〜５１−Ｍ及びＲＯＭ回路５４−１〜５４−８
の動作速度を入力データと同じ速度に落として処理する
ことが可能となる。As described above, according to the third embodiment, in the processing of the FIR filter of the eight-times oversampling signal by zero interpolation of 1-bit input data, the filter coefficient is multiplied for each tap by the multiplier and the adder. , And tap outputs are provided for eight oversampling from one tap, and the tap outputs are input to the ROM circuits 54-1 to 54-8 as addresses, and an input value exists at the time of oversampling. The filter calculation corresponding to the input is obtained by selecting one of the ROM circuits 54-1 to 54-8 out of the eight at the timing, so that the shift register 51- is provided more than in the first and second embodiments. 1-51-M and ROM circuits 54-1 through 54-8
The processing speed can be reduced to the same speed as the input data.

【００２３】第４の実施形態 図１１は、本発明の第４の実施形態のディジタルフィル
タを示す機能ブロック図である。本第４の実施形態のデ
ィジタルフィルタが、第１、２、３の実施形態のディジ
タルフィルタと異なる点は、第１の実施形態（第２の実
施形態、又は第３の実施形態）のフィルタ演算部７１−
ｉ（ｉ＝１〜Ｎstage ）のシフトレジスタをＮstage
（Ｎstage ≧２）段カスケード接続して、そのフィルタ
演算部７１−ｉの出力側にＲＯＭ回路７３を設けたこと
である。フィルタ演算部７１−ｉは、第１〜第３の実施
形態のいずれか１つのディジタルフィルタで構成され、
複数ビットのシフトレジスタとＲＯＭ回路（第２、第３
の実施形態の場合は、ＭＵＸ）とを有している。フィル
タ演算部７１−１の入力側は、１ビットの入力データが
接続されている。フィルタ演算部７１−ｉ（ｉ＝１〜Ｎ
stage −１）の出力側は、フィルタ演算部７１−（ｉ＋
１）の入力側、及びＲＯＭ回路７３が接続されている。
フィルタ演算部７１−Ｎstage の出力側は、ＲＯＭ回路
７３が接続されている。フィルタ演算部７１−ｉが有す
るシフトレジスタのクロック端子には、クロックｓ６２
が接続されている。 Fourth Embodiment FIG. 11 is a functional block diagram showing a digital filter according to a fourth embodiment of the present invention. The digital filter of the fourth embodiment is different from the digital filters of the first, second, and third embodiments in that the filter operation of the first embodiment (the second embodiment or the third embodiment) is performed. Part 71-
i (i = 1 to Nstage) shift register is Nstage
That is, (Nstage ≧ 2) stages are connected in cascade, and the ROM circuit 73 is provided on the output side of the filter operation unit 71-i. The filter operation unit 71-i is configured by any one of the digital filters according to the first to third embodiments.
Multi-bit shift register and ROM circuit (second, third
In the case of this embodiment, MUX) is provided. The input side of the filter operation unit 71-1 is connected to 1-bit input data. Filter operation unit 71-i (i = 1 to N
The output side of stage-1) is a filter operation unit 71- (i +
The input side of 1) and the ROM circuit 73 are connected.
The output side of the filter operation unit 71-Nstage is connected to the ROM circuit 73. A clock terminal of a shift register included in the filter operation unit 71-i has a clock s62.
Is connected.

【００２４】図１２は、図１１中のＲＯＭ回路７３の内
容を示す図である。図１２に示すように、ＲＯＭ回路７
３には、フィルタ演算部７１−ｉ（ｉ＝１〜Ｎstage ）
の出力ｓ７１−ｉをアドレス信号として、そのアドレス
領域には、フィルタ演算部７１−ｉの出力ｓ７１−ｉの
加算結果が格納されている。図１３は、図１１中のＲＯ
Ｍ回路７３のタイムチャートである。ｓ６３は、ＲＯＭ
回路７３のクロックであり、フィルタ演算部７１−ｉの
ＲＯＭ回路のクロックと同じ周波数である。ｓ７２は、
ＲＯＭ回路７３の入力データであり、ＲＯＭ回路７３の
１クロックｓ６２−１の間は、同じデータ値である。以
下、図１３を参照しつつ、図１１の動作の説明をする。
フィルタ演算部７１−１には、入力データｓ６１が入力
される。フィルタ演算部７１−ｉ（ｉ＝１〜Ｎstage ）
は、そのフィルタ演算部７１−ｉが有するシフトレジス
タのクロックｓ６２の立上がりのタイミングでデータを
ラッチして、クロックｓ６２毎に１ビットシフト動作す
る。FIG. 12 is a diagram showing the contents of the ROM circuit 73 in FIG. As shown in FIG.
3 includes a filter operation unit 71-i (i = 1 to Nstage)
The output s71-i of the filter operation unit 71-i is stored as an address signal in the address area. FIG. 13 shows RO in FIG.
5 is a time chart of the M circuit 73. s63 is ROM
This is the clock of the circuit 73, and has the same frequency as the clock of the ROM circuit of the filter operation unit 71-i. s72 is
This is input data of the ROM circuit 73, and has the same data value during one clock s62-1 of the ROM circuit 73. Hereinafter, the operation of FIG. 11 will be described with reference to FIG.
Input data s61 is input to the filter operation unit 71-1. Filter operation unit 71-i (i = 1 to Nstage)
Latches data at the rising edge of the clock s62 of the shift register of the filter operation unit 71-i, and performs a 1-bit shift operation for each clock s62.

【００２５】そして、フィルタ演算部７１−ｉは、その
フィルタ演算部７１−ｉが有する図示しないＲＯＭ回路
に予め記憶させておいたフィルタ演算結果を、シフトレ
ジスタの出力をアドレスして、そのアドレス領域のデー
タを読み出して、出力する。そして、フィルタ演算部７
１−ｉを第２、又は第３の実施形態のディジタルフィル
タで構成した場合は、図５又は図８中のＭＵＸ３８，５
６で上述したＲＯＭ回路の出力を選択して、フィルタ演
算結果を出力する。この結果、各フィルタ演算部７１−
ｉ（ｉ＝１〜Ｎstage ）のタップをｎ_j （ここで、ｊ＝
１〜Ｍ）とすると、タップｎ_j のフィルタ演算結果が得
られることになり、これらＮstage 個のフィルタ演算結
果を加算することにより、ｎ₁ ＋…＋ｎ_M×Nstageのタ
ップのディジルタフィルタ演算結果が得られることにな
る。ＲＯＭ回路７３は、フィルタ演算部７１−ｉから入
力される入力データｓ６１をアドレスとして、クロック
ｓ６３に同期して、そのアドレス領域に記憶された図１
２に示すデータを読み出して、出力データｓ７３として
出力する。ＲＯＭ回路７３には、フィルタ演算部７１−
ｉのＮstage 個の加算結果が記憶されているので、ｎ₁
＋…＋ｎ_M×Nstageのタップのディジルタフィルタ演算
結果ｓ７３−１が得られることになる。The filter operation unit 71-i addresses the output of the shift register with the result of the filter operation previously stored in a ROM circuit (not shown) of the filter operation unit 71-i. Is read and output. Then, the filter operation unit 7
When 1-i is constituted by the digital filter of the second or third embodiment, the MUX 38,5 in FIG.
In step 6, the output of the ROM circuit described above is selected and the result of the filter operation is output. As a result, each filter operation unit 71-
Tap i (i = 1 to Nstage) to n _j (where j =
1 to M), a filter operation result of the tap n _j is obtained. By adding these Nstage filter operation results, a didir filter operation result of n ₁ +... + N _{M × Nstage} taps is obtained. Is obtained. The ROM circuit 73 uses the input data s61 input from the filter operation unit 71-i as an address and synchronizes with the clock s63 in FIG.
2 is read and output as output data s73. The ROM circuit 73 includes a filter operation unit 71-
Since Nstage addition results of i are stored, n ₁
+... + N _{M × Nstage} taps are used to obtain the digital filter operation result s73-1.

【００２６】以上説明したように、本第４の実施形態に
よれば、第１〜第３の実施形態のフィルタ演算部７１−
１〜７１−Ｎstage のシフトレジスタをカスケードに接
続し、そられの全ての出力をアドレスとしてＲＯＭ回路
７３に入力し、その入力に対応した加算値をＲＯＭ回路
７３の出力として得るようにしたので、第１〜第３の実
施形態より長いフィルタを第１〜第３の実施形態のフィ
ルタと同等の回路素子の組み合わせによる構成が可能で
あり、かつ第１〜第３のフィタル構成の速度と同等の動
作を得ることができる。As described above, according to the fourth embodiment, the filter operation unit 71- of the first to third embodiments is used.
1 to 71-Nstage shift registers are connected in cascade, all outputs thereof are input to the ROM circuit 73 as addresses, and an added value corresponding to the input is obtained as an output of the ROM circuit 73. A filter longer than the filters of the first to third embodiments can be configured by a combination of circuit elements equivalent to the filters of the first to third embodiments, and has the same speed as that of the first to third vital structures. You can get the action.

【００２７】第５の実施形態 図１４は、本発明の第５の実施形態のディジタルフィル
タを示す機能ブロック図であり、図１１中の要素に共通
する要素には共通する符号を付してある。本第５の実施
形態のディジタルフィルタが第４の実施形態のディジタ
ルフィルタと異なる点は、フィルタ演算部７１−ｉ（ｉ
＝１〜Ｎstage ）の出力側にＲＯＭ回路７３の代わり
に、加算器９３を設けたことである。フィルタ演算部７
１−ｉは、第１〜第３の実施形態のいずれか１つのディ
ジタルフィルタで構成され、複数ビットのシフトレジス
タとＲＯＭ回路（第２、第３の実施形態の場合は、更に
ＭＵＸ３８，５６）とを有している。フィルタ演算部７
１−１の入力側は、１ビットの入力データが接続されて
いる。フィルタ演算部７１−ｉ（ｉ＝１〜Ｎstage −
１）の出力側は、フィルタ演算部７１−（ｉ＋１）の入
力側、及び加算器９３が接続されている。フィルタ演算
部７１−Ｎの出力側は、加算器９３が接続されている。
フィルタ演算部７１−ｉが有するシフトレジスタのクロ
ック端子には、クロックｓ６２が接続されている。 Fifth Embodiment FIG. 14 is a functional block diagram showing a digital filter according to a fifth embodiment of the present invention. Elements common to the elements in FIG. 11 are denoted by the same reference numerals. . The difference between the digital filter of the fifth embodiment and the digital filter of the fourth embodiment is that the filter operation unit 71-i (i
= 1 to Nstage), instead of the ROM circuit 73, an adder 93 is provided. Filter operation unit 7
1-i is constituted by any one of the digital filters of the first to third embodiments, and includes a multi-bit shift register and a ROM circuit (in the case of the second and third embodiments, furthermore, MUXs 38 and 56). And Filter operation unit 7
The input side of 1-1 is connected to 1-bit input data. Filter operation unit 71-i (i = 1 to Nstage −
The output side of 1) is connected to the input side of the filter operation unit 71- (i + 1) and the adder 93. The adder 93 is connected to the output side of the filter operation unit 71-N.
A clock s62 is connected to a clock terminal of a shift register included in the filter operation unit 71-i.

【００２８】図１５（ａ）、（ｂ）は、図１４中の加算
器９３の構成例を示す図であり、特に同図（ａ）は、ト
ーナメント方式に加算する加算器の構成例であり、同図
（ｂ）は、シーケンシャル方式に加算する加算器の構成
例である。図１５（ａ）に示すように、例えば、フィル
タ演算部７１−ｉの個数Ｎstageを８個とすると、トー
ナメント方式に加算する加算器では、７個の加算器１１
０−１〜１１０−４、１１１−１〜１１１−２、１１２
を有している。１段目の加算器１１０−ｉの入力側は、
フィルタ演算部７１−ｉの出力側に接続されている。８
個のフィルタ演算部７１−ｉ（ｉ＝１〜８）の出力ｓ１
００−ｊ−１，ｓ１００−ｊ−２（ｊ＝１〜４）は、加
算器１１０−ｊの入力側に接続されている。加算器１１
０−１、１１０−２の出力信号ｓ１１０−１、ｓ１１０
−２は、加算器１１１−１の入力側に接続されている。
加算器１１０−３、１１０−４の出力信号ｓ１１０−
３、ｓ１１０−４は、加算器１１１−２の入力側に接続
されている。加算器１１１−１、１１１−２の出力信号
ｓ１１１−１、ｓ１１１−２は、加算器１１２の入力側
に接続されている。FIGS. 15A and 15B are diagrams showing an example of the configuration of the adder 93 in FIG. 14. In particular, FIG. 15A shows an example of the configuration of an adder for addition in a tournament system. FIG. 2B shows an example of the configuration of an adder that performs addition in a sequential manner. As shown in FIG. 15A, for example, when the number Nstage of the filter operation units 71-i is eight, seven adders 11 are used in the adder for the tournament method.
0-1 to 110-4, 111-1 to 111-2, 112
have. The input side of the first-stage adder 110-i is
It is connected to the output side of the filter operation unit 71-i. 8
Outputs s1 of the filter operation units 71-i (i = 1 to 8)
00-j-1, s100-j-2 (j = 1 to 4) are connected to the input side of the adder 110-j. Adder 11
Output signals s110-1 and s110 of 0-1 and 110-2
-2 is connected to the input side of the adder 111-1.
Output signals s110- of the adders 110-3 and 110-4.
3, s110-4 is connected to the input side of the adder 111-2. Output signals s111-1 and s111-2 of the adders 111-1 and 111-2 are connected to the input side of the adder 112.

【００２９】図１５（ｂ）に示すように、例えば、フィ
ルタ演算部７１−ｉの個数Ｎstageを８個とすると、シ
ーケンシャル方式に加算する加算器では、７個の加算器
１２２−１〜１２２−７を有している。加算器１２２−
ｉ（ｉ＝１〜Ｎstage −１）の出力側は、加算器１２２
−（ｉ＋１）の一方の端子に接続されている。加算器１
２２−１の入力側は、フィルタ演算部の出力ｓ１２１−
１，ｓ１２１−２が接続されている。加算器１２２−
（ｉ＋１）（ｉ＝１〜６）の他方の端子は、フィルタ演
算部の出力ｓ１２１−（ｉ＋１）が接続されている。そ
して、加算器１２２−７の出力が演算結果となる。以
下、図１３の動作の説明をする。As shown in FIG. 15B, for example, when the number Nstage of the filter operation units 71-i is eight, seven adders 122-1 to 122- in the sequential system are used. 7. Adder 122-
The output side of i (i = 1 to Nstage-1) is the adder 122
-(I + 1) is connected to one terminal. Adder 1
The input side of 22-1 is the output s121-
1, s121-2 are connected. Adder 122-
The other terminal of (i + 1) (i = 1 to 6) is connected to the output s121- (i + 1) of the filter operation unit. Then, the output of the adder 122-7 is the calculation result. Hereinafter, the operation of FIG. 13 will be described.

【００３０】フィルタ演算部７１−１には、入力データ
ｓ６１が入力される。フィルタ演算部７１−ｉ（ｉ＝１
〜Ｎstage ）は、そのフィルタ演算部７１−ｉが有する
シフトレジスタのクロックｓ６２の立上がりのタイミン
グでデータをラッチして、クロックｓ６２毎に１ビット
シフト動作する。そして、フィルタ演算部７１−ｉは、
そのフィルタ演算部７１−ｉが有する図示しないＲＯＭ
回路に予め記憶させておいたフィルタ演算結果を、シフ
トレジスタの出力をアドレスして、そのアドレス領域の
データを読み出して、出力する。そして、フィルタ演算
部７１−ｉが、第２、又は第３の実施形態のディジタル
フィルタで構成した場合は、ＭＵＸ３８，５６でＲＯＭ
回路３５−１〜３５−８，５４−１〜５４−８の出力を
選択して、フィルタ演算結果を出力する。この結果、各
フィルタ演算部７１−ｉ（ｉ＝１〜Ｎstage ）のタップ
数をｎ_j（ここで、ｊ＝１−Ｍ）とすると、タップｎ_j
の各フィルタ演算結果が得られることになり、これらＮ
stage 個のフィルタ演算結果を加算器９３で加算するこ
とにより、ｎ₁ ＋…＋ｎ_M×Nstageのタップのフィルタ
演算結果が得られることになる。The input data s61 is input to the filter operation unit 71-1. Filter operation unit 71-i (i = 1
... Nstage) latches data at the rising timing of the clock s62 of the shift register included in the filter operation unit 71-i, and performs a 1-bit shift operation for each clock s62. Then, the filter operation unit 71-i,
ROM (not shown) included in the filter operation unit 71-i
The output of the shift register is addressed to the filter operation result stored in the circuit in advance, and the data in the address area is read and output. When the filter operation unit 71-i is configured by the digital filter according to the second or third embodiment, the MUX 38, 56
The outputs of the circuits 35-1 to 35-8 and 54-1 to 54-8 are selected, and the result of the filter operation is output. As a result, if the number of taps of each filter operation unit 71-i (i = 1 to Nstage) is n _j (where j = 1-M), the tap n _j
Are obtained, and these N
By adding the stage filter operation results by the adder 93, filter operation results of taps of n ₁ +... + n _{M × N stage} are obtained.

【００３１】ここでは、Ｎstage ＝８の場合、加算器が
トーナメント方式の構成の場合とシーケンシャル方式の
構成の場合について、図１５のタイムチャートである図
１６（ａ），（ｂ）を参照しつつ、その動作の説明をす
る。 （ａ） トーナメント方式の場合 図１６（ａ）は、図１５（ａ）に示すトーナメント方式
の場合の加算器のタイムチャートである。図１６（ａ）
中のｓ１００は、フィルタ演算部７１−ｉ（ｉ＝１〜
８）の出力から出力される図１５（ａ）中の１段目の加
算器１１０−１〜１１０−４の入力データである。ｓ９
０は、加算器１１０−１〜１１０−４，１１１−１，１
１１−２が動作するクロックであり、そのクロック周波
数は、入力データｓ１００と同じ周波数である。ｓ９０
−１−１，ｓ９０−１−２，ｓ９０−１−３は、クロッ
クｓ９０の各クロック期間を示す。ｓ１００−１，ｓ１
００−２，ｓ１００−３は、各入力データを示し、その
間は同じ値である。ｓ１１２は加算器１１２の出力であ
り、ｓ１１２−１〜ｓ１１２−３は、入力データｓ１０
０−１，ｓ１００−２，ｓ１００−３の加算結果であ
る。Here, the case where Nstage = 8, the case where the adder is of the tournament system and the case of the sequential system are described with reference to the time charts of FIGS. 16 (a) and 16 (b). The operation will be described. (A) Tournament system FIG. 16A is a time chart of the adder in the tournament system shown in FIG. 15A. FIG. 16 (a)
S100 in the filter operation unit 71-i (i = 1 to 1)
The input data of the first-stage adders 110-1 to 110-4 in FIG. 15A output from the output of 8). s9
0 is the adder 110-1 to 110-4, 111-1, 1
11-2 is a clock that operates, and its clock frequency is the same as that of the input data s100. s90
-1-1, s90-1-2, and s90-1-3 indicate each clock period of the clock s90. s100-1, s1
00-2 and s100-3 indicate each input data, and have the same value between them. s112 is the output of the adder 112, and s112-1 to s112-3 are the input data s10
It is an addition result of 0-1, s100-2, and s100-3.

【００３２】以下、図１６（ａ）を参照しつつ、図１５
（ａ）の動作の説明をする。加算器１１０−ｉ（ｉ＝１
〜４）は、クロックｓ９０に同期して、入力データｓ１
００を加算して、その加算結果ｓ１１０−ｉを加算器１
１１−１、１１１−２に出力して、加算器１１１−１，
１１１−２は、クロックｓ９０に同期して、加算結果ｓ
１１０−ｉを加算して、その加算結果ｓ１１１−１，ｓ
１１１−２を３段目の加算器１１２に出力する。加算器
１１２は、クロックｓ９０に同期して、加算結果ｓ１１
１−１，ｓ１１１−２を加算して、加算結果ｓ１１２を
出力する。この結果、入力データｓ１００は、３サイク
ル後に、加算結果が出力されることになる。例えば、入
力データｓ１００−１，ｓ１００−２，１００−３は、
加算器の段数分の３サイクル後に出力データｓ１２２−
１，ｓ１２２−２，ｓ１２２−３となって、順次出力さ
れる。Hereinafter, referring to FIG. 16A, FIG.
The operation of (a) will be described. Adder 110-i (i = 1
To 4) are input data s1 in synchronization with the clock s90.
00 and adds the addition result s110-i to the adder 1
11-1 and 111-2 and output to adders 111-1 and 111-2.
111-2 synchronizes with the clock s90 and outputs the addition result s.
110-i are added, and the addition result s111-1, s
111-2 is output to the third-stage adder 112. The adder 112 synchronizes with the clock s90 and adds the addition result s11.
1-1 and s111-2 are added, and an addition result s112 is output. As a result, the addition result of the input data s100 is output after three cycles. For example, the input data s100-1, s100-2, and 100-3 are
After three cycles corresponding to the number of stages of the adder, the output data s122−
1, s122-2, and s122-3, which are sequentially output.

【００３３】（ｂ） シーケンシャル方式の場合 図１６（ｂ）は、図１５（ｂ）に示すシーケンシャル方
式の場合の加算器のタイムチャートである。図１６
（ｂ）中のｓ１０１、フィルタ演算部７１−ｉの出力か
ら出力される図１５（ｂ）中の加算器１２２−ｉの入力
データである。ｓ９１は、加算器１２１−１〜１２１−
７が動作するためのクロックであり、そのクロック周波
数は、入力データｓ１０１の８倍のクロック周波数であ
る。ｓ９１−１−１〜ｓ９１−１−８は、クロックｓ９
１の各クロック期間を示す。ｓ１２２−１は、入力デー
タｓ１０１−１の加算器１２２−７からの加算結果であ
る。以下、図１６（ｂ）を参照しつつ、図１５（ｂ）の
動作の説明をする。加算器１２１−１は、クロックｓ９
１に同期して、２つのフィルタ演算部７１−ｉからのフ
ィルタ演算結果ｓ１２１−１とｓ１２１−２とを加算し
て、加算結果ｓ１２１−１を加算器１２１−２に出力す
る。加算器１２１−２は、フィルタ演算部からの出力ｓ
１２１−３と加算器１２１−１の加算結果ｓ１２１−１
とを、クロックｓ９０に同期して、加算して、加算結果
ｓ１２１−２を加算器１２１−３に出力する。同様に、
加算器１２１−ｉ（ｉ＝３〜７）は、フィルタ演算部か
らの入力データと加算器１２１−（ｉ−１）の加算結果
ｓ１２１−（ｉ−１）とを、クロックｓ９０に同期し
て、加算結果ｓ１２１−ｉを出力する。これにより、入
力データｓ１０１−１は、７クロック後に、全てが加算
されて、出力データｓ１２２−１となる。(B) In the case of the sequential system FIG. 16B is a time chart of the adder in the case of the sequential system shown in FIG. 15B. FIG.
FIG. 15B is s101 in FIG. 15B, which is input data of the adder 122-i in FIG. 15B output from the output of the filter operation unit 71-i. s91 is an adder 121-1 to 121-
7 is a clock for operating, and its clock frequency is eight times the clock frequency of the input data s101. s91-1-1 to s91-1-8 are clock s9
1 shows each clock period. S122-1 is a result of addition of the input data s101-1 from the adder 122-7. Hereinafter, the operation of FIG. 15B will be described with reference to FIG. The adder 121-1 outputs the clock s9
In synchronization with 1, the filter operation results s121-1 and s121-2 from the two filter operation units 71-i are added, and the addition result s121-1 is output to the adder 121-2. The adder 121-2 outputs the output s from the filter operation unit.
Addition result s121-1 of 121-3 and adder 121-1
Are added in synchronization with the clock s90, and the addition result s121-2 is output to the adder 121-3. Similarly,
The adder 121-i (i = 3 to 7) synchronizes the input data from the filter operation unit and the addition result s121- (i-1) of the adder 121- (i-1) with the clock s90. , And outputs the addition result s121-i. As a result, all of the input data s101-1 are added after seven clocks to become output data s122-1.

【００３４】以上説明したように、本第５の実施形態に
よれば、第１〜第４の実施形態のフィルタ演算部７１−
１〜７１−Ｎstage をカスケードに接続し、そられの全
ての出力を加算器９３で合成してフィルタ出力として得
るようにしたので、第１〜第４の実施形態のフィルタ構
成よりも長いフィルタを第１〜第４の実施形態のフィル
タ演算部と同等の回路素子の組み合わせによる構成が可
能である。さらに、第１〜第４の実施形態のフィルタ演
算部の出力ビット数が多い場合には、出力ビット数分の
アドレス端子とメモリ空間を必要とするＲＯＭ回路７３
で構成するよりも回路が特に簡単になる。As described above, according to the fifth embodiment, the filter operation unit 71- in the first to fourth embodiments is used.
1 to 71-Nstage are connected in a cascade, and all the outputs are combined by an adder 93 to obtain a filter output. Therefore, a filter longer than the filter configuration of the first to fourth embodiments is used. A configuration using a combination of circuit elements equivalent to those of the filter operation units of the first to fourth embodiments is possible. Further, when the number of output bits of the filter operation unit of the first to fourth embodiments is large, the ROM circuit 73 which requires address terminals and memory space for the number of output bits is required.
The circuit is particularly simpler than the configuration of the above.

【００３５】なお、本発明は上記実施形態に限定され
ず、種々の変形が可能である。その変形例としては、例
えば、次のようなものがある。 （ａ） 次の文献２の「軍用に始まり、民間用途へセル
ラ電話から無線ＬＡＮへ」のところの図１０のところ
で、妨害波を取り除いて希望信号のみを復調する時にお
いて、妨害波を推定する時に復調データを送信手順と同
様に生成する必要があり、送信器により変調されたベー
スバンドの信号は動作クロック以上の帯域を有するの
で、そのサイドローブの発生を抑え、帯域が広がらない
ような目的でローパスフィルタを通しているとき、第１
〜第５の実施形態のディジタルフィルタを挿入すること
が可能である。 文献２；日経エレクトロニクス社、１９９３年１０月、
中川正雄著、「データ圧縮とディジタル変調」、Ｐ．２
３７−２５２ （ｂ） 第２、３の実施形態では、８倍オーバサンプリ
ングのディジタルフィルタの構成例を説明したが、ｎ倍
（ｎ≧２）の場合にもおいても、ＲＯＭ回路をｎ個設け
て、そのタップ係数とタップの積和結果をそのタップを
アドレスとして、格納すればよい。Note that the present invention is not limited to the above embodiment, and various modifications are possible. For example, there are the following modifications. (A) In FIG. 10 of the following document 2, "Beginning with military use, and from cellular telephone to wireless LAN for civil use," in FIG. 10, an interference wave is estimated when removing an interference wave and demodulating only a desired signal. Sometimes it is necessary to generate demodulated data in the same way as the transmission procedure, and the baseband signal modulated by the transmitter has a band equal to or higher than the operating clock, so that the generation of side lobes is suppressed and the band is not expanded. When passing through a low-pass filter at
-It is possible to insert the digital filter of the fifth embodiment. Reference 2: Nikkei Electronics, October 1993
Masao Nakagawa, "Data Compression and Digital Modulation", p. 2
37-252 (b) In the second and third embodiments, the configuration example of the digital filter of 8 times oversampling has been described. However, even in the case of n times (n ≧ 2), n ROM circuits are used. Then, the sum of the tap coefficients and the tap results may be stored using the tap as an address.

【００３６】[0036]

【発明の効果】以上詳細に説明したように、第１〜第５
の発明によれば、ＲＯＭ回路にフィルタ演算結果をシフ
トレジスタの出力信号をアドレスした時のそのアドレス
領域に格納し、そのシフトレジスタの出力信号をアドレ
スとして読み出すので、フィルタ演算を高速に行うこと
ができる。As described in detail above, the first to fifth embodiments
According to the invention, the filter operation result is stored in the address area when the output signal of the shift register is addressed to the ROM circuit, and the output signal of the shift register is read out as an address, so that the filter operation can be performed at high speed. it can.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の第１の実施形態のディジタルフィルタ
の機能ブロック図である。FIG. 1 is a functional block diagram of a digital filter according to a first embodiment of the present invention.

【図２】従来のディジタルフィルタの機能ブロック図で
ある。FIG. 2 is a functional block diagram of a conventional digital filter.

【図３】図１中のＲＯＭ回路１４の内容を示す図であ
る。FIG. 3 is a diagram showing the contents of a ROM circuit 14 in FIG. 1;

【図４】図１のタイムチャートである。FIG. 4 is a time chart of FIG. 1;

【図５】本発明の第２の実施形態のディジタルフィルタ
の機能ブロック図である。FIG. 5 is a functional block diagram of a digital filter according to a second embodiment of the present invention.

【図６】図５中のＲＯＭ回路３５−ｉの内容を示す図で
ある。6 is a diagram showing the contents of a ROM circuit 35-i in FIG.

【図７】図５のタイムチャートである。FIG. 7 is a time chart of FIG. 5;

【図８】本発明の第３の実施形態のディジタルフィルタ
の機能ブロック図である。FIG. 8 is a functional block diagram of a digital filter according to a third embodiment of the present invention.

【図９】図８中のＲＯＭ回路５４−ｉの内容を示す図で
ある。9 is a diagram showing the contents of a ROM circuit 54-i in FIG.

【図１０】図８のタイムチャートである。FIG. 10 is a time chart of FIG.

【図１１】本発明の第４の実施形態のディジタルフィル
タの機能ブロック図である。FIG. 11 is a functional block diagram of a digital filter according to a fourth embodiment of the present invention.

【図１２】図１１中のＲＯＭ回路７３の内容を示す図で
ある。12 is a diagram showing the contents of a ROM circuit 73 in FIG.

【図１３】図１１中のＲＯＭ回路７３のタイムチャート
である。FIG. 13 is a time chart of the ROM circuit 73 in FIG. 11;

【図１４】本発明の第５の実施形態のディジタルフィル
タの機能ブロック図である。FIG. 14 is a functional block diagram of a digital filter according to a fifth embodiment of the present invention.

【図１５】図１４中の加算器９３の構成例を示す図であ
る。FIG. 15 is a diagram illustrating a configuration example of an adder 93 in FIG. 14;

【図１６】図１５のタイムチャートである。FIG. 16 is a time chart of FIG.

【符号の説明】[Explanation of symbols]

１１−ｉ，５１−ｉ（ｉ＝１〜Ｍ）
シフトレジスタ ３１−（８ｊ＋ｉ）（ｊ＝０〜Ｍ−１，ｉ＝１〜８）
シフトレジスタ １４，３５−ｉ，５４−ｉ（ｉ＝１〜８），７３
ＲＯＭ回路 ３８，５６
ＭＵＸ ７１−ｉ（ｉ＝１〜Ｎstage ）
フィルタ演算部 ９３
加算器11-i, 51-i (i = 1 to M)
Shift register 31- (8j + i) (j = 0 to M-1, i = 1 to 8)
Shift register 14, 35-i, 54-i (i = 1 to 8), 73
ROM circuits 38, 56
MUX 71-i (i = 1 to Nstage)
Filter operation unit 93
Adder

Claims (5)

【特許請求の範囲】[Claims] 【請求項１】 入力データと同じ周波数のクロックで動
作するＭ（Ｍ≧１の整数）個のシフトレジスタと、 前記各シフトレジスタに対応するフィルタ係数とそのシ
フトレジスタから出力される値との積和結果を予め、そ
のＭ個のシフトレジスタの出力をアドレスとした時のそ
のアドレス領域に記憶し、前記Ｍ個のシフトレジスタの
出力をアドレスとして入力し、そのアドレス領域に格納
されたデータを出力するメモリとを、 備えたことを特徴とするディジタルフィルタ。1. A product of M (an integer of M ≧ 1) shift registers operating with a clock having the same frequency as input data, and a product of a filter coefficient corresponding to each of the shift registers and a value output from the shift register. The sum result is stored in advance in the address area when the outputs of the M shift registers are used as addresses, the outputs of the M shift registers are input as addresses, and the data stored in the address area is output. A digital filter, comprising: 【請求項２】 データを補間によりｎ（ｎ≧２の整数）
倍にオーバサンプリングした時のそのオーバサンプル周
波数と同じ周波数のクロックで動作するｎ×Ｍ（Ｍ≧１
の整数）個のシフトレジスタと、 前記シフトレジスタと同じ周波数のクロックで動作し、
前記ｎ×Ｍ個のシフトレジスタをデータ入力順に並べ、
その先頭からｎ個置きにシフトレジスタを選択してゆき
Ｍ個のシフトレジスタからなるｎ個のグループに分類し
た時に、その各グループに属するＭ個のシフトレジスタ
から出力される値とフィルタ係数との積和結果を予め、
そのＭ個のシフトレジスタの出力をアドレスとした時の
そのアドレス領域に記憶し、前記Ｍ個のシフトレジスタ
の出力をアドレスとして入力し、そのアドレス領域のデ
ータを出力するｎ個のメモリと、 前記シフトレジスタと同じ周波数のクロックで動作し、
前記ｎ個のメモリの出力からいずれか１つを選択する選
択回路とを、 備えたことを特徴とするディジタルフィルタ。2. The data is interpolated into n (n ≧ 2 integers)
N × M (M ≧ 1) operated with a clock having the same frequency as the oversampling frequency when oversampling is performed twice.
) Shift registers and a clock having the same frequency as the shift register,
The n × M shift registers are arranged in the data input order,
When the shift registers are selected every nth from the beginning and classified into n groups of M shift registers, the values output from the M shift registers belonging to each group and the filter coefficients are compared. In advance,
N memories that store the outputs of the M shift registers in the address area when the addresses are used as addresses, input the outputs of the M shift registers as addresses, and output data of the address area; Operates on a clock with the same frequency as the shift register,
A selection circuit for selecting any one of the outputs of the n memories. 【請求項３】 入力データと同じ周波数のクロックで動
作するＭ（Ｍ≧１の整数）個のシフトレジスタと、 前記入力データを補間によりｎ（ｎ≧２）倍オーバサン
プリングしたｎ×Ｍ個のデータをフィルタ処理する際の
そのｎ×Ｍ個のフィルタ係数をそのフィルタ係数に掛け
合わせるデータの入力の順に並べ、その先頭からｎ個置
きにフィルタ係数を選択してゆき、Ｍ個のフィルタ係数
からなるｎ個のグループに分類した時に、Ｍ個のシフト
レジスタから出力される値とその各グループに属するＭ
個のフィルタ係数との積和結果を予め、そのＭ個のシフ
トレジスタの出力をアドレスとした時のそのアドレス領
域に記憶し、前記Ｍ個のシフトレジスタの出力をアドレ
スとして入力し、そのアドレス領域のデータを出力する
ｎ個のメモリと、 前記ｎ倍オーバサンプリング周波数と同じ周波数のクロ
ックで動作し、前記ｎ個のメモリの出力からいずれか１
つを選択する選択回路とを、 備えたことを特徴とするディジタルフィルタ。3. An M (M ≧ 1 integer) shift register operating with a clock having the same frequency as input data, and n × M oversampled n (n ≧ 2) times of the input data by interpolation. When the data is filtered, the n × M filter coefficients are multiplied by the filter coefficient in the order of data input, and filter coefficients are selected every nth element from the head. When classified into n groups, the values output from the M shift registers and the M
The product sum result with the filter coefficients is previously stored in the address area when the output of the M shift registers is used as an address, and the output of the M shift registers is input as an address. N memories that output the following data, and operates with a clock having the same frequency as the n-times oversampling frequency, and outputs one of the n memories.
A selection circuit for selecting one of the two. 【請求項４】 シフトレジスタが縦続接続された請求項
１、２、又は３記載の複数個のディジタルフィルタと、 前記複数個のディジタルフィルタの出力の加算結果を、
前記複数個のディジタルフィルタの出力をアドレスとし
た時のそのアドレス領域に記憶して、前記ディジタルフ
ィルタの出力をアドレスとして、そのアドレス領域のデ
ータを出力するメモリとを、 備えたことを特徴とするディジタルフィルタ。4. The plurality of digital filters according to claim 1, wherein the shift registers are cascade-connected, and the addition result of the outputs of the plurality of digital filters is:
A memory that stores the output of the plurality of digital filters in an address area when the address is used as an address, and outputs the data in the address area using the output of the digital filter as an address. Digital filter. 【請求項５】 シフトレジスタが縦続接続された請求項
１、２、又は３記載の複数個のディジタルフィルタと、 前記複数個のディジタルフィルタの出力結果を加算する
加算器とを、 備えたことを特徴とするディジタルフィルタ。5. A plurality of digital filters according to claim 1, wherein the shift registers are cascade-connected, and an adder for adding an output result of the plurality of digital filters. Characteristic digital filter.