JP3441255B2 - 信号発生装置およびこれを用いた送信装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は信号発生装置および
これを用いた送信装置に関する。

【０００２】

【従来の技術】例えば、ディジタルマイクロ波無線通信
に使用される変調方式の一つにＱＰＳＫ方式、すなわち
直交位相変調（ＱＰＳＫ；Quadratur Phase Shift Keyi
ng）方式がある。

【０００３】この方式に使用される従来の信号発生器と
してＱＰＳＫ信号発生器を例に説明する。図８に従来の
ＱＰＳＫ信号発生器とこれを用いた送信装置の構成例を
示す。ＱＰＳＫ方式の信号は周知のように、Ｉ信号成分
とＱ信号成分を直交位相変調して送信する。そのため、
送信側においては送信すべきディジタルデータは、まず
マッピング回路１０１によりＱＰＳＫ符号（参考文献：
財団法人電波システム開発センター、ＲＣＲ−ＳＴＤ−
２７）を構成するＩ信号およびＱ信号に変換される。こ
のマッピング回路１０１により変換したＩ信号とＱ信号
は、それぞれの信号系統別に設けた信号発生器１００‐
Ｉ，１００‐Ｑに与えて処理する。

【０００４】信号発生器１００‐Ｉ，１００‐Ｑではま
ずはじめに、符号間干渉を軽減するためのナイキスト成
形（ロールオフ成形）のための波形成形回路であるロー
ルオフフィルタ１０２（例えば、ベースバンド帯のロー
パスフィルタ）を通し、最終的に信号はＤ／Ａ変換器１
０３でアナログ信号に変換した後、帯域外ノイズを除去
するためのフィルタであるアンチエリアスフィルタ１０
４を通すことにより、帯域外ノイズをカットしてこれを
出力する。

【０００５】このようにして信号発生器１００‐Ｉ，１
００‐Ｑにより得たＩ信号およびＱ信号は、搬送波周波
数帯の周波数の発振源１０５より出力される発振信号と
乗算され（ミキシング）、加算器１０７で加算されてか
ら電力増幅されて送信される。すなわち、図に示すよう
に、Ｉ信号用の信号発生器１００‐ＩのＩ信号成分は混
合回路１０６‐Ｉに入力され、ここで発振源１０５より
出力される発振信号と乗算されて周波数変換され、加算
器１０７に与えられる。

【０００６】一方、Ｑ信号用の信号発生器１００‐Ｑか
らのＱ信号成分は混合回路１０６‐Ｑに入力され、ここ
で発振源１０５より出力される発振信号をπ／２移相器
１１０によりπ／２位相をシフトさせた発振信号と乗算
されて周波数変換され、加算器１０７に与えられる。そ
して、加算器１０７では両信号を加算して増幅器１０８
に送り、ここで電力増幅してからアンテナ１０９に送り
出すことでＱＰＳＫ変調した信号を電波として送信す
る。

【０００７】ここで、信号変換器１００‐Ｉ，１００‐
ＱにおけるそれぞれのＤ／Ａ変換器１０３の役割は、離
散時間システムの信号を連続時間の信号に変換すること
にある。しかしながら、多くの場合、Ｄ／Ａ変換器はデ
ィジタル入力に応じた出力を０次ホールドして出力す
る。このため、Ｄ／Ａ変換器より得られるアナログ出力
には、ナイキスト周波数以下の信号成分と、その整数倍
の周波数に繰り返し信号が現われる。

【０００８】これらの高周波成分は、アナログ出力には
不要な成分であり、従って、適当なフィルタによってこ
れを十分に減衰させる必要がある。そのために、Ｄ／Ａ
変換器の下段に帯域外ノイズを除去するためのアンチエ
リアスフィルタを設けてアナログ出力に含まれるこの不
要な成分をカットすることで、アナログ信号中に含まれ
る帯域外ノイズを除去する。

【０００９】ところで、このアンチエリアスフィルタの
カットオフ周波数は、出力信号特性に大きな影響を与え
る。そして、このカットオフ周波数は、フィルタを構成
する要素の値で決まる。

【００１０】ＱＰＳＫ信号を移動電話のような携帯用の
通信機器に利用する場合、機器を構成する回路素子は小
型軽量化、そして、低消費電力化、低コスト化が要求さ
れる。従って、部品点数を少なくし、省スペース化を図
る上でも、アンチエリアスフィルタも、できるだけＩＣ
（集積回路）素子に内蔵させる必要がある。

【００１１】フィルタは受動部品を使用すると低消費電
力化を図ることができる。

【００１２】しかしながら、ＩＣ素子の構成可能な受動
部品要素はＲ（抵抗素子）とＣ（キャパシタ）のみであ
り、ＩＣ素子の場合、形成されるこれらＲ，Ｃの素子値
の絶対精度は２倍程度ばらつくため、レーザートリミン
グ等によりカットオフ周波数を調整するか、フィルタの
次数を高くし、カットオフ周波数が変動しても上記スペ
ックをクリアするように設計する必要がある。これらの
ことは、直接ＩＣ素子のコストを引き上げる原因とな
る。

【００１３】このようなフィルタに対する要求を緩和す
る方法として、より高いサンプリング周波数でサンプリ
ングするオーバーサンプリング技術がある。

【００１４】すなわち、オーバーサンプリングすること
により、オーバーサンプリング符号を得る技術であり、
このオーバーサンプリング符号は、例えば湯川 彰“オ
ーバサンプリングＡ−Ｄ変換技術”（日経ＢＰ社発行）
に記載されているように、オーバーサンプリングおよび
ノイズシェーピングによって、帯域内の量子化ノイズを
低減し、１ビット（２値レベル）乃至３ビット程度でも
帯域内信号を高精度に表現できる符号であって、パルス
密度が情報を持つ。

【００１５】従って、波形整形信号をオーバサンプリン
グ符号の形で表すと、複数の波形整形信号を変調し、得
られた複数の変調信号を加算する場合に、加算回路とし
てアナログ加算器を用いることができ、回路規模の大き
なディジタル加算器が不要となる。この結果、従来より
も小さな回路規模でＱＰＳＫ信号発生装置を構成するこ
とができる。また、変調信号の加算を電流加算で行えば
加算回路を結線のみで実現でき、特別なハードウェアは
不要となるため、さらに回路規模が削減される。

【００１６】また、波形整形信号をオーバーサンプリン
グ符号で表現すると、変調回路の入力が１ビット乃至３
ビット程度の信号となるため、変調回路をスイッチのみ
で構成することができ、回路素子の非線形性の影響が大
幅に低減される。

【００１７】さらに、波形整形信号を△‐Σ変調器によ
って得られるオーバーサンプリング符号（△‐Σ変調）
で表現すれば、発生波形に応じて出力振幅を可変するこ
とにより、量子化ノイズを減少させ、不要な帯域外ノイ
ズも低減することができる。

【００１８】このオーバーサンプリング技術を適用する
ことにより、量子化ノイズが広い周波数範囲に分散し、
帯域外ノイズレベルが下がるといったことなどにより、
要求されるフィルタの特性を緩和させることができる。

【００１９】しかし、１ビットデータ化して信号を処理
することができるようにする技術であるΔ‐Σ変調器の
ように、ノイズシェーピング型のＤ／Ａ変換器を用い、
しかも、ＩＣ素子に内蔵できる程度のパッシブ素子でフ
ィルタを構成した場合には、これでもまだ不十分であ
る。特にロールオフフィルタのシンボル長を４シンボル
程度に短くした場合、信号成分がバンド外に漏れ出すた
め、これらも十分に減衰させる必要が生じ、フィルタに
対する要求はより一層厳しいものとなる。

【００２０】そこでこれを解決するため、Δ‐Σ変調を
利用したＱＰＳＫ信号発生器に適用し、さらにロールオ
フフィルタを構成するディジタル加算器を不要にした技
術として特願平５‐２６７２９６号に開示した技術があ
る。

【００２１】この技術によれば、ベースバンド付近の特
性に関してのフィルタ特性は緩和されるものの、アンチ
エリアスフィルタは必要である。

【００２２】すなわち、ＩＣ素子内で用いることのでき
るＣ，Ｒ等の受動素子の絶対値は、ＩＣ素子製造時に大
幅にばらつく。

【００２３】このため、これらの時定数を用いて構成さ
れたフィルタの特性もＩＣ素子により大幅に変動する。
また、ＩＣ素子内ではＬ（インダクタ）が実現できない
ため、高性能のフィルタを実現するためには疑似的にＬ
を実現する等の必要があり、能動回路が必要となる。そ
して、この能動回路を用いることにより、消費電力の増
加や回路素子の増加を招く。

【００２４】一方、受動素子のみでフィルタをＩＣ素子
内に構成する場合、ＩＣ素子内ではＣ（キャパシタ），
Ｒ（抵抗）のみしか用いることができないため、急峻な
フィルタ特性を得ることはできない。また、Ｃ，Ｒの値
が大きくばらつき、カットオフ周波数等が大幅にばらつ
くことになる。従って、ＩＣ素子内のＣ，Ｒフィルタと
ノイズシェーピング型Ｄ／Ａ変換器との組み合わせにお
いても、十分な性能を得ることはできなかった。

【００２５】

【発明が解決しようとする課題】変調方式としてＱＰＳ
Ｋ方式を使用する場合、Ｉ成分、Ｑ成分にマッピングさ
れたディジタルデータを、ロールオフフィルタ（例え
ば、ベースバンド帯のローパスフィルタ）を通すことに
より、符号間干渉軽減のためのナイキスト成形（ロール
オフ成形）を行なってから、Ｄ／Ａ変換器でアナログ信
号に変換した後、アンチエリアスフィルタを通すことに
より、帯域外ノイズを除去したアナログ信号として出力
し、これによって得たＩ成分とＱ成分のアナログ信号を
搬送周波数帯の信号に変換した後、加算して送信する。

【００２６】そして、ノイズシェーピング型のＤ／Ａ変
換器を用いるΔ‐Σ変調を採用した場合に、このΔ‐Σ
変調によってノイズがベースバンド周波数以上の領域に
も生じる。そこで、この場合、アナログ信号中に含まれ
る帯域外ノイズを除去する他に、このベースバンド周波
数以上の領域に持ち上がったノイズ成分をも十分に減衰
させる必要があり、フィルタに要求される特性が厳しく
なる。

【００２７】しかも、携帯用通信機器のように、小形軽
量化を強く要求される分野ではこのフィルタとして、Ｉ
Ｃ素子に内蔵できる程度のものを使用する必要があり、
そのためにはフィルタとして使用できる素子はＣ（キャ
パシタ），Ｒ（抵抗）、能動素子に限られる。つまり、
ＩＣ素子には要素としてＬ（インダクタ）を形成するこ
とができないから、フィルタとしては能動素子を使用し
た能動フィルタか、Ｃ（キャパシタ）とＲ（抵抗）によ
るフィルタしか利用できない。

【００２８】しかし、パッシブ素子で構成した能動フィ
ルタを採用する場合には、高性能の能動フィルタも用い
る必要があり、この場合には消費電力の増大を招く他、
回路素子の増大を招いてコスト高となる問題が残り、他
方、この問題を避けるために受動素子で構成したフィル
タを用いることを検討してみるものの、ＣおよびＲの受
動素子で構成したフィルタでは要求を満たすに十分な特
性を得ることができず、結局は利用できないという問題
点があった。

【００２９】本発明は、かかる問題点を改善し、ＩＣ素
子内の受動部品のみによって構成可能なフィルタを用い
て所望のフィルタ特性を確保することができて、ノイズ
の少ないアナログ信号を出力することができ、低消費電
力化と小形化並びに低コスト化を可能とする高精度な信
号発生器を提供することを目的とする。

【００３０】

【課題を解決するための手段】上記目的を達成するた
め、本発明に係る信号発生装置は、時系列の入力信号を
第１および第２の時系列ディジタル信号に変換する信号
変換手段と、前記第１および第２の時系列ディジタル信
号をそれぞれ順次遅延して相互に遅延量の異なる複数の
第１および第２のディジタル信号を保持する信号保持手
段と、前記第１および第２のディジタル信号に対応して
ロールオフフィルタのインパルスレスポンス信号をオー
バーサンプリングした信号を複数の第１および第２の波
形成形データとして出力する波形成形手段と、前記第１
および第２の波形成形データに順次所要の遅延を与えて
複数の第１および第２の遅延出力を得る遅延手段と、前
記第１および第２の遅延出力を重み付けして複数の第１
および第２のアナログ信号に変換する複数のＤ／Ａ変換
手段と、前記第１および第２のアナログ信号をそれぞれ
加算して第１および第２の和信号を出力する加算手段
と、前記第１および第２の和信号から不要周波数成分を
除去するフィルタ手段とを具備する。 本発明に係る送信
装置は、上記の信号発生装置に対して前記フィルタ手段
により前記不要周波数成分が除去された第１および第２
の和信号を直交変調する直交変調手段をさらに具備す
る。

【００３１】本発明に係る他の信号発生装置は、時系列
の入力信号を第１および第２の時系列ディジタル信号に
変換する信号変換手段と、前記第１および第２の時系列
ディジタル信号をそれぞれ順次遅延して相互に遅延量の
異なる複数の第１および第２のディジタル信号を保持す
る信号保持手段と、前記第１および第２のディジタル信
号に対応してロールオフフィルタのインパルスレスポン
ス信号をオーバーサンプリングした信号を複数の第１お
よび第２の波形成形データとして出力する波形成形手段
と、前記第１および第２の波形成形データを複数の第１
および第２の変調データに変換する変調手段と、前記第
１および第２の変調データに順次所要の遅延を与えて複
数の第１および第２の遅延出力を得る遅延手段と、前記
第１および第２の遅延出力を重み付けして複数の第１お
よび第２のアナログ信号に変換する複数のＤ／Ａ変換手
段と、前記第１および第２のアナログ信号をそれぞれ加
算して第１および第２の和信号を出力する加算手段と、
前記第１および第２の和信号から不要周波数成分を除去
するフィルタ手段とを具備する。

【００３２】本発明によると、高い周波数におけるノイ
ズが低減され、これによりアンチエリアスフィルタの特
性が緩和され、また、これにより、アンチエリアスフィ
ルタをＩＣ素子内の受動素子で構成することが可能とな
る。また、高精度の能動フィルタが不要となり、チップ
エリア、消費電力の低減が図れ、コストの低減も可能と
なる。

【００３３】

【発明の実施の形態】本実施形態の装置では波形成形手
段はディジタルであるが、遅延手段とこの遅延手段から
の複数の遅延出力それぞれに対応して設けられた重み付
け出力するＤ／Ａ変換手段および加算手段によりアナロ
グ処理形のＦＩＲフィルタを構成しており、ここでフィ
ルタ処理とＤ／Ａ変換を行っている。

【００３４】

【００３５】

【００３６】

【００３７】

【００３８】

【００３９】そのため、ディジタルデータをアナログ信
号に変換するＤ／Ａ変換専用の一般的なＤ／Ａ変換器が
不要となり、しかも、重み乗算と加算機能はインバータ
と抵抗素子のみで構成できるため、回路が簡単で済む。

【００４０】（第１の具体例）Δ‐Σ変調を用いた場
合、ベースバンド周波数帯以上の高い周波数帯にもノイ
ズが生じ、ベースバンド周波数帯以下の周波数帯のノイ
ズ分をカットする必要の他に、ベースバンド周波数帯以
上の高い周波数帯のノイズ分をもカットする必要が生じ
てアンチエリアスフィルタに要求される特性が厳しくな
る。

【００４１】この問題を解決する方法として、任意応答
インパルス特性を得ることができる有限応答フィルタで
あるＦＩＲフィルタを別途用意し、アンチエリアスフィ
ルタにはベースバンド周波数帯以下の周波数帯のノイズ
分をカットさせるだけの役割にとどめ、高い周波数のノ
イズについては、この用意したＦＩＲフィルタで減衰さ
せるようにする方法が考えられる。

【００４２】しかし、一般的にはＦＩＲフィルタとして
ディジタルＦＩＲフィルタを用いる。そのため、このデ
ィジタルＦＩＲフィルタに対して、Δ‐Σ変調された１
ビットデータを入力するようにしたのでは、出力は再び
多ビットのデータとなり、Δ‐Σ変調した意味がなくな
ってしまう。

【００４３】これを解決すると共に、高い周波数におけ
るノイズを抑圧してアンチエリアスフィルタに要求され
る特性を緩和でき、アンチエリアスフィルタをＩＣ素子
内の受動素子で構成することが可能とするＱＰＳＫ信号
発生器の第１の具体例を図１に示す。

【００４４】ここに示す構成例は、アナログＦＩＲフィ
ルタと加算器とを用いる例であり、アナログＦＩＲフィ
ルタによりディジタル信号のアナログ信号化と高い周波
数のノイズの抑圧を図ると共に、このノイズ抑圧された
アナログ信号を加算することで入力データ対応のアナロ
グレベルの信号にする。

【００４５】図１は信号発生器１００Ａ‐Ｉ，１００Ａ
‐Ｑの構成を示しており、Ｉ信号用およびＱ信号用とも
構成は同じである。図１において、１１はロールオフフ
ィルタであり、１２ａ〜１２ｎは遅延素子、１３ａ〜１
３ｎは重み乗算器、１４は加算器である。

【００４６】ロールオフフィルタ１１は符号間干渉を軽
減するために波形成形を行うフィルタであり、図示しな
いマッピング回路１０１から入力されたデータをロール
オフ成形するフィルタであり、ベースバンド帯より低域
の成分をカットするフィルタである。遅延素子１２ａ〜
１２ｎ-1はこの順に直列接続されてロールオフフィルタ
１１の出力を遅延させる素子であり、重み乗算器１３ａ
〜１３ｎは遅延素子１２ａ〜１２n-1 それぞれ対応に設
けられてそれぞれの遅延素子１２ａ〜１２n-1の入力を
所定の重み分、乗算して出力するものであり、重み乗算
器１３ｎは遅延素子１２ｎの出力を所定の重み分、乗算
して出力するものである。遅延素子と重み乗算器とでア
ナログＦＩＲフィルタを構成する。

【００４７】また、加算器１４は各重み乗算器１３ａ〜
１３ｎの出力を加算して出力するものである。

【００４８】ここで、遅延素子１２ａ〜１２ｎ-1はそれ
ぞれディジタルＤ‐ＦＦ（Ｄフリップフロップ）で構成
してあり、重み乗算器１３ａ〜１３ｎおよび加算器１４
をアナログ回路で構成する。つまり、遅延素子１２ａ〜
１２ｎ-1はディジタル処理系であり、重み乗算器１３ａ
〜１３ｎおよび加算器１４はアナログ処理系としてあ
る。

【００４９】図３に示すように、重み乗算器１３ａ〜１
３ｎおよび加算器１４は、簡単にはそれぞれ重み乗算器
１３ａ〜１３ｎ用にインバータＩＮＶａ〜ＩＮＶｎを用
意し、これらインバータＩＮＶａ〜ＩＮＶｎの出力側に
はそれぞれの重み乗算器１３ａ〜１３ｎ対応の重み付け
をした抵抗素子Ｒａ〜Ｒｎを用意してその片端を接続す
ることで、それぞれの重み乗算器１３ａ〜１３ｎとし、
各抵抗素子Ｒａ〜Ｒｎの他端を一つに接続することで加
算器１４を構成できる。

【００５０】Δ‐Σデータを１ビットとすれば遅延素子
１２ａ〜１２ｎ-1をそれぞれ構成するＤ‐ＦＦ回路は１
ビットで良く、回路規模の拡大を最小に抑えることがで
きる。また、複数ビットとした場合においても、ビット
数は数ビットで良く、従来に比べ、回路規模を縮小する
ことが可能である。

【００５１】このような構成の信号発生器１００Ａ‐
Ｉ，１００Ａ‐Ｑは送信装置を構成する場合の装置内位
置付は図２に示す如きであり、前段にマッピング回路１
０１が、そして、後段には搬送波周波数帯の周波数の発
振源１０５、この発振源１０５より出力される発振信号
にて信号発生器１００Ａ‐Ｉ，１００Ａ‐Ｑの出力をそ
れぞれ混合して周波数変換する混合回路１０６‐Ｉ，１
０６‐Ｑ、混合回路１０６‐Ｉ，１０６‐Ｑの出力を加
算する加算器１０７、加算器１０７の出力を増幅する増
幅器１０８、この増幅器１０８にて増幅された信号を空
間に送り出すアンテナ１０９よりなる送信段が接続され
る。

【００５２】なお、Ｑ信号用の信号発生器１００Ａ‐Ｑ
からのＱ信号成分は混合回路１０６‐Ｑにより、発振源
１０５から出力される発振信号をπ／２移相器１１０に
よりπ／２位相をシフトさせた発振信号と乗算されてＩ
信号成分とπ／２位相の異なる信号に周波数変換されて
加算器１０７に入力される構成である。

【００５３】このような構成によれば、マッピング回路
より出力されてロールオフフィルタ１１に入力されたＩ
信号（またはＱ信号）はここで波形成形され、低域のノ
イズが除去される。そしてこのロールオフフィルタ１１
より出力されたデータは重み乗算器１３ａにより所要の
重み対応に乗算され、加算器１４に入力される。また、
ロールオフフィルタ１１より出力されたデータは遅延素
子１２ａにも送られ、ここで所定の遅延を与えられて後
段の遅延素子１２ｂに送られる。同様に遅延素子１２ｂ
で遅延されたデータは後段の遅延素子１２ｃに送られ、
同様に遅延素子１２ｃで遅延されたデータは後段の遅延
素子１２ｄに送られ、といった具合にそれぞれの遅延素
子で所定の遅延を受けながら次々に後段に出力される。

【００５４】そして、各遅延素子１２ａ〜１２ｎ-1から
の出力はそれぞれ対応する重み乗算器１３ｂ〜１３ｎに
より、所要の重み対応に乗算され、加算器１４に入力さ
れる。そして、加算器１４ではこれらの各重み対応に乗
算されたデータを加算して出力する。

【００５５】本例では、遅延素子１２ａ〜１２ｎ-1はデ
ィジタル処理系であるが、重み乗算器１３ｂ〜１３ｎ
と、加算器１４はアナログ処理系である。そして、当該
ディジタル処理系も１ビットのＤ‐ＦＦ回路で構成され
ており、回路が簡単である他、遅延素子１２ａ〜１２ｎ
-1と、重み乗算器１３ｂ〜１３ｎと、加算器１４とでア
ナログ処理形のＦＩＲフィルタを構成して、しかも、出
力はアナログ信号化されて得られる。

【００５６】そのため、ディジタルデータをアナログ信
号に変換するＤ／Ａ変換専用の一般的なＤ／Ａ変換器が
不要となり、しかも、重み乗算器１３ｂ〜１３ｎと加算
器１４はインバータと抵抗素子のみで構成できるため、
これも回路が簡単で済む。

【００５７】この方法を用いたＱＰＳＫ信号発生器の出
力スペクトルの例を図４に示す。図から分かるように、
周波数の高い成分は急激に抑圧されている。従って、こ
の方法を用いることより、ベースバンド信号周波数以上
におけるノイズレベルを下げることができる。

【００５８】従って、後段に配置されるフィルタは、ク
ロック周波数の整数倍の折り返し成分のノイズのみを減
衰させるものであれば良い。そして、このクロック周波
数は、オーバーサンプリングの手法を採用することによ
り、ベースバンド周波数より十分高い周波数に設定する
ことができる。

【００５９】このベースバンド周波数より十分高い周波
数にクロック周波数を設定することができるということ
は、しゃ断周波数特性にばらつきがあっても、その範囲
がベースバンド周波数帯より十分高い周波数帯での話で
あるので、ベースバンド周波数帯に何等の影響を与える
ものではないから、このばらつきは何等支障がないとい
うことを意味する。

【００６０】従って、受動素子であるＣ，Ｒによる低次
のフィルタによって高域ノイズを除去することが可能と
なり、たとえＣ，Ｒの値に２倍程度のバラツキがあった
場合においても十分な特性を得ることが可能でとなる。

【００６１】ゆえに、この例の構成を採用すると、Δ‐
Σ変調を用いた場合においても、構成が簡易で、受動素
子であるＣ，Ｒによる低次のフィルタによってノイズを
除去でき、小型軽量で、ノイズに対して十分な性能を持
ち、しかも、低電力化を維持できる信号変換器を得るこ
とができる。

【００６２】（第２の具体例）さらにＱＰＳＫ信号発生
器に適用する第２の具体例を図５に示す。以下の説明で
は、詳細はＩ信号の系統のみについてするが、Ｑ信号の
系統も存在している。そして、このＱ信号の系統もＩ信
号の系統のものと構成および作用は同じである。

【００６３】図において、１０１はマッピング回路、３
０‐１〜３０‐ｍ−１は遅延回路、３１ａ〜３１ｍはＲ
ＯＭ、３２ａ‐１〜３２ａ‐ｎ，〜３２ｍ‐１〜３２ｍ
‐ｎはＤ‐ＦＦ回路（Ｄフリップフロップ）、３３ａ‐
１〜３３ａ‐ｎ，〜３３ｍ‐１〜３３ｍ‐ｎは差動ペア
に構成された電流出力型Ｄ／Ａ変換器である。

【００６４】マッピング回路１０１は入力信号（入力デ
ータ）をＩ，Ｑの各信号に変換して出力する回路であ
り、遅延回路３０‐１〜３０‐ｍ−１はＩ信号を遅延し
て出力するものであり、３０‐１，３０‐２，３０‐３
〜３０‐ｍ−１の順に順番に接続されている。

【００６５】ＲＯＭ３１ａ〜３１ｍは、Ｉ信号のデータ
に対応した１ｂｉｔインパルスレスポンス信号を出力す
るものであって、このＲＯＭデータは予めΔ‐Σ変調器
等のオーバーサンプリング型変調器で１ｂｉｔデータに
変換したものが記憶させてある。ＲＯＭ３１ａ〜３１ｍ
のうち、３１ａはマッピング回路１０１の出力を直接受
け、３１ｂは遅延回路３０‐１で遅延されたマッピング
回路１０１の出力を受け、３１ｃは遅延回路３０‐２で
遅延されたマッピング回路１０１の出力を受け、３１ｍ
は遅延回路３０‐ｍ−１で遅延されたマッピング回路１
０１の出力を受ける構成である。

【００６６】ＲＯＭ３１ａ〜３１ｍ出力は、縦続接続さ
れたＤ‐ＦＦ（Ｄフリップフロップ）に入力され（ＲＯ
Ｍ３１ａの場合は縦続接続されたＤ‐ＦＦ３２ａ‐１〜
３２ａ‐ｎ、ＲＯＭ３１ｂの場合は縦続接続されたＤ‐
ＦＦ３２ｂ‐１〜３２ｂ‐ｎ、…ＲＯＭ３１ｍの場合は
縦続接続されたＤ‐ＦＦ３２ｍ‐１〜３２ｍ‐ｎ）に順
次送られる構成である。

【００６７】電流出力型Ｄ／Ａ変換器（ＲＯＭ３１ａの
系統の場合は３３ａ‐１〜３３ａ‐ｎ、ＲＯＭ３１ｂの
系統の場合は３３ｂ‐１〜３３ｂ‐ｎ、ＲＯＭ３１ｍの
系統の場合は３３ｍ‐１〜３３ｍ‐ｎ）はそれぞれ差動
ペアに構成された電流出力型Ｄ／Ａ変換器であり、それ
ぞれ対応のＤ‐ＦＦ回路の出力によって、これら電流出
力型Ｄ／Ａ変換器（ＲＯＭ３１ａの系統の場合は３３ａ
‐１〜３３ａ‐ｎ、ＲＯＭ３１ｂの系統の場合は３３ｂ
‐１〜３３ｂ‐ｎ、ＲＯＭ３１ｍの系統の場合は３３ｍ
‐１〜３３ｍ‐ｎ、）は駆動されることにより、これら
の差動ペアの共通端子に接続された電流源の電流値によ
ってＦＩＲフィルタの係数が設定される。

【００６８】すなわち、本具体例の如き構成とすること
により、ＦＩＲフィルタとしての機能を得ると共に、Ｄ
／Ａ変換機能を得ることができる。

【００６９】このような構成の本装置の作用を説明す
る。入力信号はマッピング回路１０１により、Ｉ，Ｑの
各信号に変換され、Ｉ，Ｑそれぞれの信号はロールオフ
フィルタのインパルス応答が記憶されたＲＯＭ３１ａお
よび遅延回路３０‐１に入力され、遅延回路３０‐１に
より所定の遅延が与えられる。遅延回路３０‐１の出力
は更に後段の遅延回路３０‐２に与えられ、ここで遅延
されて更に後段の遅延回路３０‐２に与えられて遅延さ
れる。このようにして遅延回路３０‐ｍ−１まで順に送
られて遅延される。

【００７０】ＲＯＭ３１‐ｂには遅延回路３０‐１の出
力が与えられ、ＲＯＭ３１‐ｃには遅延回路３０‐２の
出力が与えられ、ＲＯＭｍには遅延回路‐ｍ−１の出力
が与えられる。

【００７１】従って、ＲＯＭ３１ａからは、現在のＩの
データに対応した１ｂｉｔインパルスレスポンス信号が
出力され、ＲＯＭ３１ｂからはそれよりも過去のＩのデ
ータに対応した１ｂｉｔインパルスレスポンス信号が出
力され、ＲＯＭ３１ｃからは更にそれよりも過去のＩの
データに対応した１ｂｉｔインパルスレスポンス信号が
といった具合に時間をずらしたＩのデータに対応した１
ｂｉｔインパルスレスポンス信号が出力される。

【００７２】すなわち、ＲＯＭ３１‐ａ〜３１ｍにはデ
ータとして予めΔ‐Σ変調器等のオーバーサンプリング
型変調器で１ｂｉｔデータに変換したものが記憶させて
ある。そして、このＲＯＭ３１ａ〜３１ｍ出力は、縦続
接続されたＤ‐ＦＦ回路（Ｄフリップフロップ）に入力
され（ＲＯＭ３１ａの場合は縦続接続されたＤ‐ＦＦ回
路３２ａ‐１〜３２ａ‐ｎ、ＲＯＭ３１ｂの場合は縦続
接続されたＤ‐ＦＦ回路３２ｂ‐１〜３２ｂ‐ｎ、ＲＯ
Ｍ３１ｍの場合は縦続接続されたＤ‐ＦＦ回路３２ｍ‐
１〜３２ｍ‐ｎ、）に順次送られる。

【００７３】そして、それぞれのＤ‐ＦＦ回路の出力に
よって、差動ペアに構成された電流出力型Ｄ／Ａ変換器
（ＲＯＭ３１ａの系統の場合は３３ａ‐１〜３３ａ‐
ｎ、ＲＯＭ３１ｂの系統の場合は３３ｂ‐１〜３３ｂ‐
ｎ、ＲＯＭ３１ｍの系統の場合は３３ｍ‐１〜３３ｍ‐
ｎ、）は駆動される。そして、これらの差動ペアの共通
端子に接続された電流源の電流値によってＦＩＲフィル
タの係数が設定される。

【００７４】上述したように、上記ＲＯＭ３１ａ〜３１
ｍには各々異なる場所のインパルスレスポンスの情報を
記憶してある。

【００７５】そして、遅延回路３０‐１の出力は上記Ｒ
ＯＭ３１ａと異なる場所のインパルスレスポンスを記憶
した別のＲＯＭ３１ｂに入力され、入力対応のインパル
スレスポンス値に変換される。その変換された出力は縦
続接続されたＤ‐ＦＦ回路（Ｄフリップフロップ；ＲＯ
Ｍ３１ｂの場合は縦続接続されたＤ‐ＦＦ３２ｂ‐１〜
３２ｂ‐ｎ）に順次送られる。そして、それぞれのＤ‐
ＦＦ回路の出力にて、差動ペアに構成された電流出力型
Ｄ／Ａ変換器３３ｂ‐１〜３３ｂ‐ｎは駆動される。

【００７６】そして、それぞれの電流出力型Ｄ／Ａ変換
器３３ｂ‐１〜３３ｂ‐ｎがそれぞれ対応のＤ‐ＦＦ回
路の出力によって駆動されることでこれらの差動ペアの
共通端子に接続された電流源の電流値対応にＦＩＲフィ
ルタの係数が設定される。

【００７７】同様に、遅延回路３０‐２出力は上記ＲＯ
Ｍ３１ａ，３１ｂと異なる場所のインパルスレスポンス
を記憶した別のＲＯＭ３１ｃに入力され、入力対応のイ
ンパルスレスポンス値に変換される。その変換された出
力は縦続接続されたＤ‐ＦＦ回路（Ｄフリップフロッ
プ；ＲＯＭ３１ｃの場合は縦続接続されたＤ‐ＦＦ３２
ｃ‐１〜３２ｃ‐ｎ）に順次送られる。そして、それぞ
れのＤ‐ＦＦ回路の出力にて、差動ペアに構成された電
流出力型Ｄ／Ａ変換器３３ｃ‐１〜３３ｃ‐ｎは駆動さ
れる。

【００７８】そして、それぞれの電流出力型Ｄ／Ａ変換
器３３ｃ‐１〜３３ｃ‐ｎがそれぞれ対応のＤ‐ＦＦ回
路の出力によって駆動されることでこれらの差動ペアの
共通端子に接続された電流源の電流値対応にＦＩＲフィ
ルタの係数が設定される。

【００７９】同様に、遅延回路３０‐ｍ−１の出力は上
記ＲＯＭ３１ａ，３１ｂ，３１ｃ…と異なる場所のイン
パルスレスポンスを記憶した別のＲＯＭ３１ｍに入力さ
れ、入力対応のインパルスレスポンス値に変換される。
その変換された出力は縦続接続されたＤ‐ＦＦ回路（Ｄ
フリップフロップ；ＲＯＭ３１ｍの場合は縦続接続され
たＤ‐ＦＦ回路３２ｍ‐１〜３２ｍ‐ｎ）に順次送られ
る。そして、それぞれのＤ‐ＦＦ回路の出力にて、差動
ペアに構成された電流出力型Ｄ／Ａ変換器３３ｍ‐１〜
３３ｍ‐ｎは駆動される。

【００８０】そして、それぞれの電流出力型Ｄ／Ａ変換
器３３ｍ‐１〜３３ｍ‐ｎがそれぞれ対応のＤ‐ＦＦ回
路の出力によって駆動されることでこれらの差動ペアの
共通端子に接続された電流源の電流値対応にＦＩＲフィ
ルタの係数が設定される。

【００８１】この結果、各々の差動ペアの電流によって
設定されたＦＩＲフィルタによって、不要な周波数成分
を減衰させられる。

【００８２】そして、各々の差動ペアのうち、一方の側
の素子の電流出力を束ねて接続し、また、他方の側の素
子の電流出力を束ねて接続することにより、それぞれア
ナログ的に加算機能が実現され、これにより最終的な出
力電流Ｉ＋と、Ｉ−とが得られる。

【００８３】同様の回路をＱ信号系統にも設けて、Ｑ信
号成分を処理することにより、Ｑ＋，Ｑ−信号が出力さ
れる。

【００８４】このように構成することにより、不要な高
域雑音成分を大幅に減衰させることが可能になり、ＩＣ
素子に内蔵したＣ，Ｒによる受動フィルタのみによっ
て、雑音の少ない高精度なＱＰＳＫ信号発生器を構成す
ることが可能となる。

【００８５】ここで、差動ペアの電流は通常、各ＲＯＭ
出力のゲインを揃えるために同じ値を用いる。

【００８６】また、同一系統における差動ペア（ＲＯＭ
３１ａの系統の場合は縦続接続されたＤ‐ＦＦ回路３２
ａ‐１〜３２ａ‐ｎ対応の差動ペア、ＲＯＭ３１ｂの系
統の場合は縦続接続されたＤ‐ＦＦ回路３２ｂ‐１〜３
２ｂ‐ｎ対応の差動ペア、ＲＯＭ３１ｍの系統の場合は
縦続接続されたＤ‐ＦＦ回路３２ｍ‐１〜３２ｍ‐ｎ対
応の差動ペア）の電流（ＲＯＭ３１ａの系統の場合はＩ
₁₁，Ｉ₁₂，…Ｉ_1n、ＲＯＭ３１ｂの系統の場合はＩ₂₁，
Ｉ₂₂，…Ｉ_2n、ＲＯＭ３１ｍの系統の場合はＩ_m1，
Ｉ_m2，…Ｉ_mn）の和は、上述したＦＩＲフィルタを用い
ない場合、差動ペア１つの電流と同一でよく、この場
合、消費電流の増加はＤ‐ＦＦ回路（Ｄフリップフロッ
プ）によるもののみで済む。

【００８７】さらにこの実施に例において、特願平５‐
２６７２９６号で示されたような、インパルスレスポン
スの各部分のＤ／Ａ変換器に重みを付け、量子化ノイズ
の低減を図るようにすることも可能である。この重み付
けは、電流を等しくせず、重みを付けることにより実現
される。これにより、データの打ち切りによる影響も抑
えることができる。

【００８８】（第３の具体例）次にスイッチドキャパシ
タ回路を用いて構成した例を図６に示す。以下の説明で
は、詳細はＩ信号の系統のみについてするが、Ｑ信号の
系統も存在している。そして、このＱ信号の系統もＩ信
号の系統のものと構成および作用は同じである。また、
この実施例は第２の具体例とＤ／Ａ変換器および加算回
路部分が異なるのみで、他は構成が同じである。

【００８９】すなわち、第２の具体例においてはＤ／Ａ
変換器として差動ペアに構成された電流出力型Ｄ／Ａ変
換器（ＲＯＭ３１ａの系統の場合は３３ａ‐１〜３３ａ
‐ｎ、ＲＯＭ３１ｂの系統の場合は３３ｂ‐１〜３３ｂ
‐ｎ、ＲＯＭ３１ｍの系統の場合は３３ｍ‐１〜３３ｍ
‐ｎ、）を用いていたが、これの代わりにスイッチドキ
ャパシタ回路ＳＣ１１〜ＳＣ１ｎ，ＳＣ２１〜ＳＣ２
ｎ，…ＳＣｍ１〜ＳＣｍｎを用いる。そして、第２の具
体例においてはＤ／Ａ変換器としての差動ペアの電流出
力を纏めることで、加算したが、この第３の具体例では
スイッチドキャパシタ回路ＳＣ１１〜ＳＣ１ｎ，ＳＣ２
１〜ＳＣ２ｎ，…ＳＣｍ１〜ＳＣｍｎの出力を加算回路
ＡＤＤにより加算する構成とした。

【００９０】この例において、各Ｄ‐ＦＦ回路（Ｄフリ
ップフロップ（ＲＯＭ３１ａの場合は縦続接続されたＤ
‐ＦＦ回路３２ａ‐１〜３２ａ‐ｎ、ＲＯＭ３１ｂの場
合は縦続接続されたＤ‐ＦＦ回路３２ｂ‐１〜３２ｂ‐
ｎ、…ＲＯＭ３１ｍの場合は縦続接続されたＤ‐ＦＦ回
路３２ｍ‐１〜３２ｍ‐ｎ））の出力Ｄ₁₁，Ｄ₁₂，…，
Ｄ_mnは、スイッチドキャパシタ回路ＳＣ１１〜ＳＣ１
ｎ，ＳＣ２１〜ＳＣ２ｎ，…ＳＣｍ１〜ＳＣｍｎを介し
て加算回路ＡＤＤに入力される。

【００９１】加算回路ＡＤＤは、演算増幅器ＯＰおよび
入力をホールドするためのホールドキャパシタＣａ、こ
のキャパシタＣａの電荷をクリアするスイッチＳＷａと
によって構成されており、加算回路ＡＤＤはクロック信
号１周期のｃｋ１の区間（例えば、クロック信号の
“Ｈ”区間）の区間に入力信号（Ｄ₁₁，Ｄ₁₂，…，
Ｄ_mn）のサンプルおよびホールドキャパシタＣａのクリ
アを行い、クロックｃｋ２の区間（例えば、クロック信
号の“Ｌ”区間）にそれぞれのサンプルチャージをホー
ルドキャパシタＣａに転送し、加算を行う。

【００９２】スイッチドキャパシタ回路ＳＣ１１〜ＳＣ
１ｎ，ＳＣ２１〜ＳＣ２ｎ，…ＳＣｍ１〜ＳＣｍｎはそ
れぞれ一つのサンプルキャパシタＣ₁₁，Ｃ₁₂，…，Ｃ_1m
と、そのサンプルキャパシタの入力側と出力側の開閉用
のスイッチ、そのサンプルキャパシタの入力側と出力側
の接地のためのスイッチを有した構成であり、対応する
入力信号（Ｄ₁₁，Ｄ₁₂，…，Ｄ_mn）をサンプルチャージ
として保持する。

【００９３】このサンプルチャージを保持するサンプル
キャパシタＣ₁₁，Ｃ₁₂，…，Ｃ_1mの係数を、必要とする
ＦＩＲフィルタの係数に応じた設定にすることにより、
所望の周波数特性を得ることができる。同様にサンプル
キャパシタＣ₂₁，Ｃ₂₂，…，Ｃ_2nの係数を、必要とする
ＦＩＲフィルタの係数に応じた設定にし、 …サンプル
キャパシタＣ_m1，Ｃ_m2，…，Ｃ_mnの係数を、必要とする
ＦＩＲフィルタの係数に応じた設定にする。

【００９４】この構成としても、第２の具体例と同様の
効果が得られる。

【００９５】（第４の具体例）次に本発明を変調信号発
生器に応用した具体例を図７に示す。本例では、ＲＯＭ
出力は乗算回路Ｍに入力され、局部発振源ＯＳＣから発
生される搬送波帯の周波数の発振信号（搬送波信号）に
よって変調される。従来では、変調器の入力はアナログ
信号であったため、変調器にはアナログ特性の優れたも
のが必要であった。

【００９６】そこで、本発明ではロールオフフィルタを
通してロールオフ成形した波形成形済みの信号表現に、
オーバーサンプリング型変調器を用いた場合の符号であ
る１ビット符号を用いれば、変調回路の入力は１ビット
符号となる。搬送波に矩形波を用いれば、変調器をスイ
ッチ等で構成することが可能となり、アナログ素子の精
度の変調精度に対する影響を低減することができる。

【００９７】しかしながら、従来においては、オーバー
サンプリング型変調器を用いているため、信号帯域外の
雑音が大きくなる欠点を持っていた。

【００９８】これを解決するために、本例では前記の変
調信号を縦続接続されたＤ‐ＦＦ回路３２ａ‐１〜３２
ａ‐ｎ，３２ｂ‐１〜３２ｂ‐ｎ，…３２ｍ‐１〜３２
ｍ‐ｎに入力し、それぞれのＤ‐ＦＦ回路の出力で、差
動ペアによる構成の電流出力型Ｄ／Ａ変換器３３ａ‐１
〜３３ａ‐ｎ，３３ｂ‐１〜３３ｂ‐ｎ，…３３ｍ‐１
〜３３ｍ‐ｎのうち、自己に対応するものを駆動させる
ようにする。

【００９９】この差動ペアの共通端子に接続された電流
源の電流値（ＲＯＭ３１ａの系統の場合はＩ₁₁，Ｉ₁₂，
…Ｉ_1n、ＲＯＭ３１ｂの系統の場合はＩ₂₁，Ｉ₂₂，…Ｉ
_2n、ＲＯＭ３１ｍの系統の場合はＩ_m1，Ｉ_m2，…Ｉ_mn）
によってＦＩＲフィルタの係数が設定される。

【０１００】この例の場合にはフィルタタップをバンド
パス特性となるように設定すれば、不要な雑音を除去し
た変調信号を得ることができる。

【０１０１】なお、上記の例において、４相のＱＰＳＫ
信号を使用したケースを対象に説明したが、２相または
８相等のＰＳＫ信号にも本発明は適用でき、信号形式に
かかわりなく信号発生器として動作させることができ
る。

【０１０２】以上種々の例を説明したが、要するに本発
明は、オーバーサンプリング変調された信号を直列接続
された遅延素子に入力し、その遅延素子の各々の出力を
重み付けしたＤ／Ａ変換手段によりアナログ信号に変換
し、そのそれぞれの出力をアナログ加算することによ
り、Δ−Σ変調によって持ち上がったベースバンド周波
数以上のノイズを十分に減衰させ、これにより、ＩＣ素
子内の受動部品のみによって構成可能なフィルタを用い
ても性能に支障を来すことのない高精度な信号発生器を
提供することを可能とするものである。

【０１０３】そして、フィルタをＩＣ素子内にしかも受
動部品のみによって構成できることにより低消費電力化
と省スペース化を実現する。

【０１０４】

【発明の効果】上述した発明によると、ノイズシェーピ
ングによって増加した高周波域のノイズを十分減衰させ
ることが可能となり、ＩＣ素子内の受動部品のみによっ
て構成可能なフィルタを用いて高精度な信号発生器を実
現することが可能となる。また、変調器をスイッチのみ
で構成することが可能となり、回路素子に対する素子精
度の要求を大幅に緩和した変調信号発生器を実現でき
る。さらに、従来必要であった回路規模の大きなディジ
タル加算器が不要となり、回路規模を縮小することが可
能となる。電流出力型Ｄ／Ａ変換器を用いることにより
回路規模が縮小できる。これらにより、回路素子に対す
る素子精度の要求が大幅に緩和でき、ＶＬＳＩなどの実
現が容易となり、歩留まりの向上、ひいてはコストの低
減が可能となる。

【図面の簡単な説明】

【図１】本発明を説明するための図であって、本発明の
第１の具体的な例を説明するための要部ブロック図。

【図２】本発明を説明するための図であって、本発明の
第１の具体的な例を説明するための全体構成を示すブロ
ック図。

【図３】本発明を説明するための図であって、本発明の
第１の具体的な例における重み乗算器１３ａ〜１３ｎお
よび加算器１４の構成例を説明するための図。

【図４】本発明を説明するための図であって、本発明の
ＱＰＳＫ信号発生器における出力スペクトルの例を示す
図。

【図５】本発明を説明するための図であって、本発明の
第２の具体的な例を説明するための要部ブロック図。

【図６】本発明を説明するための図であって、本発明の
第３の具体的な例を説明するための要部ブロック図。

【図７】本発明を説明するための図であって、本発明の
第４の具体的な例を説明するための要部ブロック図。

【図８】従来技術を説明するための図。

【符号の説明】

１３ａ…乗算器 １４…加算器 １２ａ〜１２ｎ-1…遅延素子 ３０‐１〜３０‐ｍ−１…遅延回路 ３１ａ〜３１ｍ…ＲＯＭ（リードオンリメモリ） ３２ａ‐１〜３２ｍ‐ｎ…Ｄ‐ＦＦ回路（Ｄフリップフ
ロップ） ３３ａ‐１〜３３ａ‐ｎ，〜３３ｍ‐ｎ…電流出力型Ｄ
／Ａ変換器（差動ペア） １００‐Ｉ，１００‐Ｑ，１００Ａ‐Ｉ，１００Ａ‐Ｑ
…信号発生器 １０１…マッピング回路 ＡＤＤ…加算回路は、 ＯＰ…演算増幅器 Ｃａ…ホールドキャパシタ ＳＷａ…スイッチ ＳＣ１１〜ＳＣ１ｎ，ＳＣ２１〜ＳＣ２ｎ，…ＳＣｍ１
〜ＳＣｍｎ…スイッチドキャパシタ回路

Claims (9)

(57)【特許請求の範囲】
1. 【請求項１】時系列の入力信号を第１および第２の時系
   列ディジタル信号に変換する信号変換手段と、 前記第１および第２の時系列ディジタル信号をそれぞれ
   順次遅延して相互に遅延量の異なる複数の第１および第
   ２のディジタル信号を保持する信号保持手段と、 前記第１および第２のディジタル信号に対応してロール
   オフフィルタのインパルスレスポンス信号をオーバーサ
   ンプリングした信号を複数の第１および第２の波形成形
   データとして出力する波形成形手段と、 前記第１および第２の波形成形データに順次所要の遅延
   を与えて複数の第１および第２の遅延出力を得る遅延手
   段と、 前記第１および第２の遅延出力を重み付けして複数の第
   １および第２のアナログ信号に変換する複数のＤ／Ａ変
   換手段と、 前記第１および第２のアナログ信号をそれぞれ加算して
   第１および第２の和信号を出力する加算手段と、 前記第１および第２の和信号から不要周波数成分を除去
   するフィルタ手段とを具備する信号発生装置。
2. 【請求項２】時系列の入力信号を第１および第２の時系
   列ディジタル信号に変換する信号変換手段と、 前記第１および第２の時系列ディジタル信号をそれぞれ
   順次遅延して相互に遅延量の異なる複数の第１および第
   ２のディジタル信号を保持する信号保持手段と、 前記第１および第２のディジタル信号に対応してロール
   オフフィルタのインパルスレスポンス信号をオーバーサ
   ンプリングした信号を複数の第１および第２の波形成形
   データとして出力する波形成形手段と、 前記第１および第２の波形成形データに順次所要の遅延
   を与えて複数の第１および第２の遅延出力を得る遅延手
   段と、 前記第１および第２の遅延出力を重み付けして複数の第
   １および第２のアナログ信号に変換する複数のＤ／Ａ変
   換手段と、 前記第１および第２のアナログ信号をそれぞれ加算して
   第１および第２の和信号を出力する加算手段と、 前記第１および第２の和信号から不要周波数成分を除去
   するフィルタ手段と、 前記フィルタ手段により前記不要周波数成分が除去され
   た第１および第２の和信号を直交変調する直交変調手段
   とを具備する送信装置。
3. 【請求項３】時系列の入力信号を第１および第２の時系
   列ディジタル信号に変換する信号変換手段と、 前記第１および第２の時系列ディジタル信号をそれぞれ
   順次遅延して相互に遅延量の異なる複数の第１および第
   ２のディジタル信号を保持する信号保持手段と、 前記第１および第２のディジタル信号に対応してロール
   オフフィルタのインパルスレスポンス信号をオーバーサ
   ンプリングした信号を複数の第１および第２の波形成形
   データとして出力する波形成形手段と、 前記第１および第２の波形成形データを複数の第１およ
   び第２の変調データに変換する変調手段と、 前記第１および第２の変調データに順次所要の遅延を与
   えて複数の第１および第２の遅延出力を得る遅延手段
   と、 前記第１および第２の遅延出力を重み付けして複数の第
   １および第２のアナログ信号に変換する複数のＤ／Ａ変
   換手段と、 前記第１および第２のアナログ信号をそれぞれ加算して
   第１および第２の和信号を出力する加算手段と、 前記第１および第２の和信号から不要周波数成分を除去
   するフィルタ手段とを具備する信号発生装置。
4. 【請求項４】前記波形成形手段は、前記複数の第１およ
   び第２のディジタル信号にそれぞれ対応した複数の第１
   および第２の単位波形成形データをそれぞれ記憶した複
   数の記憶手段である請求項１または３に記載の信号発生
   装置。
5. 【請求項５】前記波形成形手段は、前記複数の第１およ
   び第２のディジタル信号にそれぞれ対応した複数の第１
   および第２の単位波形成形データをそれぞれ記憶した複
   数の記憶手段である請求項２記載の送信装置。
6. 【請求項６】前記Ｄ／Ａ変換手段は電流出力型Ｄ／Ａ変
   換器であり、前記加算手段は電流加算回路である請求項
   １または３に記載の信号発生装置。
7. 【請求項７】前記Ｄ／Ａ変換手段は電流出力型Ｄ／Ａ変
   換器であり、前記加算手段は電流加算回路である請求項
   ２に記載の送信装置。
8. 【請求項８】前記信号変換手段は、前記入力信号を前記
   第１および第２の時系列ディジタル信号に対応する、Ｑ
   ＰＳＫ符号を構成するＩ信号およびＱ信号に変換するマ
   ッピング回路であり、 前記信号保持手段は、前記Ｉ信号およびＱ信号をそれぞ
   れ保持する複数の信号保持回路である請求項１または３
   に記載の信号発生装置。
9. 【請求項９】前記信号変換手段は、前記入力信号を前記
   第１および第２の時系列ディジタル信号に相当する、Ｑ
   ＰＳＫ符号を構成するＩ信号およびＱ信号に変換するマ
   ッピング回路であり、 前記信号保持手段は、前記Ｉ信号およびＱ信号をそれぞ
   れ保持する複数の信号保持回路である請求項２記載の送
   信装置。