JPH10106175A - データ分離回路 - Google Patents

データ分離回路

Info

Publication number
JPH10106175A
JPH10106175A JP9236828A JP23682897A JPH10106175A JP H10106175 A JPH10106175 A JP H10106175A JP 9236828 A JP9236828 A JP 9236828A JP 23682897 A JP23682897 A JP 23682897A JP H10106175 A JPH10106175 A JP H10106175A
Authority
JP
Japan
Prior art keywords
signal
frequency
data
phase
sampling frequency
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9236828A
Other languages
English (en)
Inventor
Choru Shin Ben
ベン・チョル・シン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
LG Semicon Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by LG Semicon Co Ltd filed Critical LG Semicon Co Ltd
Publication of JPH10106175A publication Critical patent/JPH10106175A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/10009—Improvement or modification of read or write signals
    • G11B20/10222—Improvement or modification of read or write signals clock-related aspects, e.g. phase or frequency adjustment or bit synchronisation
    • G11B20/1024—Improvement or modification of read or write signals clock-related aspects, e.g. phase or frequency adjustment or bit synchronisation wherein a phase-locked loop [PLL] is used
    • G11B20/1025—Improvement or modification of read or write signals clock-related aspects, e.g. phase or frequency adjustment or bit synchronisation wherein a phase-locked loop [PLL] is used the PLL being discrete time or digital PLL
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/14—Digital recording or reproducing using self-clocking codes
    • G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock

Landscapes

  • Engineering & Computer Science (AREA)
  • Signal Processing (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing For Digital Recording And Reproducing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】 【課題】 ＤＰＬＬを使用して安定的な特性をもつデー
タ分離回路を提供すること。 【解決手段】 多重化された１／４サイクル遅延した読
取りデータパルスと読取りデータのデータ率に応じてそ
の比率が決定されて分周されたサンプリング周波数を入
力として、その信号の位相とディジタル制御発振器のク
ロックパルスの誤差を検出し、その位相検出信号をゲー
ト論理状態に応じてサンプリング周波数に同期させてカ
ウントすることにより、現在入力されるパルスの誤差を
検出して位相及び周波数の調整をする。その調整された
カウント信号によって次のパルス発生始点を決定してク
ロックパルスを決定する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はフロッピーディスク
コントローラにおけるデータ分離に係り、特にＤＰＬＬ
（デジタルフェイズロックループ）を使用して安定的な
特性を持たせたデータ分離回路に関する。
【０００２】
【従来の技術】一般的に、ディスクドライブはモータ等
の機械的な構成要素を備えていて、そのモータ等の回転
数等が機械的な状態に応じて不規則に変化することがあ
る。このためフロッピーディスクに記録された磁化信号
を正確に解釈することができなくなるという問題が生じ
る。この問題を回避するために用いるのがデータ分離回
路である。添付図面を参照して従来の技術によるデータ
分離回路について説明する。図１は従来の技術によるデ
ータ分離回路のブロック図である。従来の技術による内
部データ分離回路は主としてアナログＰＬＬ部とそれに
係る回路とから構成される。この回路は、固定された２
４ＭＨｚの基準周波数を有するＸＴＡＬの発振周波数を
特定の大きさにレベリングして出力するプリスケーラ１
を有し、そのプリスケーラ１のレベリングされた周波数
を入力とする基準クロック発生部２がシステム基準クロ
ックを発生する。このシステム基準クロックは１／４サ
イクル遅延部４とアナログＰＬＬ１４のＶＣＯ１１に入
力される。また、プリスケーラ１のレベリングされた周
波数は、第１分周器３で分周される。ディスクドライブ
から読取ったデータは、１／４サイクル遅延部４で基準
クロックに同期して１／４サイクル遅延させられる。こ
の１／４サイクル遅延部４の遅延信号と第１分周器３の
分周された信号とはＭＵＸ５の入力に接続され、ゲート
論理状態を示す信号によって多重化される。ゲート論理
状態を示す信号はまたに零位相誤差検出部６にも入力さ
れる。この零位相誤差検出部６は上記ゲート論理状態を
示す信号と１／４サイクル遅延した読取りデータ信号を
入力として零位相誤差を検出する。ゲート論理状態を示
す信号はさらにイネーブル論理部７へも入力される。こ
のイネーブル論理部７はディスクドライブから読み取っ
たデータとゲート論理状態に応じてイネーブル信号を出
力する。前記ＭＵＸ５の多重化された出力信号は、アナ
ログＰＬＬ１４の位相比較部８に入力され、ここでイネ
ーブル論理部７のイネーブル信号によってＰＬＬ１４の
フィードバックされる分周信号と比較され、その差異を
検出してアップダウン形態の信号を出力する。そのアッ
プまたはダウン信号は電荷ポンプ９へ入力される。電荷
ポンプ９はそのアップ又はダウン信号によって充電また
は放電してクロック信号の周波数と位相を変化させるた
めの制御電圧を出力する。その出力はループフィルター
１０とＶＣＯ１１とに入力され、ループフィルタ１０で
電荷ポンプ９が電流を充電または放電するときに直角形
状のリプル形態を有する制御電圧のリプルの幅及び大き
さを調整し、ＶＣＯ１１で電荷ポンプ９の制御電圧によ
って基準クロックに同期した周波数の信号を出力する。
ＶＣＯ１１の発振周波数を第２分周器１２でデータ率に
応じて分周比を決定して分周する。そして、データ／ク
ロック信号出力部１３は、１／４サイクル遅延部４の遅
延信号と第２分周器１２の分周信号によってデータとク
ロック信号を分離して出力する。
【０００３】前記のように構成された従来の技術のデー
タ分離回路は、データ率などの様々な条件に応じてＶＣ
Ｏ周波数，利得，回路印加電流などの付加的な調整を行
ってデータを分離する。
【０００４】
【発明が解決しようとする課題】従来の技術によるデー
タ分離回路は、データ復元特性には優れているがその回
路を実現するための設計が難しい。また、データ分離回
路を従来の技術のようにアナログＰＬＬを使用して設計
した場合には素子の体積が大きくなるという問題があっ
た。さらに、その回路を用いたデータ分離動作時にはＶ
ＣＯ周波数、利得、コンポーネント電流などの付加的な
調整が必要であって、外部の影響に対して安定しない。
【０００５】本発明はかかる問題点を解決するためのも
ので、その目的は安定的な特性をもつデータ分離回路を
提供することである。
【０００６】
【課題を解決するための手段】本発明のデータ分離回路
は、多重化された１／４サイクル遅延した読取りデータ
パルスと読取りデータのデータ率に応じてその比率が決
定されて分周されたサンプリング周波数とを入力とし
て、その信号の位相とディジタル制御発振器のクロック
パルスの誤差を検出する位相検出部と、その位相検出部
の位相検出信号をゲート論理状態に応じてサンプリング
周波数に同期させてカウントすることにより、現在入力
されるパルスの誤差を検出して位相及び周波数の調整を
する位相／周波数調整部と、位相／周波数調整部のカウ
ント信号によって次のパルス発生始点を決定してクロッ
クパルスを決定するディジタル制御発振器とからなるデ
ィジタルＰＬＬを備えていることを特徴とする。
【０００７】
【発明の実施の形態】以下、添付図面を参照して本発明
の実施形態のデータ分離回路を詳細に説明する。図２は
本発明実施形態のデータ分離回路の構成ブロック図であ
る。本データ分離回路は、フロッピーディスクに格納さ
れたデータと同期信号でもあるクロック情報とからなる
信号からデータとクロック情報を分離抽出しようとする
回路である。ＤＰＬＬと、フロッピードライブに格納さ
れている信号を受けて周期的なパルス信号を発生させる
部分と、データ復元のための部分とから構成される。
【０００８】本実施形態のデータ分離回路は、固定され
た基準周波数（本実施形態においては２４ＭＨｚ）を有
するＯＳＣの発振周波数からサンプリング周波数を生成
するサンプリング周波数生成部２１を備えている。その
出力であるサンプルクロックはフロッピーディスクのデ
ータ率に応じて分周された発振周波数を有する。フロッ
ピーディスクのデータが５００ｋ ＭＦＭ(Modified Fre
quency Modulation )のデータ率で、サンプルクロック
は１６ＭＨｚになり、３００ｋ ＭＦＭ のデータ率で、
分周されるサンプルクロックは９.６ＭＨｚになり、２
５０ｋ ＭＦＭのデータ率で、サンプルクロックは８Ｍ
Ｈｚになる。そのサンプリング周波数生成部２１からの
サンプルクロックはゲート論理判読部２０と、分周器２
２と、デジタルＰＬＬの位相／周波数調整部２６と、同
じくデジタルＰＬＬのディジタル制御発振器２７とに入
力される。ゲート論理判読部２０は、サンプリング周波
数生成部２１のサンプリング周波数に同期して、ディス
クドライブから読み取ったデータよりゲートの論理状態
を判別する。分周器２２は、フロッピーディスクのデー
タ率に応じてサンプリング周波数を分周比を決定して分
周する。１／４サイクル遅延部２３は、従来同様ディス
クドライブから読み取ったデータを前記サンプリング周
波数生成部２１のサンプリング周波数に同期させて１／
４サイクル遅延出力する。その出力と分周器２２の出力
とを入力して、ゲート論理判読部２０の出力に応じてそ
れらの信号をＭＵＸ２４で多重化する。このＭＵＸ２４
で多重化された信号は位相検出部２５へ入力され、そこ
でフィードバックされるディジタル制御発振器２７の出
力信号との位相差が検出される。位相／周波数調整部２
６は、位相検出部２５の位相検出信号とゲート論理判読
部２０の出力信号とを入力としてサンプリング周波数に
その信号を同期させてカウントし、現在入力されるパル
スの誤差を検出して位相及び周波数調整を行う。ディジ
タル制御発振器２７は、サンプルクロックを入力すると
共に、位相／周波数調整部２６のカウント信号を入力し
て、次のパルス発生点を決定してクロックパルスを発生
する。データ／クロック信号出力部２８は、ディジタル
制御発振器２７と１／４サイクル遅延部２３の発振周波
数及び遅延信号によってサンプリング周波数に同期した
データ信号（Sep-data）とクロック信号（Sep-clk ）を
分離して出力する。
【０００９】１／４サイクル遅延部２３は、直列連結さ
れてフロッピーディスクドライブから印加される読取り
データストリームが入力され、サンプリング周波数によ
ってイネーブルされる複数のＤ-フリップフロップから
構成される。ゲート論理判読部２０は、直列連結されて
１／４サイクル遅延部を構成する複数のＤ-フリップフ
ロップの最初の段の出力と最終段の出力とを論理和する
ＯＲゲートと、そのＯＲゲートの出力信号によってイネ
ーブルされるＤ-フリップフロップとから構成される。
【００１０】次に、このように構成された本実施形態の
データ分離回路のデータ分離動作を説明する。フロッピ
ーディスクからくる不規則なパルスストリームの信号を
一定サイクル遅延させ、この遅延した信号に同期される
連続的なパルスストリームを作って、ＤＰＬＬで作られ
る信号との差異によって発生する位相誤差信号に応じて
ＤＰＬＬから発生する次のパルスの出現時間を決定す
る。前記した次のパルスの出力時間の決定に基づいて位
相と周波数が一次的に調整され、フロッピーディスクか
らくるパルス信号の間における位相誤差状態に応じて追
加的な周波数調整が行われる。
【００１１】図３〜図１０は本実施形態によるデータ分
離回路の各構成ブロックの動作波形を示す。まず、ＯＳ
Ｃから出力される２４ＭＨｚの発振周波数がサンプリン
グ周波数生成部２１に印加されると、フロッピーディス
クのデータ率に応じてその発振周波数を分周する。本実
施形態では、フロッピーディスクのデータが ５００ｋ
ＭＦＭのデータ率を有すると、サンプルクロックは１６
ＭＨｚになり、３００ｋＭＦＭ のデータ率を有する
と、分周されるサンプルクロックは９.６ＭＨｚにな
り、２５０ｋ ＭＦＭ のデータ率を有すると、サンプル
クロックは８ＭＨｚになる。即ち、５００ｋ ＭＦＭ の
信号が印加されると、パルスの間隔は２μｓである。そ
の２μｓ区間にサンプルクロックパルスが普通１６個程
度印加される。それぞれのパルス区間が一つのスライス
である。前記のサンプリング周波数生成部２１から出力
されるサンプルクロックはＤＰＬＬのディジタル制御発
振器２７に動作クロックとして印加されて、位相調整の
基本となる。
【００１２】図３はウィンドウ信号の波形図である。図
３に示すように、フロッピーディスクから読み取った読
取りデータビットが１００１１の場合、これを読取りデ
ータストリームに変えると、（ａ）と（ｂ）のように表
すことができる。ウィンドウ信号は（ａ）と（ｂ）のパ
ルスがデータ信号か或いはクロック信号であるかを区分
するものである。ウィンドウ信号はデータ領域（ｃ）と
クロック領域（ｄ）で表示される。データ領域に読取り
データストリームパルスが存在すると１に、そうでなけ
れば０に認識される。また、クロック領域にパルスが存
在すると、そのパルスはクロックパルスである。フロッ
ピーディスクにおいて、読取りデータストリーム信号
は、フロッピーディスクドライブのモータ回転数の不規
則性とフロッピーディスクの回転半径の差による要素に
よって、（ａ）と（ｂ）のパルスが（ｅ）で示すように
速くくるか遅くくることがある。このようなパルスの誤
差を本実施形態では正確なデータ分離（復元）がなされ
るようにディジタルＰＬＬで補正する。
【００１３】図４はディジタルＰＬＬに入力されるまで
の各構成ブロックの動作波形を示す。前記サンプリング
周波数生成部２１から出力されたサンプルクロックは、
分周器２２に入力されて図４の（ｈ）として示すトラン
ジッションパルスを有する波形の信号を出力する。分周
器２２から出力される信号はデータ率が５００ｋｂｐｓ
ＭＦＭ の場合、１μｓの周期を有する。そして、１／
４サイクル遅延部２３は読取りデータストリームを１／
４サイクル遅延させて遅延信号ｆを出力する。そして、
ゲート論理判読部２０は読取りデータストリームのパル
スを検出して読取りゲート信号（ｇ）を作る。
【００１４】図５はゲート論理判読部と１／４サイクル
遅延部の詳細構成図とその動作波形を示す図面であっ
て、ゲート論理判読部２０と１／４サイクル遅延部２３
をＤフリップフロップで構成したものである。前記のよ
うに生成された読取りゲート信号（ｇ）のパルス持続区
間は普通１μｓ程度である。ＭＵＸ２４は、このゲート
信号（ｇ）を制御入力とし、選択される信号として分周
器２２からのパルス（ｈ）と、１／４サイクル遅延部２
３の出力信号（ｆ）とが入力され、読取りゲート信号が
ハイの区間（ｇ）では１／４サイクル遅延した信号
（ｆ）を選択して出力し、その以外の区間では分周器か
らの信号（ｈ）を選択して出力する。このＭＵＸ２４の
出力信号がＤＰＬＬの位相検出部２５の基準クロックと
して用いられる。
【００１５】位相検出部２５の動作を図６に示す。図６
は位相検出部の動作状態を示すダイヤグラムである。位
相検出部２５は、正常動作状態（ＭＵＸの出力信号でト
ランジッションパルスの無い区間、すなわち位相検出部
の出力信号に基づいて周波数を調整しない状態）ではII
の状態を持続し、ＭＵＸ２４の出力からトランジッショ
ンパルスが検出されるとIII の状態に変化し、ＤＰＬＬ
の出力が検出されるとIIの状態からＩの状態に変化す
る。前記のような位相検出部２５の動作状態の変化によ
る位相／周波数調整部の動作波形図を図７に示す。位相
検出部２５から出力される出力信号（ｉ）と（ｊ）のう
ち、（ｉ）の出力信号がＬｏｗである区間におけるスラ
イスの数をネガティブ整数とし、（ｊ）の出力信号がＨ
ｉｇｈである区間におけるスライスの数をポジティブ整
数としてカウントしたのが位相調整値（ｋ），（ｌ）に
なる。
【００１６】 そして、図８は前記のよ
うな位相調整値によるウィンドウタイプの変換を示すも
ので、読取りゲート信号のエッジ信号の間に位相調整値
（ｋ）と（ｌ）のネットカウント(Net Count)和に応じ
て図８のウィンドウタイプ変換テーブルが適用される。
【００１７】前記のようなウィンドウタイプ変換信号に
よって、図９に示すようにＩＣ（ｍ）とＤＣ（ｎ）のよ
うな周波数制御信号が可変長シフトレジスタ(Variable
Length Shift Register)を含むディジタル制御発振器２
７に印加される。この際、（ｋ）と（ｌ）の位相調整値
もやはりディジタル制御発振器２７に印加され、ディジ
タル制御発振器２７は図１０に示すように動作する。即
ち、現在のパルス（Ｏ）発生後に発生する次のパルス
（Ｐ）のスライス数を加減して位相調整をする。ディジ
タル制御発振器２７ではスロー，ノーマル，ファースト
の三つのウィンドウ状態で、図８に示すようなウィンド
ウ変換テーブルによってＩＣ（ｍ），ＤＣ（ｎ），ＮＣ
(No Change) の信号によって他の状態に変わる。前記ウ
ィンドウタイプは、フロッピーディスクのデータ率とサ
ンプルクロックによって異なるが、本実施形態のウィン
ドウ変換状態を示す図１０では、ファーストの場合には
スライスの数を７個、ノーマルの場合にはスライスの数
を８個、スローの場合にはスライスの数を９個と定義し
た。
【００１８】
【発明の効果】本発明のデータ分離回路は、ＤＰＬＬと
フロッピーディスクドライブ信号を受けて周期的なパル
ス信号を発生させる部分と、データ復元のための部分と
で回路を構成してＶＣＯ周波数、利得、コンポーネント
電流などの付加的な調整が必要なく、素子の製造工程上
で発生しうる変動要因による不安定な特性を無くすこと
ができて、フロッピーディスクドライブから読み取った
情報からデータとクロックを安定的に復元する効果があ
る。尚、回路の構成時にＤＰＬＬを使用するので、シス
テムの大きさを減らす効果がある。そして、動作特性に
おいて、位相／周波数調整部で位相と周波数の調整が同
時に行われ、読取りデータストリーム区間でさらに周波
数調整が追加に行われるので、データ分離特性が向上す
るという効果がある。
【図面の簡単な説明】
【図１】従来の技術によるデータ分離回路の構成ブロッ
ク図。
【図２】本発明のデータ分離回路の構成ブロック図。
【図３】ウィンドウ信号の波形図。
【図４】データ分離回路の動作波形図。
【図５】ゲート論理判読部と１／４サイクル遅延部の詳
細構成図及び動作波形図。
【図６】位相検出部の動作状態を示すダイヤグラム。
【図７】位相／周波数調整部の動作波形図。
【図８】ウィンドウタイプの変換のための位相調整値を
示すテーブル。
【図９】ディジタル制御オシレートの動作状態を示すダ
イヤグラム。
【図１０】ウィンドウタイプによるディジタル制御発振
器の動作波形図。
【符号の説明】
２０ ゲート論理判読部 ２１ サンプリング周波数生成部 ２２ 分周器 ２３ １／４サイクル遅延部 ２４ ＭＵＸ ２５ 位相検出部 ２６ 位相／周波数調整部 ２７ ディジタル制御発振器 ２８ データ／クロック信号出力部

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 多重化された１／４サイクル遅延した読
    取りデータパルスと読取りデータのデータ率に応じて分
    周されたサンプリング周波数を入力として、その信号の
    位相とディジタル制御発振器のクロックパルスの誤差を
    検出する位相検出部と、 前記位相検出部の位相検出信号をゲート論理状態に応じ
    てサンプリング周波数に同期させてカウントすることに
    より、現在入力されるパルスの誤差を検出して位相及び
    周波数の調整をする位相／周波数調整部と、 前記位相／周波数調整部のカウント信号によって次のパ
    ルス発生始点を決定してクロックパルスを決定するディ
    ジタル制御発振器とを有するディジタルＰＬＬとを備え
    たことを特徴とするデータ分離回路。
  2. 【請求項２】 前記ディジタルＰＬＬの出力信号によっ
    てサンプリング周波数に同期されたデータ信号とクロッ
    ク信号を分離して出力するデータ／クロック信号出力部
    をを含んでいることを特徴とする請求項１記載のデータ
    分離回路。
  3. 【請求項３】 ＯＳＣの発振周波数からサンプリングさ
    れた周波数を生成するサンプリング周波数生成部と、 フロッピーディスクドライブのデータ率に応じてクロッ
    ク周波数を可変させる前記サンプリング周波数に同期し
    て、ディスクドライブから読み取ったデータゲートの論
    理状態を判別するゲート論理判読部と、 前記サンプリング周波数生成部のサンプリング周波数を
    フロッピーディスクのデータ率に応じて分周比を決定し
    て分周する分周器と、 ディスクドライブから読み取ったデータを前記サンプリ
    ング周波数生成部のサンプリング周波数に同期させて１
    ／４サイクル遅延出力する１／４サイクル遅延部と、 前記分周器の分周された信号と１／４サイクル遅延部の
    遅延した信号を入力として、ゲート論理判読部から出力
    されるゲート論理状態に関する信号によって入力される
    その信号を多重化して出力するＭＵＸと、 前記ＭＵＸの多重化された出力信号とフィードバックさ
    れるディジタル制御発振器の出力信号との位相差を検出
    する位相検出と、 前記位相検出部の位相検出信号及び前記ゲート論理判読
    部の出力信号を入力としてサンプリング周波数にその信
    号を同期させてカウントすることにより、現在入力され
    るパルスの誤差を検出して位相及び周波数の調整を行う
    位相／周波数調整部と、 前記位相／周波数調整部のカウント信号によって次のパ
    ルス発生始点を決定してクロックパルスを発生するディ
    ジタル制御発振器と、 前記ディジタル制御発振器と１／４サイクル遅延部の発
    振周波数及び遅延信号によってサンプリング周波数に同
    期されたデータ信号とクロック信号を分離して出力する
    データ／クロック信号出力部とを備えることを特徴とす
    るデータ分離回路。
  4. 【請求項４】 １／４サイクル遅延部は直列連結されて
    フロッピーディスクドライブから印加される読取りデー
    タストリームが入力され、サンプリング周波数によって
    イネーブルされる複数個のＤ-フリップフロップから構
    成されたことを特徴とする請求項３記載のデータ分離回
    路。
  5. 【請求項５】 ゲート論理判読部は、直列連結されて１
    ／４サイクル遅延部を構成する複数個のＤ-フリップフ
    ロップの最初端の出力と最終端の出力を論理和するＯＲ
    ゲートと、 前記ＯＲゲートの出力信号によってイネーブルされるＤ
    -フリップフロップとから構成されることを特徴とする
    請求項３記載のデータ分離回路。
  6. 【請求項６】 ディジタル制御発振器は可変長シフトレ
    ジスタを含んでなることを特徴とする請求項３記載のデ
    ータ分離回路。
JP9236828A 1996-09-02 1997-09-02 データ分離回路 Pending JPH10106175A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR37839/1996 1996-09-02
KR1019960037839A KR100205354B1 (ko) 1996-09-02 1996-09-02 데이터 분리 회로

Publications (1)

Publication Number Publication Date
JPH10106175A true JPH10106175A (ja) 1998-04-24

Family

ID=19472501

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9236828A Pending JPH10106175A (ja) 1996-09-02 1997-09-02 データ分離回路

Country Status (3)

Country Link
US (1) US6212249B1 (ja)
JP (1) JPH10106175A (ja)
KR (1) KR100205354B1 (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010032323A1 (en) * 2000-04-06 2001-10-18 Konica Corporation Clock generating device
US6445230B1 (en) * 2000-12-29 2002-09-03 Intel Corporation Programmable digital phase lock loop
US20020199124A1 (en) * 2001-06-22 2002-12-26 Adkisson Richard W. System and method for synchronizing data transfer across a clock domain boundary
US6380776B1 (en) * 2001-08-21 2002-04-30 Lsi Logic Corporation Electrical signal synchronization
US6941484B2 (en) * 2002-03-01 2005-09-06 Intel Corporation Synthesis of a synchronization clock
US7251090B2 (en) * 2005-04-13 2007-07-31 Hewlett-Packard Development Company, L.P. Pattern dependent write equalization
DE102008039793A1 (de) * 2008-08-26 2010-03-04 Siemens Aktiengesellschaft Verfahren zur Taktsynchronisierung in einem Kommunikationsnetz und Kommunikationsnetz
GB2469128A (en) * 2009-04-04 2010-10-06 Dyson Technology Ltd Generating control signals for an electric machine from a position sensor
GB2469140B (en) 2009-04-04 2013-12-11 Dyson Technology Ltd Control of an electric machine
GB2469130B (en) * 2009-04-04 2014-01-29 Dyson Technology Ltd Control system for an electric machine
GB2469129B (en) 2009-04-04 2013-12-11 Dyson Technology Ltd Current controller for an electric machine
US8729814B2 (en) * 2009-11-25 2014-05-20 Lutron Electronics Co., Inc. Two-wire analog FET-based dimmer switch
KR102502236B1 (ko) * 2017-11-20 2023-02-21 삼성전자주식회사 클락 데이터 복구 회로, 이를 포함하는 장치 및 클락 데이터 복구 방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4472818A (en) 1981-12-02 1984-09-18 Standard Microsystems Corporation Data separator
US4563657A (en) * 1982-03-15 1986-01-07 Codex Corporation Frequency synthesizer and digital phase lock loop
US5278702A (en) * 1991-04-12 1994-01-11 Western Digital Corporation Data synchronizer with symmetric window generation
US5212601A (en) * 1991-05-03 1993-05-18 Western Digital Corporation Disk drive data synchronizer with window shift synthesis
US5272730A (en) * 1991-12-20 1993-12-21 Vlsi Technology, Inc. Digital phase-locked loop filter
US5260842A (en) * 1992-04-16 1993-11-09 Vtc Inc. Data separator having an accurate delay circuit
US5570243A (en) * 1993-06-22 1996-10-29 Fujitsu Limited Variable delay circuit including current mirror and ramp generator circuits for use in the read channel of a data storage device
JP3360990B2 (ja) * 1995-09-20 2003-01-07 株式会社東芝 ディスク記録再生装置のデータ再生処理装置
US5808971A (en) * 1995-10-03 1998-09-15 Sgs-Thomson Microelectronics S.R.L. Timer with temperature compensation of time delays

Also Published As

Publication number Publication date
KR100205354B1 (ko) 1999-07-01
KR19980019638A (ko) 1998-06-25
US6212249B1 (en) 2001-04-03

Similar Documents

Publication Publication Date Title
US7907023B2 (en) Phase lock loop with a multiphase oscillator
JPH0770168B2 (ja) 磁気ディスク装置用ｐｌｌ回路
JPH10106175A (ja) データ分離回路
US5920214A (en) Method and apparatus for generating an eight-to-fourteen modulation data restoring clock signal
US20030214332A1 (en) Phase locked loop with low steady state phase errors and calibration circuit for the same
JPH08139595A (ja) 位相比較回路
EP0810736A1 (en) PLL frequency synthesizer
US6757349B1 (en) PLL frequency synthesizer with lock detection circuit
US4068181A (en) Digital phase comparator
WO2006057759A2 (en) Characterizing eye diagrams
JP2531269B2 (ja) 同期検出方式
JPH04215338A (ja) Ｐｌｌ回路
JP3042009B2 (ja) Ｐｌｌ周波数シンセサイザ
JP3253581B2 (ja) ディジタルｐｌｌ回路
JPH07120944B2 (ja) Ｐｌｌ回路
JP2912680B2 (ja) デジタル位相同期装置
US6266381B1 (en) Frequency control arrangement
JPH0653821A (ja) ディジタルｐｌｌ回路
KR0162463B1 (ko) 디지탈 위상 조정 장치
KR0158654B1 (ko) 디지털 위상 동기 루프의 양자화 오차 제거 회로
JP3132583B2 (ja) 位相検出回路
JP2000332603A (ja) 位相ロックループ装置
JPH05167440A (ja) 同期外れ検出回路
KR200157927Y1 (ko) 다중경로의 프리 스케일러를 이용한 피엘엘
JP3263200B2 (ja) 同期信号生成回路及び分周回路

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050524

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20050824

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20050829

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20051017

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060124

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20060201

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20060621