JPH0983499A - ビット位相同期回路、ビット位相同期装置及びデータラッチタイミング判定回路 - Google Patents
ビット位相同期回路、ビット位相同期装置及びデータラッチタイミング判定回路Info
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- JPH0983499A JPH0983499A JP7229949A JP22994995A JPH0983499A JP H0983499 A JPH0983499 A JP H0983499A JP 7229949 A JP7229949 A JP 7229949A JP 22994995 A JP22994995 A JP 22994995A JP H0983499 A JPH0983499 A JP H0983499A
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Abstract
クとに対し、最も適正なタイミングでラッチしたデータ
を安定に出力するビット位相同期回路。 【解決手段】 パルス幅形成回路1は、データ入力端子
0からのNRZ信号の入力データのパルス幅を狭くし
て、第1のパルス幅信号と、第2のパルス幅信号と、入
力データを所定時間遅延された遅延データとを出力す
る。入力データと、この入力データの1クロック幅をn
等分したn相のクロックφ1〜φnとの相互の位相関係
が未知であっても、シフトレジスタ回路41〜4nによ
って前後合わせてmビット幅の位相変動を吸収し、最も
適正なタイミングでラッチタイミング判定回路21〜2
n、フェーズアライン回路31〜3nでラッチ出力した
データを、クロックφ1に同期して安定にセレクタ6か
ら出力する
Description
路、ビット位相同期装置及びデータラッチタイミング判
定回路に関し、例えば、100Mbit/s以上の高速
のデータ伝送や、データ伝送タイミング判定などに適用
し得るものである。
は、大量のデータがやり取りされている。また、これら
のデータを処理するためのクロック信号は、基準クロッ
ク源から各装置に分配されている。データ速度が低い従
来の装置では、送信側装置から送出されたデータ信号を
受信側装置において分配されたクロックを用いて再生
し、処理することが容易にできた。
データ信号の経路とクロック信号の分配経路の遅延時間
差がデータ1ビット当たりの時間と同程度となるため、
受信側において分配されたクロックを用いてデータ信号
を再生し、処理することが困難となる。
つの手段として、例えば、特開平4−373230号公
報に記載されているようなビット位相同期回路の技術が
提案されている。
路のブロック図である。この図2に示すように、このビ
ット位相同期回路は、受信側においてPLL回路等を用
いて多相クロックを生成し、連続した位相のクロックを
ラッチ回路100〜102にそれぞれ入力し、各ラッチ
回路100〜102でデータをラッチし、その出力を変
化点検出回路104に入力し、変化点検出回路104に
よってデータの変化点を検出し、適正な位相のクロック
をセレクタ制御回路105により制御される各セレクタ
106〜108で選択するようになっている。
来の回路では、多相クロックによって入力データの変化
点を検出し、その位相情報から安定にデータをラッチで
きると思われるクロック位相を選択しているため、本当
に正しく入力データに対するラッチができているか否か
の判断ができないという問題があった。
るため、切り換えタイミングを調節しなければ、クロッ
ク波形にノイズが畳乗してしまうという問題があった。
との相互の位相関係が未知である場合において、最も適
正なタイミングでラッチしたデータに対して安定にビッ
ト位相同期をとることができるビット位相同期回路、ビ
ット位相同期回路等に適用するデータラッチタイミング
判定回路、パラレルデータ伝送のビット位相同期を行う
小型のビット位相同期装置などの提供が要請されてい
る。
は、入力データと、この入力データのビット速度と同じ
周波数のクロックとのビット位相同期をとるビット位相
同期回路において、以下の特徴的な構成で、上述の課題
を解決した。
移相して位相判定用のn(nは3以上の整数)相のクロ
ックを形成するn相クロック形成手段と、上記入力デー
タから、この入力データのハイレベル期間の中央部に同
期した上記入力データラッチ用の第1のパルス幅信号、
上記入力データのロウレベル期間の中央部に同期した上
記入力データラッチ用の第2のパルス幅信号、又は上記
第1のパルス幅信号と上記第2のパルス幅信号の両方の
信号、のいずれかの信号を形成するデータラッチ用パル
ス形成手段と、上記n相のクロックのそれぞれの位相の
クロックを用いて上記入力データと、データラッチ用パ
ルス形成手段で形成したいずれかの上記信号とをラッチ
出力すると共に、これらのラッチ出力信号の値が一致す
るか否かを判定してn相の一致判定信号を出力する信号
ラッチ判定手段と、上記ラッチ出力された各位相に対応
した上記各ラッチ出力データをn相のクロックのいずれ
かの位相のクロックで乗せ換えて、乗せ換えられたn相
のデータを出力する乗せ換え手段と、上記n相の一致判
定信号と、上記乗せ換え手段で使用した位相のクロック
とを用いて、上記乗せ換え手段で乗せ換えられたn相の
データの内、上記乗せ換え手段で使用した位相のクロッ
クに同期したいずれかの位相のデータを選択出力する位
相同期判定出力手段とを備えたものである。
と、n相のクロックとの相互の位相関係が未知であって
も、位相同期判定出力手段によって位相変動を吸収し、
最も適正なタイミングでラッチ出力したデータを、いず
れかの位相のクロックに同期して安定に選択出力するこ
とができる。従って、高速のデータのビット位相同期に
おいては、最も適正なタイミングでラッチしたデータを
非常に安定的に出力することができるように改善され
る。
の位相同期判定出力手段が、上記乗せ換え手段の出力で
あるn相のデータをそれぞれシフトレジスタでシフトし
て、位相変動吸収用にm(mは2以上の整数)相に移相
して出力する構成である。
てmビット幅で位相変動を吸収することが容易にできる
ようになる。
に対するビット位相同期をとるためのマスタ用ビット位
相同期回路とスレーブ用ビット位相同期回路とを備える
ビット位相同期装置であって、上記マスタ用ビット位相
同期回路は、上記パラレルデータの内のいずれかの第1
のデータに対して請求項1又は2記載の構成のビット位
相同期回路を使用してビット位相同期をとると共に、上
記スレーブ用ビット位相同期回路用に、n相クロック
と、これらのn相の内のいずれかの位相のクロックに同
期した位相のデータを選択制御するための選択制御信号
とを出力する構成である。上記スレーブ用ビット位相同
期回路は、上記パラレルデータの内の上記第1のデータ
を除く他のデータに対するビット同期をとるものであっ
て、上記n相のクロックのそれぞれの位相のクロックを
用いて上記第1のデータを除く他のデータをラッチ出力
するスレーブ用信号ラッチ手段と、上記ラッチ出力され
た各位相に対応した上記各ラッチ出力データをn相のク
ロックのいずれかの位相のクロックで乗せ換えて、乗せ
換えられたn相のデータを出力するスレーブ用乗せ換え
手段と、上記スレーブ用乗せ換え手段で使用した位相の
クロックを用いて、上記スレーブ用乗せ換え手段で乗せ
換えられたn相のデータの内、上記スレーブ用乗せ換え
手段で使用した位相のクロックに同期したいずれかの位
相のデータを上記マスタ用ビット位相同期回路からの選
択制御信号によって選択出力するスレーブ用位相同期判
定出力手段とを備えてビット位相同期をとる構成であ
る。
の位相関係が未知であるパラレルデータに対して上述の
請求項1又は2のビット位相同期回路と、スレーブ用ビ
ット位相同期回路を使用することで、位相変動を吸収
し、適正なタイミングでラッチしたパラレルデータと、
同期したクロックとを出力することができる。
と、この入力データのビット速度と同じ周波数のクロッ
クとのデータラッチタイミングの一致の有無を判定する
データラッチタイミング判定回路であって、上記入力デ
ータから、この入力データのハイレベル期間の中央部に
同期した上記入力データラッチ用の第1のパルス幅信
号、上記入力データのロウレベル期間の中央部に同期し
た上記入力データラッチ用の第2のパルス幅信号、又は
上記第1のパルス幅信号と上記第2のパルス幅信号の両
方の信号、のいずれかの信号を形成するデータラッチ用
パルス形成手段と、上記クロックを用いて上記入力デー
タと、上記データラッチ用パルス形成手段で形成したい
ずれかの上記信号とをラッチ出力し、これらのラッチ出
力信号の値が一致するか否かを判定して一致判定信号を
出力し、この一致判定信号を一致判定結果として可視的
に表示する信号ラッチ判定手段とを備えたものである。
な構成で入力データとクロックとのデータラッチタイミ
ングの一致の有無の判定を確認することができる。
図面を用いて説明する。
ト位相同期回路の概略基本構成を示す機能構成図であ
る。この図1において、ビット位相同期回路は、内部ク
ロックの位相数を、1クロック幅をn等分したn相、位
相変動吸収幅をmクロック幅として構成している。この
ビット位相同期回路は、パルス幅形成回路1と、ラッチ
タイミング判定回路21〜2nと、フェーズアライン回
路31〜3nと、シフトレジスタ回路41〜4nと、セ
レクタ51〜5n、6と、セレクタ制御回路8とから構
成されている。
からのNRZ信号の入力データのパルス幅を狭くして、
第1のパルス幅信号と、第2のパルス幅信号と、入力デ
ータを所定時間遅延された遅延データとを出力するもの
である。この第1のパルス幅信号は、入力データのハイ
レベルのパルス幅を論理ゲート回路によって狭いパルス
幅に形成したものである。この第1のパルス幅信号は要
するに入力データのハイレベルの期間の最も信号レベル
が確かな中央付近のタイミングでラッチするために中央
付近のタイミングに対応するものとして形成しているも
のである。尚、このようなパルス幅の形成を行っても、
パルス周期は変更せず、元のデータ速度と同じである。
のロウレベルのパルス幅を論理ゲート回路によって狭い
パルス幅に形成したものである。つまり、第2のパルス
幅信号は要するに入力データのロウレベルの期間の最も
信号レベルが確かな中央付近のタイミングでラッチする
ために中央付近のタイミングに対応するものとして形成
しているものである。尚、このようなパルス幅の形成を
行っても、パルス周期は変更せず、元のデータ速度と同
じである。
ス幅信号と、第2のパルス幅信号とのパルス幅を狭める
幅は、使用しているラッチ回路が入力データを正常にラ
ッチできる最小のセットアップ時間或いはホールド時間
以上で、且つ生成された上記第1のパルス幅信号と、第
2のパルス幅信号とがn相のクロックの少なくとも1つ
以上の相のクロックでラッチすることができる幅とす
る』。
nは、上記パルス幅形成回路1から第1のパルス幅信号
と、第2のパルス幅信号と、遅延データとを与えられる
と、それぞれクロックφ1〜φnでラッチする。ラッチ
された3つのデータは照合され、全て同じ値であればそ
のラッチタイミング判定回路に入力されているクロック
位相は入力データをラッチするタイミングが適正である
と判断し、一方異なる値であればそのラッチタイミング
判定回路に入力されているクロック位相は入力データを
ラッチするタイミングが不適正であると判断し、判断結
果をタイミング判定結果信号D2として出力する。これ
らのラッチタイミング判定回路21〜2nの出力のタイ
ミング判定結果信号D2と遅延データD1とはそれぞれ
フェーズアライン回路31〜3nに与える。
は、それぞれタイミング判定結果信号と遅延データとの
位相をクロックφ1の位相に乗せ換えるためのものであ
る。そのため、フェーズアライン回路3iは、前ブロッ
クのラッチタイミング判定回路2iはクロックφiで動
作しており、その出力データ(タイミング判定結果信号
と遅延データと)を最も安定にラッチできるように、ま
ず初段ではクロック入力φi−1でラッチし、次段では
クロック入力φi−2でラッチし、同様に後段でクロッ
ク位相を進めていく動作を行い、最終的にクロック入力
φ1でラッチするところまで行う。これらの動作は、フ
ェーズアライン回路3iのiの値が小さいほど少ない段
数で実現できるが、フェーズアライン回路31〜3nの
相互の面関係を保つため、段数は最も多段になるフェー
ズアライン回路3nのn−1段に合わせる。
る立ち上がりエッジから、その次に来るクロックφnの
立ち上がりエッジまでのn個の立ち上がりエッジによっ
てラッチされたタイミングのデータのことを指す』。
は、クロックφ1の位相に乗せ変えられたタイミング判
定結果信号と遅延データとを出力し、タイミング判定結
果信号をセレクタ制御回路8に与え、遅延データをシフ
トレジスタ回路41〜4nに与える。
それぞれ遅延データを1ビットずつmビットの位相分ず
らしたm本のデータを出力し、セレクタ51〜5nに出
力するものである。セレクタ制御回路8は、リセット信
号入力端子7から入力されるリセット信号により初期化
され、初期設定として、セレクタ51〜5nがシフトレ
ジスタ回路41〜4nの出力から『m/2に最も近い整
数ビットの出力面を選択』し、セレクタ6がセレクタ5
1〜5nの出力から『n/2に最も近い整数番のクロッ
ク位相でラッチされたデータ』を選択できるような制御
信号をそれぞれ出力して与える。
イン回路31〜3nのタイミング判定結果信号出力によ
り適正と判断された位相と現在選択されている位相の比
較を行い、新たに適正と判断される位相と面を決定し、
それに基づいて制御信号を生成する。そして、この制御
信号を生成するために用いたフェーズアライン回路31
〜3nのタイミング判定結果信号出力と同じタイミング
で出力されたフェーズアライン回路31〜3nの遅延デ
ータ出力がセレクタ51〜5nの入力に現れるタイミン
グに合わせて、制御信号を送出する。こうして生成され
た制御信号はセレクタ51〜5n及びセレクタ6の制御
信号入力に入力される。セレクタ51〜5nは、セレク
タ制御回路8からの制御信号によってそれぞれm個のデ
ータから1つを選択してセレクタ6に与える。セレクタ
6は、セレクタ制御回路8からの制御信号によってn個
のクロック位相のデータから1つを選択してデータ出力
端子9へ出力する。
は上述のラッチタイミング判定回路21〜2nと、フェ
ーズアライン回路31〜3nと、シフトレジスタ回路4
1〜4nと、セレクタ8とに与えられているn相クロッ
クのタイミングチャートである。この図3において、n
相のクロックφ1〜φnは図1に示す回路に用いられて
いるものであり、クロックφ1のパルス周期をTとした
とき、クロックφ2はクロックφ1に対してT/n位相
分遅らせているものである。同様にしてクロックφ3
は、クロックφ1に対して2×T/n位相分遅らせてい
るものであり、クロックφ2に対しては、T/n位相分
遅らせているものである。
係は、位相差が1/n×1クロック幅となっており、φ
iに対してφi+1の位相は遅れている。尚、クロック
φ1〜φnの周波数とデータ入力端子0から入力される
データのビットレートは同じであるが、位相関係は未知
である。
ミング判定回路21〜2nのクロック入力に接続され、
また、クロックφ1はフェーズアライン回路31〜3n
のクロック入力に接続され、クロックφ2はフェーズア
ライン回路33〜3nのクロック入力に接続され、クロ
ックφiはフェーズアライン回路3(i+1)〜3nの
クロック入力に接続される。ここで、フェーズアライン
回路31、32は単一位相のクロック入力しか持たない
が、フェーズアライン回路33〜3nは複数位相のクロ
ック入力を備え、その数は例えば、フェーズアライン回
路3iの場合、i−1本のクロック入力を持つ。更に、
クロック入力φ1は図1に示す機能ブロックの基準クロ
ックであり、シフトレジスタ回路41〜4nとセレクタ
制御回路8のクロック入力に接続される。
れた入力データは、パルス幅形成回路1でパルス幅形成
されて、第1のパルス幅信号と第2のパルス幅信号と入
力データを所定時間遅延させた遅延データとが出力され
て、ラッチタイミング判定回路21〜2nに与えられ
る。一方、上述のデータの供給と共にクロックφ1〜φ
nがラッチタイミング判定回路21〜2nに与えられ
る。これらのクロックφ1〜φnによって、上述の第1
のパルス幅信号と第2のパルス幅信号と遅延データとが
ラッチされると共に、これらの3つの信号が照合され、
全て同じ値であればそのラッチタイミング判定回路に入
力されているクロック位相は入力データをラッチするタ
イミングとして適正であると判断し、一方異なる値であ
ればそのラッチタイミング判定回路に入力されているク
ロック位相は入力データをラッチするタイミングとして
不適正であると判断し、判断結果がタイミング判定結果
信号D2として出力される。同時に上記遅延データもラ
ッチ出力D1として出力される。
結果信号D2とはn個のフェーズアライン回路31〜3
nのいずれかの対応するフェーズアライン回路に供給さ
れる。更にn個のフェーズアライン回路31〜3nには
それぞれタイミング判定結果信号と遅延データとの位相
をクロックφ1の位相に乗せ換えるためのクロックφ1
〜φnが供給され、これらのクロックによって最も安定
にラッチできるように、先ず初段ではクロック入力φi
−1でラッチし、次段ではクロック入力φi−2でラッ
チし、同様に後段でクロック位相を進めていく動作を行
い、最終的にクロック入力φ1でラッチするところまで
行われ、これらの動作は、フェーズアライン回路3iの
iの値が小さいほど少ない段数で実現できるが、フェー
ズアライン回路31〜3nの相互の面関係を保つため、
段数は最も多段になるフェーズアライン回路3nのn−
1段に合わせラッチ出力され、遅延データD1aはシフ
トレジスタ回路41〜4nに与えられ、他方のタイミン
グ判定結果信号はセレクタ制御回路8に与えられる。
回路41〜4nでクロックφ1によって1ビットずつm
ビットの位相分ずらせられて、m本の遅延データD1a
mがが出力されてセレクタ51〜5nに与えられる。こ
れと同時にリセット時にはセレクタ制御回路8に与えら
れたタイミング判定結果信号に基づき、セレクタ51〜
5nでシフトレジスタ回路41〜4nの出力からm/2
に最も近い整数ビットの出力面を選択でき、セレクタ6
がセレクタ51〜5nの出力からn/2に最も近い整数
番のクロック位相でラッチされたデータを選択できるよ
うな制御信号が生成され、リセット後にはデータの揺ら
ぎに随時追従するような制御信号が生成され、セレクタ
51〜5nとセレクタ6とに与えられる。
られている遅延データD1amが選択して出力され、こ
れらの選択出力されたデータがセレクタ6に与えられ、
いずれかのデータがセレクタ制御回路8からの制御信号
によっていずれかの最適タイミングのデータが選択され
て出力されるのである。
構成によって、入力データと、この入力データの1クロ
ック幅をn等分したn相のクロックφ1〜φnとの相互
の位相関係が未知であっても、シフトレジスタ回路41
〜4nによって前後合わせてmビット幅の位相変動を吸
収し、最も適正なタイミングでフェーズアライン回路3
1〜3nでラッチ出力したデータを、クロックφ1に同
期して安定にセレクタ6から出力することができる。
施の形態は、上述の第1の実施の形態をより詳細に構成
して本発明の具体的な特徴を示すものである。そこで、
第2の実施の形態においては、『内部クロックの相数
を、1クロック幅を4等分した4相、位相変動吸収幅を
3クロック幅として説明する』。
相同期回路の機能構成図である。図4はビット位相同期
回路の主な構成部分を示すものであり、図5は特にセレ
クタ制御回路8の詳細な構成を示すものである。図4、
図5において、ビット位相同期回路は、パルス幅形成回
路10と、データラッチタイミング判定回路210〜2
40と、フェーズアライン回路310〜340と、シフ
トレジスタ回路410〜440と、セレクタ51〜54
と、セレクタ6と、セレクタ制御回路8とから構成され
ている。
3と、3入力のAND回路14と、3入力のOR回路1
5とから構成されている。パルス幅形成回路10におい
てデータ入力端子0からの入力データは遅延素子11と
AND回路14と、OR回路15とに与えられる。遅延
素子11はNRZ信号の入力データの1パルス幅をTと
したときに1/4Tの時間分遅延させる遅延回路であ
り、入力データを1/4T遅延させて、遅延データを次
の遅延素子12に与えると共に、他の遅延素子13と、
AND回路14と、OR回路15とにも与える。
タを遅延させるものであり、遅延素子11からの遅延デ
ータを更にT/4の時間分遅延させた遅延データを出力
してAND回路14と、OR回路15とに与える。遅延
素子13は、AND回路14、OR回路15と同じ入出
力遅延量分A、入力データを遅延させる遅延回路であ
り、遅延素子11からの遅延データを更に遅延時間Aだ
け遅延させて遅延データを出力するものである。この遅
延データの波形を図6(a)に示している。AND回路
14は、入力データと、遅延素子11出力のT/4遅延
データと、遅延素子12出力の2×T/4遅延データと
から論理積をとりハイレベル信号のパルス幅を狭くし
た、第1のパルス幅信号を出力する。
(b)に示している。OR回路15は上記入力データ
と、遅延素子11出力のT/4遅延データと、遅延素子
12出力の2×T/4遅延データとから論理和をとり、
ロウレベル信号のパルス幅を狭くした、第2のパルス幅
整形信号を出力する。この第2のパルス幅信号を図6
(c)に示している。このパルス幅形成回路10は、上
記遅延データと第1のパルス幅信号と第2のパルス幅信
号とをデータラッチタイミング判定回路210〜240
に与える。
240は、それぞれ同じ回路構成であり、上記遅延デー
タと第1のパルス幅信号と第2のパルス幅信号とを与え
られ、更にそれぞれ4相に移相されているクロックφ1
〜φ4で入力遅延データをラッチする。図7は、これら
のクロックφ1〜φ4のタイミング関係を示すタイミン
グチャートである。この図7において、クロックφ1
は、クロック(パルス)周期Tであり、この周期Tが、
上記入力データの1ビットに対応するものである。クロ
ックφ2は、クロックφ1に対してT/4時間位相が遅
れているものである。クロックφ3はクロックφ1に対
して2×T/4時間位相が遅れ、クロックφ2に対して
T/4時間位相が遅れているものである。クロックφ4
はクロックφ1に対して3×T/4時間位相が遅れ、ク
ロックφ2に対して2×T/4時間位相が遅れ、クロッ
クφ3に対してT/4時間位相が遅れているものであ
る。
タイミング判定回路210に与えられ、クロックφ2は
データラッチタイミング判定回路220に与えられ、ク
ロックφ3はデータラッチタイミング判定回路230に
与えられ、クロックφ4はデータラッチタイミング判定
回路240に与えられている。このような位相関係のク
ロックφ1〜φ4でデータラッチタイミング判定回路2
10〜240は、上記遅延データと、第1のパルス幅信
号と第2のパルス幅信号とをラッチするのである。
判定回路210の構成を説明する。このデータラッチタ
イミング判定回路210は、ラッチ回路211〜213
と、符号一致検出回路214とから構成されている。ラ
ッチ回路211〜213にはクロックφ1が与えられて
いる。ラッチ回路211は遅延データをクロックφ1で
ラッチ出力すると共に、ラッチ出力信号を符号一致検出
回路214に与える。ラッチ回路212は、上記第1の
パルス幅信号をクロックφ1でラッチ出力すると共に、
ラッチ出力信号を符号一致検出回路214に与える。ラ
ッチ回路213は、上記第2のパルス幅信号をクロック
φ1でラッチ出力すると共に、ラッチ出力信号を符号一
致検出回路214に与える。
11のラッチ出力データと、ラッチ回路212のラッチ
出力信号と、ラッチ回路213のラッチ出力信号とか
ら、これら3つのデータと信号が照合され、全て同じ値
であればそのラッチタイミング判定回路に入力されてい
るクロック位相は入力データをラッチするタイミングが
適正であると判断し、一方異なる値であればそのラッチ
タイミング判定回路に入力されているクロック位相は入
力データをラッチするタイミングが不適正であると判断
し、判断結果をタイミング判定結果信号D2として出力
し、フェーズアライン回路310に与える。また、ラッ
チ回路211のラッチ出力データは遅延データD1とし
て出力し、フェーズアライン回路310に与える。
0〜240についても上述のデータラッチタイミング判
定回路220と同じような回路構成で、それぞれ移相さ
れたクロックφ2〜φ4でラッチして、遅延データD1
を出力すると共に、タイミング判定結果信号D2を生成
してフェーズアライン回路320〜340に与える。
0は、データラッチタイミング判定回路210〜240
から与えられる遅延データD1と、タイミング判定結果
信号D2との位相をクロックφ1の位相に乗せ換えるも
のであり、フェーズアライン回路310はクロックφ1
を用いて乗せ変えを行う。フェーズアライン回路320
はクロックφ1を用いて乗せ変えを行う。フェーズアラ
イン回路330はクロックφ1とφ2を用いて乗せ変え
を行う。フェーズアライン回路340はクロックφ1〜
φ3を用いて乗せ変えを行う。
0の回路構成は入力されるクロックが異なることを除
き、同じであるので、代表してフェーズアライン回路3
10の機能を説明する。フェーズアライン回路310
は、ラッチ回路311〜316とから構成されている。
これらのラッチ回路311〜316にはクロックφ1が
与えられている。直列に接続されたラッチ回路311〜
313は、クロックφ1によって上記遅延データD1を
ラッチしてクロックφ1に同期した遅延データにして出
力する。他方の直列に接続されたラッチ回路314〜3
16は、タイミング判定結果信号D2をラッチしてクロ
ックφ1に同期したタイミング判定結果信号D2にして
出力する。
は、それぞれフェーズアライン回路310〜340から
の遅延データを受けて、クロックφ1で1ビットづつ3
ビットの位相をずらした3本の遅延データを出力してセ
レクタ51〜54に与える。シフトレジスタ回路410
〜440はそれぞれ同じ回路構成であるので、代表して
シフトレジスタ回路410の回路構成を中心として説明
する。シフトレジスタ回路410は、直列に接続された
4個のラッチ回路411〜414から構成されていて、
クロックφ1によって入力遅延データを1ビットづつシ
フトして、ラッチ回路412の出力と、ラッチ回路41
3の出力と、ラッチ回路414の出力とをセレクタ51
に与える。
回路310〜340からのタイミング判定結果信号D2
を取り込み、セレクタ51〜5nに対する制御信号と、
セレクタ6に対する制御信号とを生成して与えるもので
ある。具体的には、図5に示すように、セレクタ制御回
路8は、データ選択決定回路16と、アップダウンカウ
ンタ17と、4ビットラッチ回路1000と、シフトレ
ジスタ回路1110〜1140と、セレクタ141〜1
44と、出力タイミング調整回路1300とから構成さ
れている。
路で構成されており、その真理値表を図8に示す。図8
の各信号の意味について以下に示す。a、b、c、d入
力はそれぞれクロックφ1、φ2、φ3、φ4で外部デ
ータをラッチしたフェーズアライン回路310〜340
からのタイミング判定結果信号が与えられ、その信号が
“1”であれば適正なタイミングであり、“0”であれ
ば不適正なタイミングである。A、B、C、D入力はそ
れぞれクロックφ1、φ2、φ3、φ4と対応してお
り、4ビットラッチ回路1000からの直前に選択した
クロック位相を示している。その信号が“1”であれば
そのクロック位相を選択したことを示す。図8から、
A、B、C、D入力の4ビット入力のうち、“1”とな
る信号は1ビットだけである。また、リセット信号が入
力された場合はB入力が“1”になり、A、C、D入力
が“0”になる。ここで、リセット信号が入力された場
合に“1”となるのはBでなくてもよい。
た位相選択制御信号Qa、Qb、Qc、Qd出力を、直
前の位相選択制御信号としてその値を4ビットラッチ回
路1000に保持させると共に、シフトレジスタ回路1
110〜1140に与える。
ような動作設定を行うものであって、リセット信号が入
力された場合はQ2出力を”1”に、Q1、Q3出力
を”0”に初期設定する。そして、データ選択決定回路
16からのアップ・ダウン信号を取り込み、アップ入力
に”1”を受けると、Qi出力をQi+1出力にカウン
トアップし、ダウン入力に”1”を受けると、Qi出力
をQi−1出力にカウントダウンする。
択決定回路16からの位相選択制御信号Qa、Qb、Q
c、Qd出力を、直前の位相選択制御信号として保持し
て再びデータ選択決定回路16のA、B、C、D入力に
与える。
は、データ選択決定回路16からの位相選択制御信号Q
a、Qb、Qc、Qd出力を、それぞれクロックφ1で
1ビットづつシストし、それぞれ3本のシフト出力をセ
レクタ141〜144に与える。シフトレジスタ回路1
110〜1140は同じ回路構成であるので、代表して
シフトレジスタ回路1110の回路構成を説明する。こ
のシフトレジスタ回路1110は直列に接続されている
ラッチ回路1111〜1114から構成されていて、ラ
ッチ回路1111はデータ選択決定回路16からの位相
選択制御信号Qaを受け、ラッチ回路1112のシフト
出力と、ラッチ回路1113のシフト出力と、ラッチ回
路1114のシフト出力とをセレクタ141に与える。
グ調整回路1300の出力制御信号によって、第iの
制御信号が”1”であれば第iのデータ入力信号を出力
する。つまり、セレクタ141〜144は、適当な面の
位相制御信号を選択して出力し、この信号はセレクタ6
に与える。
クタ付ラッチ回路1301〜1303、1311〜13
13、1321〜1323と、ラッチ回路1331、1
332と、OR回路1333とから構成されている。こ
の出力タイミング調整回路1300は、アップダウンカ
ウンタ17から入力される面選択制御信号をタイミング
調整した後、セレクタ5に制御信号と、セレクタ14
1〜144に制御信号とを与える。図10は制御信号
と、制御信号とのタイミングを示すものである。こ
れらの制御信号の位相は1ビットずらしており、このよ
うにさせることで面位相を進ませた場合に同じデータを
2度読みを防ぐものである。
00の内部において、Q3入力信号はラッチ回路133
2のデータ入力とセレクタ付ラッチ回路1301、13
02の第1のデータ入力に与えられ、Q2入力信号はラ
ッチ回路1331のデータ入力とセレクタ付ラッチ回路
1311、1312の第1のデータ入力に与えられ、Q
1入力信号はセレクタ付ラッチ回路1321、1322
の第1のデータ入力に与えられる。
2のデータ入力はハイレベル信号が与えられ、セレクタ
付ラッチ回路1301、1311の第2のデータ入力は
ローレベルが与えられ、セレクタ付ラッチ回路1301
の出力はセレクタ付ラッチ回路1302の第2のデータ
入力に与えられ、セレクタ付ラッチ回路1311の出力
はセレクタ付ラッチ回路1312の第2のデータ入力に
与えられ、セレクタ付ラッチ回路1321の出力はセレ
クタ付ラッチ回路1322の第2のデータ入力に与えら
れている。
OR1333の入力に与えられ、ラッチ回路1332の
出力は2入力OR1333の入力とセレクタ付ラッチ回
路1302、1312、1322の制御信号入力に与え
られる。また、2入力OR1333の出力はセレクタ付
ラッチ回路1301、1311、1321の制御信号入
力に与えられる。また、セレクタ付ラッチ回路1302
の出力はラッチ回路1303のデータ入力と出力タイミ
ング調整回路1300の制御信号出力とされる。セレ
クタ付ラッチ回路1312の出力はラッチ回路1313
のデータ入力と出力タイミング調整回路1300の制御
信号出力とされる。セレクタ付ラッチ回路1322の
出力はラッチ回路1323のデータ入力と出力タイミン
グ調整回路1300の制御信号出力とされる。
イミング調整回路1300の制御信号出力とされ、ラ
ッチ回路1313の出力は出力タイミング調整回路13
00の制御信号出力とされ、ラッチ回路1323の出
力は出力タイミング調整回路1300の制御信号出力
とされる。クロックφ1は出力タイミング調整回路13
00の内部で使用されている全てのラッチ回路のクロッ
ク入力に与えられている。
ット位相同期回路の動作を説明する。先ず、NRZのデ
ジタル信号がデータ入力端子0に入力され、パルス幅形
成回路10の入力データとなる。パルス幅形成回路10
では、入力データが遅延素子11と3入力AND14と
3入力OR15に与えられる。遅延素子11で入力デー
タに対する遅延がかけられる。その遅延量は1/4位相
分に設定されている。
もよい。遅延素子11の出力信号は遅延素子12、13
と3入力AND14と3入力OR15に与えられる。遅
延素子12の遅延量は1/4位相分に設定されている。
尚、この遅延量はこれ以上でもこれ以下でもよい。遅延
素子12の出力信号は3入力AND14と3入力OR1
5に与えられる。遅延素子13の遅延量は3入力AND
14と3入力OR15の遅延量と同じ値に設定されてい
る。3入力AND14と3入力OR15の遅延量も同じ
値になるように設定されている。
OR15の出力信号はそれぞれパルス幅形成回路10の
出力の遅延データ、第1のパルス幅信号、第2のパルス
幅信号として出力される。このパルス幅形成回路10の
遅延データ、第1のパルス幅信号、第2のパルス幅信号
の波形を図6に示している。
て第1のパルス幅信号はハイレベル期間の立ち上がり側
と立ち下がり側をそれぞれ1/4相分狭めている。ま
た、第2のパルス幅信号は同様にローレベル期間をそれ
ぞれ1/4相分狭めている。
第1のパルス幅信号、第2のパルス幅信号はそれぞれラ
ッチタイミング判定回路210〜240に与えられる。
ミング判定回路210〜240に入力される。ラッチタ
イミング判定回路210〜240では、入力データが入
力クロックφ1〜φ4でラッチされ、そのデータが出力
されるとともにラッチタイミングが適正か否かが判定さ
れ、この判定結果が出力される。
の場合、遅延データ、第1のパルス幅信号、第2のパル
ス幅信号はそれぞれラッチ回路211〜213に与えら
れる。これらの入力信号はラッチタイミング判定回路2
10に入力されているクロックφ1によってラッチされ
て出力される。ラッチ回路211〜213の出力信号は
符号一致検出回路214に与えられ、また、ラッチ回路
211の出力信号はラッチタイミング判定回路210の
データ出力として出力される。符号一致検出回路214
の出力信号はラッチタイミング判定回路210のタイミ
ング判定結果信号として適正なタイミングと判定されれ
ば、“1”が出力され、不適正と判断すれば、“0”が
出力される。
のデータ出力はそれぞれフェーズアライン回路310〜
340に与えられ、ラッチタイミング判定回路210〜
240の出力のタイミング判定結果信号はそれぞれフェ
ーズアライン回路310〜340に与えられる。
路310の第1〜第3のクロック入力と、フェーズアラ
イン回路320の第1、第2、第3のクロック入力と、
フェーズアライン回路330の第2、第3のクロック入
力と、フェーズアライン回路340の第3のクロック入
力に与えられ、クロックφ2はフェーズアライン回路3
30の第1のクロック入力と、フェーズアライン回路3
40の第2のクロック入力とに与えられ、クロックφ3
はフェーズアライン回路340の第1のクロック入力に
与えられる。
は、それぞれの入力データのラッチタイミングがクロッ
クφ1に揃えられる。例えば、フェーズアライン回路3
40の場合、その入力であるデータ1入力とデータ2入
力は共に、初段のラッチ段であるラッチ回路341、3
44でラッチされる。そのラッチタイミングはフェーズ
アライン回路340の第1のクロック入力であるクロッ
クφ3にてラッチされる。クロックφ3の位相でラッチ
する理由は、データ1入力はクロックφ4でラッチされ
たデータであるので、クロックφ4より1/4位相だけ
進んだφ3の位相のクロックで安定にラッチするためで
ある。
ラッチ段であるラッチ回路342、345でラッチされ
る。そのラッチタイミングはフェーズアライン回路34
0の第2のクロック入力であるクロックφ2にてラッチ
される。更に、それらの出力は次段のラッチ段であるラ
ッチ回路343、346でラッチされる。そのラッチタ
イミングはフェーズアライン回路340の第3のクロッ
ク入力であるクロックφ1にてラッチされる。これらの
出力信号はそれぞれフェーズアライン回路340のデー
タ1出力、データ2出力として出力される。
回路に入力されたデータの位相を基準クロックであるク
ロックφ1に安定に乗せ換えさせるのである。フェーズ
アライン回路310〜340のデータ1出力はそれぞれ
シフトレジスタ回路410〜40のデータ入力に与えら
れる。
常のシフトレジスタと同じ機能であり、例えば、シフト
レジスタ回路410の場合、前述したように4個のラッ
チ回路411〜414を備え、クロックφ1によってデ
ータがシフトされ、ラッチ回路412〜414の出力信
号がそれぞれシフトレジスタ回路410の第1〜第3の
データ出力として出力される。
ぞれ第1、第2、第3のデータ出力はそれぞれ3:1の
セレクタ51〜54の第1、第2、第3のデータ入力に
与えられる。
れぞれのデータ出力はデータ選択決定回路16のa〜d
入力に与えられる。データ選択決定回路16のQa〜Q
d出力はそれぞれシフトレジスタ回路1100〜114
0のデータ入力と4ビットラッチ回路1000の第1〜
第4のデータ入力に与えられる。4ビットラッチ回路1
000では、第1、第2、第3、第4のデータ入力に与
えられるデータをクロックφ1によってラッチされ、第
1〜第4のデータ出力とされる。
のデータ出力はそれぞれデータ選択決定回路16のA〜
D入力に与えられる。データ選択決定回路16のa〜d
入力はそれぞれクロックφ1〜φ4で外部データをラッ
チしたタイミングの判定結果を示しており、その信号が
“1”であれば適正なタイミングであり、“0”であれ
ば不適正なタイミングである。A〜D入力にはそれぞれ
クロックφ1〜φ4と対応しており、直前に選択したク
ロック位相を示している。その信号が“1”であればそ
のクロック位相を選択したことを示す。A〜D入力の4
ビット入力のうち、“1”となる信号は1ビットだけで
ある。また、リセット信号が入力された場合はB入力が
“1”になり、A〜D入力が“0”になる。ここで、リ
セット信号が入力された場合に“1”となるのはBでな
くてもよい。
前に選択したクロック位相が内側に位置する位相(B或
いはC入力が“1”)であるとすると、現在適正と判断
された位相で対応する位相が“1”であれば、直前に選
択したクロック位相を保持し、対応する位相が“0”で
隣合った位相が“1”であれば、その位相を選択するよ
うに変更し、対応する位相とその隣合った位相が“0”
でそれ以外の位相に“1”があれば、その位相を選択す
るように変更し、現在適正と判断された位相がなけれ
ば、直前に選択したクロック位相が保持される。
に位置する位相(A或いはD入力が“1”)であるとす
ると、現在適正と判断された位相で対応する位相が
“1”であれば、直前に選択したクロック位相が保持さ
れ、対応する位相が“0”で、内側に隣合った位相が
“1”であれば、その位相が選択されるように変更さ
れ、対応する位相と内側に隣合った位相が“0”で直前
に選択したクロック位相に対し他端の位相が“1”であ
れば、その位相が選択され、この場合には面が移動した
と考えられ、面の選択も変更される。
選択が変更された場合、クロックに対してデータが進め
られたと考え、アップ出力端子に“1”が出力され、面
が進まされる。逆に、DからAに位相選択が変更された
場合、クロックに対してデータが遅れたと考えられ、ダ
ウン出力端子に“1”が出力され、面が遅らされる。対
応する位相と内側に隣合った位相と他端の位相が“0”
でそれ以外の位相に“1”があれば、その位相が選択さ
れるように変更され、現在適正と判断された位相がなけ
れば、直前に選択したクロック位相が保持される。
て決定された位相選択制御信号Qa〜Qd出力は、直前
の位相選択制御信号としてその値が4ビットラッチ回路
1000にて保持される。また、面選択変更信号アッ
プ,ダウン出力信号はそれぞれアップダウンカウンタ1
7のアップ・ダウン入力端子に与えられる。
セット信号が入力された場合、Q2出力を“1”に、Q
1、Q3出力が“0”に初期設定される。以降、アップ
入力に“1”が入力された場合、Qi出力がQi+1出
力にカウントアップされ、ダウン入力端子に“1”が入
力された場合、Qi出力がQi−1出力にカウントダウ
ンされる。また、i=3でアップ信号が与えられた場合
と、i=1でダウン信号が与えられた場合には、Q2出
力が“1”になるように自己リセット(RST)をかけ
られる。
力は面選択制御信号であり、出力タイミング調整回路1
300のそれぞれ第1、第2、第3のデータ入力として
入力される。出力タイミング調整回路1300では、入
力された面選択制御信号がタイミング調整された後、制
御信号として出力される。このタイミングを図10
に示している。
面選択制御信号であり、制御信号は位相制御選択信号
に対する面選択制御信号である。これらの位相は1ビッ
トずらしており、こうすることによって面位相を進ませ
た場合に同じデータの2度読みを防ぐことができるよう
にされている。
から出力された面選択制御信号である制御信号はそれ
ぞれ3:1のセレクタ51〜54の制御信号入力に入力
され、制御信号は、それぞれ3:1のセレクタ141
〜144に入力される。
44では、例えば、第iの制御信号入力が“1”であれ
ば第iのデータ入力が出力される。その結果、3:1の
セレクタ51〜54で適当な面のデータが選択され、
3:1のセレクタ141〜144で適当な面の位相制御
信号が選択され、その位相制御信号が4:1セレクタ6
に入力され、4:1のセレクタ6で適正な位相のデータ
が選択され、データ出力端子9に出力される。
構成によって、入力データと、この入力データの1クロ
ック幅を4等分した4相のクロックφ1〜φ4との相互
の位相関係が未知であっても、シフトレジスタ回路41
0〜440によって前後合わせて3ビット幅の位相変動
を吸収し、最も適正なタイミングでフェーズアライン回
路310〜340でラッチ出力したデータを、クロック
φ1に同期して安定にセレクタ6から出力することがで
きる。また、ノイズの発生もなく安定に出力することが
できる。
ス幅形成回路10の第1の変形例を示す構成図である。
図11に示すように、この第1の変形例においては、図
4のパルス幅形成回路10の3入力OR15を削除して
回路規模の小型化を図っている。
路10の第2の変形例を示す構成図である。この図12
に示すように、第2の変形例においては、図4のパルス
幅形成回路10の3入力AND14を削除して回路規模
の小型化を図っている。
回路210の変形例を示す構成図である。この図13に
示すように、このラッチタイミング判定回路において
は、図4に示すラッチタイミング判定回路210のラッ
チ回路213を削除して回路規模の小型化を図ってい
る。尚、図4に示すラッチタイミング判定回路220〜
240も、図13と同様の構成にすることができる。
成に基づいてビット位相同期の動作を説明する。一般
に、外部入力データの“1”の1ビット幅と“0”の1
ビット幅は同じであり、図11に示す第1の変形例のパ
ルス幅形成回路のように、入力遅延データと第1のパル
ス幅信号だけを生成し、図13に示すラッチタイミング
判定回路でそれらのデータを比較するか、図12に示す
第2の変形例のパルス幅形成回路のように、入力遅延デ
ータと第2のパルス幅信号だけを生成し、図13に示す
ラッチタイミング判定回路でそれらのデータを比較する
ことで、上述の第2の実施の形態におけるパルス幅形成
回路10、及びラッチタイミング判定回路210〜24
0と同等の機能が得られる。
11、図12に示す第1、第2の変形例のごとく構成
し、またラッチタイミング判定回路210〜240を図
13の変形例のごとく構成すれば、上述の第2の実施の
形態と同等の効果を得ながら、回路規模を縮小すること
ができる。
第3の実施の形態のビット位相同期回路の構成図であ
る。この図14に示す第3の実施の形態では、入力デー
タがパラレルデータである場合に本発明を適用したもの
で、パラレルデータがj本の並列データで、内部クロッ
クの相数はn相で、位相吸収幅はmビット幅である。
期マスタ回路3と、複数のビット位相同期スレーブ回路
71〜7j−1とを備えている。データ入力端子01〜
0jからそれぞれビット位相同期スレーブ回路71〜7
j−1のデータ入力端子に入力データが与えられ、デー
タ入力端子0jからはビット位相同期マスタ回路3のデ
ータ入力端子に入力データが与えられ、ビット位相同期
マスタ回路3の位相制御信号出力及び面位相制御信号出
力はそれぞれビット位相同期スレーブ回路71〜7j−
1の位相制御信号入力端子及び面位相制御信号入力端子
に与えられ、ビット位相同期スレーブ回路71〜7j−
1のデータ出力はそれぞれ外部データ出力端子81〜8
j−1に出力され、ビット位相同期マスタ回路3のデー
タ出力はデータ出力端子8jに出力される。
の実施の形態例の図1で示した機能構成であり、図1の
セレクタ制御回路8の制御信号出力をビット位相同期ス
レーブ回路71〜7j−1に分配するようにしたもので
ある。ビット位相同期スレーブ回路71〜7j−1はそ
れぞれビット位相同期マスタ回路3のデータ経路の機能
のみを抽出したものである。
1はビット位相同期スレーブ回路71を例にとると、ビ
ット位相同期マスタ回路3のパルス幅形成回路を遅延素
子7100に置き換え、ラッチタイミング判定回路をラ
ッチ回路7111〜71n1に置き換え、フェーズアラ
イン回路7112〜71n2をデータ1入力の分だけに
し、セレクタ制御回路は省略し、それ以外の構成はビッ
ト位相同期マスタ回路3と同じ構成にしている。即ち、
m:1のセレクタ7114〜71n4、n:1のセレク
タ7115を備えた内部構成となっている。その他のビ
ット位相同期スレーブ回路72〜7j−1も同様であ
る。
形態のビット位相同期回路の動作を説明する。 まず、
外部パラレルデータ入力が外部データ入力端子01〜0
jに入力される。この外部パラレルデータは変化点の位
相がほぼ揃っているものとする。この内、外部データ入
力端子0jに入力されたデータをマスタデータとして、
ビット位相同期マスタ回路3によって適正なタイミング
でラッチできたデータを選択するように位相選択制御信
号及び面選択制御信号を生成する。これらの信号をビッ
ト位相同期スレーブ回路71〜7j−1に入力する。ビ
ット位相同期スレーブ回路71〜7j−1及びビット位
相同期マスタ回路3では、位相選択制御信号及び面選択
制御信号によって適正なデータを選択し、データ出力端
子81〜8jへ出力する。
第3の実施の形態の構成・動作によって、内部クロック
との位相関係が未知である入力パラレルデータに対し前
後合わせてmビットの位相変動を吸収し、適正なタイミ
ングでラッチしたパラレルデータと、それと同期したク
ロックを安定に出力することができる。
ス幅形成回路及びラッチタイミング判定回路を組み合わ
せたデータラッチタイミング判定回路において、第1の
実施の形態例、第2の実施の形態の変形例、第3の実施
の形態ではビット位相同期回路に適用した例を説明した
が、外部にデータ或いはクロックの位相を可変できる素
子を配置し、入力データと入力クロックのタイミングを
その素子によって手動で調整するような装置において
も、本発明のデータラッチタイミング判定回路を適用で
きる。このような場合は、一般にオシロスコープ等で入
力データと入力クロックをモニタしながら調整するとい
う作業が必要であったが、オシロスコープ等の高価な測
定器を必要とし、更に、信号が高速である場合、モニタ
プローブの負荷によって信号のタイミングが変動してし
まう。
判定回路を用いてタイミング判定結果信号により点灯す
る発光ダイオード等を外部に付けておけば、発光ダイオ
ードの点灯、滅灯によりタイミングを調節することが可
能で、更に、モニタプローブを付ける必要がないので、
実際のタイミングで調整を行うことができる。
位相で入力されるようなインタフェースにおいても、本
発明のデータラッチタイミング判定回路をインタフェー
ス部の回路に挿入するだけで容易にタイミング検証を行
うことができる。
1〜φnの多相クロックの生成は、マルチバイブレータ
回路や、リングオシレータ回路などで容易に実現するこ
とができる。
第2のパルス幅信号のパルス幅は、安定なレベルをラッ
チし得るタイミングのパルスであれば、狭くても、少し
広くても良い。
同期回路は、高速の例えば、100Mbit/s以上な
どにおけるデータ伝送を行う伝送装置や交換装置や通信
装置などに適用して効果的である。また、入力データは
NRZ信号の他、RZ信号でもよい。
を移相して位相判定用のn相のクロックを形成するn相
クロック形成手段と、入力データから、この入力データ
のハイレベル期間の中央部に同期した入力データラッチ
用の第1のパルス幅信号、入力データのロウレベル期間
の中央部に同期した入力データラッチ用の第2のパルス
幅信号、又は第1のパルス幅信号と第2のパルス幅信号
の両方の信号、のいずれかの信号を形成するデータラッ
チ用パルス形成手段と、n相のクロックのそれぞれの位
相のクロックを用いて入力データと、データラッチ用パ
ルス形成手段で形成したいずれかの信号とをラッチ出力
すると共に、これらのラッチ出力信号の値が一致するか
否かを判定してn相の一致判定信号を出力する信号ラッ
チ判定手段と、ラッチ出力された各位相に対応した上記
各ラッチ出力データをn相のクロックのいずれかの位相
のクロックで乗せ換えて、乗せ換えられたn相のデータ
を出力する乗せ換え手段と、n相の一致判定信号と、乗
せ換え手段で使用した位相のクロックとを用いて、乗せ
換え手段で乗せ換えられたn相のデータの内、乗せ換え
手段で使用した位相のクロックに同期したいずれかの位
相のデータを選択出力する位相同期判定出力手段とを備
えたことで、入力データとクロックとの相互の位相関係
が未知である場合において、最も適正なタイミングでラ
ッチしたデータを安定にビット位相同期をとるビット位
相同期回路を実現することができる。
するビット位相同期をとるためのマスタ用ビット位相同
期回路とスレーブ用ビット位相同期回路とを備えるビッ
ト位相同期装置であって、マスタ用ビット位相同期回路
は、パラレルデータの内のいずれかの第1のデータに対
して請求項1又は2記載の構成のビット位相同期回路を
使用してビット位相同期をとると共に、スレーブ用ビッ
ト位相同期回路用に、n相クロックと、これらのn相の
内のいずれかの位相のクロックに同期した位相のデータ
を選択制御するための選択制御信号とを出力する構成で
あり、スレーブ用ビット位相同期回路は、パラレルデー
タの内の第1のデータを除く他のデータに対するビット
位相同期をとるものであって、n相のクロックのそれぞ
れの位相のクロックを用いて第1のデータを除く他のデ
ータをラッチ出力するスレーブ用信号ラッチ手段と、ラ
ッチ出力された各位相に対応した各ラッチ出力データを
n相のクロックのいずれかの位相のクロックで乗せ換え
て、乗せ換えられたn相のデータを出力するスレーブ用
乗せ換え手段と、スレーブ用乗せ換え手段で使用した位
相のクロックを用いて、スレーブ用乗せ換え手段で乗せ
換えられたn相のデータの内、スレーブ用乗せ換え手段
で使用した位相のクロックに同期したいずれかの位相の
データをマスタ用ビット位相同期回路からの選択制御信
号によって選択出力するスレーブ用位相同期判定出力手
段とを備えてビット位相同期をとる構成であるから、パ
ラレルデータ伝送に置ける受信側での同期確立を容易に
行うことができ、装置を小型にするビット位相同期装置
を実現することができる。
の入力データのハイレベル期間の中央部に同期した入力
データラッチ用の第1のパルス幅信号、入力データのロ
ウレベル期間の中央部に同期した入力データラッチ用の
第2のパルス幅信号、又は第1のパルス幅信号と第2の
パルス幅信号の両方の信号、いずれかの信号を形成する
データラッチ用パルス形成手段と、クロックを用いて入
力データと、上記データラッチ用パルス形成手段で形成
したいずれかの上記信号とをラッチ出力し、これらのラ
ッチ出力信号の値が一致するか否かを判定して一致判定
信号を出力し、この一致判定信号を一致判定結果として
可視的に表示する信号ラッチ判定手段とを備えたこと
で、データラッチタイミングの適正を非常に簡単な構成
で精度良く判定するデータラッチタイミング判定回路を
実現することができる。
路の基本構成を示すブロック図である。
である。
グチャートである。
路の機能構成図である。
である。
号の波形図である。
値を示す図表である。
作を示す図表である。
の出力データの説明図である。
を示す構成図である。
を示す構成図である。
例を示す構成図である。
回路の構成図である。
n…ラッチタイミング判定回路、31〜3n…フェーズ
アライン回路、41〜4n…シフトレジスタ回路、51
〜5n…m:1セレクタ、6…n:1セレクタ、7…リ
セット信号入力端子、8…セレクタ制御回路、9…デー
タ出力端子。
Claims (4)
- 【請求項1】 入力データと、この入力データのビット
速度と同じ周波数のクロックとのビット位相同期をとる
ビット位相同期回路において、 上記クロックを移相して位相判定用のn(nは3以上の
整数)相のクロックを形成するn相クロック形成手段
と、 上記入力データから、入力データのハイレベル期間の中
央部に同期した上記入力データラッチ用の第1のパルス
幅信号、上記入力データのロウレベル期間の中央部に同
期した上記入力データラッチ用の第2のパルス幅信号、
又は上記第1のパルス幅信号と上記第2のパルス幅信号
の両方の信号、のいずれかの信号を形成するデータラッ
チ用パルス形成手段と、 上記n相のクロックのそれぞれの位相のクロックを用い
て上記入力データと、上記データラッチ用パルス形成手
段で形成したいずれかの上記信号とをラッチ出力すると
共に、これらのラッチ出力信号の値が一致するか否かを
判定してn相の一致判定信号を出力する信号ラッチ判定
手段と、 上記ラッチ出力された各位相に対応した上記各ラッチ出
力データをn相のクロックのいずれかの位相のクロック
で乗せ換えて、乗せ換えられたn相のデータを出力する
乗せ換え手段と、 上記n相の一致判定信号と、上記乗せ換え手段で使用し
た位相のクロックとを用いて、上記乗せ換え手段で乗せ
換えられたn相のデータの内、上記乗せ換え手段で使用
した位相のクロックに同期したいずれかの位相のデータ
を選択出力する位相同期判定出力手段とを備えたことを
特徴とするビット位相同期回路。 - 【請求項2】 上記位相同期判定出力手段は、上記乗せ
換え手段の出力であるn相のデータをそれぞれシフトレ
ジスタでシフトして、位相変動吸収用にm(mは2以上
の整数)相に移相して出力する構成であることを特徴と
する請求項1記載のビット位相同期回路。 - 【請求項3】 パラレルデータに対するビット位相同期
をとるためのマスタ用ビット位相同期回路とスレーブ用
ビット位相同期回路とを備えるビット位相同期装置であ
って、 上記マスタ用ビット位相同期回路は、上記パラレルデー
タの内のいずれかの第1のデータに対して請求項1又は
2記載の構成のビット位相同期回路を使用してビット位
相同期をとると共に、上記スレーブ用ビット位相同期回
路用に、n相クロックと、これらのn相の内のいずれか
の位相のクロックに同期した位相のデータを選択制御す
るための選択制御信号とを出力する構成であり、 上記スレーブ用ビット位相同期回路は、 上記パラレルデータの内の上記第1のデータを除く他の
データに対するビット位相同期をとるものであって、 上記n相のクロックのそれぞれの位相のクロックを用い
て上記第1のデータを除く他のデータをラッチ出力する
スレーブ用信号ラッチ手段と、 上記ラッチ出力された各位相に対応した上記各ラッチ出
力データを上記n相のクロックのいずれかの位相のクロ
ックで乗せ換えて、乗せ換えられたn相のデータを出力
するスレーブ用乗せ換え手段と、 上記スレーブ用乗せ換え手段で使用した位相のクロック
を用いて、上記スレーブ用乗せ換え手段で乗せ換えられ
たn相のデータの内、上記スレーブ用乗せ換え手段で使
用した位相のクロックに同期したいずれかの位相のデー
タを上記マスタ用ビット位相同期回路からの選択制御信
号によって選択出力するスレーブ用位相同期判定出力手
段とを備えてビット位相同期をとる構成であることを特
徴とするビット位相同期装置。 - 【請求項4】 入力データと、この入力データのビット
速度と同じ周波数のクロックとのデータラッチタイミン
グの一致の有無を判定するデータラッチタイミング判定
回路であって、 上記入力データから、この入力データのハイレベル期間
の中央部に同期した上記入力データラッチ用の第1のパ
ルス幅信号、上記入力データのロウレベル期間の中央部
に同期した上記入力データラッチ用の第2のパルス幅信
号、又は上記第1のパルス幅信号と上記第2のパルス幅
信号の両方の信号、のいずれかの信号を形成するデータ
ラッチ用パルス形成手段と、 上記クロックを用いて上記入力データと、上記データラ
ッチ用パルス形成手段で形成したいずれかの上記信号と
をラッチ出力し、これらのラッチ出力信号の値が一致す
るか否かを判定して一致判定信号を出力し、この一致判
定信号を一致判定結果として可視的に表示する信号ラッ
チ判定手段とを備えたことを特徴とするデータラッチタ
イミング判定回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22994995A JP3219651B2 (ja) | 1995-09-07 | 1995-09-07 | ビット位相同期回路及びビット位相同期装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22994995A JP3219651B2 (ja) | 1995-09-07 | 1995-09-07 | ビット位相同期回路及びビット位相同期装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0983499A true JPH0983499A (ja) | 1997-03-28 |
JP3219651B2 JP3219651B2 (ja) | 2001-10-15 |
Family
ID=16900248
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22994995A Expired - Fee Related JP3219651B2 (ja) | 1995-09-07 | 1995-09-07 | ビット位相同期回路及びビット位相同期装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3219651B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006314117A (ja) * | 1999-02-12 | 2006-11-16 | Fujitsu Ltd | 自動スキュー除去システムおよびスキューの自動補正方法 |
-
1995
- 1995-09-07 JP JP22994995A patent/JP3219651B2/ja not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2006314117A (ja) * | 1999-02-12 | 2006-11-16 | Fujitsu Ltd | 自動スキュー除去システムおよびスキューの自動補正方法 |
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JP3219651B2 (ja) | 2001-10-15 |
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