JPH0983499A - ビット位相同期回路、ビット位相同期装置及びデータラッチタイミング判定回路 - Google Patents

Abstract

(57)【要約】 【課題】 相互の位相関係が未知であるデータとクロッ
クとに対し、最も適正なタイミングでラッチしたデータ
を安定に出力するビット位相同期回路。 【解決手段】 パルス幅形成回路１は、データ入力端子
０からのＮＲＺ信号の入力データのパルス幅を狭くし
て、第１のパルス幅信号と、第２のパルス幅信号と、入
力データを所定時間遅延された遅延データとを出力す
る。入力データと、この入力データの１クロック幅をｎ
等分したｎ相のクロックφ１〜φｎとの相互の位相関係
が未知であっても、シフトレジスタ回路４１〜４ｎによ
って前後合わせてｍビット幅の位相変動を吸収し、最も
適正なタイミングでラッチタイミング判定回路２１〜２
ｎ、フェーズアライン回路３１〜３ｎでラッチ出力した
データを、クロックφ１に同期して安定にセレクタ６か
ら出力する

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はビット位相同期回
路、ビット位相同期装置及びデータラッチタイミング判
定回路に関し、例えば、１００Ｍｂｉｔ／ｓ以上の高速
のデータ伝送や、データ伝送タイミング判定などに適用
し得るものである。

【０００２】

【従来の技術】従来、通信システムを構成する装置間で
は、大量のデータがやり取りされている。また、これら
のデータを処理するためのクロック信号は、基準クロッ
ク源から各装置に分配されている。データ速度が低い従
来の装置では、送信側装置から送出されたデータ信号を
受信側装置において分配されたクロックを用いて再生
し、処理することが容易にできた。

【０００３】しかし、データ信号速度が大きくなると、
データ信号の経路とクロック信号の分配経路の遅延時間
差がデータ１ビット当たりの時間と同程度となるため、
受信側において分配されたクロックを用いてデータ信号
を再生し、処理することが困難となる。

【０００４】従来、このような問題を解決するための一
つの手段として、例えば、特開平４−３７３２３０号公
報に記載されているようなビット位相同期回路の技術が
提案されている。

【０００５】図２は上述の文献に係るビット位相同期回
路のブロック図である。この図２に示すように、このビ
ット位相同期回路は、受信側においてＰＬＬ回路等を用
いて多相クロックを生成し、連続した位相のクロックを
ラッチ回路１００〜１０２にそれぞれ入力し、各ラッチ
回路１００〜１０２でデータをラッチし、その出力を変
化点検出回路１０４に入力し、変化点検出回路１０４に
よってデータの変化点を検出し、適正な位相のクロック
をセレクタ制御回路１０５により制御される各セレクタ
１０６〜１０８で選択するようになっている。

【０００６】

【発明が解決しようとする課題】しかしながら、上記従
来の回路では、多相クロックによって入力データの変化
点を検出し、その位相情報から安定にデータをラッチで
きると思われるクロック位相を選択しているため、本当
に正しく入力データに対するラッチができているか否か
の判断ができないという問題があった。

【０００７】また、クロック選択にセレクタを用いてい
るため、切り換えタイミングを調節しなければ、クロッ
ク波形にノイズが畳乗してしまうという問題があった。

【０００８】これらのことから、入力データとクロック
との相互の位相関係が未知である場合において、最も適
正なタイミングでラッチしたデータに対して安定にビッ
ト位相同期をとることができるビット位相同期回路、ビ
ット位相同期回路等に適用するデータラッチタイミング
判定回路、パラレルデータ伝送のビット位相同期を行う
小型のビット位相同期装置などの提供が要請されてい
る。

【０００９】

【課題を解決するための手段】そこで、請求項１の発明
は、入力データと、この入力データのビット速度と同じ
周波数のクロックとのビット位相同期をとるビット位相
同期回路において、以下の特徴的な構成で、上述の課題
を解決した。

【００１０】即ち、請求項１の発明は、上記クロックを
移相して位相判定用のｎ（ｎは３以上の整数）相のクロ
ックを形成するｎ相クロック形成手段と、上記入力デー
タから、この入力データのハイレベル期間の中央部に同
期した上記入力データラッチ用の第１のパルス幅信号、
上記入力データのロウレベル期間の中央部に同期した上
記入力データラッチ用の第２のパルス幅信号、又は上記
第１のパルス幅信号と上記第２のパルス幅信号の両方の
信号、のいずれかの信号を形成するデータラッチ用パル
ス形成手段と、上記ｎ相のクロックのそれぞれの位相の
クロックを用いて上記入力データと、データラッチ用パ
ルス形成手段で形成したいずれかの上記信号とをラッチ
出力すると共に、これらのラッチ出力信号の値が一致す
るか否かを判定してｎ相の一致判定信号を出力する信号
ラッチ判定手段と、上記ラッチ出力された各位相に対応
した上記各ラッチ出力データをｎ相のクロックのいずれ
かの位相のクロックで乗せ換えて、乗せ換えられたｎ相
のデータを出力する乗せ換え手段と、上記ｎ相の一致判
定信号と、上記乗せ換え手段で使用した位相のクロック
とを用いて、上記乗せ換え手段で乗せ換えられたｎ相の
データの内、上記乗せ換え手段で使用した位相のクロッ
クに同期したいずれかの位相のデータを選択出力する位
相同期判定出力手段とを備えたものである。

【００１１】このような構成を採ることで、入力データ
と、ｎ相のクロックとの相互の位相関係が未知であって
も、位相同期判定出力手段によって位相変動を吸収し、
最も適正なタイミングでラッチ出力したデータを、いず
れかの位相のクロックに同期して安定に選択出力するこ
とができる。従って、高速のデータのビット位相同期に
おいては、最も適正なタイミングでラッチしたデータを
非常に安定的に出力することができるように改善され
る。

【００１２】また、請求項２の発明は、上述の請求項１
の位相同期判定出力手段が、上記乗せ換え手段の出力で
あるｎ相のデータをそれぞれシフトレジスタでシフトし
て、位相変動吸収用にｍ（ｍは２以上の整数）相に移相
して出力する構成である。

【００１３】このような構成を取ることで、前後合わせ
てｍビット幅で位相変動を吸収することが容易にできる
ようになる。

【００１４】更に、請求項３の発明は、パラレルデータ
に対するビット位相同期をとるためのマスタ用ビット位
相同期回路とスレーブ用ビット位相同期回路とを備える
ビット位相同期装置であって、上記マスタ用ビット位相
同期回路は、上記パラレルデータの内のいずれかの第１
のデータに対して請求項１又は２記載の構成のビット位
相同期回路を使用してビット位相同期をとると共に、上
記スレーブ用ビット位相同期回路用に、ｎ相クロック
と、これらのｎ相の内のいずれかの位相のクロックに同
期した位相のデータを選択制御するための選択制御信号
とを出力する構成である。上記スレーブ用ビット位相同
期回路は、上記パラレルデータの内の上記第１のデータ
を除く他のデータに対するビット同期をとるものであっ
て、上記ｎ相のクロックのそれぞれの位相のクロックを
用いて上記第１のデータを除く他のデータをラッチ出力
するスレーブ用信号ラッチ手段と、上記ラッチ出力され
た各位相に対応した上記各ラッチ出力データをｎ相のク
ロックのいずれかの位相のクロックで乗せ換えて、乗せ
換えられたｎ相のデータを出力するスレーブ用乗せ換え
手段と、上記スレーブ用乗せ換え手段で使用した位相の
クロックを用いて、上記スレーブ用乗せ換え手段で乗せ
換えられたｎ相のデータの内、上記スレーブ用乗せ換え
手段で使用した位相のクロックに同期したいずれかの位
相のデータを上記マスタ用ビット位相同期回路からの選
択制御信号によって選択出力するスレーブ用位相同期判
定出力手段とを備えてビット位相同期をとる構成であ
る。

【００１５】このような構成を採ることで、クロックと
の位相関係が未知であるパラレルデータに対して上述の
請求項１又は２のビット位相同期回路と、スレーブ用ビ
ット位相同期回路を使用することで、位相変動を吸収
し、適正なタイミングでラッチしたパラレルデータと、
同期したクロックとを出力することができる。

【００１６】更にまた、請求項４の発明は、入力データ
と、この入力データのビット速度と同じ周波数のクロッ
クとのデータラッチタイミングの一致の有無を判定する
データラッチタイミング判定回路であって、上記入力デ
ータから、この入力データのハイレベル期間の中央部に
同期した上記入力データラッチ用の第１のパルス幅信
号、上記入力データのロウレベル期間の中央部に同期し
た上記入力データラッチ用の第２のパルス幅信号、又は
上記第１のパルス幅信号と上記第２のパルス幅信号の両
方の信号、のいずれかの信号を形成するデータラッチ用
パルス形成手段と、上記クロックを用いて上記入力デー
タと、上記データラッチ用パルス形成手段で形成したい
ずれかの上記信号とをラッチ出力し、これらのラッチ出
力信号の値が一致するか否かを判定して一致判定信号を
出力し、この一致判定信号を一致判定結果として可視的
に表示する信号ラッチ判定手段とを備えたものである。

【００１７】このような構成を採ることで、非常に簡単
な構成で入力データとクロックとのデータラッチタイミ
ングの一致の有無の判定を確認することができる。

【００１８】

【発明の実施の形態】次に本発明の好適な実施の形態を
図面を用いて説明する。

【００１９】『第１の実施の形態』： （概略基本構成）： 図１は第１の実施の形態のビッ
ト位相同期回路の概略基本構成を示す機能構成図であ
る。この図１において、ビット位相同期回路は、内部ク
ロックの位相数を、１クロック幅をｎ等分したｎ相、位
相変動吸収幅をｍクロック幅として構成している。この
ビット位相同期回路は、パルス幅形成回路１と、ラッチ
タイミング判定回路２１〜２ｎと、フェーズアライン回
路３１〜３ｎと、シフトレジスタ回路４１〜４ｎと、セ
レクタ５１〜５ｎ、６と、セレクタ制御回路８とから構
成されている。

【００２０】パルス幅形成回路１は、データ入力端子０
からのＮＲＺ信号の入力データのパルス幅を狭くして、
第１のパルス幅信号と、第２のパルス幅信号と、入力デ
ータを所定時間遅延された遅延データとを出力するもの
である。この第１のパルス幅信号は、入力データのハイ
レベルのパルス幅を論理ゲート回路によって狭いパルス
幅に形成したものである。この第１のパルス幅信号は要
するに入力データのハイレベルの期間の最も信号レベル
が確かな中央付近のタイミングでラッチするために中央
付近のタイミングに対応するものとして形成しているも
のである。尚、このようなパルス幅の形成を行っても、
パルス周期は変更せず、元のデータ速度と同じである。

【００２１】また、第２のパルス幅信号は、入力データ
のロウレベルのパルス幅を論理ゲート回路によって狭い
パルス幅に形成したものである。つまり、第２のパルス
幅信号は要するに入力データのロウレベルの期間の最も
信号レベルが確かな中央付近のタイミングでラッチする
ために中央付近のタイミングに対応するものとして形成
しているものである。尚、このようなパルス幅の形成を
行っても、パルス周期は変更せず、元のデータ速度と同
じである。

【００２２】このパルス幅形成回路１は、『第１のパル
ス幅信号と、第２のパルス幅信号とのパルス幅を狭める
幅は、使用しているラッチ回路が入力データを正常にラ
ッチできる最小のセットアップ時間或いはホールド時間
以上で、且つ生成された上記第１のパルス幅信号と、第
２のパルス幅信号とがｎ相のクロックの少なくとも１つ
以上の相のクロックでラッチすることができる幅とす
る』。

【００２３】ｎ個のラッチタイミング判定回路２１〜２
ｎは、上記パルス幅形成回路１から第１のパルス幅信号
と、第２のパルス幅信号と、遅延データとを与えられる
と、それぞれクロックφ１〜φｎでラッチする。ラッチ
された３つのデータは照合され、全て同じ値であればそ
のラッチタイミング判定回路に入力されているクロック
位相は入力データをラッチするタイミングが適正である
と判断し、一方異なる値であればそのラッチタイミング
判定回路に入力されているクロック位相は入力データを
ラッチするタイミングが不適正であると判断し、判断結
果をタイミング判定結果信号Ｄ２として出力する。これ
らのラッチタイミング判定回路２１〜２ｎの出力のタイ
ミング判定結果信号Ｄ２と遅延データＤ１とはそれぞれ
フェーズアライン回路３１〜３ｎに与える。

【００２４】ｎ個のフェーズアライン回路３１〜３ｎ
は、それぞれタイミング判定結果信号と遅延データとの
位相をクロックφ１の位相に乗せ換えるためのものであ
る。そのため、フェーズアライン回路３ｉは、前ブロッ
クのラッチタイミング判定回路２ｉはクロックφｉで動
作しており、その出力データ（タイミング判定結果信号
と遅延データと）を最も安定にラッチできるように、ま
ず初段ではクロック入力φｉ−１でラッチし、次段では
クロック入力φｉ−２でラッチし、同様に後段でクロッ
ク位相を進めていく動作を行い、最終的にクロック入力
φ１でラッチするところまで行う。これらの動作は、フ
ェーズアライン回路３ｉのｉの値が小さいほど少ない段
数で実現できるが、フェーズアライン回路３１〜３ｎの
相互の面関係を保つため、段数は最も多段になるフェー
ズアライン回路３ｎのｎ−１段に合わせる。

【００２５】ここで、『面』とは、『クロックφ１のあ
る立ち上がりエッジから、その次に来るクロックφｎの
立ち上がりエッジまでのｎ個の立ち上がりエッジによっ
てラッチされたタイミングのデータのことを指す』。

【００２６】ｎ個のフェーズアライン回路３１〜３ｎ
は、クロックφ１の位相に乗せ変えられたタイミング判
定結果信号と遅延データとを出力し、タイミング判定結
果信号をセレクタ制御回路８に与え、遅延データをシフ
トレジスタ回路４１〜４ｎに与える。

【００２７】ｎ個のシフトレジスタ回路４１〜４ｎは、
それぞれ遅延データを１ビットずつｍビットの位相分ず
らしたｍ本のデータを出力し、セレクタ５１〜５ｎに出
力するものである。セレクタ制御回路８は、リセット信
号入力端子７から入力されるリセット信号により初期化
され、初期設定として、セレクタ５１〜５ｎがシフトレ
ジスタ回路４１〜４ｎの出力から『ｍ／２に最も近い整
数ビットの出力面を選択』し、セレクタ６がセレクタ５
１〜５ｎの出力から『ｎ／２に最も近い整数番のクロッ
ク位相でラッチされたデータ』を選択できるような制御
信号をそれぞれ出力して与える。

【００２８】更にセレクタ制御回路８は、フェーズアラ
イン回路３１〜３ｎのタイミング判定結果信号出力によ
り適正と判断された位相と現在選択されている位相の比
較を行い、新たに適正と判断される位相と面を決定し、
それに基づいて制御信号を生成する。そして、この制御
信号を生成するために用いたフェーズアライン回路３１
〜３ｎのタイミング判定結果信号出力と同じタイミング
で出力されたフェーズアライン回路３１〜３ｎの遅延デ
ータ出力がセレクタ５１〜５ｎの入力に現れるタイミン
グに合わせて、制御信号を送出する。こうして生成され
た制御信号はセレクタ５１〜５ｎ及びセレクタ６の制御
信号入力に入力される。セレクタ５１〜５ｎは、セレク
タ制御回路８からの制御信号によってそれぞれｍ個のデ
ータから１つを選択してセレクタ６に与える。セレクタ
６は、セレクタ制御回路８からの制御信号によってｎ個
のクロック位相のデータから１つを選択してデータ出力
端子９へ出力する。

【００２９】（ｎ相クロックのタイミング）： 図３
は上述のラッチタイミング判定回路２１〜２ｎと、フェ
ーズアライン回路３１〜３ｎと、シフトレジスタ回路４
１〜４ｎと、セレクタ８とに与えられているｎ相クロッ
クのタイミングチャートである。この図３において、ｎ
相のクロックφ１〜φｎは図１に示す回路に用いられて
いるものであり、クロックφ１のパルス周期をＴとした
とき、クロックφ２はクロックφ１に対してＴ／ｎ位相
分遅らせているものである。同様にしてクロックφ３
は、クロックφ１に対して２×Ｔ／ｎ位相分遅らせてい
るものであり、クロックφ２に対しては、Ｔ／ｎ位相分
遅らせているものである。

【００３０】即ち、クロックφｉとφｉ＋１との位相関
係は、位相差が１／ｎ×１クロック幅となっており、φ
ｉに対してφｉ＋１の位相は遅れている。尚、クロック
φ１〜φｎの周波数とデータ入力端子０から入力される
データのビットレートは同じであるが、位相関係は未知
である。

【００３１】クロックφ１〜φｎはそれぞれラッチタイ
ミング判定回路２１〜２ｎのクロック入力に接続され、
また、クロックφ１はフェーズアライン回路３１〜３ｎ
のクロック入力に接続され、クロックφ２はフェーズア
ライン回路３３〜３ｎのクロック入力に接続され、クロ
ックφｉはフェーズアライン回路３（ｉ＋１）〜３ｎの
クロック入力に接続される。ここで、フェーズアライン
回路３１、３２は単一位相のクロック入力しか持たない
が、フェーズアライン回路３３〜３ｎは複数位相のクロ
ック入力を備え、その数は例えば、フェーズアライン回
路３ｉの場合、ｉ−１本のクロック入力を持つ。更に、
クロック入力φ１は図１に示す機能ブロックの基準クロ
ックであり、シフトレジスタ回路４１〜４ｎとセレクタ
制御回路８のクロック入力に接続される。

【００３２】（動作）： データ入力端子０に与えら
れた入力データは、パルス幅形成回路１でパルス幅形成
されて、第１のパルス幅信号と第２のパルス幅信号と入
力データを所定時間遅延させた遅延データとが出力され
て、ラッチタイミング判定回路２１〜２ｎに与えられ
る。一方、上述のデータの供給と共にクロックφ１〜φ
ｎがラッチタイミング判定回路２１〜２ｎに与えられ
る。これらのクロックφ１〜φｎによって、上述の第１
のパルス幅信号と第２のパルス幅信号と遅延データとが
ラッチされると共に、これらの３つの信号が照合され、
全て同じ値であればそのラッチタイミング判定回路に入
力されているクロック位相は入力データをラッチするタ
イミングとして適正であると判断し、一方異なる値であ
ればそのラッチタイミング判定回路に入力されているク
ロック位相は入力データをラッチするタイミングとして
不適正であると判断し、判断結果がタイミング判定結果
信号Ｄ２として出力される。同時に上記遅延データもラ
ッチ出力Ｄ１として出力される。

【００３３】これらの遅延データＤ１とタイミング判定
結果信号Ｄ２とはｎ個のフェーズアライン回路３１〜３
ｎのいずれかの対応するフェーズアライン回路に供給さ
れる。更にｎ個のフェーズアライン回路３１〜３ｎには
それぞれタイミング判定結果信号と遅延データとの位相
をクロックφ１の位相に乗せ換えるためのクロックφ１
〜φｎが供給され、これらのクロックによって最も安定
にラッチできるように、先ず初段ではクロック入力φｉ
−１でラッチし、次段ではクロック入力φｉ−２でラッ
チし、同様に後段でクロック位相を進めていく動作を行
い、最終的にクロック入力φ１でラッチするところまで
行われ、これらの動作は、フェーズアライン回路３ｉの
ｉの値が小さいほど少ない段数で実現できるが、フェー
ズアライン回路３１〜３ｎの相互の面関係を保つため、
段数は最も多段になるフェーズアライン回路３ｎのｎ−
１段に合わせラッチ出力され、遅延データＤ１ａはシフ
トレジスタ回路４１〜４ｎに与えられ、他方のタイミン
グ判定結果信号はセレクタ制御回路８に与えられる。

【００３４】上記遅延データＤ１ａは、シフトレジスタ
回路４１〜４ｎでクロックφ１によって１ビットずつｍ
ビットの位相分ずらせられて、ｍ本の遅延データＤ１ａ
ｍがが出力されてセレクタ５１〜５ｎに与えられる。こ
れと同時にリセット時にはセレクタ制御回路８に与えら
れたタイミング判定結果信号に基づき、セレクタ５１〜
５ｎでシフトレジスタ回路４１〜４ｎの出力からｍ／２
に最も近い整数ビットの出力面を選択でき、セレクタ６
がセレクタ５１〜５ｎの出力からｎ／２に最も近い整数
番のクロック位相でラッチされたデータを選択できるよ
うな制御信号が生成され、リセット後にはデータの揺ら
ぎに随時追従するような制御信号が生成され、セレクタ
５１〜５ｎとセレクタ６とに与えられる。

【００３５】これによって、セレクタ５１〜５ｎに与え
られている遅延データＤ１ａｍが選択して出力され、こ
れらの選択出力されたデータがセレクタ６に与えられ、
いずれかのデータがセレクタ制御回路８からの制御信号
によっていずれかの最適タイミングのデータが選択され
て出力されるのである。

【００３６】（第１の実施の形態の効果）： 以上の
構成によって、入力データと、この入力データの１クロ
ック幅をｎ等分したｎ相のクロックφ１〜φｎとの相互
の位相関係が未知であっても、シフトレジスタ回路４１
〜４ｎによって前後合わせてｍビット幅の位相変動を吸
収し、最も適正なタイミングでフェーズアライン回路３
１〜３ｎでラッチ出力したデータを、クロックφ１に同
期して安定にセレクタ６から出力することができる。

【００３７】『第２の実施の形態』：本発明の第２の実
施の形態は、上述の第１の実施の形態をより詳細に構成
して本発明の具体的な特徴を示すものである。そこで、
第２の実施の形態においては、『内部クロックの相数
を、１クロック幅を４等分した４相、位相変動吸収幅を
３クロック幅として説明する』。

【００３８】図４、図５は第２の実施の形態のビット位
相同期回路の機能構成図である。図４はビット位相同期
回路の主な構成部分を示すものであり、図５は特にセレ
クタ制御回路８の詳細な構成を示すものである。図４、
図５において、ビット位相同期回路は、パルス幅形成回
路１０と、データラッチタイミング判定回路２１０〜２
４０と、フェーズアライン回路３１０〜３４０と、シフ
トレジスタ回路４１０〜４４０と、セレクタ５１〜５４
と、セレクタ６と、セレクタ制御回路８とから構成され
ている。

【００３９】パルス幅形成回路１０は遅延素子１１〜１
３と、３入力のＡＮＤ回路１４と、３入力のＯＲ回路１
５とから構成されている。パルス幅形成回路１０におい
てデータ入力端子０からの入力データは遅延素子１１と
ＡＮＤ回路１４と、ＯＲ回路１５とに与えられる。遅延
素子１１はＮＲＺ信号の入力データの１パルス幅をＴと
したときに１／４Ｔの時間分遅延させる遅延回路であ
り、入力データを１／４Ｔ遅延させて、遅延データを次
の遅延素子１２に与えると共に、他の遅延素子１３と、
ＡＮＤ回路１４と、ＯＲ回路１５とにも与える。

【００４０】遅延素子１２も１／４Ｔの時間分入力デー
タを遅延させるものであり、遅延素子１１からの遅延デ
ータを更にＴ／４の時間分遅延させた遅延データを出力
してＡＮＤ回路１４と、ＯＲ回路１５とに与える。遅延
素子１３は、ＡＮＤ回路１４、ＯＲ回路１５と同じ入出
力遅延量分Ａ、入力データを遅延させる遅延回路であ
り、遅延素子１１からの遅延データを更に遅延時間Ａだ
け遅延させて遅延データを出力するものである。この遅
延データの波形を図６（ａ）に示している。ＡＮＤ回路
１４は、入力データと、遅延素子１１出力のＴ／４遅延
データと、遅延素子１２出力の２×Ｔ／４遅延データと
から論理積をとりハイレベル信号のパルス幅を狭くし
た、第１のパルス幅信号を出力する。

【００４１】この第１のパルス幅信号の波形を図６
（ｂ）に示している。ＯＲ回路１５は上記入力データ
と、遅延素子１１出力のＴ／４遅延データと、遅延素子
１２出力の２×Ｔ／４遅延データとから論理和をとり、
ロウレベル信号のパルス幅を狭くした、第２のパルス幅
整形信号を出力する。この第２のパルス幅信号を図６
（ｃ）に示している。このパルス幅形成回路１０は、上
記遅延データと第１のパルス幅信号と第２のパルス幅信
号とをデータラッチタイミング判定回路２１０〜２４０
に与える。

【００４２】データラッチタイミング判定回路２１０〜
２４０は、それぞれ同じ回路構成であり、上記遅延デー
タと第１のパルス幅信号と第２のパルス幅信号とを与え
られ、更にそれぞれ４相に移相されているクロックφ１
〜φ４で入力遅延データをラッチする。図７は、これら
のクロックφ１〜φ４のタイミング関係を示すタイミン
グチャートである。この図７において、クロックφ１
は、クロック（パルス）周期Ｔであり、この周期Ｔが、
上記入力データの１ビットに対応するものである。クロ
ックφ２は、クロックφ１に対してＴ／４時間位相が遅
れているものである。クロックφ３はクロックφ１に対
して２×Ｔ／４時間位相が遅れ、クロックφ２に対して
Ｔ／４時間位相が遅れているものである。クロックφ４
はクロックφ１に対して３×Ｔ／４時間位相が遅れ、ク
ロックφ２に対して２×Ｔ／４時間位相が遅れ、クロッ
クφ３に対してＴ／４時間位相が遅れているものであ
る。

【００４３】具体的には、クロックφ１はデータラッチ
タイミング判定回路２１０に与えられ、クロックφ２は
データラッチタイミング判定回路２２０に与えられ、ク
ロックφ３はデータラッチタイミング判定回路２３０に
与えられ、クロックφ４はデータラッチタイミング判定
回路２４０に与えられている。このような位相関係のク
ロックφ１〜φ４でデータラッチタイミング判定回路２
１０〜２４０は、上記遅延データと、第１のパルス幅信
号と第２のパルス幅信号とをラッチするのである。

【００４４】ここで、代表してデータラッチタイミング
判定回路２１０の構成を説明する。このデータラッチタ
イミング判定回路２１０は、ラッチ回路２１１〜２１３
と、符号一致検出回路２１４とから構成されている。ラ
ッチ回路２１１〜２１３にはクロックφ１が与えられて
いる。ラッチ回路２１１は遅延データをクロックφ１で
ラッチ出力すると共に、ラッチ出力信号を符号一致検出
回路２１４に与える。ラッチ回路２１２は、上記第１の
パルス幅信号をクロックφ１でラッチ出力すると共に、
ラッチ出力信号を符号一致検出回路２１４に与える。ラ
ッチ回路２１３は、上記第２のパルス幅信号をクロック
φ１でラッチ出力すると共に、ラッチ出力信号を符号一
致検出回路２１４に与える。

【００４５】符号一致検出回路２１４は、ラッチ回路２
１１のラッチ出力データと、ラッチ回路２１２のラッチ
出力信号と、ラッチ回路２１３のラッチ出力信号とか
ら、これら３つのデータと信号が照合され、全て同じ値
であればそのラッチタイミング判定回路に入力されてい
るクロック位相は入力データをラッチするタイミングが
適正であると判断し、一方異なる値であればそのラッチ
タイミング判定回路に入力されているクロック位相は入
力データをラッチするタイミングが不適正であると判断
し、判断結果をタイミング判定結果信号Ｄ２として出力
し、フェーズアライン回路３１０に与える。また、ラッ
チ回路２１１のラッチ出力データは遅延データＤ１とし
て出力し、フェーズアライン回路３１０に与える。

【００４６】他のデータラッチタイミング判定回路２２
０〜２４０についても上述のデータラッチタイミング判
定回路２２０と同じような回路構成で、それぞれ移相さ
れたクロックφ２〜φ４でラッチして、遅延データＤ１
を出力すると共に、タイミング判定結果信号Ｄ２を生成
してフェーズアライン回路３２０〜３４０に与える。

【００４７】４個のフェーズアライン回路３１０〜３４
０は、データラッチタイミング判定回路２１０〜２４０
から与えられる遅延データＤ１と、タイミング判定結果
信号Ｄ２との位相をクロックφ１の位相に乗せ換えるも
のであり、フェーズアライン回路３１０はクロックφ１
を用いて乗せ変えを行う。フェーズアライン回路３２０
はクロックφ１を用いて乗せ変えを行う。フェーズアラ
イン回路３３０はクロックφ１とφ２を用いて乗せ変え
を行う。フェーズアライン回路３４０はクロックφ１〜
φ３を用いて乗せ変えを行う。

【００４８】４個のフェーズアライン回路３１０〜３４
０の回路構成は入力されるクロックが異なることを除
き、同じであるので、代表してフェーズアライン回路３
１０の機能を説明する。フェーズアライン回路３１０
は、ラッチ回路３１１〜３１６とから構成されている。
これらのラッチ回路３１１〜３１６にはクロックφ１が
与えられている。直列に接続されたラッチ回路３１１〜
３１３は、クロックφ１によって上記遅延データＤ１を
ラッチしてクロックφ１に同期した遅延データにして出
力する。他方の直列に接続されたラッチ回路３１４〜３
１６は、タイミング判定結果信号Ｄ２をラッチしてクロ
ックφ１に同期したタイミング判定結果信号Ｄ２にして
出力する。

【００４９】４個のシフトレジスタ回路４１０〜４４０
は、それぞれフェーズアライン回路３１０〜３４０から
の遅延データを受けて、クロックφ１で１ビットづつ３
ビットの位相をずらした３本の遅延データを出力してセ
レクタ５１〜５４に与える。シフトレジスタ回路４１０
〜４４０はそれぞれ同じ回路構成であるので、代表して
シフトレジスタ回路４１０の回路構成を中心として説明
する。シフトレジスタ回路４１０は、直列に接続された
４個のラッチ回路４１１〜４１４から構成されていて、
クロックφ１によって入力遅延データを１ビットづつシ
フトして、ラッチ回路４１２の出力と、ラッチ回路４１
３の出力と、ラッチ回路４１４の出力とをセレクタ５１
に与える。

【００５０】セレクタ制御回路８は、フェーズアライン
回路３１０〜３４０からのタイミング判定結果信号Ｄ２
を取り込み、セレクタ５１〜５ｎに対する制御信号と、
セレクタ６に対する制御信号とを生成して与えるもので
ある。具体的には、図５に示すように、セレクタ制御回
路８は、データ選択決定回路１６と、アップダウンカウ
ンタ１７と、４ビットラッチ回路１０００と、シフトレ
ジスタ回路１１１０〜１１４０と、セレクタ１４１〜１
４４と、出力タイミング調整回路１３００とから構成さ
れている。

【００５１】データ選択決定回路１６は、組み合わせ回
路で構成されており、その真理値表を図８に示す。図８
の各信号の意味について以下に示す。ａ、ｂ、ｃ、ｄ入
力はそれぞれクロックφ１、φ２、φ３、φ４で外部デ
ータをラッチしたフェーズアライン回路３１０〜３４０
からのタイミング判定結果信号が与えられ、その信号が
“１”であれば適正なタイミングであり、“０”であれ
ば不適正なタイミングである。Ａ、Ｂ、Ｃ、Ｄ入力はそ
れぞれクロックφ１、φ２、φ３、φ４と対応してお
り、４ビットラッチ回路１０００からの直前に選択した
クロック位相を示している。その信号が“１”であれば
そのクロック位相を選択したことを示す。図８から、
Ａ、Ｂ、Ｃ、Ｄ入力の４ビット入力のうち、“１”とな
る信号は１ビットだけである。また、リセット信号が入
力された場合はＢ入力が“１”になり、Ａ、Ｃ、Ｄ入力
が“０”になる。ここで、リセット信号が入力された場
合に“１”となるのはＢでなくてもよい。

【００５２】また、データ選択決定回路１６は、決定し
た位相選択制御信号Ｑａ、Ｑｂ、Ｑｃ、Ｑｄ出力を、直
前の位相選択制御信号としてその値を４ビットラッチ回
路１０００に保持させると共に、シフトレジスタ回路１
１１０〜１１４０に与える。

【００５３】アップダウンカウンタ１７は、図９に示す
ような動作設定を行うものであって、リセット信号が入
力された場合はＱ２出力を”１”に、Ｑ１、Ｑ３出力
を”０”に初期設定する。そして、データ選択決定回路
１６からのアップ・ダウン信号を取り込み、アップ入力
に”１”を受けると、Ｑｉ出力をＱｉ＋１出力にカウン
トアップし、ダウン入力に”１”を受けると、Ｑｉ出力
をＱｉ−１出力にカウントダウンする。

【００５４】４ビットラッチ回路１０００は、データ選
択決定回路１６からの位相選択制御信号Ｑａ、Ｑｂ、Ｑ
ｃ、Ｑｄ出力を、直前の位相選択制御信号として保持し
て再びデータ選択決定回路１６のＡ、Ｂ、Ｃ、Ｄ入力に
与える。

【００５５】シフトレジスタ回路１１１０〜１１４０
は、データ選択決定回路１６からの位相選択制御信号Ｑ
ａ、Ｑｂ、Ｑｃ、Ｑｄ出力を、それぞれクロックφ１で
１ビットづつシストし、それぞれ３本のシフト出力をセ
レクタ１４１〜１４４に与える。シフトレジスタ回路１
１１０〜１１４０は同じ回路構成であるので、代表して
シフトレジスタ回路１１１０の回路構成を説明する。こ
のシフトレジスタ回路１１１０は直列に接続されている
ラッチ回路１１１１〜１１１４から構成されていて、ラ
ッチ回路１１１１はデータ選択決定回路１６からの位相
選択制御信号Ｑａを受け、ラッチ回路１１１２のシフト
出力と、ラッチ回路１１１３のシフト出力と、ラッチ回
路１１１４のシフト出力とをセレクタ１４１に与える。

【００５６】セレクタ１４１〜１４４は、出力タイミン
グ調整回路１３００の出力制御信号によって、第ｉの
制御信号が”１”であれば第ｉのデータ入力信号を出力
する。つまり、セレクタ１４１〜１４４は、適当な面の
位相制御信号を選択して出力し、この信号はセレクタ６
に与える。

【００５７】出力タイミング調整回路１３００は、セレ
クタ付ラッチ回路１３０１〜１３０３、１３１１〜１３
１３、１３２１〜１３２３と、ラッチ回路１３３１、１
３３２と、ＯＲ回路１３３３とから構成されている。こ
の出力タイミング調整回路１３００は、アップダウンカ
ウンタ１７から入力される面選択制御信号をタイミング
調整した後、セレクタ５に制御信号と、セレクタ１４
１〜１４４に制御信号とを与える。図１０は制御信号
と、制御信号とのタイミングを示すものである。こ
れらの制御信号の位相は１ビットずらしており、このよ
うにさせることで面位相を進ませた場合に同じデータを
２度読みを防ぐものである。

【００５８】具体的には、出力タイミング調整回路１３
００の内部において、Ｑ３入力信号はラッチ回路１３３
２のデータ入力とセレクタ付ラッチ回路１３０１、１３
０２の第１のデータ入力に与えられ、Ｑ２入力信号はラ
ッチ回路１３３１のデータ入力とセレクタ付ラッチ回路
１３１１、１３１２の第１のデータ入力に与えられ、Ｑ
１入力信号はセレクタ付ラッチ回路１３２１、１３２２
の第１のデータ入力に与えられる。

【００５９】また、セレクタ付ラッチ回路１３２１の第
２のデータ入力はハイレベル信号が与えられ、セレクタ
付ラッチ回路１３０１、１３１１の第２のデータ入力は
ローレベルが与えられ、セレクタ付ラッチ回路１３０１
の出力はセレクタ付ラッチ回路１３０２の第２のデータ
入力に与えられ、セレクタ付ラッチ回路１３１１の出力
はセレクタ付ラッチ回路１３１２の第２のデータ入力に
与えられ、セレクタ付ラッチ回路１３２１の出力はセレ
クタ付ラッチ回路１３２２の第２のデータ入力に与えら
れている。

【００６０】ラッチ回路１３３１のデータ出力は２入力
ＯＲ１３３３の入力に与えられ、ラッチ回路１３３２の
出力は２入力ＯＲ１３３３の入力とセレクタ付ラッチ回
路１３０２、１３１２、１３２２の制御信号入力に与え
られる。また、２入力ＯＲ１３３３の出力はセレクタ付
ラッチ回路１３０１、１３１１、１３２１の制御信号入
力に与えられる。また、セレクタ付ラッチ回路１３０２
の出力はラッチ回路１３０３のデータ入力と出力タイミ
ング調整回路１３００の制御信号出力とされる。セレ
クタ付ラッチ回路１３１２の出力はラッチ回路１３１３
のデータ入力と出力タイミング調整回路１３００の制御
信号出力とされる。セレクタ付ラッチ回路１３２２の
出力はラッチ回路１３２３のデータ入力と出力タイミン
グ調整回路１３００の制御信号出力とされる。

【００６１】また、ラッチ回路１３０３の出力は出力タ
イミング調整回路１３００の制御信号出力とされ、ラ
ッチ回路１３１３の出力は出力タイミング調整回路１３
００の制御信号出力とされ、ラッチ回路１３２３の出
力は出力タイミング調整回路１３００の制御信号出力
とされる。クロックφ１は出力タイミング調整回路１３
００の内部で使用されている全てのラッチ回路のクロッ
ク入力に与えられている。

【００６２】（動作）： 次に、図４、図５に示すビ
ット位相同期回路の動作を説明する。先ず、ＮＲＺのデ
ジタル信号がデータ入力端子０に入力され、パルス幅形
成回路１０の入力データとなる。パルス幅形成回路１０
では、入力データが遅延素子１１と３入力ＡＮＤ１４と
３入力ＯＲ１５に与えられる。遅延素子１１で入力デー
タに対する遅延がかけられる。その遅延量は１／４位相
分に設定されている。

【００６３】尚、この遅延量はこれ以上でもこれ以下で
もよい。遅延素子１１の出力信号は遅延素子１２、１３
と３入力ＡＮＤ１４と３入力ＯＲ１５に与えられる。遅
延素子１２の遅延量は１／４位相分に設定されている。
尚、この遅延量はこれ以上でもこれ以下でもよい。遅延
素子１２の出力信号は３入力ＡＮＤ１４と３入力ＯＲ１
５に与えられる。遅延素子１３の遅延量は３入力ＡＮＤ
１４と３入力ＯＲ１５の遅延量と同じ値に設定されてい
る。３入力ＡＮＤ１４と３入力ＯＲ１５の遅延量も同じ
値になるように設定されている。

【００６４】遅延素子１３と３入力ＡＮＤ１４と３入力
ＯＲ１５の出力信号はそれぞれパルス幅形成回路１０の
出力の遅延データ、第１のパルス幅信号、第２のパルス
幅信号として出力される。このパルス幅形成回路１０の
遅延データ、第１のパルス幅信号、第２のパルス幅信号
の波形を図６に示している。

【００６５】この図６に示すように、入力データに対し
て第１のパルス幅信号はハイレベル期間の立ち上がり側
と立ち下がり側をそれぞれ１／４相分狭めている。ま
た、第２のパルス幅信号は同様にローレベル期間をそれ
ぞれ１／４相分狭めている。

【００６６】このパルス幅形成回路１０の遅延データ、
第１のパルス幅信号、第２のパルス幅信号はそれぞれラ
ッチタイミング判定回路２１０〜２４０に与えられる。

【００６７】クロックφ１〜φ４はそれぞれラッチタイ
ミング判定回路２１０〜２４０に入力される。ラッチタ
イミング判定回路２１０〜２４０では、入力データが入
力クロックφ１〜φ４でラッチされ、そのデータが出力
されるとともにラッチタイミングが適正か否かが判定さ
れ、この判定結果が出力される。

【００６８】例えば、ラッチタイミング判定回路２１０
の場合、遅延データ、第１のパルス幅信号、第２のパル
ス幅信号はそれぞれラッチ回路２１１〜２１３に与えら
れる。これらの入力信号はラッチタイミング判定回路２
１０に入力されているクロックφ１によってラッチされ
て出力される。ラッチ回路２１１〜２１３の出力信号は
符号一致検出回路２１４に与えられ、また、ラッチ回路
２１１の出力信号はラッチタイミング判定回路２１０の
データ出力として出力される。符号一致検出回路２１４
の出力信号はラッチタイミング判定回路２１０のタイミ
ング判定結果信号として適正なタイミングと判定されれ
ば、“１”が出力され、不適正と判断すれば、“０”が
出力される。

【００６９】ラッチタイミング判定回路２１０〜２４０
のデータ出力はそれぞれフェーズアライン回路３１０〜
３４０に与えられ、ラッチタイミング判定回路２１０〜
２４０の出力のタイミング判定結果信号はそれぞれフェ
ーズアライン回路３１０〜３４０に与えられる。

【００７０】また、クロックφ１はフェーズアライン回
路３１０の第１〜第３のクロック入力と、フェーズアラ
イン回路３２０の第１、第２、第３のクロック入力と、
フェーズアライン回路３３０の第２、第３のクロック入
力と、フェーズアライン回路３４０の第３のクロック入
力に与えられ、クロックφ２はフェーズアライン回路３
３０の第１のクロック入力と、フェーズアライン回路３
４０の第２のクロック入力とに与えられ、クロックφ３
はフェーズアライン回路３４０の第１のクロック入力に
与えられる。

【００７１】フェーズアライン回路３１０〜３４０で
は、それぞれの入力データのラッチタイミングがクロッ
クφ１に揃えられる。例えば、フェーズアライン回路３
４０の場合、その入力であるデータ１入力とデータ２入
力は共に、初段のラッチ段であるラッチ回路３４１、３
４４でラッチされる。そのラッチタイミングはフェーズ
アライン回路３４０の第１のクロック入力であるクロッ
クφ３にてラッチされる。クロックφ３の位相でラッチ
する理由は、データ１入力はクロックφ４でラッチされ
たデータであるので、クロックφ４より１／４位相だけ
進んだφ３の位相のクロックで安定にラッチするためで
ある。

【００７２】ラッチ回路３４１、３４４の出力は次段の
ラッチ段であるラッチ回路３４２、３４５でラッチされ
る。そのラッチタイミングはフェーズアライン回路３４
０の第２のクロック入力であるクロックφ２にてラッチ
される。更に、それらの出力は次段のラッチ段であるラ
ッチ回路３４３、３４６でラッチされる。そのラッチタ
イミングはフェーズアライン回路３４０の第３のクロッ
ク入力であるクロックφ１にてラッチされる。これらの
出力信号はそれぞれフェーズアライン回路３４０のデー
タ１出力、データ２出力として出力される。

【００７３】このような動作により、フェーズアライン
回路に入力されたデータの位相を基準クロックであるク
ロックφ１に安定に乗せ換えさせるのである。フェーズ
アライン回路３１０〜３４０のデータ１出力はそれぞれ
シフトレジスタ回路４１０〜４０のデータ入力に与えら
れる。

【００７４】シフトレジスタ回路４１０〜４４０は，通
常のシフトレジスタと同じ機能であり、例えば、シフト
レジスタ回路４１０の場合、前述したように４個のラッ
チ回路４１１〜４１４を備え、クロックφ１によってデ
ータがシフトされ、ラッチ回路４１２〜４１４の出力信
号がそれぞれシフトレジスタ回路４１０の第１〜第３の
データ出力として出力される。

【００７５】シフトレジスタ回路４１０〜４４０のそれ
ぞれ第１、第２、第３のデータ出力はそれぞれ３：１の
セレクタ５１〜５４の第１、第２、第３のデータ入力に
与えられる。

【００７６】フェーズアライン回路３１０〜３４０のそ
れぞれのデータ出力はデータ選択決定回路１６のａ〜ｄ
入力に与えられる。データ選択決定回路１６のＱａ〜Ｑ
ｄ出力はそれぞれシフトレジスタ回路１１００〜１１４
０のデータ入力と４ビットラッチ回路１０００の第１〜
第４のデータ入力に与えられる。４ビットラッチ回路１
０００では、第１、第２、第３、第４のデータ入力に与
えられるデータをクロックφ１によってラッチされ、第
１〜第４のデータ出力とされる。

【００７７】４ビットラッチ回路１０００の第１〜第４
のデータ出力はそれぞれデータ選択決定回路１６のＡ〜
Ｄ入力に与えられる。データ選択決定回路１６のａ〜ｄ
入力はそれぞれクロックφ１〜φ４で外部データをラッ
チしたタイミングの判定結果を示しており、その信号が
“１”であれば適正なタイミングであり、“０”であれ
ば不適正なタイミングである。Ａ〜Ｄ入力にはそれぞれ
クロックφ１〜φ４と対応しており、直前に選択したク
ロック位相を示している。その信号が“１”であればそ
のクロック位相を選択したことを示す。Ａ〜Ｄ入力の４
ビット入力のうち、“１”となる信号は１ビットだけで
ある。また、リセット信号が入力された場合はＢ入力が
“１”になり、Ａ〜Ｄ入力が“０”になる。ここで、リ
セット信号が入力された場合に“１”となるのはＢでな
くてもよい。

【００７８】データ選択決定回路１６では、例えば、直
前に選択したクロック位相が内側に位置する位相（Ｂ或
いはＣ入力が“１”）であるとすると、現在適正と判断
された位相で対応する位相が“１”であれば、直前に選
択したクロック位相を保持し、対応する位相が“０”で
隣合った位相が“１”であれば、その位相を選択するよ
うに変更し、対応する位相とその隣合った位相が“０”
でそれ以外の位相に“１”があれば、その位相を選択す
るように変更し、現在適正と判断された位相がなけれ
ば、直前に選択したクロック位相が保持される。

【００７９】他方、直前に選択したクロック位相が外側
に位置する位相（Ａ或いはＤ入力が“１”）であるとす
ると、現在適正と判断された位相で対応する位相が
“１”であれば、直前に選択したクロック位相が保持さ
れ、対応する位相が“０”で、内側に隣合った位相が
“１”であれば、その位相が選択されるように変更さ
れ、対応する位相と内側に隣合った位相が“０”で直前
に選択したクロック位相に対し他端の位相が“１”であ
れば、その位相が選択され、この場合には面が移動した
と考えられ、面の選択も変更される。

【００８０】面選択の変更は、例えば、ＡからＤに位相
選択が変更された場合、クロックに対してデータが進め
られたと考え、アップ出力端子に“１”が出力され、面
が進まされる。逆に、ＤからＡに位相選択が変更された
場合、クロックに対してデータが遅れたと考えられ、ダ
ウン出力端子に“１”が出力され、面が遅らされる。対
応する位相と内側に隣合った位相と他端の位相が“０”
でそれ以外の位相に“１”があれば、その位相が選択さ
れるように変更され、現在適正と判断された位相がなけ
れば、直前に選択したクロック位相が保持される。

【００８１】このようにデータ選択決定回路１６によっ
て決定された位相選択制御信号Ｑａ〜Ｑｄ出力は、直前
の位相選択制御信号としてその値が４ビットラッチ回路
１０００にて保持される。また、面選択変更信号アッ
プ，ダウン出力信号はそれぞれアップダウンカウンタ１
７のアップ・ダウン入力端子に与えられる。

【００８２】アップダウンカウンタ１７では、まず、リ
セット信号が入力された場合、Ｑ２出力を“１”に、Ｑ
１、Ｑ３出力が“０”に初期設定される。以降、アップ
入力に“１”が入力された場合、Ｑｉ出力がＱｉ＋１出
力にカウントアップされ、ダウン入力端子に“１”が入
力された場合、Ｑｉ出力がＱｉ−１出力にカウントダウ
ンされる。また、ｉ＝３でアップ信号が与えられた場合
と、ｉ＝１でダウン信号が与えられた場合には、Ｑ２出
力が“１”になるように自己リセット（ＲＳＴ）をかけ
られる。

【００８３】アップダウンカウンタ１７のＱ１〜Ｑ３出
力は面選択制御信号であり、出力タイミング調整回路１
３００のそれぞれ第１、第２、第３のデータ入力として
入力される。出力タイミング調整回路１３００では、入
力された面選択制御信号がタイミング調整された後、制
御信号として出力される。このタイミングを図１０
に示している。

【００８４】ここで、制御信号は入力データに対する
面選択制御信号であり、制御信号は位相制御選択信号
に対する面選択制御信号である。これらの位相は１ビッ
トずらしており、こうすることによって面位相を進ませ
た場合に同じデータの２度読みを防ぐことができるよう
にされている。

【００８５】こうして出力タイミング調整回路１３００
から出力された面選択制御信号である制御信号はそれ
ぞれ３：１のセレクタ５１〜５４の制御信号入力に入力
され、制御信号は、それぞれ３：１のセレクタ１４１
〜１４４に入力される。

【００８６】３：１のセレクタ５１〜５４、１４１〜１
４４では、例えば、第ｉの制御信号入力が“１”であれ
ば第ｉのデータ入力が出力される。その結果、３：１の
セレクタ５１〜５４で適当な面のデータが選択され、
３：１のセレクタ１４１〜１４４で適当な面の位相制御
信号が選択され、その位相制御信号が４：１セレクタ６
に入力され、４：１のセレクタ６で適正な位相のデータ
が選択され、データ出力端子９に出力される。

【００８７】（第２の実施の形態の効果）： 以上の
構成によって、入力データと、この入力データの１クロ
ック幅を４等分した４相のクロックφ１〜φ４との相互
の位相関係が未知であっても、シフトレジスタ回路４１
０〜４４０によって前後合わせて３ビット幅の位相変動
を吸収し、最も適正なタイミングでフェーズアライン回
路３１０〜３４０でラッチ出力したデータを、クロック
φ１に同期して安定にセレクタ６から出力することがで
きる。また、ノイズの発生もなく安定に出力することが
できる。

【００８８】（変形例）： 図１１は図４に示すパル
ス幅形成回路１０の第１の変形例を示す構成図である。
図１１に示すように、この第１の変形例においては、図
４のパルス幅形成回路１０の３入力ＯＲ１５を削除して
回路規模の小型化を図っている。

【００８９】図１２は上述の図４に示すパルス幅形成回
路１０の第２の変形例を示す構成図である。この図１２
に示すように、第２の変形例においては、図４のパルス
幅形成回路１０の３入力ＡＮＤ１４を削除して回路規模
の小型化を図っている。

【００９０】図１３は図４に示すラッチタイミング判定
回路２１０の変形例を示す構成図である。この図１３に
示すように、このラッチタイミング判定回路において
は、図４に示すラッチタイミング判定回路２１０のラッ
チ回路２１３を削除して回路規模の小型化を図ってい
る。尚、図４に示すラッチタイミング判定回路２２０〜
２４０も、図１３と同様の構成にすることができる。

【００９１】次に、上述の図１１〜図１３に示す回路構
成に基づいてビット位相同期の動作を説明する。一般
に、外部入力データの“１”の１ビット幅と“０”の１
ビット幅は同じであり、図１１に示す第１の変形例のパ
ルス幅形成回路のように、入力遅延データと第１のパル
ス幅信号だけを生成し、図１３に示すラッチタイミング
判定回路でそれらのデータを比較するか、図１２に示す
第２の変形例のパルス幅形成回路のように、入力遅延デ
ータと第２のパルス幅信号だけを生成し、図１３に示す
ラッチタイミング判定回路でそれらのデータを比較する
ことで、上述の第２の実施の形態におけるパルス幅形成
回路１０、及びラッチタイミング判定回路２１０〜２４
０と同等の機能が得られる。

【００９２】以上のように、パルス幅形成回路１０を図
１１、図１２に示す第１、第２の変形例のごとく構成
し、またラッチタイミング判定回路２１０〜２４０を図
１３の変形例のごとく構成すれば、上述の第２の実施の
形態と同等の効果を得ながら、回路規模を縮小すること
ができる。

【００９３】『第３の実施の形態』：図１４は本発明の
第３の実施の形態のビット位相同期回路の構成図であ
る。この図１４に示す第３の実施の形態では、入力デー
タがパラレルデータである場合に本発明を適用したもの
で、パラレルデータがｊ本の並列データで、内部クロッ
クの相数はｎ相で、位相吸収幅はｍビット幅である。

【００９４】このビット位相同期回路は、ビット位相同
期マスタ回路３と、複数のビット位相同期スレーブ回路
７１〜７ｊ−１とを備えている。データ入力端子０１〜
０ｊからそれぞれビット位相同期スレーブ回路７１〜７
ｊ−１のデータ入力端子に入力データが与えられ、デー
タ入力端子０ｊからはビット位相同期マスタ回路３のデ
ータ入力端子に入力データが与えられ、ビット位相同期
マスタ回路３の位相制御信号出力及び面位相制御信号出
力はそれぞれビット位相同期スレーブ回路７１〜７ｊ−
１の位相制御信号入力端子及び面位相制御信号入力端子
に与えられ、ビット位相同期スレーブ回路７１〜７ｊ−
１のデータ出力はそれぞれ外部データ出力端子８１〜８
ｊ−１に出力され、ビット位相同期マスタ回路３のデー
タ出力はデータ出力端子８ｊに出力される。

【００９５】ビット位相同期マスタ回路３は上述の第１
の実施の形態例の図１で示した機能構成であり、図１の
セレクタ制御回路８の制御信号出力をビット位相同期ス
レーブ回路７１〜７ｊ−１に分配するようにしたもので
ある。ビット位相同期スレーブ回路７１〜７ｊ−１はそ
れぞれビット位相同期マスタ回路３のデータ経路の機能
のみを抽出したものである。

【００９６】ビット位相同期スレーブ回路７１〜７ｊ−
１はビット位相同期スレーブ回路７１を例にとると、ビ
ット位相同期マスタ回路３のパルス幅形成回路を遅延素
子７１００に置き換え、ラッチタイミング判定回路をラ
ッチ回路７１１１〜７１ｎ１に置き換え、フェーズアラ
イン回路７１１２〜７１ｎ２をデータ１入力の分だけに
し、セレクタ制御回路は省略し、それ以外の構成はビッ
ト位相同期マスタ回路３と同じ構成にしている。即ち、
ｍ：１のセレクタ７１１４〜７１ｎ４、ｎ：１のセレク
タ７１１５を備えた内部構成となっている。その他のビ
ット位相同期スレーブ回路７２〜７ｊ−１も同様であ
る。

【００９７】（動作）： 次に図１４の第３の実施の
形態のビット位相同期回路の動作を説明する。 まず、
外部パラレルデータ入力が外部データ入力端子０１〜０
ｊに入力される。この外部パラレルデータは変化点の位
相がほぼ揃っているものとする。この内、外部データ入
力端子０ｊに入力されたデータをマスタデータとして、
ビット位相同期マスタ回路３によって適正なタイミング
でラッチできたデータを選択するように位相選択制御信
号及び面選択制御信号を生成する。これらの信号をビッ
ト位相同期スレーブ回路７１〜７ｊ−１に入力する。ビ
ット位相同期スレーブ回路７１〜７ｊ−１及びビット位
相同期マスタ回路３では、位相選択制御信号及び面選択
制御信号によって適正なデータを選択し、データ出力端
子８１〜８ｊへ出力する。

【００９８】（第３の実施の形態の効果）： 以上の
第３の実施の形態の構成・動作によって、内部クロック
との位相関係が未知である入力パラレルデータに対し前
後合わせてｍビットの位相変動を吸収し、適正なタイミ
ングでラッチしたパラレルデータと、それと同期したク
ロックを安定に出力することができる。

【００９９】（他の実施の形態）： （１）尚、パル
ス幅形成回路及びラッチタイミング判定回路を組み合わ
せたデータラッチタイミング判定回路において、第１の
実施の形態例、第２の実施の形態の変形例、第３の実施
の形態ではビット位相同期回路に適用した例を説明した
が、外部にデータ或いはクロックの位相を可変できる素
子を配置し、入力データと入力クロックのタイミングを
その素子によって手動で調整するような装置において
も、本発明のデータラッチタイミング判定回路を適用で
きる。このような場合は、一般にオシロスコープ等で入
力データと入力クロックをモニタしながら調整するとい
う作業が必要であったが、オシロスコープ等の高価な測
定器を必要とし、更に、信号が高速である場合、モニタ
プローブの負荷によって信号のタイミングが変動してし
まう。

【０１００】そこで、本発明のデータラッチタイミング
判定回路を用いてタイミング判定結果信号により点灯す
る発光ダイオード等を外部に付けておけば、発光ダイオ
ードの点灯、滅灯によりタイミングを調節することが可
能で、更に、モニタプローブを付ける必要がないので、
実際のタイミングで調整を行うことができる。

【０１０１】また、入力データと入力クロックが固定の
位相で入力されるようなインタフェースにおいても、本
発明のデータラッチタイミング判定回路をインタフェー
ス部の回路に挿入するだけで容易にタイミング検証を行
うことができる。

【０１０２】（２）また、クロックφ１からクロックφ
１〜φｎの多相クロックの生成は、マルチバイブレータ
回路や、リングオシレータ回路などで容易に実現するこ
とができる。

【０１０３】（３）更に、上述の第１のパルス幅信号、
第２のパルス幅信号のパルス幅は、安定なレベルをラッ
チし得るタイミングのパルスであれば、狭くても、少し
広くても良い。

【０１０４】（４）更にまた、上述のようなビット位相
同期回路は、高速の例えば、１００Ｍｂｉｔ／ｓ以上な
どにおけるデータ伝送を行う伝送装置や交換装置や通信
装置などに適用して効果的である。また、入力データは
ＮＲＺ信号の他、ＲＺ信号でもよい。

【０１０５】

【発明の効果】以上のように、第１の発明は、クロック
を移相して位相判定用のｎ相のクロックを形成するｎ相
クロック形成手段と、入力データから、この入力データ
のハイレベル期間の中央部に同期した入力データラッチ
用の第１のパルス幅信号、入力データのロウレベル期間
の中央部に同期した入力データラッチ用の第２のパルス
幅信号、又は第１のパルス幅信号と第２のパルス幅信号
の両方の信号、のいずれかの信号を形成するデータラッ
チ用パルス形成手段と、ｎ相のクロックのそれぞれの位
相のクロックを用いて入力データと、データラッチ用パ
ルス形成手段で形成したいずれかの信号とをラッチ出力
すると共に、これらのラッチ出力信号の値が一致するか
否かを判定してｎ相の一致判定信号を出力する信号ラッ
チ判定手段と、ラッチ出力された各位相に対応した上記
各ラッチ出力データをｎ相のクロックのいずれかの位相
のクロックで乗せ換えて、乗せ換えられたｎ相のデータ
を出力する乗せ換え手段と、ｎ相の一致判定信号と、乗
せ換え手段で使用した位相のクロックとを用いて、乗せ
換え手段で乗せ換えられたｎ相のデータの内、乗せ換え
手段で使用した位相のクロックに同期したいずれかの位
相のデータを選択出力する位相同期判定出力手段とを備
えたことで、入力データとクロックとの相互の位相関係
が未知である場合において、最も適正なタイミングでラ
ッチしたデータを安定にビット位相同期をとるビット位
相同期回路を実現することができる。

【０１０６】また、第２の発明は、パラレルデータに対
するビット位相同期をとるためのマスタ用ビット位相同
期回路とスレーブ用ビット位相同期回路とを備えるビッ
ト位相同期装置であって、マスタ用ビット位相同期回路
は、パラレルデータの内のいずれかの第１のデータに対
して請求項１又は２記載の構成のビット位相同期回路を
使用してビット位相同期をとると共に、スレーブ用ビッ
ト位相同期回路用に、ｎ相クロックと、これらのｎ相の
内のいずれかの位相のクロックに同期した位相のデータ
を選択制御するための選択制御信号とを出力する構成で
あり、スレーブ用ビット位相同期回路は、パラレルデー
タの内の第１のデータを除く他のデータに対するビット
位相同期をとるものであって、ｎ相のクロックのそれぞ
れの位相のクロックを用いて第１のデータを除く他のデ
ータをラッチ出力するスレーブ用信号ラッチ手段と、ラ
ッチ出力された各位相に対応した各ラッチ出力データを
ｎ相のクロックのいずれかの位相のクロックで乗せ換え
て、乗せ換えられたｎ相のデータを出力するスレーブ用
乗せ換え手段と、スレーブ用乗せ換え手段で使用した位
相のクロックを用いて、スレーブ用乗せ換え手段で乗せ
換えられたｎ相のデータの内、スレーブ用乗せ換え手段
で使用した位相のクロックに同期したいずれかの位相の
データをマスタ用ビット位相同期回路からの選択制御信
号によって選択出力するスレーブ用位相同期判定出力手
段とを備えてビット位相同期をとる構成であるから、パ
ラレルデータ伝送に置ける受信側での同期確立を容易に
行うことができ、装置を小型にするビット位相同期装置
を実現することができる。

【０１０７】更に、第３の発明は、入力データから、こ
の入力データのハイレベル期間の中央部に同期した入力
データラッチ用の第１のパルス幅信号、入力データのロ
ウレベル期間の中央部に同期した入力データラッチ用の
第２のパルス幅信号、又は第１のパルス幅信号と第２の
パルス幅信号の両方の信号、いずれかの信号を形成する
データラッチ用パルス形成手段と、クロックを用いて入
力データと、上記データラッチ用パルス形成手段で形成
したいずれかの上記信号とをラッチ出力し、これらのラ
ッチ出力信号の値が一致するか否かを判定して一致判定
信号を出力し、この一致判定信号を一致判定結果として
可視的に表示する信号ラッチ判定手段とを備えたこと
で、データラッチタイミングの適正を非常に簡単な構成
で精度良く判定するデータラッチタイミング判定回路を
実現することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態のビット位相同期回
路の基本構成を示すブロック図である。

【図２】従来例に係るビット位相同期回路のブロック図
である。

【図３】第１の実施の形態のｎ相のクロックのタイミン
グチャートである。

【図４】本発明の第２の実施の形態のビット位相同期回
路の機能構成図である。

【図５】第２の実施の形態のセレクタ制御回路の構成図
である。

【図６】第２の実施の形態のパルス幅形成回路の出力信
号の波形図である。

【図７】第２の実施の形態のクロックの波形図である。

【図８】第２の実施の形態のデータ選択決定回路の真理
値を示す図表である。

【図９】第２の実施の形態のアップダウンカウンタの動
作を示す図表である。

【図１０】第２の実施の形態の出力タイミング調整回路
の出力データの説明図である。

【図１１】図４に示すパルス幅形成回路の第１の変形例
を示す構成図である。

【図１２】図４に示すパルス幅形成回路の第２の変形例
を示す構成図である。

【図１３】図４に示すラッチタイミング判定回路の変形
例を示す構成図である。

【図１４】本発明の第３の実施の形態のビット位相同期
回路の構成図である。

【符号の説明】

０…データ入力端子、１…パルス幅形成回路、２１〜２
ｎ…ラッチタイミング判定回路、３１〜３ｎ…フェーズ
アライン回路、４１〜４ｎ…シフトレジスタ回路、５１
〜５ｎ…ｍ：１セレクタ、６…ｎ：１セレクタ、７…リ
セット信号入力端子、８…セレクタ制御回路、９…デー
タ出力端子。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 太矢 隆士 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内

Claims (4)

【特許請求の範囲】
1. 【請求項１】 入力データと、この入力データのビット
   速度と同じ周波数のクロックとのビット位相同期をとる
   ビット位相同期回路において、 上記クロックを移相して位相判定用のｎ（ｎは３以上の
   整数）相のクロックを形成するｎ相クロック形成手段
   と、 上記入力データから、入力データのハイレベル期間の中
   央部に同期した上記入力データラッチ用の第１のパルス
   幅信号、上記入力データのロウレベル期間の中央部に同
   期した上記入力データラッチ用の第２のパルス幅信号、
   又は上記第１のパルス幅信号と上記第２のパルス幅信号
   の両方の信号、のいずれかの信号を形成するデータラッ
   チ用パルス形成手段と、 上記ｎ相のクロックのそれぞれの位相のクロックを用い
   て上記入力データと、上記データラッチ用パルス形成手
   段で形成したいずれかの上記信号とをラッチ出力すると
   共に、これらのラッチ出力信号の値が一致するか否かを
   判定してｎ相の一致判定信号を出力する信号ラッチ判定
   手段と、 上記ラッチ出力された各位相に対応した上記各ラッチ出
   力データをｎ相のクロックのいずれかの位相のクロック
   で乗せ換えて、乗せ換えられたｎ相のデータを出力する
   乗せ換え手段と、 上記ｎ相の一致判定信号と、上記乗せ換え手段で使用し
   た位相のクロックとを用いて、上記乗せ換え手段で乗せ
   換えられたｎ相のデータの内、上記乗せ換え手段で使用
   した位相のクロックに同期したいずれかの位相のデータ
   を選択出力する位相同期判定出力手段とを備えたことを
   特徴とするビット位相同期回路。
2. 【請求項２】 上記位相同期判定出力手段は、上記乗せ
   換え手段の出力であるｎ相のデータをそれぞれシフトレ
   ジスタでシフトして、位相変動吸収用にｍ（ｍは２以上
   の整数）相に移相して出力する構成であることを特徴と
   する請求項１記載のビット位相同期回路。
3. 【請求項３】 パラレルデータに対するビット位相同期
   をとるためのマスタ用ビット位相同期回路とスレーブ用
   ビット位相同期回路とを備えるビット位相同期装置であ
   って、 上記マスタ用ビット位相同期回路は、上記パラレルデー
   タの内のいずれかの第１のデータに対して請求項１又は
   ２記載の構成のビット位相同期回路を使用してビット位
   相同期をとると共に、上記スレーブ用ビット位相同期回
   路用に、ｎ相クロックと、これらのｎ相の内のいずれか
   の位相のクロックに同期した位相のデータを選択制御す
   るための選択制御信号とを出力する構成であり、 上記スレーブ用ビット位相同期回路は、 上記パラレルデータの内の上記第１のデータを除く他の
   データに対するビット位相同期をとるものであって、 上記ｎ相のクロックのそれぞれの位相のクロックを用い
   て上記第１のデータを除く他のデータをラッチ出力する
   スレーブ用信号ラッチ手段と、 上記ラッチ出力された各位相に対応した上記各ラッチ出
   力データを上記ｎ相のクロックのいずれかの位相のクロ
   ックで乗せ換えて、乗せ換えられたｎ相のデータを出力
   するスレーブ用乗せ換え手段と、 上記スレーブ用乗せ換え手段で使用した位相のクロック
   を用いて、上記スレーブ用乗せ換え手段で乗せ換えられ
   たｎ相のデータの内、上記スレーブ用乗せ換え手段で使
   用した位相のクロックに同期したいずれかの位相のデー
   タを上記マスタ用ビット位相同期回路からの選択制御信
   号によって選択出力するスレーブ用位相同期判定出力手
   段とを備えてビット位相同期をとる構成であることを特
   徴とするビット位相同期装置。
4. 【請求項４】 入力データと、この入力データのビット
   速度と同じ周波数のクロックとのデータラッチタイミン
   グの一致の有無を判定するデータラッチタイミング判定
   回路であって、 上記入力データから、この入力データのハイレベル期間
   の中央部に同期した上記入力データラッチ用の第１のパ
   ルス幅信号、上記入力データのロウレベル期間の中央部
   に同期した上記入力データラッチ用の第２のパルス幅信
   号、又は上記第１のパルス幅信号と上記第２のパルス幅
   信号の両方の信号、のいずれかの信号を形成するデータ
   ラッチ用パルス形成手段と、 上記クロックを用いて上記入力データと、上記データラ
   ッチ用パルス形成手段で形成したいずれかの上記信号と
   をラッチ出力し、これらのラッチ出力信号の値が一致す
   るか否かを判定して一致判定信号を出力し、この一致判
   定信号を一致判定結果として可視的に表示する信号ラッ
   チ判定手段とを備えたことを特徴とするデータラッチタ
   イミング判定回路。