JPH02250535A - ビット位相同期回路 - Google Patents
ビット位相同期回路Info
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- JPH02250535A JPH02250535A JP1072174A JP7217489A JPH02250535A JP H02250535 A JPH02250535 A JP H02250535A JP 1072174 A JP1072174 A JP 1072174A JP 7217489 A JP7217489 A JP 7217489A JP H02250535 A JPH02250535 A JP H02250535A
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- Japan
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- input
- signal
- clock
- signals
- output
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Links
- 230000003111 delayed effect Effects 0.000 claims abstract description 11
- 238000001514 detection method Methods 0.000 claims description 10
- 230000000630 rising effect Effects 0.000 claims description 4
- 230000008054 signal transmission Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 10
- 230000010363 phase shift Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 150000001768 cations Chemical class 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000002269 spontaneous effect Effects 0.000 description 1
Classifications
-
- F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
- F02—COMBUSTION ENGINES; HOT-GAS OR COMBUSTION-PRODUCT ENGINE PLANTS
- F02B—INTERNAL-COMBUSTION PISTON ENGINES; COMBUSTION ENGINES IN GENERAL
- F02B75/00—Other engines
- F02B75/02—Engines characterised by their cycles, e.g. six-stroke
- F02B2075/022—Engines characterised by their cycles, e.g. six-stroke having less than six strokes per cycle
- F02B2075/027—Engines characterised by their cycles, e.g. six-stroke having less than six strokes per cycle four
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、交換機の通話路装置におけるビット位相同期
回路に関し、特に短時間でビット同期がとれ、かつ外部
雑音に強いビット同期回路に関するものである。
回路に関し、特に短時間でビット同期がとれ、かつ外部
雑音に強いビット同期回路に関するものである。
従来より、交換機の通話路装置を含めて、一般の通信装
置では、入力された信号の位相を揃えるためにビット位
相同期回路を設けている。ビット位相同期回路は、それ
ぞれ異なった位相で入力してくる信号を同一のクロック
に従って再生することにより、各入力信号の位相を調整
して、同期をとっている。
置では、入力された信号の位相を揃えるためにビット位
相同期回路を設けている。ビット位相同期回路は、それ
ぞれ異なった位相で入力してくる信号を同一のクロック
に従って再生することにより、各入力信号の位相を調整
して、同期をとっている。
第４図は、従来のビット位相同期回路の構成図であり、
第５図は第４図におけるクロック信号とデータ取り込み
動作のタイムチャートである。
第５図は第４図におけるクロック信号とデータ取り込み
動作のタイムチャートである。
第４図において、６４は遅延時間設定用のバッファ列、
６５は切換えスイッチ、６１，６２．６３はそれぞれフ
リップフロップである。
６５は切換えスイッチ、６１，６２．６３はそれぞれフ
リップフロップである。
入力信号は、バッファ列６４の各段から切換えスイッチ
６５に入力される。この切換えスイッチ６５は、制御信
号ＣＴＬにより入力信号の切換え接続を行っている。３
個のフリップフロップ６１゜６２．６３は、切換えスイ
ッチ６５の出力側に各データ入力端子りが並列接続され
ており、各クロック端子Ｃに入力されるクロック信号の
立上り時に、各データ入力端子りから入力されたデータ
をラッチすることにより、それぞれＱ端子から取込み値
Ａｉ、 Ａ、、 Ａ、として出力する。第５図に示すよ
うに、フリップフロップ６２および６３のクロック信号
は、遅延回路６６および６７により遅延時間τだけ前段
のフリップフロップ６１および６２より位相がずれてい
る。またフリップフロップ６２の取込み値Ａ２は、同時
に出力信号となる。
６５に入力される。この切換えスイッチ６５は、制御信
号ＣＴＬにより入力信号の切換え接続を行っている。３
個のフリップフロップ６１゜６２．６３は、切換えスイ
ッチ６５の出力側に各データ入力端子りが並列接続され
ており、各クロック端子Ｃに入力されるクロック信号の
立上り時に、各データ入力端子りから入力されたデータ
をラッチすることにより、それぞれＱ端子から取込み値
Ａｉ、 Ａ、、 Ａ、として出力する。第５図に示すよ
うに、フリップフロップ６２および６３のクロック信号
は、遅延回路６６および６７により遅延時間τだけ前段
のフリップフロップ６１および６２より位相がずれてい
る。またフリップフロップ６２の取込み値Ａ２は、同時
に出力信号となる。
第４図のＡ１． Ａ、、 Ａ、の出力は図示されない比
較回路に入力されて、そこで比較されることにより、ビ
ット位相同期がとれているか否かが判断される。すなわ
ち、入力信号が入力されると、第４図の取込み値Ａ、、
Ａ、を比較回路に入力して。
較回路に入力されて、そこで比較されることにより、ビ
ット位相同期がとれているか否かが判断される。すなわ
ち、入力信号が入力されると、第４図の取込み値Ａ、、
Ａ、を比較回路に入力して。
これらのＡユとＡ、を比較することにより、 Ａ工＝Ａ
、となったときクロック信号と入力信号との位相同期が
とれているものと判断し、取込み値Ａ２を再生した出力
信号として出力している。 Ａ工≠Ａ、の場合には、制
御信号ＣＴＬで切換えスイッチ６５を切換えて、入力信
号に順次一定値ごとの遅延を与え、Ａ、＝Ａ３となるま
でこれを繰返えし行う（例えば、Ｐ ｒｏｅ、 ’ Ｉ
ｎｔｅｒｎａｔｉｏｎａｌ Ｚ ｕｒｉｃｈＳｅｍ
ｉｎａｒ ｏｎ Ｄｉｇｉｔａｌ Ｃｏｍｍｕｎ
ｉｃａｔｉｏｎｓ’１９８６゜Ｃ４，１−Ｃ４，４参照
）。
、となったときクロック信号と入力信号との位相同期が
とれているものと判断し、取込み値Ａ２を再生した出力
信号として出力している。 Ａ工≠Ａ、の場合には、制
御信号ＣＴＬで切換えスイッチ６５を切換えて、入力信
号に順次一定値ごとの遅延を与え、Ａ、＝Ａ３となるま
でこれを繰返えし行う（例えば、Ｐ ｒｏｅ、 ’ Ｉ
ｎｔｅｒｎａｔｉｏｎａｌ Ｚ ｕｒｉｃｈＳｅｍ
ｉｎａｒ ｏｎ Ｄｉｇｉｔａｌ Ｃｏｍｍｕｎ
ｉｃａｔｉｏｎｓ’１９８６゜Ｃ４，１−Ｃ４，４参照
）。
前述した第４図の従来例では、フリップフロップ６１お
よび６３の取込み値がＡ１＝Ａ、となるまで入力信号に
対して１ずつ遅延値を変える必要があるため、位相差検
出回路や最適遅延設定回路の構成が複雑となり、その都
度Ａ、＝Ａ、になるように入力信号の遅延時間を設定し
なければならない。
よび６３の取込み値がＡ１＝Ａ、となるまで入力信号に
対して１ずつ遅延値を変える必要があるため、位相差検
出回路や最適遅延設定回路の構成が複雑となり、その都
度Ａ、＝Ａ、になるように入力信号の遅延時間を設定し
なければならない。
その結果、位相差を検出してから安定させるまでに時間
がかかるという問題があった。
がかかるという問題があった。
本発明の目的は、このような従来の課題を解決し、クロ
ックと入力信号のビット同期を短時間でとることができ
、かつ外部雑音に強く、しかも簡単な回路構成で実現で
きるビット位相同期回路を提供することにある。
ックと入力信号のビット同期を短時間でとることができ
、かつ外部雑音に強く、しかも簡単な回路構成で実現で
きるビット位相同期回路を提供することにある。
［課題を解決するための手段〕
上記目的を達成するため、本発明のビット位相回路は、
同期信号伝送回路の受信側で入力信号のビット同期をと
るビット位相同期回路において、占有率５０％のクロッ
ク信号を１／４周期、１／２周期および３７４周期それ
ぞれ遅延させる第１、第２、第３の遅延回路と、上記ク
ロック信号および第１、第２、第３の遅延回路の出力信
号を入力し、制御端子に入力された選択信号により上記
クロック信号の中の１つを選択し、選択したクロック信
号を出力するセレクタと、該セレクタの出力信号をある
遅延時間でだけ遅延させる第４、第５の遅延回路と、該
セレクタの出力信号および第４、第５の遅延回路の各出
力信号をそれぞれクロック端子に入力して、該各信号の
立上りないし立下り時点で入力端子に入力されたデータ
信号をラッチする第１、第２および第３のフリップフロ
ップと、該第１．第２および第３のフリップフロップの
各出力を入力し、入力された３つの信号の高低レベルが
１つでも不一致であれば、上記セレクタの制御端子に選
択信号を送出して、予め設定されている順番に従って現
在選択されているクロック信号の次のクロック信号を選
択させ、全て一致していれば、現在選択されているクロ
ック信号を引き続き選択させる検出回路とを有すること
に特徴がある。
同期信号伝送回路の受信側で入力信号のビット同期をと
るビット位相同期回路において、占有率５０％のクロッ
ク信号を１／４周期、１／２周期および３７４周期それ
ぞれ遅延させる第１、第２、第３の遅延回路と、上記ク
ロック信号および第１、第２、第３の遅延回路の出力信
号を入力し、制御端子に入力された選択信号により上記
クロック信号の中の１つを選択し、選択したクロック信
号を出力するセレクタと、該セレクタの出力信号をある
遅延時間でだけ遅延させる第４、第５の遅延回路と、該
セレクタの出力信号および第４、第５の遅延回路の各出
力信号をそれぞれクロック端子に入力して、該各信号の
立上りないし立下り時点で入力端子に入力されたデータ
信号をラッチする第１、第２および第３のフリップフロ
ップと、該第１．第２および第３のフリップフロップの
各出力を入力し、入力された３つの信号の高低レベルが
１つでも不一致であれば、上記セレクタの制御端子に選
択信号を送出して、予め設定されている順番に従って現
在選択されているクロック信号の次のクロック信号を選
択させ、全て一致していれば、現在選択されているクロ
ック信号を引き続き選択させる検出回路とを有すること
に特徴がある。
本発明においては、１／４周期ずつ位相がずれた４個の
クロック信号から１個のクロック信号をセレクタにより
選択し、さらにそのクロック信号をτおよび２τだけ遅
延させ、τずつ位相のずれた３個のクロック信号で、入
力データ信号を３個のフリップフロップにラッチし、そ
のラッチ出力を検出回路に取り込んで、それらのレベル
が１つでも異なっていれば、セレクタを制御することに
より別の１７４周期ずれたクロック信号を選択させ、そ
れらのレベルが全て一致していれば、セレクタを制御す
ることにより現在選択しているクロックを引き続き選択
するようにしている。これによって、ビット同期が短時
間でとれ、かつ外部雑音に影響されず、しかも簡単な回
路構成によりビット位相同期回路を実現できる。
クロック信号から１個のクロック信号をセレクタにより
選択し、さらにそのクロック信号をτおよび２τだけ遅
延させ、τずつ位相のずれた３個のクロック信号で、入
力データ信号を３個のフリップフロップにラッチし、そ
のラッチ出力を検出回路に取り込んで、それらのレベル
が１つでも異なっていれば、セレクタを制御することに
より別の１７４周期ずれたクロック信号を選択させ、そ
れらのレベルが全て一致していれば、セレクタを制御す
ることにより現在選択しているクロックを引き続き選択
するようにしている。これによって、ビット同期が短時
間でとれ、かつ外部雑音に影響されず、しかも簡単な回
路構成によりビット位相同期回路を実現できる。
以下、本発明の実施例を、図面により詳細に説明する。
第１図は、本発明の一実施例を示すビット位相同期回路
の基本構成図である。
の基本構成図である。
第１図において、１，２．３はフリップフロップ、４は
セレクタ、５，６．７は遅延回路、８゜９も遅延回路、
１０は検出回路である。
セレクタ、５，６．７は遅延回路、８゜９も遅延回路、
１０は検出回路である。
クロック信号は、占有率５０％の波形がクロックジェネ
レータ（図示省略）から供給され、セレクタ４のＤ１〜
Ｄ４端子に入力される。すなわち、クロック信号は３個
の遅延回路５，６．７によりそれぞれＴ／４．Ｔ／２，
３Ｔ／４ずっ遅延されて、元のクロック信号とともにセ
レクタの入力端子Ｄ１〜Ｄ４に入力される。つまり、周
期が同一で、かつ順に１／４ずつ位相のずれた４個のク
ロック信号がセレクタ４に入力されることになる。セレ
クタ４では、制御端子Ｓに入力された選択信号により４
個のクロック信号のうちの１個を選択して、出力端子Ｑ
に出力する。セレクタ４から出力されたクロック信号は
、遅延回路８でてだけ遅延され、さらに遅延回路９でて
だけ遅延される。これらの遅延回路８，９およびセレク
タ４の各出力を取り出すことにより、それぞれτずつ位
相のずれた３個のクロック信号を生成することができる
。これら３個のクロック信号は、それぞれ３個のフリッ
プフロップ１，２，３の各入力端子りに入力される。す
なわち、セレクタ４の出力端子Ｑからのクロック信号は
フリップフロップ１のクロック端子Ｃに、遅延回路８の
出力のクロック信号はフリップフロップ２のクロック端
子Ｃに、遅延回路９の出力のクロック信号はフリップフ
ロップ３のクロック端子Ｃに、それぞれ入力される。
レータ（図示省略）から供給され、セレクタ４のＤ１〜
Ｄ４端子に入力される。すなわち、クロック信号は３個
の遅延回路５，６．７によりそれぞれＴ／４．Ｔ／２，
３Ｔ／４ずっ遅延されて、元のクロック信号とともにセ
レクタの入力端子Ｄ１〜Ｄ４に入力される。つまり、周
期が同一で、かつ順に１／４ずつ位相のずれた４個のク
ロック信号がセレクタ４に入力されることになる。セレ
クタ４では、制御端子Ｓに入力された選択信号により４
個のクロック信号のうちの１個を選択して、出力端子Ｑ
に出力する。セレクタ４から出力されたクロック信号は
、遅延回路８でてだけ遅延され、さらに遅延回路９でて
だけ遅延される。これらの遅延回路８，９およびセレク
タ４の各出力を取り出すことにより、それぞれτずつ位
相のずれた３個のクロック信号を生成することができる
。これら３個のクロック信号は、それぞれ３個のフリッ
プフロップ１，２，３の各入力端子りに入力される。す
なわち、セレクタ４の出力端子Ｑからのクロック信号は
フリップフロップ１のクロック端子Ｃに、遅延回路８の
出力のクロック信号はフリップフロップ２のクロック端
子Ｃに、遅延回路９の出力のクロック信号はフリップフ
ロップ３のクロック端子Ｃに、それぞれ入力される。
一方、入力信号は同時にこれら３個のフリップフロップ
１，２．３に入力されるが、これらの入力信号はそれぞ
れτずつ位相がずれたクロック信号でラッチされる。３
個のフリップフロップ１゜２．３の出力は、いずれも検
出回路１０に転送されて、そこで各出力レベルが比較さ
れる。比較の結果、一致していれば同期がとれているも
のと判断し、セレクタ４の制御端子Ｓには現在選択して
いるクロック信号を引き続き選択するように制御信号を
出力する。これに対して、一致していなければ、同期が
とれていないと判断し、セレクタ４の制御端子Ｓに予め
設定している順番で、現在選択しているクロック信号の
次のクロック信号を選択するように選択信号を出力する
。このようにして、同期がとれた時のフリップフロップ
２の出力をビット位相同期回路の出力信号として送出す
ることにより、受信側のクロック信号に同期したデータ
を正確に再生することができる。
１，２．３に入力されるが、これらの入力信号はそれぞ
れτずつ位相がずれたクロック信号でラッチされる。３
個のフリップフロップ１゜２．３の出力は、いずれも検
出回路１０に転送されて、そこで各出力レベルが比較さ
れる。比較の結果、一致していれば同期がとれているも
のと判断し、セレクタ４の制御端子Ｓには現在選択して
いるクロック信号を引き続き選択するように制御信号を
出力する。これに対して、一致していなければ、同期が
とれていないと判断し、セレクタ４の制御端子Ｓに予め
設定している順番で、現在選択しているクロック信号の
次のクロック信号を選択するように選択信号を出力する
。このようにして、同期がとれた時のフリップフロップ
２の出力をビット位相同期回路の出力信号として送出す
ることにより、受信側のクロック信号に同期したデータ
を正確に再生することができる。
第２図は、第１図における具体的な構成図であり、第３
図は、その動作を示すタイムチャートである。
図は、その動作を示すタイムチャートである。
第２図では、遅延時間τをＴ／４に設定している。また
、検出回′ｓ１０は、排他的ＯＲゲート１１と遅延回路
１２とＡＮＤゲー１−１３とカウンタ１４とから構成さ
れる。
、検出回′ｓ１０は、排他的ＯＲゲート１１と遅延回路
１２とＡＮＤゲー１−１３とカウンタ１４とから構成さ
れる。
第３図に示すデータ２１〜２４はセレクタ４に入力する
クロック信号であり、ＳＬ、８２は検出回路１０からセ
レクタ４の端子Ｓに出力される選択信号であり、データ
２７〜２９はそれぞれフリップフロップｌ、２．３に入
力するクロック信号であり、データ３３〜３５は検出回
路１０内の排外的ＯＲゲート１１の出力と、遅延回路１
２の出力と、ＡＮＤゲート１３の出力である。
クロック信号であり、ＳＬ、８２は検出回路１０からセ
レクタ４の端子Ｓに出力される選択信号であり、データ
２７〜２９はそれぞれフリップフロップｌ、２．３に入
力するクロック信号であり、データ３３〜３５は検出回
路１０内の排外的ＯＲゲート１１の出力と、遅延回路１
２の出力と、ＡＮＤゲート１３の出力である。
クロック信号（データ２１）およびこのクロック信号を
遅延回路５，６．７で遅延したクロック信号（データ２
２，２３，２４）は、それぞれセレクタ４の入力端子Ｄ
１〜Ｄ４に入力される。セレクタ４は、２つの制御端子
ＳＬ、Ｓ２に入力される２個の選択信号の組み合わせに
より、４個のクロック信号の中から１個のクロック信号
を選択して、出力端子Ｑから出力する（データ２７）。
遅延回路５，６．７で遅延したクロック信号（データ２
２，２３，２４）は、それぞれセレクタ４の入力端子Ｄ
１〜Ｄ４に入力される。セレクタ４は、２つの制御端子
ＳＬ、Ｓ２に入力される２個の選択信号の組み合わせに
より、４個のクロック信号の中から１個のクロック信号
を選択して、出力端子Ｑから出力する（データ２７）。
第６図は、第２図における選択信号の組合わせとそれに
より選択されるクロック信号のテーブル図である。
より選択されるクロック信号のテーブル図である。
ＳｌおよびＳ２にローレベルの選択信号が入力するとデ
ータ２１ （つまりＤｌに入力したクロック信号）が選
択され、Ｓｌにハイレベル、Ｓ２にローレベルが入力す
るとデータ２２（つまりＤ２に入力したクロック信号）
が選択され、ＳＬにローレベル、Ｓ２にハイレベルが入
力するとデータ２３（つまり、Ｄ３に入力したクロック
信号）が選択さ九、ＳＬ、Ｓ２にハイレベルが入力する
とデータ２４（つまりＤ４に入力したクロック信号）が
選択される。
ータ２１ （つまりＤｌに入力したクロック信号）が選
択され、Ｓｌにハイレベル、Ｓ２にローレベルが入力す
るとデータ２２（つまりＤ２に入力したクロック信号）
が選択され、ＳＬにローレベル、Ｓ２にハイレベルが入
力するとデータ２３（つまり、Ｄ３に入力したクロック
信号）が選択さ九、ＳＬ、Ｓ２にハイレベルが入力する
とデータ２４（つまりＤ４に入力したクロック信号）が
選択される。
第３図に示すように、時刻ｔｉでは、ＳＬ（データ２５
）がＬで、Ｓ２（データ２６）もＬであるため、第６図
によりデータ２１を選択している（出力はデータ２７）
ｓデータ２７は遅延回路８でＴ／４だけ遅延されてデー
タ２８となり、さらに遅延回路９でＴ／４だけ遅延され
てデータ２９となる。入力信号は、３個のフリップフロ
ップ１，２゜３においてそれぞれデータ２７、データ２
８、データ２９の立上り時点（つまり、それぞれ時刻ｔ
□。
）がＬで、Ｓ２（データ２６）もＬであるため、第６図
によりデータ２１を選択している（出力はデータ２７）
ｓデータ２７は遅延回路８でＴ／４だけ遅延されてデー
タ２８となり、さらに遅延回路９でＴ／４だけ遅延され
てデータ２９となる。入力信号は、３個のフリップフロ
ップ１，２゜３においてそれぞれデータ２７、データ２
８、データ２９の立上り時点（つまり、それぞれ時刻ｔ
□。
ｔａ、ｊａ）でラッチされる。
第７図は、第２図の排他的ＯＲゲートの入力と出力の真
理値テーブルの図である。
理値テーブルの図である。
データ３０と３１と３２（つまり、フリップフロップ１
と２と３の各出力信号）の組合わせにより、排他的ＯＲ
ゲート１１の出力はデータ３３となる。すなわち、３個
の入力のうち１個でも異なるレベルがあれば出力はＨレ
ベルとなり、全て同一レベルのときのみ出力がＬレベル
となる。
と２と３の各出力信号）の組合わせにより、排他的ＯＲ
ゲート１１の出力はデータ３３となる。すなわち、３個
の入力のうち１個でも異なるレベルがあれば出力はＨレ
ベルとなり、全て同一レベルのときのみ出力がＬレベル
となる。
第３図の場合には、入力信号の波形タイミングにより、
フリップフロップ１の出力はＬとなり、フリップフロッ
プ２，３の各出力はＨとなる。排他的ＯＲゲート１１の
真理値は、第７図に示すように、３個の入力のうち１個
でも異なるレベルがあるときには、出力はＨレベルとな
る。一方、検出回路１０では、遅延回路１２がデータ２
９をさらにＴ／４だけ遅延させて、データ３４を作成し
ている。 これにより、時刻ｔ、では、排他的ＯＲゲー
ト１１の出力（データ３３）はＨレベルとなる。
フリップフロップ１の出力はＬとなり、フリップフロッ
プ２，３の各出力はＨとなる。排他的ＯＲゲート１１の
真理値は、第７図に示すように、３個の入力のうち１個
でも異なるレベルがあるときには、出力はＨレベルとな
る。一方、検出回路１０では、遅延回路１２がデータ２
９をさらにＴ／４だけ遅延させて、データ３４を作成し
ている。 これにより、時刻ｔ、では、排他的ＯＲゲー
ト１１の出力（データ３３）はＨレベルとなる。
また、カウンタ１４は２進カウンタであって、入力端子
に入力されたクロックの立上り時毎に計数し、２進数で
出力する。第３図では１時刻ｔ４においてデータ３５が
立上り、ＳＬ（データ２５）がＨレベルに変化している
。従って、第６図から明らかなように、セレクタ４の出
力（データ２７）は次の順序に変更されて、データ２２
が選択される（データ２８）、同じようにして、時刻ｔ
Ｓ、ｊ！＋ｔ、で３個のフリッププロップ１，２．３が
データをラッチした場合には、入力がＬレベルであるた
め、３個のフリップフロップ１，２．３の出力（データ
３０，３１，３２）が全てＬとなり、レベルが全て同一
であるので排他的ＯＲゲート１１の出力（データ３３）
は時刻ｔ７においてＬレベルとなる。データ３３がＬに
なると、遅延回路１２の出力はカウンタ１４のクロック
端子Ｃに入力できなくなるため、これ以後はＳｌ、Ｓ２
の状態を変化させることがなく安定する。フリップフロ
ップ２の出力（データ３１）を出力信号として取り出す
ことにより、ジッタに対する余裕度を大きくとって、入
力信号を再生することができる。
に入力されたクロックの立上り時毎に計数し、２進数で
出力する。第３図では１時刻ｔ４においてデータ３５が
立上り、ＳＬ（データ２５）がＨレベルに変化している
。従って、第６図から明らかなように、セレクタ４の出
力（データ２７）は次の順序に変更されて、データ２２
が選択される（データ２８）、同じようにして、時刻ｔ
Ｓ、ｊ！＋ｔ、で３個のフリッププロップ１，２．３が
データをラッチした場合には、入力がＬレベルであるた
め、３個のフリップフロップ１，２．３の出力（データ
３０，３１，３２）が全てＬとなり、レベルが全て同一
であるので排他的ＯＲゲート１１の出力（データ３３）
は時刻ｔ７においてＬレベルとなる。データ３３がＬに
なると、遅延回路１２の出力はカウンタ１４のクロック
端子Ｃに入力できなくなるため、これ以後はＳｌ、Ｓ２
の状態を変化させることがなく安定する。フリップフロ
ップ２の出力（データ３１）を出力信号として取り出す
ことにより、ジッタに対する余裕度を大きくとって、入
力信号を再生することができる。
なお、実施例では、入力信号を説明の都合で１゜０の交
番パターンの場合について述べたが、任意のパターンに
ついてもある程度の時間をとれば同じように検出して、
再生することが可能である。
番パターンの場合について述べたが、任意のパターンに
ついてもある程度の時間をとれば同じように検出して、
再生することが可能である。
このように、本発明においては、１７４周期ずつ位相が
ずれた４個のクロック信号から１個のクロック信号をセ
レクタにより選択し、さらにそのクロック信号をτおよ
び２τだけ遅延させ、τずつ位相のずれた３個のクロッ
ク信号で入力信号をラッチして、その結果それらの出力
レベルが異なっていれば、セレクタを制御して別の１／
４周期ずれたクロック信号を選択させ、ラッチの結果が
全て一致していれば、現在選択しているクロック信号を
引き続き選択するようにセレクタを制御する。
ずれた４個のクロック信号から１個のクロック信号をセ
レクタにより選択し、さらにそのクロック信号をτおよ
び２τだけ遅延させ、τずつ位相のずれた３個のクロッ
ク信号で入力信号をラッチして、その結果それらの出力
レベルが異なっていれば、セレクタを制御して別の１／
４周期ずれたクロック信号を選択させ、ラッチの結果が
全て一致していれば、現在選択しているクロック信号を
引き続き選択するようにセレクタを制御する。
以上説明したように、本発明によれば、位相のずれた３
個のクロック信号で入力信号をラッチしてそれらの出力
信号のレベルにより、別のクロック信号を選択するか、
現在のままのクロック信号を続けるか決定するので、ビ
ット同期を短時間でとることができ、かつ外部の雑音に
対して強く、しかも簡単な回路構成で実現できるという
効果がある。
個のクロック信号で入力信号をラッチしてそれらの出力
信号のレベルにより、別のクロック信号を選択するか、
現在のままのクロック信号を続けるか決定するので、ビ
ット同期を短時間でとることができ、かつ外部の雑音に
対して強く、しかも簡単な回路構成で実現できるという
効果がある。
第１図は本発明の一実施例を示すビット位相同期回路の
基本的構成図、第２図は第１図における具体的な構成図
、第３図は第２図における動作タイムチャート、第４図
は従来のビット位相同期回路の構成図、第５図は第４図
における動作タイムチャート、第６図は第２図における
選択信号の組合わせと選択クロック信号のテーブル図、
第７図は第２図における排他的○Ｒゲートの真理値テー
ブル図である。 １．２，３，６１，６２，６３：フリップフロップ、４
：セレクタ、５，６，７，８，９６６．６７：遅延回路
、１０：検出回路、１１：排他的ＯＲゲート、１３ ：
ＡＮＤゲート、１４：カウンタ、６４：バッファ、６Ｓ
：切換えスイッチ、ＣＴＬＨ制御信号、Ｓ、ＳＬ、Ｓ２
：制御端子、Ｄ１〜Ｄ４：入力端子、Ｑ：８力端子、Ｃ
：クロック端子。 第 図 （自発）
基本的構成図、第２図は第１図における具体的な構成図
、第３図は第２図における動作タイムチャート、第４図
は従来のビット位相同期回路の構成図、第５図は第４図
における動作タイムチャート、第６図は第２図における
選択信号の組合わせと選択クロック信号のテーブル図、
第７図は第２図における排他的○Ｒゲートの真理値テー
ブル図である。 １．２，３，６１，６２，６３：フリップフロップ、４
：セレクタ、５，６，７，８，９６６．６７：遅延回路
、１０：検出回路、１１：排他的ＯＲゲート、１３ ：
ＡＮＤゲート、１４：カウンタ、６４：バッファ、６Ｓ
：切換えスイッチ、ＣＴＬＨ制御信号、Ｓ、ＳＬ、Ｓ２
：制御端子、Ｄ１〜Ｄ４：入力端子、Ｑ：８力端子、Ｃ
：クロック端子。 第 図 （自発）
Claims (1)
- （１）同期信号伝送回路の受信側で入力信号のビット同
期をとるビット位相同期回路において、占有率５０％の
クロック信号を１／４周期、１／２周期および３／４周
期それぞれ遅延させる第１、第２、第３の遅延回路と、
上記クロック信号および第１、第２、第３の遅延回路の
出力信号を入力し、制御端子に入力された選択信号によ
り上記クロック信号の中の１つを選択し、選択したクロ
ック信号を出力するセレクタと、該セレクタの出力信号
をある遅延時間τだけ遅延させる第４、第５の遅延回路
と、該セレクタの出力信号および第４、第５の遅延回路
の各出力信号をそれぞれクロック端子に入力して、該各
信号の立上りないし立下り時点で入力端子に入力された
データ信号をラッチする第１、第２および第３のフリッ
プフロップと、該第１、第２および第３のフリップフロ
ップの各出力を入力し、入力された３つの信号の高低レ
ベルが１つでも不一致であれば、上記セレクタの制御端
子に選択信号を送出して、予め設定されている順番に従
って現在選択されているクロック信号の次のクロック信
号を選択させ、全て一致していれば、現在選択されてい
るクロック信号を引き続き選択させる検出回路とを有す
ることを特徴とするビット位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1072174A JPH02250535A (ja) | 1989-03-24 | 1989-03-24 | ビット位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1072174A JPH02250535A (ja) | 1989-03-24 | 1989-03-24 | ビット位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02250535A true JPH02250535A (ja) | 1990-10-08 |
Family
ID=13481598
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1072174A Pending JPH02250535A (ja) | 1989-03-24 | 1989-03-24 | ビット位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02250535A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002019528A2 (en) * | 2000-08-30 | 2002-03-07 | Silicon Image, Inc. | Data recovery using data eye tracking |
| US6526106B1 (en) | 1997-05-08 | 2003-02-25 | Nec Corporation | Synchronous circuit controller for controlling data transmission between asynchrous circuit |
| US7519138B2 (en) | 2000-08-30 | 2009-04-14 | Silicon Image, Inc. | Method and apparatus for data recovery in a digital data stream using data eye tracking |
| JP2011134008A (ja) * | 2009-12-22 | 2011-07-07 | Toshiba Corp | 情報処理装置およびその制御方法 |
| US8495410B2 (en) | 2010-08-31 | 2013-07-23 | Kabushiki Kaisha Toshiba | Sampling phase correcting host controller, semiconductor device and method |
| JP2018137694A (ja) * | 2017-02-23 | 2018-08-30 | ラピスセミコンダクタ株式会社 | 半導体装置及びデータ同期方法 |
-
1989
- 1989-03-24 JP JP1072174A patent/JPH02250535A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6526106B1 (en) | 1997-05-08 | 2003-02-25 | Nec Corporation | Synchronous circuit controller for controlling data transmission between asynchrous circuit |
| WO2002019528A2 (en) * | 2000-08-30 | 2002-03-07 | Silicon Image, Inc. | Data recovery using data eye tracking |
| WO2002019528A3 (en) * | 2000-08-30 | 2002-09-19 | Silicon Image Inc | Data recovery using data eye tracking |
| US7315598B2 (en) | 2000-08-30 | 2008-01-01 | Silicon Image, Inc. | Data recovery using data eye tracking |
| US7519138B2 (en) | 2000-08-30 | 2009-04-14 | Silicon Image, Inc. | Method and apparatus for data recovery in a digital data stream using data eye tracking |
| JP2011134008A (ja) * | 2009-12-22 | 2011-07-07 | Toshiba Corp | 情報処理装置およびその制御方法 |
| US8495410B2 (en) | 2010-08-31 | 2013-07-23 | Kabushiki Kaisha Toshiba | Sampling phase correcting host controller, semiconductor device and method |
| JP2018137694A (ja) * | 2017-02-23 | 2018-08-30 | ラピスセミコンダクタ株式会社 | 半導体装置及びデータ同期方法 |
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