JPH0983499A - Bit phase synchronous circuit, bit phase synchronizing device and data latch timing decision circuit - Google Patents
Bit phase synchronous circuit, bit phase synchronizing device and data latch timing decision circuitInfo
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- JPH0983499A JPH0983499A JP7229949A JP22994995A JPH0983499A JP H0983499 A JPH0983499 A JP H0983499A JP 7229949 A JP7229949 A JP 7229949A JP 22994995 A JP22994995 A JP 22994995A JP H0983499 A JPH0983499 A JP H0983499A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明はビット位相同期回
路、ビット位相同期装置及びデータラッチタイミング判
定回路に関し、例えば、100Mbit/s以上の高速
のデータ伝送や、データ伝送タイミング判定などに適用
し得るものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bit phase synchronizing circuit, a bit phase synchronizing device, and a data latch timing judging circuit, which can be applied to, for example, high speed data transmission of 100 Mbit / s or more and data transmission timing judgment. Is.
【0002】[0002]
【従来の技術】従来、通信システムを構成する装置間で
は、大量のデータがやり取りされている。また、これら
のデータを処理するためのクロック信号は、基準クロッ
ク源から各装置に分配されている。データ速度が低い従
来の装置では、送信側装置から送出されたデータ信号を
受信側装置において分配されたクロックを用いて再生
し、処理することが容易にできた。2. Description of the Related Art Conventionally, a large amount of data is exchanged between devices constituting a communication system. A clock signal for processing these data is distributed from the reference clock source to each device. In the conventional device having a low data rate, it was possible to easily reproduce and process the data signal transmitted from the transmission side device by using the clock distributed in the reception side device.
【0003】しかし、データ信号速度が大きくなると、
データ信号の経路とクロック信号の分配経路の遅延時間
差がデータ1ビット当たりの時間と同程度となるため、
受信側において分配されたクロックを用いてデータ信号
を再生し、処理することが困難となる。However, as the data signal rate increases,
Since the delay time difference between the data signal path and the clock signal distribution path is about the same as the time per data bit,
It becomes difficult to reproduce and process the data signal using the clock distributed on the receiving side.
【0004】従来、このような問題を解決するための一
つの手段として、例えば、特開平4−373230号公
報に記載されているようなビット位相同期回路の技術が
提案されている。Conventionally, as one means for solving such a problem, for example, a technique of a bit phase synchronizing circuit as disclosed in Japanese Patent Laid-Open No. 4-373230 has been proposed.
【0005】図2は上述の文献に係るビット位相同期回
路のブロック図である。この図2に示すように、このビ
ット位相同期回路は、受信側においてPLL回路等を用
いて多相クロックを生成し、連続した位相のクロックを
ラッチ回路100〜102にそれぞれ入力し、各ラッチ
回路100〜102でデータをラッチし、その出力を変
化点検出回路104に入力し、変化点検出回路104に
よってデータの変化点を検出し、適正な位相のクロック
をセレクタ制御回路105により制御される各セレクタ
106〜108で選択するようになっている。FIG. 2 is a block diagram of a bit phase synchronizing circuit according to the above-mentioned document. As shown in FIG. 2, this bit phase synchronization circuit generates a multi-phase clock by using a PLL circuit or the like on the receiving side, inputs continuous phase clocks to the latch circuits 100 to 102, and outputs the latch circuits. The data is latched at 100 to 102, the output thereof is input to the change point detection circuit 104, the change point of the data is detected by the change point detection circuit 104, and a clock having an appropriate phase is controlled by the selector control circuit 105. The selectors 106 to 108 make selections.
【0006】[0006]
【発明が解決しようとする課題】しかしながら、上記従
来の回路では、多相クロックによって入力データの変化
点を検出し、その位相情報から安定にデータをラッチで
きると思われるクロック位相を選択しているため、本当
に正しく入力データに対するラッチができているか否か
の判断ができないという問題があった。However, in the above-mentioned conventional circuit, the change point of the input data is detected by the multi-phase clock, and the clock phase which seems to be able to latch the data stably is selected from the phase information. Therefore, there is a problem that it is not possible to judge whether or not the input data is properly latched.
【0007】また、クロック選択にセレクタを用いてい
るため、切り換えタイミングを調節しなければ、クロッ
ク波形にノイズが畳乗してしまうという問題があった。Further, since the selector is used for clock selection, there is a problem that noise is convolved with the clock waveform unless the switching timing is adjusted.
【0008】これらのことから、入力データとクロック
との相互の位相関係が未知である場合において、最も適
正なタイミングでラッチしたデータに対して安定にビッ
ト位相同期をとることができるビット位相同期回路、ビ
ット位相同期回路等に適用するデータラッチタイミング
判定回路、パラレルデータ伝送のビット位相同期を行う
小型のビット位相同期装置などの提供が要請されてい
る。From the above, when the mutual phase relationship between the input data and the clock is unknown, the bit phase synchronizing circuit can stably achieve the bit phase synchronization with the data latched at the most appropriate timing. It has been demanded to provide a data latch timing determination circuit applied to a bit phase synchronization circuit and the like, a small bit phase synchronization device for performing bit phase synchronization of parallel data transmission, and the like.
【0009】[0009]
【課題を解決するための手段】そこで、請求項1の発明
は、入力データと、この入力データのビット速度と同じ
周波数のクロックとのビット位相同期をとるビット位相
同期回路において、以下の特徴的な構成で、上述の課題
を解決した。Therefore, the invention of claim 1 provides a bit phase synchronizing circuit for performing bit phase synchronization between input data and a clock having the same frequency as the bit rate of the input data, which is characterized by the following features. With the above configuration, the above-mentioned problems are solved.
【0010】即ち、請求項1の発明は、上記クロックを
移相して位相判定用のn(nは3以上の整数)相のクロ
ックを形成するn相クロック形成手段と、上記入力デー
タから、この入力データのハイレベル期間の中央部に同
期した上記入力データラッチ用の第1のパルス幅信号、
上記入力データのロウレベル期間の中央部に同期した上
記入力データラッチ用の第2のパルス幅信号、又は上記
第1のパルス幅信号と上記第2のパルス幅信号の両方の
信号、のいずれかの信号を形成するデータラッチ用パル
ス形成手段と、上記n相のクロックのそれぞれの位相の
クロックを用いて上記入力データと、データラッチ用パ
ルス形成手段で形成したいずれかの上記信号とをラッチ
出力すると共に、これらのラッチ出力信号の値が一致す
るか否かを判定してn相の一致判定信号を出力する信号
ラッチ判定手段と、上記ラッチ出力された各位相に対応
した上記各ラッチ出力データをn相のクロックのいずれ
かの位相のクロックで乗せ換えて、乗せ換えられたn相
のデータを出力する乗せ換え手段と、上記n相の一致判
定信号と、上記乗せ換え手段で使用した位相のクロック
とを用いて、上記乗せ換え手段で乗せ換えられたn相の
データの内、上記乗せ換え手段で使用した位相のクロッ
クに同期したいずれかの位相のデータを選択出力する位
相同期判定出力手段とを備えたものである。That is, according to the invention of claim 1, an n-phase clock forming means for phase-shifting the clock to form an n-phase (n is an integer of 3 or more) phase clock for phase determination, and the input data, A first pulse width signal for latching the input data, which is synchronized with the central portion of the high level period of the input data,
Either of the second pulse width signal for the input data latch synchronized with the central portion of the low level period of the input data, or both the first pulse width signal and the second pulse width signal. The data latch pulse forming means for forming a signal, and the input data and any one of the signals formed by the data latch pulse forming means are latched and output by using the clocks of the respective phases of the n-phase clocks. At the same time, a signal latch determination means for determining whether or not the values of these latch output signals match and outputting an n-phase match determination signal, and the latch output data corresponding to the respective latched phases are provided. A transfer means that transfers the n-phase clock by any one of the phases and outputs the transferred n-phase data, the n-phase coincidence determination signal, and the multiplication Using the clock of the phase used by the transfer means, select one of the phase data synchronized with the clock of the phase used by the transfer means from among the n-phase data transferred by the transfer means. And a phase synchronization determination output means for outputting.
【0011】このような構成を採ることで、入力データ
と、n相のクロックとの相互の位相関係が未知であって
も、位相同期判定出力手段によって位相変動を吸収し、
最も適正なタイミングでラッチ出力したデータを、いず
れかの位相のクロックに同期して安定に選択出力するこ
とができる。従って、高速のデータのビット位相同期に
おいては、最も適正なタイミングでラッチしたデータを
非常に安定的に出力することができるように改善され
る。By adopting such a configuration, even if the mutual phase relationship between the input data and the n-phase clock is unknown, the phase synchronization determination output means absorbs the phase fluctuation,
The data latched and output at the most appropriate timing can be stably and selectively output in synchronization with the clock of any phase. Therefore, in the bit phase synchronization of high-speed data, the data latched at the most appropriate timing can be output very stably.
【0012】また、請求項2の発明は、上述の請求項1
の位相同期判定出力手段が、上記乗せ換え手段の出力で
あるn相のデータをそれぞれシフトレジスタでシフトし
て、位相変動吸収用にm(mは2以上の整数)相に移相
して出力する構成である。The invention of claim 2 is the above-mentioned claim 1.
Of the phase synchronization determination output means shifts the n-phase data output from the transfer means by a shift register, shifts the phase to m (m is an integer of 2 or more) phases for phase fluctuation absorption, and outputs the phase-shifted data. This is the configuration.
【0013】このような構成を取ることで、前後合わせ
てmビット幅で位相変動を吸収することが容易にできる
ようになる。By adopting such a structure, it becomes possible to easily absorb the phase fluctuation with an m-bit width in front and back.
【0014】更に、請求項3の発明は、パラレルデータ
に対するビット位相同期をとるためのマスタ用ビット位
相同期回路とスレーブ用ビット位相同期回路とを備える
ビット位相同期装置であって、上記マスタ用ビット位相
同期回路は、上記パラレルデータの内のいずれかの第1
のデータに対して請求項1又は2記載の構成のビット位
相同期回路を使用してビット位相同期をとると共に、上
記スレーブ用ビット位相同期回路用に、n相クロック
と、これらのn相の内のいずれかの位相のクロックに同
期した位相のデータを選択制御するための選択制御信号
とを出力する構成である。上記スレーブ用ビット位相同
期回路は、上記パラレルデータの内の上記第1のデータ
を除く他のデータに対するビット同期をとるものであっ
て、上記n相のクロックのそれぞれの位相のクロックを
用いて上記第1のデータを除く他のデータをラッチ出力
するスレーブ用信号ラッチ手段と、上記ラッチ出力され
た各位相に対応した上記各ラッチ出力データをn相のク
ロックのいずれかの位相のクロックで乗せ換えて、乗せ
換えられたn相のデータを出力するスレーブ用乗せ換え
手段と、上記スレーブ用乗せ換え手段で使用した位相の
クロックを用いて、上記スレーブ用乗せ換え手段で乗せ
換えられたn相のデータの内、上記スレーブ用乗せ換え
手段で使用した位相のクロックに同期したいずれかの位
相のデータを上記マスタ用ビット位相同期回路からの選
択制御信号によって選択出力するスレーブ用位相同期判
定出力手段とを備えてビット位相同期をとる構成であ
る。Further, the invention of claim 3 is a bit phase synchronizing apparatus comprising a master bit phase synchronizing circuit for synchronizing bit phase with parallel data and a slave bit phase synchronizing circuit, wherein the master bit is synchronized. The phase-locked loop circuit is the first one of the parallel data.
3. The bit phase synchronizing circuit having the structure according to claim 1 or 2 is used for the data of 1., and an n phase clock and the n phase among these n phases are used for the slave bit phase synchronizing circuit. And a selection control signal for selectively controlling data of a phase synchronized with a clock of any one of the phases. The slave bit phase synchronization circuit is for performing bit synchronization with other data of the parallel data other than the first data, and uses the clocks of respective phases of the n-phase clocks to perform the above-mentioned synchronization. Slave signal latch means for latching and outputting other data other than the first data, and the latch output data corresponding to each of the latched phases are replaced with a clock of any one of n-phase clocks. Then, using the slave transfer means for outputting the transferred n-phase data and the phase clock used by the slave transfer means, the n-phase transfer means for the slave phase change is performed. Of the data, one of the phases of the data synchronized with the clock of the phase used by the slave transfer means is used as the master bit phase synchronization circuit. And a slave for phase synchronization determination output means for selectively outputting the selection control signal from a configuration synchronization bit phase.
【0015】このような構成を採ることで、クロックと
の位相関係が未知であるパラレルデータに対して上述の
請求項1又は2のビット位相同期回路と、スレーブ用ビ
ット位相同期回路を使用することで、位相変動を吸収
し、適正なタイミングでラッチしたパラレルデータと、
同期したクロックとを出力することができる。By adopting such a configuration, it is possible to use the bit phase synchronizing circuit of claim 1 or 2 and the slave bit phase synchronizing circuit for parallel data whose phase relationship with the clock is unknown. Then, with the parallel data that absorbed the phase fluctuation and latched at the proper timing,
It is possible to output the synchronized clock.
【0016】更にまた、請求項4の発明は、入力データ
と、この入力データのビット速度と同じ周波数のクロッ
クとのデータラッチタイミングの一致の有無を判定する
データラッチタイミング判定回路であって、上記入力デ
ータから、この入力データのハイレベル期間の中央部に
同期した上記入力データラッチ用の第1のパルス幅信
号、上記入力データのロウレベル期間の中央部に同期し
た上記入力データラッチ用の第2のパルス幅信号、又は
上記第1のパルス幅信号と上記第2のパルス幅信号の両
方の信号、のいずれかの信号を形成するデータラッチ用
パルス形成手段と、上記クロックを用いて上記入力デー
タと、上記データラッチ用パルス形成手段で形成したい
ずれかの上記信号とをラッチ出力し、これらのラッチ出
力信号の値が一致するか否かを判定して一致判定信号を
出力し、この一致判定信号を一致判定結果として可視的
に表示する信号ラッチ判定手段とを備えたものである。Furthermore, the invention of claim 4 is a data latch timing determination circuit for determining whether or not the data latch timing of input data and a clock having the same frequency as the bit rate of the input data match. From the input data, the first pulse width signal for the input data latch synchronized with the central portion of the high level period of the input data, and the second pulse width signal for the input data latch synchronized with the central portion of the low level period of the input data. Pulse width signal, or data latch pulse forming means for forming either of the first pulse width signal and the second pulse width signal, and the input data using the clock. And one of the above signals formed by the data latch pulse forming means are latched out, and the values of these latched output signals are matched. Whether the outputs match determination signal is determined, in which a signal latch determination means for visually displaying the coincidence judgment signal as the matching determination result.
【0017】このような構成を採ることで、非常に簡単
な構成で入力データとクロックとのデータラッチタイミ
ングの一致の有無の判定を確認することができる。By adopting such a configuration, it is possible to confirm whether or not the input data and the clock match the data latch timing with a very simple configuration.
【0018】[0018]
【発明の実施の形態】次に本発明の好適な実施の形態を
図面を用いて説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, a preferred embodiment of the present invention will be described with reference to the drawings.
【0019】『第1の実施の形態』: (概略基本構成): 図1は第1の実施の形態のビッ
ト位相同期回路の概略基本構成を示す機能構成図であ
る。この図1において、ビット位相同期回路は、内部ク
ロックの位相数を、1クロック幅をn等分したn相、位
相変動吸収幅をmクロック幅として構成している。この
ビット位相同期回路は、パルス幅形成回路1と、ラッチ
タイミング判定回路21〜2nと、フェーズアライン回
路31〜3nと、シフトレジスタ回路41〜4nと、セ
レクタ51〜5n、6と、セレクタ制御回路8とから構
成されている。[First Embodiment]: (Schematic Basic Structure): FIG. 1 is a functional block diagram showing a schematic basic structure of a bit phase locked loop circuit according to the first embodiment. In FIG. 1, the bit phase synchronization circuit is configured such that the number of phases of the internal clock is an n phase obtained by dividing one clock width into n equal parts and the phase fluctuation absorption width is m clock width. This bit phase synchronization circuit includes a pulse width forming circuit 1, latch timing determination circuits 21 to 2n, phase align circuits 31 to 3n, shift register circuits 41 to 4n, selectors 51 to 5n and 6, and a selector control circuit. 8 and.
【0020】パルス幅形成回路1は、データ入力端子0
からのNRZ信号の入力データのパルス幅を狭くして、
第1のパルス幅信号と、第2のパルス幅信号と、入力デ
ータを所定時間遅延された遅延データとを出力するもの
である。この第1のパルス幅信号は、入力データのハイ
レベルのパルス幅を論理ゲート回路によって狭いパルス
幅に形成したものである。この第1のパルス幅信号は要
するに入力データのハイレベルの期間の最も信号レベル
が確かな中央付近のタイミングでラッチするために中央
付近のタイミングに対応するものとして形成しているも
のである。尚、このようなパルス幅の形成を行っても、
パルス周期は変更せず、元のデータ速度と同じである。The pulse width forming circuit 1 has a data input terminal 0
Narrow the pulse width of the input data of the NRZ signal from
It outputs a first pulse width signal, a second pulse width signal, and delay data obtained by delaying input data by a predetermined time. The first pulse width signal is a high level pulse width of the input data formed by the logic gate circuit to have a narrow pulse width. In short, the first pulse width signal is formed so as to correspond to the timing near the center so that the first pulse width signal is latched at the timing near the center where the signal level of the input data is the highest level. Even if such a pulse width is formed,
The pulse period is unchanged and is the same as the original data rate.
【0021】また、第2のパルス幅信号は、入力データ
のロウレベルのパルス幅を論理ゲート回路によって狭い
パルス幅に形成したものである。つまり、第2のパルス
幅信号は要するに入力データのロウレベルの期間の最も
信号レベルが確かな中央付近のタイミングでラッチする
ために中央付近のタイミングに対応するものとして形成
しているものである。尚、このようなパルス幅の形成を
行っても、パルス周期は変更せず、元のデータ速度と同
じである。The second pulse width signal is obtained by forming the low-level pulse width of the input data into a narrow pulse width by the logic gate circuit. In other words, the second pulse width signal is formed so as to correspond to the timing near the center because the second pulse width signal is latched at the timing near the center where the signal level is the most sure during the low level period of the input data. Even if such a pulse width is formed, the pulse cycle is not changed and is the same as the original data rate.
【0022】このパルス幅形成回路1は、『第1のパル
ス幅信号と、第2のパルス幅信号とのパルス幅を狭める
幅は、使用しているラッチ回路が入力データを正常にラ
ッチできる最小のセットアップ時間或いはホールド時間
以上で、且つ生成された上記第1のパルス幅信号と、第
2のパルス幅信号とがn相のクロックの少なくとも1つ
以上の相のクロックでラッチすることができる幅とす
る』。The pulse width forming circuit 1 is arranged such that "the width for narrowing the pulse widths of the first pulse width signal and the second pulse width signal is the minimum that the latch circuit used can normally latch the input data. A setup time or a hold time or more, and a width in which the generated first pulse width signal and second pulse width signal can be latched by at least one phase clock of n phase clocks. Let's.
【0023】n個のラッチタイミング判定回路21〜2
nは、上記パルス幅形成回路1から第1のパルス幅信号
と、第2のパルス幅信号と、遅延データとを与えられる
と、それぞれクロックφ1〜φnでラッチする。ラッチ
された3つのデータは照合され、全て同じ値であればそ
のラッチタイミング判定回路に入力されているクロック
位相は入力データをラッチするタイミングが適正である
と判断し、一方異なる値であればそのラッチタイミング
判定回路に入力されているクロック位相は入力データを
ラッチするタイミングが不適正であると判断し、判断結
果をタイミング判定結果信号D2として出力する。これ
らのラッチタイミング判定回路21〜2nの出力のタイ
ミング判定結果信号D2と遅延データD1とはそれぞれ
フェーズアライン回路31〜3nに与える。N latch timing determination circuits 21 to 2
When the pulse width forming circuit 1 supplies the first pulse width signal, the second pulse width signal, and the delay data, n is latched by clocks φ1 to φn, respectively. The three latched data are collated, and if all have the same value, it is determined that the clock phase input to the latch timing determination circuit is appropriate for latching the input data. The clock phase input to the latch timing determination circuit determines that the timing for latching the input data is inappropriate, and outputs the determination result as the timing determination result signal D2. The timing determination result signal D2 and the delay data D1 output from the latch timing determination circuits 21 to 2n are given to the phase align circuits 31 to 3n, respectively.
【0024】n個のフェーズアライン回路31〜3n
は、それぞれタイミング判定結果信号と遅延データとの
位相をクロックφ1の位相に乗せ換えるためのものであ
る。そのため、フェーズアライン回路3iは、前ブロッ
クのラッチタイミング判定回路2iはクロックφiで動
作しており、その出力データ(タイミング判定結果信号
と遅延データと)を最も安定にラッチできるように、ま
ず初段ではクロック入力φi−1でラッチし、次段では
クロック入力φi−2でラッチし、同様に後段でクロッ
ク位相を進めていく動作を行い、最終的にクロック入力
φ1でラッチするところまで行う。これらの動作は、フ
ェーズアライン回路3iのiの値が小さいほど少ない段
数で実現できるが、フェーズアライン回路31〜3nの
相互の面関係を保つため、段数は最も多段になるフェー
ズアライン回路3nのn−1段に合わせる。N phase align circuits 31 to 3n
Are for replacing the phases of the timing determination result signal and the delay data with the phase of the clock φ1, respectively. Therefore, in the phase align circuit 3i, the latch timing determination circuit 2i of the previous block operates at the clock φi, and the output data (timing determination result signal and delay data) can be latched most stably in the first stage. The clock input φi-1 is used for latching, the clock input φi-2 is used for latching in the next stage, and similarly, the operation of advancing the clock phase is performed in the subsequent stage, and finally the clock input φ1 is used for latching. These operations can be realized with a smaller number of stages as the value of i of the phase align circuit 3i is smaller, but in order to maintain the mutual plane relationship of the phase align circuits 31 to 3n, the number of stages is n of the phase align circuit 3n. -1 step.
【0025】ここで、『面』とは、『クロックφ1のあ
る立ち上がりエッジから、その次に来るクロックφnの
立ち上がりエッジまでのn個の立ち上がりエッジによっ
てラッチされたタイミングのデータのことを指す』。Here, the "face" means "data of timing latched by n rising edges from one rising edge of the clock φ1 to the rising edge of the next clock φn".
【0026】n個のフェーズアライン回路31〜3n
は、クロックφ1の位相に乗せ変えられたタイミング判
定結果信号と遅延データとを出力し、タイミング判定結
果信号をセレクタ制御回路8に与え、遅延データをシフ
トレジスタ回路41〜4nに与える。N phase align circuits 31 to 3n
Outputs the timing determination result signal and the delay data which are added to the phase of the clock φ1 and supplies the timing determination result signal to the selector control circuit 8 and the delay data to the shift register circuits 41 to 4n.
【0027】n個のシフトレジスタ回路41〜4nは、
それぞれ遅延データを1ビットずつmビットの位相分ず
らしたm本のデータを出力し、セレクタ51〜5nに出
力するものである。セレクタ制御回路8は、リセット信
号入力端子7から入力されるリセット信号により初期化
され、初期設定として、セレクタ51〜5nがシフトレ
ジスタ回路41〜4nの出力から『m/2に最も近い整
数ビットの出力面を選択』し、セレクタ6がセレクタ5
1〜5nの出力から『n/2に最も近い整数番のクロッ
ク位相でラッチされたデータ』を選択できるような制御
信号をそれぞれ出力して与える。The n shift register circuits 41 to 4n are
Each of the delay data is output by 1 bit by m bits of data shifted by m bits and output to the selectors 51 to 5n. The selector control circuit 8 is initialized by the reset signal input from the reset signal input terminal 7, and as an initial setting, the selectors 51 to 5n output from the shift register circuits 41 to 4n “the integer bit closest to m / 2”. Select the output side ”and the selector 6 is the selector 5
A control signal for selecting "data latched at an integer clock phase closest to n / 2" from the outputs of 1 to 5n is output and given.
【0028】更にセレクタ制御回路8は、フェーズアラ
イン回路31〜3nのタイミング判定結果信号出力によ
り適正と判断された位相と現在選択されている位相の比
較を行い、新たに適正と判断される位相と面を決定し、
それに基づいて制御信号を生成する。そして、この制御
信号を生成するために用いたフェーズアライン回路31
〜3nのタイミング判定結果信号出力と同じタイミング
で出力されたフェーズアライン回路31〜3nの遅延デ
ータ出力がセレクタ51〜5nの入力に現れるタイミン
グに合わせて、制御信号を送出する。こうして生成され
た制御信号はセレクタ51〜5n及びセレクタ6の制御
信号入力に入力される。セレクタ51〜5nは、セレク
タ制御回路8からの制御信号によってそれぞれm個のデ
ータから1つを選択してセレクタ6に与える。セレクタ
6は、セレクタ制御回路8からの制御信号によってn個
のクロック位相のデータから1つを選択してデータ出力
端子9へ出力する。Further, the selector control circuit 8 compares the phase determined to be proper by the timing determination result signal output of the phase align circuits 31 to 3n with the currently selected phase, and determines the newly determined phase. Decide the face,
A control signal is generated based on it. The phase align circuit 31 used to generate this control signal
Control signals are sent in synchronization with the timings at which the delayed data outputs of the phase align circuits 31 to 3n output at the same timings as the timing determination result signal outputs of to 3n appear at the inputs of the selectors 51 to 5n. The control signal thus generated is input to the control signal inputs of the selectors 51 to 5n and the selector 6. Each of the selectors 51 to 5n selects one of the m pieces of data by the control signal from the selector control circuit 8 and supplies it to the selector 6. The selector 6 selects one from the data of n clock phases by the control signal from the selector control circuit 8 and outputs it to the data output terminal 9.
【0029】(n相クロックのタイミング): 図3
は上述のラッチタイミング判定回路21〜2nと、フェ
ーズアライン回路31〜3nと、シフトレジスタ回路4
1〜4nと、セレクタ8とに与えられているn相クロッ
クのタイミングチャートである。この図3において、n
相のクロックφ1〜φnは図1に示す回路に用いられて
いるものであり、クロックφ1のパルス周期をTとした
とき、クロックφ2はクロックφ1に対してT/n位相
分遅らせているものである。同様にしてクロックφ3
は、クロックφ1に対して2×T/n位相分遅らせてい
るものであり、クロックφ2に対しては、T/n位相分
遅らせているものである。(Timing of n-phase clock): FIG.
Are the latch timing determination circuits 21 to 2n, the phase align circuits 31 to 3n, and the shift register circuit 4 described above.
3 is a timing chart of n-phase clocks given to 1 to 4n and a selector 8. In FIG. 3, n
The phase clocks φ1 to φn are used in the circuit shown in FIG. 1. When the pulse period of the clock φ1 is T, the clock φ2 is delayed by T / n phase with respect to the clock φ1. is there. Similarly, clock φ3
Is delayed by 2 × T / n phase with respect to the clock φ1, and delayed by T / n phase with respect to the clock φ2.
【0030】即ち、クロックφiとφi+1との位相関
係は、位相差が1/n×1クロック幅となっており、φ
iに対してφi+1の位相は遅れている。尚、クロック
φ1〜φnの周波数とデータ入力端子0から入力される
データのビットレートは同じであるが、位相関係は未知
である。That is, in the phase relationship between the clocks φi and φi + 1, the phase difference is 1 / n × 1 clock width, and φ
The phase of φi + 1 is delayed with respect to i. The frequencies of the clocks φ1 to φn and the bit rate of the data input from the data input terminal 0 are the same, but the phase relationship is unknown.
【0031】クロックφ1〜φnはそれぞれラッチタイ
ミング判定回路21〜2nのクロック入力に接続され、
また、クロックφ1はフェーズアライン回路31〜3n
のクロック入力に接続され、クロックφ2はフェーズア
ライン回路33〜3nのクロック入力に接続され、クロ
ックφiはフェーズアライン回路3(i+1)〜3nの
クロック入力に接続される。ここで、フェーズアライン
回路31、32は単一位相のクロック入力しか持たない
が、フェーズアライン回路33〜3nは複数位相のクロ
ック入力を備え、その数は例えば、フェーズアライン回
路3iの場合、i−1本のクロック入力を持つ。更に、
クロック入力φ1は図1に示す機能ブロックの基準クロ
ックであり、シフトレジスタ回路41〜4nとセレクタ
制御回路8のクロック入力に接続される。The clocks φ1 to φn are connected to the clock inputs of the latch timing determination circuits 21 to 2n, respectively,
In addition, the clock φ1 is the phase align circuit 31 to 3n.
, The clock φ2 is connected to the clock inputs of the phase align circuits 33 to 3n, and the clock φi is connected to the clock inputs of the phase align circuits 3 (i + 1) to 3n. Here, although the phase align circuits 31 and 32 have only a single-phase clock input, the phase align circuits 33 to 3n are provided with a plurality of phase clock inputs, and the number thereof is, for example, i- in the case of the phase align circuit 3i. It has one clock input. Furthermore,
The clock input φ1 is the reference clock of the functional block shown in FIG. 1, and is connected to the clock inputs of the shift register circuits 41 to 4n and the selector control circuit 8.
【0032】(動作): データ入力端子0に与えら
れた入力データは、パルス幅形成回路1でパルス幅形成
されて、第1のパルス幅信号と第2のパルス幅信号と入
力データを所定時間遅延させた遅延データとが出力され
て、ラッチタイミング判定回路21〜2nに与えられ
る。一方、上述のデータの供給と共にクロックφ1〜φ
nがラッチタイミング判定回路21〜2nに与えられ
る。これらのクロックφ1〜φnによって、上述の第1
のパルス幅信号と第2のパルス幅信号と遅延データとが
ラッチされると共に、これらの3つの信号が照合され、
全て同じ値であればそのラッチタイミング判定回路に入
力されているクロック位相は入力データをラッチするタ
イミングとして適正であると判断し、一方異なる値であ
ればそのラッチタイミング判定回路に入力されているク
ロック位相は入力データをラッチするタイミングとして
不適正であると判断し、判断結果がタイミング判定結果
信号D2として出力される。同時に上記遅延データもラ
ッチ出力D1として出力される。(Operation): The input data supplied to the data input terminal 0 is pulse-width formed by the pulse-width forming circuit 1, and the first pulse width signal, the second pulse width signal and the input data are input for a predetermined time. The delayed data delayed is output and given to the latch timing determination circuits 21 to 2n. On the other hand, when the above-mentioned data is supplied, clocks φ1 to φ
n is provided to the latch timing determination circuits 21 to 2n. With the clocks φ1 to φn, the above-mentioned first
The pulse width signal, the second pulse width signal and the delay data are latched, and these three signals are collated,
If the values are all the same, it is determined that the clock phase input to the latch timing determination circuit is appropriate as the timing for latching the input data, while if the values are different, the clock input to the latch timing determination circuit The phase is determined to be inappropriate as the timing for latching the input data, and the determination result is output as the timing determination result signal D2. At the same time, the delay data is also output as the latch output D1.
【0033】これらの遅延データD1とタイミング判定
結果信号D2とはn個のフェーズアライン回路31〜3
nのいずれかの対応するフェーズアライン回路に供給さ
れる。更にn個のフェーズアライン回路31〜3nには
それぞれタイミング判定結果信号と遅延データとの位相
をクロックφ1の位相に乗せ換えるためのクロックφ1
〜φnが供給され、これらのクロックによって最も安定
にラッチできるように、先ず初段ではクロック入力φi
−1でラッチし、次段ではクロック入力φi−2でラッ
チし、同様に後段でクロック位相を進めていく動作を行
い、最終的にクロック入力φ1でラッチするところまで
行われ、これらの動作は、フェーズアライン回路3iの
iの値が小さいほど少ない段数で実現できるが、フェー
ズアライン回路31〜3nの相互の面関係を保つため、
段数は最も多段になるフェーズアライン回路3nのn−
1段に合わせラッチ出力され、遅延データD1aはシフ
トレジスタ回路41〜4nに与えられ、他方のタイミン
グ判定結果信号はセレクタ制御回路8に与えられる。The delay data D1 and the timing judgment result signal D2 are used for n phase align circuits 31 to 31.
It is supplied to any corresponding phase-aligned circuit of n. Further, each of the n phase align circuits 31 to 3n has a clock φ1 for changing the phase of the timing determination result signal and the delay data to the phase of the clock φ1.
~ Φn are supplied, and clock input φi is first input in the first stage so that these clocks can be latched most stably.
-1 latches, the next stage latches with the clock input φi-2, the clock stage advances in the same way in the latter stage, and finally the clock input φ1 latches. These actions are performed. , The smaller the value of i of the phase align circuit 3i is, the smaller the number of stages can be realized, but in order to maintain the mutual surface relationship of the phase align circuits 31 to 3n,
The number of stages is n- of the phase align circuit 3n, which is the most multistage.
The delay data D1a is latched and output in accordance with one stage, is given to the shift register circuits 41 to 4n, and the other timing judgment result signal is given to the selector control circuit 8.
【0034】上記遅延データD1aは、シフトレジスタ
回路41〜4nでクロックφ1によって1ビットずつm
ビットの位相分ずらせられて、m本の遅延データD1a
mがが出力されてセレクタ51〜5nに与えられる。こ
れと同時にリセット時にはセレクタ制御回路8に与えら
れたタイミング判定結果信号に基づき、セレクタ51〜
5nでシフトレジスタ回路41〜4nの出力からm/2
に最も近い整数ビットの出力面を選択でき、セレクタ6
がセレクタ51〜5nの出力からn/2に最も近い整数
番のクロック位相でラッチされたデータを選択できるよ
うな制御信号が生成され、リセット後にはデータの揺ら
ぎに随時追従するような制御信号が生成され、セレクタ
51〜5nとセレクタ6とに与えられる。The delay data D1a is m bit by bit in the shift register circuits 41 to 4n according to the clock φ1.
The phase of bit is shifted, and m delay data D1a
m is output and provided to the selectors 51 to 5n. At the same time, at the time of reset, the selectors 51 to 51 are operated based on the timing determination result signal given to the selector control circuit 8.
5n to m / 2 from the outputs of the shift register circuits 41 to 4n
Select the output surface of the integer bit closest to
Generates a control signal from the outputs of the selectors 51 to 5n to select the data latched at the integer clock phase closest to n / 2. After the reset, a control signal that follows the fluctuation of the data at any time is generated. It is generated and given to the selectors 51 to 5n and the selector 6.
【0035】これによって、セレクタ51〜5nに与え
られている遅延データD1amが選択して出力され、こ
れらの選択出力されたデータがセレクタ6に与えられ、
いずれかのデータがセレクタ制御回路8からの制御信号
によっていずれかの最適タイミングのデータが選択され
て出力されるのである。As a result, the delay data D1am given to the selectors 51 to 5n are selected and output, and the selected and output data are given to the selector 6,
Any one of the data is selected and output by the control signal from the selector control circuit 8 at any optimum timing.
【0036】(第1の実施の形態の効果): 以上の
構成によって、入力データと、この入力データの1クロ
ック幅をn等分したn相のクロックφ1〜φnとの相互
の位相関係が未知であっても、シフトレジスタ回路41
〜4nによって前後合わせてmビット幅の位相変動を吸
収し、最も適正なタイミングでフェーズアライン回路3
1〜3nでラッチ出力したデータを、クロックφ1に同
期して安定にセレクタ6から出力することができる。(Effect of First Embodiment): With the above configuration, the mutual phase relationship between the input data and the n-phase clocks φ1 to φn obtained by dividing one clock width of this input data into n equal parts is unknown. Even if the shift register circuit 41
~ 4n absorbs phase fluctuations of m-bit width both before and after, and at the most appropriate timing, the phase align circuit 3
The data latched by 1 to 3n can be stably output from the selector 6 in synchronization with the clock φ1.
【0037】『第2の実施の形態』:本発明の第2の実
施の形態は、上述の第1の実施の形態をより詳細に構成
して本発明の具体的な特徴を示すものである。そこで、
第2の実施の形態においては、『内部クロックの相数
を、1クロック幅を4等分した4相、位相変動吸収幅を
3クロック幅として説明する』。[Second Embodiment]: A second embodiment of the present invention is a more detailed configuration of the above-described first embodiment to show specific features of the present invention. . Therefore,
In the second embodiment, “a description will be given assuming that the number of phases of the internal clock is four phases obtained by dividing one clock width into four equal parts and the phase fluctuation absorption width is three clock width”.
【0038】図4、図5は第2の実施の形態のビット位
相同期回路の機能構成図である。図4はビット位相同期
回路の主な構成部分を示すものであり、図5は特にセレ
クタ制御回路8の詳細な構成を示すものである。図4、
図5において、ビット位相同期回路は、パルス幅形成回
路10と、データラッチタイミング判定回路210〜2
40と、フェーズアライン回路310〜340と、シフ
トレジスタ回路410〜440と、セレクタ51〜54
と、セレクタ6と、セレクタ制御回路8とから構成され
ている。FIG. 4 and FIG. 5 are functional block diagrams of the bit phase synchronizing circuit of the second embodiment. FIG. 4 shows the main components of the bit phase synchronizing circuit, and FIG. 5 particularly shows the detailed configuration of the selector control circuit 8. Figure 4,
In FIG. 5, the bit phase synchronization circuit includes a pulse width formation circuit 10 and data latch timing determination circuits 210-2.
40, the phase align circuits 310 to 340, the shift register circuits 410 to 440, and the selectors 51 to 54.
And a selector 6 and a selector control circuit 8.
【0039】パルス幅形成回路10は遅延素子11〜1
3と、3入力のAND回路14と、3入力のOR回路1
5とから構成されている。パルス幅形成回路10におい
てデータ入力端子0からの入力データは遅延素子11と
AND回路14と、OR回路15とに与えられる。遅延
素子11はNRZ信号の入力データの1パルス幅をTと
したときに1/4Tの時間分遅延させる遅延回路であ
り、入力データを1/4T遅延させて、遅延データを次
の遅延素子12に与えると共に、他の遅延素子13と、
AND回路14と、OR回路15とにも与える。The pulse width forming circuit 10 includes delay elements 11 to 1
3 and 3-input AND circuit 14 and 3-input OR circuit 1
And 5. In the pulse width forming circuit 10, the input data from the data input terminal 0 is given to the delay element 11, the AND circuit 14, and the OR circuit 15. The delay element 11 is a delay circuit that delays by 1 / 4T when 1 pulse width of the input data of the NRZ signal is T, delays the input data by 1 / 4T, and delays the delayed data by the next delay element 12. And another delay element 13,
It is also given to the AND circuit 14 and the OR circuit 15.
【0040】遅延素子12も1/4Tの時間分入力デー
タを遅延させるものであり、遅延素子11からの遅延デ
ータを更にT/4の時間分遅延させた遅延データを出力
してAND回路14と、OR回路15とに与える。遅延
素子13は、AND回路14、OR回路15と同じ入出
力遅延量分A、入力データを遅延させる遅延回路であ
り、遅延素子11からの遅延データを更に遅延時間Aだ
け遅延させて遅延データを出力するものである。この遅
延データの波形を図6(a)に示している。AND回路
14は、入力データと、遅延素子11出力のT/4遅延
データと、遅延素子12出力の2×T/4遅延データと
から論理積をとりハイレベル信号のパルス幅を狭くし
た、第1のパルス幅信号を出力する。The delay element 12 also delays the input data by the time of 1 / 4T, and outputs the delay data obtained by further delaying the delay data from the delay element 11 by the time of T / 4 and outputs it to the AND circuit 14. , OR circuit 15. The delay element 13 is a delay circuit that delays the input data by the same input / output delay amount A as the AND circuit 14 and the OR circuit 15, and further delays the delay data from the delay element 11 by the delay time A to obtain the delay data. It is what is output. The waveform of this delay data is shown in FIG. The AND circuit 14 obtains a logical product from the input data, the T / 4 delay data output from the delay element 11 and the 2 × T / 4 delay data output from the delay element 12 to narrow the pulse width of the high level signal. 1 pulse width signal is output.
【0041】この第1のパルス幅信号の波形を図6
(b)に示している。OR回路15は上記入力データ
と、遅延素子11出力のT/4遅延データと、遅延素子
12出力の2×T/4遅延データとから論理和をとり、
ロウレベル信号のパルス幅を狭くした、第2のパルス幅
整形信号を出力する。この第2のパルス幅信号を図6
(c)に示している。このパルス幅形成回路10は、上
記遅延データと第1のパルス幅信号と第2のパルス幅信
号とをデータラッチタイミング判定回路210〜240
に与える。The waveform of this first pulse width signal is shown in FIG.
This is shown in FIG. The OR circuit 15 ORs the input data, the T / 4 delay data output from the delay element 11 and the 2 × T / 4 delay data output from the delay element 12,
A second pulse width shaping signal in which the pulse width of the low level signal is narrowed is output. This second pulse width signal is shown in FIG.
(C). The pulse width formation circuit 10 outputs the delay data, the first pulse width signal and the second pulse width signal to the data latch timing determination circuits 210 to 240.
Give to.
【0042】データラッチタイミング判定回路210〜
240は、それぞれ同じ回路構成であり、上記遅延デー
タと第1のパルス幅信号と第2のパルス幅信号とを与え
られ、更にそれぞれ4相に移相されているクロックφ1
〜φ4で入力遅延データをラッチする。図7は、これら
のクロックφ1〜φ4のタイミング関係を示すタイミン
グチャートである。この図7において、クロックφ1
は、クロック(パルス)周期Tであり、この周期Tが、
上記入力データの1ビットに対応するものである。クロ
ックφ2は、クロックφ1に対してT/4時間位相が遅
れているものである。クロックφ3はクロックφ1に対
して2×T/4時間位相が遅れ、クロックφ2に対して
T/4時間位相が遅れているものである。クロックφ4
はクロックφ1に対して3×T/4時間位相が遅れ、ク
ロックφ2に対して2×T/4時間位相が遅れ、クロッ
クφ3に対してT/4時間位相が遅れているものであ
る。Data latch timing determination circuit 210-
Clocks 240 each having the same circuit configuration are provided with the delay data, the first pulse width signal and the second pulse width signal, and are further phase-shifted into four phases, respectively.
Input delay data is latched at ~ φ4. FIG. 7 is a timing chart showing the timing relationship between these clocks φ1 to φ4. In FIG. 7, clock φ1
Is a clock (pulse) cycle T, and this cycle T is
It corresponds to 1 bit of the input data. The clock φ2 is delayed in phase by T / 4 time with respect to the clock φ1. The clock φ3 is delayed in phase by 2 × T / 4 time with respect to the clock φ1, and is delayed in phase by T / 4 time with respect to the clock φ2. Clock φ4
Is delayed by 3 × T / 4 time with respect to the clock φ1, delayed by 2 × T / 4 time with respect to the clock φ2, and delayed by T / 4 time with respect to the clock φ3.
【0043】具体的には、クロックφ1はデータラッチ
タイミング判定回路210に与えられ、クロックφ2は
データラッチタイミング判定回路220に与えられ、ク
ロックφ3はデータラッチタイミング判定回路230に
与えられ、クロックφ4はデータラッチタイミング判定
回路240に与えられている。このような位相関係のク
ロックφ1〜φ4でデータラッチタイミング判定回路2
10〜240は、上記遅延データと、第1のパルス幅信
号と第2のパルス幅信号とをラッチするのである。Specifically, clock φ1 is applied to data latch timing determination circuit 210, clock φ2 is applied to data latch timing determination circuit 220, clock φ3 is applied to data latch timing determination circuit 230, and clock φ4 is applied. It is provided to the data latch timing determination circuit 240. The data latch timing determination circuit 2 uses the clocks φ1 to φ4 having such a phase relationship.
Reference numerals 10 to 240 latch the delay data, the first pulse width signal and the second pulse width signal.
【0044】ここで、代表してデータラッチタイミング
判定回路210の構成を説明する。このデータラッチタ
イミング判定回路210は、ラッチ回路211〜213
と、符号一致検出回路214とから構成されている。ラ
ッチ回路211〜213にはクロックφ1が与えられて
いる。ラッチ回路211は遅延データをクロックφ1で
ラッチ出力すると共に、ラッチ出力信号を符号一致検出
回路214に与える。ラッチ回路212は、上記第1の
パルス幅信号をクロックφ1でラッチ出力すると共に、
ラッチ出力信号を符号一致検出回路214に与える。ラ
ッチ回路213は、上記第2のパルス幅信号をクロック
φ1でラッチ出力すると共に、ラッチ出力信号を符号一
致検出回路214に与える。Here, the configuration of the data latch timing determination circuit 210 will be described as a representative. The data latch timing determination circuit 210 includes latch circuits 211 to 213.
And a code matching detection circuit 214. The clock φ1 is applied to the latch circuits 211 to 213. The latch circuit 211 latches the delayed data at the clock φ1 and outputs the latch output signal to the sign coincidence detection circuit 214. The latch circuit 212 latches and outputs the first pulse width signal at the clock φ1, and
The latch output signal is supplied to the code coincidence detection circuit 214. The latch circuit 213 latches and outputs the second pulse width signal at the clock φ1 and provides the latch output signal to the code coincidence detection circuit 214.
【0045】符号一致検出回路214は、ラッチ回路2
11のラッチ出力データと、ラッチ回路212のラッチ
出力信号と、ラッチ回路213のラッチ出力信号とか
ら、これら3つのデータと信号が照合され、全て同じ値
であればそのラッチタイミング判定回路に入力されてい
るクロック位相は入力データをラッチするタイミングが
適正であると判断し、一方異なる値であればそのラッチ
タイミング判定回路に入力されているクロック位相は入
力データをラッチするタイミングが不適正であると判断
し、判断結果をタイミング判定結果信号D2として出力
し、フェーズアライン回路310に与える。また、ラッ
チ回路211のラッチ出力データは遅延データD1とし
て出力し、フェーズアライン回路310に与える。The code coincidence detection circuit 214 includes the latch circuit 2
11 latch output data, the latch output signal of the latch circuit 212, and the latch output signal of the latch circuit 213, these three data and signals are collated, and if all have the same value, they are input to the latch timing determination circuit. The latched timing determination circuit determines that the timing for latching the input data is appropriate, and the clock phase input to the latch timing determination circuit is incorrect when the input data is latched. Judgment is made, the judgment result is outputted as a timing judgment result signal D2, and it is given to the phase align circuit 310. The latch output data of the latch circuit 211 is output as delay data D1 and given to the phase align circuit 310.
【0046】他のデータラッチタイミング判定回路22
0〜240についても上述のデータラッチタイミング判
定回路220と同じような回路構成で、それぞれ移相さ
れたクロックφ2〜φ4でラッチして、遅延データD1
を出力すると共に、タイミング判定結果信号D2を生成
してフェーズアライン回路320〜340に与える。Other data latch timing determination circuit 22
The circuits 0 to 240 have the same circuit configuration as the data latch timing determination circuit 220 described above, and are latched by the phase-shifted clocks φ2 to φ4 to obtain the delay data D1.
And the timing determination result signal D2 is generated and given to the phase align circuits 320 to 340.
【0047】4個のフェーズアライン回路310〜34
0は、データラッチタイミング判定回路210〜240
から与えられる遅延データD1と、タイミング判定結果
信号D2との位相をクロックφ1の位相に乗せ換えるも
のであり、フェーズアライン回路310はクロックφ1
を用いて乗せ変えを行う。フェーズアライン回路320
はクロックφ1を用いて乗せ変えを行う。フェーズアラ
イン回路330はクロックφ1とφ2を用いて乗せ変え
を行う。フェーズアライン回路340はクロックφ1〜
φ3を用いて乗せ変えを行う。Four phase align circuits 310 to 34
0 indicates the data latch timing determination circuits 210 to 240.
The phase alignment circuit 310 changes the phase of the delay data D1 given by the above and the timing determination result signal D2 to the phase of the clock φ1.
Change using the. Phase align circuit 320
Changes using the clock φ1. The phase-align circuit 330 uses the clocks φ1 and φ2 to change over. The phase align circuit 340 has clocks φ1 to φ1.
Use φ3 to change the transfer.
【0048】4個のフェーズアライン回路310〜34
0の回路構成は入力されるクロックが異なることを除
き、同じであるので、代表してフェーズアライン回路3
10の機能を説明する。フェーズアライン回路310
は、ラッチ回路311〜316とから構成されている。
これらのラッチ回路311〜316にはクロックφ1が
与えられている。直列に接続されたラッチ回路311〜
313は、クロックφ1によって上記遅延データD1を
ラッチしてクロックφ1に同期した遅延データにして出
力する。他方の直列に接続されたラッチ回路314〜3
16は、タイミング判定結果信号D2をラッチしてクロ
ックφ1に同期したタイミング判定結果信号D2にして
出力する。Four phase align circuits 310 to 34
Since the circuit configuration of 0 is the same except that the input clocks are different, the phase align circuit 3 is representatively shown.
The functions of 10 will be described. Phase align circuit 310
Is composed of latch circuits 311 to 316.
The clock φ1 is applied to these latch circuits 311 to 316. Latch circuits 311 to 311 connected in series
313 latches the delay data D1 by the clock φ1 and outputs it as delay data synchronized with the clock φ1. The other of the latch circuits 314 to 3 connected in series
16 latches the timing judgment result signal D2 and outputs it as the timing judgment result signal D2 synchronized with the clock φ1.
【0049】4個のシフトレジスタ回路410〜440
は、それぞれフェーズアライン回路310〜340から
の遅延データを受けて、クロックφ1で1ビットづつ3
ビットの位相をずらした3本の遅延データを出力してセ
レクタ51〜54に与える。シフトレジスタ回路410
〜440はそれぞれ同じ回路構成であるので、代表して
シフトレジスタ回路410の回路構成を中心として説明
する。シフトレジスタ回路410は、直列に接続された
4個のラッチ回路411〜414から構成されていて、
クロックφ1によって入力遅延データを1ビットづつシ
フトして、ラッチ回路412の出力と、ラッチ回路41
3の出力と、ラッチ回路414の出力とをセレクタ51
に与える。Four shift register circuits 410 to 440
Receives the delay data from the phase align circuits 310 to 340, respectively, and clocks φ1 to generate 3 bits each.
Three pieces of delay data in which the phases of the bits are shifted are output and given to the selectors 51 to 54. Shift register circuit 410
.. to 440 have the same circuit configuration, the circuit configuration of the shift register circuit 410 will be representatively described. The shift register circuit 410 is composed of four latch circuits 411 to 414 connected in series,
The input delay data is shifted by 1 bit by the clock φ1, and the output of the latch circuit 412 and the latch circuit 41 are shifted.
3 and the output of the latch circuit 414 are connected to the selector 51.
Give to.
【0050】セレクタ制御回路8は、フェーズアライン
回路310〜340からのタイミング判定結果信号D2
を取り込み、セレクタ51〜5nに対する制御信号と、
セレクタ6に対する制御信号とを生成して与えるもので
ある。具体的には、図5に示すように、セレクタ制御回
路8は、データ選択決定回路16と、アップダウンカウ
ンタ17と、4ビットラッチ回路1000と、シフトレ
ジスタ回路1110〜1140と、セレクタ141〜1
44と、出力タイミング調整回路1300とから構成さ
れている。The selector control circuit 8 outputs the timing judgment result signal D2 from the phase align circuits 310 to 340.
And a control signal for the selectors 51 to 5n,
The control signal for the selector 6 is generated and given. Specifically, as shown in FIG. 5, the selector control circuit 8 includes a data selection determining circuit 16, an up / down counter 17, a 4-bit latch circuit 1000, shift register circuits 1110-1140, and selectors 141-1.
44 and an output timing adjusting circuit 1300.
【0051】データ選択決定回路16は、組み合わせ回
路で構成されており、その真理値表を図8に示す。図8
の各信号の意味について以下に示す。a、b、c、d入
力はそれぞれクロックφ1、φ2、φ3、φ4で外部デ
ータをラッチしたフェーズアライン回路310〜340
からのタイミング判定結果信号が与えられ、その信号が
“1”であれば適正なタイミングであり、“0”であれ
ば不適正なタイミングである。A、B、C、D入力はそ
れぞれクロックφ1、φ2、φ3、φ4と対応してお
り、4ビットラッチ回路1000からの直前に選択した
クロック位相を示している。その信号が“1”であれば
そのクロック位相を選択したことを示す。図8から、
A、B、C、D入力の4ビット入力のうち、“1”とな
る信号は1ビットだけである。また、リセット信号が入
力された場合はB入力が“1”になり、A、C、D入力
が“0”になる。ここで、リセット信号が入力された場
合に“1”となるのはBでなくてもよい。The data selection decision circuit 16 is composed of a combination circuit, and a truth table thereof is shown in FIG. FIG.
The meaning of each signal of is shown below. The a, b, c, and d inputs are phase-aligned circuits 310 to 340 that latch external data with clocks φ1, φ2, φ3, and φ4, respectively.
When the signal is "1", the timing is proper, and when "0", the timing is not proper. A, B, C, and D inputs respectively correspond to clocks φ1, φ2, φ3, and φ4, and indicate the clock phase selected immediately before from the 4-bit latch circuit 1000. If the signal is "1", it indicates that the clock phase has been selected. From FIG.
Of the 4-bit inputs of A, B, C, and D, the signal that becomes "1" is only 1 bit. When the reset signal is input, the B input becomes "1" and the A, C, D inputs become "0". Here, it is not necessary that B becomes "1" when the reset signal is input.
【0052】また、データ選択決定回路16は、決定し
た位相選択制御信号Qa、Qb、Qc、Qd出力を、直
前の位相選択制御信号としてその値を4ビットラッチ回
路1000に保持させると共に、シフトレジスタ回路1
110〜1140に与える。The data selection decision circuit 16 causes the 4-bit latch circuit 1000 to hold the value of the decided phase selection control signals Qa, Qb, Qc, Qd as the immediately preceding phase selection control signal, and shift register. Circuit 1
110 to 1140.
【0053】アップダウンカウンタ17は、図9に示す
ような動作設定を行うものであって、リセット信号が入
力された場合はQ2出力を”1”に、Q1、Q3出力
を”0”に初期設定する。そして、データ選択決定回路
16からのアップ・ダウン信号を取り込み、アップ入力
に”1”を受けると、Qi出力をQi+1出力にカウン
トアップし、ダウン入力に”1”を受けると、Qi出力
をQi−1出力にカウントダウンする。The up / down counter 17 sets the operation as shown in FIG. 9, and when the reset signal is input, the Q2 output is initialized to "1" and the Q1 and Q3 outputs are initialized to "0". Set. Then, when the up / down signal from the data selection determining circuit 16 is fetched and "1" is received at the up input, the Qi output is counted up to Qi + 1 output, and when the down input is received "1", the Qi output is changed to Qi. Count down to -1 output.
【0054】4ビットラッチ回路1000は、データ選
択決定回路16からの位相選択制御信号Qa、Qb、Q
c、Qd出力を、直前の位相選択制御信号として保持し
て再びデータ選択決定回路16のA、B、C、D入力に
与える。The 4-bit latch circuit 1000 has phase selection control signals Qa, Qb, Q from the data selection decision circuit 16.
The c and Qd outputs are held as the immediately preceding phase selection control signal and are again applied to the A, B, C and D inputs of the data selection determination circuit 16.
【0055】シフトレジスタ回路1110〜1140
は、データ選択決定回路16からの位相選択制御信号Q
a、Qb、Qc、Qd出力を、それぞれクロックφ1で
1ビットづつシストし、それぞれ3本のシフト出力をセ
レクタ141〜144に与える。シフトレジスタ回路1
110〜1140は同じ回路構成であるので、代表して
シフトレジスタ回路1110の回路構成を説明する。こ
のシフトレジスタ回路1110は直列に接続されている
ラッチ回路1111〜1114から構成されていて、ラ
ッチ回路1111はデータ選択決定回路16からの位相
選択制御信号Qaを受け、ラッチ回路1112のシフト
出力と、ラッチ回路1113のシフト出力と、ラッチ回
路1114のシフト出力とをセレクタ141に与える。Shift register circuits 1110-1140
Is a phase selection control signal Q from the data selection determination circuit 16.
The outputs of a, Qb, Qc, and Qd are each shifted by 1 bit at the clock φ1, and three shift outputs are provided to the selectors 141 to 144, respectively. Shift register circuit 1
Since 110 to 1140 have the same circuit configuration, the circuit configuration of the shift register circuit 1110 will be described as a representative. The shift register circuit 1110 is composed of latch circuits 1111 to 1114 connected in series, and the latch circuit 1111 receives the phase selection control signal Qa from the data selection determination circuit 16 and the shift output of the latch circuit 1112. The shift output of the latch circuit 1113 and the shift output of the latch circuit 1114 are given to the selector 141.
【0056】セレクタ141〜144は、出力タイミン
グ調整回路1300の出力制御信号によって、第iの
制御信号が”1”であれば第iのデータ入力信号を出力
する。つまり、セレクタ141〜144は、適当な面の
位相制御信号を選択して出力し、この信号はセレクタ6
に与える。According to the output control signal of the output timing adjusting circuit 1300, the selectors 141 to 144 output the i-th data input signal if the i-th control signal is "1". That is, the selectors 141 to 144 select and output the phase control signal of an appropriate surface, and this signal is output by the selector 6
Give to.
【0057】出力タイミング調整回路1300は、セレ
クタ付ラッチ回路1301〜1303、1311〜13
13、1321〜1323と、ラッチ回路1331、1
332と、OR回路1333とから構成されている。こ
の出力タイミング調整回路1300は、アップダウンカ
ウンタ17から入力される面選択制御信号をタイミング
調整した後、セレクタ5に制御信号と、セレクタ14
1〜144に制御信号とを与える。図10は制御信号
と、制御信号とのタイミングを示すものである。こ
れらの制御信号の位相は1ビットずらしており、このよ
うにさせることで面位相を進ませた場合に同じデータを
2度読みを防ぐものである。The output timing adjusting circuit 1300 includes latch circuits 1301 to 1303 and 1311 to 13 with a selector.
13, 1321-1323, and latch circuits 1331, 1
332 and an OR circuit 1333. The output timing adjusting circuit 1300 adjusts the timing of the surface selection control signal input from the up / down counter 17, and then outputs the control signal to the selector 5 and the selector 14.
Control signals are given to 1-144. FIG. 10 shows timings of control signals and control signals. The phases of these control signals are shifted by 1 bit, and by doing so, the same data is prevented from being read twice when the surface phase is advanced.
【0058】具体的には、出力タイミング調整回路13
00の内部において、Q3入力信号はラッチ回路133
2のデータ入力とセレクタ付ラッチ回路1301、13
02の第1のデータ入力に与えられ、Q2入力信号はラ
ッチ回路1331のデータ入力とセレクタ付ラッチ回路
1311、1312の第1のデータ入力に与えられ、Q
1入力信号はセレクタ付ラッチ回路1321、1322
の第1のデータ入力に与えられる。Specifically, the output timing adjusting circuit 13
00, the Q3 input signal is transferred to the latch circuit 133.
2 data input and latch circuits with selectors 1301 and 13
02 is applied to the first data input of the latch circuit 1331 and the first data inputs of the latch circuits with selectors 1311 and 1312.
1 input signal is latch circuits with selectors 1321 and 1322
Is provided to the first data input of.
【0059】また、セレクタ付ラッチ回路1321の第
2のデータ入力はハイレベル信号が与えられ、セレクタ
付ラッチ回路1301、1311の第2のデータ入力は
ローレベルが与えられ、セレクタ付ラッチ回路1301
の出力はセレクタ付ラッチ回路1302の第2のデータ
入力に与えられ、セレクタ付ラッチ回路1311の出力
はセレクタ付ラッチ回路1312の第2のデータ入力に
与えられ、セレクタ付ラッチ回路1321の出力はセレ
クタ付ラッチ回路1322の第2のデータ入力に与えら
れている。Further, the second data input of the latch circuit with selector 1321 is given a high level signal, the second data inputs of the latch circuits with selector 1301 and 1311 are given a low level, and the latch circuit with selector 1301 is provided.
Is supplied to the second data input of the latch circuit with selector 1302, the output of the latch circuit with selector 1311 is supplied to the second data input of the latch circuit with selector 1312, and the output of the latch circuit with selector 1321 is the selector. It is provided to the second data input of the attached latch circuit 1322.
【0060】ラッチ回路1331のデータ出力は2入力
OR1333の入力に与えられ、ラッチ回路1332の
出力は2入力OR1333の入力とセレクタ付ラッチ回
路1302、1312、1322の制御信号入力に与え
られる。また、2入力OR1333の出力はセレクタ付
ラッチ回路1301、1311、1321の制御信号入
力に与えられる。また、セレクタ付ラッチ回路1302
の出力はラッチ回路1303のデータ入力と出力タイミ
ング調整回路1300の制御信号出力とされる。セレ
クタ付ラッチ回路1312の出力はラッチ回路1313
のデータ入力と出力タイミング調整回路1300の制御
信号出力とされる。セレクタ付ラッチ回路1322の
出力はラッチ回路1323のデータ入力と出力タイミン
グ調整回路1300の制御信号出力とされる。The data output of the latch circuit 1331 is given to the input of the 2-input OR 1333, and the output of the latch circuit 1332 is given to the input of the 2-input OR 1333 and the control signal inputs of the latch circuits with selectors 1302, 1312, 1322. The output of the 2-input OR 1333 is given to the control signal inputs of the latch circuits with selectors 1301, 1311, and 1321. Further, the latch circuit with selector 1302
Is used as the data input of the latch circuit 1303 and the control signal output of the output timing adjusting circuit 1300. The output of the latch circuit with selector 1312 is the latch circuit 1313.
Data input and output of the control signal of the output timing adjusting circuit 1300. The output of the latch circuit with selector 1322 is used as the data input of the latch circuit 1323 and the control signal output of the output timing adjusting circuit 1300.
【0061】また、ラッチ回路1303の出力は出力タ
イミング調整回路1300の制御信号出力とされ、ラ
ッチ回路1313の出力は出力タイミング調整回路13
00の制御信号出力とされ、ラッチ回路1323の出
力は出力タイミング調整回路1300の制御信号出力
とされる。クロックφ1は出力タイミング調整回路13
00の内部で使用されている全てのラッチ回路のクロッ
ク入力に与えられている。The output of the latch circuit 1303 is used as the control signal output of the output timing adjusting circuit 1300, and the output of the latch circuit 1313 is the output timing adjusting circuit 13.
00 as a control signal output, and the output of the latch circuit 1323 as a control signal output of the output timing adjusting circuit 1300. Clock φ1 is output timing adjustment circuit 13
00 is applied to the clock inputs of all latch circuits used internally.
【0062】(動作): 次に、図4、図5に示すビ
ット位相同期回路の動作を説明する。先ず、NRZのデ
ジタル信号がデータ入力端子0に入力され、パルス幅形
成回路10の入力データとなる。パルス幅形成回路10
では、入力データが遅延素子11と3入力AND14と
3入力OR15に与えられる。遅延素子11で入力デー
タに対する遅延がかけられる。その遅延量は1/4位相
分に設定されている。(Operation): Next, the operation of the bit phase synchronizing circuit shown in FIGS. 4 and 5 will be described. First, the NRZ digital signal is input to the data input terminal 0 and becomes the input data of the pulse width forming circuit 10. Pulse width forming circuit 10
In, the input data is given to the delay element 11, the 3-input AND 14 and the 3-input OR 15. The delay element 11 delays the input data. The delay amount is set to 1/4 phase.
【0063】尚、この遅延量はこれ以上でもこれ以下で
もよい。遅延素子11の出力信号は遅延素子12、13
と3入力AND14と3入力OR15に与えられる。遅
延素子12の遅延量は1/4位相分に設定されている。
尚、この遅延量はこれ以上でもこれ以下でもよい。遅延
素子12の出力信号は3入力AND14と3入力OR1
5に与えられる。遅延素子13の遅延量は3入力AND
14と3入力OR15の遅延量と同じ値に設定されてい
る。3入力AND14と3入力OR15の遅延量も同じ
値になるように設定されている。The delay amount may be more or less than this. The output signal of the delay element 11 is the delay elements 12, 13
And 3-input AND14 and 3-input OR15. The delay amount of the delay element 12 is set to 1/4 phase.
The delay amount may be more or less than this. The output signal of the delay element 12 is a 3-input AND14 and a 3-input OR1.
Given to 5. The delay amount of the delay element 13 is a 3-input AND
It is set to the same value as the delay amount of 14 and 3 inputs OR15. The delay amounts of the 3-input AND 14 and the 3-input OR 15 are set to have the same value.
【0064】遅延素子13と3入力AND14と3入力
OR15の出力信号はそれぞれパルス幅形成回路10の
出力の遅延データ、第1のパルス幅信号、第2のパルス
幅信号として出力される。このパルス幅形成回路10の
遅延データ、第1のパルス幅信号、第2のパルス幅信号
の波形を図6に示している。The output signals of the delay element 13, the 3-input AND 14 and the 3-input OR 15 are output as the delay data of the output of the pulse width forming circuit 10, the first pulse width signal, and the second pulse width signal, respectively. The waveforms of the delay data, the first pulse width signal, and the second pulse width signal of the pulse width forming circuit 10 are shown in FIG.
【0065】この図6に示すように、入力データに対し
て第1のパルス幅信号はハイレベル期間の立ち上がり側
と立ち下がり側をそれぞれ1/4相分狭めている。ま
た、第2のパルス幅信号は同様にローレベル期間をそれ
ぞれ1/4相分狭めている。As shown in FIG. 6, the first pulse width signal with respect to the input data narrows the rising and falling sides of the high level period by 1/4 phase. Similarly, the second pulse width signal narrows the low level period by 1/4 phase.
【0066】このパルス幅形成回路10の遅延データ、
第1のパルス幅信号、第2のパルス幅信号はそれぞれラ
ッチタイミング判定回路210〜240に与えられる。Delay data of the pulse width forming circuit 10,
The first pulse width signal and the second pulse width signal are supplied to the latch timing determination circuits 210 to 240, respectively.
【0067】クロックφ1〜φ4はそれぞれラッチタイ
ミング判定回路210〜240に入力される。ラッチタ
イミング判定回路210〜240では、入力データが入
力クロックφ1〜φ4でラッチされ、そのデータが出力
されるとともにラッチタイミングが適正か否かが判定さ
れ、この判定結果が出力される。The clocks φ1 to φ4 are input to the latch timing determination circuits 210 to 240, respectively. In the latch timing determination circuits 210 to 240, the input data is latched by the input clocks φ1 to φ4, the data is output, it is determined whether the latch timing is proper, and the determination result is output.
【0068】例えば、ラッチタイミング判定回路210
の場合、遅延データ、第1のパルス幅信号、第2のパル
ス幅信号はそれぞれラッチ回路211〜213に与えら
れる。これらの入力信号はラッチタイミング判定回路2
10に入力されているクロックφ1によってラッチされ
て出力される。ラッチ回路211〜213の出力信号は
符号一致検出回路214に与えられ、また、ラッチ回路
211の出力信号はラッチタイミング判定回路210の
データ出力として出力される。符号一致検出回路214
の出力信号はラッチタイミング判定回路210のタイミ
ング判定結果信号として適正なタイミングと判定されれ
ば、“1”が出力され、不適正と判断すれば、“0”が
出力される。For example, the latch timing determination circuit 210
In the case of, the delay data, the first pulse width signal, and the second pulse width signal are given to the latch circuits 211 to 213, respectively. These input signals are the latch timing determination circuit 2
It is latched by the clock φ1 input to 10 and output. The output signals of the latch circuits 211 to 213 are supplied to the sign coincidence detection circuit 214, and the output signal of the latch circuit 211 is output as the data output of the latch timing determination circuit 210. Sign matching detection circuit 214
The output signal of 1 is output as "1" when it is determined that the timing is a proper timing as the timing determination result signal of the latch timing determination circuit 210, and "0" is output when it is determined to be incorrect.
【0069】ラッチタイミング判定回路210〜240
のデータ出力はそれぞれフェーズアライン回路310〜
340に与えられ、ラッチタイミング判定回路210〜
240の出力のタイミング判定結果信号はそれぞれフェ
ーズアライン回路310〜340に与えられる。Latch timing determination circuits 210-240
The data output of each is the phase align circuit 310-310.
Is supplied to the latch timing determination circuit 210 to 340.
The timing determination result signals of the outputs of 240 are given to the phase align circuits 310 to 340, respectively.
【0070】また、クロックφ1はフェーズアライン回
路310の第1〜第3のクロック入力と、フェーズアラ
イン回路320の第1、第2、第3のクロック入力と、
フェーズアライン回路330の第2、第3のクロック入
力と、フェーズアライン回路340の第3のクロック入
力に与えられ、クロックφ2はフェーズアライン回路3
30の第1のクロック入力と、フェーズアライン回路3
40の第2のクロック入力とに与えられ、クロックφ3
はフェーズアライン回路340の第1のクロック入力に
与えられる。The clock φ1 is the first to third clock inputs of the phase align circuit 310 and the first, second and third clock inputs of the phase align circuit 320.
The clock φ2 is supplied to the second and third clock inputs of the phase align circuit 330 and the third clock input of the phase align circuit 340.
30 first clock input and phase-aligned circuit 3
A second clock input of 40 and clock φ3
Are applied to the first clock input of the phase align circuit 340.
【0071】フェーズアライン回路310〜340で
は、それぞれの入力データのラッチタイミングがクロッ
クφ1に揃えられる。例えば、フェーズアライン回路3
40の場合、その入力であるデータ1入力とデータ2入
力は共に、初段のラッチ段であるラッチ回路341、3
44でラッチされる。そのラッチタイミングはフェーズ
アライン回路340の第1のクロック入力であるクロッ
クφ3にてラッチされる。クロックφ3の位相でラッチ
する理由は、データ1入力はクロックφ4でラッチされ
たデータであるので、クロックφ4より1/4位相だけ
進んだφ3の位相のクロックで安定にラッチするためで
ある。In the phase align circuits 310 to 340, the latch timing of each input data is aligned with the clock φ1. For example, the phase alignment circuit 3
In the case of 40, both the data 1 input and the data 2 input, which are the inputs, are latch circuits 341, 3 which are the first latch stage.
Latched at 44. The latch timing is latched by the clock φ3 which is the first clock input of the phase align circuit 340. The reason for latching at the phase of the clock φ3 is that since the data 1 input is the data latched at the clock φ4, it is stably latched at the clock of the phase φ3 which is advanced by ¼ phase from the clock φ4.
【0072】ラッチ回路341、344の出力は次段の
ラッチ段であるラッチ回路342、345でラッチされ
る。そのラッチタイミングはフェーズアライン回路34
0の第2のクロック入力であるクロックφ2にてラッチ
される。更に、それらの出力は次段のラッチ段であるラ
ッチ回路343、346でラッチされる。そのラッチタ
イミングはフェーズアライン回路340の第3のクロッ
ク入力であるクロックφ1にてラッチされる。これらの
出力信号はそれぞれフェーズアライン回路340のデー
タ1出力、データ2出力として出力される。The outputs of the latch circuits 341 and 344 are latched by the latch circuits 342 and 345 which are the next latch stage. The latch timing is the phase align circuit 34.
It is latched at the clock φ2 which is the second clock input of 0. Further, those outputs are latched by the latch circuits 343 and 346 which are the next latch stage. The latch timing is latched by the clock φ1 which is the third clock input of the phase align circuit 340. These output signals are output as the data 1 output and the data 2 output of the phase align circuit 340, respectively.
【0073】このような動作により、フェーズアライン
回路に入力されたデータの位相を基準クロックであるク
ロックφ1に安定に乗せ換えさせるのである。フェーズ
アライン回路310〜340のデータ1出力はそれぞれ
シフトレジスタ回路410〜40のデータ入力に与えら
れる。By such an operation, the phase of the data input to the phase align circuit is stably transferred to the clock φ1 which is the reference clock. The data 1 outputs of the phase align circuits 310 to 340 are supplied to the data inputs of the shift register circuits 410 to 40, respectively.
【0074】シフトレジスタ回路410〜440は,通
常のシフトレジスタと同じ機能であり、例えば、シフト
レジスタ回路410の場合、前述したように4個のラッ
チ回路411〜414を備え、クロックφ1によってデ
ータがシフトされ、ラッチ回路412〜414の出力信
号がそれぞれシフトレジスタ回路410の第1〜第3の
データ出力として出力される。The shift register circuits 410 to 440 have the same function as a normal shift register. For example, in the case of the shift register circuit 410, the four latch circuits 411 to 414 are provided as described above, and the data is generated by the clock φ1. The shifted output signals of the latch circuits 412 to 414 are output as the first to third data outputs of the shift register circuit 410, respectively.
【0075】シフトレジスタ回路410〜440のそれ
ぞれ第1、第2、第3のデータ出力はそれぞれ3:1の
セレクタ51〜54の第1、第2、第3のデータ入力に
与えられる。The first, second and third data outputs of the shift register circuits 410 to 440 are given to the first, second and third data inputs of the selectors 51 to 54 of 3: 1 respectively.
【0076】フェーズアライン回路310〜340のそ
れぞれのデータ出力はデータ選択決定回路16のa〜d
入力に与えられる。データ選択決定回路16のQa〜Q
d出力はそれぞれシフトレジスタ回路1100〜114
0のデータ入力と4ビットラッチ回路1000の第1〜
第4のデータ入力に与えられる。4ビットラッチ回路1
000では、第1、第2、第3、第4のデータ入力に与
えられるデータをクロックφ1によってラッチされ、第
1〜第4のデータ出力とされる。The respective data outputs of the phase align circuits 310 to 340 are a to d of the data selection decision circuit 16.
Given to input. Qa to Q of the data selection decision circuit 16
The d outputs are shift register circuits 1100 to 114, respectively.
0 data input and 4-bit latch circuit 1000
Given to the fourth data input. 4-bit latch circuit 1
At 000, the data supplied to the first, second, third, and fourth data inputs are latched by the clock φ1 and output as the first to fourth data outputs.
【0077】4ビットラッチ回路1000の第1〜第4
のデータ出力はそれぞれデータ選択決定回路16のA〜
D入力に与えられる。データ選択決定回路16のa〜d
入力はそれぞれクロックφ1〜φ4で外部データをラッ
チしたタイミングの判定結果を示しており、その信号が
“1”であれば適正なタイミングであり、“0”であれ
ば不適正なタイミングである。A〜D入力にはそれぞれ
クロックφ1〜φ4と対応しており、直前に選択したク
ロック位相を示している。その信号が“1”であればそ
のクロック位相を選択したことを示す。A〜D入力の4
ビット入力のうち、“1”となる信号は1ビットだけで
ある。また、リセット信号が入力された場合はB入力が
“1”になり、A〜D入力が“0”になる。ここで、リ
セット信号が入力された場合に“1”となるのはBでな
くてもよい。First to fourth of the 4-bit latch circuit 1000
Of the data selection decision circuit 16 from A to
Given to the D input. A to d of the data selection determination circuit 16
The input shows the determination result of the timing of latching the external data with each of the clocks φ1 to φ4. If the signal is “1”, the timing is proper, and if the signal is “0”, the timing is incorrect. The A to D inputs correspond to the clocks φ1 to φ4, respectively, and show the clock phase selected immediately before. If the signal is "1", it indicates that the clock phase has been selected. 4 of A to D inputs
Of the bit inputs, the signal that becomes "1" is only 1 bit. When the reset signal is input, the B input becomes "1" and the A to D inputs become "0". Here, it is not necessary that B becomes "1" when the reset signal is input.
【0078】データ選択決定回路16では、例えば、直
前に選択したクロック位相が内側に位置する位相(B或
いはC入力が“1”)であるとすると、現在適正と判断
された位相で対応する位相が“1”であれば、直前に選
択したクロック位相を保持し、対応する位相が“0”で
隣合った位相が“1”であれば、その位相を選択するよ
うに変更し、対応する位相とその隣合った位相が“0”
でそれ以外の位相に“1”があれば、その位相を選択す
るように変更し、現在適正と判断された位相がなけれ
ば、直前に選択したクロック位相が保持される。In the data selection decision circuit 16, for example, assuming that the clock phase selected immediately before is the phase located inside (the B or C input is "1"), the corresponding phase is judged to be the current phase. Is "1", the clock phase selected immediately before is held, and if the corresponding phase is "0" and the adjacent phase is "1", the phase is changed to be selected, and the corresponding phase is selected. The phase and its adjacent phase are "0"
Then, if there is "1" in any other phase, it is changed to select that phase, and if there is no phase judged to be correct at present, the clock phase selected immediately before is held.
【0079】他方、直前に選択したクロック位相が外側
に位置する位相(A或いはD入力が“1”)であるとす
ると、現在適正と判断された位相で対応する位相が
“1”であれば、直前に選択したクロック位相が保持さ
れ、対応する位相が“0”で、内側に隣合った位相が
“1”であれば、その位相が選択されるように変更さ
れ、対応する位相と内側に隣合った位相が“0”で直前
に選択したクロック位相に対し他端の位相が“1”であ
れば、その位相が選択され、この場合には面が移動した
と考えられ、面の選択も変更される。On the other hand, assuming that the clock phase selected immediately before is a phase located outside (the A or D input is "1"), if the corresponding phase is judged to be "1" at the presently judged appropriate phase. , If the clock phase selected immediately before is held, the corresponding phase is “0”, and the phase adjacent to the inside is “1”, that phase is changed to be selected, and the corresponding phase and the inside If the phase adjacent to is “0” and the phase at the other end is “1” with respect to the clock phase selected immediately before, that phase is selected, and in this case the surface is considered to have moved, The selection is also changed.
【0080】面選択の変更は、例えば、AからDに位相
選択が変更された場合、クロックに対してデータが進め
られたと考え、アップ出力端子に“1”が出力され、面
が進まされる。逆に、DからAに位相選択が変更された
場合、クロックに対してデータが遅れたと考えられ、ダ
ウン出力端子に“1”が出力され、面が遅らされる。対
応する位相と内側に隣合った位相と他端の位相が“0”
でそれ以外の位相に“1”があれば、その位相が選択さ
れるように変更され、現在適正と判断された位相がなけ
れば、直前に選択したクロック位相が保持される。When the phase selection is changed from A to D, it is considered that the data has been advanced with respect to the clock, and "1" is output to the up output terminal to advance the surface. . On the contrary, when the phase selection is changed from D to A, it is considered that the data is delayed with respect to the clock, "1" is output to the down output terminal, and the surface is delayed. The corresponding phase, the adjacent phase inside and the phase at the other end are "0"
Then, if there is "1" in any other phase, the phase is changed so as to be selected, and if there is no phase judged to be proper at present, the clock phase selected immediately before is held.
【0081】このようにデータ選択決定回路16によっ
て決定された位相選択制御信号Qa〜Qd出力は、直前
の位相選択制御信号としてその値が4ビットラッチ回路
1000にて保持される。また、面選択変更信号アッ
プ,ダウン出力信号はそれぞれアップダウンカウンタ1
7のアップ・ダウン入力端子に与えられる。The values of the phase selection control signals Qa to Qd determined by the data selection determining circuit 16 in this way are held in the 4-bit latch circuit 1000 as the immediately preceding phase selection control signal. In addition, the surface selection change signal up and down output signals are respectively up and down counter 1
7 up / down input terminal.
【0082】アップダウンカウンタ17では、まず、リ
セット信号が入力された場合、Q2出力を“1”に、Q
1、Q3出力が“0”に初期設定される。以降、アップ
入力に“1”が入力された場合、Qi出力がQi+1出
力にカウントアップされ、ダウン入力端子に“1”が入
力された場合、Qi出力がQi−1出力にカウントダウ
ンされる。また、i=3でアップ信号が与えられた場合
と、i=1でダウン信号が与えられた場合には、Q2出
力が“1”になるように自己リセット(RST)をかけ
られる。In the up / down counter 17, first, when the reset signal is input, the Q2 output is set to "1"
1, Q3 output is initialized to "0". Thereafter, when "1" is input to the up input, the Qi output is counted up to Qi + 1 output, and when "1" is input to the down input terminal, the Qi output is counted down to Qi-1 output. Further, when an up signal is given at i = 3 and a down signal is given at i = 1, self reset (RST) is applied so that the Q2 output becomes "1".
【0083】アップダウンカウンタ17のQ1〜Q3出
力は面選択制御信号であり、出力タイミング調整回路1
300のそれぞれ第1、第2、第3のデータ入力として
入力される。出力タイミング調整回路1300では、入
力された面選択制御信号がタイミング調整された後、制
御信号として出力される。このタイミングを図10
に示している。Outputs Q1 to Q3 of the up / down counter 17 are surface selection control signals, and the output timing adjusting circuit 1
The data is input as the first, second, and third data inputs of 300, respectively. The output timing adjusting circuit 1300 adjusts the timing of the input surface selection control signal and then outputs it as a control signal. This timing is shown in FIG.
Is shown in
【0084】ここで、制御信号は入力データに対する
面選択制御信号であり、制御信号は位相制御選択信号
に対する面選択制御信号である。これらの位相は1ビッ
トずらしており、こうすることによって面位相を進ませ
た場合に同じデータの2度読みを防ぐことができるよう
にされている。Here, the control signal is a surface selection control signal for the input data, and the control signal is a surface selection control signal for the phase control selection signal. These phases are shifted by 1 bit, so that it is possible to prevent double reading of the same data when the surface phase is advanced.
【0085】こうして出力タイミング調整回路1300
から出力された面選択制御信号である制御信号はそれ
ぞれ3:1のセレクタ51〜54の制御信号入力に入力
され、制御信号は、それぞれ3:1のセレクタ141
〜144に入力される。Thus, the output timing adjusting circuit 1300
The control signals, which are the surface selection control signals output from the respective selectors, are input to the control signal inputs of the 3: 1 selectors 51 to 54, and the control signals are the 3: 1 selectors 141, respectively.
To 144.
【0086】3:1のセレクタ51〜54、141〜1
44では、例えば、第iの制御信号入力が“1”であれ
ば第iのデータ入力が出力される。その結果、3:1の
セレクタ51〜54で適当な面のデータが選択され、
3:1のセレクタ141〜144で適当な面の位相制御
信号が選択され、その位相制御信号が4:1セレクタ6
に入力され、4:1のセレクタ6で適正な位相のデータ
が選択され、データ出力端子9に出力される。3: 1 selectors 51-54, 141-1
At 44, for example, if the i-th control signal input is "1", the i-th data input is output. As a result, 3: 1 selectors 51 to 54 select the data of the appropriate surface,
A phase control signal of an appropriate surface is selected by the 3: 1 selectors 141 to 144, and the phase control signal is applied to the 4: 1 selector 6.
To the data output terminal 9. The data of the proper phase is selected by the 4: 1 selector 6 and is output to the data output terminal 9.
【0087】(第2の実施の形態の効果): 以上の
構成によって、入力データと、この入力データの1クロ
ック幅を4等分した4相のクロックφ1〜φ4との相互
の位相関係が未知であっても、シフトレジスタ回路41
0〜440によって前後合わせて3ビット幅の位相変動
を吸収し、最も適正なタイミングでフェーズアライン回
路310〜340でラッチ出力したデータを、クロック
φ1に同期して安定にセレクタ6から出力することがで
きる。また、ノイズの発生もなく安定に出力することが
できる。(Effect of Second Embodiment): With the above configuration, the mutual phase relationship between the input data and the four-phase clocks φ1 to φ4 obtained by dividing one clock width of this input data into four equal parts is unknown. Even if the shift register circuit 41
It is possible to absorb the phase fluctuation of 3 bit width in front and back by 0 to 440 and to stably output the data latched and output by the phase align circuits 310 to 340 at the most appropriate timing from the selector 6 in synchronization with the clock φ1. it can. Moreover, stable output can be achieved without noise.
【0088】(変形例): 図11は図4に示すパル
ス幅形成回路10の第1の変形例を示す構成図である。
図11に示すように、この第1の変形例においては、図
4のパルス幅形成回路10の3入力OR15を削除して
回路規模の小型化を図っている。(Modification): FIG. 11 is a block diagram showing a first modification of the pulse width forming circuit 10 shown in FIG.
As shown in FIG. 11, in the first modification, the 3-input OR 15 of the pulse width forming circuit 10 of FIG. 4 is deleted to reduce the circuit scale.
【0089】図12は上述の図4に示すパルス幅形成回
路10の第2の変形例を示す構成図である。この図12
に示すように、第2の変形例においては、図4のパルス
幅形成回路10の3入力AND14を削除して回路規模
の小型化を図っている。FIG. 12 is a block diagram showing a second modification of the pulse width forming circuit 10 shown in FIG. This FIG.
As shown in FIG. 5, in the second modification, the 3-input AND 14 of the pulse width forming circuit 10 of FIG. 4 is deleted to reduce the circuit scale.
【0090】図13は図4に示すラッチタイミング判定
回路210の変形例を示す構成図である。この図13に
示すように、このラッチタイミング判定回路において
は、図4に示すラッチタイミング判定回路210のラッ
チ回路213を削除して回路規模の小型化を図ってい
る。尚、図4に示すラッチタイミング判定回路220〜
240も、図13と同様の構成にすることができる。FIG. 13 is a block diagram showing a modification of the latch timing determination circuit 210 shown in FIG. As shown in FIG. 13, in this latch timing determination circuit, the latch circuit 213 of the latch timing determination circuit 210 shown in FIG. 4 is deleted to reduce the circuit scale. It should be noted that the latch timing determination circuits 220 to 220 shown in FIG.
The 240 can also have the same configuration as in FIG.
【0091】次に、上述の図11〜図13に示す回路構
成に基づいてビット位相同期の動作を説明する。一般
に、外部入力データの“1”の1ビット幅と“0”の1
ビット幅は同じであり、図11に示す第1の変形例のパ
ルス幅形成回路のように、入力遅延データと第1のパル
ス幅信号だけを生成し、図13に示すラッチタイミング
判定回路でそれらのデータを比較するか、図12に示す
第2の変形例のパルス幅形成回路のように、入力遅延デ
ータと第2のパルス幅信号だけを生成し、図13に示す
ラッチタイミング判定回路でそれらのデータを比較する
ことで、上述の第2の実施の形態におけるパルス幅形成
回路10、及びラッチタイミング判定回路210〜24
0と同等の機能が得られる。Next, the operation of bit phase synchronization will be described based on the circuit configurations shown in FIGS. 11 to 13 described above. Generally, 1 bit width of "1" of external input data and 1 of "0"
The bit widths are the same, and only the input delay data and the first pulse width signal are generated as in the pulse width forming circuit of the first modification shown in FIG. 11, and those are generated by the latch timing determination circuit shown in FIG. Or comparing only the input delay data and the second pulse width signal as in the pulse width forming circuit of the second modified example shown in FIG. 12, and using the latch timing determination circuit shown in FIG. Of the pulse width forming circuit 10 and the latch timing determining circuits 210 to 24 in the second embodiment described above.
A function equivalent to 0 is obtained.
【0092】以上のように、パルス幅形成回路10を図
11、図12に示す第1、第2の変形例のごとく構成
し、またラッチタイミング判定回路210〜240を図
13の変形例のごとく構成すれば、上述の第2の実施の
形態と同等の効果を得ながら、回路規模を縮小すること
ができる。As described above, the pulse width forming circuit 10 is configured as in the first and second modifications shown in FIGS. 11 and 12, and the latch timing determination circuits 210 to 240 are as in the modification of FIG. With this configuration, it is possible to reduce the circuit scale while obtaining the same effect as that of the above-described second embodiment.
【0093】『第3の実施の形態』:図14は本発明の
第3の実施の形態のビット位相同期回路の構成図であ
る。この図14に示す第3の実施の形態では、入力デー
タがパラレルデータである場合に本発明を適用したもの
で、パラレルデータがj本の並列データで、内部クロッ
クの相数はn相で、位相吸収幅はmビット幅である。[Third Embodiment]: FIG. 14 is a block diagram of a bit phase synchronizing circuit according to a third embodiment of the present invention. In the third embodiment shown in FIG. 14, the present invention is applied when the input data is parallel data, the parallel data is j pieces of parallel data, and the number of internal clock phases is n. The phase absorption width is m bits wide.
【0094】このビット位相同期回路は、ビット位相同
期マスタ回路3と、複数のビット位相同期スレーブ回路
71〜7j−1とを備えている。データ入力端子01〜
0jからそれぞれビット位相同期スレーブ回路71〜7
j−1のデータ入力端子に入力データが与えられ、デー
タ入力端子0jからはビット位相同期マスタ回路3のデ
ータ入力端子に入力データが与えられ、ビット位相同期
マスタ回路3の位相制御信号出力及び面位相制御信号出
力はそれぞれビット位相同期スレーブ回路71〜7j−
1の位相制御信号入力端子及び面位相制御信号入力端子
に与えられ、ビット位相同期スレーブ回路71〜7j−
1のデータ出力はそれぞれ外部データ出力端子81〜8
j−1に出力され、ビット位相同期マスタ回路3のデー
タ出力はデータ出力端子8jに出力される。This bit phase synchronization circuit comprises a bit phase synchronization master circuit 3 and a plurality of bit phase synchronization slave circuits 71 to 7j-1. Data input terminal 01-
0j to bit phase synchronization slave circuits 71 to 7 respectively
The input data is given to the data input terminal of j−1, the input data is given from the data input terminal 0j to the data input terminal of the bit phase synchronization master circuit 3, and the phase control signal output and the plane of the bit phase synchronization master circuit 3 are provided. The phase control signal outputs are bit phase synchronization slave circuits 71 to 7j-, respectively.
1 to the phase control signal input terminal and the surface phase control signal input terminal, and the bit phase synchronization slave circuits 71 to 7j-
The data outputs of 1 are external data output terminals 81 to 8 respectively.
The data output of the bit phase synchronization master circuit 3 is output to the data output terminal 8j.
【0095】ビット位相同期マスタ回路3は上述の第1
の実施の形態例の図1で示した機能構成であり、図1の
セレクタ制御回路8の制御信号出力をビット位相同期ス
レーブ回路71〜7j−1に分配するようにしたもので
ある。ビット位相同期スレーブ回路71〜7j−1はそ
れぞれビット位相同期マスタ回路3のデータ経路の機能
のみを抽出したものである。The bit phase synchronization master circuit 3 has the above-mentioned first configuration.
1 is a functional configuration shown in FIG. 1 of the embodiment, and the control signal output of the selector control circuit 8 of FIG. 1 is distributed to the bit phase synchronization slave circuits 71 to 7j-1. Each of the bit phase synchronization slave circuits 71 to 7j-1 extracts only the function of the data path of the bit phase synchronization master circuit 3.
【0096】ビット位相同期スレーブ回路71〜7j−
1はビット位相同期スレーブ回路71を例にとると、ビ
ット位相同期マスタ回路3のパルス幅形成回路を遅延素
子7100に置き換え、ラッチタイミング判定回路をラ
ッチ回路7111〜71n1に置き換え、フェーズアラ
イン回路7112〜71n2をデータ1入力の分だけに
し、セレクタ制御回路は省略し、それ以外の構成はビッ
ト位相同期マスタ回路3と同じ構成にしている。即ち、
m:1のセレクタ7114〜71n4、n:1のセレク
タ7115を備えた内部構成となっている。その他のビ
ット位相同期スレーブ回路72〜7j−1も同様であ
る。Bit phase synchronization slave circuits 71 to 7j-
Taking the bit phase synchronization slave circuit 71 as an example, the pulse width forming circuit of the bit phase synchronization master circuit 3 is replaced with the delay element 7100, the latch timing determination circuit is replaced with the latch circuits 7111 to 71n1, and the phase align circuit 7112 to 71n2 is provided only for one data input, the selector control circuit is omitted, and the other configuration is the same as that of the bit phase synchronization master circuit 3. That is,
The internal configuration is provided with m: 1 selectors 7114 to 71n4 and n: 1 selector 7115. The same applies to the other bit phase synchronization slave circuits 72 to 7j-1.
【0097】(動作): 次に図14の第3の実施の
形態のビット位相同期回路の動作を説明する。 まず、
外部パラレルデータ入力が外部データ入力端子01〜0
jに入力される。この外部パラレルデータは変化点の位
相がほぼ揃っているものとする。この内、外部データ入
力端子0jに入力されたデータをマスタデータとして、
ビット位相同期マスタ回路3によって適正なタイミング
でラッチできたデータを選択するように位相選択制御信
号及び面選択制御信号を生成する。これらの信号をビッ
ト位相同期スレーブ回路71〜7j−1に入力する。ビ
ット位相同期スレーブ回路71〜7j−1及びビット位
相同期マスタ回路3では、位相選択制御信号及び面選択
制御信号によって適正なデータを選択し、データ出力端
子81〜8jへ出力する。(Operation): Next, the operation of the bit phase synchronizing circuit according to the third embodiment of FIG. 14 will be described. First,
External parallel data input is external data input terminal 01-0
j. It is assumed that the external parallel data have almost the same phase at the change points. Of these, the data input to the external data input terminal 0j is used as master data,
The phase selection control signal and the plane selection control signal are generated so as to select the data that can be latched at the proper timing by the bit phase synchronization master circuit 3. These signals are input to the bit phase synchronization slave circuits 71 to 7j-1. In the bit phase synchronization slave circuits 71 to 7j-1 and the bit phase synchronization master circuit 3, proper data is selected by the phase selection control signal and the plane selection control signal and output to the data output terminals 81 to 8j.
【0098】(第3の実施の形態の効果): 以上の
第3の実施の形態の構成・動作によって、内部クロック
との位相関係が未知である入力パラレルデータに対し前
後合わせてmビットの位相変動を吸収し、適正なタイミ
ングでラッチしたパラレルデータと、それと同期したク
ロックを安定に出力することができる。(Effects of the third embodiment): With the configuration and operation of the third embodiment described above, the phase of m bits in front and rear of the input parallel data whose phase relationship with the internal clock is unknown. It is possible to absorb the fluctuation and stably output the parallel data latched at an appropriate timing and the clock synchronized with the parallel data.
【0099】(他の実施の形態): (1)尚、パル
ス幅形成回路及びラッチタイミング判定回路を組み合わ
せたデータラッチタイミング判定回路において、第1の
実施の形態例、第2の実施の形態の変形例、第3の実施
の形態ではビット位相同期回路に適用した例を説明した
が、外部にデータ或いはクロックの位相を可変できる素
子を配置し、入力データと入力クロックのタイミングを
その素子によって手動で調整するような装置において
も、本発明のデータラッチタイミング判定回路を適用で
きる。このような場合は、一般にオシロスコープ等で入
力データと入力クロックをモニタしながら調整するとい
う作業が必要であったが、オシロスコープ等の高価な測
定器を必要とし、更に、信号が高速である場合、モニタ
プローブの負荷によって信号のタイミングが変動してし
まう。(Other Embodiments) (1) In the data latch timing judgment circuit in which the pulse width forming circuit and the latch timing judgment circuit are combined, the first embodiment example and the second embodiment example In the modification, the third embodiment has been described as an example applied to the bit phase synchronization circuit, but an element capable of varying the phase of data or clock is arranged outside, and the timing of the input data and the input clock is manually adjusted by the element. The data latch timing determination circuit of the present invention can also be applied to a device that adjusts with. In such a case, it was generally necessary to make adjustments while monitoring the input data and input clock with an oscilloscope, etc., but an expensive measuring instrument such as an oscilloscope was required, and further, if the signal was high speed, The timing of the signal changes depending on the load of the monitor probe.
【0100】そこで、本発明のデータラッチタイミング
判定回路を用いてタイミング判定結果信号により点灯す
る発光ダイオード等を外部に付けておけば、発光ダイオ
ードの点灯、滅灯によりタイミングを調節することが可
能で、更に、モニタプローブを付ける必要がないので、
実際のタイミングで調整を行うことができる。Therefore, if a light emitting diode or the like which is turned on by a timing judgment result signal is attached to the outside by using the data latch timing judgment circuit of the present invention, the timing can be adjusted by turning on or off the light emitting diode. Moreover, since there is no need to attach a monitor probe,
Adjustments can be made at the actual timing.
【0101】また、入力データと入力クロックが固定の
位相で入力されるようなインタフェースにおいても、本
発明のデータラッチタイミング判定回路をインタフェー
ス部の回路に挿入するだけで容易にタイミング検証を行
うことができる。Further, even in the interface in which the input data and the input clock are input in a fixed phase, the timing verification can be easily performed only by inserting the data latch timing judgment circuit of the present invention into the circuit of the interface section. it can.
【0102】(2)また、クロックφ1からクロックφ
1〜φnの多相クロックの生成は、マルチバイブレータ
回路や、リングオシレータ回路などで容易に実現するこ
とができる。(2) Also, from clock φ1 to clock φ
The generation of the multiphase clocks of 1 to φn can be easily realized by a multivibrator circuit, a ring oscillator circuit, or the like.
【0103】(3)更に、上述の第1のパルス幅信号、
第2のパルス幅信号のパルス幅は、安定なレベルをラッ
チし得るタイミングのパルスであれば、狭くても、少し
広くても良い。(3) Furthermore, the above-mentioned first pulse width signal,
The pulse width of the second pulse width signal may be narrow or slightly wide as long as the pulse has a timing at which a stable level can be latched.
【0104】(4)更にまた、上述のようなビット位相
同期回路は、高速の例えば、100Mbit/s以上な
どにおけるデータ伝送を行う伝送装置や交換装置や通信
装置などに適用して効果的である。また、入力データは
NRZ信号の他、RZ信号でもよい。(4) Furthermore, the bit phase synchronization circuit as described above is effective when applied to a transmission device, a switching device, a communication device or the like which performs high speed data transmission at, for example, 100 Mbit / s or more. . The input data may be an RZ signal instead of the NRZ signal.
【0105】[0105]
【発明の効果】以上のように、第1の発明は、クロック
を移相して位相判定用のn相のクロックを形成するn相
クロック形成手段と、入力データから、この入力データ
のハイレベル期間の中央部に同期した入力データラッチ
用の第1のパルス幅信号、入力データのロウレベル期間
の中央部に同期した入力データラッチ用の第2のパルス
幅信号、又は第1のパルス幅信号と第2のパルス幅信号
の両方の信号、のいずれかの信号を形成するデータラッ
チ用パルス形成手段と、n相のクロックのそれぞれの位
相のクロックを用いて入力データと、データラッチ用パ
ルス形成手段で形成したいずれかの信号とをラッチ出力
すると共に、これらのラッチ出力信号の値が一致するか
否かを判定してn相の一致判定信号を出力する信号ラッ
チ判定手段と、ラッチ出力された各位相に対応した上記
各ラッチ出力データをn相のクロックのいずれかの位相
のクロックで乗せ換えて、乗せ換えられたn相のデータ
を出力する乗せ換え手段と、n相の一致判定信号と、乗
せ換え手段で使用した位相のクロックとを用いて、乗せ
換え手段で乗せ換えられたn相のデータの内、乗せ換え
手段で使用した位相のクロックに同期したいずれかの位
相のデータを選択出力する位相同期判定出力手段とを備
えたことで、入力データとクロックとの相互の位相関係
が未知である場合において、最も適正なタイミングでラ
ッチしたデータを安定にビット位相同期をとるビット位
相同期回路を実現することができる。As described above, according to the first aspect of the invention, the n-phase clock forming means for forming the n-phase clock for phase determination by shifting the phase of the clock, and the high level of the input data from the input data. A first pulse width signal for input data latch synchronized with the central part of the period, a second pulse width signal for input data latch synchronized with the central part of the low level period of the input data, or a first pulse width signal Data latch pulse forming means for forming either of the two signals of the second pulse width signal, input data using the clocks of respective phases of the n-phase clock, and data latch pulse forming means And a signal latch determination unit that outputs a n-phase coincidence determination signal by determining whether or not the values of these latch output signals are coincident with each other. H. Each latch output data corresponding to each output phase is transferred with a clock of any phase of the n-phase clock, and the transfer means for outputting the transferred n-phase data, and the n-phase Using the coincidence determination signal and the clock of the phase used by the transfer means, one of the n-phase data transferred by the transfer means synchronized with the clock of the phase used by the transfer means By providing the phase synchronization judgment output means for selectively outputting the data, the data latched at the most appropriate timing can be stably bit-phase synchronized when the mutual phase relationship between the input data and the clock is unknown. A bit phase synchronization circuit can be realized.
【0106】また、第2の発明は、パラレルデータに対
するビット位相同期をとるためのマスタ用ビット位相同
期回路とスレーブ用ビット位相同期回路とを備えるビッ
ト位相同期装置であって、マスタ用ビット位相同期回路
は、パラレルデータの内のいずれかの第1のデータに対
して請求項1又は2記載の構成のビット位相同期回路を
使用してビット位相同期をとると共に、スレーブ用ビッ
ト位相同期回路用に、n相クロックと、これらのn相の
内のいずれかの位相のクロックに同期した位相のデータ
を選択制御するための選択制御信号とを出力する構成で
あり、スレーブ用ビット位相同期回路は、パラレルデー
タの内の第1のデータを除く他のデータに対するビット
位相同期をとるものであって、n相のクロックのそれぞ
れの位相のクロックを用いて第1のデータを除く他のデ
ータをラッチ出力するスレーブ用信号ラッチ手段と、ラ
ッチ出力された各位相に対応した各ラッチ出力データを
n相のクロックのいずれかの位相のクロックで乗せ換え
て、乗せ換えられたn相のデータを出力するスレーブ用
乗せ換え手段と、スレーブ用乗せ換え手段で使用した位
相のクロックを用いて、スレーブ用乗せ換え手段で乗せ
換えられたn相のデータの内、スレーブ用乗せ換え手段
で使用した位相のクロックに同期したいずれかの位相の
データをマスタ用ビット位相同期回路からの選択制御信
号によって選択出力するスレーブ用位相同期判定出力手
段とを備えてビット位相同期をとる構成であるから、パ
ラレルデータ伝送に置ける受信側での同期確立を容易に
行うことができ、装置を小型にするビット位相同期装置
を実現することができる。The second aspect of the present invention is a bit phase synchronizing apparatus comprising a master bit phase synchronizing circuit and a slave bit phase synchronizing circuit for achieving bit phase synchronization with parallel data. The circuit uses the bit phase synchronization circuit according to claim 1 or 2 for bit data of any one of the parallel data, and at the same time, for the slave bit phase synchronization circuit. , An n-phase clock and a selection control signal for selectively controlling data of a phase synchronized with any one of these n-phase clocks, and the slave bit phase synchronization circuit is The bit phase is synchronized with other data other than the first data of the parallel data, and the clock of each phase of the n-phase clock is clocked. Signal latch means for latching and outputting other data except the first data by using, and each latch output data corresponding to each latched phase is added by a clock of any phase of the n-phase clock. Alternatively, the n-phase data transferred by the slave transfer means using the slave transfer means for outputting the transferred n-phase data and the phase clock used in the slave transfer means. Among these, the slave phase synchronization determination output means for selectively outputting the data of any phase synchronized with the clock of the phase used in the slave switching means by the selection control signal from the master bit phase synchronization circuit is provided. Since the configuration is such that bit phase synchronization is achieved, synchronization can be easily established on the receiving side in parallel data transmission, and the device is made compact. It can be achieved Tsu preparative phase synchronization apparatus.
【0107】更に、第3の発明は、入力データから、こ
の入力データのハイレベル期間の中央部に同期した入力
データラッチ用の第1のパルス幅信号、入力データのロ
ウレベル期間の中央部に同期した入力データラッチ用の
第2のパルス幅信号、又は第1のパルス幅信号と第2の
パルス幅信号の両方の信号、いずれかの信号を形成する
データラッチ用パルス形成手段と、クロックを用いて入
力データと、上記データラッチ用パルス形成手段で形成
したいずれかの上記信号とをラッチ出力し、これらのラ
ッチ出力信号の値が一致するか否かを判定して一致判定
信号を出力し、この一致判定信号を一致判定結果として
可視的に表示する信号ラッチ判定手段とを備えたこと
で、データラッチタイミングの適正を非常に簡単な構成
で精度良く判定するデータラッチタイミング判定回路を
実現することができる。Further, in the third invention, the first pulse width signal for input data latch synchronized with the central portion of the high level period of the input data and the central portion of the low level period of the input data are synchronized with the input data. A second pulse width signal for input data latch, or both signals of the first pulse width signal and the second pulse width signal, a data latch pulse forming means for forming either signal, and a clock are used. Input data and one of the signals formed by the data latch pulse forming means is latched and output, and a match determination signal is output by determining whether or not the values of these latch output signals match, By providing the signal latch determination means for visually displaying this coincidence determination signal as a coincidence determination result, it is possible to accurately determine the appropriateness of the data latch timing with a very simple configuration. It can be realized over data latch timing determination circuit.
【図1】本発明の第1の実施の形態のビット位相同期回
路の基本構成を示すブロック図である。FIG. 1 is a block diagram showing a basic configuration of a bit phase locked loop circuit according to a first embodiment of the present invention.
【図2】従来例に係るビット位相同期回路のブロック図
である。FIG. 2 is a block diagram of a bit phase synchronization circuit according to a conventional example.
【図3】第1の実施の形態のn相のクロックのタイミン
グチャートである。FIG. 3 is a timing chart of n-phase clocks according to the first embodiment.
【図4】本発明の第2の実施の形態のビット位相同期回
路の機能構成図である。FIG. 4 is a functional configuration diagram of a bit phase synchronization circuit according to a second embodiment of the present invention.
【図5】第2の実施の形態のセレクタ制御回路の構成図
である。FIG. 5 is a configuration diagram of a selector control circuit according to a second embodiment.
【図6】第2の実施の形態のパルス幅形成回路の出力信
号の波形図である。FIG. 6 is a waveform diagram of an output signal of the pulse width forming circuit according to the second embodiment.
【図7】第2の実施の形態のクロックの波形図である。FIG. 7 is a waveform diagram of clocks according to the second embodiment.
【図8】第2の実施の形態のデータ選択決定回路の真理
値を示す図表である。FIG. 8 is a chart showing a truth value of the data selection determining circuit according to the second embodiment.
【図9】第2の実施の形態のアップダウンカウンタの動
作を示す図表である。FIG. 9 is a chart showing the operation of the up / down counter according to the second embodiment.
【図10】第2の実施の形態の出力タイミング調整回路
の出力データの説明図である。FIG. 10 is an explanatory diagram of output data of the output timing adjustment circuit according to the second embodiment.
【図11】図4に示すパルス幅形成回路の第1の変形例
を示す構成図である。FIG. 11 is a configuration diagram showing a first modification of the pulse width forming circuit shown in FIG.
【図12】図4に示すパルス幅形成回路の第2の変形例
を示す構成図である。12 is a configuration diagram showing a second modification of the pulse width forming circuit shown in FIG.
【図13】図4に示すラッチタイミング判定回路の変形
例を示す構成図である。13 is a configuration diagram showing a modified example of the latch timing determination circuit shown in FIG.
【図14】本発明の第3の実施の形態のビット位相同期
回路の構成図である。FIG. 14 is a configuration diagram of a bit phase synchronization circuit according to a third embodiment of the present invention.
0…データ入力端子、1…パルス幅形成回路、21〜2
n…ラッチタイミング判定回路、31〜3n…フェーズ
アライン回路、41〜4n…シフトレジスタ回路、51
〜5n…m:1セレクタ、6…n:1セレクタ、7…リ
セット信号入力端子、8…セレクタ制御回路、9…デー
タ出力端子。0 ... Data input terminal, 1 ... Pulse width forming circuit, 21-2
n ... Latch timing determination circuit, 31-3n ... Phase align circuit, 41-4n ... Shift register circuit, 51
5n ... m: 1 selector, 6 ... n: 1 selector, 7 ... reset signal input terminal, 8 ... selector control circuit, 9 ... data output terminal.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 太矢 隆士 東京都港区虎ノ門1丁目7番12号 沖電気 工業株式会社内 ──────────────────────────────────────────────────の Continued from the front page (72) Inventor Takashi Oya 1-7-12 Toranomon, Minato-ku, Tokyo Oki Electric Industry Co., Ltd.
Claims (4)
速度と同じ周波数のクロックとのビット位相同期をとる
ビット位相同期回路において、 上記クロックを移相して位相判定用のn(nは3以上の
整数)相のクロックを形成するn相クロック形成手段
と、 上記入力データから、入力データのハイレベル期間の中
央部に同期した上記入力データラッチ用の第1のパルス
幅信号、上記入力データのロウレベル期間の中央部に同
期した上記入力データラッチ用の第2のパルス幅信号、
又は上記第1のパルス幅信号と上記第2のパルス幅信号
の両方の信号、のいずれかの信号を形成するデータラッ
チ用パルス形成手段と、 上記n相のクロックのそれぞれの位相のクロックを用い
て上記入力データと、上記データラッチ用パルス形成手
段で形成したいずれかの上記信号とをラッチ出力すると
共に、これらのラッチ出力信号の値が一致するか否かを
判定してn相の一致判定信号を出力する信号ラッチ判定
手段と、 上記ラッチ出力された各位相に対応した上記各ラッチ出
力データをn相のクロックのいずれかの位相のクロック
で乗せ換えて、乗せ換えられたn相のデータを出力する
乗せ換え手段と、 上記n相の一致判定信号と、上記乗せ換え手段で使用し
た位相のクロックとを用いて、上記乗せ換え手段で乗せ
換えられたn相のデータの内、上記乗せ換え手段で使用
した位相のクロックに同期したいずれかの位相のデータ
を選択出力する位相同期判定出力手段とを備えたことを
特徴とするビット位相同期回路。1. A bit phase synchronization circuit for performing bit phase synchronization between input data and a clock having the same frequency as the bit rate of the input data, wherein the clock is phase-shifted and n (n is 3 or more) for phase determination. An n-phase clock forming means for forming a clock of an (integer number) phase, and a first pulse width signal for latching the input data, which is synchronized with the central portion of a high level period of the input data, from the input data, A second pulse width signal for the input data latch synchronized with the central portion of the low level period,
Alternatively, a data latch pulse forming means for forming one of the first pulse width signal and the second pulse width signal, and a clock for each phase of the n-phase clock are used. The input data and any one of the signals formed by the data latch pulse forming means are latched and output, and it is determined whether or not the values of these latch output signals match with each other to determine the n-phase match. The signal latch determination means for outputting a signal, and the latch output data corresponding to the respective phases output by the latch are transferred by the clock of any phase of the n-phase clock, and the transferred n-phase data Is used, the n-phase coincidence determination signal, and the clock of the phase used by the transfer means are used to transfer the n-phase data transferred by the transfer means. Of data, bit phase synchronizing circuit comprising the phase synchronization determination output means for selectively outputting one of the phases of the data synchronized with the phase of the used clock by the handoff unit.
換え手段の出力であるn相のデータをそれぞれシフトレ
ジスタでシフトして、位相変動吸収用にm(mは2以上
の整数)相に移相して出力する構成であることを特徴と
する請求項1記載のビット位相同期回路。2. The phase synchronization judgment output means shifts each of the n-phase data output from the transfer means by a shift register to obtain an m (m is an integer of 2 or more) phase for phase fluctuation absorption. 2. The bit phase locked loop circuit according to claim 1, wherein the bit phase locked loop circuit is configured to output a phase shift.
をとるためのマスタ用ビット位相同期回路とスレーブ用
ビット位相同期回路とを備えるビット位相同期装置であ
って、 上記マスタ用ビット位相同期回路は、上記パラレルデー
タの内のいずれかの第1のデータに対して請求項1又は
2記載の構成のビット位相同期回路を使用してビット位
相同期をとると共に、上記スレーブ用ビット位相同期回
路用に、n相クロックと、これらのn相の内のいずれか
の位相のクロックに同期した位相のデータを選択制御す
るための選択制御信号とを出力する構成であり、 上記スレーブ用ビット位相同期回路は、 上記パラレルデータの内の上記第1のデータを除く他の
データに対するビット位相同期をとるものであって、 上記n相のクロックのそれぞれの位相のクロックを用い
て上記第1のデータを除く他のデータをラッチ出力する
スレーブ用信号ラッチ手段と、 上記ラッチ出力された各位相に対応した上記各ラッチ出
力データを上記n相のクロックのいずれかの位相のクロ
ックで乗せ換えて、乗せ換えられたn相のデータを出力
するスレーブ用乗せ換え手段と、 上記スレーブ用乗せ換え手段で使用した位相のクロック
を用いて、上記スレーブ用乗せ換え手段で乗せ換えられ
たn相のデータの内、上記スレーブ用乗せ換え手段で使
用した位相のクロックに同期したいずれかの位相のデー
タを上記マスタ用ビット位相同期回路からの選択制御信
号によって選択出力するスレーブ用位相同期判定出力手
段とを備えてビット位相同期をとる構成であることを特
徴とするビット位相同期装置。3. A bit phase synchronizing apparatus comprising a master bit phase synchronizing circuit and a slave bit phase synchronizing circuit for achieving bit phase synchronization with parallel data, wherein the master bit phase synchronizing circuit is the parallel circuit. The bit phase synchronization circuit having the configuration according to claim 1 or 2 is used for any one of the first data, and the n-phase is used for the slave bit phase synchronization circuit. The slave bit phase synchronization circuit is configured to output a clock and a selection control signal for selectively controlling data of a phase synchronized with a clock of one of these n phases. Bit phase synchronization with other data other than the first data in the data, wherein each of the n-phase clocks The slave signal latch means for latching and outputting the other data except the first data by using the phase clock, and the latch output data corresponding to the latched phases are the n-phase clocks. Using the clock of this phase and outputting the transferred n-phase data to the slave, and using the clock of the phase used by the slave transferring means, the slave transferring means Among the n-phase data transferred in step S1, the data of any phase synchronized with the clock of the phase used in the slave transfer means is selectively output by the selection control signal from the master bit phase synchronization circuit. A bit phase synchronization device comprising a slave phase synchronization determination output means for achieving bit phase synchronization.
速度と同じ周波数のクロックとのデータラッチタイミン
グの一致の有無を判定するデータラッチタイミング判定
回路であって、 上記入力データから、この入力データのハイレベル期間
の中央部に同期した上記入力データラッチ用の第1のパ
ルス幅信号、上記入力データのロウレベル期間の中央部
に同期した上記入力データラッチ用の第2のパルス幅信
号、又は上記第1のパルス幅信号と上記第2のパルス幅
信号の両方の信号、のいずれかの信号を形成するデータ
ラッチ用パルス形成手段と、 上記クロックを用いて上記入力データと、上記データラ
ッチ用パルス形成手段で形成したいずれかの上記信号と
をラッチ出力し、これらのラッチ出力信号の値が一致す
るか否かを判定して一致判定信号を出力し、この一致判
定信号を一致判定結果として可視的に表示する信号ラッ
チ判定手段とを備えたことを特徴とするデータラッチタ
イミング判定回路。4. A data latch timing determination circuit for determining whether or not the data latch timings of input data and a clock having the same frequency as the bit rate of the input data are matched. The first pulse width signal for the input data latch synchronized with the central portion of the high level period, the second pulse width signal for the input data latch synchronized with the central portion of the low level period of the input data, or the first pulse width signal Data latch pulse forming means for forming either one of the first pulse width signal and the second pulse width signal; the input data using the clock; and the data latch pulse forming means Latch output with any of the above signals formed by means, and determine whether or not the values of these latch output signals match, and determine whether they match. Outputs No., data latch timing determination circuit, characterized in that a signal latch determination means for visually displaying the coincidence judgment signal as the matching determination result.
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Application Number | Priority Date | Filing Date | Title |
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JP22994995A JP3219651B2 (en) | 1995-09-07 | 1995-09-07 | Bit phase synchronization circuit and bit phase synchronization device |
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Publication Number | Publication Date |
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JPH0983499A true JPH0983499A (en) | 1997-03-28 |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006314117A (en) * | 1999-02-12 | 2006-11-16 | Fujitsu Ltd | Automatic deskew system and automatic compensation method of skew |
-
1995
- 1995-09-07 JP JP22994995A patent/JP3219651B2/en not_active Expired - Fee Related
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