KR20000074263A - 반도체장치 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 반도체장치의 반도체장치 및 그의 제조방법에 관한 것으로서 반도체기판과, 상기 반도체기판 상에 형성되며 상기 반도체기판의 소정 부분을 노출시키는 접촉홀을 갖는 절연층과, 상기 접촉홀을 채워 상기 반도체기판과 접촉되며 평형사변형의 평면을 갖도록 형성된 하부전극과, 상기 하부전극 상에 형성된 유전층과, 상기 유전층 상에 형성된 상부전극을 포함한다. 따라서, 하부전극을 평형사변형으로 형성하므로 점유 면적을 증가시키지 않으면서 표면적을 증가시켜 정전 용량을 증가시킬 수 있으며, 또한, 상부전극과 비트라인 사이의 절연층의 두께가 감소되는 부분의 면적을 감소시키므로 기생 용량을 감소시킬 수 있다.

Description

반도체장치 및 그의 제조방법{A semiconductor device and fabricating method thereof}
본 발명은 반도체장치 및 그의 제조방법에 관한 것으로, 특히, 메모리 셀의 면적을 증가시키지 않고 커패시터의 정전 용량을 증가시키고 커패시터와 비트라인 사이의 기생 정전 용량을 감소시킬 수 있는 반도체장치 및 그의 제조방법에 관한 것이다.
반도체장치는 고집적화 됨에 따라 셀(cell) 면적이 축소되어도 커패시터가 일정한 정전 용량을 갖도록 정전 밀도를 증가시키기 위한 많은 연구가 진행되고 있다. 커패시터의 정전 용량은 하부 전극과 상부 전극 사이의 유전층의 면적 및 두께와 이 유전층을 이루는 유전 물질의 종류에 따라 정해진다. 그러므로, 커패시터의 정전 용량을 증가시키기 위해 유전층을 넓고 얇을 뿐만 아니라 고유전 물질로 형성한다. 상기에서 유전층의 크기를 증가시키기 위해서는 하부 전극의 표면적을 증가시켜야 한다.
도 1은 종래 기술에 따른 반도체장치의 평면도이다.
도 1을 참조하면, 반도체기판(11) 표면 상에 다수 개의 워드라인(15a)(15b)(15c)(15d)이 평행하게 횡(raw) 방향으로 연장되고, 다수 개의 비트라인(25a)(25b)(25c)가 평행하게 종(column) 방향으로 연장되며, 이 워드라인들과 비트라인들 사이의 각각의 교차점(crossing portion) 부근에 다수 개의 메모리 셀이 배열된다.
메모리 셀은 하나의 전송 게이트 트랜지스터와 커패시터로 형성된다. 상기에서 전송 게이트 트랜지스터는 하나의 게이트전극(워드라인)(15a)(15b)(15c)(15d)과 필드절연층(13)에 의해 한정된 활성영역 내에 형성된 소오스 및 드레인영역(17)(19)으로 이루어지며, 커패시터는 하부전극(31), 유전층(도시되지 않음) 및 상부전극(도시되지 않음)이 적층된 다층 구조로 이루어진다.
하부전극(31)은 평면이 도 1의 커패시터의 부분 확대도인 도 2에 도시된 바와 같이 횡축 방향으로 길이(x)를 갖고, 종축 방향으로 길이(y)를 갖는다.
그리고, 하부전극(31)은 길이(x)를 갖는 횡축의 양측이 워드라인(15a)(15b)(15c)(15d)과 중첩되며, 길이(y)를 갖는 종축이 비트라인(25a)(25b)(25c) 사이에 중첩되지 않게 형성된다.
전송 게이트 트랜지스터는 소오스영역(17)이 제 1 접촉홀(23)을 통해 비트라인(25a)(25b)(25c)과, 그리고, 드레인영역(19)이 제 2 접촉홀(29)을 통해 커패시터의 하부전극(31)과 전기적으로 각각 연결된다.
도 3은 도 1을 Ⅰ-Ⅰ선으로 자른 단면도이다.
도 3을 참조하면, 반도체기판(11) 상에 게이트전극(15b)(15c)과 소오스 및 드레인영역(17)(19)으로 이루어진 전송 게이트 트랜지스터와 하부전극(31), 유전층(33) 및 상부전극(35)이 적층된 다층 구조로 이루어진 커패시터가 형성된다.
상기에서 전송 게이트 트랜지스터는 반도체기판(11)의 필드절연층(13)에 의해 한정된 활성영역 상에 형성되는 데, 게이트전극(15b)(15c)은 활성영역과 필드절연층(13) 상에 연장되게 형성된다. 상기에서 게이트전극(15b)(15c)은 반도체기판(11)의 활성영역 상에 게이트절연막(도시되지 않음)을 개재시켜 형성된다.
그리고, 소오스 및 드레인영역(17)(19)은 반도체기판(11)의 활성영역 내의 게이트전극(15b)(15c) 양측에 반도체기판(11)과 반대 도전형의 불순물이 도핑되어 형성된다. 즉, 반도체기판(11)이 P형의 실리콘웨이퍼로 형성되면 소오스 및 드레인영역(17)(19)은 N형으로 형성된다.
반도체기판(11) 상에 상술한 전송 게이트 트랜지스터를 덮도록 제 1 절연층(21)이 형성되고, 이 제 1 절연층(21)에 소오스영역(17)을 노출시키는 제 1 접촉홀(23)이 형성된다. 제 1 절연층(21) 상에 제 1 접촉홀(23)을 통해 소오스영역(17)과 접촉되어 전기적으로 연결되는 비트라인(25a)(25b)(25c)이 게이트전극(15b)(15c)과 수직되게 형성된다.
제 1 절연층(21) 상에 제 2 절연층(27)이 비트라인(25a)(25b)(25c)을 덮도록 형성되며, 제 1 및 제 절연층(21)(27)에 드레인영역(19)을 노출시키는 제 2 접촉홀(29)이 형성된다. 그리고, 제 2 접촉홀(29) 내에 드레인영역(19)과 접촉되어 전기적으로 연결되는 커패시터의 하부전극(31)이 형성된다. 하부전극(31)의 표면에 유전층(33) 및 상부전극(35)이 적층된다.
상기에서 하부전극(31)이 소정 두께(t1)을 갖는 박스형(box type)으로 형성된다. 그러므로, 하부전극(31)의 표면적(S1)은,
S1≡xy＋2t1(x＋y) (식 1)
가 된다. 상기에서 x가 0.69㎛, y가 0.4㎛, t1이 1.1㎛이면 표면적(S1)은 2.674㎛2가 된다.
그리고, 커패시터의 유전층(33)의 유효 면적은 하부전극(31) 및 상부전극(35)과 중첩되는 부분이 된다. 그러므로, 커패시터의 정전 용량(Cs1)은,
Cs1≡εS1/t2 (식 2)
가 된다. 상기에서 ε은 유전층(33)을 형성하는 유전체의 유전 상수이고, t2는 유전층(33)의 두께이다. 그러므로, 유전층(33)의 유전 상수(ε) 증가 및 두께(t2) 감소, 또는, 하부전극(31)의 표면적(S1) 증가에 의해 커패시터의 정전 용량(Cs1)을 증가시킬 수 있다.
하부전극(31)은 제 1 절연층(21) 상에 갖도록 증착되고, 횡축 및 종축 방향으로 각각 x 및 y의 길이를 갖도록 패터닝하므로써 형성된다. 상기에서 하부전극(31)은 인접하는 것들이 전기적으로 연결되는 것을 방지하기 위해 패터닝시 과도 식각하여 제 2 절연층(27)도 소정 두께(t2) 만큼 제거되도록 한다.
상술한 바와 같이 하부전극의 표면적 증가, 유전층의 유전 상수 증가 또는 두께 감소에 의해 커패시터의 정전용량을 증가시킬 수 있다. 그러므로, 유전층을 고유전 물질로 형성하거나 유전층의 두께를 감소하므로써 커패시터의 정전용량을 증가시킬 수 있다.
그러나, 고유전 물질은 증착하기 어려울 뿐만 아니라 재현성이 저하되는 문제점이 있고, 또한, 유전층의 얇게 형성하면 절연 특성이 저하되어 하부전극과 상부전극 사이에 누설 전류가 흐르므로 두께를 감소시키는 데 한계가 있다.
따라서, 하부전극의 표면적을 증가시켜 커패시터의 정전 용량을 증가시키기 위해 많은 연구가 진행되고 있다.
그러나, 반도체장치가 고집접화됨에 따라 단위 셀의 크기가 감소되므로 하부전극의 크기를 증가시키는 데 한계가 있어 표면적을 증가시키기 어려운 문제점이 있었다. 또한, 종래 기술에 따른 반도체장치는 하부전극을 패턴닝할 때 과도 식각에 의해 노출되는 제 2 절연층의 두께도 감소되므로 커패시터의 상부전극과 비트라인 사이의 기생 용량이 증가하게 되는 문제점이 있었다.
따라서, 본 발명의 목적은 하부전극의 점유 면적을 증가시키지 않으면서 표면적을 증가시켜 정전 용량을 증가시킬 수 있는 반도체장치를 제공함에 있다.
본 발명의 다른 목적은 커패시터의 상부전극과 비트라인 사이의 기생 용량을 감소시킬 수 있는 반도체장치 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체장치는 반도체기판과, 상기 반도체기판 상에 형성되며 상기 반도체기판의 소정 부분을 노출시키는 접촉홀을 갖는 절연층과, 상기 접촉홀을 채워 상기 반도체기판과 접촉되며 평형사변형의 평면을 갖도록 형성된 하부전극과, 상기 하부전극 상에 형성된 유전층과, 상기 유전층 상에 형성된 상부전극을 포함한다.
상기 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 반도체장치는 반도체기판과, 상기 반도체기판 상에 소정 부분을 노출시키는 제 1 접촉홀을 갖도록 형성된 제 1 절연층과, 상기 제 1 절연층 상에 상기 제 1 접촉홀을 채우도록 형성된 비트라인과, 상기 제 1 절연층 상에 상기 비트라인을 덮으며 상기 반도체기판의 다른 소정 부분을 노출시키는 제 2 접촉홀을 갖도록 형성된 제 2 절연층과, 상기 제 2 접촉홀을 채워 상기 반도체기판과 접촉되며 평형사변형의 평면을 갖고 인접하는 하부전극들과 종횡 방향으로 균일하게 배열되어 각각 우상향 또는 좌상향으로 형성된 하부전극과, 상기 하부전극 상에 형성된 유전층과, 상기 유전층 상에 형성된 상부전극을 포함한다.
상기 목적을 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체장치는 반도체기판과, 상기 반도체기판 상에 소정 부분을 노출시키는 제 1 접촉홀을 갖도록 형성된 제 1 절연층과, 상기 제 1 절연층 상에 상기 제 1 접촉홀을 채우도록 형성된 비트라인과, 상기 제 1 절연층 상에 상기 비트라인을 덮으며 상기 반도체기판의 다른 소정 부분을 노출시키는 제 2 접촉홀을 갖도록 형성된 제 2 절연층과, 상기 제 2 접촉홀을 채워 상기 반도체기판과 접촉되며 평형사변형의 평면을 갖고 다수 개가 일 방향으로 균일하게 배치된 다수 개의 라인을 이루되 각각의 라인은 인접하는 라인과 대칭되게 배열된 하부전극과, 상기 하부전극 상에 형성된 유전층과, 상기 유전층 상에 형성된 상부전극을 포함한다.
상기 다른 목적을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법은 반도체기판 상에 절연층을 형성하고 패터닝하여 상기 반도체기판의 소정 부분을 노출시키는 접촉홀을 형성하는 공정과, 상기 절연층 상에서 평형사변형의 평면을 가지며 상기 접촉홀을 통해 상기 불순물영역과 접촉하게 하부전극을 형성하는 공정과, 상기 하부전극의 표면에 유전층을 형성하는 공정과, 상기 유전층 상에 상부전극을 형성하는 공정을 구비한다.
도 1는 종래 기술에 따른 반도체장치의 평면도
도 2는 도 1의 커패시터의 부분 확대도
도 3은 도 1을 Ⅰ-Ⅰ선으로 자른 단면도
도 4는 본 발명의 실시예에 따른 반도체장치의 평면도
도 5는 도 4의 커패시터의 부분 확대도
도 6은 도 4를 Ⅱ-Ⅱ선으로 자른 단면도
도 7은 본 발명의 다른 실시예에 따른 반도체장치의 평면도
도 8a 내지 도 8d는 본 발명에 따른 반도체장치의 제조공정도
이하, 첨부된 도면을 참조하여 본 발명을 설명한다.
도 4은 본 발명의 일 실시예에 따른 반도체장치의 단면도이다.
도 4를 참조하면, 반도체기판(41) 표면 상에 다수 개의 워드라인(45a)(45b)(45c)(45d)이 평행하게 횡(raw) 방향으로 연장되고, 다수 개의 비트라인(55a)(55b)(55c)가 평행하게 종(column) 방향으로 연장되며, 이 워드라인(45a)(45b)(45c)(45d)과 비트라인(55a)(55b)(55c) 사이의 각각의 교차점(crossing portion) 부근에 다수 개의 메모리 셀이 배열된다.
메모리 셀은 하나의 전송 게이트 트랜지스터와 커패시터로 형성된다. 상기에서 전송 게이트 트랜지스터는 하나의 게이트전극(워드라인)(45a)(45b)(45c)(45d)과 필드절연층(43)에 의해 한정된 활성영역 내에 반도체기판(41)과 반대 도전형의 불순물이 도핑되어 형성된 소오스 및 드레인영역(47)(49)으로 이루어지며, 커패시터는 하부전극(61), 유전층(도시되지 않음) 및 상부전극(도시되지 않음)이 적층된 다층 구조로 이루어진다. 상기에서 하부전극(61)은 평형사변형의 구조를 가지며 종횡 방향으로 균일하게 배열된다. 즉, 하부전극(61)의 각각은 우상향 또는 좌상향으로 균일하게 배열된다.
하부전극(61)은 평면이 도 4의 커패시터의 부분 확대도인 도 5에 도시된 바와 같이 평형사변형으로 형성된다. 상기에서 하부전극(61)의 평면은 일변이 길이(y)를 갖고 다른 변이 길이(z)를 가지며, 일변과 다른 변 사이의 작은 각이 30∼80°의 각도를 갖는다. 상기에서 하부전극(61)의 일변과 다른 변 사이의 작은 각이 60°의 각도를 갖고 평면의 면적이 종래 기술과 동일하면,
xy≡sin60°zy (식 3)
이 된다. 상기에서 sin60°가 √3/2가 되므로 z≡2x/√3가 된다. 상기에서 x가 0.69㎛, y가 0.4㎛이면 z는 0.8㎛가 된다.
그리고, 평형사변형의 하부전극(61)은 길이(y)를 갖는 일변 부분들이 워드라인(45a)(45b)(45c)(45d)과 중첩된다. 또한, 하부전극(61)은 길이(y)를 갖는 일변과 길이(z)를 갖는 다른 변이 만나 30∼80°의 작은 각을 갖고 마주하는 각각의 부분이 비트라인(55a)(55b)(55c)의 소정 부분과 중첩되게 형성된다.
전송 게이트 트랜지스터는 소오스영역(47)이 제 1 접촉홀(53)을 통해 비트라인(55a)(55b)(55c)과, 그리고, 드레인영역(49)이 제 2 접촉홀(59)을 통해 커패시터의 하부전극(61)과 전기적으로 각각 연결된다.
도 6은 도 4를 Ⅱ-Ⅱ선으로 자른 단면도이다.
도 6을 참조하면, 반도체기판(41) 상에 게이트전극(45b)(45c)과 소오스 및 드레인영역(47)(49)으로 이루어진 전송 게이트 트랜지스터와 하부전극(61), 유전층(63) 및 상부전극(65)이 적층된 다층 구조로 이루어진 커패시터가 형성된다.
상기에서 전송 게이트 트랜지스터는 반도체기판(41)의 필드절연층(43)에 의해 한정된 활성영역 상에 형성되는 데, 게이트전극(45b)(45c)은 활성영역과 필드절연층(43) 상에 연장되게 형성된다. 상기에서 게이트전극(45b)(45c)은 반도체기판(41)의 활성영역 상에 게이트절연막(도시되지 않음)을 개재시켜 형성된다.
그리고, 소오스 및 드레인영역(47)(49)은 반도체기판(41)의 활성영역 내의 게이트전극(45b)(45c) 양측에 반도체기판(41)과 반대 도전형의 불순물이 도핑되어 형성된다. 즉, 반도체기판(41)이 P형의 실리콘웨이퍼로 형성되면 소오스 및 드레인영역(47)(49)은 N형의 불순물이 도핑되어 형성된다.
반도체기판(41) 상에 상술한 전송 게이트 트랜지스터를 덮도록 제 1 절연층(51)이 형성되고, 이 제 1 절연층(51)이 패터닝되어 소오스영역(47)을 노출시키는 제 1 접촉홀(53)이 형성된다. 제 1 절연층(51) 상에 게이트전극(45b)(45c)과 수직되며 제 1 접촉홀(53)을 통해 소오스영역(47)과 접촉되어 전기적으로 연결되는 비트라인(55a)(55b)(55c)이 형성된다.
제 1 절연층(51) 상에 제 2 절연층(57)이 비트라인(55a)(55b)(55c)을 덮도록 형성되며, 제 1 및 제 2 절연층(51)(57)이 패터닝되어 드레인영역(49)을 노출시키는 제 2 접촉홀(59)이 형성된다. 그리고, 제 2 접촉홀(59) 내에 드레인영역(49)과 접촉되어 전기적으로 연결되는 커패시터의 하부전극(61)이 형성된다. 하부전극(61)의 표면에 유전층(63) 및 상부전극(65)이 적층된다.
상기에서 하부전극(61)은 평면의 일변이 길이(y)를 갖고 다른 변이 길이(z)를 가지며, 일변과 다른 변 사이의 작은 각이 30∼80°의 각도, 바람직하기는, 60°의 각도를 갖는 평형사변형이고, 수직 방향으로 소정 두께(t1)을 갖도록 패터닝된 박스형(box type)으로 형성된다. 그러므로, 하부전극(61)의 표면적(S2)은,
S2≡zy sin60°＋2t1(y＋z)
≡xy＋2t1(y＋2x/√3) (식 4)
가 된다. 그러므로, (식 4)에 의해 하부전극(61)의 표면적(S2)은 2.916㎛2가 된다.
그리고, 커패시터의 유전층(63)의 유효 면적은 하부전극(61) 및 상부전극(65)과 중첩되는 부분이 되므로 커패시터의 정전 용량(Cs2)은,
Cs2〓εS2/t2 (식 5)
가 된다. 상기에서 ε은 유전층(63)을 형성하는 유전체의 유전 상수이고, t2는 유전층(63)의 두께이다.
상기에서 하부전극(61)은 본 발명에 있어서 표면적(S2)이 종래 기술에 따른 표면적(S1) 보다 대략 10%가 증가된다. 그러므로, 본 발명은 하부전극(61)의 점유 면적을 증가시키지 않고 커패시터의 유전용량(Cs2)을 종래 기술의 유전 용량(Cs1) 보다 대략 10%가 증가시키게 된다.
또한, 하부전극(61)은 인접하는 것들이 서로 전기적으로 연결되는 것을 방지하기 위해 패터닝시 과도 식각하여 제 2 절연층(57)도 소정 두께 제거되도록 한다. 그러므로, 하부전극(61)이 형성되지 않은 부분에서 제 2 절연층(57) 두께가 감소되어 상부전극(65)과 비트라인(55a)(55b)(55c) 사이의 기생 용량이 증가된다.
그러나, 제 2 절연층(57)은 하부전극(61)과 중첩되는 소정 부분의 비트라인(55a)(55b)(55c) 상에서 과도식각되지 않는다. 이에, 상부전극(65)과 비트라인(55a)(55b)(55c) 사이의 제 2 절연층(57)의 두께도 감소되는 부분의 면적도 감소된다. 그러므로, 상부전극(65)과 비트라인(55a)(55b)(55c) 사이의 기생 용량의 증가량이 감소된다.
도 7은 본 발명의 다른 실시예에 따른 반도체장치의 평면도이다.
본 발명의 다른 실시예에 따른 반도체장치는 도 4에 도시된 본 발명의 실시예에 따른 반도체장치와 하부전극(61)의 배열만 다르고 나머지는 동일한 구조를 이룬다.
본 발명의 다른 실시예에 따른 반도체장치는 하부전극(61)이 평형사변형의 구조를 가지며 워드라인(45a)(45b)(45c)(45d) 또는 비트라인(55a)(55b)(55c)에 평행한 다수 개의 라인(line)을 이루는 데, 각각의 라인은 인접하는 라인과 대칭되게 형성된다. 즉, 소정 라인을 이루는 하부전극(61)이 우상향의 평형사변형을 이루며 인접하는 라인을 이루는 하부전극(61)은 좌상향의 평형사변형을 이룬다.
도 8a 내지 도 8d는 본 발명에 따른 반도체장치의 제조공정도이다.
도 8a를 참조하면, P형의 반도체기판(41)에 활성영역을 한정하는 필드절연층(43)을 형성하고, 반도체기판(41)의 활성영역과 필드절연층(43) 상에 게이트절연막(도시되지 않음)을 개재시켜 게이트전극(45b)(45c)을 연장되게 형성한다.
반도체기판(41)의 활성영역의 노출된 부분에 게이트전극(45b)(45c)를 마스크로 사용하여 인(P) 또는 아세닉(As) 등의 N형 불순물을 이온 주입하여 소오스 및 드레인영역(47)(49)을 형성한다.
도 8b를 참조하면, 반도체기판(41) 상에 산화실리콘 또는 질화실리콘을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 필드절연층(43) 및 게이트전극(45b)(45c)을 덮도록 증착하여 제 1 절연층(51)을 형성한다.
그리고, 제 1 절연층(51)의 소정 부분을 포토리쏘그래피 방법으로 패터닝하여 소오스영역(47)을 노출시키는 제 1 접촉홀(53)을 형성한다. 이 때, 제 1 접촉홀(53)의 오정렬에 의해 게이트전극(45b)(45c)가 노출되지 않도록 하여야 한다.
제 1 절연층(51) 상에 알루미늄 등의 도전성 금속을 제 1 접촉홀(53)을 채우도록 증착하고 패터닝하여 이 제 1 접촉홀(53)을 통해 소오스영역(47)과 접촉되어 전기적으로 연결되는 비트라인(55a)(55b)(55c)을 형성한다.
도 8c를 참조하면, 제 1 절연층(51) 상에 산화실리콘 또는 질화실리콘을 CVD 방법으로 비트라인(55a)(55b)(55c)을 덮도록 증착하여 제 2 절연층(57)을 형성한다.
제 1 및 제 절연층(51)(57)의 소정 부분을 포토리쏘그래피 방법으로 패터닝하여 드레인영역(49)을 노출시키는 제 2 접촉홀(59)을 형성한다. 이 때에도, 제 2 접촉홀(59)의 오정렬에 의해 게이트전극(45b)(45c)가 노출되지 않도록 하여야 한다.
제 2 절연층(57) 상에 알루미늄 등의 도전성 금속을 소정 두께(t1)를 가지며 제 2 접촉홀(59)을 채우도록 증착하고 패터닝하여 이 제 2 접촉홀(59)을 통해 드레인영역(49)과 접촉되어 전기적으로 연결되는 커패시터의 하부전극(61)을 형성한다. 이 때, 하부전극(61)을 일변이 길이(y)를 갖고 다른 변이 길이(z)를 가지며, 일변과 다른 변 사이의 작은 각이 30∼80°의 각도를, 바람직하기는, 60°의 각도를 갖는 평형사변형으로 패터닝하여 형성한다. 상기에서 하부전극(61)은 종횡 방향으로 균일하게 배열되거나, 또는, 워드라인(45a)(45b)(45c)(45d) 또는 비트라인(55a)(55b)(55c)에 평행한 다수 개의 라인(line)은 서로 인접하는 각각의 라인이 대칭되게 형성되도록 한다. 상기에서 하부전극(61)을 평형사변형으로 형성하므로 동일한 면적을 갖는 직사각형으로 형성된 것 보다 표면적이 증가된다.
또한, 하부전극(61)을 형성할 때 인접하는 하부전극(61)과 전기적으로 연결되는 것을 방지하기 위해 제 2 절연층(57)도 소정 두께(t2) 만큼 제거되도록 과도식각하는 데, 하부전극(61)과 비트라인(55a)(55b)(55c)이 중첩되는 소정 부분의 제 2 절연층(57)은 식각되지 않게 된다.
도 8d를 참조하면, 하부전극(61)의 표면에 유전층(63) 및 상부전극(65)을 순차적으로 형성한다. 상기에서 하부전극(61)의 표면적이 증가됨에 따라 유전층(63)의 표면적도 증가되므로 정전용량이 증가된다. 또한, 상부전극(65)은 하부전극(61)이 형성되지 않은 부분에도 형성되어 비트라인(55a)(55b)(55c) 사이에 기생 용량이 발생되도록 하나, 비트라인(55a)(55b)(55c)과 사이의 제 2 절연층(57)의 두께가 감소되는 부분의 면적을 감소시키므로 기생 용량이 감소된다.
따라서, 본 발명은 하부전극을 평형사변형으로 형성하므로 점유 면적을 증가시키지 않으면서 표면적을 증가시켜 정전 용량을 증가시킬 수 있으며, 또한, 상부전극과 비트라인 사이의 절연층의 두께가 감소되는 부분의 면적을 감소시키므로 기생 용량을 감소시킬 수 있다.

Claims (4)

  1. 반도체기판과,
    상기 반도체기판 상에 소정 부분을 노출시키는 제 1 접촉홀을 갖도록 형성된 제 1 절연층과,
    상기 제 1 절연층 상에 상기 제 1 접촉홀을 채우도록 형성된 비트라인과,
    상기 제 1 절연층 상에 상기 비트라인을 덮으며 상기 반도체기판의 다른 소정 부분을 노출시키는 제 2 접촉홀을 갖도록 형성된 제 2 절연층과,
    상기 제 2 접촉홀을 채워 상기 반도체기판과 접촉되며 평형사변형의 평면을 갖도록 상기 제 2 절연층 상에 형성된 하부전극과,
    상기 하부전극 상에 형성된 유전층과,
    상기 유전층 상에 형성된 상부전극을 포함하는 반도체장치.
  2. 청구항 1에 있어서 상기 하부전극은 인접하는 하부전극들과 종횡 방향으로 균일하게 배열되어 각각 우상향 또는 좌상향을 갖도록 형성된 반도체장치.
  3. 반도체기판 상에 제 1 절연층을 형성하고 패터닝하여 상기 반도체기판의 소정 부분을 노출시키는 제 1 접촉홀을 형성하는 공정과,
    상기 제 1 절연층 상에 상기 제 1 접촉홀을 채우도록 비트라인을 형성하는 공정과,
    상기 제 1 절연층 상에 상기 비트라인을 덮는 제 2 절연층을 형성하고 패터닝하여 상기 반도체기판의 다른 소정 부분을 노출시키는 제 2 접촉홀을 형성하는 공정과,
    상기 제 2 접촉홀을 통해 노출된 상기 반도체기판의 다른 소정 부분과 접촉하며 상기 제 2 절연층 상에서 평형사변형의 평면을 갖도록 패터닝하여 하부전극을 형성하는 공정과,
    상기 하부전극의 표면에 유전층을 형성하는 공정과,
    상기 유전층 상에 상부전극을 형성하는 공정을 구비하는 반도체장치의 제조방법.
  4. 청구항 3에 있어서 상기 하부전극을 인접하는 하부전극들과 워드라인 또는 비트라인에 평행한 다수 개의 라인을 이루되 각각의 라인을 이루는 하부전극들이 인접하는 라인을 이루는 하부전극들과 대칭된 평형사변형으로 형성하는 반도체장치의 제조방법.
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