JPH0974346A - Timer circuit - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide an inexpensive timer circuit in a simple circuit configuration with a little dispersion in operating time concerning the timer circuit suitable to be utilized for a start circuit, etc., for the stabilizer of a fluorescent lamp. SOLUTION: Concerning the timer circuit with which the gate of an FET 4 is connected to the node of a resistor 3a and a capacitor 3b at a delay circuit 3 composed of the resistor 3a and the capacitor 3b and an output is provided from the drain of that FET 4, two resistors 6 and 7 are serially connected between a common circuit CM of an input signal source and a power source 8, the source of the FET 4 is connected to an intermediate point between those two resistors 6 and 7 and an intermediate voltage between those two resistors 6 and 7 is loaded to the source of the FET 4 as a bias voltage so that a gate voltage for turning on the FET 4 can be shifted to the high level side just for the bias voltage.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、例えば蛍光灯の安
定器（バラスト）の始動回路部等に利用するのに適した
タイマー回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a timer circuit suitable for use in, for example, a starting circuit portion of a ballast of a fluorescent lamp.

【０００２】[0002]

【従来の技術】蛍光灯は点灯方式により分類されてお
り、そのうち、点灯時に電極（フィラメント）を一定時
間だけ予熱した後、電極間に電圧を印加して始動させ
る、いわゆる予熱始動形のランプが一般に広く利用され
ている。2. Description of the Related Art Fluorescent lamps are classified by a lighting system. Among them, a so-called preheating start type lamp is used, in which when an electrode (filament) is preheated for a certain time at the time of lighting, a voltage is applied between the electrodes to start it. It is widely used in general.

【０００３】また、この種の予熱始動形のランプの始動
回路としては、従来、バイメタルとガスを封入した点灯
管（グローランプ）を安定器の回路部に組み込んだもの
が一般的であるが、最近のインバータ方式の点灯回路に
おいては、点灯管に代えて半導体スイッチを利用したタ
イマー回路が安定器に組み込まれている。As a starting circuit for this type of preheated starting type lamp, a starting tube (glow lamp) in which a bimetal and a gas are enclosed has been generally incorporated in a circuit portion of a ballast. In a recent inverter type lighting circuit, a timer circuit using a semiconductor switch is incorporated in a ballast instead of the lighting tube.

【０００４】そのタイマー回路としては、例えば図２に
示すように、積分用抵抗器１０３ａとコンデンサ１０３
ｂからなる遅れ回路１０３とＦＥＴ１０４を有し、この
ＦＥＴ１０４のゲートを、遅れ回路１０３の抵抗器１０
３ａとコンデンサ１０３ｂとの接続点に接続するととも
に、ソースを信号源１０１との共通回路に接続して、こ
のＦＥＴ１０４のドレインから出力を得る構造のものが
ある。As the timer circuit, for example, as shown in FIG. 2, an integrating resistor 103a and a capacitor 103 are provided.
b has a delay circuit 103 and a FET 104, and the gate of the FET 104 is connected to the resistor 10 of the delay circuit 103.
There is a structure in which the output is obtained from the drain of the FET 104 by connecting the source to a common circuit with the signal source 101 while connecting to the connection point between 3a and the capacitor 103b.

【０００５】なお、このように、蛍光灯の安定器におい
てタイマー回路の制御素子として、接合トランジスタで
はなくＦＥＴが用いられるのは、接合トランジスタを用
いた場合、トランジスタ自体のインピーダンスが小さい
ため、遅れ回路１０３のコンデンサ１０３ｂとして大容
量のものが必要となってコストが高くつく等の理由によ
る。In this way, in the ballast of the fluorescent lamp, the FET is used as the control element of the timer circuit instead of the junction transistor. When the junction transistor is used, the impedance of the transistor itself is small, so that the delay circuit is used. This is because the capacitor 103b of 103 is required to have a large capacity, resulting in high cost.

【０００６】[0006]

【発明が解決しようとする課題】ところで、図２に示し
た構成のタイマー回路によれば、必要とする動作時間
（時間遅れ）の精度が得られないという問題がある。By the way, according to the timer circuit having the configuration shown in FIG. 2, there is a problem that the required accuracy of the operation time (time delay) cannot be obtained.

【０００７】すなわち、図２の回路構成においてはＦＥ
Ｔのソースが直接接地（共通回路に接続）されており、
ＦＥＴのゲートカットオフ電圧が、そのままゲート電圧
となるわけであるが、ＦＥＴは一般に素子ごとにゲート
カットオフ電圧が大きく異なるため、そのばらつきが、
そのまま動作時間に効いてくる結果、必要とする精度が
得られなくなる。That is, in the circuit configuration of FIG.
The source of T is directly grounded (connected to the common circuit),
The gate cutoff voltage of the FET is the gate voltage as it is. However, since the gate cutoff voltage of the FET is largely different in each element, the variation thereof is
As a result of directly affecting the operating time, the required accuracy cannot be obtained.

【０００８】これを、ＦＥＴとして２ＳＫ５８３を用い
た場合を例にとって説明すると、２ＳＫ５８３のゲート
カットオフ電圧はＶG(off)＝ 0.3Ｖ〜 1.5Ｖで、図２の
回路において、コンデンサ１０３ｂの電位が上昇して出
力電圧が、そのゲートカットオフ電圧（ 0.3Ｖ〜 1.5
Ｖ）以上になればＦＥＴがオンとなるわけであるが、ゲ
ートカットオフ電圧:0.3Ｖを１とすれば、動作時間の範
囲は１〜５となり、非常にばらつきが大きくなる。This will be described by taking the case where the 2SK583 is used as the FET as an example. The gate cutoff voltage of the 2SK583 is VG (off) = 0.3V to 1.5V, and the potential of the capacitor 103b rises in the circuit of FIG. Then, the output voltage becomes the gate cutoff voltage (0.3V to 1.5V).
If the gate cutoff voltage: 0.3 V is set to 1, the operating time range becomes 1 to 5, and the variation becomes very large.

【０００９】なお、以上の点を解消するには、ＦＥＴの
ゲート入力側に可変抵抗器を接続して、ＦＥＴがオンと
なるゲート電圧ＶG の範囲を調整するといった方法を採
れば良いが、この場合、コストが比較的高い可変抵抗器
が別途に必要となり、しかも各素子（ＦＥＴ）ごとに可
変抵抗器の調整作業が必要になる。In order to solve the above points, a method of connecting a variable resistor to the gate input side of the FET and adjusting the range of the gate voltage VG at which the FET is turned on may be adopted. In this case, a variable resistor having a relatively high cost is separately required, and further, a work of adjusting the variable resistor is required for each element (FET).

【００１０】また、他の方法として、ＦＥＴを選別し
て、実際の回路に使用するＦＥＴのゲートカットオフ電
圧のばらつきの範囲を少なくするという方法もあるが、
この場合、目的とする範囲外のＦＥＴが無駄となってし
まいコスト高となる。Another method is to select FETs to reduce the range of variation in the gate cutoff voltage of the FETs used in the actual circuit.
In this case, the FET outside the target range is wasted, resulting in high cost.

【００１１】本発明はそのような実情に鑑みてなされた
もので、蛍光灯の安定器の始動回路部等に利用するのに
適したタイマー回路で、動作時間のばらつきが少なく、
しかも回路構成が簡単で安価なタイマー回路の提供を目
的とする。The present invention has been made in view of the above circumstances, and is a timer circuit suitable for use in a starting circuit portion of a ballast of a fluorescent lamp, and has a small variation in operating time.
Moreover, it is an object of the invention to provide an inexpensive timer circuit having a simple circuit configuration.

【００１２】[0012]

【課題を解決するための手段】上記の目的を達成するた
め、本発明は、実施の形態図面である図１に示すよう
に、抵抗器３ａとコンデンサ３ｂからなる遅れ回路３の
抵抗器３ａとコンデンサ３ｂとの接続点にＦＥＴ４のゲ
ートを接続し、そのＦＥＴ４のドレインから出力を得る
ように構成されたタイマー回路において、共通回路ＣM
と電源８との間に２個の抵抗器６と７を直列に接続し、
その２個の抵抗器６と７との中間点にＦＥＴ４のソース
を接続したことよって特徴づけられる。In order to achieve the above object, the present invention provides a resistor 3a of a delay circuit 3 including a resistor 3a and a capacitor 3b, as shown in FIG. In the timer circuit configured to connect the gate of the FET 4 to the connection point with the capacitor 3b and obtain the output from the drain of the FET 4, the common circuit CM
And two resistors 6 and 7 connected in series between the
It is characterized by connecting the source of the FET 4 to the midpoint between the two resistors 6 and 7.

【００１３】[0013]

【作用】まず、電源８と共通回路ＣM との間に２個の抵
抗器６と７を直列に接続して、その中間点にＦＥＴ４の
ソースを接続すると、この２個の抵抗器６と７の中間点
電圧がバイアス電圧としてＦＥＴ４のソースにかかり、
これによりＦＥＴ４がオンとなるゲート電圧ＶG は、 ＶG ＝ＶGS(off) ＋ＶB ＶGS(off) ：ゲートカットオフ電圧 ＶB ：バイアス電圧 となる。First, two resistors 6 and 7 are connected in series between the power source 8 and the common circuit CM, and the source of the FET 4 is connected to the intermediate point between the two resistors 6 and 7. The midpoint voltage of is applied to the source of FET4 as a bias voltage,
As a result, the gate voltage VG at which the FET 4 is turned on becomes VG = VGS (off) + VBVGS (off): gate cutoff voltage VB: bias voltage.

【００１４】そして、このようにＦＥＴ４のソースにバ
イアス電圧を印加して、ＦＥＴ４がオンとなるゲート電
圧ＶG を高い値にシフトすることにより、使用するＦＥ
Ｔのゲートカットオフ電圧ＶGS(off) に大きなばらつき
があっても、ゲート電圧レベルでの相対的なばらつきは
少なくなる。The bias voltage is applied to the source of the FET 4 in this way to shift the gate voltage VG at which the FET 4 is turned on to a high value, thereby using the FE to be used.
Even if there is a large variation in the gate cutoff voltage VGS (off) of T, the relative variation in the gate voltage level is small.

【００１５】[0015]

【発明の実施の形態】図１は本発明の実施の形態を示す
回路構成図で、蛍光灯の安定器に本発明を適用した例を
示す。1 is a circuit configuration diagram showing an embodiment of the present invention, showing an example in which the present invention is applied to a ballast of a fluorescent lamp.

【００１６】まず、電源回路２は、交流電源１からの交
流入力を全波整流する整流回路２ａ、平滑コンデンサ２
ｂ及び基準電圧を与えるためのツェナダイオード２ｃ等
によって構成されており、その出力電圧（直流）が遅れ
回路３に供給される。First, the power supply circuit 2 includes a rectifying circuit 2a for full-wave rectifying the AC input from the AC power supply 1, and a smoothing capacitor 2
b and a Zener diode 2c for giving a reference voltage, etc., and its output voltage (DC) is supplied to the delay circuit 3.

【００１７】遅れ回路３は、積分用抵抗器３ａとコンデ
ンサ３ｂによって構成されており、その抵抗器３ａとコ
ンデンサ３ｂとの接続点に、ＦＥＴ４のゲートが接続さ
れている。このＦＥＴ４のドレイン側には電源８との間
に負荷抵抗器５が接続され、全体としてＦＥＴ４のドレ
インから出力を得る回路構成となっている。The delay circuit 3 is composed of an integrating resistor 3a and a capacitor 3b, and the gate of the FET 4 is connected to the connection point between the resistor 3a and the capacitor 3b. A load resistor 5 is connected to the drain side of the FET 4 between the FET 4 and the power source 8 to form a circuit configuration in which an output is obtained from the drain of the FET 4 as a whole.

【００１８】そして、この実施の形態において注目すべ
きところは、電源８と共通回路ＣMとの間に、２個の抵
抗器６と７を直列に接続し、これらの抵抗器６と７との
中間点にＦＥＴ４のソースを接続して、その２個の抵抗
器６と７との中間点電圧をバイアス電圧としてＦＥＴ４
のソースに印加することにより、ＦＥＴ４がオンなるゲ
ート電圧を、バイアス電圧分だけ高レベル側にシフトす
るように構成した点にある。What is noteworthy in this embodiment is that two resistors 6 and 7 are connected in series between the power source 8 and the common circuit CM, and these resistors 6 and 7 are connected together. The source of the FET 4 is connected to the intermediate point, and the voltage of the intermediate point between the two resistors 6 and 7 is used as a bias voltage to FET 4
The gate voltage at which the FET 4 is turned on is shifted to the high level side by the bias voltage by applying the voltage to the source.

【００１９】なお、この図１に示した回路構成におい
て、ＦＥＴ４のソースと共通回路ＣMとの間に接続する
コンデンサ９（図中破線で示す）はあっても無くてもよ
いが、２個の抵抗器６と７との中間点電圧の安定化をは
かる点を考慮すれば、接続しておいた方が好ましい。In the circuit configuration shown in FIG. 1, the capacitor 9 (indicated by a broken line in the figure) connected between the source of the FET 4 and the common circuit CM may or may not be provided, but two capacitors are required. In consideration of stabilizing the midpoint voltage between the resistors 6 and 7, it is preferable to connect them.

【００２０】また、図１の実施の形態ではＦＥＴ駆動用
の電源８を別途に設けているが、この電源８に代えて、
信号源である電源回路２で得られる直流電源をバイアス
源に共用すれば、電源電圧が変動しても、これに応じて
動作電圧が変化するので、電源変動の影響を受けない回
路構成とすることができる。Further, in the embodiment of FIG. 1, the power source 8 for driving the FET is separately provided, but instead of this power source 8,
If the DC power source obtained by the power source circuit 2 which is a signal source is shared with the bias source, the operating voltage changes in accordance with the fluctuation of the power source voltage, so that the circuit configuration is not affected by the fluctuation of the power source. be able to.

【００２１】[0021]

【実施例】以上の図１に示した回路構成において、ＦＥ
Ｔ４として２ＳＫ５８３を用いた場合の数値例を述べ
る。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS In the circuit configuration shown in FIG.
An example of numerical values when 2SK583 is used as T4 will be described.

【００２２】図１の回路構成において、２個のバイアス
用の抵抗器６，７と電源８により得られるバイアス電圧
（中間点電圧）が２Ｖであるとすると、２ＳＫ５８３の
ゲートカットオフ電圧はＶGS(off) ＝ 0.3Ｖ〜 1.5Ｖで
あるので、ＦＥＴ４がオンになるゲート電圧ＶG は、 ＶG ＝２Ｖ＋(0.3〜1.5)Ｖ＝ 2.3Ｖ〜 3.5Ｖ となり、電源回路２の出力電圧が、その電圧値（ 2.3Ｖ
〜 3.5Ｖ）に、ほぼ達した時点でＦＥＴ４がオンとな
る。この電圧範囲つまり動作時間を比で表せば１〜1.52
(3.5/2.3) となり、そのばらつきが図２に示した従来の
タイマー回路の値（１〜5.0 ）に比して非常に少なくて
済む。In the circuit configuration of FIG. 1, assuming that the bias voltage (midpoint voltage) obtained by the two bias resistors 6 and 7 and the power supply 8 is 2V, the gate cutoff voltage of the 2SK583 is VGS (. off) = 0.3V to 1.5V, the gate voltage VG at which the FET4 turns on is VG = 2V + (0.3 to 1.5) V = 2.3V to 3.5V, and the output voltage of the power supply circuit 2 is the voltage value. (2.3V
FET4 is turned on when the voltage reaches about 3.5 V). If this voltage range, that is, operating time is expressed as a ratio, it is 1 to 1.52.
(3.5 / 2.3), which is much smaller than the value (1 to 5.0) of the conventional timer circuit shown in FIG.

【００２３】[0023]

【発明の効果】以上説明したように、本発明によれば、
抵抗器とコンデンサからなる遅れ回路の抵抗器とコンデ
ンサとの接続点にＦＥＴのゲートを接続し、このＦＥＴ
のドレインから出力を得るタイマー回路において、電源
と共通回路との間に２個の抵抗器を直列に接続し、これ
ら抵抗器の中間点にＦＥＴのソースを接続したので、Ｆ
ＥＴのゲートカットオフ電圧に大きなばらつきがあって
も、回路全体の動作時間のばらつきは少なくすることが
できる。その結果、蛍光灯の安定器の始動回路部等にお
いて要求される精度を確保することが可能になる。As described above, according to the present invention,
The gate of the FET is connected to the connection point between the resistor and the capacitor in the delay circuit consisting of the resistor and the capacitor.
In the timer circuit that obtains the output from the drain of, the two resistors are connected in series between the power supply and the common circuit, and the source of the FET is connected to the middle point of these resistors.
Even if there is a large variation in the ET gate cutoff voltage, the variation in the operating time of the entire circuit can be reduced. As a result, it is possible to ensure the accuracy required in the starting circuit section of the fluorescent ballast.

【００２４】しかも、本発明では、安価な抵抗器を２個
追加するだけで良く、また可変抵抗器の調整作業も不要
なことから、簡単かつ安価な構成のもとに上記の効果を
達成できる。さらに、ＦＥＴのゲートカットオフ電圧の
ばらつきによる影響が少ないことから、ＦＥＴの選別を
行う必要もなくなるといった利点もある。Moreover, in the present invention, only two inexpensive resistors need to be added, and the adjustment work of the variable resistor is unnecessary, so that the above effects can be achieved with a simple and inexpensive structure. . Further, there is an advantage that it is not necessary to select the FET because the influence of the variation of the FET gate cutoff voltage is small.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の実施の形態を示す回路構成図FIG. 1 is a circuit configuration diagram showing an embodiment of the present invention.

【図２】蛍光灯の安定器に組み込まれるタイマー回路の
従来の構成例を示す図FIG. 2 is a diagram showing a conventional configuration example of a timer circuit incorporated in a ballast of a fluorescent lamp.

【符号の説明】[Explanation of symbols]

１ 交流電源 ２ 電源回路 ３ 遅れ回路 ３ａ 積分用抵抗器 ３ｂ コンデンサ ４ ＦＥＴ ５ 負荷抵抗器 ６，７ 抵抗器（バイアス用） ８ 電源 ＣM 共通回路 1 AC power supply 2 Power supply circuit 3 Delay circuit 3a Integrating resistor 3b Capacitor 4 FET 5 Load resistor 6,7 Resistor (for bias) 8 Power supply CM Common circuit

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】 抵抗器とコンデンサからなる遅れ回路の
抵抗器とコンデンサとの接続点にＦＥＴのゲートを接続
し、そのＦＥＴのドレインから出力を得るように構成さ
れたタイマー回路において、入力信号源との共通回路
と、電源との間に２個の抵抗器を直列に接続し、その２
個の抵抗器の中間点に上記ＦＥＴのソースを接続したこ
とを特徴とするタイマー回路。1. An input signal source in a timer circuit configured to connect a gate of a FET to a connection point between a resistor and a capacitor of a delay circuit including a resistor and a capacitor and obtain an output from a drain of the FET. Two resistors are connected in series between the common circuit and the power supply, and
A timer circuit characterized in that the source of the FET is connected to the middle point of the resistors.