JPH0974197A - 高耐圧半導体素子 - Google Patents
高耐圧半導体素子Info
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- JPH0974197A JPH0974197A JP25720295A JP25720295A JPH0974197A JP H0974197 A JPH0974197 A JP H0974197A JP 25720295 A JP25720295 A JP 25720295A JP 25720295 A JP25720295 A JP 25720295A JP H0974197 A JPH0974197 A JP H0974197A
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Abstract
ることを目的とする。 【解決手段】 半導体基板1上に形成された絶縁膜2上
に第1導電型活性領域3が形成され、この活性領域の表
面にドレイン領域5及びベース領域9が形成され、この
ベース領域9の表面に形成されたソース領域8に接する
ように前記ベース領域9を貫通し、前記活性領域3に達
する複数の溝10a,10bが形成され、これら溝内に
ゲート絶縁膜11a,11b及びゲート電極12a,1
2bが形成され、前記ゲート絶縁膜11a,11b、前
記ゲート電極12a,12b、前記ソース領域8、前記
ベース領域9および前記活性領域3により構成されるM
OS構造において二つ以上のチャネル領域が形成される
ことを特徴とする。
Description
型パワーMOSFET等のMOS構造を有する高耐圧半
導体素子に関する。
つとして、IGBT(Insulated GateBipolar Transist
or )がある。IGBTは、パワーMOSFETの高速
スイッチング特性とバイポーラトランジスタの高出力特
性とを兼ね備えた新しい高耐圧半導体素子であり、近
年、インバータやスイッチング電源等のパワーエレクト
ロニクスの分野で多く利用されている。
示す断面図である。図1において、81はシリコン基板
を示しており、このシリコン基板81上には、シリコン
酸化膜82を介して、低不純物濃度(高抵抗)のn型シ
リコン活性層83が設けられている。これらシリコン基
板81、シリコン酸化膜82、n型シリコン活性層83
はSOI基板を構成している。また、n型シリコン活性
層83の底部には高不純物濃度(低抵抗)のn型シリコ
ン層90が形成されている。
ベース層89が選択的に形成されており、このp型ベー
ス層89の表面には、高不純物濃度のn型ソース層88
が選択的に形成されている。
層83とで挟まれたp型ベース層89の部分上には、厚
さ60nm程度のゲート絶縁膜(不図示)が形成され、
このゲート絶縁膜上にゲート電極91が配設されてい
る。また、ソース電極87が、n型ソース層88および
p型ベース層89にコンタクトするように配設されてい
る。
シリコン活性層83の表面には、n型バッファ層84が
選択的に形成されており、このn型バッファ層84の表
面には、ドレイン電極86が設けられた高不純物濃度の
p型ドレイン層85が選択的に形成されている。
は、以下の通りである。
て正の電圧をゲート電極91に印加する。ゲート電極9
1に正の電圧が印加されると、ゲート電極91の下方の
p型ベース層89の表面のチャネル領域が導通状態とな
り、n型ソース層88からn型シリコン活性層83に電
子が注入されるとともに、p型ドレイン層85から正孔
がn型シリコン活性層83に注入される。この結果、n
型シリコン活性層83は導電変調を起こして低抵抗にな
り、ドレイン・ソース間に主電流が流れるようになる。
に対して負の電圧をゲート電極91に印加する。ゲート
電極91に負の電圧が印加されると、ゲート電極91の
下部のp型ベース層89の表面のチャネル領域が非導通
状態となり、n型ソース層88からn型シリコン活性層
83に電子が注入されなくなる。この結果、n型シリコ
ン活性層83は導電変調を起こさなくなり、やがてドレ
イン・ソース間に主電流が流れなくなる。
のような問題があった。すなわち、ターンオン時には、
ゲート電極91に正の電圧を印加して、p型ベース層8
9の表面のチャネル領域を導通状態にするが、このチャ
ネル領域で生じる電圧降下が大きく、オン電圧が高くな
ってしまう。
素子構造を示す断面図である。この横型IGBTが図1
に示すものと異なる第1の点は、トレンチゲート構造を
採用していることにある。すなわち、シリコン酸化膜8
2に達するトレンチ溝内に、ゲート絶縁膜93を介し
て、ゲート電極97が埋込み形成されている。
8よりもp型ドレイン層85側のp型ベース層89の表
面に、高不純物濃度のp型拡散層94が選択的に形成さ
れていることにある。
がp型拡散層94を介してソース電極87に流れ込むの
で、図1の横型IGBTよりもラッチアップ耐量が高く
なるという利点がある。
ても、チャネル領域の面積(チャネル密度)は図1に示
す横型IGBTのそれと変わらないので、オン電圧が高
くなるという問題は解決されていなかった。
型IGBTでは、チャネル領域での電圧降下により、オ
ン電圧が高くなるという問題があった。
半導体素子を提供することにある。
ッチアップ耐量の高い高耐圧半導体素子を提供すること
にある。
め、本発明(請求項1)は、半導体基板と、この半導体
基板上に形成された絶縁膜と、絶縁膜上に形成された第
1導電型活性領域と、この活性領域の表面に形成された
ドレイン領域と、前記活性領域の表面の前記ドレイン領
域と離間して形成された第2導電型ベース領域と、この
ベース領域の表面に形成された第1導電型ソース領域
と、このソース領域に接するように前記ベース領域を貫
通し、前記活性領域に達する第1の溝の内面に形成され
た第1のゲート絶縁膜と、内面に前記第1のゲート絶縁
膜が形成された前記第1の溝の中に埋め込み形成された
第1のゲート電極と、前記第1の溝と離間した位置にお
いて、前記ソース領域に接するように前記ベース領域を
貫通し、前記活性領域に達する第2の溝の内面に形成さ
れた第2のゲート絶縁膜と、内面に前記第2のゲート絶
縁膜が形成された前記第2の溝の中に埋め込み形成され
た第2のゲート電極と、前記ソース領域および前記ベー
ス領域に電気的にコンタクトするソース電極と、前記ド
レイン領域に電気的にコンタクトするドレイン電極とを
具備してなり、前記ゲート絶縁膜、前記ゲート電極、前
記ソース領域、前記ベース領域および前記活性領域によ
り構成されるMOS構造において二つ以上のチャネル領
域が形成されることを特徴とする高耐圧半導体素子を提
供する。
(請求項2)は、前記第1及び第2の溝は、前記ドレイ
ン領域とほぼ平行に延在していることを特徴とする高耐
圧半導体素子を提供する。
(請求項3)は、前記第1及び第2の溝が、接続されて
格子状をなすことを特徴とする高耐圧半導体素子を提供
する。
(請求項4)は、前記第1及び第2の溝の少なくとも1
方は、ジグザグ状をなすことを特徴とする高耐圧半導体
素子を提供する。
(請求項5)は、前記第1及び第2の溝は、それぞれ、
前記ドレイン領域の延在方向に対して斜めに配置された
複数の短い溝からなることを特徴とする高耐圧半導体素
子を提供する。
(請求項6)は、前記第1の溝は前記ドレイン領域側に
配置され、前記第1の溝の前記ドレイン領域側には前記
ソ−ス領域は存在しないことを特徴とする高耐圧半導体
素子を提供する。
(請求項7)は、前記第1及び第2の溝の側壁面の面方
位がほぼ{100}であることを特徴とする高耐圧半導
体素子を提供する。
(請求項8)は、前記第1の溝は前記ドレイン領域側に
配置され、前記第1の溝の前記ドレイン領域とは反対側
の前記ベ−ス領域に1つのチャネル領域が形成され、前
記第2の溝の周囲の前記ベ−ス領域に2つのチャネル領
域が形成されることを特徴とする高耐圧半導体素子を提
供する。
(請求項9)は、前記ドレイン領域は第2導電型である
ことを特徴とする高耐圧半導体素子を提供する。
(請求項10)は、前記ドレイン領域は第1導電型であ
ることを特徴とする高耐圧半導体素子を提供する。
(請求項11)は、前記第1または第2の溝の底部から
前記活性層の底部までの距離をl、前記溝間の距離を
w、前記溝のうち前記活性層に接している部分の深さを
dとすると、(l・d/w)>3.45×10-6cmな
る条件を満たすことを特徴とする高耐圧半導体素子を提
供する。
(請求項12)は、前記第1又は第2の溝よりも前記ド
レイン領域側に、絶縁膜で埋め込まれたダミ−の溝が形
成されていることを特徴とする高耐圧半導体素子を提供
する。
(請求項13)は、前記第1及び第2の溝のそれぞれ
は、それらに接続され、それぞれ不連続な複数に区分さ
れたサブ溝を有し、それらの内面にはサブゲート絶縁膜
が形成され、かつサブゲート電極が埋め込まれているこ
とを特徴とする高耐圧半導体素子を提供する。
(請求項14)は、前記ベ−ス領域の拡散深さは、3μ
m以下であることを特徴とする高耐圧半導体素子を提供
する。
(請求項15)は、前記ベ−ス領域の表面に溝が形成さ
れ、この溝に前記ソ−ス電極により埋め込まれているこ
とを特徴とする高耐圧半導体素子を提供する。
(請求項16)は、前記ベ−ス領域と前記ドレイン領域
との間の前記活性領域に、絶縁体又は半導体で埋め込ま
れた溝が形成され、この溝の下方に、第1導電型のバイ
パス領域が形成されていることを特徴とする高耐圧半導
体素子を提供する。
は、ソース領域に接するようにベース領域を貫通し、活
性領域に達する複数の溝が形成され、これら溝の内面に
ゲート絶縁膜が形成されるとともに、溝内はゲート電極
で埋め込まれ、複数のMOS構造が形成される。これら
MOS構造により一つの素子内に二つ以上のチャネル領
域が形成される。したがって、チャネル密度は高くな
り、チャネル領域全体の抵抗が小さくなる。
型ベース層を貫通して第1導電型活性層に達しているの
で、この溝底部近傍の活性層の領域ではキャリアの流れ
が阻害される。
パワーMOSFETの場合には第1導電型ソース層の多
数キャリアと同極性のキャリアが、IGBTの場合には
同極性および逆極性のキャリアが、溝底部近傍の活性層
の領域に効果的に蓄積される。
ソース層およびその近傍に十分な量のキャリアが供給さ
れ、容易にチャネルを形成できるようになる。
て、優れたオン特性(例えばオン電圧)が得られるよう
になる。
の種々の実施例について説明する。 (第1の実施例)図3は、本発明の第1の実施例に係る
横型IGBTの平面図である。また、図4は、図3の横
型IGBTのI−I断面図である。
のシリコン基板1上には、シリコン酸化膜2を介して、
低不純物濃度のn型シリコン活性層3が設けられてい
る。これらシリコン基板1、シリコン酸化膜2およびn
型シリコン活性層3は、SOI基板を構成している。ま
た、図中、参照数字13は、素子分離絶縁膜を示してい
る。
体層/絶縁層積層構造の基板を意味し、シリコン層/絶
縁層積層構造の基板を含む広い意味のSOI基板であ
る。
μm程度が好ましい。1μmより薄いと耐圧が低くなっ
てしまい、5μmより厚いとウェハが反ったり、酸化膜
の形成に時間がかかってしまう。また、n型シリコン活
性層3の膜厚は20μm以下が好ましく、素子分離を容
易にすることを考えると、より好ましくは10μm以下
である。さらに、n型シリコン活性層3の不純物総量
は、耐圧を高くすることを考えると1.0×1010〜
3.0×1012cm-2が好ましく、より好ましくは0.
5〜1.8×1012cm-2である。
ッファ層4が選択的に形成されており、このn型バッフ
ァ層4の表面には、高不純物濃度のp型ドレイン層5が
選択的に形成され、このp型ドレイン層5上にドレイン
電極6が設けられている。
n型シリコン活性層3の表面には、p型ベース層9が選
択的に形成されており、このp型ベース層9の領域に
は、p型ベース層9を貫通し、n型シリコン活性層3に
達する2本のトレンチ溝10a,10bが形成されてい
る。これらトレンチ溝10a,10bの内面には、厚さ
20〜100nm程度のゲート酸化膜11a,11bが
形成され、かつトレンチ溝10a,10b内には、例え
ばポリシリコンからなるトレンチゲート電極12a,1
2bが埋込み形成されている。
は、高不純物濃度のn型ソース層8a,8b,8cが選
択的に形成されている。また、n型ソース層8およびこ
のn型ソース層8が形成されている領域中のp型ベース
層9上には、ソース電極7が設けられている。このソー
ス電極7は、絶縁膜50を介してp型ベース層9が形成
されていないn型シリコン活性層3の領域まで延びてお
り、これによりソース電極7にフィールドプレートの機
能を持たせることができ、耐圧を改善できる。また、ソ
ース電極7とp型ベース層9のコンタクトする部分には
選択的に高不純物濃度のp型コンタクト層51a,51
bが形成されている。
型ベース層9、n型シリコン活性層3、ゲート酸化膜1
1およびトレンチゲート電極12a,12bによって、
n型MOSトランジスタが構成されている。
10aについては、ドレイン側と反対側の上部側壁のみ
にn型ソース層8aが形成され、一方、ドレイン側に遠
い方のトレンチ溝10bについては、両方の上部側壁に
n型ソース層8b,8cが形成されている。
ターンは、図3に示すように、p型ドレイン層5の長手
方向にほぼ平行なストライプパターンとなっている。つ
まり、トレンチ溝10a,10bの長手方向は、p型ド
レイン層5のそれとほぼ平行である。換言すれば、トレ
ンチ溝10a,10bは、p型ドレイン層5に沿って形
成されている。さらに換言すれば、p型ドレイン層5に
対向するp型ベース層9の面に対してほぼ平行にトレン
チ溝10a,10bが形成されている。
いて、トレンチゲート電極12a,12bにソース電圧
に対して正の電圧を印加すると、トレンチ溝10a,1
0bの周囲のチャネル領域(p型ベース層9)が導通状
態になる。
からn型シリコン活性層3に電子が注入され、そして、
p型ドレイン層5からn型シリコン活性層3に正孔が注
入されるので、n型シリコン活性層3が導電変調を起こ
し、素子はIGBT動作によってターンオンする。
型MOSトランジスタが形成され、これにより、ターン
オン時、導通状態時に、一つの素子内に三つの並列のチ
ャネル領域を形成でき(従来は一つ)、従来よりもチャ
ネル密度が高くなり、オン電圧が低くなる(第1の
点)。
向は、上述したように、p型ドレイン層5のそれとほぼ
平行なので、nチャネル型MOSトランジスタの三つの
並列のチャネル領域のチャネル幅は従来のそれよりも長
くなる。
り、トレンチ溝10a,10bの下部のn型シリコン活
性層3ではキャリアの流れは阻害されるので、ターンオ
ン時、導通状態時には、n型ソース層8a,8b,8c
からp型ベース層9に注入された電子およびドレイン側
からソース側に流れ込む正孔(ドレイン電流)がトレン
チ溝10a,10bの下部の低濃度のn型ベース層3に
効果的に蓄積される。
小さくなり、三つのnチャネル型MOSトランジスタの
ソース領域およびその近傍に十分な量のキャリアが供給
され、三つの並列のチャネル領域を容易に同時に働かす
ことができるようになる(第2の点)。
10bの寸法(幾何学的形状)を最適化することによ
り、より大きな電流を流せるようになる。
は、その4つの側面の面方位が図5(a)に示すように
およそ{100}になるように形成されている。すなわ
ち、トレンチ溝10は図5(b)に示す三つの{10
0}面のいずれかにほぼ平行となる。面方位を{10
0}に選ぶと、シリコン結晶格子のラフネスが少なくな
り、さらに電子の有効質量も小さくなるため、チャネル
領域での移動度が高くなって、電流密度が増加し、オン
抵抗が低減される(第3の点)。
オン時における電流の流れを示す図である。三つのチャ
ネル領域を通る電子の割合は、ドレイン領域から離れる
ほど少なくなっているが、全てのチャネル領域が働いて
いる(導通状態になっている)。これから、n型ソース
層8a,8b,8c下部にキャリアの蓄積が効果的に生
じ、これによりチャネル領域の全てが導通状態になるこ
とが分かる。
本実施例および従来の素子内のキャリアの濃度プロファ
イルを示す図である。図7(a)は図7(c)のII−II
方向のキャリアの濃度プロファイル、図7(b)は図7
(c)のIII −III 方向(深さ方向)におけるキャリア
の濃度プロファイルを模式的に示している。図7(a)
〜(c)から三つのn型MOSトランジスタのソース領
域の近傍に図1の従来のIGBTよりも効果的にキャリ
アが蓄積されていることが分かる。なお、図7(c)の
断面図ではp型コンタクト層を省略してある。
(本発明)は素子パラメータ(例えば、各拡散層の濃度
プロファイル、トレンチ溝10の深さ、トレンチ溝10
の幅)寸法を適当に設定した場合を示し、実線b(本発
明)は素子パラメータが最適化された場合を示してい
る。図7(b)から、素子パラメータを最適化すること
により、ソース側に向かって過剰キャリアが単調に減少
することなく、ソース領域の近傍に効果的にキャリアが
蓄積することが分かる。
す。図8は図7(a)とは左右が逆転しており、また素
子パラメータが最適化された場合は省略してある。
場合でも、ソース側における過剰キャリアは1016cm
-3以上となることが分かる。これに対して従来の場合
は、ソース側で過剰キャリアが1015cm-3以下に減っ
てしまう。
十分に低いものとなり、また、ターンオン後は従来より
も低いオン電圧でチャネル領域の導通状態が維持され
る。
来よりも大幅にオン抵抗を低くできるようになる。
(幾何学的形状)は以下の通りである。
0bの底部(先端)からn型シリコン活性層3の底部ま
での距離をl、トレンチ溝間の距離をw、p型ベース層
9から突き抜けている部分のトレンチ溝10a,10b
の深さをdとする。トレンチゲート領域を流れる正孔電
流Jp は、素子の奥行き方向を単位長さ(1cm)とす
ると、 Jp =2・μ・k・T(n/l)w となる。ただし、nはキャリア濃度(cm-3)、μは移
動度、kはボルツマン係数、Tは温度である。
相当し、Jp =0.3Jとなる。
に比例し、 d・n=(0.3J・l・d)/(2μ・k・T・w) (1) となる。
4.14×1021を代入すると、 d・n=1.45×1017(l・d/w) (2) となる。
が10μm程度の場合、d>5[μm]、n>1×10
15[cm-3]であることが好ましい。したがって、この
値を(2)式に代入すると、 d・n=1.45×1017(l・d/w)>(5×10
-4[cm])(1×1015[cm-3])となり、 (l・d/w)>3.45×10-6[cm]なる条件式
が得られる。この条件式を満たす場合、常に従来の横型
IGBTよりも大きな電流が得られる。
016[cm-3]であり、この値を(2)式に代入する
と、 (l・d/w)>3.45×10-5[cm]なる条件式
が得られる。この条件式を満たす場合、さらに大きな電
流が得られる。
>3.45×10-6[cm]、好ましくは(l・d/
w)>3.45×10-5[cm]の範囲にパラメータ
l,d,wを設定することにより、常に従来の横型IG
BTよりも大きな電流が得られるようになる。
図1の従来の横型IGBTのターンオフ波形を示す図で
ある。これは本実施例、従来のいずれも同じドレイン電
圧、同じゲート電圧からターンオフを開始した場合を示
している。本実施例のほうがドレイン電流が大きい分だ
け、ターンオフ開始時のドレイン電流値を100%とし
て、ドレイン電流値が90%から10%に落ちる時間で
あるフォールタイムが長くなるが、ほとんど従来と同じ
フォールタイムが得られる。
始時のドレイン電流値を1として書き直した波形図であ
り、図12は、ターンオフロスを示すグラフである。図
11及び12から、本発明のほうがフォールタイムの部
分の面積が小さく、したがってターンオフロスが小さい
ことが分かる。よって、本実施例に係るIGBTによれ
ば、従来のIGBTとほぼ同じ程度に高速で、ターンオ
フロスの小さいスイッチング動作が可能となる。 (第2の実施例)図13は、本発明の第2の実施例に係
る横型IGBTの素子構造を示す断面図である。なお、
以下の図において、前出した図と同一符号(添字が異な
るものを含む)は同一部分または相当部分を示し、詳細
な説明は省略する。また、以下の図中では、絶縁膜50
およびp型コンタクト層51は特に図示しないこととす
る。
それと異なる点は、トレンチ溝を10a,10b,10
cの3本に増やしたことにある。本実施例によれば、チ
ャネル領域が5カ所に増えるので、素子面積当たりのチ
ャネル密度がより高くなり、さらにオン電圧を下げるこ
とができる。なお、トレンチ溝4本以上でもよい。 (第3の実施例)図14は、本発明の第3の実施例に係
る横型IGBTの素子構造の要部(ソース側素子構造)
を示す断面図である。
それと異なる点は、トレンチ溝10a,10bで分離さ
れたp型ベース層9のうち、最もドレイン側のp型ベー
ス層9であるフローティング状態のp型ベース層を無く
したことにある。
場合と同じチャネル密度が得られるので、第1の実施例
と同様な効果が得られる。 (第4の実施例)図15は、本発明の第4の実施例に係
る横型IGBTの素子構造の要部(ソース側素子構造)
を示す断面図である。
それと異なる点は、各トレンチ溝10a,10bの上部
側壁にそれぞれ二つずつのn型ソース層8a,8b,8
c,8dを形成したことにある。
態時に、四つのチャネル領域が形成されるので、第1の
実施例よりもチャネル密度が高くなり、さらに、ターン
オン電圧を下げることができるようになる。
ソース電極7がコンタクトしていることにより、ラッチ
アップ耐量が増加し、ターンオフスピードを改善するこ
とが可能となる。 (第5の実施例)図16は、本発明の第5の実施例に係
る横型IGBTの素子構造の要部(ソース側素子構造)
を示す断面図である。
それと異なる点は、最もドレイン側のp型ベース層9と
n型ソース層8a,8bとに、ソース電極7がコンタク
トしていないことにある。
ス電極7がコンタクトしていないので、ターンオンの際
に最もドレイン側のp型ソース層9から正孔が抜けてい
くのを防ぐことができるので、ターンオン特性が改善さ
れる。 (第6の実施例)図17は、本発明の第6の実施例に係
る横型IGBTの素子構造の要部(ソース側素子構造)
を示す断面図である。
それと異なる点は、n型MOSトランジスタのゲート部
を形成するトレンチ溝10a,10b(トレンチゲート
溝)とは別の酸化膜15が埋め込まれたトレンチ溝20
(ダミートレンチ溝)を付加したことにある。このダミ
ートレンチ溝20はトレンチゲート溝10a,10bよ
りもドレイン側に形成されている。
により、ターンオフの際に最もドレイン側のp型ベース
層9とソース電極7とのコンタクト部から正孔が抜けて
いくのを防ぐことができるので、第4の実施例よりもキ
ャリア(電子)の蓄積が促進され、さらにオン特性が改
善される。
0-6[cm]の範囲はダミートレンチ溝とトレンチゲー
ト溝との間にも適用される。 (第7の実施例)図18は、本発明の第7の実施例に係
る横型IGBTの素子構造の要部(ソース側素子構造)
を示す断面図である。
それと異なる点は、ダミートレンチ溝20の構造をトレ
ンチゲート溝10a,10bのそれと同じにし、かつダ
ミートレンチ溝20内のトレンチゲート電極12をフロ
ーティング状態にしたことにある。
とトレンチゲート溝10a,10bとを同一工程で形成
できるので、第6の実施例に比べて、プロセスが簡略化
される。 (第8の実施例)図19は、本発明の第8の実施例に係
る横型IGBTの素子構造の要部(ソース側素子構造)
を示す断面図である。
それと異なる点は、ダミートレンチ溝20をp型ベース
層9の端の部分に形成したことにある。本実施例でも、
第6の実施例と同様な効果が得られる。 (第9の実施例)図20は、本発明の第9の実施例に係
る横型IGBTの素子構造の要部(ソース側素子構造)
を示す断面斜視図である。また、図21は、図20の横
型IGBTのI−I断面図である。
ートレンチ溝20を図20に示すような平面パターンに
なるように形成したものである。
をトレンチゲート溝10との距離を狭くして、最もドレ
イン側のp型ベース層9をフローティング状態にするこ
とできるようになる。
得られるダミートレンチ溝の平面パターンを示す図であ
る。
ターンが一つの長方形、図23はダミートレンチ溝20
bの平面パターンが複数の長方形、図24はダミートレ
ンチ溝20cの平面パターンが櫛型のものを示してい
る。 (第10の実施例)図25は、第1の実施例のトレンチ
溝間のパターンを変えた例を示す平面図(第10の実施
例)である。また、図26は図25の横型IGBTのI
−I断面図、図27は図25の横型IGBTのII−II断
面図である。
10b間にn型ソース層8が形成され、そして、n型ソ
ース層8は複数のp型ベース層9を囲むように形成され
ている。
域が形成されるので、第1の実施例と同様の効果が得ら
れる。
本数が増えると、この平面パターンがくり返される。
り挟まれた領域についてのみ示したものであって、2本
のトレンチゲートで2箇所のチャネルを形成した実施例
ではない。 (第11の実施例)図28は本発明の第11の実施例に
係る横型IGBTの平面図である。また、図29は図2
8の横型IGBTのI−I断面図、図30は図28の横
型IGBTのII−II断面図である。
してそれぞれほぼ直角になるようにp型ベース層9とn
型ソース層8とを交互に形成している。
側壁にn型ソース層8が無い部分には図25とは異なっ
てチャネルを形成できないが、その代わりに、トレンチ
ゲート溝間の距離を縮めることができるので、チャネル
密度を高くでき、先の実施例と同様な効果が得られる。 (第12の実施例)図31は、本発明の第12の実施例
に係る横型IGBTの素子構造の要部(ソース側素子構
造)を示す断面図である。
それと異なる点は、ダミートレンチ溝20が,トレンチ
ゲート溝10a,10bよりも深く形成されていること
にある。
ベース層9とソース電極7とのコンタクト部分から正孔
が抜けていくのをより効果的に防ぐことができ、さらに
オン特性が改善される。 (第13の実施例)図32は、本発明の第13の実施例
に係る横型IGBTの素子構造の要部(ソース側素子構
造)を示す断面図である。
レンチゲート溝10cをn型シリコン活性層2の底部に
達するように形成している。すなわち、他のトレンチゲ
ート溝10a,10bよりも深く形成している。 (第14の実施例)図33は、本発明の第14の実施例
に係る横型IGBTの素子構造の要部(ソース側素子構
造)の平面図である。また、図34は図33の横型IG
BTのI−I断面図、図35は図33の横型IGBTの
II−II断面図、図36は図33の横型IGBTのIII −
III 断面図である。
を格子状に形成したことにある。
ソース層8により囲まれるので、トレンチゲート溝10
の側壁の全てにチャネル領域を形成でき、チャネル密度
をさらに高めることができる。 (第15の実施例)図37は、本発明の第15の実施例
に係る横型IGBTの素子構造の要部(ソース側素子構
造)の平面図である。また、図38は図37の横型IG
BTのI−I断面図、図39は図37の横型IGBTの
II−II断面図である。
のそれと異なる点は、p型ベース層9の一部(p型ドレ
イン層の長手方向に平行な二つの面)がn型ソース層8
により囲まれていることにある。
伸びているトレンチゲート溝間の距離を狭くすることが
でき、チャネル密度を高くできる。 (第16の実施例)図40は、本発明の第16の実施例
に係る横型IGBTの素子構造の要部(ソース側素子構
造)の平面図である。また、図41は図40の横型IG
BTのI−I断面図、図42は図40の横型IGBTの
II−II断面図、図43は図40の横型IGBTの III−
III 断面図である。
のそれと異なる点は、p型ベース層9の一部(p型ドレ
イン層の長手方向に垂直な二つの面)がn型ソース層8
により囲まれていることにある。
伸びているトレンチゲート溝間の距離を狭くすることが
でき、チャネル密度を高くできる。 (第17の実施例)図44は、本発明の第17の実施例
に係る横型IGBTの素子構造の要部(ソース側素子構
造)を示す断面図である。
それと異なる点は、ダミートレンチ溝20とその隣のト
レンチゲート溝10との間にはn型ソース層8を形成せ
ず、チャネル領域が形成されない領域を設けたことにあ
る。
の際の正孔のバイパスとなり、オフ特性が改善される。
また、ダミートレンチ溝20により、ターンオンの際に
正孔が最もドレイン側のp型ベース層9から流れ出てし
まうことがなく、良好なオン特性を維持できる。 (第18の実施例)図45は、本発明の第18の実施例
に係る横型IGBTの素子構造の要部(ソース側素子構
造)を示す断面図である。
それと異なる主な点は、最もドレイン側のp型ベース層
9に電極102を介してダイオード21を設けたことに
ある。
乏層30が形成される。このとき、トレンチゲート溝1
0の存在によって、空乏層30、p型ベース層9、ソー
ス電極7という正孔の排出経路p1は抑制され、ターン
オフが遅れる。
層30のそれよりも小さいので、p型ベース層9、ダイ
オード21という正孔の排出経路p2により、素子内の
正孔が効果的に排出されるので、ターンオフ特性は優れ
たものとなる。
けられた(最もドレイン側の)p型ベース層9の電位は
他のp型ベース層9に対して0.7V程高くなるので
(シリコンの場合)、上記p型ベース層9から正孔が排
出されるのを防止でき、オン特性は良好なものとなる。
レイン側のp型ベース層9の電極102をショットキー
電極としてもよい。 (第19の実施例)図46は、本発明の第19の実施例
に係る横型IGBTの素子構造の要部(ソース側素子構
造)を示す断面図である。
のn型シリコン活性層3の底部に高不純物濃度のn型半
導体層32を設けたことにある。
ャネル領域を介してn型シリコン活性層3に注入された
電子は、n型半導体層32を介して素子内を流れるの
で、電子電流の抵抗を低減できる。
b,10cを多数並列に形成しても、n型MOSトラン
ジスタが有効に電子の注入に寄与するので、トレンチゲ
ート溝10a,10b,10cの数に対応したオン電圧
の低下が期待できる。
乏層30により、n型半導体層32がフローティング状
態になって電位上昇が防止されるので、耐圧が低下する
心配はない。 (第20の実施例)図47は、本発明の第20の実施例
に係る横型IGBTの素子構造を示す平面図である。な
お、図中、上側のソース電極7内の構造は下側のソース
電極7内のそれと同じであり省略してある。また、図
中、16はソース電極7と下地とのコンタクトホールを
示している。
的に形成されたタイプのものであり、領域14の部分に
対してはソース電極7とのコンタクトを直接とらないで
おくことにより、領域14に直接正孔が流れ込まず、ト
レンチゲート溝10a,10b下に電子の蓄積が起こ
り、複数個並べた奥のトレンチゲートからも電子の注入
を起こさせることができる。 (第21の実施例)図48は、本発明の第21の実施例
に係る横型IGBTの素子構造の要部(ソース側素子構
造)を示す断面図である。
n型ソース層8aとn型シリコン活性層3との間のp型
ベース層9上に、ゲート絶縁膜(不図示)を介して、ゲ
ート電極40を配設したことにある。
ジスタと表面ゲートのMOSトランジスタとを組み合わ
せたことにある。
ランジスタが存在するので、従来の表面ゲートのMOS
トランジスタだけの横型IGBTに比べて、オン特性が
改善される。 (第22の実施例)図49は、本発明の第22の実施例
に係る横型IGBTの素子構造の要部(ソース側素子構
造)を示す断面図である。
トレンチゲート溝10内のゲート酸化膜11aの膜厚を
一番厚くしてあることである。
ト側面にチャネルが形成されるのを効果的に防ぐことが
できる。 (第23の実施例)図50は、本発明の第23の実施例
に係る横型IGBTの素子構造の要部(ソース側素子構
造)を示す断面図である。
トレンチゲート溝10cが形成されたp型ベース層9の
領域のうち、n型ソース層が形成されていない領域のp
型ベース層9に、ソース電極7がコンタクトしていない
ことにある。
b,8c,8dが形成された領域のp型ベース層9から
正孔がソース電極7に排出するのを防止できる。 (第24の実施例)図51は、本発明の第24の実施例
に係る横型IGBTの素子構造の要部(ソース側素子構
造)を示す断面図である。
トレンチゲート溝10bのソース側にダミートレンチ溝
20を形成したことにある。
により、トレンチゲート溝10a,10bの形成されて
いる領域に効果的にキャリア(電子)を蓄積できるの
で、優れたオン特性が得られる。 (第25の実施例)図52は、本発明の第25の実施例
に係る横型IGBTの素子構造の要部(ソース側素子構
造)を示す平面図である。また、図53は、図52の横
型IGBTのI−I断面図である。
トレンチゲート溝10を用いたことにある。トレンチゲ
ート溝10a,10bの全ての側壁面の面方位は{10
0}であることが好ましい。この場合、鋸刃のなす角θ
は90°となる。
チゲート溝を用いた場合よりも、トレンチゲート溝10
a,10bの側壁の面積が大きくなり、チャネル面積が
大きくなるので、オン抵抗をさらに低くできる。 (第26の実施例)図54は、本発明の第26の実施例
に係る横型IGBTの素子構造の要部(ソース側素子構
造)を示す平面図である。
のそれと異なる点は、最もドレイン側のトレンチゲート
溝10aのみを鋸状としたことにある。他のトレンチゲ
ート溝10bはストライプ状になっている。トレンチゲ
ート溝による効果はドレインから離れるほど小さくなる
ので、オン抵抗を効果的に下げるには、最もドレイン側
のトレンチゲート溝10aにより形成されるチャネル面
積を大きくすることが重要である。本実施例でも、スト
ライプ状のトレンチゲート溝のみを用いた場合よりも、
トレンチゲート溝の側壁の面積が大きくなり、チャネル
面積が大きくなるので、オン抵抗をさらに低くできる。 (第27の実施例)図55は、本発明の第27の実施例
に係る横型IGBTの素子構造の要部(ソース側素子構
造)を示す平面図である。また、図56は、図55の横
型IGBTのI−I断面図である。
トレンチゲート溝10sを斜めに配列形成することによ
り、チャネル面積を増やしていることにある。
イン側のドリフト領域には酸化膜17が埋め込まれたス
トライプ状のダミートレンチ溝10dが形成されてい
る。これにより、ソース電極7(特に最もドレイン側の
トレンチゲート溝のp型ベース層9およびn型ソース層
8にコンタクトしている部分)から排出されるホール電
流を低減でき、不連続に配列形成されたトレンチゲート
溝10sの下部のn型シリコン活性層3中に効果的にキ
ャリアを蓄積でき、優れたオン特性が得られるようにな
る。
ト溝10sにそれぞれ二つづつのn型ソース層8a,8
b,8c,8dを設けているので、二つのトレンチゲー
ト溝10sに四つのチャネルが形成される。
度が高くなるので、ターンオフ特性が改善されるように
ホール電流の排出量を多少大きくしても、オン特性が劣
化することはない。したがって、本実施例によれば、オ
ン特性およびターンオフ特性の両方を容易に改善でき
る。 (第28の実施例)図57は、本発明の第28の実施例
に係る横型IGBTの素子構造の要部(ソース側素子構
造)を示す平面図である。また、図58、図59、図6
0はそれぞれ図57の横型IGBTのI−I断面図、II
−II断面図、III −III 断面図である。
のそれと異なる点は、ダミートレンチ溝を用いずにホー
ル電流の排出を抑制していることにある。
うに、最もドレイン側のトレンチゲート溝10aのp型
ベース層9およびn型ソース層8にコンタクトしないよ
うにソース電極7を形成することにより、この部分のソ
ース電極7からホール電流が排出されないようにしてい
ることにある。
ス層8は、図59、図60に示すように、最もドレイン
側のトレンチゲート溝10aが形成されていない領域で
ソース電極7にコンタクトしている。
き、チャネル密度が高くなるので、第27の実施例と同
様にオン特性の改善を図れる。 (第29の実施例)図61は、本発明の第29の実施例
に係る横型IGBTの素子構造の要部(ソース側素子構
造)を示す平面図である。また、図62は、図61の横
型IGBTのI−I断面図である。
のそれと異なる点は、ダミートレンチ溝20が付加され
ていることにある。したがって、本実施例によれば、第
28の実施例よりもホール電流が排出され難くなるの
で、さらにオン特性を改善できるようになる。 (第30の実施例)図63は、本発明の第30の実施例
に係る横型パワーMOSFETの素子構造を示す平面図
である。また、図62は、図61の横型パワーMOSF
ETのI−I断面図である。
構造は、図3の横型IGBTにおいて、高不純物濃度の
p型ドレイン層5を高不純物濃度のn型ドレイン層5n
に置き換えたものとなっている。
効果により、オン特性およびターンオフ特性が改善され
る。したがって、本実施例によれば、従来よりもオン特
性およびターンオフ特性が優れた横型パワーMOSFE
Tを実現できる。
ドレイン層5を高濃度のn型ドレイン層5nに置き換え
ても従来よりも特性が優れた横型パワーMOSFETが
得られる。
るものではない。例えば、上記実施例では、溝として、
断面形状が長方形のトレンチゲート溝(ダミートレンチ
溝)の場合について説明したが、図65(a)に示すよ
うに、断面形状が三角形、図65(b)に示すように、
断面形状が順テーパー、図65(c)に示すように、断
面形状が逆テーパー、または図65(d)に示すよう
に、断面形状が平行四辺形であってもよい。
ターンが主としてp型ドレイン層4の長手方向に平行な
トレンチゲート溝(ダミートレンチ溝)の場合について
説明したが、図66(a)に示すように、平面パターン
がp型ドレイン層4の長手方向に対して傾いたもの、図
66(b),66(c)に示すように、平面パターンが
全体としてはp型ドレイン層4にほぼ沿ったものでもよ
い。
第25の実施例で説明した。また、図66(c)の場合
には図55の場合と同様にダミートレンチ溝を設けるこ
とが好ましい。
面形状および上記実施例の断面形状のものと、図66の
平面パターンおよび上記実施例の平面パターンのものと
を適宜組み合わせたものが考えられる。また、溝の数は
上記実施例に示した数に限定されるものではない。
溝とダミートレンチ溝をそれぞれ別に設計しても良い
し、同じに設計して良い。 (第31の実施例)図67は、本発明の第31の実施例
に係る横型IGBTの平面図である。また、図68は、
図67の横型IGBTのI−I断面図、図69は、図6
7の横型IGBTのII−II断面図、図70は、図67の
横型IGBTのIII −III 断面図である。
それと異なる点は、主トレンチ溝10a,10bから派
生した副トレンチ溝10a´,10b´を設けたことに
ある。副トレンチ溝10a´,10b´は、主トレンチ
溝10a,10bに平行に延び、かつ主トレンチ溝10
a,10bに接続されているが、それぞれ不連続な複数
の部分からなる。主トレンチ溝10a,10bと、副ト
レンチ溝10a´,10b´との間の間隔は、好ましく
は4μm以下であり、、より好ましくは2μm以下であ
る。
a,10bと、副トレンチ溝10a´,10b´との間
に囲まれたn型領域の部分8d,8eは、副トレンチ溝
10a´,10b´が不連続となっている部分でソ−ス
領域8a,8cと電気的に接続されており、ソ−ス領域
8a,8cと同一の電位を有することがわかる。即ち、
主トレンチ溝10a,10bと、副トレンチ溝10a
´,10b´との間に囲まれたn型領域8d,8eにも
チャンネルが形成されることがわかる。
ス電極7とのコンタクトを持たないので、その分、トレ
ンチ溝同士の間隔を狭くすることが可能である。トレン
チ溝がドレイン領域から近いほど電流密度を上げるのに
寄与する割合が増えるので、主トレンチ溝10a,10
bのみが設けられている場合よりも、副トレンチ溝10
a´,10b´と併せもった場合のほうが、良好なオン
電圧特性を得ることが出来る。 (第32の実施例)図71は、本発明の第32の実施例
に係る横型IGBTの平面図である。また、図72は、
図71の横型IGBTのI−I断面図、図73は、図7
1の横型IGBTのII−II断面図、図74は、図71の
横型IGBTのIII −III 断面図である。
係る実施例である。この実施例の横型IGBTが第31
の実施例のそれと異なる点は、副トレンチ溝10a´,
10b´が不連続となっている部分に、p+ コンタクト
領域101a,101bが入り込んでいることである。
そのため、チャンネル領域とソ−ス電極とのコンタクト
が離れたところがないようにされている。これによっ
て、ラッチアップ耐量を上げることが可能である。 (第33の実施例)図75は、本発明の第33の実施例
に係る横型IGBTの平面図である。この実施例は、第
31の実施例の変形例に係る実施例である。この実施例
の横型IGBTが第31の実施例のそれと異なる点は、
主トレンチ溝10a,10bから派生した副トレンチ溝
を2つ設けたことである。即ち、副トレンチ溝10a
´,10a”,10b´,10b”が、主トレンチ溝1
0a,10bに平行に、かつ主トレンチ溝10a,10
bに接続されて設けられている。
持たない副トレンチ溝の数を増やすことにより、チャネ
ルの密度を上げることが可能となり、オン抵抗を更に下
げることが可能となる。 (第34の実施例)図76は、本発明の第34の実施例
に係る横型IGBTの平面図である。また、図77は、
図76の横型IGBTの断面図である。本実施例の横型
IGBTが第1の実施例のそれと異なる点は、p型ベ−
ス層9の形成の拡散時間を短くすることにより、p型ベ
−ス層9の拡散長を短くしていることである。
することにより、p型ベ−ス層9とn+ 型ソ−ス層とに
より形成されるチャンネル長が短くされる。その結果、
チャンネル部分での電圧降下を少なくすることが出来、
素子全体のオン抵抗を下げること、即ち、電流密度を増
加させることが可能である。
のチャンネル長のIGBTにおける電流電圧特性を示す
グラフである。図78のグラフにおいて、曲線aはチャ
ネル長0.5μmの本発明に係るIGBT、曲線bはチ
ャネル長1.0μmの本発明に係るIGBT、曲線cは
チャネル長3.0μmの本発明に係るIGBT、曲線d
はチャネル長3.0μmの図1に示す従来のIGBTに
ついての特性を示す。なお、本発明に係るIGBTは、
いずれも図3又は図76に示す構造のものである。
るに従って、より大きなドレイン電流が流れ、高い電流
密度が得られることがわかる。また、同一のチャネル長
であっても、本発明に係るIGBTは、従来のIGBT
に比べ、優れた特性を示すことがわかる。
熱工程の流れを示す図である。通常のIGBTの製造工
程では、図79(a)に示すように、n型バッファ層の
形成と同時にp型ベ−ス層形成のためのイオン注入を行
い、次いで、ベ−ス拡散を行う。これに対し、本実施例
では、図79(b)に示すようにベ−ス拡散の途中でp
型ベ−ス層形成のためのイオン注入を行なうか、又は図
79(c)に示すようにベ−ス拡散が終わってからp型
ベ−ス層形成のためのイオン注入を行なう。
のような手順で行うことにより、熱工程を変化させるこ
となく、即ち他の拡散層に影響を与えることなく、p型
ベ−ス層の拡散長のみを短くすることが可能である。 (第35の実施例)図80は、本発明の第35の実施例
に係る横型IGBTの平面図である。また、図81は、
図80の横型IGBTの断面図である。本実施例の横型
IGBTが第1の実施例のそれと異なる点は、ソ−ス電
極7とp+ 層101a,101bとのコンタクトの部分
に溝を形成し、これにソ−ス電極7を埋め込んだことで
ある。
経路であるチャンネル領域はそのまま変えることなく、
ソ−ス電極を深く形成出来るので、ラッチアップ耐量を
高めることが可能である。
形例であり、ソ−ス電極を埋め込む溝をLOCOSで形
成したものである。このような構造とすることにより、
良好なラッチアップ特性を維持したまま、より簡単なプ
ロセスで溝を形成することが可能である。
形例であり、ソ−ス電極7とp+ 層101a,101b
とのコンタクトの部分に溝を形成し、これにソ−ス電極
7を埋め込むとともに、更にp型ベ−ス層9の拡散長を
短くすることにより、チャンネル長を短くしたものであ
る。
IGBTと図81に示すIGBTの両方の利点を生かす
ことが出来、オン抵抗が低く、ラッチアップ耐量の高い
IGBTを得ることが出来る。
BTに対し、更に、第1導電型活性層3に、ポリシリコ
ン等が埋め込まれた溝107を形成し、この溝107の
下に第1導電型バイパス層112を形成した例を示す断
面図である。このような構成によると、第1の実施例に
係る効果とともに、更に次のような効果が発揮される。
即ち、第1導電型活性層に形成された溝107および溝
下の第1導電型バイパス層112により、全電流に占め
る第2導電型ドレイン層と逆極性の第2種のキャリア電
流が高くなり、ソース側の第2種のキャリア電流の蓄積
が増えるので、素子のオン電圧は低下する。
したが、これら実施例の各層の導電型を逆にしても同様
の効果が得られる。
で、種々変形して実施できる。
導体素子では、ソース領域に接するようにベース領域を
貫通し、活性領域に達する複数の溝を形成し、複数のM
OS構造を形成することにより、一つの素子内に二つ以
上のチャネル領域が形成され、それによってチャネル密
度は高くなり、チャネル領域全体の抵抗が小さくなる。
阻害され、キャリアが蓄積されて、活性層の抵抗が小さ
くなるが、それによって容易にチャンネルが形成出来る
ようになる。
よると、従来に比べて、優れたオン特性が得られるよう
になる。
図。
面図。
る電流の流れを示す図。
におけるキャリアの濃度プロファイルの違いを説明する
ための図。
明するための図。
オフ波形を示す図。
電流値を1として書き直した波形図
フロスを示す図。
素子構造を示す断面図。
素子構造の要部(ソース側素子構造)を示す断面図。
素子構造の要部(ソース側素子構造)を示す断面図。
素子構造の要部(ソース側素子構造)を示す断面図。
素子構造の要部(ソース側素子構造)を示す断面図。
素子構造の要部(ソース側素子構造)を示す断面図。
素子構造の要部(ソース側素子構造)を示す断面図。
素子構造の要部(ソース側素子構造)を示す断面斜視
図。
図。
す図。
ンを示す図。
の平面図。
の平面図。
の素子構造の要部(ソース側素子構造)を示す断面図。
の素子構造の要部(ソース側素子構造)を示す断面図。
の素子構造の要部(ソース側素子構造)の平面図。
の素子構造の要部(ソース側素子構造)の平面図。
の素子構造の要部(ソース側素子構造)の平面図。
の素子構造の要部(ソース側素子構造)を示す断面図。
の素子構造の要部(ソース側素子構造)を示す断面図。
の素子構造の要部(ソース側素子構造)を示す断面図。
の素子構造を示す平面図。
の素子構造の要部(ソース側素子構造)を示す断面図。
の素子構造の要部(ソース側素子構造)を示す断面図。
の素子構造の要部(ソース側素子構造)を示す断面図。
の素子構造の要部(ソース側素子構造)を示す断面図。
の素子構造を示す平面図。
の素子構造を示す平面図。
の素子構造を示す平面図。
の素子構造を示す平面図。
の素子構造を示す平面図。
OSFETの素子構造を示す平面図。
面図。
の平面図。
の平面図。
の平面図。
の平面図。
電圧特性を示す特性図。
の平面図。
面図。
面図。
活性層に形成された溝および溝下の第1導電型バイパス
層を組合わせた例を示す断面図。
1導電型ソース層) 9…p型ベース層(第2導電型ベース層) 10a,10b…トレンチ溝(トレンチゲート溝) 11a,11b,11c…ゲート酸化膜 12a,12b,12c…トレンチゲート電極 13…素子分離絶縁膜 15,17,50…酸化膜 20…ダミートレンチ溝 51,51a,51b…コンタクト層 107…溝 112…第1導電型バイパス層。
Claims (16)
- 【請求項1】 半導体基板と、 この半導体基板上に形成された絶縁膜と、 絶縁膜上に形成された第1導電型活性領域と、 この活性領域の表面に形成されたドレイン領域と、 前記活性領域の表面の前記ドレイン領域と離間して形成
された第2導電型ベース領域と、 このベース領域の表面に形成された第1導電型ソース領
域と、 このソース領域に接するように前記ベース領域を貫通
し、前記活性領域に達する第1の溝の内面に形成された
第1のゲート絶縁膜と、 内面に前記第1のゲート絶縁膜が形成された前記第1の
溝の中に埋め込み形成された第1のゲート電極と、 前記第1の溝と離間した位置において、前記ソース領域
に接するように前記ベース領域を貫通し、前記活性領域
に達する第2の溝の内面に形成された第2のゲート絶縁
膜と、 内面に前記第2のゲート絶縁膜が形成された前記第2の
溝の中に埋め込み形成された第2のゲート電極と、 前記ソース領域および前記ベース領域に電気的にコンタ
クトするソース電極と、 前記ドレイン領域に電気的にコンタクトするドレイン電
極とを具備してなり、 前記ゲート絶縁膜、前記ゲート電極、前記ソース領域、
前記ベース領域および前記活性領域により構成されるM
OS構造において二つ以上のチャネル領域が形成される
ことを特徴とする高耐圧半導体素子。 - 【請求項2】 前記第1及び第2の溝は、前記ドレイン
領域とほぼ平行に延在している請求項1に記載の高耐圧
半導体素子。 - 【請求項3】 前記第1及び第2の溝は、接続されて格
子状をなす請求項1に記載の高耐圧半導体素子。 - 【請求項4】 前記第1及び第2の溝の少なくとも1方
は、ジグザグ状をなす請求項1に記載の高耐圧半導体素
子。 - 【請求項5】 前記第1及び第2の溝は、それぞれ、前
記ドレイン領域の延在方向に対して斜めに配置された複
数の短い溝からなる請求項1に記載の高耐圧半導体素
子。 - 【請求項6】 前記第1の溝は前記ドレイン領域側に配
置され、前記第1の溝の前記ドレイン領域側には前記ソ
−ス領域は存在しない請求項1に記載の高耐圧半導体素
子。 - 【請求項7】 前記第1及び第2の溝の側壁面の面方位
がほぼ{100}であることを特徴とする請求項1に記
載の高耐圧半導体素子。 - 【請求項8】 前記第1の溝は前記ドレイン領域側に配
置され、前記第1の溝の前記ドレイン領域とは反対側の
前記ベ−ス領域に1つのチャネル領域が形成され、前記
第2の溝の周囲の前記ベ−ス領域に2つのチャネル領域
が形成される請求項1に記載の高耐圧半導体素子。 - 【請求項9】 前記ドレイン領域は第2導電型である請
求項1に記載の高耐圧半導体素子。 - 【請求項10】 前記ドレイン領域は第1導電型である
請求項1に記載の高耐圧半導体素子。 - 【請求項11】 前記第1または第2の溝の底部から前
記活性層の底部までの距離をl、前記溝間の距離をw、
前記溝のうち前記活性層に接している部分の深さをdと
すると、 (l・d/w)>3.45×10-6cmなる条件を満た
すことを特徴とする請求項1に記載の高耐圧半導体素
子。 - 【請求項12】 前記第1又は第2の溝よりも前記ドレ
イン領域側に、絶縁膜で埋め込まれたダミ−の溝が形成
されている請求項1に記載の高耐圧半導体素子。 - 【請求項13】 前記第1及び第2の溝のそれぞれは、
それらに接続され、それぞれ不連続な複数に区分された
サブ溝を有し、それらの内面にはサブゲート絶縁膜が形
成され、かつサブゲート電極が埋め込まれている請求項
1に記載の高耐圧半導体素子。 - 【請求項14】 前記ベ−ス領域の拡散深さは、3μm
以下である請求項1に記載の高耐圧半導体素子。 - 【請求項15】 前記ベ−ス領域の表面に溝が形成さ
れ、この溝に前記ソ−ス電極が埋め込まれている請求項
1に記載の高耐圧半導体素子。 - 【請求項16】 前記ベ−ス領域と前記ドレイン領域と
の間の前記活性領域に、絶縁体又は半導体で埋め込まれ
た溝が形成され、この溝の下方に、第1導電型のバイパ
ス領域が形成されている請求項1に記載の高耐圧半導体
素子。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25720295A JP3351664B2 (ja) | 1994-09-30 | 1995-09-11 | 高耐圧半導体素子 |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23810894 | 1994-09-30 | ||
JP6-238108 | 1995-06-30 | ||
JP16521295 | 1995-06-30 | ||
JP7-165212 | 1995-06-30 | ||
JP25720295A JP3351664B2 (ja) | 1994-09-30 | 1995-09-11 | 高耐圧半導体素子 |
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Publication Number | Publication Date |
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JPH0974197A true JPH0974197A (ja) | 1997-03-18 |
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ID=27322458
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Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008166775A (ja) * | 2006-12-27 | 2008-07-17 | Dongbu Hitek Co Ltd | 半導体素子及びその製造方法 |
JP2008244466A (ja) * | 2007-02-27 | 2008-10-09 | Matsushita Electric Ind Co Ltd | 半導体装置 |
US8188511B2 (en) | 2007-06-07 | 2012-05-29 | Fuji Electric Co., Ltd. | Semiconductor device and method of manufacturing thereof |
CN115274828A (zh) * | 2022-09-28 | 2022-11-01 | 深圳芯能半导体技术有限公司 | 一种rc-ligbt器件及其制备方法、芯片 |
CN117374108A (zh) * | 2023-11-17 | 2024-01-09 | 湖南杰楚微半导体科技有限公司 | 一种soi ligbt器件及其制备方法 |
-
1995
- 1995-09-11 JP JP25720295A patent/JP3351664B2/ja not_active Expired - Lifetime
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2008166775A (ja) * | 2006-12-27 | 2008-07-17 | Dongbu Hitek Co Ltd | 半導体素子及びその製造方法 |
JP2008244466A (ja) * | 2007-02-27 | 2008-10-09 | Matsushita Electric Ind Co Ltd | 半導体装置 |
US8188511B2 (en) | 2007-06-07 | 2012-05-29 | Fuji Electric Co., Ltd. | Semiconductor device and method of manufacturing thereof |
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