JP4130643B2 - 半導体素子 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 43
- 239000000758 substrate Substances 0.000 claims description 15
- 238000009413 insulation Methods 0.000 claims 2
- 108091006146 Channels Proteins 0.000 description 64
- 238000002347 injection Methods 0.000 description 52
- 239000007924 injection Substances 0.000 description 52
- 238000010586 diagram Methods 0.000 description 25
- 238000009792 diffusion process Methods 0.000 description 16
- 239000012535 impurity Substances 0.000 description 16
- 230000004048 modification Effects 0.000 description 12
- 238000012986 modification Methods 0.000 description 12
- 239000000969 carrier Substances 0.000 description 11
- 230000000694 effects Effects 0.000 description 9
- 230000003071 parasitic effect Effects 0.000 description 9
- 238000009826 distribution Methods 0.000 description 7
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 5
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 5
- 230000007423 decrease Effects 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 3
- 238000004364 calculation method Methods 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 238000009825 accumulation Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920006395 saturated elastomer Polymers 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
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Description
X={(C−W)+D}/W
なる式で表されるパラメータXが、X≧5を満足することを特徴とする。
本発明によれば、注入効率を低く最適設計したエミッタ層と、微細寸法をもって配列形成される埋込み絶縁ゲート部の溝の深さと幅と間隔を最適設計することによって、寄生サイリスタ構造をラッチアップさせることなく、サイリスタ並みの低いオン抵抗が得られる。その理由は、後に詳細に説明するが、本発明の構造では、埋込みゲート電極部とこれに隣接する第2導電型ドレイン層および第1導電型エミッタ層を含めて広義のエミッタ領域と定義した時に、このエミッタ領域内での第2導電型キャリアの抵抗Rp と、溝側面に形成されるターンオンチャネルの第1導電型キャリアに対する抵抗Rn の比Rp /Rn を4以上とすることによって、十分に大きなエミッタ注入効率が得られることになるからである。
γ=(Ich+γT ×JT ×W×1)/(Ich+JT ×W×1) … (1)
ここで、
C・J=JT ×W×1+Ich … (2)
Ich=Δψ/Rch … (3)
RchはオンMOSチャネルの抵抗である。ΔψはオンMOSチャネルの両端のポテンシャル差(深さDの両端のポテンシャル差)であり、溝内の電流連続の式
Jp =(1−γT )JT
=−kTμp (dn/dx)−qμp ・n(dψ/dx) … (4)
Jn =γT JT
=kTμn (dn/dx)−qμn ・n(dψ/dx) … (5)
から求まり、
Δψ=(kT/q)×
{μn (1−γT)+μp γT}/{μn (1−γT)−μp γT}
×[log (n)−log {n−(dn/dx)D}] … (6)
dn/dx=−(JT/2kT){(1−γT)/μp −γT/μn} … (7)
となる。これら (2)〜(7) 式から、(1) 式の注入効率を求める求めることができる。そして、W,D,Cを最適化することにより、カソード側のエミッタ(またはソース)層の注入効率を上げなくても、広義のエミッタ領域の注入効率を上げることができる。この結果、オン時に高抵抗ベース層中に蓄積されるキャリアを増大させることができ、本来サイリスタに比べてオン状態のキャリアの蓄積の小さな(伝導変調の小さい)バイポーラトランジスタやIGBTに本発明の上述した“キャリア注入コンセプト”を適用することによって、これらの素子のオン電圧をサイリスタ並みに低くすることができる。
=(Rp /Rn )/{1+(Rp /Rn )} … (8)
但し、広義のエミッタ領域端での横方向の電位分布はないものと仮定している。 ここで、Rp /Rn =3とすると、γ=0.75であり、Rp /Rn =4とすると、γ=0.8である。
Rp =0.5×12.5×10-4÷1.5×10-4 =4.2Ω … (9)
であり、電子電流抵抗をRn =1Ωとすると、注入効率はγ=0.81である。
={D+(C−W)}/W …(10)
このパラメータXは、カソード側の正孔バイパスまたはドレイン層が互いにどれだけ離れているかを表す量で、小さければ小さいほどカソード側の正孔の排出抵抗(短絡抵抗)が小さいことを意味する。
X≧5
とすることが必要である。さらに図22〜図28のデータより、W=0.5μm 、D=5μm 、C=1μm のとき、X=11であり、W=1.5μm 、D=13.5μm 、C=8μm のとき、X〜13である。すなわち、X>8或いはX>10、さらに好ましくは、X>13とすることによって、著しく特性が向上することがわかる。
Jp=2・μp・k・T・W・n/(C・D) …(12)
と表わすことができる。ここで、μpはホール易動度、kはボルツマン係数、Tは温度である。
γp=Jp/J=Jp/(Jn+Jp)
=2μp・k・T・W・n/(C・D・J) …(13)
Y=W/(C・D)とすると、
γp=2(μp・k・T・n/J)・Y
γpの値は、μp=500,k・T=4.14×10-21 、J=100A/cm2 とすると、
γp=2×(500×4.14×10-21 /100)×1×1016×Y
=4.14×10-4・Y …(16)
γpは注入効率が十分低い時には
γp=Jp/(Jn+Jp)=μp/(μn+μp)=0.3 …(17)
程度であろう。つまり、広義のエミッタ領域の注入効率が大きいとは、
γp<0.3 …(18)
ということであり、この条件を満たすYは、
4.14×10-4・Y<0.3
Y<0.3/4.14×10-4
Y<7.25×102 (cm-1) …(19)
比較的オン電圧の高い場合でn=7×1015の時は、
Y<1.0×103 (cm-1) …(20)
である。
2…n型バッファ層、
3…p型エミッタ層、
4…p型ベース層、
5…溝、
6…ゲート酸化膜、
7…ゲート電極、
8…n型ターンオフチャネル層、
9…p型ドレイン層、
10…n型ソース層、
11…カソード電極、
12…アノード電極。
Claims (2)
- 基板と、
基板上に形成された絶縁膜と、
この絶縁膜上に形成された第1導電型ベース層と、
第1導電型ベース層に接続する第2導電型エミッタ層と、
前記第2導電型エミッタ層から所定距離離れた位置の前記第1導電型ベース層に周期的に形成され、前記絶縁膜に達する深さの複数の溝内のそれぞれにゲート絶縁膜を介して埋め込まれた埋め込みゲートと、
隣接する溝間の前記第1導電型ベース層の一部に、前記絶縁膜まで達する深さまで形成された第2導電型ベース層と、
第2導電型ベース層の表面の一部に形成された第1導電型ソース層と、
前記第1導電型ベース層、前記第2導電型ベース層、及び前記第1導電型ソース層上にゲート絶縁膜を介して形成され、前記埋め込みゲートと電気的に接続する表面ゲートと、
前記第2導電型ベース層及び第1導電型ソース層にコンタクトして形成された主電極とを具備してなることを特徴とする半導体素子。 - 前記第2導電型エミッタ層と前記埋め込みゲートとの間の前記第1導電型ベース層の表面領域に設けられた第2導電型リサーフ層を更に具備することを特徴とする請求項1に記載の半導体素子。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004116885A JP4130643B2 (ja) | 1991-08-08 | 2004-04-12 | 半導体素子 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19934391 | 1991-08-08 | ||
JP35430391 | 1991-12-20 | ||
JP2004116885A JP4130643B2 (ja) | 1991-08-08 | 2004-04-12 | 半導体素子 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22514699A Division JP3617938B2 (ja) | 1991-08-08 | 1999-08-09 | 半導体素子 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004214701A JP2004214701A (ja) | 2004-07-29 |
JP4130643B2 true JP4130643B2 (ja) | 2008-08-06 |
Family
ID=32830414
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004116885A Expired - Fee Related JP4130643B2 (ja) | 1991-08-08 | 2004-04-12 | 半導体素子 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4130643B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009004668A (ja) * | 2007-06-25 | 2009-01-08 | Toshiba Corp | 半導体装置 |
EP2674980B1 (en) | 2011-02-08 | 2018-05-30 | Toyota Jidosha Kabushiki Kaisha | Lateral-type semiconductor device and method for manufacturing same |
JP5729364B2 (ja) * | 2011-12-28 | 2015-06-03 | 株式会社デンソー | 横型の絶縁ゲート型バイポーラトランジスタを備えた半導体装置 |
-
2004
- 2004-04-12 JP JP2004116885A patent/JP4130643B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2004214701A (ja) | 2004-07-29 |
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Legal Events
Date | Code | Title | Description |
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A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040512 |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040512 |
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A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071106 |
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A521 | Written amendment |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080520 |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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