JPH0969842A - スイッチング装置 - Google Patents
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- JPH0969842A JPH0969842A JP18103296A JP18103296A JPH0969842A JP H0969842 A JPH0969842 A JP H0969842A JP 18103296 A JP18103296 A JP 18103296A JP 18103296 A JP18103296 A JP 18103296A JP H0969842 A JPH0969842 A JP H0969842A
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- switch unit
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- H04L49/104—Asynchronous transfer mode [ATM] switching fabrics
- H04L49/105—ATM switching elements
- H04L49/106—ATM switching elements using space switching, e.g. crossbar or matrix
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- H04L49/1553—Interconnection of ATM switching modules, e.g. ATM switching fabrics
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- Mathematical Physics (AREA)
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Abstract
(57)【要約】
【課題】 本発明は適応的な高速動作が得られるスイ
ッチング装置の提供を目的とする。 【解決手段】 スイッチング装置は他のユニットに夫々
対応する格納領域を有するメモリ手段を含む複数のスイ
ッチユニットからなる。上記装置は、第１のユニットが
第２のユニットによる出力のためのデータが受けたと
き、第１のユニットが受けたデータを第１のユニットの
記憶手段内の第２のユニットの対応する格納領域に格納
する書込みフェーズと、第２のユニットが格納されたデ
ータを第１のユニットの記憶手段内の第２のユニットの
対応する格納領域から引き出しデータを出力する読出し
フェーズとを有し、両方のフェーズで、最適データスル
ープットを得るためトラヒックフロー条件を監視しスイ
ッチ内のデータ転送経路を選択する制御ユニットの制御
下でスイッチユニットが同時に動作する。
ッチング装置の提供を目的とする。 【解決手段】 スイッチング装置は他のユニットに夫々
対応する格納領域を有するメモリ手段を含む複数のスイ
ッチユニットからなる。上記装置は、第１のユニットが
第２のユニットによる出力のためのデータが受けたと
き、第１のユニットが受けたデータを第１のユニットの
記憶手段内の第２のユニットの対応する格納領域に格納
する書込みフェーズと、第２のユニットが格納されたデ
ータを第１のユニットの記憶手段内の第２のユニットの
対応する格納領域から引き出しデータを出力する読出し
フェーズとを有し、両方のフェーズで、最適データスル
ープットを得るためトラヒックフロー条件を監視しスイ
ッチ内のデータ転送経路を選択する制御ユニットの制御
下でスイッチユニットが同時に動作する。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば、非同期伝
送モード（ＡＴＭ）ネットワークにおいてデータをスイ
ッチングする際に使用されるスイッチング装置に関す
る。
送モード（ＡＴＭ）ネットワークにおいてデータをスイ
ッチングする際に使用されるスイッチング装置に関す
る。
【０００２】
【従来の技術】図１には、ＡＴＭネットワークで使用さ
れる従来のスイッチング装置１のブロック図が示されて
いる。同図の装置１において、複数の自己経路選択（セ
ルフルーティング）スイッチ素子（ＳＲＥ）２はマトリ
ックス形で相互に接続されている。各自己経路選択素子
２は、４個の入力ポートＩ１乃至Ｉ４と、４個の出力ポ
ートＯ１乃至Ｏ４を有する。個別の各自己経路選択素子
２の中で、入力Ｉ１乃至Ｉ４のいずれかで受けられたＡ
ＴＭセルは、いずれかの出力ポートＯ１乃至Ｏ４に供給
可能であり、自己経路選択素子２を通る各ＡＴＭセルと
関係した経路選択タグは、関係しているセルが通る出力
ポートを決めるため使用される。各出力ポートは、例え
ば、７５セルの記憶容量を有する関係した先入れ先出し
セルバッファを含む。
れる従来のスイッチング装置１のブロック図が示されて
いる。同図の装置１において、複数の自己経路選択（セ
ルフルーティング）スイッチ素子（ＳＲＥ）２はマトリ
ックス形で相互に接続されている。各自己経路選択素子
２は、４個の入力ポートＩ１乃至Ｉ４と、４個の出力ポ
ートＯ１乃至Ｏ４を有する。個別の各自己経路選択素子
２の中で、入力Ｉ１乃至Ｉ４のいずれかで受けられたＡ
ＴＭセルは、いずれかの出力ポートＯ１乃至Ｏ４に供給
可能であり、自己経路選択素子２を通る各ＡＴＭセルと
関係した経路選択タグは、関係しているセルが通る出力
ポートを決めるため使用される。各出力ポートは、例え
ば、７５セルの記憶容量を有する関係した先入れ先出し
セルバッファを含む。
【０００３】図１に示されているように、自己経路選択
素子２はマトリックス形に配置され、上記例の場合、ス
イッチング装置は、全体で１２個の入力ポートと１６個
の出力ポートとを有する。上記マトリックス形の接続を
容易に行なうため、各自己経路選択素子２は、当該自己
経路選択素子２の入力ポートＩ１乃至Ｉ４に夫々関係し
ている４個の再生出力Ｒ１乃至Ｒ４を有し、更に、当該
自己経路選択素子２の出力ポートＯ１乃至Ｏ４に夫々関
係している４個の拡張入力Ｅ１乃至Ｅ４を有する。入力
ポートＩ１乃至Ｉ４の中の一つで受けられたセルは、関
係した再生出力Ｒ１乃至Ｒ４による出力のため、再生さ
れ、再度タイミングが合わされる。拡張ポートＥ１乃至
Ｅ４の中の一つで受けられたセルは、関係した出力ポー
トＯ１乃至Ｏ４のセルバッファに挿入される。
素子２はマトリックス形に配置され、上記例の場合、ス
イッチング装置は、全体で１２個の入力ポートと１６個
の出力ポートとを有する。上記マトリックス形の接続を
容易に行なうため、各自己経路選択素子２は、当該自己
経路選択素子２の入力ポートＩ１乃至Ｉ４に夫々関係し
ている４個の再生出力Ｒ１乃至Ｒ４を有し、更に、当該
自己経路選択素子２の出力ポートＯ１乃至Ｏ４に夫々関
係している４個の拡張入力Ｅ１乃至Ｅ４を有する。入力
ポートＩ１乃至Ｉ４の中の一つで受けられたセルは、関
係した再生出力Ｒ１乃至Ｒ４による出力のため、再生さ
れ、再度タイミングが合わされる。拡張ポートＥ１乃至
Ｅ４の中の一つで受けられたセルは、関係した出力ポー
トＯ１乃至Ｏ４のセルバッファに挿入される。
【０００４】図１の装置の自己経路選択素子２は、最も
近くにある自己経路選択素子への直接的な接続が得られ
る再タイミング調整された動作的な出力を提供するの
で、図示されたマトリックス形で使用するのが好適であ
る。これにより、受動的なバスの必要性が除かれ、印刷
回路基板レベルで隣接する自己経路選択素子の間の相互
接続の問題が低減される。
近くにある自己経路選択素子への直接的な接続が得られ
る再タイミング調整された動作的な出力を提供するの
で、図示されたマトリックス形で使用するのが好適であ
る。これにより、受動的なバスの必要性が除かれ、印刷
回路基板レベルで隣接する自己経路選択素子の間の相互
接続の問題が低減される。
【０００５】Ｎ個の入力ポート×Ｎ個の出力ポートを有
するスイッチを形成するため要求されるスイッチ素子の
個数はＮ2 に比例するので、比較的小さい、例えば、３
２個の入力ポート×３２個の出力ポートまでのスイッチ
ング装置の場合、実際上はマトリックス構造だけが適当
である。より大きいスイッチの場合、図１に示された種
類の個々のマトリックス１は、図２に示されたような多
重路デルタ配置を用いて相互に接続可能である。
するスイッチを形成するため要求されるスイッチ素子の
個数はＮ2 に比例するので、比較的小さい、例えば、３
２個の入力ポート×３２個の出力ポートまでのスイッチ
ング装置の場合、実際上はマトリックス構造だけが適当
である。より大きいスイッチの場合、図１に示された種
類の個々のマトリックス１は、図２に示されたような多
重路デルタ配置を用いて相互に接続可能である。
【０００６】図２において、スイッチング装置５は、図
１に示された種類の８個の自己経路選択素子マトリック
ス１からなる。従って、図２の各自己経路選択素子マト
リックス１はマトリックス形に配置された複数の自己経
路選択素子２を含む。図２において、マトリックス１は
２列に配置され、左側の列の各マトリックスは、右側の
列の各自己経路選択素子マトリックス１の入力ポートに
夫々接続された出力ポートを有し、右側の列の各マトリ
ックスは、左側の列の各自己経路選択素子マトリックス
１の出力ポートに夫々接続された入力ポートを有する。
１に示された種類の８個の自己経路選択素子マトリック
ス１からなる。従って、図２の各自己経路選択素子マト
リックス１はマトリックス形に配置された複数の自己経
路選択素子２を含む。図２において、マトリックス１は
２列に配置され、左側の列の各マトリックスは、右側の
列の各自己経路選択素子マトリックス１の入力ポートに
夫々接続された出力ポートを有し、右側の列の各マトリ
ックスは、左側の列の各自己経路選択素子マトリックス
１の出力ポートに夫々接続された入力ポートを有する。
【０００７】
【発明が解決しようとする課題】図１及び２のスイッチ
ング装置に利用された自己経路選択素子マトリックス
は、固定的な経路配置と、固定的なメモリの量とを有す
る（典型的に、自己経路選択素子２に関係したセルバッ
ファは７５セルの記憶容量を有する）。スイッチング装
置の寸法が少しでも増加すると、自己経路選択素子の個
数が二乗の法則で増加し、スイッチング装置内で種々の
スイッチングノードを監視するため必要とされる“統計
的な”量（即ち、トラヒックフロー情報）が二乗の法則
で増加する。このような統計的な量の増加がスイッチコ
ントローラへの処理要求を増加させることは避けられな
い。
ング装置に利用された自己経路選択素子マトリックス
は、固定的な経路配置と、固定的なメモリの量とを有す
る（典型的に、自己経路選択素子２に関係したセルバッ
ファは７５セルの記憶容量を有する）。スイッチング装
置の寸法が少しでも増加すると、自己経路選択素子の個
数が二乗の法則で増加し、スイッチング装置内で種々の
スイッチングノードを監視するため必要とされる“統計
的な”量（即ち、トラヒックフロー情報）が二乗の法則
で増加する。このような統計的な量の増加がスイッチコ
ントローラへの処理要求を増加させることは避けられな
い。
【０００８】更に、スイッチングノードの数が増加する
のにしたがって、混雑を生じさせる可能性のある点が増
える。トラヒックフローを評価し、いずれのソースポー
トが混雑を招いているかを確定するため、上記全ての点
を同時に監視することは困難である。その上、自己経路
選択素子マトリックスに基づくスイッチのセル遅延変化
（ＣＤＶ）はスイッチの寸法に比例する。
のにしたがって、混雑を生じさせる可能性のある点が増
える。トラヒックフローを評価し、いずれのソースポー
トが混雑を招いているかを確定するため、上記全ての点
を同時に監視することは困難である。その上、自己経路
選択素子マトリックスに基づくスイッチのセル遅延変化
（ＣＤＶ）はスイッチの寸法に比例する。
【０００９】更に、各自己経路選択素子の記憶容量があ
る相対的に制限された値に固定され、かつ、別のスイッ
チアーキテクチャーを取り扱うために拡張し得ない点が
問題である。従って、本発明は、上記従来技術の問題点
を解決するスイッチング装置の提供を目的とする。
る相対的に制限された値に固定され、かつ、別のスイッ
チアーキテクチャーを取り扱うために拡張し得ない点が
問題である。従って、本発明は、上記従来技術の問題点
を解決するスイッチング装置の提供を目的とする。
【００１０】
【課題を解決するための手段】本発明のスイッチング装
置は、他のユニットに対応する格納領域を有する記憶手
段を夫々に含む複数のスイッチユニットからなるスイッ
チング装置であって、第１のスイッチユニットが第２の
スイッチユニットにより出力するためのデータを受けた
とき、上記第１のスイッチユニットは上記受けられたデ
ータを上記第１のスイッチユニットの記憶手段内の上記
第２のスイッチユニットに対応する上記格納領域に格納
する書き込みフェーズと、上記第２のスイッチユニット
が上記格納されたデータを上記第１のスイッチユニット
の記憶手段内の上記第２のスイッチユニットに対応する
格納領域から引き出し、上記データを出力する読み出し
フェーズとを有する。
置は、他のユニットに対応する格納領域を有する記憶手
段を夫々に含む複数のスイッチユニットからなるスイッ
チング装置であって、第１のスイッチユニットが第２の
スイッチユニットにより出力するためのデータを受けた
とき、上記第１のスイッチユニットは上記受けられたデ
ータを上記第１のスイッチユニットの記憶手段内の上記
第２のスイッチユニットに対応する上記格納領域に格納
する書き込みフェーズと、上記第２のスイッチユニット
が上記格納されたデータを上記第１のスイッチユニット
の記憶手段内の上記第２のスイッチユニットに対応する
格納領域から引き出し、上記データを出力する読み出し
フェーズとを有する。
【００１１】かかるスイッチング装置において、受けら
れたデータは、データを受けたスイッチユニットから、
データが出力されるべきスイッチユニットに直接転送さ
れる。従って、データは、スイッチング装置に格納され
た後、「静止」し、上記自己経路選択素子を利用する従
来のスイッチング装置のように、多数回に亘ってユニッ
トからユニットへ転送されることはない。これにより、
スイッチング遅延が回避されるので、スイッチング装置
がＡＴＭネットワークで使用されるときに、セル遅延変
化（ＣＶＤ）を低減させる。
れたデータは、データを受けたスイッチユニットから、
データが出力されるべきスイッチユニットに直接転送さ
れる。従って、データは、スイッチング装置に格納され
た後、「静止」し、上記自己経路選択素子を利用する従
来のスイッチング装置のように、多数回に亘ってユニッ
トからユニットへ転送されることはない。これにより、
スイッチング遅延が回避されるので、スイッチング装置
がＡＴＭネットワークで使用されるときに、セル遅延変
化（ＣＶＤ）を低減させる。
【００１２】更に、受信スイッチユニットから出力スイ
ッチユニットへのデータ転送は、完全に装置内で行なわ
れ、スイッチング装置が接続されている通信ライン／ネ
ットワークのデータレートよりも速いレートで実行可能
である。かくして、スイッチング遅延と混雑が一層低減
される。スイッチング装置の入力／出力ノードの個数
は、スイッチングユニットの台数と同数か、或いは、ス
イッチングユニットの台数に比例するので、より多数の
入力／出力ノードが必要とされる場合、要求されるスイ
ッチユニットの台数は直線的に増加し、従来のマトリッ
クス形のスイッチング装置のように二乗の法則には従わ
ない。装置内のスイッチングノードの個数は同様に直線
的にしか増加しないので、統計的なデータの量は、二乗
の法則ではなく、直線的な増加しか受けない。かくし
て、本発明の一実施例のスイッチング装置は、特に、比
較的多数の入力／出力ノードが必要とされる場合に、有
利であり、かつ、費用効率がよい。
ッチユニットへのデータ転送は、完全に装置内で行なわ
れ、スイッチング装置が接続されている通信ライン／ネ
ットワークのデータレートよりも速いレートで実行可能
である。かくして、スイッチング遅延と混雑が一層低減
される。スイッチング装置の入力／出力ノードの個数
は、スイッチングユニットの台数と同数か、或いは、ス
イッチングユニットの台数に比例するので、より多数の
入力／出力ノードが必要とされる場合、要求されるスイ
ッチユニットの台数は直線的に増加し、従来のマトリッ
クス形のスイッチング装置のように二乗の法則には従わ
ない。装置内のスイッチングノードの個数は同様に直線
的にしか増加しないので、統計的なデータの量は、二乗
の法則ではなく、直線的な増加しか受けない。かくし
て、本発明の一実施例のスイッチング装置は、特に、比
較的多数の入力／出力ノードが必要とされる場合に、有
利であり、かつ、費用効率がよい。
【００１３】上記書き込みフェーズ中に、上記各スイッ
チユニットは、好ましくは、同時に動作可能であり、上
記各スイッチユニットは、上記他のスイッチユニットに
よる出力のため受けられたデータを、上記各スイッチユ
ニットの記憶手段内の上記他のスイッチユニットに対応
する格納領域に格納する。同様に、上記読み出しフェー
ズ中に、上記スイッチユニットの中のいずれかの２台以
上のスイッチユニットが、好ましくは、別のスイッチユ
ニットの記憶手段内の夫々に対応する格納領域から、そ
の格納領域に格納された上記データを引き出すよう同時
に動作可能である。スイッチユニットは、このようにし
て並列に動作するので、データのスループットを望み通
りに高くすることが可能である。
チユニットは、好ましくは、同時に動作可能であり、上
記各スイッチユニットは、上記他のスイッチユニットに
よる出力のため受けられたデータを、上記各スイッチユ
ニットの記憶手段内の上記他のスイッチユニットに対応
する格納領域に格納する。同様に、上記読み出しフェー
ズ中に、上記スイッチユニットの中のいずれかの２台以
上のスイッチユニットが、好ましくは、別のスイッチユ
ニットの記憶手段内の夫々に対応する格納領域から、そ
の格納領域に格納された上記データを引き出すよう同時
に動作可能である。スイッチユニットは、このようにし
て並列に動作するので、データのスループットを望み通
りに高くすることが可能である。
【００１４】上記装置は、好ましくは、上記各スイッチ
手段に接続され、上記読み出しフェーズ中に使用するた
め複数のスイッチユニット−記憶手段の対を選択するた
め動作可能である制御手段を更に有し、この制御手段に
よって、各対のスイッチユニットが、上記読み出しフェ
ーズの間に、関係している対の中の上記記憶手段内の上
記各対のスイッチユニットの対応する格納領域から格納
されたデータを引き出すよう指定される。これにより、
上記装置は、データの最大スループットを達成し、か
つ、混雑を回避するため、上記対を知的かつ適応的に選
択し得るようになる。
手段に接続され、上記読み出しフェーズ中に使用するた
め複数のスイッチユニット−記憶手段の対を選択するた
め動作可能である制御手段を更に有し、この制御手段に
よって、各対のスイッチユニットが、上記読み出しフェ
ーズの間に、関係している対の中の上記記憶手段内の上
記各対のスイッチユニットの対応する格納領域から格納
されたデータを引き出すよう指定される。これにより、
上記装置は、データの最大スループットを達成し、か
つ、混雑を回避するため、上記対を知的かつ適応的に選
択し得るようになる。
【００１５】上記読み出しフェーズは多数の読み出しサ
イクルからなる。この場合、各スイッチユニットが他の
全てのスイッチユニットから順番にその各スイッチユニ
ットに指定されたデータを引き出すことを可能にするべ
く、制御手段は同一の読み出しフェーズ中の別の読み出
しサイクルに別のスイッチユニット−記憶手段の対を選
択するため動作可能である。
イクルからなる。この場合、各スイッチユニットが他の
全てのスイッチユニットから順番にその各スイッチユニ
ットに指定されたデータを引き出すことを可能にするべ
く、制御手段は同一の読み出しフェーズ中の別の読み出
しサイクルに別のスイッチユニット−記憶手段の対を選
択するため動作可能である。
【００１６】上記制御手段は、（例えば、他の対よりも
高いトラヒックレベルを有する）上記対に、より長いデ
ータ転送周期を与え、これにより、上記対を介して他の
対よりも多数のデータが転送されるように、同一の読み
出しフェーズ中の二つ以上の読み出しサイクルに少なく
とも一つの上記スイッチユニット−記憶手段の対を選択
する。
高いトラヒックレベルを有する）上記対に、より長いデ
ータ転送周期を与え、これにより、上記対を介して他の
対よりも多数のデータが転送されるように、同一の読み
出しフェーズ中の二つ以上の読み出しサイクルに少なく
とも一つの上記スイッチユニット−記憶手段の対を選択
する。
【００１７】上記書き込みフェーズと読み出しフェーズ
は交番してもよく、或いは、同一の読み出しフェーズの
二つの読み出しサイクルの間に書き込みフェーズがあっ
てもよい。各フェーズ／サイクルの間隔は一致している
必要がなく、最適なデータのスループットを得るため必
要に応じて、例えば、制御手段によって変更してもよ
い。
は交番してもよく、或いは、同一の読み出しフェーズの
二つの読み出しサイクルの間に書き込みフェーズがあっ
てもよい。各フェーズ／サイクルの間隔は一致している
必要がなく、最適なデータのスループットを得るため必
要に応じて、例えば、制御手段によって変更してもよ
い。
【００１８】好ましくは、上記制御手段は、装置内のト
ラヒックフローの条件に依存して上記スイッチユニット
−記憶手段の対を選択するため動作可能である。例え
ば、上記制御手段は、上記スイッチユニットの上記記憶
手段の各格納領域に格納されたデータの量を監視するた
め動作可能なトラヒックフロー監視手段を含み、上記ス
イッチユニット−記憶手段の対の選択を行なうとき、上
記監視された量を利用する。この解決法には、更に、制
御手段の監視機能によってスイッチの統計量が自動的に
生成される利点がある。
ラヒックフローの条件に依存して上記スイッチユニット
−記憶手段の対を選択するため動作可能である。例え
ば、上記制御手段は、上記スイッチユニットの上記記憶
手段の各格納領域に格納されたデータの量を監視するた
め動作可能なトラヒックフロー監視手段を含み、上記ス
イッチユニット−記憶手段の対の選択を行なうとき、上
記監視された量を利用する。この解決法には、更に、制
御手段の監視機能によってスイッチの統計量が自動的に
生成される利点がある。
【００１９】上記装置が非同期伝送モード（ＡＴＭ）ネ
ットワークで使用されるとき、制御手段は、スイッチユ
ニット−記憶手段の対を選択する際にセルの優先順位を
考慮可能である。更に、ＡＴＭネットワークに関する知
識を用いることにより、上記装置がＡＴＭネットワーク
で使用されているとき、制御手段は、ソースにそのセル
レートを「減速」させるため、スイッチユニットの中の
一つによって、データを上記スイッチユニットに送るデ
ータソースに適当なトラヒック管理セルを送信させる。
かくして、混雑が発生し得る状況が回避される。
ットワークで使用されるとき、制御手段は、スイッチユ
ニット−記憶手段の対を選択する際にセルの優先順位を
考慮可能である。更に、ＡＴＭネットワークに関する知
識を用いることにより、上記装置がＡＴＭネットワーク
で使用されているとき、制御手段は、ソースにそのセル
レートを「減速」させるため、スイッチユニットの中の
一つによって、データを上記スイッチユニットに送るデ
ータソースに適当なトラヒック管理セルを送信させる。
かくして、混雑が発生し得る状況が回避される。
【００２０】上記装置は、好ましくは、スイッチユニッ
トを相互接続するバス手段を更に有し、バス手段は上記
スイッチユニットと同数である複数の別個のバスライン
ユニットを有する。各スイッチユニットは全てのバスラ
インユニットに接続されているが、スイッチユニットの
夫々の記憶手段は、夫々の別個のバスラインユニットだ
けに接続されている。スイッチユニットと同数のバスラ
インがあるので、全スイッチユニットによる同時（並
列）動作が可能である。上記バス手段は、印刷回路基板
レベルで容易に実現可能な別々のスイッチユニットの間
に簡単な接続を提供し得る。スイッチユニットは、例え
ば、列方向に次々と配列され、バスラインが、スイッチ
ユニットの中を通って、或いは、スイッチユニットの一
方側で、スイッチユニットの列方向に並んで走る。
トを相互接続するバス手段を更に有し、バス手段は上記
スイッチユニットと同数である複数の別個のバスライン
ユニットを有する。各スイッチユニットは全てのバスラ
インユニットに接続されているが、スイッチユニットの
夫々の記憶手段は、夫々の別個のバスラインユニットだ
けに接続されている。スイッチユニットと同数のバスラ
インがあるので、全スイッチユニットによる同時（並
列）動作が可能である。上記バス手段は、印刷回路基板
レベルで容易に実現可能な別々のスイッチユニットの間
に簡単な接続を提供し得る。スイッチユニットは、例え
ば、列方向に次々と配列され、バスラインが、スイッチ
ユニットの中を通って、或いは、スイッチユニットの一
方側で、スイッチユニットの列方向に並んで走る。
【００２１】制御手段は、スイッチング装置の効率的な
全体の性能を得るため、好ましくは、スイッチユニット
の動作を同期させる。上記制御手段は、読み出しフェー
ズ中に、夫々の対にされた記憶手段から格納されたデー
タを同時に引き出す全てのスイッチユニットが、上記読
み出しフェーズ中に別個のバスラインユニットを介して
上記データを引き出すように、上記スイッチユニット−
記憶手段の対を選択するため動作可能である。これによ
り、上記スイッチユニットの同時的な動作の間にバスの
衝突は防止される。この結果として、別個のスイッチユ
ニットが、夫々のバスアクセスを互いに独立かつ非同期
的に制御し得る場合に要求される別個の衝突回避論理回
路は必要なくなる。
全体の性能を得るため、好ましくは、スイッチユニット
の動作を同期させる。上記制御手段は、読み出しフェー
ズ中に、夫々の対にされた記憶手段から格納されたデー
タを同時に引き出す全てのスイッチユニットが、上記読
み出しフェーズ中に別個のバスラインユニットを介して
上記データを引き出すように、上記スイッチユニット−
記憶手段の対を選択するため動作可能である。これによ
り、上記スイッチユニットの同時的な動作の間にバスの
衝突は防止される。この結果として、別個のスイッチユ
ニットが、夫々のバスアクセスを互いに独立かつ非同期
的に制御し得る場合に要求される別個の衝突回避論理回
路は必要なくなる。
【００２２】各スイッチユニットの上記記憶手段は、好
ましくは、上記格納領域に夫々対応する仮想的な先入れ
−先出しメモリブロックを設けるべく利用され、各ブロ
ックは、対応する記憶領域にデータを格納し、対応する
記憶領域からデータを引き出すとき、上記スイッチユニ
ットによって用いるため、関係しているスイッチユニッ
トの記憶手段に格納された夫々の書き込み及び読み出し
ポインタを有している。これによって、記憶手段を設け
るため、例えば、専用の先入れ−先出し装置の代わりに
簡単な（かつ、記憶容量が大きい場合でも費用のかから
ない）ランダムアクセスメモリ装置を使用し得るように
なる。
ましくは、上記格納領域に夫々対応する仮想的な先入れ
−先出しメモリブロックを設けるべく利用され、各ブロ
ックは、対応する記憶領域にデータを格納し、対応する
記憶領域からデータを引き出すとき、上記スイッチユニ
ットによって用いるため、関係しているスイッチユニッ
トの記憶手段に格納された夫々の書き込み及び読み出し
ポインタを有している。これによって、記憶手段を設け
るため、例えば、専用の先入れ−先出し装置の代わりに
簡単な（かつ、記憶容量が大きい場合でも費用のかから
ない）ランダムアクセスメモリ装置を使用し得るように
なる。
【００２３】好ましい一実施例において、各スイッチユ
ニットは、マルチキャスト(multicast) データが複数の
指定された他のスイッチユニットによる出力のため関係
している上記スイッチユニットによって受けられたと
き、上記受けられたマルチキャストデータを上記指定さ
れたスイッチユニットの中の第１のスイッチユニットだ
けに対応する上記関係しているスイッチの記憶手段の上
記格納領域に格納し、残りのスイッチユニットに夫々対
応する上記格納領域に、上記第１の指定されたスイッチ
ユニットに対応する上記格納領域内の上記マルチキャス
トデータの場所を示すマルチキャストアドレスポインタ
を格納するため動作的であるマルチキャスト処理手段を
有する。これにより、指定されたマルチキャストスイッ
チユニットに夫々対応する別々の記憶装置にマルチキャ
ストデータを数回に亘って書き込む必要が回避されるの
で、効率が良くなる。或いは、その代わりに、専用のマ
ルチキャスト格納領域を各記憶手段に設け、全てのマル
チキャストデータを上記マルチキャスト格納領域だけに
書き込み、マルチキャストアドレスポインタを全ての指
定されたマルチキャストスイッチユニットの格納領域に
格納することが可能である。
ニットは、マルチキャスト(multicast) データが複数の
指定された他のスイッチユニットによる出力のため関係
している上記スイッチユニットによって受けられたと
き、上記受けられたマルチキャストデータを上記指定さ
れたスイッチユニットの中の第１のスイッチユニットだ
けに対応する上記関係しているスイッチの記憶手段の上
記格納領域に格納し、残りのスイッチユニットに夫々対
応する上記格納領域に、上記第１の指定されたスイッチ
ユニットに対応する上記格納領域内の上記マルチキャス
トデータの場所を示すマルチキャストアドレスポインタ
を格納するため動作的であるマルチキャスト処理手段を
有する。これにより、指定されたマルチキャストスイッ
チユニットに夫々対応する別々の記憶装置にマルチキャ
ストデータを数回に亘って書き込む必要が回避されるの
で、効率が良くなる。或いは、その代わりに、専用のマ
ルチキャスト格納領域を各記憶手段に設け、全てのマル
チキャストデータを上記マルチキャスト格納領域だけに
書き込み、マルチキャストアドレスポインタを全ての指
定されたマルチキャストスイッチユニットの格納領域に
格納することが可能である。
【００２４】他の実施例において、上記各記憶手段は、
夫々の書き込み及び読み出しポートを有し、データが上
記読み出しポートから引き出されるのと同時にデータが
上記書き込みポートに書き込まれるよう適合している。
各スイッチユニットの上記記憶手段の上記読み出しポー
トは他の全てのスイッチユニットに接続されているが、
各スイッチユニットの上記記憶手段の上記書き込みポー
トは他のいかなるスイッチユニットにも接続されていな
い。かくして、上記読み出しフェーズ中に、前に格納さ
れたデータが他のスイッチユニットによって上記記憶手
段から取り出されるのと同時に、各スイッチユニットに
よって受けられたデータが関係しているユニットの上記
記憶手段に格納される。従って、書き込みフェーズは読
み出しフェーズと重なる。
夫々の書き込み及び読み出しポートを有し、データが上
記読み出しポートから引き出されるのと同時にデータが
上記書き込みポートに書き込まれるよう適合している。
各スイッチユニットの上記記憶手段の上記読み出しポー
トは他の全てのスイッチユニットに接続されているが、
各スイッチユニットの上記記憶手段の上記書き込みポー
トは他のいかなるスイッチユニットにも接続されていな
い。かくして、上記読み出しフェーズ中に、前に格納さ
れたデータが他のスイッチユニットによって上記記憶手
段から取り出されるのと同時に、各スイッチユニットに
よって受けられたデータが関係しているユニットの上記
記憶手段に格納される。従って、書き込みフェーズは読
み出しフェーズと重なる。
【００２５】各スイッチユニットは、上記スイッチユニ
ットの夫々の入力ポート及び出力ポートに接続され、デ
ータが上記入力ポートで受けられたとき、上記受けられ
たデータが格納されるべき上記スイッチユニットの記憶
手段内の上記格納場所を識別する経路選択タグを生成す
るため動作可能であるスイッチポート制御部を含む。上
記経路選択タグは、上記スイッチユニットによって上記
データを上記スイッチユニットの記憶手段の要求された
格納領域に格納するため使用されるが、データは、一
旦、格納領域に格納されると静止し、従来技術の上記自
己経路選択素子のように多数の別々のスイッチユニット
を介して伝達されることが無いので、経路選択タグ自体
を（上記データと共に）上記格納領域に格納する必要は
ない。かくして、転送効率は増加し、経路選択のオーバ
ーヘッド及び記憶必要容量は削減される。
ットの夫々の入力ポート及び出力ポートに接続され、デ
ータが上記入力ポートで受けられたとき、上記受けられ
たデータが格納されるべき上記スイッチユニットの記憶
手段内の上記格納場所を識別する経路選択タグを生成す
るため動作可能であるスイッチポート制御部を含む。上
記経路選択タグは、上記スイッチユニットによって上記
データを上記スイッチユニットの記憶手段の要求された
格納領域に格納するため使用されるが、データは、一
旦、格納領域に格納されると静止し、従来技術の上記自
己経路選択素子のように多数の別々のスイッチユニット
を介して伝達されることが無いので、経路選択タグ自体
を（上記データと共に）上記格納領域に格納する必要は
ない。かくして、転送効率は増加し、経路選択のオーバ
ーヘッド及び記憶必要容量は削減される。
【００２６】各スイッチユニットには、好ましくは、上
記制御手段に接続され上記制御手段から制御情報を受
け、上記読み出しフェーズ中にそのスイッチユニットに
対し上記選択されたスイッチユニット−記憶手段の対を
識別し、上記記憶手段から上記関係しているスイッチユ
ニットに対し選択された各対のスイッチユニットへのデ
ータ転送を容易にするため、上記読み出しフェーズの途
中に亘って順番に適当なバスラインユニットを作動する
よう上記制御情報に従って動作可能である適応的なスイ
ッチ素子が含まれている。制御手段の代わりに低レベル
のバスの順序付け及び他の動作を実行するため、かかる
適応的なスイッチ素子を各スイッチユニットに設けるこ
とにより、制御手段に、高レベルのタスクを実行し、ト
ラヒックフローを監視させることが可能になる。
記制御手段に接続され上記制御手段から制御情報を受
け、上記読み出しフェーズ中にそのスイッチユニットに
対し上記選択されたスイッチユニット−記憶手段の対を
識別し、上記記憶手段から上記関係しているスイッチユ
ニットに対し選択された各対のスイッチユニットへのデ
ータ転送を容易にするため、上記読み出しフェーズの途
中に亘って順番に適当なバスラインユニットを作動する
よう上記制御情報に従って動作可能である適応的なスイ
ッチ素子が含まれている。制御手段の代わりに低レベル
のバスの順序付け及び他の動作を実行するため、かかる
適応的なスイッチ素子を各スイッチユニットに設けるこ
とにより、制御手段に、高レベルのタスクを実行し、ト
ラヒックフローを監視させることが可能になる。
【００２７】
【発明の実施の形態】以下、添付図面を参照して、その
例に限定されることなく本発明を説明する。図３に示さ
れた本発明の一実施例のＡＴＭスイッチング装置１０
は、複数のスイッチユニット２０0 乃至２０2 と、制御
ユニット３０とからなる。スイッチユニット２０0 乃至
２０2 は、夫々の入力ポートＩ0 乃至Ｉ2 と、夫々の出
力ポートＯ0 乃至Ｏ2 を有する。各スイッチユニット２
０0 乃至２０2 は、当該スイッチユニットの入力ポート
Ｉと出力ポートＯに接続されたスイッチポート管理（Ｓ
ＰＭ）部２２と、メモリ部２４とを含む。データ、アド
レス及び制御線からなる各バスラインＢ0 乃至Ｂ2 は、
スイッチポート管理部２０0 乃至２０2 と、メモリ部２
２0 乃至２２2 を相互接続するため機能する。各スイッ
チポート管理部２２は全てのバスラインＢ0 乃至Ｂ2 に
接続されているが、各メモリ部２４はバスラインＢ0 乃
至Ｂ2 の中の一つにしか接続されていない。
例に限定されることなく本発明を説明する。図３に示さ
れた本発明の一実施例のＡＴＭスイッチング装置１０
は、複数のスイッチユニット２０0 乃至２０2 と、制御
ユニット３０とからなる。スイッチユニット２０0 乃至
２０2 は、夫々の入力ポートＩ0 乃至Ｉ2 と、夫々の出
力ポートＯ0 乃至Ｏ2 を有する。各スイッチユニット２
０0 乃至２０2 は、当該スイッチユニットの入力ポート
Ｉと出力ポートＯに接続されたスイッチポート管理（Ｓ
ＰＭ）部２２と、メモリ部２４とを含む。データ、アド
レス及び制御線からなる各バスラインＢ0 乃至Ｂ2 は、
スイッチポート管理部２０0 乃至２０2 と、メモリ部２
２0 乃至２２2 を相互接続するため機能する。各スイッ
チポート管理部２２は全てのバスラインＢ0 乃至Ｂ2 に
接続されているが、各メモリ部２４はバスラインＢ0 乃
至Ｂ2 の中の一つにしか接続されていない。
【００２８】図３に示されているように、各メモリ部２
４は二つの格納領域に分割される。第１のスイッチユニ
ット２０0 のメモリ部２４0 の場合、二つの格納領域に
は、Ｒ1 とＲ2 の名前が付けられ、第２及び第３のスイ
ッチユニット２０1 及び２０ 2 の出力ポートＯ1 及びＯ
2 に夫々対応している。第２のスイッチユニット２０ 1
のメモリ部２４1 の場合、二つの格納領域には、Ｒ2 と
Ｒ0 の名前が付けられ、第３及び第１のスイッチユニッ
ト２０2 及び２０0 の出力ポートＯ2 及びＯ0に夫々対
応している。第３のスイッチユニット２０2 のメモリ部
２４2 の場合、二つの格納領域には、Ｒ0 とＲ1 の名前
が付けられ、第１及び第２のスイッチユニット２０0 及
び２０1 の出力ポートＯ0 及びＯ1 に夫々対応してい
る。かくして、各スイッチユニット２０のメモリ部２４
は、装置の他のスイッチユニットに夫々対応した格納領
域を有する。各格納領域Ｒは、シーケンシャルなリス
ト、又は、ＦＩＦＯ（先入れ−先出し）ユニットとして
機能する。
４は二つの格納領域に分割される。第１のスイッチユニ
ット２０0 のメモリ部２４0 の場合、二つの格納領域に
は、Ｒ1 とＲ2 の名前が付けられ、第２及び第３のスイ
ッチユニット２０1 及び２０ 2 の出力ポートＯ1 及びＯ
2 に夫々対応している。第２のスイッチユニット２０ 1
のメモリ部２４1 の場合、二つの格納領域には、Ｒ2 と
Ｒ0 の名前が付けられ、第３及び第１のスイッチユニッ
ト２０2 及び２０0 の出力ポートＯ2 及びＯ0に夫々対
応している。第３のスイッチユニット２０2 のメモリ部
２４2 の場合、二つの格納領域には、Ｒ0 とＲ1 の名前
が付けられ、第１及び第２のスイッチユニット２０0 及
び２０1 の出力ポートＯ0 及びＯ1 に夫々対応してい
る。かくして、各スイッチユニット２０のメモリ部２４
は、装置の他のスイッチユニットに夫々対応した格納領
域を有する。各格納領域Ｒは、シーケンシャルなリス
ト、又は、ＦＩＦＯ（先入れ−先出し）ユニットとして
機能する。
【００２９】図３に示された例示的な装置は、説明の目
的のため簡略化され、３個のスイッチユニットと３本の
バスラインしか表わされていない。実際には、この例よ
りも多数のスイッチユニット及びバスライン、例えば、
全部で８本のバスラインがある。図３に示された本発明
の一実施例のＡＴＭスイッチング装置の動作を図４乃至
６を参照して説明する。図４に示された第１の動作フェ
ーズ（書き込みフェーズ）において、各スイッチユニッ
ト２０のスイッチポート管理部２２は、関連する入力ポ
ートＩからセルを受ける。上記セルは、セルが供給され
るべき出力ポートを識別する添付ポート番号標識子、及
び／又は、マルチキャスト標識子を有する。かかるマル
チキャスト標識子は、一つの入力ポートで受けられたセ
ルが、一つの出力ポートだけではなく、複数の別々の出
力ポートに供給されるべきときに使用される。各セルの
受信に応答して、スイッチポート管理部２２は、それ自
体のスイッチユニット２０のメモリ部２４の関連する記
憶領域Ｒ内の次の連続した空の場所に上記セルを書き込
む。この処理は、図４に太線で表わされたようなバスラ
インＢ0 乃至Ｂ2 の中の別々のバスラインを用いる他の
各スイッチポート管理部によって同時に行なわれる。例
えば、セルが入力ポートＩ1 で受けられ、出力チャンネ
ルＯ2 を予め決められ、スイッチユニット２０1 内のス
イッチポート管理部２２1 は、そのスイッチユニット２
０1 のメモリ部２４1 の格納領域Ｒ2 に当該セルを格納
する。
的のため簡略化され、３個のスイッチユニットと３本の
バスラインしか表わされていない。実際には、この例よ
りも多数のスイッチユニット及びバスライン、例えば、
全部で８本のバスラインがある。図３に示された本発明
の一実施例のＡＴＭスイッチング装置の動作を図４乃至
６を参照して説明する。図４に示された第１の動作フェ
ーズ（書き込みフェーズ）において、各スイッチユニッ
ト２０のスイッチポート管理部２２は、関連する入力ポ
ートＩからセルを受ける。上記セルは、セルが供給され
るべき出力ポートを識別する添付ポート番号標識子、及
び／又は、マルチキャスト標識子を有する。かかるマル
チキャスト標識子は、一つの入力ポートで受けられたセ
ルが、一つの出力ポートだけではなく、複数の別々の出
力ポートに供給されるべきときに使用される。各セルの
受信に応答して、スイッチポート管理部２２は、それ自
体のスイッチユニット２０のメモリ部２４の関連する記
憶領域Ｒ内の次の連続した空の場所に上記セルを書き込
む。この処理は、図４に太線で表わされたようなバスラ
インＢ0 乃至Ｂ2 の中の別々のバスラインを用いる他の
各スイッチポート管理部によって同時に行なわれる。例
えば、セルが入力ポートＩ1 で受けられ、出力チャンネ
ルＯ2 を予め決められ、スイッチユニット２０1 内のス
イッチポート管理部２２1 は、そのスイッチユニット２
０1 のメモリ部２４1 の格納領域Ｒ2 に当該セルを格納
する。
【００３０】次いで、動作は読み出しフェーズに切替わ
る。図５に示されているように、読み出しフェーズの最
初のサイクル中に、ＡＴＭスイッチング装置の制御ユニ
ット３０は、そのスイッチユニット自体とは別のスイッ
チユニット内のメモリ部２４へのアクセスを得るため、
各スイッチポート管理部２２にそのバスの選択を再構成
させる。例えば、図５に示されているように、各スイッ
チポート管理部２２は、前のスイッチユニットのメモリ
部２４をアドレス指定する。各スイッチポート管理部２
２は、従って、上記メモリ部内のそのスイッチポート管
理部の対応する格納領域からセルデータを読み出し、例
えば、スイッチポート管理部２２0 はメモリ部２４1 の
格納領域Ｒ0 からセルデータを読み出し、スイッチポー
ト管理部２２1 はメモリ部２４2 のそのスイッチポート
管理部が対応する格納領域Ｒ1 からセルデータを読み出
し、スイッチポート管理部２２2 はメモリ部２４0 の格
納領域Ｒ2 からセルデータを読み出す。
る。図５に示されているように、読み出しフェーズの最
初のサイクル中に、ＡＴＭスイッチング装置の制御ユニ
ット３０は、そのスイッチユニット自体とは別のスイッ
チユニット内のメモリ部２４へのアクセスを得るため、
各スイッチポート管理部２２にそのバスの選択を再構成
させる。例えば、図５に示されているように、各スイッ
チポート管理部２２は、前のスイッチユニットのメモリ
部２４をアドレス指定する。各スイッチポート管理部２
２は、従って、上記メモリ部内のそのスイッチポート管
理部の対応する格納領域からセルデータを読み出し、例
えば、スイッチポート管理部２２0 はメモリ部２４1 の
格納領域Ｒ0 からセルデータを読み出し、スイッチポー
ト管理部２２1 はメモリ部２４2 のそのスイッチポート
管理部が対応する格納領域Ｒ1 からセルデータを読み出
し、スイッチポート管理部２２2 はメモリ部２４0 の格
納領域Ｒ2 からセルデータを読み出す。
【００３１】かくして、スイッチユニットとメモリ部と
の複数の対が、セルデータの読み出し中に使用するため
制御ユニットによって選択され、各対は、バスラインＢ
0 乃至Ｂ2 の中の別個のバスラインを使用する固有のデ
ータ転送経路を有する。制御ユニット３０の制御下で、
読み出しフェーズの連続した更なるサイクル中に、スイ
ッチポート管理部２２0 乃至２２2 が、モジュローｎ
（この場合、小さいｎは、ｎ＝３である）に基づいてメ
モリ部２４0 乃至２４2 を次々に読み出すようプログラ
ムされる。
の複数の対が、セルデータの読み出し中に使用するため
制御ユニットによって選択され、各対は、バスラインＢ
0 乃至Ｂ2 の中の別個のバスラインを使用する固有のデ
ータ転送経路を有する。制御ユニット３０の制御下で、
読み出しフェーズの連続した更なるサイクル中に、スイ
ッチポート管理部２２0 乃至２２2 が、モジュローｎ
（この場合、小さいｎは、ｎ＝３である）に基づいてメ
モリ部２４0 乃至２４2 を次々に読み出すようプログラ
ムされる。
【００３２】しかし、本発明の好ましい一実施例におい
て、制御ユニット３０は、所定の時間でトラヒックフロ
ーに依存してスイッチポート管理部によるメモリ部のア
クセスを制御する。格納領域に書き込まれるセルの個数
と、読み出されるセルの個数とを監視することにより、
制御ユニット３０は、潜在的な混雑のソースが発生する
場所を計算し、あるスイッチポート管理部とメモリ部と
の経路がより長い周期に亘って確立されるようスイッチ
ポート管理部をプログラムすることが可能であり、潜在
的な混雑の状況が低減される。
て、制御ユニット３０は、所定の時間でトラヒックフロ
ーに依存してスイッチポート管理部によるメモリ部のア
クセスを制御する。格納領域に書き込まれるセルの個数
と、読み出されるセルの個数とを監視することにより、
制御ユニット３０は、潜在的な混雑のソースが発生する
場所を計算し、あるスイッチポート管理部とメモリ部と
の経路がより長い周期に亘って確立されるようスイッチ
ポート管理部をプログラムすることが可能であり、潜在
的な混雑の状況が低減される。
【００３３】例えば、図６には、出力ポートＯ1 を介し
て出力するためかなり大量のトラヒックが入力ポートＩ
0 に到達する可能性のある一つのトラヒックフローのシ
ナリオが示されている。この例の場合、制御ユニット３
０は、トラヒックが記憶部２４0 の格納領域Ｒ1 に不所
望に蓄積することを検出する。かかる状況を取り扱うた
め、制御ユニットは、次の読み出しサイクルが図５に示
した最初の読み出しサイクルに続いて始まるとき、スイ
ッチポート管理部２２1 と記憶部２４0 との間の経路を
“開いた状態”のままに維持する。かくして、スイッチ
ポート管理部２２0 はメモリ部２４2 のアクセスからメ
モリ部２４1 へのアクセスに変わり、スイッチメモリ管
理部２２2 はメモリ部２４1 のアクセスからメモリ部２
４2 へのアクセスに変わり、図５の最初の読み出しサイ
クル中に確立されたスイッチポート管理部２２1 からメ
モリ部２４0 への経路は、図６において開いた状態のま
まである。その結果として、大量のトラヒックフローに
対処するため、より多くのセルがメモリ２４0 からスイ
ッチポート管理部２２1 に転送される。
て出力するためかなり大量のトラヒックが入力ポートＩ
0 に到達する可能性のある一つのトラヒックフローのシ
ナリオが示されている。この例の場合、制御ユニット３
０は、トラヒックが記憶部２４0 の格納領域Ｒ1 に不所
望に蓄積することを検出する。かかる状況を取り扱うた
め、制御ユニットは、次の読み出しサイクルが図５に示
した最初の読み出しサイクルに続いて始まるとき、スイ
ッチポート管理部２２1 と記憶部２４0 との間の経路を
“開いた状態”のままに維持する。かくして、スイッチ
ポート管理部２２0 はメモリ部２４2 のアクセスからメ
モリ部２４1 へのアクセスに変わり、スイッチメモリ管
理部２２2 はメモリ部２４1 のアクセスからメモリ部２
４2 へのアクセスに変わり、図５の最初の読み出しサイ
クル中に確立されたスイッチポート管理部２２1 からメ
モリ部２４0 への経路は、図６において開いた状態のま
まである。その結果として、大量のトラヒックフローに
対処するため、より多くのセルがメモリ２４0 からスイ
ッチポート管理部２２1 に転送される。
【００３４】従って、制御ユニット３０は、最適な量の
セルデータを転送し、あらゆる潜在的な混雑の問題を低
減するため、別々の格納領域に格納されたセルデータの
量を監視し、スイッチポート管理部とメモリ部の経路の
中で読み出しフェーズ中に確定する必要がある経路を計
算することが可能である。制御ユニット３０は、例え
ば、マイクロプロセッサからなる。
セルデータを転送し、あらゆる潜在的な混雑の問題を低
減するため、別々の格納領域に格納されたセルデータの
量を監視し、スイッチポート管理部とメモリ部の経路の
中で読み出しフェーズ中に確定する必要がある経路を計
算することが可能である。制御ユニット３０は、例え
ば、マイクロプロセッサからなる。
【００３５】以下、図３に示したＡＴＭスイッチング装
置の構成及び動作の詳細を説明する。図７には各スイッ
チポート管理部２２の一つの可能性のある構成のブロッ
ク図が示されている。図７の例において、スイッチポー
ト管理部２２は、全部で８個のスイッチングユニット
と、８本のバスラインＢ0 乃至Ｂ7 とを有するスイッチ
ング装置で使用される場合が指定されている。
置の構成及び動作の詳細を説明する。図７には各スイッ
チポート管理部２２の一つの可能性のある構成のブロッ
ク図が示されている。図７の例において、スイッチポー
ト管理部２２は、全部で８個のスイッチングユニット
と、８本のバスラインＢ0 乃至Ｂ7 とを有するスイッチ
ング装置で使用される場合が指定されている。
【００３６】図７におけるスイッチポート管理部２２に
は、スイッチポートコントローラ（ＳＰＣ）ユニット４
０と、アドレス翻訳回路（ＡＴＣ）４１と、適応スイッ
チ素子（ＡＳＥ）４２と、二つのバスマルチプレクサユ
ニット４４とが含まれる。スイッチポートコントローラ
ユニット４０は、当該スイッチの入力ポートＩ及び出力
ポートＯに直接的に接続されている。各ポートは、場合
に応じて、単一の６２２Ｍｂ／ｓのＡＴＭセルストリー
ム、又は、４個の個別の１５５Ｍｂ／ｓのセルストリー
ムを受信又は送信する。
は、スイッチポートコントローラ（ＳＰＣ）ユニット４
０と、アドレス翻訳回路（ＡＴＣ）４１と、適応スイッ
チ素子（ＡＳＥ）４２と、二つのバスマルチプレクサユ
ニット４４とが含まれる。スイッチポートコントローラ
ユニット４０は、当該スイッチの入力ポートＩ及び出力
ポートＯに直接的に接続されている。各ポートは、場合
に応じて、単一の６２２Ｍｂ／ｓのＡＴＭセルストリー
ム、又は、４個の個別の１５５Ｍｂ／ｓのセルストリー
ムを受信又は送信する。
【００３７】ＡＴＭセルがスイッチポートコントローラ
ユニット４０によって受けられたとき、アドレス変換回
路ユニット４１は、セルによって伝搬されたアドレシン
グ情報（セルのヘッダ部の仮想的な経路識別子（ＶＰ
Ｉ）及び仮想的なチャンネル識別子（ＶＣＩ）フィール
ド）を検査し、セルが供給されるべき出力ポートを判定
するため、適当なアドレス翻訳動作を実行する。アドレ
ス翻訳情報に従って、スイッチポートコントローラユニ
ット４０は、上記ポート番号識別子及び／又はマルチキ
ャスト識別子をセルに付加する。
ユニット４０によって受けられたとき、アドレス変換回
路ユニット４１は、セルによって伝搬されたアドレシン
グ情報（セルのヘッダ部の仮想的な経路識別子（ＶＰ
Ｉ）及び仮想的なチャンネル識別子（ＶＣＩ）フィール
ド）を検査し、セルが供給されるべき出力ポートを判定
するため、適当なアドレス翻訳動作を実行する。アドレ
ス翻訳情報に従って、スイッチポートコントローラユニ
ット４０は、上記ポート番号識別子及び／又はマルチキ
ャスト識別子をセルに付加する。
【００３８】次いで、適応スイッチ素子４２は、当該セ
ルを受け、その固有のスイッチユニットのメモリ部２４
へのセルの転送を制御する。書き込みフェーズにおい
て、適応スイッチ素子４２は、そのスイッチユニット固
有のメモリ部に接続されるバスラインＢだけを選択する
ため、適当なバス選択信号をバスマルチプレクサユニッ
ト４４に供給する。図７の上側にあるバスマルチプレク
サユニット４４は、最初の４本のバスラインＢ0 乃至Ｂ
3 に関係し、一方、図７の下側にあるバスマルチプレク
サユニット４４は残りの４本のバスラインＢ4 乃至Ｂ7
に関係している。例えば、図７に示されたスイッチポー
ト管理部がスイッチユニット２０2 に含まれている場
合、必要とされるバスラインはＢ2 であるので、適応ス
イッチ素子４２は、下側のバスマルチプレクサユニット
４４を動作抑制状態に、上側のバスマルチプレクサユニ
ット４４を動作可能状態にさせ、上側のバスマルチプレ
クサユニット４４にバスラインＢ2 と適応スイッチ素子
４２との間でデータ転送が行なえるよう指示する。この
ようにしてバス選択が行なわれた後、受信されたセル
は、適応スイッチ素子によって、要求された出力ポート
に対応するそのスイッチユニット固有のメモリ部の格納
領域に転送される。
ルを受け、その固有のスイッチユニットのメモリ部２４
へのセルの転送を制御する。書き込みフェーズにおい
て、適応スイッチ素子４２は、そのスイッチユニット固
有のメモリ部に接続されるバスラインＢだけを選択する
ため、適当なバス選択信号をバスマルチプレクサユニッ
ト４４に供給する。図７の上側にあるバスマルチプレク
サユニット４４は、最初の４本のバスラインＢ0 乃至Ｂ
3 に関係し、一方、図７の下側にあるバスマルチプレク
サユニット４４は残りの４本のバスラインＢ4 乃至Ｂ7
に関係している。例えば、図７に示されたスイッチポー
ト管理部がスイッチユニット２０2 に含まれている場
合、必要とされるバスラインはＢ2 であるので、適応ス
イッチ素子４２は、下側のバスマルチプレクサユニット
４４を動作抑制状態に、上側のバスマルチプレクサユニ
ット４４を動作可能状態にさせ、上側のバスマルチプレ
クサユニット４４にバスラインＢ2 と適応スイッチ素子
４２との間でデータ転送が行なえるよう指示する。この
ようにしてバス選択が行なわれた後、受信されたセル
は、適応スイッチ素子によって、要求された出力ポート
に対応するそのスイッチユニット固有のメモリ部の格納
領域に転送される。
【００３９】書き込みフェーズの終了時、適応スイッチ
素子４２は読み出しフェーズに切替わる。適応スイッチ
素子４２は、制御ユニット３０から、読み出しフェーズ
の各サイクル中にアドレス指定すべきメモリ部を特定す
る制御情報を受ける。適応スイッチ素子４２は、特定さ
れたメモリ部から適応スイッチ素子４２へのデータ転送
を容易化させるため各個別のサイルク中に必要とされる
要求されたバスＢ0 乃至Ｂ7 を選択するため上記情報を
利用する。適応スイッチ素子４２は、バスマルチプレク
サユニット４４を使用して適当な選択を行なう。メモリ
部から読み出されたデータは、適応スイッチ素子４２に
よってスイッチポートコントローラユニット４０に転送
され、当該スイッチユニットの出力ポートＯを介して出
力される。
素子４２は読み出しフェーズに切替わる。適応スイッチ
素子４２は、制御ユニット３０から、読み出しフェーズ
の各サイクル中にアドレス指定すべきメモリ部を特定す
る制御情報を受ける。適応スイッチ素子４２は、特定さ
れたメモリ部から適応スイッチ素子４２へのデータ転送
を容易化させるため各個別のサイルク中に必要とされる
要求されたバスＢ0 乃至Ｂ7 を選択するため上記情報を
利用する。適応スイッチ素子４２は、バスマルチプレク
サユニット４４を使用して適当な選択を行なう。メモリ
部から読み出されたデータは、適応スイッチ素子４２に
よってスイッチポートコントローラユニット４０に転送
され、当該スイッチユニットの出力ポートＯを介して出
力される。
【００４０】従って、読み出しフェーズ中に、制御ユニ
ット３０は、各スイッチポート管理部２２の適応スイッ
チ素子４２を介して、当該スイッチポート管理部内のバ
スマルチプレクサユニット４４の動作を効率的に制御す
る。制御ユニット３０は、バスの衝突及びそれに続く潜
在的なデータの劣悪化を防止するため、別個のスイッチ
ポート管理部２２による全てのバスの切替えを同時に生
じさせる。
ット３０は、各スイッチポート管理部２２の適応スイッ
チ素子４２を介して、当該スイッチポート管理部内のバ
スマルチプレクサユニット４４の動作を効率的に制御す
る。制御ユニット３０は、バスの衝突及びそれに続く潜
在的なデータの劣悪化を防止するため、別個のスイッチ
ポート管理部２２による全てのバスの切替えを同時に生
じさせる。
【００４１】上記の如く、制御ユニット３０は、読み出
しフェーズの各サイクルで使用するスイッチポート管理
部−メモリ部の対の選択を決定する。図８には、制御ユ
ニット３０によって発生され、読み出しフェーズ中に各
スイッチユニットの動作を制御するため各スイッチユニ
ットに送られた制御情報の一例が表わされている。制御
情報には初期タイミングデータ部が含まれる。タイミン
グデータ部には、読み出しフェーズの個別の各サイクル
の間隔を判定するため使用されるタイミングデータが含
まれている。例えば、上記間隔は、１０セル又は２０セ
ルとして指定することが可能である。このタイミングデ
ータは、全てのスイッチユニットに対し同一である。個
々のサイクルの間隔を全て一致させてもよく、その場
合、タイミングデータは短く、或いは、互いに異なる。
しフェーズの各サイクルで使用するスイッチポート管理
部−メモリ部の対の選択を決定する。図８には、制御ユ
ニット３０によって発生され、読み出しフェーズ中に各
スイッチユニットの動作を制御するため各スイッチユニ
ットに送られた制御情報の一例が表わされている。制御
情報には初期タイミングデータ部が含まれる。タイミン
グデータ部には、読み出しフェーズの個別の各サイクル
の間隔を判定するため使用されるタイミングデータが含
まれている。例えば、上記間隔は、１０セル又は２０セ
ルとして指定することが可能である。このタイミングデ
ータは、全てのスイッチユニットに対し同一である。個
々のサイクルの間隔を全て一致させてもよく、その場
合、タイミングデータは短く、或いは、互いに異なる。
【００４２】制御情報には、各スイッチユニット用のシ
ーケンスデータ部が更に含まれている。図８の例の場
合、各シーケンスデータ部には８個のエントリーがあ
る。かくして、図８の例は、図７に示された８個の別個
のメモリ部があり、かつ、各読み出しフェーズが８個の
読み出しサイクルにより構成されるスイッチポート管理
部２２に対応する。８個の別々のエントリーは、夫々、
８個の読み出しサイクルに対応し、各エントリーは、従
って、当該スイッチユニットが当該サイクル中にアクセ
スすべきメモリ部を示す。
ーケンスデータ部が更に含まれている。図８の例の場
合、各シーケンスデータ部には８個のエントリーがあ
る。かくして、図８の例は、図７に示された８個の別個
のメモリ部があり、かつ、各読み出しフェーズが８個の
読み出しサイクルにより構成されるスイッチポート管理
部２２に対応する。８個の別々のエントリーは、夫々、
８個の読み出しサイクルに対応し、各エントリーは、従
って、当該スイッチユニットが当該サイクル中にアクセ
スすべきメモリ部を示す。
【００４３】制御情報は制御ユニットによって周期的に
スイッチユニット内の適応スイッチ素子４２にダウンロ
ードされ、スイッチポート管理部−メモリ部の対の選択
をトラヒックフローの条件に従って変更させることが可
能になる。以下、より詳細に説明するように、各適応ス
イッチ素子４２は、固有のスイッチに関係するシーケン
スデータを格納するバスシーケンスレジスタと、タイミ
ングデータを格納するタイミングレジスタとを含んでい
る。
スイッチユニット内の適応スイッチ素子４２にダウンロ
ードされ、スイッチポート管理部−メモリ部の対の選択
をトラヒックフローの条件に従って変更させることが可
能になる。以下、より詳細に説明するように、各適応ス
イッチ素子４２は、固有のスイッチに関係するシーケン
スデータを格納するバスシーケンスレジスタと、タイミ
ングデータを格納するタイミングレジスタとを含んでい
る。
【００４４】スイッチポート管理部−メモリ部の対の選
択をトラヒックフローの条件に応じてダイナミックに変
更する制御ユニットの能力は、図３に示したスイッチン
グ装置の主要な利点である。図９には、種々のトラヒッ
クフローのシナリオにおけるスイッチポート管理部−メ
モリ部の対の選択能力の他の例が示されている。同図の
（Ａ）に示された表によれば、４個のスイッチポート管
理部Ａ乃至Ｄと、４個のメモリ部Ｗ乃至Ｚとが存在す
る。かくして、スイッチポート管理部Ａとメモリ部Ｗが
同一のスイッチユニット（図３のスイッチユニット２
０）の一部を形成し、スイッチポート管理部Ｂとメモリ
部Ｘは別のスイッチユニットの一部を形成し、以下同様
である。
択をトラヒックフローの条件に応じてダイナミックに変
更する制御ユニットの能力は、図３に示したスイッチン
グ装置の主要な利点である。図９には、種々のトラヒッ
クフローのシナリオにおけるスイッチポート管理部−メ
モリ部の対の選択能力の他の例が示されている。同図の
（Ａ）に示された表によれば、４個のスイッチポート管
理部Ａ乃至Ｄと、４個のメモリ部Ｗ乃至Ｚとが存在す
る。かくして、スイッチポート管理部Ａとメモリ部Ｗが
同一のスイッチユニット（図３のスイッチユニット２
０）の一部を形成し、スイッチポート管理部Ｂとメモリ
部Ｘは別のスイッチユニットの一部を形成し、以下同様
である。
【００４５】図９の（Ｂ）を参照すると、上記二つのト
ラヒックフローのシナリオの中の第１のトラヒックフロ
ーのシナリオにおいて、スイッチポート管理部Ｂの入力
ポートＩB からスイッチポート管理部Ｄの出力ポートＯ
D 部への大量のトラヒックフローがある。この場合、読
み出しフェーズは、タイムスロットＴ１乃至Ｔ３を夫々
有する３個の読み出しサイクルにより構成される。制御
ユニット３０は、大量のセルデータがスイッチポート管
理部Ｄに対応するメモリ部Ｘの格納領域ＲD に蓄積する
ことを検出し、従って、メモリ部Ｘとスイッチポート管
理部Ｄの間の経路を、三つのタイムスロットＴ１乃至Ｔ
３の全体に亘って開いたままの状態に保つ。残りのスイ
ッチポート管理部Ａ乃至Ｃと、メモリ部Ｗ、Ｙ及びＺに
対する対の選択は、図９の（Ｂ）に示された循環的な形
で、各読み出しサイクル中に変化する。
ラヒックフローのシナリオの中の第１のトラヒックフロ
ーのシナリオにおいて、スイッチポート管理部Ｂの入力
ポートＩB からスイッチポート管理部Ｄの出力ポートＯ
D 部への大量のトラヒックフローがある。この場合、読
み出しフェーズは、タイムスロットＴ１乃至Ｔ３を夫々
有する３個の読み出しサイクルにより構成される。制御
ユニット３０は、大量のセルデータがスイッチポート管
理部Ｄに対応するメモリ部Ｘの格納領域ＲD に蓄積する
ことを検出し、従って、メモリ部Ｘとスイッチポート管
理部Ｄの間の経路を、三つのタイムスロットＴ１乃至Ｔ
３の全体に亘って開いたままの状態に保つ。残りのスイ
ッチポート管理部Ａ乃至Ｃと、メモリ部Ｗ、Ｙ及びＺに
対する対の選択は、図９の（Ｂ）に示された循環的な形
で、各読み出しサイクル中に変化する。
【００４６】図９の（Ｃ）は、二つの支配的なトラヒッ
クフロー、即ち、スイッチポート管理部Ｃの入力ポート
ＩC からスイッチポート管理部Ａの出力ノードＯA への
トラヒックフローと、スイッチポート管理部Ｂの入力ポ
ートＩB からスイッチポート管理部Ｄの出力ノードＯD
へのトラヒックフローとが存在する第２のトラヒックフ
ローのシナリオに関係している。この例の場合、制御ユ
ニット３０は、メモリ部Ｘからスイッチポート管理部Ａ
への経路とメモリ部Ｘからスイッチポート管理部Ｄへの
経路を、三つのタイムスロットＴ１乃至Ｔ３の全体に亘
って開いた状態のまま維持する。他の二つのスイッチポ
ート管理部Ｂ及びＣと、他の二つのメモリ部Ｗ及びＺと
の間の経路は、三つのタイムスロットに亘って循環的に
変更され、上記例の場合、タイムスロットＴ１とＴ３は
同一の経路選択を有する。
クフロー、即ち、スイッチポート管理部Ｃの入力ポート
ＩC からスイッチポート管理部Ａの出力ノードＯA への
トラヒックフローと、スイッチポート管理部Ｂの入力ポ
ートＩB からスイッチポート管理部Ｄの出力ノードＯD
へのトラヒックフローとが存在する第２のトラヒックフ
ローのシナリオに関係している。この例の場合、制御ユ
ニット３０は、メモリ部Ｘからスイッチポート管理部Ａ
への経路とメモリ部Ｘからスイッチポート管理部Ｄへの
経路を、三つのタイムスロットＴ１乃至Ｔ３の全体に亘
って開いた状態のまま維持する。他の二つのスイッチポ
ート管理部Ｂ及びＣと、他の二つのメモリ部Ｗ及びＺと
の間の経路は、三つのタイムスロットに亘って循環的に
変更され、上記例の場合、タイムスロットＴ１とＴ３は
同一の経路選択を有する。
【００４７】最終的に、混雑を避けることができない場
合、制御ユニット３０は、関連するスイッチポート管理
部に、スイッチポート管理部の関係した入力ポートにデ
ータを供給するソースに対し前向きの明示的な混雑の通
知（ＦＥＣＮ）セル、後ろ向きの明示的な混雑の通知
（ＢＥＣＮ）セル、又は、資源管理（ＲＭ）セルを発行
するよう指示するので、上記ソースはセルの発生を一時
的に“抑える(throttleback) ”。
合、制御ユニット３０は、関連するスイッチポート管理
部に、スイッチポート管理部の関係した入力ポートにデ
ータを供給するソースに対し前向きの明示的な混雑の通
知（ＦＥＣＮ）セル、後ろ向きの明示的な混雑の通知
（ＢＥＣＮ）セル、又は、資源管理（ＲＭ）セルを発行
するよう指示するので、上記ソースはセルの発生を一時
的に“抑える(throttleback) ”。
【００４８】図１０には、データ転送を行なう図３に示
されたスイッチユニット２０の概要が示されている。各
スイッチユニット２０のメモリ部２４は、スイッチング
装置内のスイッチユニットの個数Ｎによって均等に分割
された固有の格納空間を有する。例えば、装置内に８個
のスイッチユニットが存在する場合、各メモリ部は、同
一の長さの８個の別々の格納領域Ｒ0 乃至Ｒ7 に分割さ
れる。厳密に言うと、各メモリ部２４の格納空間は、Ｎ
−１個の格納領域に分割されるべきである。その理由
は、スイッチポート管理部分が、固有のメモリ部内に固
有のスイッチユニットのための格納領域を必要とせず、
即ち、スイッチユニットによって上記格納領域に書き込
まれ、同一のスイッチユニットによって再度読まれるセ
ルしか生じないためである。かかる書き込み及び再読み
出しは、テストモード、或いは、ループバックセルを格
納することが要求される場合に有用である。しかし、上
記動作モードは、好ましくは、各スイッチポート管理部
２２内のスイッチポートコントローラユニット４０によ
って替わりに実行される。
されたスイッチユニット２０の概要が示されている。各
スイッチユニット２０のメモリ部２４は、スイッチング
装置内のスイッチユニットの個数Ｎによって均等に分割
された固有の格納空間を有する。例えば、装置内に８個
のスイッチユニットが存在する場合、各メモリ部は、同
一の長さの８個の別々の格納領域Ｒ0 乃至Ｒ7 に分割さ
れる。厳密に言うと、各メモリ部２４の格納空間は、Ｎ
−１個の格納領域に分割されるべきである。その理由
は、スイッチポート管理部分が、固有のメモリ部内に固
有のスイッチユニットのための格納領域を必要とせず、
即ち、スイッチユニットによって上記格納領域に書き込
まれ、同一のスイッチユニットによって再度読まれるセ
ルしか生じないためである。かかる書き込み及び再読み
出しは、テストモード、或いは、ループバックセルを格
納することが要求される場合に有用である。しかし、上
記動作モードは、好ましくは、各スイッチポート管理部
２２内のスイッチポートコントローラユニット４０によ
って替わりに実行される。
【００４９】図１０において、各格納領域Ｒ0 乃至Ｒ7
は、スイッチング装置内の対応するスイッチユニットの
ためのデータキュー（待ち行列）を提供する仮想的な先
入れ−先出し（ＦＩＦＯ）ユニットを構成する。図１０
に示されているように、スイッチポート管理部は、セル
データを関連するメモリ部、即ち、固有のスイッチユニ
ット内のメモリ部に書き込むことだけが許可され、一
方、スイッチポート管理部は、いずれかのメモリ部から
セルデータを読み出すことが可能であるが、当該スイッ
チポート管理部に対応する上記メモリ部の中の格納領域
だけから読み出すことが可能である。
は、スイッチング装置内の対応するスイッチユニットの
ためのデータキュー（待ち行列）を提供する仮想的な先
入れ−先出し（ＦＩＦＯ）ユニットを構成する。図１０
に示されているように、スイッチポート管理部は、セル
データを関連するメモリ部、即ち、固有のスイッチユニ
ット内のメモリ部に書き込むことだけが許可され、一
方、スイッチポート管理部は、いずれかのメモリ部から
セルデータを読み出すことが可能であるが、当該スイッ
チポート管理部に対応する上記メモリ部の中の格納領域
だけから読み出すことが可能である。
【００５０】図１１には、各メモリ部２４の一つの可能
性のある組織的な構成が詳細に示されている。各キュー
に対し、対応するＦＩＦＯ読み出し及び書き込みポイン
タがある。上記ポインタは、スイッチング装置内のあら
ゆるスイッチポート管理部で利用可能であることが必要
とされるので、メモリ部自体のポインタ格納部ＰＳに格
納される。上記ポインタは、スイッチポート管理部２２
内の適応スイッチ素子４２によって初期化、読み出し、
及び、更新される。ポインタは、スイッチユニット２０
の全体に亘って統一した操作を行なうため各メモリ部の
同一の場所に格納される。これにより、制御ユニット３
０によるプログラミングが更に容易化される。
性のある組織的な構成が詳細に示されている。各キュー
に対し、対応するＦＩＦＯ読み出し及び書き込みポイン
タがある。上記ポインタは、スイッチング装置内のあら
ゆるスイッチポート管理部で利用可能であることが必要
とされるので、メモリ部自体のポインタ格納部ＰＳに格
納される。上記ポインタは、スイッチポート管理部２２
内の適応スイッチ素子４２によって初期化、読み出し、
及び、更新される。ポインタは、スイッチユニット２０
の全体に亘って統一した操作を行なうため各メモリ部の
同一の場所に格納される。これにより、制御ユニット３
０によるプログラミングが更に容易化される。
【００５１】最初に、メモリ部内の各キュー（格納領
域）のポインタ及び寸法が制御ユニット３０によって決
められる。制御ユニット３０は、スイッチユニットの夫
々の適応スイッチ素子４２を介して各キューに対し読み
出し及び書き込みポインタを初期化する。かかる初期化
後、適応スイッチ素子４２は以下のようにポインタを監
視、更新する。第１に、全ての適応スイッチ素子４２
は、関連するメモリ部から全ての読み出し及び書き込み
ポインタを同時に読む。適応スイッチ素子は上記ポイン
タを内部に格納する。第２に、各適応スイッチ素子は、
処理しているセルに対し次の読み出し又は書き込みアド
レスを確定するためポインタを使用する。セルの転送が
特定の書き込みフェーズ又は読み出しサイクル（バスサ
イクル）に対し終了したとき、適応スイッチ素子は各ポ
インタに対する新しい値をもう一度関連するメモリ部に
書き込む。これにより、ポインタが完全な状態に維持さ
れることが保証される。
域）のポインタ及び寸法が制御ユニット３０によって決
められる。制御ユニット３０は、スイッチユニットの夫
々の適応スイッチ素子４２を介して各キューに対し読み
出し及び書き込みポインタを初期化する。かかる初期化
後、適応スイッチ素子４２は以下のようにポインタを監
視、更新する。第１に、全ての適応スイッチ素子４２
は、関連するメモリ部から全ての読み出し及び書き込み
ポインタを同時に読む。適応スイッチ素子は上記ポイン
タを内部に格納する。第２に、各適応スイッチ素子は、
処理しているセルに対し次の読み出し又は書き込みアド
レスを確定するためポインタを使用する。セルの転送が
特定の書き込みフェーズ又は読み出しサイクル（バスサ
イクル）に対し終了したとき、適応スイッチ素子は各ポ
インタに対する新しい値をもう一度関連するメモリ部に
書き込む。これにより、ポインタが完全な状態に維持さ
れることが保証される。
【００５２】制御ユニット３０は、各適応スイッチ素子
に格納されたポインタの値を読み出すことによりキュー
のレベルを監視する。次いで、制御ユニットは、スイッ
チング装置の性能を計算し、読み出しフェーズ中に使用
するための（最適な）スイッチポート管理部−メモリ部
の対の選択を決め、要求された対の選択を行なうため適
当な制御情報を適応スイッチ素子に送出する。
に格納されたポインタの値を読み出すことによりキュー
のレベルを監視する。次いで、制御ユニットは、スイッ
チング装置の性能を計算し、読み出しフェーズ中に使用
するための（最適な）スイッチポート管理部−メモリ部
の対の選択を決め、要求された対の選択を行なうため適
当な制御情報を適応スイッチ素子に送出する。
【００５３】図１０及び１１には示されていないが、例
えば、一定のビットレート（ＣＢＲ）のサービスが最高
の優先順位のキューを有し、可変のビットレート（ＶＢ
Ｒ）のサービスが次に高い優先順位のキューを有し、利
用可能なビットレート（ＡＢＲ）のサービスが最低の優
先順位のキューを有するトラヒックの優先順位に基づい
て、各格納領域を別個のキューに分割することが可能で
ある。しかし、かかる分割は必須ではなく、より効率的
な解決法は、各スイッチポート管理部内のスイッチポー
トコントローラユニット４０に対し、トラヒックの優先
順位に基づいて、当該スイッチポート管理部の適応スイ
ッチ素子４２へのトラヒックの予定を立て、次いで、適
応スイッチ素子がその特定のポートに対するＦＩＦＯに
基づいてトラヒックを処理することである。
えば、一定のビットレート（ＣＢＲ）のサービスが最高
の優先順位のキューを有し、可変のビットレート（ＶＢ
Ｒ）のサービスが次に高い優先順位のキューを有し、利
用可能なビットレート（ＡＢＲ）のサービスが最低の優
先順位のキューを有するトラヒックの優先順位に基づい
て、各格納領域を別個のキューに分割することが可能で
ある。しかし、かかる分割は必須ではなく、より効率的
な解決法は、各スイッチポート管理部内のスイッチポー
トコントローラユニット４０に対し、トラヒックの優先
順位に基づいて、当該スイッチポート管理部の適応スイ
ッチ素子４２へのトラヒックの予定を立て、次いで、適
応スイッチ素子がその特定のポートに対するＦＩＦＯに
基づいてトラヒックを処理することである。
【００５４】一例において、各メモリ部２４は２20個の
格納場所を有し（即ち、各バスラインＢのアドレスバス
は２０ビットの幅であり）、各格納場所は３２のデータ
ビットからなる（即ち、各バスラインＢのデータバスは
３２ビット幅である）。かくして、各メモリ部２４は、
上記例の場合、スタティック又はダイナミックの何れの
タイプでもよい４メガバイトのランダムアクセスメモリ
（ＲＡＭ）によって実現することが可能である。メモリ
部に８個の格納領域Ｒ0 乃至Ｒ7 があるならば、各ＡＴ
Ｍセルは５３バイトの長さがあるので、各格納領域Ｒ0
乃至Ｒ7 は９８９２個のＡＴＭセルまで格納可能であ
る。各々が４メガバイトのメモリ部を含む８個のスイッ
チングユニットを有するスイッチング装置の全記憶容量
は、８×８×９８９２＝６３３０８８セルである。これ
は、偶然にも、図１に示されたような自己経路選択素子
（ＳＲＥ）により構成された３２×３２のスイッチマト
リックスに対し１９２００個のセルしかない記憶容量に
匹敵する。
格納場所を有し（即ち、各バスラインＢのアドレスバス
は２０ビットの幅であり）、各格納場所は３２のデータ
ビットからなる（即ち、各バスラインＢのデータバスは
３２ビット幅である）。かくして、各メモリ部２４は、
上記例の場合、スタティック又はダイナミックの何れの
タイプでもよい４メガバイトのランダムアクセスメモリ
（ＲＡＭ）によって実現することが可能である。メモリ
部に８個の格納領域Ｒ0 乃至Ｒ7 があるならば、各ＡＴ
Ｍセルは５３バイトの長さがあるので、各格納領域Ｒ0
乃至Ｒ7 は９８９２個のＡＴＭセルまで格納可能であ
る。各々が４メガバイトのメモリ部を含む８個のスイッ
チングユニットを有するスイッチング装置の全記憶容量
は、８×８×９８９２＝６３３０８８セルである。これ
は、偶然にも、図１に示されたような自己経路選択素子
（ＳＲＥ）により構成された３２×３２のスイッチマト
リックスに対し１９２００個のセルしかない記憶容量に
匹敵する。
【００５５】図１２には、図７に示された各バスマルチ
プレクサユニット４４の一つの可能性のある実施例がよ
り詳細に示されている。このバスマルチプレクサユニッ
ト４４は、セルデータの読み出し及び書き込むべくメモ
リ部にアクセスを提供するため接続された適応スイッチ
素子４２からの命令に応答することを要求される。典型
的に、バスラインの本数は４の倍数である。この理由の
ため、図１１に示されたバスマルチプレクサユニット４
４の好ましい実施例は、４方向に拡張可能なバスマルチ
プレクサユニットである。かかるバスマルチプレクサユ
ニット４４は、アドレスＡ及びデータＤバスを有する４
本のバスラインＢ0 乃至Ｂ3 の中の何れか一つを、適応
スイッチ素子４２と接続された一つのポートＰだけに接
続するよう設計されている。ユニット４４は、一方向だ
けへ（ポートＰからバスＢ0 乃至Ｂ3 の中の選択された
一つのバスへ）のアドレス転送を処理することが必要と
されるが、双方向のデータ転送を与えることが必要とさ
れる。
プレクサユニット４４の一つの可能性のある実施例がよ
り詳細に示されている。このバスマルチプレクサユニッ
ト４４は、セルデータの読み出し及び書き込むべくメモ
リ部にアクセスを提供するため接続された適応スイッチ
素子４２からの命令に応答することを要求される。典型
的に、バスラインの本数は４の倍数である。この理由の
ため、図１１に示されたバスマルチプレクサユニット４
４の好ましい実施例は、４方向に拡張可能なバスマルチ
プレクサユニットである。かかるバスマルチプレクサユ
ニット４４は、アドレスＡ及びデータＤバスを有する４
本のバスラインＢ0 乃至Ｂ3 の中の何れか一つを、適応
スイッチ素子４２と接続された一つのポートＰだけに接
続するよう設計されている。ユニット４４は、一方向だ
けへ（ポートＰからバスＢ0 乃至Ｂ3 の中の選択された
一つのバスへ）のアドレス転送を処理することが必要と
されるが、双方向のデータ転送を与えることが必要とさ
れる。
【００５６】アドレス及びデータ転送に使用されるバス
ラインＢ0 、Ｂ1 、Ｂ2 又はＢ3 は、２ビットの選択信
号をユニットの選択入力Ｓ1 及びＳ2 に供給する適応ス
イッチ素子４２によって選択される。５本以上のバスラ
インが必要とされる場合、２個以上のバスマルチプレク
サユニット４４が図７に示されたように並列形式に配置
される。各ユニットは、当該ユニットを選択するため使
用されるイネーブル信号Ｅを受けるためのイネーブル入
力Ｅを有する。
ラインＢ0 、Ｂ1 、Ｂ2 又はＢ3 は、２ビットの選択信
号をユニットの選択入力Ｓ1 及びＳ2 に供給する適応ス
イッチ素子４２によって選択される。５本以上のバスラ
インが必要とされる場合、２個以上のバスマルチプレク
サユニット４４が図７に示されたように並列形式に配置
される。各ユニットは、当該ユニットを選択するため使
用されるイネーブル信号Ｅを受けるためのイネーブル入
力Ｅを有する。
【００５７】各バスマルチプレクサユニット４４の適応
スイッチ素子部Ｐは、ユニットが選択されていないと
き、オープンの回路条件に設定される。これにより、１
個のバスマルチプレクサユニット４４だけが所定の時間
にデータ信号を適応スイッチ素子に供給し得る。図１２
には示されていないが、適応スイッチ素子とメモリ部の
間でデータ転送を制御するため適応スイッチ素子によっ
て使用された信号（例えば、読み出し、書き込み、及び
チップ選択信号）は、バスマルチプレクサユニットの中
を通過する。
スイッチ素子部Ｐは、ユニットが選択されていないと
き、オープンの回路条件に設定される。これにより、１
個のバスマルチプレクサユニット４４だけが所定の時間
にデータ信号を適応スイッチ素子に供給し得る。図１２
には示されていないが、適応スイッチ素子とメモリ部の
間でデータ転送を制御するため適応スイッチ素子によっ
て使用された信号（例えば、読み出し、書き込み、及び
チップ選択信号）は、バスマルチプレクサユニットの中
を通過する。
【００５８】図１３には適応スイッチ素子４２の一部の
ブロック図が表わされている。適応スイッチ素子４２
は、スイッチポートコントローラ４０の入力ポート及び
出力ポート（図７を参照のこと）に夫々接続された受信
セルバッファ４２０及び送信セルバッファ４２１を有す
る。各バッファ４２０又は４２１は、数ＡＴＭセルの記
憶容量を有するＦＩＦＯデバイスである。スイッチポー
トコントローラ４０から受けられたセルデータは、適応
スイッチ素子の双方向データ信号ポートから、トライス
テート出力ユニット４２２を介して、上記（又は各）マ
ルチピレクサ４４に出力可能である。同様に、バスマル
チプレクサ４４から上記ポートに受信された信号は、ス
イッチポートコントローラ４０へ出力するため入力ユニ
ット４２３を介して送信セルバッファ４２１に伝達され
る。
ブロック図が表わされている。適応スイッチ素子４２
は、スイッチポートコントローラ４０の入力ポート及び
出力ポート（図７を参照のこと）に夫々接続された受信
セルバッファ４２０及び送信セルバッファ４２１を有す
る。各バッファ４２０又は４２１は、数ＡＴＭセルの記
憶容量を有するＦＩＦＯデバイスである。スイッチポー
トコントローラ４０から受けられたセルデータは、適応
スイッチ素子の双方向データ信号ポートから、トライス
テート出力ユニット４２２を介して、上記（又は各）マ
ルチピレクサ４４に出力可能である。同様に、バスマル
チプレクサ４４から上記ポートに受信された信号は、ス
イッチポートコントローラ４０へ出力するため入力ユニ
ット４２３を介して送信セルバッファ４２１に伝達され
る。
【００５９】適応スイッチ素子４２は、バスマルチプレ
クサシーケンサユニット４２４と、関連した間隔レジス
タ４２５及びバスシーケンスレジスタ４２６を更に有す
る。間隔レジスタ４２５及びバスシーケンスレジスタ４
２６は、制御ユニットインタフェース回路４２７に接続
されているので、制御ユニットは、制御情報（図８を参
照のこと）をバスマルチプレクサシーケンサユニット４
２４にダウンロードすることが可能である。上記制御情
報のタイミングデータは、間隔レジスタ４２５に格納さ
れ、当該スイッチユニット（適応スイッチ素子）に関係
するシーケンスデータはバスシーケンスレジスタ４２６
に格納される。現在の読み出しサイクル中に一方のレジ
スタが適応スイッチ素子によって使用されている間に、
制御ユニットにもう一方のレジスタを更新させるため、
一つだけではなく二つのシーケンスレジスタを適応スイ
ッチ素子に設けることが可能である。
クサシーケンサユニット４２４と、関連した間隔レジス
タ４２５及びバスシーケンスレジスタ４２６を更に有す
る。間隔レジスタ４２５及びバスシーケンスレジスタ４
２６は、制御ユニットインタフェース回路４２７に接続
されているので、制御ユニットは、制御情報（図８を参
照のこと）をバスマルチプレクサシーケンサユニット４
２４にダウンロードすることが可能である。上記制御情
報のタイミングデータは、間隔レジスタ４２５に格納さ
れ、当該スイッチユニット（適応スイッチ素子）に関係
するシーケンスデータはバスシーケンスレジスタ４２６
に格納される。現在の読み出しサイクル中に一方のレジ
スタが適応スイッチ素子によって使用されている間に、
制御ユニットにもう一方のレジスタを更新させるため、
一つだけではなく二つのシーケンスレジスタを適応スイ
ッチ素子に設けることが可能である。
【００６０】バスマルチプレクサシーケンサユニット４
２４は、メモリ転送のため要求されたバスを選択するた
め、バスマルチプレクサ４４に供給される適当なバス選
択信号を発生し、選択されたメモリ部を用いて要求され
た読み出し及び書き込み動作を実行する。メモリ制御ユ
ニット４２８は、アクセスされたメモリ部を制御する適
当な読み出し、書き込み及びチップ選択信号を発生す
る。
２４は、メモリ転送のため要求されたバスを選択するた
め、バスマルチプレクサ４４に供給される適当なバス選
択信号を発生し、選択されたメモリ部を用いて要求され
た読み出し及び書き込み動作を実行する。メモリ制御ユ
ニット４２８は、アクセスされたメモリ部を制御する適
当な読み出し、書き込み及びチップ選択信号を発生す
る。
【００６１】マルチキャスト制御ユニット４２９は、マ
ルチキャストデータの受信に応答して適応スイッチ素子
４２の動作を制御するため設けられている。以下、図１
４を参照してかかる動作を説明する。適応スイッチ素子
４２は、制御ユニットインタフェース回路４２７に接続
され、かつ、アドレス計算／ポインタ管理ユニット４３
２を介して適応スイッチ素子のデータ信号ポートに接続
されたポインタ格納ユニット４３０を更に有する。アド
レス計算／ポインタ管理ユニット４３２は、上記又は各
バスマルチプレクサユニット４４に印加するためのアド
レス信号Ａを発生する。
ルチキャストデータの受信に応答して適応スイッチ素子
４２の動作を制御するため設けられている。以下、図１
４を参照してかかる動作を説明する。適応スイッチ素子
４２は、制御ユニットインタフェース回路４２７に接続
され、かつ、アドレス計算／ポインタ管理ユニット４３
２を介して適応スイッチ素子のデータ信号ポートに接続
されたポインタ格納ユニット４３０を更に有する。アド
レス計算／ポインタ管理ユニット４３２は、上記又は各
バスマルチプレクサユニット４４に印加するためのアド
レス信号Ａを発生する。
【００６２】読み出し又は書き込み動作が適応スイッチ
素子４２によって行なわれるとき、適応スイッチ素子
は、データ転送のため使用されるべきメモリ部から、当
該メモリ部のポインタ格納領域ＰＳ（図１０を参照のこ
と）に格納された関係する読み出し又は書き込みポイン
タを取り出す。このポインタは、ポインタ格納ユニット
４３０に一時的に格納される。アドレス計算／ポインタ
管理ユニット４３２は、セルデータを読み出し又は書き
込むためメモリ部に印加する必要があるアドレス信号を
発生するためポインタを利用する。動作の終了後、ポイ
ンタ格納ユニット４３０に保持された関係した読み出し
又は書き込みポインタが、アドレス計算／ポインタ管理
ユニット４３２によって更新され、更新されたポインタ
は当該メモリ部のポインタ格納領域ＰＳにもう一度書き
込まれる。
素子４２によって行なわれるとき、適応スイッチ素子
は、データ転送のため使用されるべきメモリ部から、当
該メモリ部のポインタ格納領域ＰＳ（図１０を参照のこ
と）に格納された関係する読み出し又は書き込みポイン
タを取り出す。このポインタは、ポインタ格納ユニット
４３０に一時的に格納される。アドレス計算／ポインタ
管理ユニット４３２は、セルデータを読み出し又は書き
込むためメモリ部に印加する必要があるアドレス信号を
発生するためポインタを利用する。動作の終了後、ポイ
ンタ格納ユニット４３０に保持された関係した読み出し
又は書き込みポインタが、アドレス計算／ポインタ管理
ユニット４３２によって更新され、更新されたポインタ
は当該メモリ部のポインタ格納領域ＰＳにもう一度書き
込まれる。
【００６３】図１４及び１５には、図３のスイッチング
装置の書き込みフェーズ及び読み出しフェーズにおける
動作のフローチャートが夫々示されている。図１４に示
されているように、書き込みフェーズ中に、各スイッチ
ユニット２０内の適応スイッチ素子４２は、固有のメモ
リ部を選択し、そのメモリ部に対し要求されたバス選択
を行なう（ステップＳ１）。次いで、ステップＳ２にお
いて、適応スイッチ素子は固有のメモリ部から関係する
書き込みポインタを読み出し、ポインタ格納ユニット４
３０に一時的に格納する。ステップＳ３において、スイ
ッチポートコントローラ４０から受信され、現在、受信
セルバッファ４２０に格納されているセルデータが、そ
のスイッチユニット固有のメモリ部内の関連する格納領
域に書き込まれる。行き先の出力ポート番号を示すため
スイッチポートコントローラ４０によって各セルに付加
された経路選択タグは、適応スイッチ素子４２によって
削除され、ＡＴＭセル自体だけがメモリ部に格納され
る。セルデータはスイッチング装置に“静止”し続け、
読み出しフェーズ中に、読み出し中の適応スイッチ素子
は、出力すべきデータが他のスイッチユニットのメモリ
部内のその適応スイッチ素子が対応している格納場所で
常に見つかることが分かっているので、経路選択タグの
除去が実行可能である。かくして、転送のオーバーヘッ
ドは低減され、バスの効率は増加される。
装置の書き込みフェーズ及び読み出しフェーズにおける
動作のフローチャートが夫々示されている。図１４に示
されているように、書き込みフェーズ中に、各スイッチ
ユニット２０内の適応スイッチ素子４２は、固有のメモ
リ部を選択し、そのメモリ部に対し要求されたバス選択
を行なう（ステップＳ１）。次いで、ステップＳ２にお
いて、適応スイッチ素子は固有のメモリ部から関係する
書き込みポインタを読み出し、ポインタ格納ユニット４
３０に一時的に格納する。ステップＳ３において、スイ
ッチポートコントローラ４０から受信され、現在、受信
セルバッファ４２０に格納されているセルデータが、そ
のスイッチユニット固有のメモリ部内の関連する格納領
域に書き込まれる。行き先の出力ポート番号を示すため
スイッチポートコントローラ４０によって各セルに付加
された経路選択タグは、適応スイッチ素子４２によって
削除され、ＡＴＭセル自体だけがメモリ部に格納され
る。セルデータはスイッチング装置に“静止”し続け、
読み出しフェーズ中に、読み出し中の適応スイッチ素子
は、出力すべきデータが他のスイッチユニットのメモリ
部内のその適応スイッチ素子が対応している格納場所で
常に見つかることが分かっているので、経路選択タグの
除去が実行可能である。かくして、転送のオーバーヘッ
ドは低減され、バスの効率は増加される。
【００６４】書き込み動作の終了後、ステップＳ４にお
いて、書き込みポインタが更新され、ユニット自体のメ
モリ部のポインタ格納領域にもう一度書き込まれる。次
いで、ステップＳ５において、適応スイッチ素子はバス
を開放し、書き込みフェーズが終了する。受信されたセ
ルデータがマルチキャストデータである場合、即ち、多
数の別々のスイッチユニットに向けることが指定されて
いる場合、上記ステップＳ３が変更される。この場合、
受信しているスイッチユニットのスイッチポートコント
ローラ４０は、指定された各出力スイッチユニットに対
しセルデータを簡単、かつ、繰り返し的に再生し、別個
の経路選択タグをセルデータの各ロットに追加し得る。
次いで、適応スイッチ素子によって、同一のセルデータ
がスイッチユニット内のメモリ部内の関連する各格納領
域に順番に書き込まれる。或いは、スイッチポートコン
トローラユニット４０は、“マルチキャスト経路選択標
示”タグを受信されたセルデータに印加し、適応スイッ
チ素子４２内のマルチキャスト制御ユニット４２９は、
別々の格納領域に繰り返し的なデータの書き込みを行な
ってもよい。しかし、何れの場合にも、適応スイッチ素
子は、（全マルチキャストセルデータをメモリブロック
に一回書き込むために必要な時間）×（マルチキャスト
出力スイッチユニットの個数）に一致する期間に亘っ
て、その適応スイッチ素子自体のスイッチユニットのメ
モリ部を占有する必要がある。
いて、書き込みポインタが更新され、ユニット自体のメ
モリ部のポインタ格納領域にもう一度書き込まれる。次
いで、ステップＳ５において、適応スイッチ素子はバス
を開放し、書き込みフェーズが終了する。受信されたセ
ルデータがマルチキャストデータである場合、即ち、多
数の別々のスイッチユニットに向けることが指定されて
いる場合、上記ステップＳ３が変更される。この場合、
受信しているスイッチユニットのスイッチポートコント
ローラ４０は、指定された各出力スイッチユニットに対
しセルデータを簡単、かつ、繰り返し的に再生し、別個
の経路選択タグをセルデータの各ロットに追加し得る。
次いで、適応スイッチ素子によって、同一のセルデータ
がスイッチユニット内のメモリ部内の関連する各格納領
域に順番に書き込まれる。或いは、スイッチポートコン
トローラユニット４０は、“マルチキャスト経路選択標
示”タグを受信されたセルデータに印加し、適応スイッ
チ素子４２内のマルチキャスト制御ユニット４２９は、
別々の格納領域に繰り返し的なデータの書き込みを行な
ってもよい。しかし、何れの場合にも、適応スイッチ素
子は、（全マルチキャストセルデータをメモリブロック
に一回書き込むために必要な時間）×（マルチキャスト
出力スイッチユニットの個数）に一致する期間に亘っ
て、その適応スイッチ素子自体のスイッチユニットのメ
モリ部を占有する必要がある。
【００６５】マルチキャスト動作の場合にメモリ部の占
有時間を短縮するため、本発明の好ましい一実施例によ
れば、適応スイッチ素子４２のマルチキャスト制御ユニ
ット４２９は、マルチキャスト出力スイッチユニットの
中の一つだけに対応する（その適応スイッチ素子自体の
メモリ部内の）格納領域である一つの“基本”記憶領域
だけにマルチキャストデータを書き込み、残りのマルチ
キャスト出力スイッチユニットに夫々対応する格納領域
に、マルチキャストデータ内の基本格納領域の場所を示
すアドレスポインタだけを書き込むことにより、マルチ
キャストデータ標示タグに応答する。更に、マルチキャ
ストデータを格納するため各メモリ部に専用のマルチキ
ャスト格納領域を設けても構わない。
有時間を短縮するため、本発明の好ましい一実施例によ
れば、適応スイッチ素子４２のマルチキャスト制御ユニ
ット４２９は、マルチキャスト出力スイッチユニットの
中の一つだけに対応する（その適応スイッチ素子自体の
メモリ部内の）格納領域である一つの“基本”記憶領域
だけにマルチキャストデータを書き込み、残りのマルチ
キャスト出力スイッチユニットに夫々対応する格納領域
に、マルチキャストデータ内の基本格納領域の場所を示
すアドレスポインタだけを書き込むことにより、マルチ
キャストデータ標示タグに応答する。更に、マルチキャ
ストデータを格納するため各メモリ部に専用のマルチキ
ャスト格納領域を設けても構わない。
【００６６】図１５には、図３のスイッチング装置の読
み出しフェーズ中の動作フローチャートが示されてい
る。読み出しフェーズの開始時に、制御ユニット３０
は、読み出しフェーズの各サイクル中に必要なタイミン
グ及びシーケンスデータを別のスイッチユニット内の適
応スイッチ素子４２にダウンロードする。
み出しフェーズ中の動作フローチャートが示されてい
る。読み出しフェーズの開始時に、制御ユニット３０
は、読み出しフェーズの各サイクル中に必要なタイミン
グ及びシーケンスデータを別のスイッチユニット内の適
応スイッチ素子４２にダウンロードする。
【００６７】従って、読み出しサイクルの開始時に、ス
テップＳ１０において、各スイッチユニット内の適応ス
イッチ素子４２は、当該サイクルの間、バスシーケンス
レジスタ４２６に保持さえたシーケンスデータに従っ
て、他のユニット内のメモリ部を選択する。上記メモリ
部に対し要求されたバスの選択が行なわれる。次いで、
ステップＳ１１において、適応スイッチ素子は、選択さ
れたメモリ部のポインタ格納領域ＰＳから、適応スイッ
チ素子のスイッチユニットに対応する選択されたメモリ
部の格納領域に対する読み出しポインタを得る。
テップＳ１０において、各スイッチユニット内の適応ス
イッチ素子４２は、当該サイクルの間、バスシーケンス
レジスタ４２６に保持さえたシーケンスデータに従っ
て、他のユニット内のメモリ部を選択する。上記メモリ
部に対し要求されたバスの選択が行なわれる。次いで、
ステップＳ１１において、適応スイッチ素子は、選択さ
れたメモリ部のポインタ格納領域ＰＳから、適応スイッ
チ素子のスイッチユニットに対応する選択されたメモリ
部の格納領域に対する読み出しポインタを得る。
【００６８】ステップＳ１２において、適応スイッチ素
子４２は、当該格納領域からセルデータを読み出し、送
信セルバッファ４２１にそのセルデータを転送し、送信
セルバッファ４２１はスイッチポートコントローラ４０
にそのセルデータを出力する。ステップＳ１３におい
て、読み出しポインタが更新され、選択されたメモリ部
のポインタ格納領域にもう一度書き込まれる。ステップ
Ｓ１４において、適応スイッチ素子４２はバスを開放
し、現在の読み出しサイクルが終了する。
子４２は、当該格納領域からセルデータを読み出し、送
信セルバッファ４２１にそのセルデータを転送し、送信
セルバッファ４２１はスイッチポートコントローラ４０
にそのセルデータを出力する。ステップＳ１３におい
て、読み出しポインタが更新され、選択されたメモリ部
のポインタ格納領域にもう一度書き込まれる。ステップ
Ｓ１４において、適応スイッチ素子４２はバスを開放
し、現在の読み出しサイクルが終了する。
【００６９】ステップＳ１５において、適応スイッチ素
子４２は、現在の読み出しフェーズの間に予定された全
ての読み出しサイクルが終了したかどうかをチェックす
る。終了していない場合、処理は次の読み出しサイクル
を開始するためステップＳ１０に戻る。一方、ステップ
Ｓ１５において、全ての読み出しサイクルが終了したと
判定された場合、ステップＳ１６において、制御ユニッ
ト３１は、全メモリ部の格納領域内のデータの量を評価
し、別のスイッチポート部−メモリ部の対を次の読み出
しフェーズで選択する必要があるかどうかを判定する。
あらゆる必要とされる選択の変更は、ステップＳ１７で
新しい制御情報を適応スイッチ素子４２にダウンロード
することによって行なわれる。更に、トラヒックフロー
の条件が対の選択に対する緊急の変更を要求する場合、
制御ユニットが読み出しフェーズの途中で対の選択を変
更することが可能である。
子４２は、現在の読み出しフェーズの間に予定された全
ての読み出しサイクルが終了したかどうかをチェックす
る。終了していない場合、処理は次の読み出しサイクル
を開始するためステップＳ１０に戻る。一方、ステップ
Ｓ１５において、全ての読み出しサイクルが終了したと
判定された場合、ステップＳ１６において、制御ユニッ
ト３１は、全メモリ部の格納領域内のデータの量を評価
し、別のスイッチポート部−メモリ部の対を次の読み出
しフェーズで選択する必要があるかどうかを判定する。
あらゆる必要とされる選択の変更は、ステップＳ１７で
新しい制御情報を適応スイッチ素子４２にダウンロード
することによって行なわれる。更に、トラヒックフロー
の条件が対の選択に対する緊急の変更を要求する場合、
制御ユニットが読み出しフェーズの途中で対の選択を変
更することが可能である。
【００７０】図１６には、本発明の他の実施例によるス
イッチング装置が表わされている。図３に示されたスイ
ッチング装置と同様に、各スイッチユニット２０は、ス
イッチポート管理部２２と、メモリ部２４’とを含む。
この例の場合、メモリ部２４’は、デュアルポートメモ
リ、例えば、インテグレーティッド デバイス テクノ
ロジー社(Integrated Device Technologies, Inc.)製の
ＩＤＴ ７０２６Ｓ／Ｌ １６Ｋ×１６のようなデュア
ルポートスタティックランダムアクセスメモリである。
上記各デュアルポートメモリ部２４’は、セルデータを
メモリ部に書き込むためだけに使用される第１のポート
ＰW と、セルデータをメモリ部から読み出すためだけに
使用される第２のポートＰR とを有する。書き込みポー
トＰW は、メモリ部２４’が存在するスイッチユニット
２０のスイッチポート管理部２２だけに接続されてい
る。その理由は、受信されたセルデータがスイッチユニ
ットの固有のメモリ部に常に書き込まれるからである。
一方、あらゆるスイッチポート管理部が各メモリ部２
４’を読めるようにするため、各デュアルポートメモリ
部２４’の読み出しポートＰR は、バスラインＢ0 乃至
Ｂ2 の中の別のバスラインに接続され、各スイッチポー
ト管理部２２は３本のバス全てにアクセス可能である。
イッチング装置が表わされている。図３に示されたスイ
ッチング装置と同様に、各スイッチユニット２０は、ス
イッチポート管理部２２と、メモリ部２４’とを含む。
この例の場合、メモリ部２４’は、デュアルポートメモ
リ、例えば、インテグレーティッド デバイス テクノ
ロジー社(Integrated Device Technologies, Inc.)製の
ＩＤＴ ７０２６Ｓ／Ｌ １６Ｋ×１６のようなデュア
ルポートスタティックランダムアクセスメモリである。
上記各デュアルポートメモリ部２４’は、セルデータを
メモリ部に書き込むためだけに使用される第１のポート
ＰW と、セルデータをメモリ部から読み出すためだけに
使用される第２のポートＰR とを有する。書き込みポー
トＰW は、メモリ部２４’が存在するスイッチユニット
２０のスイッチポート管理部２２だけに接続されてい
る。その理由は、受信されたセルデータがスイッチユニ
ットの固有のメモリ部に常に書き込まれるからである。
一方、あらゆるスイッチポート管理部が各メモリ部２
４’を読めるようにするため、各デュアルポートメモリ
部２４’の読み出しポートＰR は、バスラインＢ0 乃至
Ｂ2 の中の別のバスラインに接続され、各スイッチポー
ト管理部２２は３本のバス全てにアクセス可能である。
【００７１】上記実施例はＡＴＭデータのスイッチング
の際に使用されているが、本発明は、多数の入力及び出
力ポートが必要とされるあらゆる応用に使用されるスイ
ッチング装置を提供することが認められる。
の際に使用されているが、本発明は、多数の入力及び出
力ポートが必要とされるあらゆる応用に使用されるスイ
ッチング装置を提供することが認められる。
【００７２】
【発明の効果】本発明によれば、スイッチポート管理部
−メモリ部の対の選択を決めるため使用される制御ユニ
ットは、トラヒックの量と同様にセルの優先順位を考慮
することが可能である。その上、制御ユニットは、ニュ
ーラルネットワーク、或いは、他の学習システムによっ
て実現可能であるので、制御ユニットが種々のトラヒッ
クフローの状況を処理する方法を学習し、将来、類似し
た状況が発生したときに蓄積された知識を適用し得るよ
うになる。
−メモリ部の対の選択を決めるため使用される制御ユニ
ットは、トラヒックの量と同様にセルの優先順位を考慮
することが可能である。その上、制御ユニットは、ニュ
ーラルネットワーク、或いは、他の学習システムによっ
て実現可能であるので、制御ユニットが種々のトラヒッ
クフローの状況を処理する方法を学習し、将来、類似し
た状況が発生したときに蓄積された知識を適用し得るよ
うになる。
【図１】従来のＡＴＭスイッチング装置のブロック図で
ある。
ある。
【図２】従来のスイッチング装置の他の例のブロック図
である。
である。
【図３】本発明の一実施例のＡＴＭスイッチング装置の
ブロック図である。
ブロック図である。
【図４】図３のＡＴＭスイッチング装置の書き込みフェ
ーズの動作を説明するブロック図である。
ーズの動作を説明するブロック図である。
【図５】図３のＡＴＭスイッチング装置の読み出しフェ
ーズの動作を説明するブロック図である。
ーズの動作を説明するブロック図である。
【図６】図３のＡＴＭスイッチング装置のトラヒックフ
ローの動作を説明するブロック図である。
ローの動作を説明するブロック図である。
【図７】図３のＡＴＭスイッチング装置のスイッチポー
ト管理（ＳＰＭ）部をより詳細に示すブロック図であ
る。
ト管理（ＳＰＭ）部をより詳細に示すブロック図であ
る。
【図８】図３のＡＴＭスイッチング装置の制御情報のフ
ォーマットの一例の説明図である。
ォーマットの一例の説明図である。
【図９】（Ａ）乃至（Ｃ）は、図３のＡＴＭスイッチン
グ装置の動作がトラヒックフロー条件に依存して変更さ
れる様子を説明するための表である。
グ装置の動作がトラヒックフロー条件に依存して変更さ
れる様子を説明するための表である。
【図１０】図３のＡＴＭスイッチング装置のスイッチユ
ニットの概略図である。
ニットの概略図である。
【図１１】図１０のスイッチユニットに格納されたデー
タのフォーマットの一例の説明図である。
タのフォーマットの一例の説明図である。
【図１２】図７に示されたスイッチポート管理部のバス
マルチプレクサのブロック図である。
マルチプレクサのブロック図である。
【図１３】図８に示されたスイッチポート管理部の適応
スイッチ素子（ＡＳＥ）の詳細回路図である。
スイッチ素子（ＡＳＥ）の詳細回路図である。
【図１４】図３のＡＴＭスイッチング装置の書き込みフ
ェーズの動作フローチャートである。
ェーズの動作フローチャートである。
【図１５】図３のＡＴＭスイッチング装置の読み出しフ
ェーズの動作フローチャートである。
ェーズの動作フローチャートである。
【図１６】本発明の他の実施例のＡＴＭスイッチング装
置のブロック図である。
置のブロック図である。
１０ ＡＴＭスイッチング装置 ２０，２０0 ，．．．，２０2 スイッチユニット ２２，２２0 ，．．．，２２2 スイッチポート管理
（ＳＰＭ）部 ２４，２４0 ，．．．，２４2 ，２４’ メモリ部 ３０ 制御ユニット ４０ スイッチポートコントローラ（ＳＰＣ）ユニッ
ト ４１ アドレス翻訳回路（ＡＴＣ） ４２ 適応スイッチ素子（ＡＳＥ） ４４ バスマルチプレクサユニット Ｂ0 ，．．．，Ｂ7 バスライン Ｉ0 ，．．．，Ｉ2 入力ポート Ｏ0 ，．．．，Ｏ2 出力ポート Ｒ0 ，．．．，Ｒ2 格納領域
（ＳＰＭ）部 ２４，２４0 ，．．．，２４2 ，２４’ メモリ部 ３０ 制御ユニット ４０ スイッチポートコントローラ（ＳＰＣ）ユニッ
ト ４１ アドレス翻訳回路（ＡＴＣ） ４２ 適応スイッチ素子（ＡＳＥ） ４４ バスマルチプレクサユニット Ｂ0 ，．．．，Ｂ7 バスライン Ｉ0 ，．．．，Ｉ2 入力ポート Ｏ0 ，．．．，Ｏ2 出力ポート Ｒ0 ，．．．，Ｒ2 格納領域
Claims (19)
- 【請求項１】 各スイッチユニットが他のスイッチユニ
ットに夫々対応する格納領域を有する記憶手段を含む複
数のスイッチユニットを備えるスイッチング装置であっ
て、 第１のスイッチユニットと第２のスイッチユニットを備
え、 第１のスイッチユニットが第２のスイッチユニットによ
り出力するためのデータを受けたとき、上記第１のスイ
ッチユニットは上記受けたデータを上記第１のスイッチ
ユニットの記憶手段内の上記第２のスイッチユニットに
対応する上記格納領域に格納する書き込みフェーズと、 上記第２のスイッチユニットが上記第１のスイッチユニ
ットの記憶手段内の上記第２のスイッチユニットに対応
する格納領域から上記格納されたデータを引き出し、上
記データを出力する読み出しフェーズとを有するスイッ
チング装置。 - 【請求項２】 上記書き込みフェーズ中に、上記各スイ
ッチユニットは同時に動作可能であり、上記各スイッチ
ユニットは、上記他のスイッチユニットによる出力のた
め受けられたデータを、上記各スイッチユニットの記憶
手段内の上記他のスイッチユニットに対応する格納領域
に格納する請求項１記載の装置。 - 【請求項３】 上記読み出しフェーズ中に、２台以上の
上記スイッチユニットが、別のスイッチユニットの記憶
手段内の夫々に対応する格納領域から、その格納領域に
格納された上記データを引き出すよう同時に動作可能で
ある請求項１又は２記載の装置。 - 【請求項４】 上記各スイッチ手段に接続され、上記読
み出しフェーズ中に使用するための複数のスイッチユニ
ット−記憶手段の対を選択するため動作可能である制御
手段を更に有し、 これにより、各対のスイッチユニットが、上記読み出し
フェーズの間に、関係している対の中の上記記憶手段内
の上記スイッチユニットに対応する格納領域から、格納
されたデータを引き出すよう指定される、請求項３記載
の装置。 - 【請求項５】 上記読み出しフェーズは、多数の読み出
しサイクルからなり、上記制御手段は、同一の読み出し
フェーズ中の別の読み出しサイクルに別のスイッチユニ
ット−記憶手段の対を選択するため動作可能である、請
求項３又は４記載の装置。 - 【請求項６】 上記制御手段は、同一の読み出しフェー
ズ中の二つ以上の読み出しサイクルに少なくとも一つの
上記スイッチユニット−記憶手段の対を選択するため動
作可能である、請求項３又は５のうちいずれか１項記載
の装置。 - 【請求項７】 上記書き込みフェーズと読み出しフェー
ズは交番する請求項３乃至６のうちいずれか１項記載の
装置。 - 【請求項８】 同一の読み出しフェーズの二つの読み出
しサイクルの間に書き込みフェーズがある請求項５又は
６記載の装置。 - 【請求項９】 上記制御手段は、装置内のトラヒックフ
ローの条件に依存して上記スイッチユニット−記憶手段
の対を選択するため動作可能である請求項３乃至８のう
ちいずれか１項記載の装置。 - 【請求項１０】 上記制御手段は、上記スイッチユニッ
トの上記記憶手段の各格納領域に格納されたデータの量
を監視するため動作可能なトラヒックフロー監視手段を
含み、上記スイッチユニットの記憶手段の対の選択を行
なうとき、上記監視された量を利用する請求項９記載の
装置。 - 【請求項１１】 上記スイッチユニットを相互接続する
バス手段を更に有し、 上記バス手段は、上記スイッチユニットと同数である複
数の別々のバスラインユニットを有し、各スイッチユニ
ットは全てのバスラインユニットに接続されているが、
上記スイッチユニットの夫々の記憶手段は上記バスライ
ンユニットの中の別々のバスラインユニットだけに接続
されている、請求項１乃至１０のうちいずれか１項記載
の装置。 - 【請求項１２】 上記スイッチユニットを相互接続する
バス手段を更に有し、 上記バス手段は、上記スイッチユニットと同数である複
数の別々のバスラインユニットを有し、各スイッチユニ
ットは全てのバスラインユニットに接続されているが、
上記スイッチユニットの夫々の記憶手段は上記バスライ
ンユニットの中の別々のバスラインユニットだけに接続
され、上記読み出しフェーズ中に、夫々の対にされた記
憶手段から格納されたデータを同時に引き出す全てのス
イッチユニットが別個のバスラインユニットを介して上
記データを引き出すように、上記制御手段は上記スイッ
チユニット−記憶手段の対を選択するため動作可能であ
る、請求項４乃至１０のうちいずれか１項記載の装置。 - 【請求項１３】 上記格納領域に夫々対応し、上記対応
する格納領域でデータの格納及びデータの引き出しを行
なうとき、上記スイッチユニットによる使用のため、関
係している上記スイッチユニットの上記記憶手段に格納
された夫々の書き込み及び読み出しポインタを有する各
々の仮想的な先入れ−先出しメモリブロックを提供する
ため、各スイッチユニットの上記記憶手段が利用される
請求項１乃至１２のうちいずれか１項記載の装置。 - 【請求項１４】 各スイッチユニットは、マルチキャス
トデータを複数の指定された他のスイッチユニットによ
る出力のため関係している上記スイッチユニットが受け
たとき、上記受けたマルチキャストデータを上記指定さ
れたスイッチユニットの中の第１のスイッチユニットだ
けに対応する上記関係している記憶手段の上記格納領域
に格納し、残りのスイッチユニットに夫々対応する上記
格納領域に、上記第１の指定されたスイッチユニットに
対応する上記格納領域内の上記マルチキャストデータの
場所を示すマルチキャストアドレスポインタを格納する
ため動作的であるマルチキャスト処理手段を有する、請
求項１乃至１３のうちいずれか１項記載の装置。 - 【請求項１５】 上記各記憶手段は、夫々の書き込み及
び読み出しポートを有し、データが上記読み出しポート
から引き出されるのと同時にデータが上記書き込みポー
トに書き込まれるよう適合し；上記読み出しフェーズ中
に、前に格納されたデータが他のスイッチユニットによ
って上記記憶手段から取り出されるのと同時に、各スイ
ッチユニットによって受けられたデータが関係している
ユニットの上記記憶手段に格納されるように、各スイッ
チユニットの上記記憶手段の上記読み出しポートは他の
全てのスイッチユニットに接続されているが、各スイッ
チユニットの上記記憶手段の上記書き込みポートは他の
いかなるスイッチユニットにも接続されていない、請求
項１乃至１４のうちいずれか１項記載の装置。 - 【請求項１６】 各スイッチユニットは、上記スイッチ
ユニットの夫々の入力ポート及び出力ポートに接続さ
れ、データが上記入力ポートで受けられたとき、上記受
けられたデータが格納されるべき上記スイッチユニット
の記憶手段内の上記格納場所を識別する経路選択タグを
生成するため動作可能であるスイッチポート制御部を含
む、請求項１乃至１５のうちいずれか１項記載の装置。 - 【請求項１７】 各スイッチユニットには、上記制御手
段に接続され、上記制御手段から制御情報を受け、上記
読み出しフェーズ中にそのスイッチユニットに対し上記
選択されたスイッチユニット−記憶手段の対を識別し、
上記記憶手段から上記関係しているスイッチユニットに
対し選択された各対のスイッチユニットへのデータ転送
を容易にするため、上記読み出しフェーズの途中に亘っ
て順番に適当なバスラインユニットを作動するよう上記
制御情報に従って動作可能である適応的なスイッチ素子
が含まれる、請求項１２記載の装置。 - 【請求項１８】 各スイッチユニットは、上記関係して
いるユニットの上記適応的なスイッチ素子に接続された
第１のポートと、上記バスラインに夫々接続された複数
の更なるポートとを有するバス多重化手段を更に含み、 上記更なるポートの中のいずれか一つのポートが、上記
関係しているユニットの上記適応的なスイッチ素子によ
って発生された選択信号の上記バス多重化手段への印加
によって、該いずれか一つのポートと上記第１のポート
との間のデータ及びアドレス信号の転送のため指定可能
である、請求項１７記載の装置。 - 【請求項１９】 上記データは、非同期伝送モードネッ
トワークのセルデータである請求項１乃至１８のうちい
ずれか１項記載の装置。
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