JP3853920B2 - 交換機、クロスコネクト・スイッチング装置、接続装置、および、交換機におけるルーティング方法 - Google Patents
交換機、クロスコネクト・スイッチング装置、接続装置、および、交換機におけるルーティング方法 Download PDFInfo
- Publication number
- JP3853920B2 JP3853920B2 JP21964497A JP21964497A JP3853920B2 JP 3853920 B2 JP3853920 B2 JP 3853920B2 JP 21964497 A JP21964497 A JP 21964497A JP 21964497 A JP21964497 A JP 21964497A JP 3853920 B2 JP3853920 B2 JP 3853920B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- switching
- input
- unit
- port
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/15—Interconnection of switching modules
- H04L49/1553—Interconnection of ATM switching modules, e.g. ATM switching fabrics
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/20—Support for services
- H04L49/201—Multicast operation; Broadcast operation
- H04L49/203—ATM switching fabrics with multicast or broadcast capabilities
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/25—Routing or path finding in a switch fabric
- H04L49/253—Routing or path finding in a switch fabric using establishment or release of connections between ports
- H04L49/255—Control mechanisms for ATM switching fabrics
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/25—Routing or path finding in a switch fabric
- H04L49/256—Routing or path finding in ATM switching fabrics
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/30—Peripheral units, e.g. input or output ports
- H04L49/3081—ATM peripheral units, e.g. policing, insertion or extraction
- H04L49/309—Header conversion, routing tables or routing tags
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5638—Services, e.g. multimedia, GOS, QOS
- H04L2012/5646—Cell characteristics, e.g. loss, delay, jitter, sequence integrity
- H04L2012/5651—Priority, marking, classes
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5672—Multiplexing, e.g. coding, scrambling
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5678—Traffic aspects, e.g. arbitration, load balancing, smoothing, buffer management
- H04L2012/5681—Buffer or queue management
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Small-Scale Networks (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Telephonic Communication Services (AREA)
Description
【発明の属する技術分野】
本発明は交換機に関し、例えば、非同期転送モード(ATM)のネットワークにおいて使用するための交換機、それら交換機において使用するクロスコネクト・スイッチング装置、接続装置、および、それら交換機におけるデータ・パケットのルーティング方法に関する。
【0002】
【従来の技術、および、発明が解決しようとする課題】
添付の図1は、ATMネットワークにおいて使用するために従来考慮された交換機の部分を示す。交換機1は、複数のデータ・ユニット20 〜23 を含み、各データ・ユニットは入力部40 〜43 、および、出力部60 〜63 を有している。図1においては、交換機の動作を明らかにするために、各データ・ユニット20 〜23 の出力部60 〜63 は、そのユニットの入力部40 〜43 から離して別のブロックで示されている。しかし、入力部40 〜43 および出力部60 〜63 の両方が同じデータ・ユニット20 〜23 の部分を形成することが理解されるであろう。
【0003】
各データ・ユニット20 〜23 は、交換機の1つ以上のデータ入力/出力ポートDP0 〜DP7 に接続している。例えば、図1に示されるように、各データ・ユニットは1対のデータ・ポートDPi およびDPi+1 に接続している。
交換機1は、更に、データ・ユニット20 〜23 と同じ数の入力ポートIP0 〜IP3 と出力ポートOP0 〜OP3 とを有するクロスコネクト・スイッチング・ユニット8を有している。各入力部40 〜43 はそれらの入力ポートIP0 〜IP3 のうちの1つに接続し、そして、それらの出力部60 〜63 の各々は、それらの出力ポートOP0 〜OP3 のうちの1つに接続している。
【0004】
クロスコネクト・スイッチング・ユニット8は、自身の複数の入力ポートと複数の出力ポートとの間の接続を提供するために選択的に制御可能である。上記の入力ポートのうちの1つと上記の出力ポートのうちの1つとの間には、最高4つまでの同時接続がそれぞれ提供され得る。例えば、データが交換機1によってデータ・ポートDP2 (「発信側」データ・ポート)にて受信されるならば、それはデータ・ポートDP4 (「宛先」データ・ポート)に送られる。クロスコネクト・スイッチング・ユニット8は、データ・ユニット21 (それに接続されたデータ・ポートDP2 を有する「発信側データ・ユニット」)の入力部41 と、それに接続された宛先データ・ポートDP4 を有するデータ・ユニット22 (「宛先データ・ユニット」)の出力部62 との間の接続を提供するように設定される。このように、発信側データ・ユニット21 と宛先データ・ユニット22 とはデータ・ユニットの対を形成し、その交換機の中で、その対の発信側データ・ユニットから、その対の宛先データ・ユニットまでデータを通過させるために使用するために、発信側データ・ユニット21 と宛先データ・ユニット22 にはデータ転送パス(経路)が割り当てられる。同時に、他の最大3つの、そのようなデータ・ユニットの対にもまた、スイッチング・ユニット8によってそれぞれのデータ転送パスが割り当てられ得る。これにより、それぞれの発信側データ・ユニットに接続された、これらの対の複数の発信側データ・ポートにて受信されたデータもまた、このスイッチを介して、それらの対のそれぞれの宛先データ・ユニットに転送される。ここで、それらの宛先データ・ユニットは関連する宛先データ・ポートに接続されるものである。
【0005】
それが2つ(またはより多くの)発信側データ・ポートが同時に同じ宛先データ・ポートと通信することは可能であるので、この交換機内の、データ・ユニット20 〜23 内、又は、クロスコネクト・スイッチング・ユニット8内、或は、できれば、これらの両方において、ある位置で、データをある程度バッファリングするように構成することが普通である。2つの競合する発信側データ・ポートのうちの一方にて受信されたデータを目的の宛先データ・ポートに転送する間、このバッファリングは、これら2つの競合する発信側データ・ポートの他方のデータを引き止める。
【0006】
実際に、ATMネットワークで使用される交換機は、多数のデータ・ポートを、そして、それ故に、多数のデータ・ユニット20 〜23 を必要とするかもしれない。例えば、数百のデータ・ポートを有するATM交換機を提供することが要求されるかもしれない。これにより、クロスコネクト・スイッチング・ユニット8には、多数のデータ・ユニット20 〜23 と、対応する多数の入力ポートおよび出力ポートとが必然的に必要となる。
【0007】
しかし、(一般に要求されるように)交換機が集積回路として形成されるとき、交換機が持つことができる入力ポートと出力ポートの数は制限される。例えば、ATM交換の応用において要求される種類のデータ転送速度では、ICパッケージに300以上の接続ピンを提供することは容易に実行可能ではない。
したがって、クロスコネクト・スイッチング・ユニットの入出力ポートの数に対する上記の制約が、もはや交換機の寸法を制限しないような交換機を提供することが望ましい。
【0008】
本発明は、クロスコネクト・スイッチング・ユニットの入出力ポートの数に制約されることなく、多数のデータ・ポートを収容することが可能な交換機、該交換機を実現する接続装置、および、クロスコネクト・スイッチング装置を提供することを第1の目的とする。
本発明は、ルーティングの際の遅延、および、バッファリングの容量を減ずることを可能にする交換機、発信側データ・ユニット、クロスコネクト・スイッチング装置、および、ルーティング方法を提供することを第2の目的とする。
【0009】
【課題を解決するための手段】
本発明の第1の形態によれば、以下の構成要件を含む交換機が提供される。
複数のデータ・ユニット、
少くとも1つの入力ポートと少くとも1つの出力ポートを有して、前記入力ポートにて受信されたデータを前記出力ポートに転送するためのデータ転送パスを提供するクロスコネクト・スイッチング手段、そして、
前記入力ポートに接続され、そして、該入力ポートに関係付けられたデータ・デリバリー・グループ(data delivery group)を共に構成する複数の前記データ・ユニットのうちの少くとも2つに接続され、該データ・デリバリー・グループの異なる複数のデータ・ユニットから、それぞれ異なる時間に、前記関係付けられた入力ポートにデータを供給するように動作し得る接続手段。
【0010】
このような交換機においては、上記のクロスコネクト・スイッチング手段の入力ポートの数を減らすことができる。上記のデータ・デリバリー・グループの複数のデータ・ユニットが時分割の原則の下に同じ入力ポートへのアクセスを共有するからである。
通常、上記のクロスコネクト・スイッチング手段は、上記のような入力ポートを複数、例えば、32または64有する。上記の接続手段は、好適には、上記の複数のデータ・ユニットの全てに接続され、更に、上記の入力ポートの全てに接続され、そして、上記の複数のデータ・ユニットの各々から上記のクロスコネクト・スイッチング手段の少くとも1つの入力ポートにデータを転送するように動作可能である。
【0011】
好適には、上記のデータ・ユニットのうちの少くとも2つから構成される上記のようなデータ・デリバリー・グループであって、上記のクロスコネクト・スイッチング手段のあらゆる入力ポートと関係付けられたものがある。このようにして、上記のクロスコネクト・スイッチング手段によって要求される入力ポートの数を大いに減ずること(少くとも半分にすること)ができる。
【0012】
1つのデータ・デリバリー・グループのデータ・ユニットは、このグループの他のユニットが出力ディスエーブル状態にあるときには各ユニットが上記の関係付けられた入力ポートにデータを送ることができるように、共通のデータバスによってこの関係付けられた入力ポートに接続され得る。或は、1つの好適な実施の形態においては、上記の接続手段は、そのデータ・デリバリー・グループ、あるいは、各データ・デリバリー・グループの各データ・ユニットに対して、当該データ・ユニットから上記の関係付けられた入力ポートへの、それ自身の、制御可能な入力接続を提供するように動作可能である。上記の入力接続の各々は、データ通過状態(そこでは、データを、そのデータ・ユニットから上記の関係付けられた入力ポートへ通過させる)からデータ・ブロッキング状態(そこでは、ハイ・インピーダンス状態にある)へ切り替え可能である。上記の入力接続の切り替えは、そのグループのデータ・ユニットの何れか1つの入力接続が上記のデータ通過状態にある時、そのグループの他の各々のデータ・ユニットの入力接続はデータ・ブロッキング状態にあるように制御される。これにより、上記のデータ・ユニット自身が特別な出力ディスエイブル回路を持つ必要性を避けることができる。
【0013】
クロスコネクト・スイッチング手段にて必要な出力ポートの数が、1つのクロスコネクト・スイッチング・ユニット(例えば、1つの集積回路)に物理的に提供され得る数を超えるときには、上記のクロスコネクト・スイッチング手段は個別の複数のスイッチング・ユニットを含んでもよい。ここで、各々のスイッチング・ユニットは、上記のクロスコネクト・スイッチング手段に対して、その交換機内にあるデータ・ユニットの数よりも少数の出力ポートを提供し、上記の各々のユニットの入力ポートと、当該スイッチング・ユニットの出力ポートとの間のみにおいて、上記のようなデータ転送パスを提供するように動作する。この場合、そのデータ・デリバリー・グループ、あるいは、上記のデータ・デリバリー・グループの各々について、上記の接続手段が、ある時間には、当該グループの1つのデータ・ユニットから、上記の複数のスイッチング・ユニットのうちの1つのスイッチング・ユニットの1つの入力ポートであって当該グループに関係付けられた1つの入力ポートへ、データを転送し、更に、上記の接続手段が、他の時間には、上記のデータ・ユニットから、上記の複数のスイッチング・ユニットのうちの他の1つのスイッチング・ユニットの1つの入力ポートであるところの、他の1つの入力ポートへ、データを転送するように動作可能であることが有利である。このように、当該データ・ユニットは両方のスイッチング・ユニットの出力ポートを介して他のデータ・ユニットにデータを送ることができるので、接続の柔軟性が向上する。例えば、各出力ポートが1つのデータ・ユニットだけに接続しているならば、それに対して発信側データ・ユニットがデータを送ることができる宛先データ・ユニットの数は、1つのスイッチング・ユニットの出力ポートの数のみに制限されることはない。また、1つのデータ・デリバリー・グループの1つのデータ・ユニットが上記のクロスコネクト・スイッチング手段へ送るデータを持っているときは、たとえ1つのスイッチング・ユニットの入力ポートが同じグループの他のメンバーによって使われているとしても、上記の1つのデータ・ユニットは、もう1つのスイッチング・ユニットの入力ポートに上記のデータを送ることができるので、データのスループットは維持される。
【0014】
柔軟性とスループットを最大にするために、好適には、各データ・ユニットについて、上記の接続手段は、当該データ・ユニットから、上記の各々異なるスイッチング・ユニットの1つの入力ポートへ、それぞれ異なる時間にデータを転送するように動作する。
このように、上記の、あるいは、各々のデータ・デリバリー・グループは、上記の複数のスイッチング・ユニットの各々異なるものの上に、上記のような関係付けられた入力ポートを有することができる。例えば、M≧2とするとき、当該交換機が上記のようなスイッチング・ユニットをM個有し、各々が最大N個の入力ポートを有するとき、好適には、各々がM個のデータ・ユニットを有するN個のデータ・デリバリー・グループが存在する。
【0015】
1つの好適な実施の形態において、上記の接続手段は、各データ・ユニットについて、1つの対応する接続ユニットを有し、この接続ユニットは1つの入力回路を含み、この入力回路は、そこから受信するために当該データ・ユニットに接続された1つのデータ入力と、上記の複数のスイッチング・ユニットと同じ数のデータ出力とを有し、データ出力の各々は、上記の複数のスイッチング・ユニットのうちの異なる1つのスイッチング・ユニットの1つの入力ポートに接続される。上記の入力回路は、上記のデータ入力で受信したデータを、それらのデータ出力のうちの選択された1つに対して転送し、残りの各々のデータ出力をハイ・インピーダンス状態にするように制御可能である。上記のような接続ユニットは、単純な回路素子だけを必要とし、したがって、便利な低価格の品目である。
【0016】
或は、上記の接続手段が、そのデータ・デリバリー・グループ、あるいは、各々のデータ・デリバリー・グループについて、時分割多重手段を有してもよい。この時分割多重手段は、少くとも1つの第1のスイッチング・サイクルと少くとも1つの第2のスイッチング・サイクルとを含む複数のスイッチング・サイクルからなる予め選択されたシーケンスを実行するように繰り返し動作可能である。上記の少くとも1つの第1のスイッチング・サイクルにおいて、上記の時分割多重手段は、当該グループの第1のデータ・ユニットから受信したデータを、このグループに関係付けられた入力ポートに転送するために使用され、上記の少くとも1つの第2のスイッチング・サイクルにおいて、上記の時分割多重手段は、当該グループの上記の第1のデータ・ユニットとは異なる、このグループの第2のデータ・ユニットから受信したデータを、上記の関係付けられた入力ポートに転送するために使用される。好適には、これらのスイッチング・サイクルは、同じ持続時間(上記のスイッチング機構を介してデータのパケットを転送するに要する時間)を有する。この構成は、複数のスイッチング・サイクルからなる同じシーケンスが繰り返されるので、簡素で制御しやすい。上記のシーケンスは、通常、当該グループの各データ・ユニットについて1種類のスイッチング・サイクル、例えば、4つのデータ・ユニットからなるグループには第1、第2、第3、および、第4のスイッチング・サイクルを含むであろう。上記のシーケンスで、単純に、1つのデータ・ユニットにつき1つのスイッチング・サイクルとすることができる。例えば、1つの第1のスイッチング・サイクルの後には1つの第2のスイッチング・サイクルが続き、交互に繰り返す第1および第2のスイッチング・サイクルを提供する。或は、その代わりに、上記の第1のデータ・ユニットがこのグループの第2のデータ・ユニットより速い速度で動作するならば、上記のシーケンスにおいて、第2のスイッチング・サイクルより第1のスイッチング・サイクルをより多く含むようにすることができる。例えば、4つの第1のスイッチング・サイクルと1つの第2のスイッチング・サイクルからなる5つのスイッチング・サイクルのシーケンスが使用され得る。
【0017】
交互に繰り返す第1および第2のサイクルだけが必要なときは、上記の時分割多重手段は独立して動作する単純な回路であり得る。しかし、好適には、多くの異なる状況で使用され得る柔軟な設計を提供するために、上記の接続手段は、更に、そのデータ・デリバリー・グループ、あるいは、各々のデータ・デリバリー・グループについて、上記の時分割多重手段に接続されたスケジューリング手段を有する。このスケジューリング手段は、外から印加される制御情報に従って、複数のスイッチング・サイクルからなる上記のシーケンスを設定するためのものである。この制御情報は、全体制御のスイッチング・コントローラ(overall switching controller)によって提供され得、上記の交換機の全ての構成要素を制御するために使用され得る。或は、上記の制御情報は、上記のデータ・デリバリー・グループの上記のデータ・ユニットによって提供され得る。上記の制御情報は、この交換機の動作の間、トラフィック状態の変化に対処するために変更され得る。上記の制御情報は、設定の際、または、時々トラフィック状態の変化に従って供給される必要があるだけであろう。その結果、上記の外部のコントローラに掛かる制御負荷は少ないであろう。
【0018】
1つの好適な実施の形態において、上記の接続手段は、そのデータ・デリバリー・グループ、あるいは、各々のデータ・デリバリー・グループに対応する接続ユニットを含む。この接続ユニットは、当該データ・デリバリー・グループの複数のデータ・ユニットにそれぞれ接続された複数のデータ入力と、このグループに関連した上記の入力ポートに接続していた1つのデータ出力とを有する1つの入力回路を有している。そして、上記の入力回路は、そのグループの各データ・ユニットに割り当てられた上記の予め選択されたシーケンスの、その、あるいは、各々のスイッチング・サイクルにおいて、当該データ・ユニットから上記の複数のデータ入力のうちの1つを介して上記のデータ出力に、この入力回路によって受信したデータを転送するように動作可能である。
【0019】
上記のような接続ユニットは、単純な回路素子だけを必要とするので、低コストで生産できる。
好適には、そのデータ・デリバリー・グループ、あるいは、各々のデータ・デリバリー・グループに対応する上記の接続ユニットは、上記の複数の出力ポートのうちの1つに接続されている1つのデータ入力と、当該データ・デリバリー・グループの上記の複数のデータ・ユニットにそれぞれ接続された複数のデータ出力とを有する1つの出力回路を更に有し、この出力回路は、各スイッチング・サイクルの間に受信したデータを、上記の複数のデータ出力の選択された1つに対して転送するように制御可能である。
【0020】
上記の入力回路と同じパッケージに上記の出力回路を設け、上記の入力回路および上記の出力回路の両方が上記のクロスコネクト・スイッチング・ユニットに同じセットのデータ・ユニットを接続するようにすることは、回路レイアウトの見地から便利である。
また、上記の接続手段が、好適には、上記のクロスコネクト・スイッチング手段の上記の出力ポートにも接続されて、この接続手段が、1つのデータ・ユニットによって出力されたデータを、上記のデータ転送パスを通過した後、その経路の出力ポートから、上記の複数のデータ・ユニットの他の1つのデータ・ユニットへ転送するために使用されることには、他にも理由がある。
【0021】
例えば、上記の出力ポートにも接続されているとき、上記の接続手段は、上記の複数のデータ・ユニットからnビット・パラレル形式でデータを受信するように構成され、上記の受信データを、上記の複数の入力ポートへ転送するために、ビット・シリアル形式に、または、mビット・パラレル形式に変換するための第1のデータ変換手段を含んでもよい。ここで、m<nである。更に、上記の接続手段は、場合により、ビット・シリアル形式で、または、mビット・パラレル形式でデータを、上記の複数の出力ポートから受信するように構成され、受信したビット・シリアル形式またはmビット・パラレル形式のデータを、上記の複数のデータ・ユニットへ転送するために、上記のnビット・パラレル形式に変換するための第2のデータ変換手段を含んでもよい。mビットまたはビット・シリアル形式への上記のデータ変換は、データ転送パスあたりの接続ピンの数を(上記の接続手段の上、および、上記のクロスコネクト・スイッチング手段上の両方で)大いに減らすことを可能にする。
【0022】
好適には、上記のクロスコネクト・スイッチング手段は、各々のパスに入力ポートと出力ポートを有し、上記の入力ポートにて受信したデータをその出力ポートへ転送するのに使用されるようなデータ転送パスを複数提供するように、選択的に制御可能である。上記の複数のデータ・ユニットは、データのパケットを交換するように、対で動作可能である。上記のようなデータ・ユニットの各々の対の2つのデータ・ユニットのうちの1つは発信側データ・ユニットであり、上記の2つのデータ・ユニットのもう一方は、その対の発信側データ・ユニットからの上記のようなデータ・パケットを受信する宛先データ・ユニットである。各データ・ユニットの対には、データ・パケットを発信側データ・ユニットから宛先データ・ユニットへ転送する際に使用するために、上記の複数のデータ転送パスのうちのそれぞれ異なる1つが割り当てられ、そして、上記の接続手段は、上記のデータ・ユニットの複数の対のそれぞれの発信側データ・ユニットから、これら複数の対のそれぞれに割り当てられた複数のデータ転送パスのそれぞれの入力ポートへ、上記のようなデータ・パケットを複数並行して転送するために使用される。異なる対のためのデータ・パケットの上記のような並列処理により、データのスループットを高くすることができ、例えば、128×155Mbits/sパス、あるいは、256×155Mbits/sパスが実現され得る。
【0023】
上記のデータ・ユニットの対を指定するために、上記の複数のデータ・ユニットにはスイッチング制御手段が接続される。このように、洗練された方法で上記のスイッチング資源の全体を(グローバルに)制御することが可能である。例えば、上記のスイッチング制御手段は、当該交換機においてデータ・パケットの競合を避けるように上記のデータ・ユニットの対を指定するように動作可能であってもよい。他方、上記のような競合は、上記のクロスコネクト・スイッチング手段の上記の複数の入力ポートのうちの1つか、または、上記の複数の出力ポートのうちの1つに発生し得る。これにより、上記のクロスコネクト・スイッチング手段が本質的にメモリ無し(memory-less)であることを可能にする。例えば、上記のクロスコネクト・スイッチング手段は、データ転送パスにつきデータ・パケット2つ分以下の記憶容量を有することができる。
【0024】
代わりに、または、それに加えて、上記のスイッチング制御手段は、上記のデータ・ユニットの対の指定が、上記の複数のデータ・ユニットによって受信したデータのボリュームおよび/またはタイプに従って、言い換えれば、実際のトラフィック状態に従って決定するように動作可能であってもよい。例えば、各データ・ユニットが、この交換機の他のデータ・ユニットを宛先とするデータをキュー(queue)に入れるならば、上記のスイッチング・コントローラは、特定の発信側データ・ユニットから特定の宛先データ・ユニットへの(すなわち、何れかの特定のデータ・ユニットの対の間の)トラフィックで渋滞が起こっているかどうかを決定するために、上記のキューの占有レベルを上記の異なる宛先データ・ユニット毎に監視することができる。そして、渋滞が起こっているならば、当該対により多くのデータ転送の機会を与えるように、対の割り当てを変更することができる。上記のスイッチング・コントローラが単に反応的(reactive)であるよりはむしろ先行的(proactive)であり得るように、このスイッチング・コントローラを実現するためにニューラルネットワークまたは他の学習システムが使用され得る。
【0025】
上記のデータ・ユニットは、各データ・ユニットの対が無期限にデータ転送パスを使用するように非同期に動作してもよい。しかし、好適には、上記のクロスコネクト・スイッチング手段、上記の接続手段、および、上記のデータ・ユニットは、一連のスイッチング・サイクルを実行するために、同期して動作可能である。上記のスイッチング制御手段は、各スイッチング・サイクルについて、上記のデータ・ユニットの対の指定を決定するように動作可能である。そして、各スイッチング・サイクルにおいて、上記のデータ・ユニットの対に属するそれぞれのデータ・パケットが、上記のクロスコネクト・スイッチング手段によって提供された、それぞれ割り当てられたデータ転送パスを介して、並行して転送される。
【0026】
上記のような同期スイッチは、上記のスイッチング機構の設定が各スイッチング・サイクルの終わりに変わるだけであるので、制御するに便利であり、競合の問題は避けられ得る。好適には、各スイッチング・サイクルは同じ持続時間(上記のスイッチング機構を介してデータ・パケットを転送するために必要な時間)を有するが、代わりに、上記のサイクルは、上記のトラフィック状態に従って変化する持続時間を有することができる。
【0027】
また、上記のデータ・ユニットは、マルチキャスト・グループ内でデータを交換するように動作可能であってもよい。ここで、マルチキャスト・グループの各々は、上記のような発信側データ・ユニット1つと、2つ以上の上記のような宛先データ・ユニットからなるものである。そして、マルチキャスト・グループの各々は、当該グループ内の宛先データ・ユニットの数だけデータ転送パスが割り当てられ、これらのデータ転送パスは、上記の発信側データ・ユニットによって出力されたデータ・パケットを、当該グループ内の宛先データ・ユニットの全てに対して、並行して転送するために使用される。上記のようなマルチキャスティング方法では、上記のマルチキャスト・パケットを全ての宛先データ・ユニットに同時に送るので、非常に高速である。また、マルチキャスト・パケットは上記のスイッチング機構に一度出力される必要があるだけであるので、上記の発信側データ・ユニットがマルチキャスト・データを扱うのに必要な動作は単純であり、上記のマルチキャスティングは、上記のスイッチング機構によって効果的に実現される。
【0028】
上記の交換機がスイッチング・サイクルを実行するとき、これらのスイッチング・サイクルのうちの1つがマルチキャスト・スイッチング・サイクルとして指定されてもよい。このマルチキャスト・スイッチング・サイクルにおいては、上記のようなマルチキャスト・グループの発信側データ・ユニットによる上記のようなデータ・パケット出力が、このグループの宛先データ・ユニットの全てに対して並行して転送される。マルチキャスト・サイクルは正規の(ユニキャスト)サイクルと類似した取り扱いを受けるので、これは上記の交換機の制御を単純化する。
【0029】
上記のマルチキャスト・パケットは、上記の接続手段によって、上記のクロスコネクト・スイッチング手段の複数の入力ポートに送られ得る。しかし、好適には、上記のようなマルチキャスト・グループの発信側データ・ユニットにより出力されたデータ・パケットは、上記の接続手段によって、上記のクロスコネクト・スイッチング手段の複数のポートの1つに転送される。そして、このグループに割り当てられた上記の複数のデータ転送パスは、上記のポートを、それぞれの前記入力ポートとして有するが、それぞれ異なる前記出力ポートを有する。これは、上記の接続手段の制御を単純化して、より多くの入力ポートを自由にしておく。
【0030】
指定されたデータ・ユニットの対の各々の発信側データ・ユニット、或は、場合により、各マルチキャスト・グループは、好適には、上記のパケットの宛先データ・ユニットを示すルーティング情報を各データ・パケットに含めるように動作可能である。この場合、上記のクロスコネクト・スイッチング手段は、セルフ・ルーティング手段を有するかもしれない。このセルフ・ルーティング手段は、上記のようなデータ・パケットがクロスコネクト・スイッチング手段によって上記の複数のポートのうちの1つにおいて受信されるとき、そのデータ・パケットにデータ転送パスを割り当てるように動作可能である。ここで、割り当てられるデータ転送パスは、上記のポートを入力ポートとして有し、そのデータ・パケットに含まれた上記のルーティング情報に従って上記のセルフ・ルーティング手段によって選択された、上記の複数のポートのうちの更なる1つを、その出力ポートとして有するようなものである。その代わりに、或は、それに加えて、上記の接続手段は、セルフ・ルーティング手段を含んでもよい。このセルフ・ルーティング手段は、上記のようなデータ・パケットが上記の接続手段によって受信されたとき、上記のルーティング情報に従って、それに対して上記のパケットが転送されるべきであるところの、上記のクロスコネクト・スイッチング手段のポートを決定するように動作可能である。上記のスイッチング機構において上記のようなセルフ・ルーティング成分を使うことは、上記のスイッチング・コントローラに掛かる制御負荷を減らす。
【0031】
上記のクロスコネクト・スイッチング手段は、各々がデータを受信するだけのための複数の専用の入力ポートと、各々がデータを出力するだけのための複数の専用の出力ポートとを有してもよい。その代わりに、上記のクロスコネクト・スイッチング手段は、上記のようなデータ転送パスの上記の入力ポートとしてまたは上記の出力ポートとして選択され得る双方向ポートを有することができる。これにより、上記のクロスコネクト・スイッチング手段に必要なポートの数を更に減らすことができる。
【0032】
スイッチング・サイクルが実行されるとき、この場合、上記のスイッチング・サイクルはそれぞれの入力フェーズ(phase)および出力フェーズを有するべきであり、そして、上記の双方向ポートは、上記の入力フェーズにおいては、上記の複数のデータ転送パスのうちの1つのデータ転送パスの入力ポートとして選択され得、上記の出力フェーズにおいては、上記の複数のデータ転送パスのうちのもう1つのデータ転送パスの出力ポートとして選択され得る。
【0033】
好適には、上記の接続手段の上記の回路の少くとも一部分は、冗長回路を有する。上記の接続手段は単純な回路素子だけを使用するので、冗長回路を有することは低コストで容易に実現可能である。上記のような冗長は、例えば、広域ネットワーク(WAN)への応用においては非常に望ましい。
1つの好適な実施例において、上記データ・ユニットの各々がこの交換機の1つ以上のデータ・ポートに実効的に接続されており、上記のデータ・ポートで受信したデータを上記の接続手段へ渡し、上記のクロスコネクト・スイッチング手段によって切り換えられたデータを上記のデータ・ポートに渡すために使用される。
【0034】
以上述べたような交換機は、データ・パケットが各々1つ以上のATMセルを有するATM交換への応用において特に有用に適用される。
本発明の第2の形態によれば、以上述べたような接続手段が提供される。例えば、1つの実施の形態は、1つのデータ・ユニットから1つのスイッチの複数の入力ポートにデータを転送するためのATM交換機において使用するための接続装置を提供することができる。この接続装置は、以下のものを具備する1つの入力回路を含む。
【0035】
そこからデータを受信するために上記のデータ・ユニットへ接続されるべきデータ入力、
上記の複数の入力ポートそれぞれへ接続されるべき複数のデータ出力であって、各データ出力は、データを出力するために使用され得るアクティブ状態から、それがハイ・インピーダンスを有する非アクティブ状態に切り替え可能である複数のデータ出力、そして、
上記のデータ入力と上記の複数のデータ出力の間に接続されたデータ転送手段であって、上記のデータ入力にて受信したデータを、上記の複数のデータ出力のうちの選択された1つに渡すように動作可能であるデータ転送手段。
【0036】
ここで、上記の選択されたデータ出力は上記アクティブ状態に切り換えられ、残りのデータ出力は上記の非アクティブ状態へ切り換えられる。
好適には、上記の入力回路の上記のデータ入力は、上記のデータ・ユニットからnビット・パラレル形式でデータを受信するように構成され、各データ出力は、m<nとするとき、ビット・シリアル形式またはmビット・パラレル形式でデータを出力するように構成され、上記のデータ転送手段は、上記のデータ入力で受信した上記のnビット・パラレル形式のデータを、上記のデータ出力のうちの選択された1つにおいて出力するために、上記のビット・シリアル形式またはmビット・パラレル形式に変換するための第1のデータ変換手段を含む。
【0037】
好適には、上記の接続装置は、更に、上記の1つのスイッチの出力ポートへ接続されるべき1つのデータ入力、および、上記のデータ・ユニットへ接続されるべき1つのデータ出力を有している1つの出力回路を含む。この出力回路は、これから、場合により、上記のビット・シリアル形式または上記のmビット・パラレル形式にてデータを受信するように構成される。そして、上記のデータ出力は、そこから、上記のnビット・パラレル形式にてデータを出力するように構成される。上記の出力回路は、上記のデータ入力とこの出力回路の上記のデータ出力との間に接続される第2のデータ変換手段であって、上記の出力回路の上記のデータ入力で受信した、上記のビット・シリアル形式または上記のmビット・パラレル形式のデータを、上記の出力回路の上記のデータ出力において出力するために、上記のnビット・パラレル形式データに変換するための第2のデータ変換手段を有する。
【0038】
また、上記のような接続装置は、上記のデータを複数のデータ・パケットの形で上記の入力回路の上記のデータ入力に転送するようなデータ・ユニットに接続されるように構成されてもよい。ここで、各データ・パケットは、このパケットの目指す宛先を示すルーティング情報を含み、上記の接続装置は、更に、上記の入力回路の上記のデータ入力で上記のようなパケットを受信したときには、そこから上記のパケットが上記のルーティング情報に従って出力されるべきであるところの、上記の入力回路の上記のデータ出力を選択するように動作可能であるセルフ・ルーティング手段を有する。
【0039】
異なる複数のデータ・ユニットから1つのスイッチの1つの入力ポートにデータを転送するためのATM交換機において使用するための他の1つの接続装置は、1つの入力回路を含み、この入力回路は、以下のものを含む。
そこからデータを受信するために上記の複数のデータ・ユニットそれぞれへ接続されるべき複数のデータ入力、
上記の入力ポートへ接続されるべき1つのデータ出力、そして、
上記の複数のデータ入力と上記の1つのデータ出力との間に接続されるデータ転送手段であって、上記の複数のデータ入力を個別に所定のシーケンスで選択し、上記の選択されたデータ入力にて受信したデータを上記のデータ出力に渡すように動作可能であるデータ転送手段。
【0040】
この接続装置は、好適には、1つの出力回路を含む。この出力回路は、そこからデータを受信するために上記のスイッチの1つの出力ポートへ接続されるべき1つのデータ入力と、上記の複数のデータ・ユニットそれぞれへ接続されるべき複数のデータ出力とを有する。そして、上記の接続装置は、更に、上記の出力回路の上記のデータ入力と上記の複数のデータ出力の間に接続されるデータ転送手段であって、それらのデータ出力のうちの選択された1つに、上記のデータ入力にて受信したデータを渡すように動作可能であるデータ転送手段を有する。
【0041】
好適には、上記の入力回路の上記データ入力の各々は、上記の複数のデータ・ユニットのうちの1つから、nビット・パラレル形式でデータを受信するように構成され、上記の入力回路の上記のデータ出力は、m<nとするとき、ビット・シリアル形式またはmビット・パラレル形式でデータを出力するように構成される。上記の入力回路の上記のデータ転送手段は、上記データ入力の各々で受信した上記のnビット・パラレル形式のデータを、上記の入力回路の上記のデータ出力において出力するために、上記のビット・シリアル形式またはmビット・パラレル形式データに変換するための第1のデータ変換手段を含む。上記の出力回路の上記のデータ入力は、場合により上記のビット・シリアル形式または上記のmビット・パラレル形式で上記の出力ポートからデータを受信するように構成され、そして、上記の出力回路の上記データ出力の各々は、上記の複数のデータ・ユニットのうちの1つのデータ・ユニットへ、上記のnビット・パラレル形式で、データを出力するように構成される。上記の出力回路の上記のデータ転送手段は、上記の出力回路の上記のデータ入力で受信した上記のビット・シリアル形式またはmビット・パラレル形式のデータを、上記の出力回路の上記の選択されたデータ出力において出力するために、パラレル形式に変換するための第2のデータ変換手段を含む。
【0042】
上記のような接続装置は、それらの上記のデータを、上記の入力回路の上記の複数のデータ入力のそれぞれに対して複数のデータ・パケットの形で転送する複数のデータ・ユニットに接続されるように構成してもよい。ここで、各パケットは、このパケットが目指す宛先を示すルーティング情報を含む。上記のような接続装置は、更に、上記のようなパケットが上記の出力回路の上記のデータ入力で受信されたとき、そこから上記のパケットが上記のルーティング情報に従って出力されるべきであるところの、上記の出力回路の上記のデータ出力を選択するように動作可能であるセルフ・ルーティング手段を有する。
【0043】
本発明の第3の形態によれば、以下のものを具備するクロスコネクト・スイッチング装置が提供される。
少くとも1つが双方向ポートである複数のポート、
各々が上記の複数のポートのうちの1つから他の1つにデータを転送するような複数のデータ転送パスを提供するように選択的に制御可能であるデータ転送手段、そして、
上記のデータ転送手段と上記の双方向ポートとの間に接続され、入力設定から出力設定へ切り替え可能であるポート制御手段。
【0044】
ここで、上記の入力設定では、上記のデータ転送手段によって他の1つのポートへ転送されるべきデータを受信するために、上記のポートは入力ポートとして使用され、上記の出力設定では、上記の同じポートは、他の1つのポートで受信されて上記のデータ転送手段によって上記の出力ポートに転送されたデータを出力するための出力ポートとして使用される。
【0045】
上記のような装置においては、ポートの数は減らされ得る。何故ならば、時分割の原則の下で、同じポートが入力ポートとして、そして、出力ポートとして使用されるからである。これは、前述の、本発明の第1および第2の形態において、同じ入力ポートを、時分割の原則の下で、2つの異なるデータ・ユニットからデータを受信するために使用したことと類似している。
【0046】
好適には、上記のポートの各々が双方向ポートであり、そして、上記のポート制御手段は、上記の複数のポートの各々に接続されており、上記の入力設定においては、上記のデータ転送手段によって他の1つのポートへ転送されるべきデータを受信するために、上記の複数のポートの各々を入力ポートとして使用するように動作可能であり、上記の出力設定においては、他の1つのポートで受信して、上記のデータ転送手段によって当該出力ポートに転送されたデータを出力するために、上記の複数のポートの各々を出力ポートとして使用するように動作可能である。これにより、専用の入力ポートと出力ポートとを有する従来の交換機と比較してポートの数を半分にすることができる。
【0047】
例えば、制御を単純化して、内部バッファリング要求を減らすために、上記の装置は、好適には、入力フェーズおよび出力フェーズにおいて交互に動作することができる。上記のポート制御手段は、上記入力フェーズの各々において上記の入力設定を有し、上記出力フェーズの各々において上記の出力設定を有する。
上記のような交換機は、上記の複数のポートで複数のデータ・パケットの形でデータを受信するように構成してもよい。ここで、各パケットはルーティング情報を含む。上記の装置は、更に、セルフ・ルーティング手段を有する。このセルフ・ルーティング手段は、上記のようなデータ・パケットを上記の複数のポートのうちの1つにて受信したときに、そのパケットが上記のデータ転送手段によって転送されるべきポートを決定するために上記のようなルーティング情報を使用するように動作可能である。各データ・パケットによって運ばれた上記のルーティング情報は、当該パケットが目指す宛先を示してもよいが、その代わりに、上記の装置で上記の複数のポートのうちの1つで受信した各データ・パケットは、この装置の当該ポートで受信されることになっている次のデータ・パケットが目指す宛先を示すルーティング情報を運んでもよい。そして、このセルフ・ルーティング手段は、各パケットと共に受信した上記のルーティング情報を使用して、上記の次のパケットが上記のデータ転送手段によって転送されるべきポートを決定する。この「フィード・フォーワード」セルフ・ルーティング方法によれば、現在のパケットのデータ転送が完了すると直ちに、この装置が次のデータ・パケットのためのデータ転送パスを確立することを可能にする。これにより、各ポートで2つの連続したパケットのためのバッファリングを提供することが必要でなくなり、1つのパケットのためのバッファリングで十分となって、上記の装置における伝送遅延だけでなく上記の装置のコストをも減らす。
【0048】
好適には、上記の装置は、更に以下のものを具備する。上記のデータ転送手段に接続されるマルチキャスト手段であって、上記の複数のポートのうちの1つにて受信したデータを、この装置の他のポートにそれぞれ並行して転送するために、上記のデータ転送手段に、少なくとも2以上の上記のようなデータ転送パスを提供させるように動作可能であるマルチキャスト手段。上記のような装置においては、マルチキャスティングは高速であり、この装置だけに実装することにより、この装置と共に使用される、データ・ユニット等の他の構成要素の設計を単純化することを可能にする。
【0049】
本発明の第4の形態によれば、複数のデータ・ユニットと、上記のようなデータ転送パスを同時に複数提供するために選択的に制御可能なクロスコネクト・スイッチング手段とを含む交換機が提供される。ここで、パスは、1つの入力ポートと1つの出力ポートとを有し、上記の入力ポートで受信したデータを上記の出力ポートに転送するために使用される。ここで、上記の複数のデータ・ユニットは、対になってデータのパケットを交換するように動作可能であり、そのようなデータ・ユニットの対の各々における2つのデータ・ユニットのうちの1つは発信側データ・ユニットであり、もう1つは、上記の発信側データ・ユニットから上記のようなデータ・パケットを受信することになっている宛先データ・ユニットであり、各データ・ユニットの対には、上記の発信側データ・ユニットから上記の宛先データ・ユニットにデータ・パケットを転送する際に使用するために、上記の複数のデータ転送パスのうちのそれぞれ異なる1つが割り当てられ、各対の上記の発信側データ・ユニットから、上記の割当られたデータ転送パスの上記の入力ポートまで、データ・パケットを転送するための手段であって、上記のパスの通過の後、上記のパスの上記の出力ポートから、上記の対の宛先データ・ユニットまで、上記のデータ・パケットを転送するための手段が設けられる。そして、上記のクロスコネクト・スイッチング手段と上記の複数のデータ・ユニットは、同期して、一連のスイッチング・サイクルを実行するように動作可能である。ここで、上記のようなスイッチング・サイクルの各々においては、上記の複数のデータ・ユニットの対のそれぞれの発信側データ・ユニットから、それぞれの対に割り当てられた上記のデータ転送パスを介して、それらの対のそれぞれの宛先データ・ユニットへ、上記のようなデータ・パケットが並行して転送される。
【0050】
上記のような同期切り替えは、制御するのに便利であり、スイッチング機構の設定が各スイッチング・サイクルの終わりにおいてのみ変更されるので、競合の問題は避けられ得る。好適には、各スイッチング・サイクルは同じ持続時間(上記のスイッチング機構を介してデータ・パケットを転送するために必要な時間)を有するが、その代わりに、上記のサイクルは、トラフィック状態に従って変化する持続時間を有することができる。
【0051】
この装置では、本発明の第1の形態を実現する交換機において使用されるような接続手段を使う必要がない。
好適には、この装置は、更に、上記の複数のデータ・ユニットに接続され、各スイッチング・サイクルについて上記のデータ・ユニットの対の指定を決定するように動作可能であるスイッチング制御手段を含む。このようにして、上記のスイッチング資源全体の(グローバルな)制御が、洗練された方法で可能となる。
【0052】
例えば、上記のスイッチング制御手段は、各スイッチング・サイクルにおいて、この装置においてデータ・パケットの競合を避けるように上記のデータ・ユニットの対を指定するように動作可能であってもよい。そうでなければ、上記のような競合は、上記のクロスコネクト・スイッチング手段の入力ポートのうちの1つか出力ポートのうちの1つで起こり得た。これにより、上記のクロスコネクト・スイッチング手段が本質的にメモリ無し(memory-less)であることを可能にする。例えば、上記のクロスコネクト・スイッチング手段は、1つのデータ転送パスにつきデータ・パケット2つ分以下の記憶容量を有することができる。
【0053】
その代わりに、または、それに加えて、上記のスイッチング制御手段は、それぞれのスイッチング・サイクルについて、上記の複数のデータ・ユニットによって受信したデータのボリュームおよび/またはタイプに従って、言い換えれば、実際のトラフィック状態に従って、それぞれのデータ・ユニットの対の指定を決定するように動作可能であってもよい。例えば、各データ・ユニットが、この装置の他のデータ・ユニットに宛てられたデータのキューを作るとき、上記のスイッチング・コントローラは、特定の発信側データ・ユニットから特定の宛先データ・ユニットへの(すなわち、何れかの特定のデータ・ユニットの対の間での)トラフィックで渋滞が起こりつつあるかどうかを決定するために、上記の異なる宛先データ・ユニット毎のキュー占有レベルを監視することができる。そして、もしそうならば、当該対に対して、より多くのデータ転送の機会を与えるように、この対への割り当てを変更する。上記のコントローラが単に反応的(reactive)であるよりはむしろ先行的(proactive)であり得るように、このスイッチング・コントローラを実現するために、ニューラルネットワークまたは他の学習システムが使用され得る。
【0054】
本発明の第5の形態によれば、以下のものを具備する交換機が提供される。
複数のデータ・パケットを出力するように動作可能である発信側データ・ユニット、
上記の発信側データ・ユニットに実効的に接続される入力ポートと、少なくとも2つの出力ポートとを有し、上記の入力ポートで受信した上記のようなデータ・パケットの各々に対して、上記の複数の出力ポートのうちの1つに上記のパケットを渡すために使用される1つのデータ転送パスを提供するように動作可能であるスイッチング手段。
【0055】
ここで、上記の発信側データ・ユニットは、上記の入力ポートに対して、第1および第2の上記のようなデータ・パケットをそれぞれ続けて送るように動作可能であり、上記の第1のデータ・パケットは、上記の第2のデータ・パケットが、この装置において目指す宛先を示すルーティング情報を含み、上記のスイッチング手段は、上記の入力ポートにて受信されるとき、上記の第1のデータ・パケットから上記のようなルーティング情報を抽出し、上記の第2のデータ・パケットのためのデータ転送パスの出力ポートを決定するために上記の情報を使用するように動作可能であるセルフ・ルーティング手段を含む。
【0056】
上記のスイッチング手段は、好適には、本質的にメモリ無し(memory−less)であるという上記の利点を有するが、その代わりに、マトリックス、デルタ、および、Closタイプのような記憶に基づくスイッチングのタイプであり得るクロスコネクト・スイッチング手段である。
本発明の第6および第7の形態によれば、前述の本発明の第5の形態を実現する交換機の、それぞれ、上記の発信側データ・ユニットと上記のスイッチング手段が提供される。
【0057】
本発明の第8の形態によれば、以下の構成要件を含む交換機におけるデータ・パケットのルーティング方法が提供される。
複数のデータ・パケットを出力するように動作可能である発信側データ・ユニット、そして、
上記の発信側データ・ユニットおよび少なくとも2つの出力ポートに実効的に接続される入力ポートを有するセルフ・ルーティング・スイッチング手段であって、上記の入力ポートで受信した上記のようなデータ・パケットの各々に対して、上記の複数の出力ポートのうちの1つにこのデータ・パケットを渡すために使用されるデータ転送パスを提供するように動作可能であるセルフ・ルーティング・スイッチング手段。
【0058】
上記の方法は、以下の手順を含む。上記の発信側データ・ユニットは、第1および第2の上記のようなデータ・パケットを上記の入力ポートに続けて送る。ここで、上記の第1のデータ・パケットは、上記の第2のデータ・パケットがこの装置において目指す宛先を示すルーティング情報を含む。そして、上記のセルフ・ルーティング・スイッチング手段は、上記の入力ポートで受信されるとき、上記の第1のデータ・パケットから上記のようなルーティング情報を抽出して、上記の第2のデータ・パケットのための上記のデータ転送パスの上記の出力ポートを決定するために上記の情報を使用する。
【0059】
上記の本発明の第5および第8の形態において、上記の「フィード・フォーワード」セルフ・ルーティング方法によれば、上記のスイッチング手段は、現在のパケットのデータ転送が完了すると直ちに、次のデータ・パケットのためにデータ転送パスを確立することができる。これにより、各ポートで2つの連続したパケットのためのバッファリングを提供することは必要でなくなり、パケット1つ分のバッファリングで十分となる。こうして、上記のスイッチング手段における伝送遅延を減らすだけでなく上記のスイッチング手段のコストをも減らす。
【0060】
【発明の実施の形態】
図2は、本発明の第1の実施の形態によるATM交換機の部分のブロック図である。図2において、図1の部分と対応するか、あるいは、同じものには同じ参照符号が付されている。上記の交換機10は、各々が入力部40 〜463と出力部60 〜663とを有する64個のデータ・ユニット20 〜263を含む。明確さのために、図2においては、データ・ユニット20 ,231,232、そして、263の入力部および出力部だけが示されている。
【0061】
上記のデータ・ユニット20 〜263の各々2i には、2つのデータ・ポートDP2iおよびDP2i+1が接続されている。各データ・ユニット2i は、それに接続されるデータ・ポートが唯1つであってもよいが、或は、それに接続される2つ以上のデータ・ポートを有してもよいことが理解されるであろう。更に、各データ・ユニット2に接続されるデータ・ポートの数は同じである必要はない。各データ・ポートは、好適には、ユーザ・ネットワーク・インタフェース(UNI)のポートである。
【0062】
各データ・ユニット2i の入力部4i は、当該データ・ユニットに関係付けられたデータ・ポートDP2iおよびDP2i+1で受信したデータをバッファリングするためのメモリを含む。同様に、各データ・ユニット20 〜263の出力部60 〜663も、データバッファリングのためのメモリを含む。
図2の交換機10は、更に、第1および第2のクロスコネクト・スイッチング・ユニット81 および82 を有する。各スイッチング・ユニット8j は、32個の入力ポートIP0 〜IP31と32個の出力ポートOP0 〜OP31とを有する。各スイッチング・ユニット8j は、複数の入力ポートと複数の出力ポートとの間で最大32の同時接続(データ転送パス)を提供するように動作可能である。
【0063】
それに加えて、更に、図2の交換機は、それぞれ上記のデータ・ユニット20 〜263に対応している64個の接続ユニット120 〜1263を有する。各接続ユニットは、1つの入力回路14i と1つの出力回路16i とを有する。再び、明確さのために、上記の接続ユニット120 ,1231,1232、そして、1263の入力回路および出力回路だけが図2において示されている。
【0064】
各接続ユニット12i の入力回路14i は、当該接続ユニットに対応しているデータ・ユニット2i の入力部4i に接続される1つの入力を有する。各接続ユニット12i の入力回路14i も、2つの出力、上記の第1のスイッチング・ユニット81 の入力ポートIP0 〜IP31に接続される上記の第1の出力と上記の第2のスイッチング・ユニット82 の入力ポートIP0 〜IP31に接続される上記の第2の出力を有する。後により詳細に説明されるように、各入力回路の入力は、それが接続されたデータ・ユニット入力部4i からパラレル形式でデータを受信するように設計されたパラレル入力であるが、各入力回路14i の2つの出力は、ビット・シリアル(またはビット・シリアル差動(bit-serial differential)) 形式でデータを出力するように設計されたトライステート・シリアル出力である。入力回路14i は、受信した並列データをビット・シリアル形式に変換し、このシリアルデータは、入力回路14i の2つの出力のうちの1つの上に選択的に出力される。このパラレル→シリアル変換は、上記のデータを上記のスイッチング・ユニットにシリアル形式で転送し、したがって、上記のスイッチング・ユニット8j の上で必要な接続ピンの数を減らすために上記の入力回路14i において実施される。
【0065】
各接続ユニット12i の出力回路16i は、スイッチング・ユニット8j のうちの1つの出力ポートOPk と当該接続ユニット12i に対応するデータ・ユニット2i の出力部6i との間に接続される。各出力回路16i は、1つのシリアル入力と1つのパラレル出力とを有し、そのシリアル入力にて受信したビット・シリアル・データにシリアル→パラレル変換を実施して、結果として生ずるパラレル・データを上記のパラレル出力から出力する。
【0066】
図2に示されるように、各スイッチング・ユニットの入力ポートは2つの異なる入力回路に接続されている。例えば、第1のスイッチング・ユニット81 の入力ポートIP0 は、入力回路140 の第1の出力に、そして、入力回路1432の第1の出力に接続される。それらに2つの入力回路140 および1432がそれぞれ対応するデータ・ユニット20 および232は、スイッチング・ユニット81 の入力ポートIP0 と関係付けられた1つのデータ・デリバリー・グループを形成する。第1のスイッチング・ユニットの入力ポート各々について上記のようなデータ・デリバリー・グループが1つ存在する。
【0067】
更に、各データ・デリバリー・グループもまた、第2のスイッチング・ユニット82 の入力ポートと関係付けられている。例えば、データ・ユニット20 および232からなるデータ・デリバリー・グループは、第1のスイッチング・ユニット81 の入力ポートIP0 と同様に、第2のスイッチング・ユニット82 の入力ポートIP0 とも関係付けられている。このように、上記の入力部432は、関係付けられたデータ・ポートDP64およびDP65にて受信したデータを、このデータに要求される宛先データ・ポートに従って、第1のスイッチング・ユニット81 または第2のスイッチング・ユニット82 に転送することができる。上記の宛先データ・ポートがデータ・ポートDP0 〜DP63のうちの1つであるならば、このデータは入力回路1432の第1の出力を介して、第1のスイッチング・ユニット81 の入力ポートIP0 に転送される。ところが、上記の宛先データ・ポートがデータ・ポートDP64〜DP127 のうちの1つであるならば、上記のデータは、入力回路1432の第2の出力を介して、第2のスイッチング・ユニット82 の入力ポートIP0 に転送される。各入力回路14i の出力がトライステート型であるので、2つの出力は同じスイッチング・ユニットの入力ポートに接続され得、如何なる時間においても、これらの出力のうちの1つだけがイネーブル(アクティブ)になっている。
【0068】
図2の交換機において、各スイッチング・ユニットは、上記の複数のデータ・ユニットからなるサブセットへデータを転送するのに十分な出力ポートを有するだけである。例えば、第1のスイッチング・ユニット81 の32個の出力ポートは、複数の出力回路160 〜1631を介して、それぞれデータ・ユニット20 〜231にだけ接続される。しかし、上記のデータ・デリバリー・グループのメンバーを適切に選択することによって、たとえ当該宛先データ・ユニットが上記のスイッチング・ユニットのうちの1つに接続されているだけであるとしても、各データ・ユニットが他の如何なるデータ・ユニットからもデータを受信することができることが確実にされる。
【0069】
図2に示された上記の交換機は、更に、スイッチング・コントローラ20を有する。このスイッチング・コントローラ20は、上記のデータ・ユニット20 〜263の全て、上記の接続ユニット120 〜1263の全て、そして、上記の2つのクロスコネクト・スイッチング・ユニット81 および82 に接続されている。後に、より詳細に説明されるように、上記のスイッチング・コントローラ20は、この交換機の使用中に上記のデータ・ポート間で要求される接続を動的に確立するために、データ・ユニット20 〜263、接続ユニット120 〜1263、そして、スイッチング・ユニット81 および82 を制御する。
【0070】
以下に図2の交換機の動作について詳細に説明する。
上記の図2の交換機は、一連のスイッチング・サイクルにおいて同期して動作するように設計されている。各スイッチング・サイクルは、ATMデータの少くとも1セルを転送するに十分な長さを有するべきである。しかし、このスイッチング・サイクルが、全て同じ持続時間を有する必要があるというわけではない。例えば、トラフィックに依存して、あるときには、何十ものATMセルを送信するのに十分な、長いスイッチング・サイクルが使用され得、他のときには、この交換機を介して1つのATMセルを送信するに十分なだけである、短いスイッチング・サイクルが使用され得る。
【0071】
交換機10の使用中には、複数のデータ・ポートDP0 〜DP127 に接続された複数のATMチャネル(仮想チャネル)から、これらのデータ・ポートDP0 〜DP127 にて、複数のATMセルが受信される。これらのATMチャネルは、一定ビット伝送速度(CBR)か、可変ビット伝送速度(VBR)か、有効(avilable) ビット伝送速度(ABR)か、或は、不特定の(unspecified)ビット伝送速度(UBR)であってもよい。上記のVBRチャネルは、リア ルタイム可変ビット伝送速度(RT−VBR)、および/または、非リアルタイム可変ビット伝送速度(NRT−VBR)であり得る。上記のCBRとVBRチャネルの場合でさえ、当該チャネルを提供しているATMネットワークの気まぐれ(特に、変化する遅延)によって、当該チャネルに属しているATMセルが、図2の交換機に到着する時間は予測できない。
【0072】
受信したATMセルの各々は、そのヘッダ部分にてルーティング情報(仮想パス識別子(VPI)および仮想チャネル識別子(VCI)からなるセル・アドレス)を運ぶ。ルーティング情報は、この交換機が、当該セルがどの宛先データ・ポートに向けられるべきかを決定するために使用される。
図3は、上記のデータ・ユニット20 〜263のうちの1つと関係付けられた2つのデータ・ポートDPx およびDPx+1 とを、より詳細に示す。各データ・ポートDPx およびDPx+1 は、終端ユニット22を介してデータ・ユニット20 〜263の上記の1つに接続されている。上記のデータ・ポートDPx とDPx+1 の各々に到着するセルは、フレーム分解され、同期をとられ、終端ユニット22によってエラー・チェックされる。上記の終端ユニット22は、有効なセルをデータ・ユニット20 〜263の上記の1つへ転送する。データ・ユニット20 〜263の上記の1つにおいて、上記のセルは、入力部40 〜463によって選択的に「ポリシング」され、それらのセルが属しているATMチャネルのための契約されたトラフィックパラメータに従っているかどうかが決定される。
【0073】
上記の入力部40 〜463は、上記のデータ・ポートDPx とDPx+1 に接続された異なる受信チャネルの各々について、その受信チャネルのセルが転送されるべき、対応する宛先データ・ユニットを登録するルック・アップ・テーブルを有する。特に、受信したセル各々によって運ばれたルーティング情報(セル・アドレス)は、そのセル・アドレスに対応する宛先データ・ユニットの情報が登録されている、上記のルック・アップ・テーブルにおけるアドレスを決定するために使用される。
【0074】
上記のルック・アップ・テーブルを使って、それから、セルは受信メモリ24内の、それらが転送されるべき上記の異なる宛先データ・ユニットに従って異なるキューに書込まれる。こうして、図3に示されるように、上記の受信メモリ24は、上記の異なる可能な宛先データ・ユニット20 〜263にそれぞれ対応して、64個のメイン受信キューRQ0 〜RQ63を提供する。それに加えて、好適には、図3に示されるように、上記のメイン・キューRQ0 〜RQ63の各々を、セルの異なる優先レベルにそれぞれ対応して、複数のサブ・キューSQ0 〜SQ3 に分割することが好ましい。例えば、一定ビット伝送速度チャネルに属しているセルは、最も高いプライオリティ(プライオリティ0)を有し、関連するメイン・キューの上記の最高プライオリティ・サブ・キューSQ0 に書込まれる。リアルタイム可変ビット伝送速度チャネルに属しているセルは、2番目に高いプライオリティ(プライオリティ1)を有し、これらは、関連するメイン・キューの2番目に高いプライオリティのサブ・キューSQ1 に書込まれる。非リアルタイム可変ビット伝送速度および有効ビット伝送速度/不特定ビット伝送速度チャネルに属しているセルは、関連するメイン・キューの更に下位のプライオリティ・サブ・キューSQ2 とSQ3 に書込まれる。図3に示されるように、異なる優先レベルの数は4に制限されるものではない。例えば、各メイン受信キューRQ0 〜RQ63を64個の異なるサブ・キューSQ0 〜SQ63に再分割することによって、最高64個の異なる優先レベルが収容され得る。また、セルをプライオリティによってサブ・キューに分割することは本質的なことではない。ある状況においては、各宛先データ・ユニットのために1つのメイン受信キューRQを設けることで十分かもしれない。
【0075】
なお、上記のルック・アップ・テーブルは、上記の入力部40 〜463内部に設けてもよく、或は、それ自身でまた、上記の受信メモリ24の1部分として形成してもよい。
各データ・ユニット20 〜263の入力部40 〜463は、上記のスイッチング・コントローラによって当該データ・ユニットに供給される制御情報を登録するローカル・スケジューラを有する。この制御情報は、各スイッチング・サイクルにおいて、どの受信キュー(そして、サブ・キューが使用されるならばサブ・キュー)がこのスイッチング機構へデータを転送することが許されるかを決定する際に使用される。
【0076】
各スイッチング・サイクルにおいてデータを転送することが許されるキューの組合せは、スイッチング・コントローラによって、この交換機内でセルの競合を避けるように決定される。上記のような競合は、スイッチング・ユニット81 および82 の入力ポートにおいて(2つの入力回路14i および14i+32が同じ入力ポートIPi に接続されているので)、または、複数のスイッチング・ユニットのうちの1つのスイッチング・ユニットの出力ポートにおいて(2つのデータ・ユニット入力部4i および4i+32が共に、同じデータ・ユニット出力部6i へデータを送信しようとするので)発生し得る。
【0077】
上記のスイッチング・コントローラ20は、そのスイッチを介しての接続を上記のような競合の問題を避けるように決定することができるので、(上記の接続ユニット120 〜1263と上記のスイッチング・ユニット81 および82 によって提供された)「スイッチング機構」は、少しのバッファリング(おそらく、以下に説明するセル・パイプライン・バッファは別として)も必要としない、簡素なクロスコネクト構成であり得る。これにより、上記のスイッチング機構自体が安価になり得る。
【0078】
上記のスイッチング・コントローラ20は、各データ・ユニットの受信メモリ24における受信キューRQ0 〜RQ63に関連する情報へのアクセス手段を有し、この情報、特に、キュー占有レベルとプライオリティを使用して、この交換機において渋滞を経験している何れかのキュー(または、もし提供されるならば、サブ・キュー)を識別する。そして、必要に応じて、上記の入力部ローカル・スケジューラにおいて登録した上記の制御情報を変更して、上記のような渋滞を軽減させる。
【0079】
このように、各スイッチング・サイクルにおいて、各発信側データ・ユニットについて宛先データ・ユニットを指定するのと同様に、この実施の形態においては、スイッチング・コントローラ20もまた、接続ユニット120 〜1263およびスイッチング・ユニット81 および82 に対して制御情報を供給して、それらを適切に設定し、各発信側データ・ユニットからその宛先データ・ユニットまでの要求された接続を提供する。この接続は、当該スイッチング・サイクルの間、存在する。1つのスイッチング・サイクルにおいて使用するための上記の接続が確立されたならば、各発信側データ・ユニットの入力部40 〜463は、その指定された宛先データ・ユニットのためのキューから、(スイッチング・サイクルの長さに応じて)1つまたは複数のセルを読んで、この(これらの)セルを接続ユニット120 〜1263の入力回路140 〜1463のパラレル入力へ転送する。上記の全セル(ヘッダおよびペイロード)が転送される。転送速度は、例えば、622Mbits/s(38,900,000×16ビット語/秒)である。ヘッダによって運ばれるルーティング情報は、宛先データ・ユニットによって上記の宛先データ・ポートを決定するために必要であるので、ヘッダはペイロードと共に転送される。
【0080】
入力回路140 〜1463において、上記のセルのパラレル・データは、622Mbits/sのビット・シリアル・データに変換される。このビット・シリアル・データは、スイッチング・コントローラ20によって提供された上記の制御情報に従って、入力回路140 〜1463の2つのシリアル出力のうちの1つに転送される。先に言及したように、スイッチング・コントローラ20は、上記の交換機において入力ポートの競合を避けるために、何れのスイッチング・サイクルにおいても、各スイッチング・ユニットの入力ポートに接続される2つの入力回路出力のうちの1つだけがアクティブであることを確実にする。
【0081】
スイッチング・ユニット81 および82 の入力ポートに到着するシリアル・データは、再びスイッチング・コントローラ20によって提供された制御情報に従って、このスイッチング・ユニットの適切な出力ポートに転送される。上記のビット・シリアル・データは接続ユニット120 〜1263の出力回路160 〜1663によって16ビットのパラレル形式に変換され、宛先データ・ユニット20 〜263の出力部60 〜663によって受信される。
【0082】
再び図3を参照して、宛先データ・ユニット20 〜263において、上記の受信したセル・データは、出力部60 〜663の送信メモリ26に書込まれる。上記のセルはそれぞれ異なるキューに再び書込まれるが、この場合、上記のキューは、それぞれ、そのデータ・ユニットに接続された2つのポートDPx とDPx+1 に対応する。
【0083】
このように、図3に示されるように、上記の送信メモリ26は、上記のデータ・ポートDPx に対応する第1の送信キューTQx 、および、上記のデータ・ポートDPx+1 に対応する第2の送信キューTQx+1 を有する。各セルのための宛先データ・ポートDPx またはDPx+1 の情報は、入力部40 〜463における上記のルック・アップ・テーブルに類似する他の1つのルック・アップ・テーブルを参照するために、そのセルによって運ばれた上記のルーティング情報(セル・アドレス)を使用することによって、出力部60 〜663によって確立される。
【0084】
上記の送信キューは、多くの異なる方法で、再びサブ・キューSQに分割され得る。例えば、図3は、上記の受信キューRQ0 〜RQ63と同様に、セルのプライオリティに従ってサブ・キューSQ0 〜SQ3 に分割された、データ・ポートDPx のためのメイン送信キューTQx を示す。他の選択肢として、図3はまた、宛先データ・ポートDPx+1 に接続された異なる仮想チャネルVCZ 〜VCW にそれぞれ対応するサブ・キューSQW 〜SQZ に分割された、このデータ・ポートDPx+1 のためのメイン送信キューTQx+1 を示す。
【0085】
上記の送信メモリ26においては、複数のタイプのサブ・キューの適当な組合せならばどのようなものでも使用され得ることが理解されるであろう。スイッチング・ユニット81 および82 から受信したセルを、単にセルのプライオリティのみに基づいて(すなわち、データ・ポートに基づかず)送信メモリ26に格納することもまた可能であろう。
【0086】
したがって、図2の交換機における交換が2つの段階において効果的に実行されることが理解されるであろう。すなわち、第1の段階においては、複数のデータ・ポートにおいて受信した複数のセルは、複数のデータ・ユニット入力部4によって、それぞれの受信メモリ24に書込まれる。また、上記の第1の段階においては、これらのセルは、上記のスイッチング機構によって、関連する宛先データ・ユニット出力部60 〜663へ転送され、それぞれの送信メモリ26に書込まれる。第2の段階のスイッチングは、上記のセルが当該データ・ユニット2に接続される複数の終端ユニット22のうちの1つを介して、上記の送信メモリ26から上記の複数のデータ・ポートのうちの1つまで転送されるときに発生する。
【0087】
この交換機における渋滞を減らし、より多くのセルがそれらの宛先データ・ユニットに届くようにするために、各データ・ユニット20 〜263、各接続ユニット120 〜1263、および、各スイッチング・ユニット81 および82 が、それぞれの時間において、それらのデータ・ユニットに接続される複数のデータ・ポートのそれぞれの伝送速度(UNI line rate)の合計より速い伝送速度で動作可能であることが有利である。例えば、上記の複数のデータ・ユニット20 〜263、複数の接続ユニット120 〜1263、および、複数のスイッチング・ユニット81 および82 は、UNIの伝送速度(UNI line rate)の合計の2倍の伝送速度で動作することができる。この場合、上記のスイッチング・コントローラ20は、上記のデータ・ユニット20 〜263、接続ユニット120 〜1263、および、スイッチング・ユニット81 および82 のクロックの周波数を増加させる命令を発行することができる。その結果、短い期間の間、上記のスイッチング機構のこれらの構成要素が上記の、より速い伝送速度で動作する。このように、発信側データ・ユニットから宛先データ・ユニットまでの間でセルを切り換えるために、より多くの機会が提供され得る。スイッチング機構において競合を回避することは、あるスイッチング・サイクルにおいては、セルがある発信側データ・ユニットからは転送され得ないことを意味するかもしれないので、上記の多くの機会が提供され得ることは望ましい。したがって、上記のスイッチング機構の構成要素をより速く動作させることにより、「キャッチ・アップ」する機会を与えることができる。
【0088】
また、同様にして、上記のスイッチング機構の上記の構成要素がクロック制御される周波数を減らして、上記のUNI伝送速度の合計より下の伝送速度まで、上記のスイッチング過程を遅くすることが望ましいかもしれない。その結果、上記のスイッチング・コントローラ20は、上記のデータ・ユニット入力部40 〜463の複数のローカル・スケジューラにおける上記の制御情報を更新することができる。
【0089】
図2の交換機において、上記のセルのキューの全てが上記のデータ・ユニット20 〜263内において実装されることは理解されるであろう。このように、上記のスイッチング過程と関連する全てのメモリは全データ・ユニットにおいて同じ場所に実装され、従来の提案のように交換機全体に分散されない。
各スイッチング・サイクルにおいて上記の発信側から宛先へのパスを決定するために上記のスイッチング・コントローラを使用することは、スイッチの資源と有効な帯域とを、競合する発信元の間で、公正に割り当てることを確実にする際の助けとなることができる点において有利である。上記のスイッチング・コントローラは、上記の発信側から宛先へのパスを決定する方法において比較的洗練されている。例えば、上記のスイッチング・コントローラは、将来のトラフィックの流れの状況をどのように予測して対処するかを前の経験から学ぶことができるニューラルネットワークまたは他の適応的学習手段を含むことができる。これにより、上記のスイッチング・コントローラは、将来のトラフィック状態を予測して、それらに対処するための、発信側から宛先に至る最適のパスを決定するので、単に反応的(reactive)であるというよりはむしろ、先行的(proactive)であることを可能にするであろう。
【0090】
図2における各入力回路140 〜1463のシリアル出力の数は、2に限られるものではない。例えば、4つのスイッチング・ユニットがあるならば、上記の入力回路140 〜1463はそれぞれ異なるスイッチング・ユニットに接続される4つのシリアル出力を有するであろう。この場合、上記のデータ・デリバリー・グループは各々4つのデータ・ユニットを有するであろう。そして、各グループはそれぞれ異なるスイッチング・ユニット上において4つの関連する入力ポートを有するであろう。各スイッチング・ユニットの上にある入力ポートと同じ数の異なるデータ・デリバリー・グループが必要である。上記の出力回路160 〜1663は、図2に示されたものと変わらない。これにより、より多くのスイッチング・ユニットを、上記のスイッチング機構に含めることができ、したがって、より多数のデータ・ユニットを収容することを可能にする。
【0091】
複数のシリアル出力を有することは、上記の入力回路には本質的でない。複数の出力は、パラレル・データを、使用されるスイッチング・ユニットのタイプに応じて複数のスイッチング・ユニットに転送することができる。出力データの幅は、入力データ幅と同じ(例えば、上記の実施の形態においては16ビット幅)であり得るが、好適には、上記の入力回路は、上記の複数のスイッチング・ユニットへ、より狭い幅(例えば、4または8ビットの幅)のパラレル・データを出力する。その結果、上記のスイッチング・ユニット上において必要とされる、入力ポートあたりの(そして、また、対応して、出力ポートあたりの)接続ピンの数を減らすことが可能になる。一般に、ガリウム砒素技術を使用するスイッチング・ユニットは、シリアルのトラフィックを取り扱うためには十分な速さで(例えば、1.2Gbits/s)動作することができるが、より遅いCMOS技術によるスイッチング・ユニットでは、同じデータ転送速度に対処するには、4ビット・パラレルのデータが要求されるかもしれない。
【0092】
以下に、図2の交換機の構成要素について、図4〜7を参照してより詳細に説明する。
図4は、図2の交換機の複数の接続ユニット120 〜1263のうちの1つのユニット12i (0<i<63)の詳細な構成を示す。入力回路14i (0<i<63)は、入力コントローラ141、送信バッファ142、パラレル・シリアル変換器143、第1および第2の出力ドライバ144および145、そして、出力コントローラ146を含む。上記の入力コントローラ141のデータ・バリッド入力(DAV)がアクティブであるとき、上記の入力回路14i は、16ビットのパラレル・データを上記の送信入力Tx IPにおいて受信する。上記の16ビットのパラレル・データは、送信バッファ142によってバッファされ、パラレル・シリアル・コンバータ143に転送されて、ビット・シリアル・データに変換される。このビット・シリアル・データは、2つの出力ドライバ144および145の各々に転送される。
【0093】
上記の出力ドライバ144および145の詳細な構成は、図5に示される。出力ドライバ144および145の各々は、第1および第2のトライステート・バッファ150〜153を含む。
トライステート・バッファ150および152は非反転バッファであるのに、トライステート・バッファ151および153は反転バッファである。このように、各出力ドライバ144および145は、差動出力OPAまたはOPB(2つのコンプリメンタリ信号OPA+/OPA−;OPB+/OPB−を有する)を提供する。このことは、スイッチング・ユニットへの高速データ転送のためには好ましい。出力ドライバ144のトライステート・バッファ150および151は両方共に、負論理選択信号
【0094】
【外1】
【0095】
によって制御される。選択信号
【0096】
【外2】
【0097】
が低であるときは、出力ドライバ144の2つの出力は両方ともアクティブである。選択信号
【0098】
【外3】
【0099】
が低でないときは、出力ドライバ144の2つの出力は両方ともディスエーブル状態(ハイ・インピーダンス状態)である。出力ドライバ145のトライステート・バッファ152および153は、両方共に、他の1つの負論理選択信号
【0100】
【外4】
【0101】
によって制御される。選択信号
【0102】
【外5】
【0103】
が低であるとき、出力ドライバ145の出力はアクティブであり、選択信号
【0104】
【外6】
【0105】
が低でないときは、出力ドライバ145の出力は両方ともディスエーブル状態(ハイ・インピーダンス状態で)である。この実施の形態において、上記の選択信号
【0106】
【外7】
【0107】
および
【0108】
【外8】
【0109】
は、出力コントローラ146によって出力ドライバ144および145に提供され、この出力コントローラ146は、スイッチング・コントローラ20によって提供される制御情報(SEL)によって制御される。しかし、後に説明されるように、他の1つの実施の形態においては、オプションとして提供され、発信側データ・ユニットによって各セルに付されるルーティング・タグから、「自動的に」、上記の制御情報を出力コントローラが導き出すこともまた可能である。これは、図4において、送信入力Tx IPと出力コントローラ146との間を破線によって接続することにより示されている。
【0110】
もう一度図4に戻って、各接続ユニット12i の出力回路16i (0<i<63)は、受信バッファ161、シリアル・パラレル変換器162、および、データ・ユニット・インタフェース部163を有する。上記の出力回路16i は、受信入力Rx IPにおいて差動形式のビット・シリアル・データを受信して、受信バッファ161において、このシリアルデータをバッファする。それから、上記のシリアルデータは、シリアル・パラレル変換器162によって16ビットのパラレル形式に変換され、データ・ユニット・インタフェース部163に供給される。ここから、上記のデータはデータ・ユニット・インタフェース部163の制御の下に、接続されたデータ・ユニット2i の出力部6i に転送される。
【0111】
図6は、図2の交換機において使用される各スイッチング・ユニット81 および82 のブロック図である。
各スイッチング・ユニット8j (j=1,2)は、1組の入力バッファ82、1組のマルチプレクサ84、そして、1組の出力バッファ86を含む。上記のスイッチング・ユニットの入力ポートIPi 毎に、1つの入力バッファ82、1つのマルチプレクサ84、そして、1つの出力バッファ86が存在する。先に言及したように、上記の発信側から宛先へのパスの全てが各スイッチング・サイクルにおいて予め決定され、そして、全てのセルのキューは上記のデータ・ユニットにおいて実装されるので、出力の競合の問題に対処するためには上記の入力バッファ82と出力バッファ86は必要ではない。しかし、上記のバッファ82および86は、パイプライン化、スループット向上、および、クロック周期の減少を目的として、バイトまたはセル単位にバッファリングするために設けられている。これらの目的のために必要なメモリの量が1セル分のデータを上回るであろうとは考えられない。
【0112】
上記のスイッチング・ユニットは、更に、上記のマルチプレクサ84にそれぞれ対応している複数のポート選択レジスタ88を有する。アドレス・デコーダ90は、上記のレジスタ88へのアクセスを制御するために提供される。
図7は、上記のマルチプレクサ84とポート選択レジスタ88とを、より詳細に示す。簡単のために、図7においては、上記のスイッチング・ユニットが4つの入力ポートIP0 〜IP3 と4つの出力ポートOP0 〜OP3 のみを有すると仮定される。この場合、4つのマルチプレクサ840 〜843 が設けられ、各マルチプレクサは4つの入力と1つの出力を有する。上記のスイッチング・ユニットの4つの入力ポートIP0 〜IP3 は、(それぞれ、図7に示されていない入力バッファ820 〜823 を介して)上記のマルチプレクサの複数の入力に接続されている。その結果、各マルチプレクサの4つの入力の各々が上記の入力ポートIP0 〜IP3 のうちの異なる1つからデータを受信する。上記のマルチプレクサ840 〜843 のそれぞれの出力は、(それぞれ、図7に示されていない出力バッファ860 〜863 を介して)上記のスイッチング・ユニットの出力ポートOP0 〜OP3 にそれぞれ接続されている。
【0113】
各マルチプレクサ840 〜843 は、ポート選択レジスタ880 〜883 のうちの関連する1つ88i に接続される。上記の関連するポート選択レジスタ88i に書込まれた制御情報を従って、各マルチプレクサ84i は、上記の複数の入力のうちの1つを、その出力に接続する。これにより、上記のスイッチング・ユニット8j の複数の入力ポートIP0 〜IP3 のうちの1つから、このスイッチング・ユニットの複数の出力ポートOP0 〜OP3 のうちの1つへ至るデータ転送パスが提供される。
【0114】
各入力ポートが上記の複数の出力ポートのうちの個々に対応する1つに接続されることを許容することに加えて、図7に示された構成は、「マルチキャスティング」を実現するために要求されるかもしれないように、1つの入力ポートが、同時に、少なくとも2つの異なる出力ポートに接続されることを許容することは理解されるであろう。このことは本明細書において後に説明する。
【0115】
図6に戻って、ポート選択レジスタ880 〜883 に書込まれた上記の制御情報は、スイッチング・コントローラ20によって変更され得る。スイッチング・コントローラ20は、初めに、アドレス・デコーダ90にアドレス情報を供給することによって、更新されるべきポート選択レジスタ88i を選択する。それから、上記のうちの選択されたポート選択レジス88i に上記の適切な新しい制御情報を供給する。
【0116】
以上述べたように、スイッチング・コントローラ20は、各スイッチング・サイクルにおいて、発信側から宛先へ要求されたパスを設定するために、スイッチング機構の構成要素を直接制御してもよい。しかし、また、上記のスイッチング機構の構成要素は上記のスイッチング・コントローラによって間接的に制御され得る。このことは、上記のスイッチング機構を介して転送されるべき各セルに、そのセルの宛先データ・ユニットを指定しているルーティング・タグを付することによって達成される。この場合、複数のスイッチング・ユニット81 および82 、および、複数の接続ユニット120 〜1263は、各セルがそれらを通り抜けるときに、そのセルと共に受信した上記のルーティング・タグ情報を読む。したがって、これらのユニットは「セルフ・ルーティング」であるということができる。言い換えると、各スイッチング・ユニット8j が、適切な内部の入力ポート・出力ポート間接続を確立するために上記のルーティング・タグ情報を使用し、各接続ユニット入力回路14i が、その2つのシリアル出力のうちのどちらをイネーブルにするかを選択するために上記の情報を使用する。
【0117】
図8は、ルーティング・タグ情報に従ってセルフ・ルーティングを実行するクロスコネクト・スイッチング・ユニット108の部分のブロック図である。
図8のセルフ・ルーティング・スイッチング・ユニット108の構成要素において、図6のスイッチング・ユニット8j の構成要素と同じもの、あるいは、実質的に対応するものは、同じ参照符号によって示されている。こうして、図6のスイッチング・ユニットにおけるように、図8のセルフ・ルーティング・スイッチング・ユニット108は、そのn個の入力ポートの各々について、1つの入力バッファ82i (0<i<n−1)、1つのマルチプレクサ84i 、(図示されないが、図6に示された出力バッファ86i に類似する)1つの出力バッファ、そして、1つのポート選択レジスタ88i を有する。しかし、図8の各入力ポートIP0 〜IPn-1 は、更に、ルート指定回路1100 〜110n-1 を備えている。各ルート指定回路110i は、入力コントローラ112i および宛先レジスタ114i に加えて、当該入力ポートのために上記の入力バッファ82i を有する。
【0118】
上記のスイッチング・ユニット108は、更に、アドレス・デコーダ116およびルーティング・コントローラ118を有する。上記のアドレス・デコーダ116は、ルーティング情報バス120によって、上記の宛先レジスタ1140 〜114n-1 の各々に接続されている。また、上記のアドレス・デコーダ116は、ポート選択レジスタ選択バス122によって、上記のポート選択レジスタ880 〜88n-1 の各々にも接続されている。ルーティング・コントローラ118は、各ルート指定回路110i (図8においては明確さのために入力コントローラ112n-1 への接続のみが示されている)の入力コントローラ112i に接続されている。そして、このルーティング・コントローラ118は、また、データおよび制御バス126によって、上記のポート選択レジスタ880 〜88n-1 の各々に接続され、更に、宛先レジスタ選択バス128によって、宛先レジスタ1140 〜114n-1 の各々にも接続される。ルーティング・コントローラ118も、上記のアドレス・デコーダ116に接続される。
【0119】
以下に、図8のスイッチング・ユニットの動作を説明する。上記のスイッチング・ユニット108が使用される交換機は同期的に動作し、一連のスイッチング・サイクルを実行すると再び仮定する。スイッチング・ユニット108の複数の入力ポートのうちの1つに到着する各セルは、それにルーティング・タグを付されている。図9は、このルーティング・タグのフォーマットの1例を示す。この場合においては、タグの長さは1バイトであって、関連するセルの先頭に付される。すなわち、上記のルーティング・タグ・バイトは先頭のバイトであって、セル自体の複数のバイトは、それに続く。図9に示されるように、このルーティング・タグ・バイトは、下位6ビットB0 〜B5 からなるアドレス・フィールドと、上位2ビットB6 およびB7 からなる制御フィールドとを有する。上記のアドレス・フィールドの上記の6ビットは、最大64個の異なる宛先データ・ユニットを指定することを可能にする。上記の制御フィールドは、発信側データ・ユニット20 〜263から受信したデータ・パケット(すなわち、ルーティング・タグ・バイトおよびセル・バイト)の先頭を識別するために使用される。
【0120】
ルーティング・タグを付されたセルがスイッチング・ユニット108の入力ポートにおいて受信されたときには、このセルからのルーティング・タグ・バイトは、その入力ポートのためのルート指定回路110i の宛先選択レジスタ114i に書込まれる。この動作は、各入力ポートにおいて並行して実行される。その結果、上記のデータ・パケットの先頭のバイト(すなわち、ルーティング・タグ・バイト)が受信されると直ちに、そのときのスイッチング・サイクルにおいて転送されるであろう全てのセルのそれぞれのルーティング・タグが上記の宛先レジスタ1140 〜114n-1 に書込まれる。
【0121】
上記のデータ・パケットの残りのバイト(すなわち、上記のセル自体のバイト)は続けて受信され、それらはルート指定回路110i の入力バッファ82i に書込まれる。これらのバイトが書込まれている間、上記のルーティング・コントローラ118は、宛先レジスタ1140 から始めて宛先レジスタ114n-1 までの、各宛先レジスタ1140 〜114n-1 を読む。
【0122】
上記のルーティング・コントローラは、宛先レジスタ選択バス128を介して、選択信号を宛先レジスタに送ることによって、読まれるべき宛先レジスタ114i を選択する。それから、選択された宛先レジスタに書込まれた上記のルーティング・タグ情報は、ルーティング情報バス120を介してアドレス・デコーダ116に転送される。アドレス・デコーダ116は、受信したルーティング・タグ情報をポート選択レジスタ・アドレスに変換し、このポート選択レジスタ・アドレスは、ポート選択レジスタ選択バス122を介して、全てのポート選択レジスタ880 〜88n-1 に転送される。このポート選択レジスタ・アドレスは、上記のルーティング・タグ情報に従って、上記のポート選択レジスタ880 〜88n-1 のうちの1つを指定する。上記のポート選択レジスタ・アドレスがポート選択レジスタ880 〜88n-1 に供給されるのと同時に、ルーティング・コントローラ118は、上記のデータおよび制御バス126を使用して、それらのレジスタに制御情報を供給する。この制御情報は、上記の指定されたポート選択レジスタによって制御されるマルチプレクサ84i のn個の入力のうちどれが選択されるべきか、すなわち、どのマルチプレクサ入力が、マルチプレクサ出力に接続されるべきかを指定する。各マルチプレクサ84i へのn個の入力がそれぞれ上記のn個のルート指定回路1100 〜110n-1 に接続されるので、必要な制御情報は、単に、その時読まれた宛先レジスタに対応する特定のルート指定回路を示す数である。それから、上記のルーティング・コントローラ118は、上記のデータと制御バス126を介して上記のポート選択レジスタにロード信号を印加する。これに応答して、上記のポート選択レジスタ・アドレスによって指定された上記のポート選択レジスタ88i は、上記の制御情報を格納する。上記の他のポート選択レジスタは、上記の制御情報を書込まない。
【0123】
例えば、入力ポートIP0 のためのルート指定回路1100 における宛先レジスタ1140 が「7」を含む(すなわち、そのとき、上記の入力ポートIP0 において受信されたセルのルーティング・タグが、このセルが宛先データ・ユニット27 に送られるべきことを示す)ならば、そのとき、アドレス・デコーダ116は、ポート選択レジスタ887 を指定するポート選択アドレス「7」を生成し、ルーティング・コントローラ118は、上記のデータおよび制御バス126上に、制御情報「0」を出力する。その結果、出力ポートOP7 のためのポート選択レジスタ887 が、そのとき処理されたルート指定回路1100 に対応している上記の制御情報「0」を書込む。このようにして、データ転送パスは、入力ポートIP0 から出力ポートOP7 まで確立される。
【0124】
それから、上記のルーティング・コントローラ118は、次の入力ポートIP1 のためのルート指定回路1101 内の宛先レジスタ1141 の内容を読む。このレジスタに書込まれたルーティング・タグが宛先データ・ユニット2x (0<x<n−1) を指定する。そして、上記のアドレス・デコーダ116は、ポート選択レジスタ88x を示し、そこに制御情報「1」を書き込む。これによって、入力ポートIP1 から出力ポートOPx に至る、もう1つのデータ転送パスを確立する。上記の入力ポートの全てから、それぞれの宛先出力ポートまでの経路が確立されるまで、以上の手続きは繰り返される。
【0125】
n個の入力があるので、上記のセル・ルーティング・プロセスにはn+1クロックサイクルを要するであろう。ATMセルには53バイトがあるので、もしn<53ならば、各入力ポートにおいてセルのバイトの全てが受信される前に、全ての入出力間パスが確立され得る。
上記のデータ転送パスがルーティング・コントローラ118によって確立されると直ちに、セルデータは入力バッファ820 〜82n-1 からマルチプレクサ840 〜84n-1 の入力へ転送され始め得る。そこから、このデータは、各マルチプレクサ840 〜84n-1 によって、接続されたポート選択レジスタ880 〜88n-1 によって指定されたマルチプレクサ入力から、マルチプレクサ出力に、したがって、宛先データ・ユニットのための該当する出力ポートにまで転送される。
【0126】
ルーティング・コントローラ118が以上説明したように動作するとき、各ルート指定回路110i 内の入力バッファ82i が1セル分を超えるデータ容量を有することが必要であることは理解されるであろう。例えば、各入力バッファが2セル分に等しいデータ容量を有することが必要かもしれない。しかし、好適には、チップ上で占有される面積を減らすために、入力バッファの各々の容量は、最小にされるべきである。
【0127】
この問題を克服するために、異なるセル・ルーティング・プロセスを使用することができる。この場合、セルが到着する前にデータ転送パスが確立される。これは、各データ・ユニットに各セルCiのルーティング・タグを使わせて、ルーティング情報Ri+1 を、そのセルCiのためでなく、当該データ・ユニットが同じスイッチング・ユニット入力ポートに供給するであろう次のセルCi+1のために供給(フィード・フォーワード)することによって達成される。
【0128】
このフィード・フォーワード・セル・ルーティング・プロセスは、宛先レジスタ1140 〜114n-1 の各々を、図10(A)に示されたように、「ダブル・バッファード」宛先レジスタ114′と置き換えることを要求する。このダブル・バッファード宛先レジスタ114′は、入力レジスタ114aおよび出力レジスタ114bを有する。次のセルCi+1のためのルーティング情報Ri+1 がこの入力レジスタ114aによって受信される間、この出力レジスタ114bは、現在のセルCiのためのルーティング情報Ri を保持している。現在のセルの全ての上記のデータが転送されたならば、上記の次のセルのためのルーティング情報は上記の入力レジスタから上記の出力レジスタまで転送される。上記のセル・ルーティング・プロセスの初めに、上記の入力ポートのための宛先レジスタ114′0 〜114′n-1 が、初期化される必要がある。これは、各データ・ユニット2がダミー・セルDCを送ることによって達成される(図10(B)参照)。このダミー・セルDCには、ルーティング・タグRTDCが付され、無効なペイロードを有している。このルーティング・タグRTDCは、当該データ・ユニットが同じ入力ポートに送るであろう次のセル(最初の実際のデータセル)C1のためのルーティング情報RC1を指定する。或は、上記のダミー・セルDCは、特定の初期化セルであってもよい。上記のダミー・セルによって運ばれたルーティング情報RC1は、当該入力ポートのためのダブル・バッファード宛先レジスタ114′の入力レジスタ114aにおいて受信される。このルーティング情報RC1は、直ちに上記の入力レジスタ114aから当該宛先レジスタの出力レジスタ114bまで転送される。これらの動作は、全ての入力ポートについて並行して実施される。
【0129】
それから、ルーティング・コントローラ118は全ての宛先レジスタを読み(すなわち、上記の出力レジスタ114bを読み)、上記の最初の実際のデータセルC1を受信する前に要求されるデータ転送パスを確立するように、必要な情報をポート選択レジスタ880 〜88n-1 に格納する。こうして、最初の実際のデータセルC1を受信すると直ちに、それが目指す出力ポートへの転送を開始することができる。
【0130】
上記の最初のデータセルC1は、そのルーティング・タグRTC1の中に、第2のデータセルC2のためのルーティング情報RC2を運び、最初のデータセルC1のデータの転送が続いている間、第2のデータセルC2のためのルーティング情報RC2は、ダブル・バッファード宛先レジスタ114′の入力レジスタ114aに書込まれる。各ダブル・バッファード宛先レジスタ114′の出力レジスタ114bがルーティング・コントローラ118によって読まれると直ちに、(上記の最初のデータセルC1と共に受信した)第2のデータセルC2のためのルーティング情報RC2は、その入力レジスタ114aから当該宛先レジスタの出力レジスタ14bへ転送される。こうして、最初のセットのデータ・セルの転送が完了されると直ちに第2のセットのデータ・セルのための要求されたデータ転送パスが確立され得る。
【0131】
上記のフィード・フォーワード・セル・ルーティング・プロセスは、図1の交換機のように、各スイッチング・ユニット入力ポートが常に同じデータ・ユニットからデータを受信するような交換機における使用に適するのみである。図2の交換機において可能なように、入力ポートが少なくとも2つの異なるデータ・ユニットからデータを受信することができる場合には、上記の次のデータ・パケットがどの発信側から来るかは判らないので、そのパケットのためのルーティング情報をフィード・フォーワードすることは不可能である。
【0132】
図11は、他のクロスコネクト・スイッチング・ユニット208の部分のブロック図である。このクロスコネクト・スイッチング・ユニット208もまた、図8のクロスコネクト・スイッチング・ユニット108と同様に、ルーティング・タグ情報に従ってセルフ・ルーティングを行う。図11のセルフ・ルーティング・スイッチング・ユニット208の構成要素で、上記の図8のスイッチング・ユニット108の構成要素と同じもの、あるいは、実質的に対応するものは、同じ参照符号によって示されている。
【0133】
図11のスイッチング・ユニット208は、入力ポートIPおよび出力ポートOPを別々に有する代わりに、図11のスイッチング・ユニットは双方向ポートP0 〜Pn-1 を有するのみであるという点において、図8のスイッチング・ユニット108とは異なる。各双方向ポートPi (0<i<n−1)は、バッファ回路92i を介して、このポートに関係付けられた入力バッファ82i に接続され、また、このポートと関係付けられた宛先レジスタ114i に接続される。それに加えて、各マルチプレクサ84i は、トライステート・バッファ回路94i を介して上記のポートP0 〜Pn-1 のうちの1つに接続されている。
【0134】
スイッチング・ユニット208は、コントローラ118′を更に有し、このコントローラ118′は、図8のスイッチング・ユニット108におけるルーティング・コントローラ118の機能のみでなく、入出力制御機能も実行する。
図11のスイッチング・ユニット208は基本的に図8のスイッチング・ユニット108と同様に動作する。しかし、例えば、図2の交換機のような交換機において使用されるとき、上記のスイッチング・ユニットは、1つのスイッチング・サイクルにおいて2つのフェーズ(入力フェーズおよび出力フェーズ)を有する必要がある。入力フェーズにおいては、スイッチング・ユニット208の上記のポートP0 〜Pn-1 が入力ポートとして使用され、各データ・ユニット入力部4i は、接続ユニット入力回路14i のうちの1つを介して、上記のポートP0 〜Pn-1 のうちの1つまでデータ・パケット(セル)を転送する。これらのセルは、内部では、スイッチング・ユニット208の入力バッファ820 〜82n-1 に書込まれる。前述のように、これらのセルがセル・ルーティング・タグによって運ばれたルーティング情報に基づいて書き込まれるとき、これらのセルのために出力ポート選択がなされる。コントローラ118′は、そのスイッチング・サイクルの入力フェーズの間、上記のトライステート・バッファ回路940 〜94n-1 をディスエーブル状態にする。その結果、マルチプレクサ840 〜84n-1 が双方向ポートP0 〜Pn-1 から分離される。
【0135】
それから、上記のスイッチング・サイクルの出力フェーズの間、上記の双方向ポートは出力ポートとして使用される。そして、上記のセルは、入力バッファ820 〜82n-1 から、マルチプレクサ840 〜84n-1 およびトライステート・バッファ回路940 〜94n-1 を介して、この時コントローラ118′によってイネーブルにされている、それらに対してそれぞれ決定されたポートPi まで転送される。
【0136】
図8のスイッチング・ユニット108と同じデータ伝送速度を提供するために、図11のスイッチング・ユニット208は、データ・ユニット2i に接続されるデータ・ポートそれぞれの伝送速度(UNI伝送速度)の和の2倍のデータ伝送速度で動作できなければならないことは理解されるであろう。接続ユニット12i もまた、2倍のデータ伝送速度で動作できなければならない。例えば、上記のUNI伝送速度の合計が622Mbits/sであるならば、そのとき、スイッチング・ユニット208および接続ユニット12i は1.2Gbits/sで動作できなければならないであろう。
【0137】
図11のスイッチング・ユニット208は、図8のスイッチング・ユニット108に比較して、全ポート数が半分であるという利点を有する。
他の実施の形態においては、双方向ポートを有するが、セルフ・ルーティングでないスイッチング・ユニットが使用され得る。また、図1の交換機において、図8のスイッチング・ユニットの代わりに、(上記のセルフ・ルーティングの有無にかかわらず)図11のスイッチング・ユニット208を使用することもできる。
【0138】
図2の交換機において、いわゆる「マルチキャスティング」が実行できることが望ましい。その場合、複数のデータ・ポートDP0 〜DP127 のうちの1つにて受信したデータが他の複数のデータ・ポートに送られる。
このようなマルチキャスティングのためには多くのやり方がある。例えば、上記のスイッチング・サイクルのうちの1つをマルチキャスト・サイクル専用に指定することが可能である。その場合、1つの発信側データ・ユニットが一群の宛先データ・ユニットに1つ以上のセルを出力する。スイッチング・ユニットの入力ポートまたは出力ポートにおける競合を避けるために、それは、一般に、同じマルチキャスト・サイクルにおいては、1または限られた数の発信側データ・ユニットのみがマルチキャストすることが可能であろう。こうして、この方法では、上記のデータ・ユニットには、個別に、或は、小さいグループ毎にマルチキャスト・サイクルが順番に割り当てられるであろう。
【0139】
マルチキャスティングを実行するこの方法では、マルチキャスト・サイクルにおける接続ユニット120 〜1263およびスイッチング・ユニット81 および82 の設定は、先に図2を参照して説明したように、スイッチング・コントローラ20によって制御されてもよい。
他方、図8および図11を参照して説明したように、セルフ・ルーティング・スイッチング・ユニット108および208が交換機にて使用されるとき、図9に示されたものと異なるルーティング・タグ・フォーマットを採用することが必要である。図12に示される、上記の異なるルーティング・タグ・フォーマットにおいては、ルーティング・タグは可変長(1バイト長または9バイト長)である。第1のバイトの最上位ビットは、当該ルーティング・タグが付けられたセルがユニキャストされる(すなわち、ちょうど1つの宛先データ・ユニットに送られる)べきか、あるいは、マルチキャストされる(複数の宛先データ・ユニットに送られる)べきかを示すキャスト・タイプ・ビットCTである。上記のキャスト・タイプ・ビットCTがリセット(0)状態であるならば、これはユニキャスト・セルを示す。そして、この場合、上記のルーティング・タグは唯1バイトの長さである。1バイト・ルーティング・タグの下位6ビットUC0〜UC5は、上記のユニキャスト動作のための宛先データ・ユニットを指定する。
【0140】
他方、上記のキャスト・タイプ・ビットCTが(1)に設定されているならば、これはマルチキャスト・セルを示す。そして、上記のルーティング・タグは9バイト長である。ルーティング・タグの最後の8つのバイトは、それぞれ図2における64個の異なる可能な宛先データ・ユニットに対応する、64個のデータ・ユニット指定ビットO0〜O63を提供する。これらのビットの各々は、これらが設定されるとき、それらに対応する宛先データ・ユニットが上記のマルチキャスト・セルを受信すべきであることを指定する。
【0141】
先に図8を参照して説明したように、上記のマルチキャスト・ルーティング・タグは、セルフ・ルーティング・スイッチング・ユニット108のうちの1つの入力ポートのうちの1つにおいて、それが関係するセルに付された状態で受信され、その入力ポートのためのルート指定回路110i の宛先レジスタ114i に書込まれる。ルーティング・コントローラ118は、上記のキャスト・タイプ・ビットCTから、当該ルーティング・タグがマルチキャスト・ルーティング・タグであると決定し、そのルーティング・タグの最後の8つのバイトに含まれたデータ・ユニット指定ビットO0〜O63から、どの宛先データ・ユニットが上記のマルチキャスト・セルを受信するように要求されているかを認識する。ルーティング・コントローラ118によって、マルチキャスト・セルのデータを指定された宛先データ・ユニットへ導くように要求された複数のマルチプレクサ840 〜84n-1 を制御する複数のポート選択レジスタ880 〜88n-1 をそれぞれ指定する複数のポート選択レジスタ・アドレスが、順番に、アドレス・デコーダ116から、ポート選択レジスタ選択バス122上に印加される。同時に、その宛先レジスタ114i が丁度読まれたばかりであるルート指定回路110i を示す数が、先に図8を参照して説明したように、ルーティング・コントローラによって、上記のポート選択レジスタに記憶するための上記の制御情報として、データおよび制御バス126上に出力される。異なるポート選択レジスタの各々がアドレス・デコーダ116により順番に指定されると、ルーティング・コントローラ118はデータおよび制御バス126上にロード信号を印加する。その結果、指定されたポート選択レジスタに上記の制御情報が書込まれる。こうして、指定されたポート選択レジスタによって制御されたマルチプレクサ840 〜84n-1 は、全て、上記のマルチキャスト・セルを受信したルート指定回路と同じルート指定回路からデータを受信するようにプログラムされる。
【0142】
複数のセルフ・ルーティング・クロスコネクト・スイッチによってマルチキャスティングを実現する上記の方法において、マルチキャスティングが発生するときと、ユニキャスティングが実行されるときとでは、データ・パケット(ルーティング・タグおよびATMセルデータ)の長さが異なる。このことは、マルチキャスト・サイクルには、ユニキャストするためにのみに使用されるスイッチング・サイクルより長い持続時間が必要であろうことを意味する。実際、発信側データ・ユニット2によって生成され、スイッチング・ユニット108における各ルート指定回路110i の入力コントローラ112i に印加される有効データ(DAV)信号を使用することによって、ユニキャスト・セルとマルチキャスト・セルとで異なる転送時間は適応させられ得る。
【0143】
図13は、本発明の第2の実施の形態によるATM交換機の部分のブロック図である。図13の交換機の構成要素と同じもの、あるいは、実質的に対応するものは、図2の交換機の構成要素と同じ参照符号によって示されている。図13の交換機において、接続ユニット320 〜3231は、図2の交換機において使用された接続ユニット120 〜1263とは異なり、接続ユニット320 〜3231の各々は2つの異なるデータ・ユニットに接続されている。各接続ユニットに共に接続される2つのデータ・ユニットは、スイッチング・ユニット8の関連する入力ポートIPi のためのデータ・デリバリー・グループを構成し、1つのデータ・デリバリー・グループにつき1つの接続ユニットがある。例えば、データ・ユニット20 および21 は、入力ポートIP0 のためにデータ・デリバリー・グループを形成する。
【0144】
各接続ユニット320 〜3231は、依然、入力回路340 〜3431と出力回路360 〜3631とを有するが、入力回路34i は、図2の入力回路140 〜1463の場合のように唯1つの入力の代わりに、2つの入力を有する。これらの2つの入力は、それぞれ異なるデータ・ユニット入力部42iおよび42i+1に接続されている。入力回路340 〜3431はまた、スイッチング・ユニット8の入力ポートIP0 〜IP31のうちの唯1つに接続されている唯1つの出力を有する。この1つの出力は、シリアル出力(差動出力)である。
【0145】
各接続ユニット32i の出力回路36i も、図2における接続ユニット120 〜1263の出力回路160 〜1663とは異なる。出力回路36i は、スイッチング・ユニット出力ポートOPi に接続される1つのシリアル入力と、それぞれ異なるデータ・ユニット出力部62iおよび62i+1に接続される2つの出力とを有する。これら2つの出力は、各々、パラレル・データを出力する。
【0146】
図13の交換機もまた同期的に動作して一連のスイッチング・サイクルを実行するが、この場合、交互に繰り返す第1および第2のスイッチング・サイクルがある。
各スイッチング・サイクルにおいて、各入力回路34i は、上記のデータ・デリバリー・グループの両方のデータ・ユニットのそれぞれの入力部42iおよび42i+1から同時にデータを受信することができる。例えば、入力回路340 は、入力部40 および41 から同時にパラレル・データを受信することができる。なお、前述のように、当該スイッチング・サイクルにおいて上記のデータを上記のスイッチング機構へ転送することを許された、これら2つの入力部の各々の受信キューは、各データ・ユニット入力部におけるローカル・スケジューラに該当する制御情報を印加するスイッチング・コントローラ20によって決定される。上記のローカル・スケジューラの使用は、スイッチング・コントローラ20に掛かる負荷を減らす。
【0147】
第1のスイッチング・サイクルの各々において、各入力回路34i の第1のパラレル入力において、当該データ・デリバリー・グループの第1のデータ・ユニット(すなわち、データ・ユニット20 ,22 ,24 他)の入力部42iから受信したパラレル・データは、入力回路34i によってビット・シリアル形式に変換され、そのシリアル出力からスイッチング・ユニット8の関連する入力ポートIPi へ出力される。スイッチング・ユニット8の設定に従って、このシリアルデータは、このスイッチング・ユニットの出力ポートのうちの1つに出力され、出力回路360 〜3631のうちの1つ36j に至る。この出力回路36j は、上記のシリアルデータをもう一度パラレル・データに変換し、上記の2つの出力のうちの(要求された宛先データ・ユニットに従う)1つに対して出力する。
【0148】
例えば、データがデータ・ポートDP0 において受信され、発信側データ・ユニット20 に格納され、このデータがデータ・ポートDP127 を目指している状況を考えると、そうすれば、そのデータはスイッチング機構によって宛先データ・ユニット263へ転送されなければならない。上記のようなデータの転送は、上記の第1のスイッチング・サイクルのうちの1つにおいて可能である。何故ならば、第1のスイッチング・サイクルにおいては、入力回路340 は、その2つのパラレル入力のうちの第1のパラレル入力(データ・ユニット20 および21 から成るデータ・デリバリー・グループの第1のデータ・ユニット20 の入力部40 に接続される入力)において受信したデータを出力するからである。入力回路340 は、上記のパラレル・データをビット・シリアル形式に変換する。スイッチング・コントローラ20は、そのときの(第1の)スイッチング・サイクルにおいて、スイッチング・ユニット8の入力ポートIP0 が出力ポートOP31に接続されるようにスイッチング・ユニット8を設定する。スイッチング・コントローラ20はまた、受信したデータをパラレル形式に戻した後に、受信データを上記の2つのパラレル出力の第2のもの迄転送するために出力ポートOP31に接続される出力回路3631を設定する。この第2の出力は、宛先データ・ユニット263の出力部663に接続される。それから、この出力部は、上記のデータを要求された宛先データ・ポートDP127 に転送する。
【0149】
第2のスイッチング・サイクルの各々において、各入力回路340 〜3431は、その第2のパラレル入力において受信したデータを出力する。この第2のパラレル入力は、例えば、入力回路340 の場合、データ・ユニット20 および21 から構成されるデータ・デリバリー・グループの第2のデータ・ユニット21 の入力部41 に接続される入力である。上記のデータは、再び、上記のシリアル出力を介して、接続されるスイッチング・ユニット入力ポートIP0 へ、ビット・シリアル形式で出力される。このスイッチング・ユニットの設定は、必要に応じて、その前の第1のスイッチングにおいて提供されたデータ転送パスの設定とは異なるデータ転送パスの設定を、上記のデータのために提供するために、上記の第2のスイッチング・サイクルのために変更される。また、上記の第2のスイッチング・サイクルにおいて、上記の2つの出力のうちの該当する1つに接続されるスイッチング・ユニット出力ポートから、上記の受信したデータを出力するために、各出力回路360 〜3631は必要に応じて再設定される。
【0150】
例えば、データ・ポートDP2 (宛先データ・ユニット21 )へ転送されるべきデータがデータ・ポートDP126 (発信側データ・ユニット263)において受信された状況を仮定する。入力回路3431は、各第2のスイッチング・サイクルにおいて、上記の2つの入力のうちの第2の入力にて受信したデータを出力し、この第2の入力は、データ・ユニット262および263から構成されたデータ・デリバリー・グループの第2のデータ・ユニット263の入力部463に接続されているので、上記のような転送は上記の第2のスイッチング・サイクルのうちの1つにおいて可能である。スイッチング・コントローラ20は、入力ポートIP31から出力ポートOP0 までデータ転送パスを提供するように、スイッチング・ユニット8を設定する。こうして、上記のデータは、出力回路360 によって受信される。また、スイッチング・コントローラ20は、当該第2のスイッチング・サイクルにおいて、出力回路360 のシリアル入力において受信したデータを、その2つのパラレル出力の第2のパラレル出力に出力するように、上記の出力回路360 を設定する。したがって、上記のデータは要求された宛先データ・ユニット21 の出力部61 に転送され、従って、要求された宛先データ・ポートDP2 に出力される。
【0151】
また、上記の出力回路設定とスイッチング・ユニット設定は、これらの設定を制御しているスイッチング・コントローラの代わりに、発信側データ・ユニットによって上記のデータ・パケットに付されたルーティング・タグを使用することによって局所的に制御されることもできる。
図13の交換機においても、複数の接続ユニットは、複数のデータ・ユニットから複数のデータ・デリバリー・グループが形成されるように設けられる。上記の複数の接続ユニットが時分割多重化機能を提供するので、1つのデータ・デリバリー・グループの1つのデータ・ユニットから各接続ユニットによって受信したデータは、この接続ユニットによってそのグループの他のデータ・ユニットから受信したデータとは異なる時間に、そのグループのためのスイッチング・ユニット入力ポートに転送される。
【0152】
図13の交換機において、上記のようなデータ・デリバリー・グループを使用することにより、スイッチング・ユニットの入力ポートと出力ポートの全数を、同数のデータ・ユニットを有する図2のスイッチング・ユニットの半分にすることができることは理解されるであろう。こうして、図2の交換機においては2つのユニットが必要だった場合においても、図13の交換機においては、1つのスイッチング・ユニットのみを使用することが可能である。更に、図13における入力回路340 〜3431の出力の数は、図2における入力回路140 〜1463の出力の数の半分であり、出力ピン数を半分にできる。
【0153】
しかし、図13の交換機において図2の交換機と同じデータのスループットを成し遂げるためには、スイッチング・ユニット8と接続ユニット320 〜3231が、図2においてスイッチング・ユニット81 および82 と接続ユニット120 〜1231が動作する速度の2倍の速度で動作できることが必要である。何故ならば、図13の交換機において同時に存在するデータ転送パスの数は半分であるからである。
【0154】
このことは、図2の交換機と同じスループットを達成するためには、図13の交換機における各データ・パケットの転送は、図2の交換機における各転送の半分の時間で完了しなければならないことを意味する。言い換えれば、図2における速度と同じ速度で、各データ・デリバリー・グループの第1のデータ・ユニットが第1のスイッチング・サイクルに割り当てられ、各データ・デリバリー・グループの第2のデータ・ユニットが第2のスイッチング・サイクルに割り当てられるためには、図13における各(第1または第2の)スイッチング・サイクルは、図2における各スイッチング・サイクルの半分の長さでなければならない。
【0155】
例えば、各データ・ユニットのデータ・レートが622Mbits/sであるならば、上記のスイッチング機構内における(すなわち、接続ユニット入力回路340 〜3431からスイッチング・ユニット8を介して接続ユニット出力回路360 〜3631への)転送のための(シリアルの)データ・レートは1.2Gbits/sである必要がある。後者のデータ・レートで動作し得る回路は、ガリウム砒素技術において実現され得る。
【0156】
先に述べたように、スイッチング機構においてデータをシリアル形式で転送することは、データ転送パスあたりの接続ピンの数を減らす見地からは最高の解であるけれども、本質的でない。スイッチング・ユニットおよび接続ユニットがより遅く動作することが許容されるように、データ転送パスあたりに、より多くの接続ピンを設けることによって、上記のデータを、4または8ビット幅のパラレル形式において転送することができる。
【0157】
図14は、図13の交換機の接続ユニット320 〜3231のうちの1つ32i (0<i<31)のブロック回路図である。接続ユニット32i は、入力回路34i (0<i<31)および出力回路36i (0<i<31)に加えて、入力回路34i と出力回路36i の両方に接続される制御回路35i (0<i<31)を有する。制御回路35i は、スイッチング・コントローラ20への接続のための選択入力SELを有し、そこから制御情報を受信する。
【0158】
入力回路34i は、接続ユニットの第1および第2のパラレルのデータ入力Tx IP1 およびTx IP2 にそれぞれ接続される入力バッファ341および342を有する。これらの2つのパラレル・データ入力は、それぞれ、上記のデータ・デリバリー・グループのうちの1つのデータ・デリバリー・グループの2つのデータ・ユニットの入力部4に接続されている。各パラレル入力において受信したデータは、入力バッファ341および342に一時的に保持される。
【0159】
入力回路34i は、更に、入力バッファ341および342の出力にそれぞれ接続されるセル・バッファ343および344を有する。上記のセル・バッファ343および344はオプションであるが、それらが設けられたならば、上記の接続ユニットの関連するパラレル入力Tx IP1 またはTx IP2 において受信したデータを最高1セル分まで保持するために使用される。セル・バッファ343および344のそれぞれの出力は、上記の制御回路35i によってマルチプレクサ345に印加される入力選択信号IPSELに従って2つの出力のうちの1つを選択するマルチプレクサ345に接続されている。各スイッチング・サイクルの後、第1のスイッチング・サイクルの各々の間、セル・バッファ343の出力がマルチプレクサ345によって選択され、第2のスイッチング・サイクルの各々の間、セル・バッファ344の出力がマルチプレクサ345によって選択されるように、入力選択信号IPSELは制御回路35i によって変更される。
【0160】
上記の入力回路は、更に、そのパラレル入力が上記のマルチプレクサ345の出力に接続されているパラレル・シリアル・コンバータ346を有する。このパラレル・シリアル・コンバータ346は、上記のマルチプレクサ345から受信した上記のパラレル・データをビット・シリアル・データに変換して、それを出力バッファ347に出力する。出力バッファ347は、図5に示された回路144または145のような差動出力ドライバであってもよく、上記のシリアルデータを接続ユニット32i の出力端子Tx OPに転送する。
【0161】
接続ユニット32i の出力回路36i は、接続ユニット32i のシリアル入力Rx IPに接続されている入力バッファ361を有する。このシリアル入力は、複数のスイッチング・ユニット出力ポートのうちの1つに接続されている。上記の入力バッファは、上記の出力ポートから入って来るシリアルデータをバッファリングして、それをセル・バッファ362に転送する。セル・バッファ362は、入力回路34i におけるセル・バッファ343および344のように、最高1セル分までのデータ容量を有する。セル・バッファ362はオプションである。
【0162】
出力回路36i は、更に、セル・バッファ362から上記のシリアルデータを受信するマルチプレクサ363を有する。上記のシリアルデータは、制御回路35i によりマルチプレクサ363に印加される選択信号OPSELに従って、マルチプレクサ363によって上記の2つの出力のうちの1つに出力される。上記の選択信号OPSELは、制御回路35i によってスイッチング・コントローラ20から受信した、外から印加される制御情報SELに従って可変である。その代わりに、または、それに加えて、上記の選択信号OPSELは、制御回路35i によって、入力バッファ361において受信した各セルによって運ばれたルーテング情報に従って、図14において入力バッファ361を制御回路35i に接続する破線によって概略が示されるように、セルフ・ルーティングを実現するように制御されてもよい。
【0163】
マルチプレクサ363の上記の2つの出力は、それぞれのシリアル・パラレル変換回路364および365に接続され、上記のシリアル・パラレル変換回路364および365の各々は、それによって受信した上記のシリアル・データをパラレル・データに変換し、それを出力バッファ366または367に出力する。上記の出力バッファ366および367は、それぞれ、接続ユニット32i のパラレル出力Rx OP1 およびRx OP2 に上記のパラレル・データを転送する。これらのパラレル出力は、上記の接続ユニット32と関係付けられたデータ・デリバリー・グループの2つのデータ・ユニットの出力部62iに、それぞれ接続されている。
【0164】
(図6および図7に示されるような)図13のスイッチング・ユニット8は、図8のスイッチング・ユニット108または図11のスイッチング・ユニット208(上記のセルフ・ルーティング機能の有無に関わらず)と置き換えられる。図13のスイッチング・ユニットにおいて、各入力回路34i の入力の数は、2に限られるものではない。例えば、各入力回路が、それぞれ異なるデータ・ユニット入力部44i,44i+1,44i+2、および、44i+3への接続のために4つの入力を有することができる、すなわち、各データ・デリバリー・グループは、4つのデータ・ユニットを有するであろう。この場合、各出力回路36i は、それぞれ異なるデータ・ユニット出力部64i,64i+1,64i+2、および、64i+3への接続のために4つの出力を有するであろう。また、この交換機は、繰り返す、第1、第2、第3、および、第4のスイッチング・サイクルを有する必要があるであろう。ここで、各入力回路34i のシリアル出力の速度は、各パラレル入力におけるデータ・レートの4倍のデータ・レートである。これにより、使用される接続ユニットはスイッチング・ユニットが上記の増加されたデータ・レートで動作可能であるならば、上記のスイッチング・ユニットにおいて入力ポートと出力ポートの数が更に減少されるであろう。
【0165】
図13の実施の形態においては、先に述べたように、複数のデータ・ユニットがスイッチング資源を全く等しく共有する。しかし、異なるデータ・ユニットの間で資源を等しく割り当てることが、資源割り当てにおいて要求されるような公平さを提供しないという状況があり得る。例えば、そのグループについて予め選択されたスイッチング・サイクルのシーケンスにおいて、データ・デリバリー・グループの2つのデータ・ユニットのうちの第1のデータ・ユニットが、第2のデータ・ユニットより高速で動作するならば、上記の第1のデータ・ユニットには、第2のデータ・ユニットに第2のスイッチング・サイクルが割り当てられるより多くの第1のスイッチング・サイクルが割り当てられ得る。例えば、上記の第1のデータ・ユニットが622Mbits/sのデータレートで動作し、上記の第2のデータ・ユニットが155Mbits/sのデータレートで動作するとき、上記の接続ユニットは、上記のスイッチング・コントローラによって、または、上記のデータ・ユニット自身によって、4つの第1のスイッチング・サイクルと1つの第2のスイッチング・サイクルから構成された5つのスイッチング・サイクルからなるシーケンスを繰り返すように設定され得る。
【0166】
上に示されるように、制御回路35i は、各スイッチング・サイクルにおいて、接続ユニット32i の入力回路34i の設定を制御する。この制御回路は、例えば、データ・ユニットに含められたローカル・スケジューラに類似したローカル・スケジューラを含んでもよい。このローカル・スケジューラは、上記のスイッチング・コントローラまたはデータ・ユニットから受信される制御情報を格納する。この制御情報は、当該入力回路のために、上記の予め選択されたスイッチング・サイクルのシーケンスの長さと構成を設定するために使用される。
【0167】
この構成において、スイッチング・コントローラ20はまた、時々、例えば、1つのデータ・デリバリー・グループの異なるデータ・ユニットにおける受信キュー占有レベルを監視して、1つのデータ・ユニットのキューが他の1つのデータ・ユニットのキューより占有されていることに気付いたときには、上記のシーケンスを変更することができる。こうして、データ・デリバリー・グループのデータ・ユニットのためのスイッチング・サイクルの割り当ては、実際のトラフィック状態によって影響され得、交換機における資源の公正な割り振りを促進する。
【0168】
また、図2および図13のアーキテクチャを結合することも可能である。例えば、収容されるデータ・ユニットの数が比較的大きいとき、各接続ユニット32i は、それに(例えば)4つのデータ・ユニットを接続するかもしれない。個々のスイッチング・ユニットが有する入力ポート(そして、出力ポート)より多くの接続ユニットがあるならば、少なくとも2つのスイッチング・ユニットを使用することが必要であろう。この場合、図2の入力回路14i における場合のように、少なくとも2つの入力回路のそれぞれのシリアル出力は、同じスイッチング・ユニット入力ポートに接続され得るように、各入力回路34i が複数のトライステート・シリアル出力を有することが可能である。出力回路36i の各々は、依然、上記のスイッチング・ユニット出力ポートのうちの1つに接続される唯1つのシリアル入力を有するであろう。
【0169】
本発明の実施の形態において使用された接続ユニット12i および32i は寸法において比較的小さく、単純な回路素子のみを含むので、単位価格をあまり増やすことなく、上記の回路素子のいくらか、または、全てを各ユニット内で複製する(したがって、冗長構成を提供する)ことが考えられる。これにより、障害発生時には、障害のある構成要素をバイパスすることを可能にするために上記のような複製を要求する広域ネットワーク(WAN)への応用に有用である。WANにおいて、上記のネットワークのオペレータの収入は、接続された呼の数に基づくので、もし、回線がダウンすると収入が失われ、更に、特に、上記の呼が重要な財務的な処理に関係がある場合、ペナルティが課せられるかもしれない。したがって、障害を速く識別し、呼の再ルーティングを行うことは、上記のようなWANへの応用において非常に重要である。上記の接続ユニット入力回路がスイッチング機構の入力側に位置するので、上記の入力回路で冗長構成を組み込むには特に有利である。
【0170】
以上説明された実施の形態は、ATMネットワークにおいてATMセルを交換するために使用することを意図しているけれども、本発明がデータがパケットの形である何れの通信網にでも適用され得ることは理解されるであろう。
また、本発明の他の1つの形態において、時分割多重方式以外の他の多重化方式、例えば、少なくとも2つのデータ・ユニットが同じ入力ポートを共有することを可能にする波長分割多重化や周波数分割多重化方式を使用することによってスイッチング手段の入力ポートの数を減らす接続手段を提供することも可能である。
【0171】
【発明の効果】
本発明によれば、第1に、クロスコネクト・スイッチング・ユニットの入出力ポートの数に制約されることなく、多数のデータ・ポートを収容することが可能な交換機が実現される。
本発明によれば、第2に、ルーティングの際の遅延、および、バッファリングの容量を減ずることを可能にする交換機、および、ルーティング方法が提供される。
【図面の簡単な説明】
【図1】従来ATMネットワークにおいて使用するために提案されていた交換機のブロック図である。
【図2】本発明の第1の形態を実現するATM交換機の部分のブロック図である。
【図3】図2の交換機においてデータのキューを作ることを説明するための回路図である。
【図4】図2の交換機の1つの構成要素であって、本発明の第2の形態を実現する構成要素のブロック回路図である。
【図5】より詳細に上記の図4の構成要素の部分を示す図である。
【図6】上記の図2の交換機の第2の構成要素のブロック回路図である。
【図7】図6の構成要素のより詳細な部分を示す図である。
【図8】図8の構成要素を実現する第1の代替の実施形態のブロック図である。
【図9】図2の交換機で使用されるルーティング・タグの第1の典型的なフォーマットを示す図である。
【図10】図8の構成要素の変更を説明する際に使用される模式図である。
【図11】図6の構成要素の、本発明の第3の形態による、第2の代替の実施形態のブロック図である。
【図12】ルーティング・タグの他の典型的なフォーマットを示す図である。
【図13】本発明の第1の形態を実現する他の1つのATM交換機の部分のブロック図である。
【図14】図13の交換機の1つの構成要素であって、本発明の第2の形態を実現する構成要素のブロック回路図である。
【符号の説明】
1,10…交換機
20 〜263…データ・ユニット
40 〜463…入力部
60 〜663…出力部
8,81 ,82 ,108,208…クロスコネクト・スイッチング・ユニット
120 〜1263,320 〜3231…接続ユニット
140 〜1463,340 〜3431…入力回路
160 〜1663,360 〜3631…出力回路
20…スイッチング・コントローラ
22…終端ユニット
24…受信メモリ
26…送信メモリ
82,820 〜82n-1 …入力バッファ
84,840 〜84n-1 …マルチプレクサ
86,860 〜86n-1 …出力バッファ
88,880 〜88n-1 …ポート選択レジスタ
90…アドレス・デコーダ
940 〜94n-1 …トライステート・バッファ回路
1100 〜110n-1 …ルート指定回路
1120 〜112n-1 …入力コントローラ
1140 〜114n-1 ,114′0 〜114′n-1 …宛先レジスタ
114a…入力レジスタ
114b…出力レジスタ
116…アドレス・デコーダ
118…ルーティング・コントローラ
118′…コントローラ
120…ルーティング情報バス
122…ポート選択レジスタ選択バス
126…データおよび制御バス
141…入力コントローラ
142…送信バッファ
143…パラレル・シリアル変換器
144,145…出力ドライバ
146…出力コントローラ
150〜153…トライステート・バッファ
341,342…入力バッファ
343,344…セル・バッファ
345…マルチプレクサ
346…パラレル・シリアル・コンバータ
347…出力バッファ
361…入力バッファ
362…セル・バッファ
363…マルチプレクサ
364,365…シリアル・パラレル変換回路
366,367…出力バッファ
P0 〜Pn-1 …双方向ポート
DP0 〜DP127 …データ入力/出力ポート
IP0 〜IP31…入力ポート
OP0 〜OP31…出力ポート
RQ0 〜RQ63…メイン受信キュー
SQ0 〜SQ63…サブ・キュー
TQx ,TQx+1 …送信キュー
VCZ 〜VCW …仮想チャネル
Claims (45)
- 複数のデータ・ユニットと、
少くとも1つの入力ポートと少くとも1つの出力ポートとを有し、前記入力ポートにおいて受信したデータを、前記出力ポートに転送するために供されるデータ転送パスを提供するためのクロスコネクト・スイッチング手段と、
前記入力ポートに接続され、そして、前記複数のデータ・ユニットのうちの少くとも2つに接続される接続手段であって、前記複数のデータ・ユニットは、共に、前記入力ポートに関係付けられたデータ・デリバリー・グループを構成し、該データ・デリバリー・グループの異なるデータ・ユニットから、それぞれ異なる時間に、前記関係付けられた入力ポートにデータを転送するように動作可能である接続手段とを有し、
前記接続手段は、前記データ・デリバリー・グループの各々のデータ・ユニットの各々に対して、該データ・ユニットから、前記各々のデータ・デリバリー・グループに関係付けられた前記入力ポートに至る、それ自身が制御可能な入力接続を提供するように動作可能であり、
前記入力接続の各々は、データ通過状態から、データ・ブロッキング状態へ切り替え可能であり、
前記データ通過状態においては、前記各々の入力接続は、前記各々のデータ・ユニットから、前記各々のデータ・デリバリー・グループに関係付けられた前記入力ポートにデータを転送するために使用され、
前記データ・ブロッキング状態においては、前記各々の入力接続はハイ・インピーダンス状態にあり、
前記入力接続の切替は、前記各々のデータ・デリバリー・グループの前記データ・ユニットのうちの何れか1つの前記入力接続が前記データ通過状態にあるとき、前記各々のデータ・デリバリー・グループの他のデータ・ユニットの入力接続は前記データ・ブロッキング状態にあるように制御される交換機。 - 前記クロスコネクト・スイッチング手段は、複数の個別のスイッチング・ユニットを含み、
各スイッチング・ユニットは、当該交換機における前記データ・ユニットの数より少数の出力ポートを、前記クロスコネクト・スイッチング手段に提供し、
各スイッチング・ユニットは、該スイッチング・ユニットの入力ポートと前記出力ポートとの間のみに、前記データ転送パスを提供するように動作可能であり、
前記データ・デリバリー・グループの各々について、前記接続手段は、ある時間には、前記各々のデータ・デリバリー・グループの1つのデータ・ユニットから、該データ・デリバリー・グループと関係付けられた前記入力ポートであって前記複数のスイッチング・ユニットのうちの1つのスイッチング・ユニットの入力ポートであるものに、データを転送するように動作可能であり、そして、他の時間には、前記1つのデータ・ユニットから、前記複数のスイッチング・ユニットのうちの他の1つのスイッチング・ユニットの入力ポートにデータを転送するように動作可能である請求項1に記載の交換機。 - 前記接続手段は、各データ・ユニットについて、該データ・ユニットから、前記複数のスイッチング・ユニットのうちのそれぞれ異なるスイッチング・ユニットの入力ポートに、それぞれ異なる時間にデータを転送するように動作可能である請求項2に記載の交換機。
- 前記接続手段は、各データ・ユニットについて、データをそこから受信するために、該データ・ユニットに接続されるデータ入力を有する入力回路を含む、該データ・ユニットに対応する接続ユニットを有し、
前記入力回路は、前記複数のスイッチング・ユニットの数に等しい複数のデータ出力を有し、各データ出力は、前記複数のスイッチング・ユニットの異なる1つのスイッチング・ユニットの入力ポートに接続され、
前記入力回路は、該入力回路の前記データ入力にて受信したデータを、前記複数のデータ出力のうちの選択された1つに転送するように制御可能であり、また、残りのデータ出力をハイ・インピーダンス状態にするように制御可能である請求項3に記載の交換機。 - 各データ・デリバリー・グループは、前記複数のスイッチング・ユニットの各々異なる1つのスイッチング・ユニット上に、該データ・デリバリー・グループに関係付けられた入力ポートを有する請求項2から4の何れか1つに記載の交換機。
- 前記交換機は、Nを自然数、MをM≧2を満たす自然数として、前記スイッチング・ユニットをM個有し、各スイッチング・ユニットは高々N個の入力ポートを有し、各々がM個のデータ・ユニットを有するN個のデータ・デリバリー・グループが存在する請求項5に記載の交換機。
- 複数のデータ・ユニットと、
少くとも1つの入力ポートと少くとも1つの出力ポートとを有し、前記入力ポートにおいて受信したデータを、前記出力ポートに転送するために供されるデータ転送パスを提供するためのクロスコネクト・スイッチング手段と、
前記入力ポートに接続され、そして、前記複数のデータ・ユニットのうちの少くとも2つに接続される接続手段であって、前記複数のデータ・ユニットは、共に、前記入力ポートに関係付けられたデータ・デリバリー・グループを構成し、該データ・デリバリー・グループの異なるデータ・ユニットから、それぞれ異なる時間に、前記関係付けられた入力ポートにデータを転送するように動作可能である接続手段とを有し、
前記接続手段は、前記データ・デリバリー・グループの各々について時分割多重手段を有し、該時分割多重手段は、少くとも1つの第1のスイッチング・サイクルおよび少くとも1つの第2のスイッチング・サイクルを含む予め選択されたシーケンスを繰り返して実行するように動作可能であり、
前記第1のスイッチング・サイクルにおいては、前記時分割多重手段は、前記各々のデータ・デリバリー・グループの第1のデータ・ユニットから受信したデータを、該データ・デリバリー・グループに関係付けられた前記入力ポートに転送するために使用され、
前記第2のスイッチング・サイクルにおいては、前記時分割多重手段は、前記各々のデータ・デリバリー・グループの、前記第1のデータ・ユニットとは異なる第2のデータ・ユニットから受信したデータを、該データ・デリバリー・グループに関係付けられた前記入力ポートに転送するために使用される交換機。 - 前記接続手段は更に、前記時分割多重手段に接続されたスケジューリング手段を有し、前記スケジューリング手段は、各データ・デリバリー・グループについて、外部から印加される制御情報に従って前記シーケンスを設定する請求項7に記載の交換機。
- 前記接続手段は、前記データ・デリバリー・グループの各々に対応する接続ユニットを含み、前記接続ユニットは入力回路を有し、
該入力回路は、前記各々のデータ・デリバリー・グループの前記複数のデータ・ユニットにそれぞれ接続された複数のデータ入力を有し、
前記入力回路は、更に、前記各々のデータ・デリバリー・グループと関係付けられた前記入力ポートに接続される1つのデータ出力を有し、
前記接続ユニットは、前記予め選択されたシーケンスの、前記各々のデータ・デリバリー・グループの各データ・ユニットに割り当てられた各スイッチング・サイクルにおいて、当該データ・ユニットから前記入力回路によって受信したデータを前記複数のデータ入力のうちの1つを介して前記データ出力に転送するように動作可能である請求項7または8に記載の交換機。 - 各データ・デリバリー・グループに対応する前記接続ユニットは、更に、前記少なくとも1つの出力ポートのうちの1つに接続される1つのデータ入力と、
当該データ・デリバリー・グループの前記複数のデータ・ユニットにそれぞれ接続された複数のデータ出力とを有する出力回路を有し、
前記出力回路は、各スイッチング・サイクルの間に受信したデータを、前記複数のデータ出力のうちの選択された1つに転送するように制御可能である請求項9に記載の交換機。 - 前記接続手段は、前記クロスコネクト・スイッチング手段の前記少なくとも1つの出力ポートに接続され、前記複数のデータ・ユニットのうちの1つのデータ・ユニットによるデータ出力を、前記データ転送パスを通過した後、該データ転送パスの出力ポートから、前記複数のデータ・ユニットのうちの他の1つのデータ・ユニットまで転送する請求項1から10の何れか1つに記載の交換機。
- 前記接続手段は、前記複数のデータ・ユニットから、nビット・パラレル形式で、データを受信するように構成され、
前記接続手段は、mおよびnをm<nを満たす自然数として、前記受信したデータを、前記少なくとも1つの入力ポートに転送するために、ビット・シリアル形式またはmビット・パラレル形式に変換する第1のデータ変換手段を含み、
また、前記接続手段は、前記ビット・シリアル形式またはmビット・パラレル形式のデータを、前記少なくとも1つの出力ポートより受信するように構成され、前記接続手段は、前記受信したビット・シリアル形式またはmビット・パラレル形式データを、前記複数のデータ・ユニットへ転送するために、前記nビット・パラレル形式に変換する第2のデータ変換手段を含む請求項11に記載の交換機。 - 前記クロスコネクト・スイッチング手段は、前記データ転送パスを同時に複数提供するように選択的に制御可能であり、
前記複数のデータ転送パスは、各々、入力ポートおよび出力ポートを有し、該入力ポートで受信したデータを該出力ポートまで通過させ、
前記複数のデータ・ユニットは、複数の対の間でデータ・パケットを交換するように動作可能であり、
前記複数の対の各々における2つのデータ・ユニットのうちの1つは発信側データ・ユニットであり、該2つのデータ・ユニットの他の1つは、前記各々の対の前記発信側データ・ユニットから前記データ・パケットを受信すべき宛先データ・ユニットであり、
前記複数の対の各々には、前記発信側データ・ユニットから前記宛先データ・ユニットまでデータ・パケットを転送する際の使用のために、前記複数のデータ転送パスのうちの異なる1つが割り当てられ、
前記接続手段は、前記複数の対のそれぞれの前記発信側データ・ユニットから、該複数の対のそれぞれに割り当てられた前記複数のデータ転送パスそれぞれの前記入力ポートまで、前記データ・パケットを複数並行して転送するために使用される請求項1から12の何れか1つに記載の交換機。 - 更に、前記複数の対を指定するために前記複数のデータ・ユニットに接続されるスイッチング制御手段を含む請求項13に記載の交換機。
- 前記クロスコネクト・スイッチング手段、前記接続手段、および、前記複数のデータ・ユニットは、一連のスイッチング・サイクルを実行するために、同期して動作可能であり、
前記スイッチング制御手段は、各スイッチング・サイクルについて前記複数の対の指定を決定するように動作可能であり、
各スイッチング・サイクルにおいて、前記複数の対に属するそれぞれのデータ・パケットは、前記クロスコネクト・スイッチング手段によって提供され、それぞれの対に割り当てられたデータ転送パスを介して並行して転送される請求項14に記載の交換機。 - 前記スイッチング制御手段は、各スイッチング・サイクルについて、当該交換機におけるデータ・パケットの競合を避けるように、前記複数の対を指定するように動作可能である請求項14または15に記載の交換機。
- 前記スイッチング制御手段は、前記複数のデータ・ユニットによって受信したデータの分量および/またはタイプに従って、前記複数の対の指定を決定するように動作可能である請求項14,15または、16に記載の交換機。
- 前記複数のデータ・ユニットは、また、複数のマルチキャスト・グループにおいてデータを交換するように動作可能であり、
前記マルチキャスト・グループの各々は、前記発信側データ・ユニットを1つと、前記宛先データ・ユニットを複数とから構成され、
各マルチキャスト・グループには、前記発信側データ・ユニットによって出力された前記データ・パケットを、当該マルチキャスト・グループにおける前記複数の宛先データ・ユニットの全てに対して並行して転送する際に使用するために、前記データ転送パスが、当該マルチキャスト・グループにおける前記複数の宛先データ・ユニットの数に等しい数だけ割り当てられる請求項13から17の何れか1つに記載の交換機。 - 前記複数のデータ・ユニットは、また、複数のマルチキャスト・グループにおいてデータを交換するように動作可能であり、
前記マルチキャスト・グループの各々は、前記発信側データ・ユニットを1つと、前記宛先データ・ユニットを複数とから構成され、
各マルチキャスト・グループには、前記発信側データ・ユニットによって出力された前記データ・パケットを、当該マルチキャスト・グループにおける前記複数の宛先データ・ユニットの全てに対して並行して転送する際に使用するために、前記データ転送パスが、当該マルチキャスト・グループにおける前記複数の宛先データ・ユニットの数に等しい数だけ割り当てられ、
前記スイッチング・サイクルのうちの1つが、マルチキャスト・スイッチング・サイクルとして指定され、
前記マルチキャスト・スイッチング・サイクルにおいて、前記マルチキャスト・グループの1つの前記発信側データ・ユニットにより出力された前記データ・パケットは、該マルチキャスト・グループの前記宛先データ・ユニットの全てに並行して転送される請求項15に記載の交換機。 - 前記マルチキャスト・グループの1つの前記発信側データ・ユニットにより出力された前記データ・パケットは、前記接続手段によって、前記クロスコネクト・スイッチング手段の前記複数のポートの1つへ転送され、 前記1つのマルチキャスト・グループに割り当てられた前記データ転送パス全ての前記入力ポートは、共に、前記クロスコネクト・スイッチング手段の前記複数のポートの1つに対応するが、前記データ転送パスの前記出力ポートはそれぞれ異なる請求項18または19に記載の交換機。
- 前記クロスコネクト・スイッチング手段は、前記データ転送パスの各々につき高々データ・パケット2つ分の記憶容量を有する請求項13から20の何れか1つに記載の交換機。
- 指定されたデータ・ユニットの対の各々の前記発信側データ・ユニットは、前記データ・パケットの各々に、該データ・パケットの前記宛先データ・ユニットを示すルーティング情報を含めるように動作可能である請求項13から21の何れか1つに記載の交換機。
- 前記クロスコネクト・スイッチング手段は、前記データ・パケットが該クロスコネクト・スイッチング手段の前記複数のポートのうちの1つのポートにおいて受信されるとき、前記データ・パケットに対して、前記データ転送パスを1つ割り当てるように動作可能であるセルフ・ルーティング手段を含み、
前記割り当てられた1つのデータ転送パスの前記入力ポートは、前記データ・パケットを受信した前記クロスコネクト・スイッチング手段の前記複数のポートのうちの1つのポートであり、
前記割り当てられた1つのデータ転送パスの前記出力ポートは、前記複数のポートのうちの、前記データ・パケットに含まれた前記ルーティング情報に従って前記セルフ・ルーティング手段によって選ばれた他の1つのポートである請求項22に記載の交換機。 - 前記接続手段は、前記データ・パケットが前記接続手段によって受信されたとき、該データ・パケットが転送されるべきである、前記クロスコネクト・スイッチング・ユニットのポートを、該データ・パケットに含まれた前記ルーティング情報に従って決定するように動作可能であるセルフ・ルーティング手段を含む請求項22または23に記載の交換機。
- 前記クロスコネクト・スイッチング手段は、各々がデータを受信するのみである複数の専用の入力ポート、および、各々がデータを出力するのみである複数の専用の出力ポートを有する請求項1から24の何れか1つに記載の交換機。
- 前記クロスコネクト・スイッチング手段の前記複数のポートは、前記データ転送パスの前記入力ポートとして、または、前記出力ポートとして選択され得る複数の双方向ポートである請求項1から24の何れか1つに記載の交換機。
- 前記クロスコネクト・スイッチング手段の前記複数のポートは、前記データ転送パスの前記入力ポートとして、または、前記出力ポートとして選択され得る複数の双方向ポートであり、
前記スイッチング・サイクルのうちの1つは、入力フェーズおよび出力フェーズをそれぞれ有し、
前記双方向ポートの各々は、前記1つのサイクルの入力フェーズにおいて前記複数のデータ転送パスのうちの1つの前記入力ポートとして選択され得、前記1つのサイクルの出力フェーズにおいて前記複数のデータ転送パスのうちの1つの前記出力ポートとして選択され得る請求項15に記載の交換機。 - 前記接続手段は、少くとも1部分において冗長構成を含む回路を有する請求項1から27の何れか1つに記載の交換機。
- 前記データ・ユニットの各々は、当該交換機の1つ以上のデータ・ポートに実効的に接続され、前記データ・ポートにて受信したデータを前記接続手段に転送し、そして、前記クロスコネクト・スイッチング手段にて交換されたデータを前記データ・ポートに転送する請求項1から28の何れか1つに記載の交換機。
- 前記データがATMセルを有する請求項1から29の何れか1つに記載の交換機。
- 前記クロスコネクト・スイッチング手段は、前記入力ポートを複数有し、
前記接続手段は、前記複数のデータ・ユニットの全てに接続され、更に、前記複数の入力ポートの全てに接続され、
前記接続手段は、前記複数のデータ・ユニットの各々から、前記クロスコネクト・スイッチング手段の少くとも1つの入力ポートにデータを転送するように動作可能である請求項1から30の何れか1つに記載の交換機。 - 前記接続手段においては、前記複数のデータ・ユニットのうちの少くとも2つから構成され、前記クロスコネクト・スイッチング手段のあらゆる入力ポートと関係付けられたデータ・デリバリー・グループが存在する請求項1から30の何れか1つに記載の交換機。
- 請求項1から32の何れか1つに記載の交換機の前記接続手段。
- 請求項4,9、および、10の何れか1つに記載の交換機の前記接続ユニット。
- 少くとも1つが双方向ポートである複数のポートと、
各々が、前記複数のポートのうちの1つから他の1つにデータを転送する複数のデータ転送パスを提供するように選択的に制御可能であるデータ転送手段と、
前記データ転送手段と前記双方向ポートとの間に接続され、入力設定から出力設定に切り替えが可能であるポート制御手段とを有してなり、
前記入力設定においては、前記双方向ポートは、前記データ転送手段によって他の1つのポートへ転送されるべきデータを受信するための入力ポートとして使用され、
前記出力設定においては、前記双方向ポートは、他の1つのポートで受信され、前記データ転送手段によって該双方向ポートに転送されたデータを出力するため出力ポートとして使用されることを特徴とするクロスコネクト・スイッチング装置。 - 前記ポートの各々は双方向ポートであり、
前記ポート制御手段は、前記複数のポートの各々に接続され、
前記ポート制御手段は、前記入力設定においては、前記複数のポートの各々を入力ポートとして使用して、前記データ転送手段によって他の1つのポートに転送されるべきデータを受信するようにし、前記出力設定においては、前記複数のポートの各々を出力ポートとして使用して、他の1つのポートで受信され、前記データ転送手段によって当該出力ポートに転送されたデータを出力するように動作可能である請求項35に記載のクロスコネクト・スイッチング装置。 - 交互に入力フェーズおよび出力フェーズにおいて動作し、 前記ポート制御手段は、前記入力フェーズの各々において前記入力設定を有し、前記出力フェーズの各々において前記出力設定を有する請求項35または36に記載のクロスコネクト・スイッチング装置。
- 前記複数のポートでデータ・パケットの形でデータを受信するように構成された請求項35から37の何れか1つに記載のクロスコネクト・スイッチング装置であって、
各パケットはルーティング情報を含み、
前記ルーティング情報は、更に、前記データ・パケットを前記複数のポートのうちの1つにおいて受信すると、前記データ・パケットが前記データ転送手段によって転送されるべきポートを決定するために前記ルーティング情報を使用するように動作可能であるセルフ・ルーティング手段を有するクロスコネクト・スイッチング装置。 - 各データ・パケットによって運ばれた前記ルーティング情報は、当該データ・パケットが目指す宛先を示す請求項38に記載のクロスコネクト・スイッチング装置。
- 前記ポートのうちの1つにおいて受信した各データ・パケットは、当該ポートで受信すべき次のデータ・パケットが目指す宛先を示しているルーティング情報を運び、
前記セルフ・ルーティング手段は、前記次のデータ・パケットが前記データ転送手段によって転送されるべきポートを決定するために各データ・パケットと共に受信した前記ルーティング情報を使用する請求項38に記載のクロスコネクト・スイッチング装置。 - 前記データ転送手段に接続されるマルチキャスト手段であって、前記複数のポートのうちの1つにて受信したデータを、当該クロスコネクト・スイッチング装置の他の複数のポートそれぞれに、並行して転送するために、前記データ転送手段に前記データ転送パスを2つ以上提供させるように動作可能であるマルチキャスト手段を有する請求項35から40の何れか1つに記載のクロスコネクト・スイッチング装置。
- 複数のデータ・ユニットと、
同時に複数のデータ転送パスを提供するために選択的に制御可能なクロスコネクト・スイッチング手段とを有してなる交換機であって、
前記複数のデータ転送パスの各々は、入力ポートと出力ポートとを有して、前記入力ポートで受信したデータを前記出力ポートに転送し、
前記複数のデータ・ユニットは、複数の対の間で複数のデータ・パケットを交換するように動作可能であり、
前記複数の対の各々における2つのデータ・ユニットのうちの1つは発信側データ・ユニットであり、該2つのデータ・ユニットの他の1つは、前記各々の対の前記発信側データ・ユニットから、前記データ・パケットを受信すべき宛先データ・ユニットであり、
前記複数の対の各々には、前記発信側データ・ユニットから前記宛先データ・ユニットまでデータ・パケットを転送する際の使用のために、前記複数のデータ転送パスのうちの異なる1つが割り当てられ、
前記データ・パケットを、前記各々の対の発信側データ・ユニットから、前記割り当てられた1つのデータ転送パスの前記入力ポートまで転送し、該データ転送パスを通過した後、前記データ・パケットを、該データ転送パスの出力ポートから、前記各々の対の宛先データ・ユニットまで転送する手段を設け、
前記クロスコネクト・スイッチング手段および前記複数のデータ・ユニットは、一連のスイッチング・サイクルを実行するために同期して動作可能であり、
前記スイッチング・サイクルの各々においては、前記複数の対のそれぞれの発信側データ・ユニットから、それぞれの対に割り当てられた前記データ転送パスを介して、それらの対のそれぞれの宛先データ・ユニットへ、前記データ・パケットが並行して転送されることを特徴とする交換機。 - 前記データ・ユニットに接続され、各スイッチング・サイクルにおいて前記データ・ユニットの対の指定を決定するように動作可能であるスイッチング制御手段を更に有する請求項42に記載の交換機。
- 前記スイッチング制御手段は、当該交換機においてデータ・パケットの競合を避けるように、各スイッチング・サイクルにおいて、前記データ・ユニットの対を示すように動作可能である請求項43に記載の交換機。
- 前記スイッチング制御手段は、前記複数のデータ・ユニットによって受信したデータの分量および/またはタイプによって、前記複数のスイッチング・サイクルについて前記の対それぞれの指定を決定するように動作可能である請求項43または44に記載の交換機。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
GB9617110:3 | 1996-08-14 | ||
GB9617110A GB2316573B (en) | 1996-08-14 | 1996-08-14 | Switching apparatus |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10117200A JPH10117200A (ja) | 1998-05-06 |
JP3853920B2 true JP3853920B2 (ja) | 2006-12-06 |
Family
ID=10798497
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21964497A Expired - Fee Related JP3853920B2 (ja) | 1996-08-14 | 1997-08-14 | 交換機、クロスコネクト・スイッチング装置、接続装置、および、交換機におけるルーティング方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6188686B1 (ja) |
JP (1) | JP3853920B2 (ja) |
GB (1) | GB2316573B (ja) |
Families Citing this family (46)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6188690B1 (en) * | 1996-12-12 | 2001-02-13 | Pmc-Sierra, Inc. | Method and apparatus for high speed, scalable communication system |
JP3164049B2 (ja) | 1997-12-12 | 2001-05-08 | 日本電気株式会社 | 光パケット交換装置 |
FR2774543B1 (fr) * | 1998-02-05 | 2000-08-04 | Alsthom Cge Alcatel | Reseau de commutateurs pour installations a canaux multiples |
GB2334408B (en) * | 1998-02-16 | 2003-02-26 | Marconi Comm Ltd | Telecommunications systems |
EP0936836B1 (en) | 1998-02-16 | 2006-07-26 | Marconi UK Intellectual Property Ltd | Telecommunications systems |
US6480921B1 (en) * | 1998-07-22 | 2002-11-12 | Micron Technology, Inc. | Reducing internal bus speed in a bus system without reducing readout rate |
US6493354B1 (en) * | 1998-11-11 | 2002-12-10 | Qualcomm, Incorporated | Resource allocator |
US6389017B1 (en) * | 1998-12-14 | 2002-05-14 | Compaq Computer Corporation | Resource scheduling algorithm in packet switched networks with multiple alternate links |
US6982974B1 (en) * | 1999-01-15 | 2006-01-03 | Cisco Technology, Inc. | Method and apparatus for a rearrangeably non-blocking switching matrix |
US6724757B1 (en) * | 1999-01-15 | 2004-04-20 | Cisco Technology, Inc. | Configurable network router |
US6856627B2 (en) * | 1999-01-15 | 2005-02-15 | Cisco Technology, Inc. | Method for routing information over a network |
US6934305B1 (en) | 1999-01-15 | 2005-08-23 | Cisco Technology, Inc. | Method and apparatus for detecting errors in a backplane frame |
US7293090B1 (en) | 1999-01-15 | 2007-11-06 | Cisco Technology, Inc. | Resource management protocol for a configurable network router |
DE60034156T2 (de) * | 1999-02-18 | 2007-12-06 | Denso Corp., Kariya | Datenrepeater und Multiplexkommunikationssystem |
US7924706B1 (en) | 1999-03-22 | 2011-04-12 | Cisco Technology, Inc. | Method and apparatus for controlling the operation of a flexible cross-connect system |
US6865181B1 (en) * | 1999-03-22 | 2005-03-08 | Cisco Technology, Inc. | Method and apparatus for routing telecommunications signals |
CA2310909C (en) * | 1999-06-12 | 2005-05-24 | Jinoo Joung | Packet switching apparatus and method in data network |
US6781986B1 (en) * | 1999-06-25 | 2004-08-24 | Nortel Networks Limited | Scalable high capacity switch architecture method, apparatus and system |
JP3606126B2 (ja) | 1999-09-08 | 2005-01-05 | 日本電気株式会社 | スケジューリング回路及びそれに用いるスケジューリング方式 |
US7042895B1 (en) * | 1999-09-24 | 2006-05-09 | Agere Systems Inc. | Method and apparatus for interfacing multiple communication devices to a time division multiplexing bus |
JP3518441B2 (ja) * | 1999-10-01 | 2004-04-12 | 日本電気株式会社 | ユニキャスト/マルチキャスト方式 |
US6985964B1 (en) * | 1999-12-22 | 2006-01-10 | Cisco Technology, Inc. | Network processor system including a central processor and at least one peripheral processor |
US6813274B1 (en) * | 2000-03-21 | 2004-11-02 | Cisco Technology, Inc. | Network switch and method for data switching using a crossbar switch fabric with output port groups operating concurrently and independently |
US7065580B1 (en) | 2000-03-31 | 2006-06-20 | Sun Microsystems, Inc. | Method and apparatus for a pipelined network |
US7061929B1 (en) | 2000-03-31 | 2006-06-13 | Sun Microsystems, Inc. | Data network with independent transmission channels |
US7020161B1 (en) | 2000-03-31 | 2006-03-28 | Sun Microsystems, Inc. | Prescheduling arbitrated resources |
US6975626B1 (en) * | 2000-03-31 | 2005-12-13 | Sun Microsystems, Inc. | Switched network for low latency communication |
US7035204B1 (en) | 2000-07-26 | 2006-04-25 | Cicso Technology, Inc. | Method and apparatus for rerouting telecommunications signals |
JP4588259B2 (ja) * | 2000-09-11 | 2010-11-24 | 富士通株式会社 | 通信システム |
US6816489B1 (en) * | 2000-10-05 | 2004-11-09 | Cisco Technology, Inc. | Efficient method for packet switching on asynchronous transfer mode switch based platforms |
SE0004303D0 (sv) * | 2000-11-23 | 2000-11-23 | Net Insight Ab | Switching apparatus |
US7420969B2 (en) * | 2000-11-29 | 2008-09-02 | Rmi Corporation | Network switch with a parallel shared memory |
US7173906B2 (en) * | 2001-09-28 | 2007-02-06 | Nec Corporation | Flexible crossbar switching fabric |
JP3664092B2 (ja) * | 2001-03-27 | 2005-06-22 | 松下電工株式会社 | 遠隔制御システムのシステム間インタフェース |
US7352741B2 (en) * | 2002-02-21 | 2008-04-01 | Sun Microsystems, Inc. | Method and apparatus for speculative arbitration |
US7616631B2 (en) * | 2002-08-14 | 2009-11-10 | Lsi Corporation | Method and apparatus for debugging protocol traffic between devices in integrated subsystems |
US7417985B1 (en) * | 2003-01-30 | 2008-08-26 | Pmc-Sierra, Inc. | Egress selection switch architecture with power management |
US7289508B1 (en) * | 2003-03-12 | 2007-10-30 | Juniper Networks, Inc. | Systems and methods for processing any-to-any transmissions |
US7688815B2 (en) * | 2003-08-18 | 2010-03-30 | BarracudaNetworks Inc | Method and system for a multi-stage interconnect switch |
US7586917B1 (en) | 2003-09-30 | 2009-09-08 | Juniper Networks, Inc. | Systems and methods for re-ordering data in distributed data forwarding |
JP4186776B2 (ja) * | 2003-10-01 | 2008-11-26 | 日本電気株式会社 | フロー制御方式およびフロー制御方法 |
US7047350B2 (en) * | 2003-10-10 | 2006-05-16 | Freescale Semiconductor, Inc. | Data processing system having a serial data controller |
ATE332612T1 (de) * | 2004-05-14 | 2006-07-15 | Cit Alcatel | Netzelement mit mehrstufiger niedrigordnung schaltungsmatrix |
US8948193B2 (en) * | 2008-08-19 | 2015-02-03 | Check Point Software Technologies, Ltd. | Methods for intelligent NIC bonding and load-balancing |
CN103984659B (zh) * | 2014-05-15 | 2017-07-21 | 华为技术有限公司 | 分时使用串口的方法和装置 |
US9712918B2 (en) * | 2015-05-27 | 2017-07-18 | Qsc, Llc | Audio processor with bi-directional input/output ports |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5003508A (en) * | 1985-10-31 | 1991-03-26 | Floating Point Systems, Inc. | Linear nearest neighbor interconnect bus system |
US5233603A (en) * | 1988-04-21 | 1993-08-03 | Nec Corporation | Packet switch suitable for integrated circuit implementation |
US5384773A (en) * | 1991-03-29 | 1995-01-24 | International Business Machines Corp. | Multi-media analog/digital/optical switching apparatus |
US5315594A (en) * | 1992-03-02 | 1994-05-24 | Alcatel Network Systems, Inc. | Inter-network transport element of sonet overhead |
US5299190A (en) * | 1992-12-18 | 1994-03-29 | International Business Machines Corporation | Two-dimensional round-robin scheduling mechanism for switches with multiple input queues |
US5546391A (en) * | 1993-03-04 | 1996-08-13 | International Business Machines Corporation | Central shared queue based time multiplexed packet switch with deadlock avoidance |
FR2711465B1 (fr) * | 1993-10-20 | 1996-01-12 | Boyer Pierre | Système de files d'attente en entrée prévu notamment pour être relié aux entrées d'une matrice de commutation de type spatial sans blocage. |
US5436886A (en) * | 1994-07-14 | 1995-07-25 | Northern Telecom Limited | ATM switch in dual switch plane operation |
US5517495A (en) * | 1994-12-06 | 1996-05-14 | At&T Corp. | Fair prioritized scheduling in an input-buffered switch |
GB2300086B (en) * | 1995-04-18 | 1999-08-04 | Northern Telecom Ltd | Switching arrangement |
US5579480A (en) * | 1995-04-28 | 1996-11-26 | Sun Microsystems, Inc. | System and method for traversing ATM networks based on forward and reverse virtual connection labels |
US5737334A (en) * | 1995-07-12 | 1998-04-07 | Bay Networks, Inc. | Pipeline architecture for an ATM switch backplane bus |
US5844887A (en) * | 1995-11-30 | 1998-12-01 | Scorpio Communications Ltd. | ATM switching fabric |
-
1996
- 1996-08-14 GB GB9617110A patent/GB2316573B/en not_active Expired - Fee Related
-
1997
- 1997-06-05 US US08/869,762 patent/US6188686B1/en not_active Expired - Lifetime
- 1997-08-14 JP JP21964497A patent/JP3853920B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
GB9617110D0 (en) | 1996-09-25 |
GB2316573B (en) | 2001-04-18 |
GB2316573A (en) | 1998-02-25 |
US6188686B1 (en) | 2001-02-13 |
JPH10117200A (ja) | 1998-05-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3853920B2 (ja) | 交換機、クロスコネクト・スイッチング装置、接続装置、および、交換機におけるルーティング方法 | |
JP4024904B2 (ja) | データパケットを受け取りパケット交換回路に配信するデータユニット及びそのデータユニットを含む交換機 | |
JP4006205B2 (ja) | 別々の出力バッファを備えたスイッチング構成および方法 | |
US5991295A (en) | Digital switch | |
US7023841B2 (en) | Three-stage switch fabric with buffered crossbar devices | |
US7161906B2 (en) | Three-stage switch fabric with input device features | |
JP3577188B2 (ja) | 多段式ネットワークにおけるマルチキャスト・セルのバッファリング | |
US6667984B1 (en) | Methods and apparatus for arbitrating output port contention in a switch having virtual output queuing | |
US6449283B1 (en) | Methods and apparatus for providing a fast ring reservation arbitration | |
US7221652B1 (en) | System and method for tolerating data link faults in communications with a switch fabric | |
JP3443264B2 (ja) | 多段式ネットワークにおける改良されたマルチキャスト・ルーティング | |
JP3455257B2 (ja) | 非同期スイッチングノ−ドとそこで使用されるスイッチング素子用論理手段 | |
EP0415629B1 (en) | Interconnect fabric providing connectivity between an input and arbitrary output(s) of a group of outputs | |
EP0415628B1 (en) | A growable packet switch architecture | |
US7324537B2 (en) | Switching device with asymmetric port speeds | |
JP2000295289A (ja) | 大型結合広帯域および狭帯域交換機 | |
WO1997017788A1 (en) | Method of and system for pre-fetching input cells in atm switch | |
JPH07321824A (ja) | セル・スイッチ・ファブリック用チップ | |
US20080273546A1 (en) | Data switch and a method of switching | |
US6643294B1 (en) | Distributed control merged buffer ATM switch | |
US6643285B1 (en) | Message based packet switch based on a common, generic bus medium for transport | |
US6956851B1 (en) | Crossbar subsystem and method | |
JPH11127173A (ja) | 接続群を有するatmセル切換装置およびatmセル切換方法と、対応する入出力端末手段 | |
JPH077520A (ja) | ローカルネットワークおよびブリッジ素子 | |
JP2002344514A (ja) | マルチキャスト方法及びマルチキャスト装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040708 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060509 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060710 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060808 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060907 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090915 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090915 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100915 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100915 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110915 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110915 Year of fee payment: 5 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110915 Year of fee payment: 5 |
|
R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110915 Year of fee payment: 5 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120915 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120915 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130915 Year of fee payment: 7 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |