JP3604282B2 - アドレス開放方法及び、これを用いるａｔｍ交換システムの共通バッファ装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、アドレス開放方法及び、これを用いるＡＴＭ（非同期転送モード）交換システムの共通バッファ装置のに関する。
【０００２】
【従来の技術】
ＡＴＭ交換システムにおいては、共通バッファ装置を用い、この共通バッファ装置に対する書込み及び、読み出しアドレスを各出力ハイウェイＨＷ（Ｈｉｇｈｗａｙ）ごとに管理することによりセルのスイッチング（交換）を実現している。
【０００３】
図１０は、かかるＡＴＭ交換システムにおける共通バッファ装置の構成例を説明する一例である。セルバッファモジュール１がハイウェイインタフェース５，６を通してハイウェイ回線側に接続される。
【０００４】
セルバッファモジュール１は、その中心となるセルバッファメモリが、１６個のバッファメモリＭＥＭ０〜ＭＥＭ１５で構成され、バッファメモリＭＥＭ０〜ＭＥＭ１５のそれぞれに対応する数の多重化回路（ＭＵＸ）１００〜１１５と、多重分離回路（ＤＥＭＵＸ）２００〜２１５を有する。
【０００５】
共通バッファ制御部として、書込み制御部２、読み出し制御部３を有し、又、これら書き込み制御部２及び、読み出し制御部３に付随して、アドレスバッファメモリ４を有する。
【０００６】
セルバッファメモリは、セルの深さが１２８Ｋセルの容量を持ち、ビットスライス形式でＡＴＭセルを保持する。さらに、セルバッファメモリを構成する１６個のバッファメモリＭＥＭ０〜ＭＥＭ１５は、ＡＴＭセルを１６ビットパラレルにした時の各ビットが対応する。
【０００７】
ＡＴＭセルは、６４バイト（ｂｙｔｅ）であるために、１６ビットパラレルにした場合、３２クロック幅が１セル分の時間である。そして、ビットスライスにおいては、各ビットをパラレルに展開した３２ビット／クロックのデータを制御単位として処理を行う。
【０００８】
すなわち、図１０において、ハイウェイインタフェ−ス５の各ハイウェイ回線から入力される到来したＡＴＭセルは、３２ビット幅で、１６個にビットスライスされる。この３２ビット幅のビットスライスは、パラレル（並列）にセルバッファモジュール１に入力する。
【０００９】
セルバッファモジュール１において、パラレルに入力されたビットスライスは、同一のビット目毎に多重化回路ＭＵＸで多重化される。すなわち、図１０において、例えば多重化回路（ＭＵＸ）１００は、各ＡＴＭセルの１ビット目に対応する１６個のビットスライスを多重化し、又、多重化回路（ＭＵＸ）１１５は、１６ビット目のビットスライスを多重化する。
【００１０】
このように、多重化回路（ＭＵＸ）１００〜１１５で多重化されたビットスライスを、対応するビットの１６個のバッファメモリＭＥＭ０〜ＭＥＭ１５にパラレルに格納する。この時の格納アドレスが、共通バッファ制御部の書込み制御部２により設定される。
【００１１】
書込み制御部２により設定された格納アドレスは、アドレスバッファメモリ４に記憶される。一方、共通バッファ制御部の読み出し制御部３により、書込みアドレスに対応するアドレスが読み出しアドレスとして与えられ、当該読み出しアドレスから３２ビット幅の１６個のビットスライがパラレルに読み出される。
【００１２】
この様に読み出された１６個のビットパラレルは、それぞれ多重分離回路（ＤＭＵＸ）２００〜２１５により分離され、送出先の回線にハイウェイインタフェース６を通して送り出される。
【００１３】
図１１は、上記の書込み制御部２による格納アドレスの設定と、格納アドレスの開放の手順を説明する図である。図１１において、多重化回路（ＭＵＸ）１００〜１１５からの到来ＡＴＭセルが入力する（ステップＳ０）と、セルのＴＡＧ情報が書込み制御部２により分析され、空きアドレスαが書込みアドレスαとして（ステップＳ１）、アドレスバッファメモリ４に書き込まれる。
【００１４】
ついで、セルバッファモジュール１のメモリＭＥＭ０〜ＭＥＭ１４の設定された書込みアドレスαにセルが書き込まれる（ステップＳ２）。さらに、書込み制御部２は、セル１００のＴＡＧ情報からアドレスαに書き込んだセルデータを読み出すべハイウェイ回線に対応する、読み出し制御部３の読み出し制御回路ＲＣ１〜ＲＣｎに書込みアドレスを読み出しアドレスとして、通知する（ステップＳ３）。
【００１５】
読み出し制御部３の読み出し制御回路ＲＣ１〜ＲＣｎは、通知された読み出しアドレスを順次ＦＩＦＯメモリに書き込む。そして、書き込みの順に自己の対応する回線に設定された読み出しアドレスαをアクセスして、セルデータを読み出す（ステップＳ４）。
【００１６】
読み出し制御回路ＲＣ１〜ＲＣｎは、更に、セルデータの読み出しを行った読み出しアドレスαを書込み制御部２に通知する（ステップＳ５）。
【００１７】
書込み制御部２は、読み出しアドレスαを受けると、アドレスバッファメモリ４に設定してある対応する書き込みアドレスαを、アドレスバッファメモリ４から削除して開放する（ステップＳ６）。
【００１８】
この様に、セルバッファモジュール１の書込みアドレスは、読み出し制御部３によりＡＴＭセルがバッファメモリＭＥＭ０〜ＭＥＭ１５から読み出され、ハイウェイ回線に送られた時点で開放される。開放されたアドレスは、次に到来するＡＴＭセルに対する書込みアドレス用として保管される。
【００１９】
【発明が解決しようとする課題】
上記の様に、ある回線に読み出しが行われる場合において、バッファメモリＭＥＭ０〜ＭＥＭ１５から読み出されたＡＴＭセルが回線に送られた時に、バッファモジュール１の書込みアドレスが開放され、次に到来するＡＴＭセルに対する書込みアドレス用として保管される。ここで、上記した従来の方式では、到来するＡＴＭセルが、複数の回線に同一セルを送出する同報呼である場合に不都合が生じる。
【００２０】
すなわち、同報通信呼のＡＴＭセルの場合には、ある回線に対してＡＴＭセルの読み出しが行われたとしても、その時点でのアドレス開放は単純にはできない。そのＡＴＭセルがコピーされるべき全ての回線において、読み出しが完了していないと開放ができない。かかる不都合に対し、これまで各種の方式が提案されている。
【００２１】
ここで、図１０に示すセルバッファモジュール１は、先に説明した様にセルの深さが１２８Ｋセルの容量を持つものである。これに対応して、アドレスバッファメモリ４の容量も大きいものとなる。したがって、共通バッファ装置をＬＳＩ化することを考慮する場合は、ＬＳＩ内部にかかる大容量のメモリを設けることは有利でない。
【００２２】
これらの大容量メモリは、外部メモリで構成することが有利である。しかし、外部メモリのアクセス速度と、ＬＳＩ内部の信号処理速度の相違による不都合が生じる。
【００２３】
したがって、本発明の目的は、高速メモリを用い且つ、簡易な構成で同報呼に対しても効率よくバッファメモリに対する書込みアドレスを開放できるアドレス開放方法及び、これを用いるＡＴＭ交換システムの共通バッファ装置を提供することにある。
【００２４】
【課題を解決するための手段】
上記の本発明の課題を解決する共通バッファ装置のアドレス開放方法は、所定の回線に送出するＡＴＭセルに対し、共通バッファアメモリの書込みアドレスを設定し、この設定された書き込みアドレスにＡＴＭセルを書込み、設定された書込みアドレスに対応するアドレスから該ＡＴＭセルを読み出し、該所定の回線に送出し、次いで、該当する書き込みアドレスを開放する共通バッファ装置のアドレス開放方法を前提とする。
【００２５】
さらに、その特徴は、前記共通バッファ装置の一のアドレスに書き込まれたＡＴＭセルが同報送出される複数の同報先回線を書込み制御テーブルに設定し、前記一のアドレスに書き込まれたＡＴＭセルが読み出されるごとに、読み出し制御テーブルのＡＴＭセルの送出先回線と、書込み制御テーブルに設定された複数の同報先回線とを比較し、この比較が一致する時、前記書込み制御テーブルに設定されたＡＴＭセルの書込アドレスを開放する。
【００２６】
また、１の態様として前記において、読み出し制御テーブルのＡＴＭセルの送出先回線と、同報通信書込み制御テーブルに設定された複数の同報先回線との比較において、不一致の時に、前記読み出し制御テーブルにＡＴＭセルを送出した回線を追加記録し、更新する。
【００２７】
さらに、別の態様として、前記共通バッファ装置の一のアドレスに書き込まれたＡＴＭセルが同報送出される複数の同報先回線を書込み制御テーブルに設定し、１セル時間に発生する読み出しアドレスの中に同一のものが無いかを予め判定して、読み出し制御テーブルにビットセットを生成し、前記一のアドレスに書き込まれたＡＴＭセルが読み出されるごとに、読み出し制御テーブルの対応するビットセットと、書込み制御テーブルに設定された複数の同報先回線とを比較し、この比較が一致する時、前記書込み制御テーブルに設定されたＡＴＭセルの書込アドレスを開放する。
【００２８】
また、一の態様として、前記ビットセットは、順次隣接する読み出し回線ごとに読み出しアドレスが一致するかを判定して求める。
【００２９】
上記共通バッファ装置のアドレス開放方法を用いる共通バッファ装置の基本構成として、共通バッファメモリと、所定の回線に送出するＡＴＭセルに対し、前記共通バッファアメモリに書込むアドレスを設定する書込み制御部と、書込み制御部により設定されたアドレスからＡＴＭセルを読み出し、対応する回線に送出制御する読み出し制御部と、前記共通バッファ装置の一のアドレスに書き込まれたＡＴＭセルが同報送出される複数の同報先回線が設定される書込み制御テーブルと、前記共通バッファメモリから、複数の同報先回線が設定されたＡＴＭセルが読み出される毎に、読み出されたＡＴＭセルの送出を行った先の回線を設定する読み出し制御テーブルとを有する。
【００３０】
また、共通バッファ装置の一態様として、前記書込み制御部は、前記書込み制御テーブルの同報先回線と、前記読み出し制御テーブルに設定された、ＡＴＭセルの送出を行った先の回線とを比較し、比較が一致するときに、前記書込み制御部により設定された書込みアドレスを開放するように制御する。
【００３１】
さらに、一態様として、前記共通バッファメモリ、書き込み制御テーブル及び、読み出し制御テーブルを外部メモリで構成したことを特徴とする。
【００３２】
さらにまた、別の態様として、前記書込み制御部は、読み出し制御部により、読み出されたＡＴＭセルの送出先回線を示すデータを順次セットされるレジスタと、前記共通バッファメモリの同一のアドレスに書き込まれたＡＴＭセルを読みだし、送出した回線を示すビットマップを生成するビットマップ生成部と、このビットマップ生成部により生成されたビットマップと、前記書き込み制御テーブルの対応する、同一の書き込みアドレスが設定されたハイウェイ回線とを比較する比較部と、この出力により、該読み出されたＡＴＭセルの送出先ハイウェイ回線を示すデータを前記レジスタに帰還するか、前記書き込み制御テーブルの内容をクリアするかの制御部を有する。
【００３３】
本発明の更なる目的及び、特徴は、以下の発明の実施の形態の説明から明らかとなる。
【００３４】
【発明の実施の形態】
以下本発明の実施の形態を図面を参照して説明する。なお、図において、同一又は、類似のものには同一の参照数字又は、参照記号を付して説明する。
【００３５】
図１は、本発明の共通バッファ装置のアドレス開放方法を実現する一実施の形態を示すブロック図である。特に、図９に示した共通バッファ装置において、本発明の特徴となる書き込み制御部２及び、読み出し制御部３を含む共通バッファ制御部におけるアドレス開放動作を説明する図である。
【００３６】
本発明の構成の特徴は、書き込み制御テーブル２０と、読み出し制御テーブル２１を有する点にある。かかる書込み制御テーブル２０と読み出し制御テーブル２１は、アドレスバッファメモリ４（図９参照）を外部メモリとして、これに格納することが可能である。
【００３７】
ＡＴＭセル１００が到来すると、書込み制御部２は、当該ＡＴＭセルのＴＡＧ情報を読み取り（ステップＳ００）、同報通信呼であるか否かを判断する。同報通信呼である場合、同報送信先の回線を認識する。
【００３８】
ＡＴＭセルのＴＡＧの一例が、図２に示される。同報呼である場合は、同報呼指示ビットＭＣが１にセットされている。さらに、同報先のハイウェイ回線番号に１がセットされる。図２の例では、ハイウェイ回線２と４に１がセットされ、これらの回線にＡＴＭセルが同報される。
【００３９】
このように、ＴＡＧ情報から同報呼であること及び、同報先回線を認識すると、書き込み制御部２は、空きアドレスを検索する。検索された空きアドレスαは、書込みアドレスαとして、書込み制御テーブル（ＭＣＴＷ）２０に設定する（ステップＳ０１）。
【００４０】
書込み制御テーブル２０は、Ｎまでのアドレスを有し、設定された書込みアドレスαの位置に、方路を設定すべき即ち、ＡＴＭセルを同報すべき回線に１をセットする。図２のＴＡＧ情報に従えば、回線２と４に対して１がセットされる。
【００４１】
さらに、書込み制御部２は、本発明に従い外部メモリとして備えられるバッファメモリＭＥＭ０〜ＭＥＭ１４において、設定したアドレスαにアクセスして、当該アドレスαの位置に到来ＡＴＭセルの格納を可能とする（ステップＳ０２）。
【００４２】
書込み制御部２は、同時に、読み出し制御部２の読み出し制御回路（ＲＣ０〜ＲＣｎ）３０〜３ｎのうち、同報送信先の回線に対応する読み出し制御回路（図２の例に従えば、回線２及び、４に対応する読み出し制御回路）にアドレスαを読み出しアドレスαとして通知する（ステップＳ０３）。
【００４３】
ここで、読み出し制御回路（ＲＣ０〜ＲＣｎ）３０〜３ｎは、それぞれＦＩＦＯメモリを有する。書き込み制御部２から通知される読み出しアドレスを順次に格納する。そして、格納された順にアドレスを読み出し、バッファメモリＭＥＭ０〜ＭＥＭ１４をアクセスして、ＡＴＭセルを読みだす。
【００４４】
したがって、読み出し制御回路（ＲＣ０〜ＲＣｎ）３０〜３ｎは、それぞれＦＩＦＯメモリに格納される読み出しアドレスのキューの大きさによりにバッファメモリＭＥＭ０〜ＭＥＭ１４へのアクセスタイミングが異なる。
【００４５】
これにより読み出しアドレスαが通知された、読み出し制御回路３０〜３ｎは、それぞれ異なる所定のタイミングで、アドレスαに格納されたＡＴＭセルデータを読み出す（ステップＳ０４）。
【００４６】
読み出されたＡＴＭセルデータは、図１では図示省略されているハイウェイインタフェース６（図９参照）を通して送出される。同時に読み出し制御回路３０〜３ｎは、それぞれＡＴＭセルを読み出したアドレスαを、書込み制御部２に戻す（ステップＳ０５）。
【００４７】
書き込み制御部２は、同様に外部メモリに格納される読み出し制御テーブル２１の、読み出し制御部３から戻された読み出しアドレスαの位置に、同報セルの送出済の回線番号を１（フラグを立てる）に設定する。
【００４８】
次いで、書込み制御部２は、書込み制御テーブル２０の書込みアドレスαが登録された回線と、読み出し制御テーブル２１の同報ＡＴＭセルの送出済み回線の内容とを比較する。全てが一致した時に、書込みアドレスαを開放する（ステップＳ０６）。
【００４９】
図３は、本発明の複数回線への同報通信の際の、上記した共通バッファ装置のアドレス開放方法における動作フローの詳細を説明する図である。特に、かかる書込み制御テーブル２０と読み出し制御テーブル２１の内容比較の詳細を説明する図である。実施例として、アドレスバッファモジュール１は、４ｘ４のスイッチ機能を有し、従って、回線１〜４の４回線分が接続される例を考える。さらに、回線１〜回線４のうち回線２と回線４にＡＴＭセルが同報される場合を想定する。
【００５０】
書込み制御部３の該当する書込み制御回路から、バッファメモリＭＥＭ０〜ＭＥＭ１５のアドレスαからＡＴＭセルを読み出し、回線４に送出した旨の通知が、書込み制御部２に送られる（ステップＳ１０）。
【００５１】
書込み制御部２は、これに基づき書込み制御テーブル２０からアドレスαの書込みアドレスを設定した、ＡＴＭセルを同報する先の回線情報（回線２及び回線４に同報すること）を読み出し、レジスタにセットする（ステップＳ１１）。同時に、書込み制御部２は、読み出し制御テーブル２１に記録されているアドレスαから読み出したＡＴＭセルの送出先回線の情報を読み出す（ステップＳ１２）。
【００５２】
この時、読み出し制御テーブル２１に記録されている、アドレスαから読み出したＡＴＭセルの送出先回線は未だ存在しないので、回線１〜４にはオール０がセットされている。
【００５３】
次いで、ステップＳ１０において読み出しアドレスαが戻される際に示されるセル送出回線は、回線４であることが示されているので、レジスタの回線４の対応ビット位置に１がセットされる（ステップＳ１３）。
【００５４】
ついで、ステップＳ１１及び、ステップＳ１３でセットされたレジスタの状態を比較する（ステップＳ１４）。
【００５５】
この比較において、一致、不一致を判定する（ステップＳ１５）。この判定において、不一致である場合には、ステップＳ１３におけるレジスタの状態が、読み出し制御テーブル２１に記録され（ステップＳ１６）、他の同報先回線へのＡＴＭセルの読み出しの通知を待ち、同様の処理が繰り返される。
【００５６】
また、ステップＳ１５において、一致と判定されると、即ち、全ての同報先にＡＴＭセルが送出されたと判断されると、書込み制御テーブル２０の該当する書き込みアドレスαとその同報先情報がクリアされる（ステップＳ１７）。したがって、書き込みアドレスαは、次に到来するＡＴＭセルに対する書込みアドレス用として設定が可能になる。
【００５７】
ここで、書き込み制御テーブル２０及び、読み出し制御テーブル２１をメモリで構成する場合、メモリのアクセス時間と実際に処理する時間の関係が問題となる。今、４Ｘ４のスイッチを構成した場合、１セル時間に読み出されるセルは、各ハイウェイ（回線）当たり１セルであり、最大４セルとなる。したがって、４個の読み出しアドレスが発生する。
【００５８】
１個のアドレスの開放判定をするに当たり、書き込み制御部２は、１ウインドウに１回の読み出し（ステップＳ１２）、１回の書き込みの処理（ステップＳ１６）を含む。４個のアドレスでは、４回の読み出し、４回の書き込みの処理を含み、４つのウインドウが必要である。
【００５９】
図４は、図３の動作フローに対応するタイムチャートを説明する図である。図４において、各ステップの参照番号は、図３の動作フローに対応している。ここで、図３，図４の実施例では、読み出し制御回路からの、回線２にＡＴＭセルを同報した旨の通知（ステップＳ１０’）に対し、図３の処理が行われる場合を考える。
【００６０】
書き込み制御テーブル２０に設定した情報と、読み出し制御テーブル２１に記憶されている情報との比較のタイミング時点（ステップＳ１４’）では、未だ回線４に対する読み出し制御テーブル２１への書き込み動作（ステップＳ１６）が反映されていない。
【００６１】
このために、比較の結果の判定論理に誤りが生じる。かかる場合は、同報ＡＴＭセルに設定したアドレスαは、同報先の全ての回線への送出が完了した時点においても、開放されないことになる。
【００６２】
図５は、かかる不都合を解決する本発明の実施例を説明する動作フロー図である。図３の動作フローに対し、ビットセット生成ステップＳ１−１が追加されている。
【００６３】
このビットセット生成では、１セル時間に発生する読み出しアドレスの中に同一のものが無いかを予め判定して、ビットセットを生成する。ついで、図３において説明した処理が行われる。
【００６４】
ただし、図３の場合と異なり、読み出しステップ１２において、例えば回線４に対する読み出しアドレスαが戻された時には、それ以前の読み出しにおいて、同一アドレスαから読み出された回線がいずれであるかは、ビットセットにより既に判定されている。
【００６５】
ここで、上記のビットセット生成について図６を参照して説明する。図６では、実施例として８ｘ８のスイッチに対応する例である。書き込み制御部２において、ＡＴＭ読み出し制御部３から８つのハイウェイ回線に対するＡＴＭセルの読み出しアドレスが戻される都度、先に通知されたアドレスと比較する。
【００６６】
図６（Ｂ）は、ビットセットの対象となるハイウェイ（ＨＷ）回線０〜７のそれぞれに対し、比較対照となる先に通知されたアドレスに対応する比較対照のハイウェイ回線の例示である。
【００６７】
例えば、ビットセットの対象となるハイウェイ回線４の比較対照となるハイウェイがハイウェイ回線０であり、ビットセットの対象となるハイウェイ回線の比較対照となるハイウェイがハイウェイ回線０と４である。
【００６８】
さらに、この様な比較において、比較対照となる先のＡＴＭセルの読み出しアドレスに対するアドレスと同一の場合は、図６（Ａ）のｘの位置に１をセットしてビットマップを構成する。
【００６９】
したがって、図５に戻り説明すると、ステップ１２では読み出し制御テーブル２１から読みだされるデータには、回線２に対し同じ読み出しアドレスαからＡＴＭセルが既に読みだされていることが示されている。
【００７０】
次いで、ステップＳ１３でドレスで、回線４に対し１がセットされる。以下図３に説明したと同様に処理される。
【００７１】
この様にして１セル期間中にビットマップを予め生成する。ついで、図５の処理を行う際に、ステップＳ１２において、自己の読み出しアドレスαと同じであって、自己の読み出しタイミングより先に読み出しが行われた回線に対応するビット位置とともに、自己の回線に対応するビット位置に、１がセットされる。
【００７２】
これにより、図４において説明したように、既に判定が行われているが、読み取り制御テーブル２１への書き込み更新が間に合わない場合に生じる論理矛盾を回避することができる。
【００７３】
図７は、上記図６の処理を実行するための読み取り制御部２に備えられる同報呼処理部の構成例である。端子ＣＬにはクロックが入力される。
【００７４】
さらに、端子Ｔ１ には、読み出し制御部３からのデータが入力され、端子Ｔ２ には、読み出し制御部からの読み出しアドレスが入力される。また、端子Ｔ３ には、書き込み制御テーブル２０からの読み出しデータが入力される。
【００７５】
ビットセット発生回路３００は、図８に示すようにフリップフロップＦＦ２０〜２７，２８と、アドレス比較回路３１０〜３１６により構成される。８ｘ８のスイッチの実施例であり、回線（ＨＷ）０〜８の同報先のセット状態が、フリップフロップＦＦ２０〜２７に対応してセットされ、それらの出力がアドレス比較回路３１０〜３１６に入力される。
【００７６】
アドレス比較回路３１０〜３１６は、隣接するそれぞれフリップフロップＦＦ２０の出力と、それに続く各段のフリップフロップＦＦ２１〜ＦＦ２７の出力とを順次比較する。
【００７７】
したがって、それぞれの比較において一致する時、１を出力し、フリップフロップ２８にセットする。これにより図６（Ａ）において説明したようなビットセットが得られる。
【００７８】
図９に戻り、ビットセット発生回路３００の出力は、レジスタであるビットセット回路３０１に入力し、フリップフロップＦＦ１の出力と組にされる。この処理は、図５のフローのステップＳ１２，Ｓ１３に対応する。
【００７９】
比較回路３０２は、３段の比較器ＣＯＭＰ１〜ＣＯＭＰ３とフリップフロップＦＦ６〜ＦＦ８により構成され、書き込み制御テーブル２０の出力とフリップフロップＦＦ５を通して入力するビットセット３０１の出力と比較を行う。この処理は、図５のフローのステップＳ１４に対応する。
【００８０】
比較回路３０２における比較の結果、一致する場合は、全ての同報先回線にＡＴＭセルを送出したことになるので、アドレスの開放が可能である。したがって、この時は端子Ｔ４ にアドレス開放フラグが出力される。このアドレス開放フラグに従って、書き込み制御部２は、設定したアドレスを開放する。この処理は、図５のステップＳ１７に対応する。
【００８１】
一方、不一致の場合は、未だ全ての同報すべき回線にＡＴＭセルが送られていないので、フリップフロップＦＦ１１〜ＦＦ１６及び、ビットクリア回路３０３を通して再びフリップフロップＦＦ１ 〜ＦＦ４ にセットされるように帰還される。この処理は、図５のフローのステップＳ１６に対応する。
【００８２】
図９は、かかる図７及び、図８の構成例の対応する動作タイムチャートである。図９において、読み取りアドレスａは、書き込み制御部２において、ラッチクロック（ｃ参照）によりラッチされる。
【００８３】
このラッチされた読み取りアドレスにより、図７、図８のビットセット生成回路３００でビットセットデータが生成される（ｄ参照）。読み取り制御部３からのアドレス（ｅ参照）は、８τ後に更新して書き込まれる。読み取り制御部３から読み取りアドレスがセットされ（ｇ参照）、一方、ビットセットがセットされ（ｈ参照）、比較される。
【００８４】
この比較結果が３τ後に確定し（ｉ参照）、一致の場合は、アドレス開放フラグが出力される（ｊ参照）。不一致の場合は、再書き込みデータ（ｋ参照）が図６のフリップフロップＦＦ１〜ＦＦ４に帰還される。
【００８５】
【発明の効果】
以上図面に従い、実施の形態を説明したように、本発明により共通バッファのメモリ部を外部メモリとして、実現することが可能であり、ＬＳＩ化した場合の設計を容易にすることができる。また、メモリのアクセスタイミングを自由に設計することが可能であるので、回路の柔軟性を向上させることが可能である。
【００８６】
なお、上記図面を参照して説明される実施の形態は、本発明の説明のためのものであって、本発明はかかる実施の形態には限定されない。本発明の保護の範囲は、特許請求の範囲により定まり、特許請求の範囲の記載と均等の範囲も本発明の保護の範囲に含まれるものである。
【図面の簡単な説明】
【図１】本発明の共通バッファ装置のアドレス開放方法を実現する一実施の形態を示すブロック図である。
【図２】 ＴＡＧ情報の一例を説明する図である。
【図３】本発明の複数回線への同報通信の際の、共通バッファ装置のアドレス開放方法における動作フローを説明する図である。
【図４】図３の動作フローに対応するタイムチャートである。
【図５】本発明の実施例を説明する図である。
【図６】図５におけるビットセットの生成を説明する図である。
【図７】本発明の実施の形態における同報通信書込テーブルのデータ処理部の構成例ブロック図である。
【図８】本発明の実施の形態における同報通信書込テーブルのビットセット生成部の構成例ブロック図である。
【図９】図４の実施例に対応するタイムチャートである。
【図１０】ＡＴＭ交換機の共通バッファ装置の構成と動作を説明する図である。
【図１１】図１０において、同報通信の場合の問題を説明する図である。
【符号の説明】
１ 共通バッファ装置
２ 書込制御部
３ 読み出し制御部
３０〜３ｎ 回線対応の読み出し制御回路
２０ 書き込み制御テーブル
２１ 読み出し制御テーブル
４ アドレスバッファメモリ
１００ ＡＴＭセル
５、６ ハイウェイインタフェース
１００、１１５ 多重化回路
２００、２１５ 多重分離回路
ＭＥＭ０〜ＭＥＭ１５ バッファメモリ
【発明の属する技術分野】
本発明は、アドレス開放方法及び、これを用いるＡＴＭ（非同期転送モード）交換システムの共通バッファ装置のに関する。
【０００２】
【従来の技術】
ＡＴＭ交換システムにおいては、共通バッファ装置を用い、この共通バッファ装置に対する書込み及び、読み出しアドレスを各出力ハイウェイＨＷ（Ｈｉｇｈｗａｙ）ごとに管理することによりセルのスイッチング（交換）を実現している。
【０００３】
図１０は、かかるＡＴＭ交換システムにおける共通バッファ装置の構成例を説明する一例である。セルバッファモジュール１がハイウェイインタフェース５，６を通してハイウェイ回線側に接続される。
【０００４】
セルバッファモジュール１は、その中心となるセルバッファメモリが、１６個のバッファメモリＭＥＭ０〜ＭＥＭ１５で構成され、バッファメモリＭＥＭ０〜ＭＥＭ１５のそれぞれに対応する数の多重化回路（ＭＵＸ）１００〜１１５と、多重分離回路（ＤＥＭＵＸ）２００〜２１５を有する。
【０００５】
共通バッファ制御部として、書込み制御部２、読み出し制御部３を有し、又、これら書き込み制御部２及び、読み出し制御部３に付随して、アドレスバッファメモリ４を有する。
【０００６】
セルバッファメモリは、セルの深さが１２８Ｋセルの容量を持ち、ビットスライス形式でＡＴＭセルを保持する。さらに、セルバッファメモリを構成する１６個のバッファメモリＭＥＭ０〜ＭＥＭ１５は、ＡＴＭセルを１６ビットパラレルにした時の各ビットが対応する。
【０００７】
ＡＴＭセルは、６４バイト（ｂｙｔｅ）であるために、１６ビットパラレルにした場合、３２クロック幅が１セル分の時間である。そして、ビットスライスにおいては、各ビットをパラレルに展開した３２ビット／クロックのデータを制御単位として処理を行う。
【０００８】
すなわち、図１０において、ハイウェイインタフェ−ス５の各ハイウェイ回線から入力される到来したＡＴＭセルは、３２ビット幅で、１６個にビットスライスされる。この３２ビット幅のビットスライスは、パラレル（並列）にセルバッファモジュール１に入力する。
【０００９】
セルバッファモジュール１において、パラレルに入力されたビットスライスは、同一のビット目毎に多重化回路ＭＵＸで多重化される。すなわち、図１０において、例えば多重化回路（ＭＵＸ）１００は、各ＡＴＭセルの１ビット目に対応する１６個のビットスライスを多重化し、又、多重化回路（ＭＵＸ）１１５は、１６ビット目のビットスライスを多重化する。
【００１０】
このように、多重化回路（ＭＵＸ）１００〜１１５で多重化されたビットスライスを、対応するビットの１６個のバッファメモリＭＥＭ０〜ＭＥＭ１５にパラレルに格納する。この時の格納アドレスが、共通バッファ制御部の書込み制御部２により設定される。
【００１１】
書込み制御部２により設定された格納アドレスは、アドレスバッファメモリ４に記憶される。一方、共通バッファ制御部の読み出し制御部３により、書込みアドレスに対応するアドレスが読み出しアドレスとして与えられ、当該読み出しアドレスから３２ビット幅の１６個のビットスライがパラレルに読み出される。
【００１２】
この様に読み出された１６個のビットパラレルは、それぞれ多重分離回路（ＤＭＵＸ）２００〜２１５により分離され、送出先の回線にハイウェイインタフェース６を通して送り出される。
【００１３】
図１１は、上記の書込み制御部２による格納アドレスの設定と、格納アドレスの開放の手順を説明する図である。図１１において、多重化回路（ＭＵＸ）１００〜１１５からの到来ＡＴＭセルが入力する（ステップＳ０）と、セルのＴＡＧ情報が書込み制御部２により分析され、空きアドレスαが書込みアドレスαとして（ステップＳ１）、アドレスバッファメモリ４に書き込まれる。
【００１４】
ついで、セルバッファモジュール１のメモリＭＥＭ０〜ＭＥＭ１４の設定された書込みアドレスαにセルが書き込まれる（ステップＳ２）。さらに、書込み制御部２は、セル１００のＴＡＧ情報からアドレスαに書き込んだセルデータを読み出すべハイウェイ回線に対応する、読み出し制御部３の読み出し制御回路ＲＣ１〜ＲＣｎに書込みアドレスを読み出しアドレスとして、通知する（ステップＳ３）。
【００１５】
読み出し制御部３の読み出し制御回路ＲＣ１〜ＲＣｎは、通知された読み出しアドレスを順次ＦＩＦＯメモリに書き込む。そして、書き込みの順に自己の対応する回線に設定された読み出しアドレスαをアクセスして、セルデータを読み出す（ステップＳ４）。
【００１６】
読み出し制御回路ＲＣ１〜ＲＣｎは、更に、セルデータの読み出しを行った読み出しアドレスαを書込み制御部２に通知する（ステップＳ５）。
【００１７】
書込み制御部２は、読み出しアドレスαを受けると、アドレスバッファメモリ４に設定してある対応する書き込みアドレスαを、アドレスバッファメモリ４から削除して開放する（ステップＳ６）。
【００１８】
この様に、セルバッファモジュール１の書込みアドレスは、読み出し制御部３によりＡＴＭセルがバッファメモリＭＥＭ０〜ＭＥＭ１５から読み出され、ハイウェイ回線に送られた時点で開放される。開放されたアドレスは、次に到来するＡＴＭセルに対する書込みアドレス用として保管される。
【００１９】
【発明が解決しようとする課題】
上記の様に、ある回線に読み出しが行われる場合において、バッファメモリＭＥＭ０〜ＭＥＭ１５から読み出されたＡＴＭセルが回線に送られた時に、バッファモジュール１の書込みアドレスが開放され、次に到来するＡＴＭセルに対する書込みアドレス用として保管される。ここで、上記した従来の方式では、到来するＡＴＭセルが、複数の回線に同一セルを送出する同報呼である場合に不都合が生じる。
【００２０】
すなわち、同報通信呼のＡＴＭセルの場合には、ある回線に対してＡＴＭセルの読み出しが行われたとしても、その時点でのアドレス開放は単純にはできない。そのＡＴＭセルがコピーされるべき全ての回線において、読み出しが完了していないと開放ができない。かかる不都合に対し、これまで各種の方式が提案されている。
【００２１】
ここで、図１０に示すセルバッファモジュール１は、先に説明した様にセルの深さが１２８Ｋセルの容量を持つものである。これに対応して、アドレスバッファメモリ４の容量も大きいものとなる。したがって、共通バッファ装置をＬＳＩ化することを考慮する場合は、ＬＳＩ内部にかかる大容量のメモリを設けることは有利でない。
【００２２】
これらの大容量メモリは、外部メモリで構成することが有利である。しかし、外部メモリのアクセス速度と、ＬＳＩ内部の信号処理速度の相違による不都合が生じる。
【００２３】
したがって、本発明の目的は、高速メモリを用い且つ、簡易な構成で同報呼に対しても効率よくバッファメモリに対する書込みアドレスを開放できるアドレス開放方法及び、これを用いるＡＴＭ交換システムの共通バッファ装置を提供することにある。
【００２４】
【課題を解決するための手段】
上記の本発明の課題を解決する共通バッファ装置のアドレス開放方法は、所定の回線に送出するＡＴＭセルに対し、共通バッファアメモリの書込みアドレスを設定し、この設定された書き込みアドレスにＡＴＭセルを書込み、設定された書込みアドレスに対応するアドレスから該ＡＴＭセルを読み出し、該所定の回線に送出し、次いで、該当する書き込みアドレスを開放する共通バッファ装置のアドレス開放方法を前提とする。
【００２５】
さらに、その特徴は、前記共通バッファ装置の一のアドレスに書き込まれたＡＴＭセルが同報送出される複数の同報先回線を書込み制御テーブルに設定し、前記一のアドレスに書き込まれたＡＴＭセルが読み出されるごとに、読み出し制御テーブルのＡＴＭセルの送出先回線と、書込み制御テーブルに設定された複数の同報先回線とを比較し、この比較が一致する時、前記書込み制御テーブルに設定されたＡＴＭセルの書込アドレスを開放する。
【００２６】
また、１の態様として前記において、読み出し制御テーブルのＡＴＭセルの送出先回線と、同報通信書込み制御テーブルに設定された複数の同報先回線との比較において、不一致の時に、前記読み出し制御テーブルにＡＴＭセルを送出した回線を追加記録し、更新する。
【００２７】
さらに、別の態様として、前記共通バッファ装置の一のアドレスに書き込まれたＡＴＭセルが同報送出される複数の同報先回線を書込み制御テーブルに設定し、１セル時間に発生する読み出しアドレスの中に同一のものが無いかを予め判定して、読み出し制御テーブルにビットセットを生成し、前記一のアドレスに書き込まれたＡＴＭセルが読み出されるごとに、読み出し制御テーブルの対応するビットセットと、書込み制御テーブルに設定された複数の同報先回線とを比較し、この比較が一致する時、前記書込み制御テーブルに設定されたＡＴＭセルの書込アドレスを開放する。
【００２８】
また、一の態様として、前記ビットセットは、順次隣接する読み出し回線ごとに読み出しアドレスが一致するかを判定して求める。
【００２９】
上記共通バッファ装置のアドレス開放方法を用いる共通バッファ装置の基本構成として、共通バッファメモリと、所定の回線に送出するＡＴＭセルに対し、前記共通バッファアメモリに書込むアドレスを設定する書込み制御部と、書込み制御部により設定されたアドレスからＡＴＭセルを読み出し、対応する回線に送出制御する読み出し制御部と、前記共通バッファ装置の一のアドレスに書き込まれたＡＴＭセルが同報送出される複数の同報先回線が設定される書込み制御テーブルと、前記共通バッファメモリから、複数の同報先回線が設定されたＡＴＭセルが読み出される毎に、読み出されたＡＴＭセルの送出を行った先の回線を設定する読み出し制御テーブルとを有する。
【００３０】
また、共通バッファ装置の一態様として、前記書込み制御部は、前記書込み制御テーブルの同報先回線と、前記読み出し制御テーブルに設定された、ＡＴＭセルの送出を行った先の回線とを比較し、比較が一致するときに、前記書込み制御部により設定された書込みアドレスを開放するように制御する。
【００３１】
さらに、一態様として、前記共通バッファメモリ、書き込み制御テーブル及び、読み出し制御テーブルを外部メモリで構成したことを特徴とする。
【００３２】
さらにまた、別の態様として、前記書込み制御部は、読み出し制御部により、読み出されたＡＴＭセルの送出先回線を示すデータを順次セットされるレジスタと、前記共通バッファメモリの同一のアドレスに書き込まれたＡＴＭセルを読みだし、送出した回線を示すビットマップを生成するビットマップ生成部と、このビットマップ生成部により生成されたビットマップと、前記書き込み制御テーブルの対応する、同一の書き込みアドレスが設定されたハイウェイ回線とを比較する比較部と、この出力により、該読み出されたＡＴＭセルの送出先ハイウェイ回線を示すデータを前記レジスタに帰還するか、前記書き込み制御テーブルの内容をクリアするかの制御部を有する。
【００３３】
本発明の更なる目的及び、特徴は、以下の発明の実施の形態の説明から明らかとなる。
【００３４】
【発明の実施の形態】
以下本発明の実施の形態を図面を参照して説明する。なお、図において、同一又は、類似のものには同一の参照数字又は、参照記号を付して説明する。
【００３５】
図１は、本発明の共通バッファ装置のアドレス開放方法を実現する一実施の形態を示すブロック図である。特に、図９に示した共通バッファ装置において、本発明の特徴となる書き込み制御部２及び、読み出し制御部３を含む共通バッファ制御部におけるアドレス開放動作を説明する図である。
【００３６】
本発明の構成の特徴は、書き込み制御テーブル２０と、読み出し制御テーブル２１を有する点にある。かかる書込み制御テーブル２０と読み出し制御テーブル２１は、アドレスバッファメモリ４（図９参照）を外部メモリとして、これに格納することが可能である。
【００３７】
ＡＴＭセル１００が到来すると、書込み制御部２は、当該ＡＴＭセルのＴＡＧ情報を読み取り（ステップＳ００）、同報通信呼であるか否かを判断する。同報通信呼である場合、同報送信先の回線を認識する。
【００３８】
ＡＴＭセルのＴＡＧの一例が、図２に示される。同報呼である場合は、同報呼指示ビットＭＣが１にセットされている。さらに、同報先のハイウェイ回線番号に１がセットされる。図２の例では、ハイウェイ回線２と４に１がセットされ、これらの回線にＡＴＭセルが同報される。
【００３９】
このように、ＴＡＧ情報から同報呼であること及び、同報先回線を認識すると、書き込み制御部２は、空きアドレスを検索する。検索された空きアドレスαは、書込みアドレスαとして、書込み制御テーブル（ＭＣＴＷ）２０に設定する（ステップＳ０１）。
【００４０】
書込み制御テーブル２０は、Ｎまでのアドレスを有し、設定された書込みアドレスαの位置に、方路を設定すべき即ち、ＡＴＭセルを同報すべき回線に１をセットする。図２のＴＡＧ情報に従えば、回線２と４に対して１がセットされる。
【００４１】
さらに、書込み制御部２は、本発明に従い外部メモリとして備えられるバッファメモリＭＥＭ０〜ＭＥＭ１４において、設定したアドレスαにアクセスして、当該アドレスαの位置に到来ＡＴＭセルの格納を可能とする（ステップＳ０２）。
【００４２】
書込み制御部２は、同時に、読み出し制御部２の読み出し制御回路（ＲＣ０〜ＲＣｎ）３０〜３ｎのうち、同報送信先の回線に対応する読み出し制御回路（図２の例に従えば、回線２及び、４に対応する読み出し制御回路）にアドレスαを読み出しアドレスαとして通知する（ステップＳ０３）。
【００４３】
ここで、読み出し制御回路（ＲＣ０〜ＲＣｎ）３０〜３ｎは、それぞれＦＩＦＯメモリを有する。書き込み制御部２から通知される読み出しアドレスを順次に格納する。そして、格納された順にアドレスを読み出し、バッファメモリＭＥＭ０〜ＭＥＭ１４をアクセスして、ＡＴＭセルを読みだす。
【００４４】
したがって、読み出し制御回路（ＲＣ０〜ＲＣｎ）３０〜３ｎは、それぞれＦＩＦＯメモリに格納される読み出しアドレスのキューの大きさによりにバッファメモリＭＥＭ０〜ＭＥＭ１４へのアクセスタイミングが異なる。
【００４５】
これにより読み出しアドレスαが通知された、読み出し制御回路３０〜３ｎは、それぞれ異なる所定のタイミングで、アドレスαに格納されたＡＴＭセルデータを読み出す（ステップＳ０４）。
【００４６】
読み出されたＡＴＭセルデータは、図１では図示省略されているハイウェイインタフェース６（図９参照）を通して送出される。同時に読み出し制御回路３０〜３ｎは、それぞれＡＴＭセルを読み出したアドレスαを、書込み制御部２に戻す（ステップＳ０５）。
【００４７】
書き込み制御部２は、同様に外部メモリに格納される読み出し制御テーブル２１の、読み出し制御部３から戻された読み出しアドレスαの位置に、同報セルの送出済の回線番号を１（フラグを立てる）に設定する。
【００４８】
次いで、書込み制御部２は、書込み制御テーブル２０の書込みアドレスαが登録された回線と、読み出し制御テーブル２１の同報ＡＴＭセルの送出済み回線の内容とを比較する。全てが一致した時に、書込みアドレスαを開放する（ステップＳ０６）。
【００４９】
図３は、本発明の複数回線への同報通信の際の、上記した共通バッファ装置のアドレス開放方法における動作フローの詳細を説明する図である。特に、かかる書込み制御テーブル２０と読み出し制御テーブル２１の内容比較の詳細を説明する図である。実施例として、アドレスバッファモジュール１は、４ｘ４のスイッチ機能を有し、従って、回線１〜４の４回線分が接続される例を考える。さらに、回線１〜回線４のうち回線２と回線４にＡＴＭセルが同報される場合を想定する。
【００５０】
書込み制御部３の該当する書込み制御回路から、バッファメモリＭＥＭ０〜ＭＥＭ１５のアドレスαからＡＴＭセルを読み出し、回線４に送出した旨の通知が、書込み制御部２に送られる（ステップＳ１０）。
【００５１】
書込み制御部２は、これに基づき書込み制御テーブル２０からアドレスαの書込みアドレスを設定した、ＡＴＭセルを同報する先の回線情報（回線２及び回線４に同報すること）を読み出し、レジスタにセットする（ステップＳ１１）。同時に、書込み制御部２は、読み出し制御テーブル２１に記録されているアドレスαから読み出したＡＴＭセルの送出先回線の情報を読み出す（ステップＳ１２）。
【００５２】
この時、読み出し制御テーブル２１に記録されている、アドレスαから読み出したＡＴＭセルの送出先回線は未だ存在しないので、回線１〜４にはオール０がセットされている。
【００５３】
次いで、ステップＳ１０において読み出しアドレスαが戻される際に示されるセル送出回線は、回線４であることが示されているので、レジスタの回線４の対応ビット位置に１がセットされる（ステップＳ１３）。
【００５４】
ついで、ステップＳ１１及び、ステップＳ１３でセットされたレジスタの状態を比較する（ステップＳ１４）。
【００５５】
この比較において、一致、不一致を判定する（ステップＳ１５）。この判定において、不一致である場合には、ステップＳ１３におけるレジスタの状態が、読み出し制御テーブル２１に記録され（ステップＳ１６）、他の同報先回線へのＡＴＭセルの読み出しの通知を待ち、同様の処理が繰り返される。
【００５６】
また、ステップＳ１５において、一致と判定されると、即ち、全ての同報先にＡＴＭセルが送出されたと判断されると、書込み制御テーブル２０の該当する書き込みアドレスαとその同報先情報がクリアされる（ステップＳ１７）。したがって、書き込みアドレスαは、次に到来するＡＴＭセルに対する書込みアドレス用として設定が可能になる。
【００５７】
ここで、書き込み制御テーブル２０及び、読み出し制御テーブル２１をメモリで構成する場合、メモリのアクセス時間と実際に処理する時間の関係が問題となる。今、４Ｘ４のスイッチを構成した場合、１セル時間に読み出されるセルは、各ハイウェイ（回線）当たり１セルであり、最大４セルとなる。したがって、４個の読み出しアドレスが発生する。
【００５８】
１個のアドレスの開放判定をするに当たり、書き込み制御部２は、１ウインドウに１回の読み出し（ステップＳ１２）、１回の書き込みの処理（ステップＳ１６）を含む。４個のアドレスでは、４回の読み出し、４回の書き込みの処理を含み、４つのウインドウが必要である。
【００５９】
図４は、図３の動作フローに対応するタイムチャートを説明する図である。図４において、各ステップの参照番号は、図３の動作フローに対応している。ここで、図３，図４の実施例では、読み出し制御回路からの、回線２にＡＴＭセルを同報した旨の通知（ステップＳ１０’）に対し、図３の処理が行われる場合を考える。
【００６０】
書き込み制御テーブル２０に設定した情報と、読み出し制御テーブル２１に記憶されている情報との比較のタイミング時点（ステップＳ１４’）では、未だ回線４に対する読み出し制御テーブル２１への書き込み動作（ステップＳ１６）が反映されていない。
【００６１】
このために、比較の結果の判定論理に誤りが生じる。かかる場合は、同報ＡＴＭセルに設定したアドレスαは、同報先の全ての回線への送出が完了した時点においても、開放されないことになる。
【００６２】
図５は、かかる不都合を解決する本発明の実施例を説明する動作フロー図である。図３の動作フローに対し、ビットセット生成ステップＳ１−１が追加されている。
【００６３】
このビットセット生成では、１セル時間に発生する読み出しアドレスの中に同一のものが無いかを予め判定して、ビットセットを生成する。ついで、図３において説明した処理が行われる。
【００６４】
ただし、図３の場合と異なり、読み出しステップ１２において、例えば回線４に対する読み出しアドレスαが戻された時には、それ以前の読み出しにおいて、同一アドレスαから読み出された回線がいずれであるかは、ビットセットにより既に判定されている。
【００６５】
ここで、上記のビットセット生成について図６を参照して説明する。図６では、実施例として８ｘ８のスイッチに対応する例である。書き込み制御部２において、ＡＴＭ読み出し制御部３から８つのハイウェイ回線に対するＡＴＭセルの読み出しアドレスが戻される都度、先に通知されたアドレスと比較する。
【００６６】
図６（Ｂ）は、ビットセットの対象となるハイウェイ（ＨＷ）回線０〜７のそれぞれに対し、比較対照となる先に通知されたアドレスに対応する比較対照のハイウェイ回線の例示である。
【００６７】
例えば、ビットセットの対象となるハイウェイ回線４の比較対照となるハイウェイがハイウェイ回線０であり、ビットセットの対象となるハイウェイ回線の比較対照となるハイウェイがハイウェイ回線０と４である。
【００６８】
さらに、この様な比較において、比較対照となる先のＡＴＭセルの読み出しアドレスに対するアドレスと同一の場合は、図６（Ａ）のｘの位置に１をセットしてビットマップを構成する。
【００６９】
したがって、図５に戻り説明すると、ステップ１２では読み出し制御テーブル２１から読みだされるデータには、回線２に対し同じ読み出しアドレスαからＡＴＭセルが既に読みだされていることが示されている。
【００７０】
次いで、ステップＳ１３でドレスで、回線４に対し１がセットされる。以下図３に説明したと同様に処理される。
【００７１】
この様にして１セル期間中にビットマップを予め生成する。ついで、図５の処理を行う際に、ステップＳ１２において、自己の読み出しアドレスαと同じであって、自己の読み出しタイミングより先に読み出しが行われた回線に対応するビット位置とともに、自己の回線に対応するビット位置に、１がセットされる。
【００７２】
これにより、図４において説明したように、既に判定が行われているが、読み取り制御テーブル２１への書き込み更新が間に合わない場合に生じる論理矛盾を回避することができる。
【００７３】
図７は、上記図６の処理を実行するための読み取り制御部２に備えられる同報呼処理部の構成例である。端子ＣＬにはクロックが入力される。
【００７４】
さらに、端子Ｔ１ には、読み出し制御部３からのデータが入力され、端子Ｔ２ には、読み出し制御部からの読み出しアドレスが入力される。また、端子Ｔ３ には、書き込み制御テーブル２０からの読み出しデータが入力される。
【００７５】
ビットセット発生回路３００は、図８に示すようにフリップフロップＦＦ２０〜２７，２８と、アドレス比較回路３１０〜３１６により構成される。８ｘ８のスイッチの実施例であり、回線（ＨＷ）０〜８の同報先のセット状態が、フリップフロップＦＦ２０〜２７に対応してセットされ、それらの出力がアドレス比較回路３１０〜３１６に入力される。
【００７６】
アドレス比較回路３１０〜３１６は、隣接するそれぞれフリップフロップＦＦ２０の出力と、それに続く各段のフリップフロップＦＦ２１〜ＦＦ２７の出力とを順次比較する。
【００７７】
したがって、それぞれの比較において一致する時、１を出力し、フリップフロップ２８にセットする。これにより図６（Ａ）において説明したようなビットセットが得られる。
【００７８】
図９に戻り、ビットセット発生回路３００の出力は、レジスタであるビットセット回路３０１に入力し、フリップフロップＦＦ１の出力と組にされる。この処理は、図５のフローのステップＳ１２，Ｓ１３に対応する。
【００７９】
比較回路３０２は、３段の比較器ＣＯＭＰ１〜ＣＯＭＰ３とフリップフロップＦＦ６〜ＦＦ８により構成され、書き込み制御テーブル２０の出力とフリップフロップＦＦ５を通して入力するビットセット３０１の出力と比較を行う。この処理は、図５のフローのステップＳ１４に対応する。
【００８０】
比較回路３０２における比較の結果、一致する場合は、全ての同報先回線にＡＴＭセルを送出したことになるので、アドレスの開放が可能である。したがって、この時は端子Ｔ４ にアドレス開放フラグが出力される。このアドレス開放フラグに従って、書き込み制御部２は、設定したアドレスを開放する。この処理は、図５のステップＳ１７に対応する。
【００８１】
一方、不一致の場合は、未だ全ての同報すべき回線にＡＴＭセルが送られていないので、フリップフロップＦＦ１１〜ＦＦ１６及び、ビットクリア回路３０３を通して再びフリップフロップＦＦ１ 〜ＦＦ４ にセットされるように帰還される。この処理は、図５のフローのステップＳ１６に対応する。
【００８２】
図９は、かかる図７及び、図８の構成例の対応する動作タイムチャートである。図９において、読み取りアドレスａは、書き込み制御部２において、ラッチクロック（ｃ参照）によりラッチされる。
【００８３】
このラッチされた読み取りアドレスにより、図７、図８のビットセット生成回路３００でビットセットデータが生成される（ｄ参照）。読み取り制御部３からのアドレス（ｅ参照）は、８τ後に更新して書き込まれる。読み取り制御部３から読み取りアドレスがセットされ（ｇ参照）、一方、ビットセットがセットされ（ｈ参照）、比較される。
【００８４】
この比較結果が３τ後に確定し（ｉ参照）、一致の場合は、アドレス開放フラグが出力される（ｊ参照）。不一致の場合は、再書き込みデータ（ｋ参照）が図６のフリップフロップＦＦ１〜ＦＦ４に帰還される。
【００８５】
【発明の効果】
以上図面に従い、実施の形態を説明したように、本発明により共通バッファのメモリ部を外部メモリとして、実現することが可能であり、ＬＳＩ化した場合の設計を容易にすることができる。また、メモリのアクセスタイミングを自由に設計することが可能であるので、回路の柔軟性を向上させることが可能である。
【００８６】
なお、上記図面を参照して説明される実施の形態は、本発明の説明のためのものであって、本発明はかかる実施の形態には限定されない。本発明の保護の範囲は、特許請求の範囲により定まり、特許請求の範囲の記載と均等の範囲も本発明の保護の範囲に含まれるものである。
【図面の簡単な説明】
【図１】本発明の共通バッファ装置のアドレス開放方法を実現する一実施の形態を示すブロック図である。
【図２】 ＴＡＧ情報の一例を説明する図である。
【図３】本発明の複数回線への同報通信の際の、共通バッファ装置のアドレス開放方法における動作フローを説明する図である。
【図４】図３の動作フローに対応するタイムチャートである。
【図５】本発明の実施例を説明する図である。
【図６】図５におけるビットセットの生成を説明する図である。
【図７】本発明の実施の形態における同報通信書込テーブルのデータ処理部の構成例ブロック図である。
【図８】本発明の実施の形態における同報通信書込テーブルのビットセット生成部の構成例ブロック図である。
【図９】図４の実施例に対応するタイムチャートである。
【図１０】ＡＴＭ交換機の共通バッファ装置の構成と動作を説明する図である。
【図１１】図１０において、同報通信の場合の問題を説明する図である。
【符号の説明】
１ 共通バッファ装置
２ 書込制御部
３ 読み出し制御部
３０〜３ｎ 回線対応の読み出し制御回路
２０ 書き込み制御テーブル
２１ 読み出し制御テーブル
４ アドレスバッファメモリ
１００ ＡＴＭセル
５、６ ハイウェイインタフェース
１００、１１５ 多重化回路
２００、２１５ 多重分離回路
ＭＥＭ０〜ＭＥＭ１５ バッファメモリ
Claims (7)
- 所定の回線に送出するＡＴＭセルに対し、共通バッファアメモリの書込みアドレスを設定し、該設定された書込みアドレスに前記ＡＴＭセルを書込み、該設定された書込みアドレスに対応するアドレスから前記ＡＴＭセルを読み出し、前記所定の回線に送出し、次いで、該当する書込みアドレスを開放する共通バッファ装置のアドレス開放方法であって、
前記共通バッファ装置の一のアドレスに書き込まれたＡＴＭセルが同報送出される複数の同報先回線をアドレス可能なメモリで構成された書込み制御テーブルの対応するアドレス位置に設定し、
前記一のアドレスに書き込まれたＡＴＭセルが読み出されるごとに、読み出されたＡＴＭセルの送出を行なった先の回線を設定する、アドレス可能なメモリで構成された読み出し制御テーブルのＡＴＭセルの送出先回線と、該書込み制御テーブルに設定された該複数の同報先回線とを比較し、
該比較が一致する時、該書込み制御テーブルに設定されたＡＴＭセルの書込アドレスを開放する
ことを特徴とする共通バッファ装置のアドレス開放方法。 - 請求項１において、
前記読み出し制御テーブルのＡＴＭセルの送出先回線と、前記書込み制御テーブルに設定された該複数の同報先回線との比較において、不一致の時に、前記読み出し制御テーブルにＡＴＭセルを送出した回線を追加記録し、更新することを特徴とする共通バッファ装置のアドレス開放方法。 - 所定の回線に送出するＡＴＭセルに対し、共通バッファアメモリの書込みアドレスを設定し、該設定された書込みアドレスに前記ＡＴＭセルを書込み、前記設定された書込みアドレスに対応するアドレスから前記ＡＴＭセルを読み出し、前記所定の回線に送出し、次いで、該当する書込みアドレスを開放する共通バッファ装置のアドレス開放方法であって、
前記共通バッファ装置の一のアドレスに書き込まれたＡＴＭセルが同報送出される複数の同報先回線をアドレス可能なメモリで構成された書込み制御テーブルの対応するアドレス位置に設定し、
１セル時間に発生する読み出しアドレスの中に同一のものが無いかを予め判定して、読み出されたＡＴＭセルの送出を行なった先の回線に対応して、アドレス可能なメモリで構成された読み出し制御テーブルにビットセットを生成し、
前記一のアドレスに書き込まれたＡＴＭセルが読み出されるごとに、前記読み出し制御テーブルの対応するビットセットと、前記書込み制御テーブルに設定された該複数の同報先回線とを比較し、
該比較が一致する時、前記書込み制御テーブルに設定されたＡＴＭセルの書込アドレスを開放する
ことを特徴とする共通バッファ装置のアドレス開放方法。 - 請求項３において、
前記ビットセットは、順次隣接する読み出し回線ごとに読み出しアドレスが一致するかを判定して求めることを特徴とする共通バッファ装置のアドレス開放方法。 - 共通バッファメモリと、
所定の回線に送出するＡＴＭセルに対し、前記共通バッファアメモリに書込むアドレスを設定する書込み制御部と、
該書込み制御部により設定されたアドレスからＡＴＭセルを読み出し、対応する回線に送出制御する読み出し制御部と、
前記共通バッファ装置の一のアドレスに書き込まれたＡＴＭセルが同報送出される複数の同報先回線が設定される、アドレス可能なメモリで構成された書込み制御テーブルと、
前記共通バッファ装置から、複数の同報先回線が設定されたＡＴＭセルが読み出される毎に、前記読み出されたＡＴＭセルの送出を行った先の回線が設定される、アドレス可能なメモリで構成された読み出し制御テーブルとを有することを特徴とする共通バッファ装置。 - 請求項５において、
前記書込み制御部は、前記書込み制御テーブルの同報先回線と、前記読み出し制御テーブルに設定された、ＡＴＭセルの送出を行った先の回線とを比較し、比較が一致するときに、前記書込み制御部により設定された書込みアドレスを開放するように制御することを特徴とする共通バッファ装置。 - 請求項６において、
前記書込み制御部は、読み出し制御部により、読み出されたＡＴＭセルの送出先回線を示すデータを順次セットされるレジスタと、
前記共通バッファメモリの同一のアドレスに書き込まれたＡＴＭセルを読みだし、送出した回線を示すビットマップを生成するビットマップ生成部と、該ビットマップ生成部により生成されたビットマップと、
前記書込み制御テーブルの対応する、同一の書込みアドレスが設定されたハイウェイ回線とを比較する比較部と、
該比較部の出力により、該読み出されたＡＴＭセルの送出先ハイウェイ回線を示すデータを前記読み出し制御テーブルに帰還するか、前記書込み制御テーブルの内容をクリアするかの制御部を有することを特徴とする共通バッファ装置。
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