JP3604282B2 - アドレス開放方法及び、これを用いるatm交換システムの共通バッファ装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、アドレス開放方法及び、これを用いるATM(非同期転送モード)交換システムの共通バッファ装置のに関する。
【0002】
【従来の技術】
ATM交換システムにおいては、共通バッファ装置を用い、この共通バッファ装置に対する書込み及び、読み出しアドレスを各出力ハイウェイHW(Highway)ごとに管理することによりセルのスイッチング(交換)を実現している。
【0003】
図10は、かかるATM交換システムにおける共通バッファ装置の構成例を説明する一例である。セルバッファモジュール1がハイウェイインタフェース5,6を通してハイウェイ回線側に接続される。
【0004】
セルバッファモジュール1は、その中心となるセルバッファメモリが、16個のバッファメモリMEM0〜MEM15で構成され、バッファメモリMEM0〜MEM15のそれぞれに対応する数の多重化回路(MUX)100〜115と、多重分離回路(DEMUX)200〜215を有する。
【0005】
共通バッファ制御部として、書込み制御部2、読み出し制御部3を有し、又、これら書き込み制御部2及び、読み出し制御部3に付随して、アドレスバッファメモリ4を有する。
【0006】
セルバッファメモリは、セルの深さが128Kセルの容量を持ち、ビットスライス形式でATMセルを保持する。さらに、セルバッファメモリを構成する16個のバッファメモリMEM0〜MEM15は、ATMセルを16ビットパラレルにした時の各ビットが対応する。
【0007】
ATMセルは、64バイト(byte)であるために、16ビットパラレルにした場合、32クロック幅が1セル分の時間である。そして、ビットスライスにおいては、各ビットをパラレルに展開した32ビット/クロックのデータを制御単位として処理を行う。
【0008】
すなわち、図10において、ハイウェイインタフェ−ス5の各ハイウェイ回線から入力される到来したATMセルは、32ビット幅で、16個にビットスライスされる。この32ビット幅のビットスライスは、パラレル(並列)にセルバッファモジュール1に入力する。
【0009】
セルバッファモジュール1において、パラレルに入力されたビットスライスは、同一のビット目毎に多重化回路MUXで多重化される。すなわち、図10において、例えば多重化回路(MUX)100は、各ATMセルの1ビット目に対応する16個のビットスライスを多重化し、又、多重化回路(MUX)115は、16ビット目のビットスライスを多重化する。
【0010】
このように、多重化回路(MUX)100〜115で多重化されたビットスライスを、対応するビットの16個のバッファメモリMEM0〜MEM15にパラレルに格納する。この時の格納アドレスが、共通バッファ制御部の書込み制御部2により設定される。
【0011】
書込み制御部2により設定された格納アドレスは、アドレスバッファメモリ4に記憶される。一方、共通バッファ制御部の読み出し制御部3により、書込みアドレスに対応するアドレスが読み出しアドレスとして与えられ、当該読み出しアドレスから32ビット幅の16個のビットスライがパラレルに読み出される。
【0012】
この様に読み出された16個のビットパラレルは、それぞれ多重分離回路(DMUX)200〜215により分離され、送出先の回線にハイウェイインタフェース6を通して送り出される。
【0013】
図11は、上記の書込み制御部2による格納アドレスの設定と、格納アドレスの開放の手順を説明する図である。図11において、多重化回路(MUX)100〜115からの到来ATMセルが入力する(ステップS0)と、セルのTAG情報が書込み制御部2により分析され、空きアドレスαが書込みアドレスαとして(ステップS1)、アドレスバッファメモリ4に書き込まれる。
【0014】
ついで、セルバッファモジュール1のメモリMEM0〜MEM14の設定された書込みアドレスαにセルが書き込まれる(ステップS2)。さらに、書込み制御部2は、セル100のTAG情報からアドレスαに書き込んだセルデータを読み出すべハイウェイ回線に対応する、読み出し制御部3の読み出し制御回路RC1〜RCnに書込みアドレスを読み出しアドレスとして、通知する(ステップS3)。
【0015】
読み出し制御部3の読み出し制御回路RC1〜RCnは、通知された読み出しアドレスを順次FIFOメモリに書き込む。そして、書き込みの順に自己の対応する回線に設定された読み出しアドレスαをアクセスして、セルデータを読み出す(ステップS4)。
【0016】
読み出し制御回路RC1〜RCnは、更に、セルデータの読み出しを行った読み出しアドレスαを書込み制御部2に通知する(ステップS5)。
【0017】
書込み制御部2は、読み出しアドレスαを受けると、アドレスバッファメモリ4に設定してある対応する書き込みアドレスαを、アドレスバッファメモリ4から削除して開放する(ステップS6)。
【0018】
この様に、セルバッファモジュール1の書込みアドレスは、読み出し制御部3によりATMセルがバッファメモリMEM0〜MEM15から読み出され、ハイウェイ回線に送られた時点で開放される。開放されたアドレスは、次に到来するATMセルに対する書込みアドレス用として保管される。
【0019】
【発明が解決しようとする課題】
上記の様に、ある回線に読み出しが行われる場合において、バッファメモリMEM0〜MEM15から読み出されたATMセルが回線に送られた時に、バッファモジュール1の書込みアドレスが開放され、次に到来するATMセルに対する書込みアドレス用として保管される。ここで、上記した従来の方式では、到来するATMセルが、複数の回線に同一セルを送出する同報呼である場合に不都合が生じる。
【0020】
すなわち、同報通信呼のATMセルの場合には、ある回線に対してATMセルの読み出しが行われたとしても、その時点でのアドレス開放は単純にはできない。そのATMセルがコピーされるべき全ての回線において、読み出しが完了していないと開放ができない。かかる不都合に対し、これまで各種の方式が提案されている。
【0021】
ここで、図10に示すセルバッファモジュール1は、先に説明した様にセルの深さが128Kセルの容量を持つものである。これに対応して、アドレスバッファメモリ4の容量も大きいものとなる。したがって、共通バッファ装置をLSI化することを考慮する場合は、LSI内部にかかる大容量のメモリを設けることは有利でない。
【0022】
これらの大容量メモリは、外部メモリで構成することが有利である。しかし、外部メモリのアクセス速度と、LSI内部の信号処理速度の相違による不都合が生じる。
【0023】
したがって、本発明の目的は、高速メモリを用い且つ、簡易な構成で同報呼に対しても効率よくバッファメモリに対する書込みアドレスを開放できるアドレス開放方法及び、これを用いるATM交換システムの共通バッファ装置を提供することにある。
【0024】
【課題を解決するための手段】
上記の本発明の課題を解決する共通バッファ装置のアドレス開放方法は、所定の回線に送出するATMセルに対し、共通バッファアメモリの書込みアドレスを設定し、この設定された書き込みアドレスにATMセルを書込み、設定された書込みアドレスに対応するアドレスから該ATMセルを読み出し、該所定の回線に送出し、次いで、該当する書き込みアドレスを開放する共通バッファ装置のアドレス開放方法を前提とする。
【0025】
さらに、その特徴は、前記共通バッファ装置の一のアドレスに書き込まれたATMセルが同報送出される複数の同報先回線を書込み制御テーブルに設定し、前記一のアドレスに書き込まれたATMセルが読み出されるごとに、読み出し制御テーブルのATMセルの送出先回線と、書込み制御テーブルに設定された複数の同報先回線とを比較し、この比較が一致する時、前記書込み制御テーブルに設定されたATMセルの書込アドレスを開放する。
【0026】
また、1の態様として前記において、読み出し制御テーブルのATMセルの送出先回線と、同報通信書込み制御テーブルに設定された複数の同報先回線との比較において、不一致の時に、前記読み出し制御テーブルにATMセルを送出した回線を追加記録し、更新する。
【0027】
さらに、別の態様として、前記共通バッファ装置の一のアドレスに書き込まれたATMセルが同報送出される複数の同報先回線を書込み制御テーブルに設定し、1セル時間に発生する読み出しアドレスの中に同一のものが無いかを予め判定して、読み出し制御テーブルにビットセットを生成し、前記一のアドレスに書き込まれたATMセルが読み出されるごとに、読み出し制御テーブルの対応するビットセットと、書込み制御テーブルに設定された複数の同報先回線とを比較し、この比較が一致する時、前記書込み制御テーブルに設定されたATMセルの書込アドレスを開放する。
【0028】
また、一の態様として、前記ビットセットは、順次隣接する読み出し回線ごとに読み出しアドレスが一致するかを判定して求める。
【0029】
上記共通バッファ装置のアドレス開放方法を用いる共通バッファ装置の基本構成として、共通バッファメモリと、所定の回線に送出するATMセルに対し、前記共通バッファアメモリに書込むアドレスを設定する書込み制御部と、書込み制御部により設定されたアドレスからATMセルを読み出し、対応する回線に送出制御する読み出し制御部と、前記共通バッファ装置の一のアドレスに書き込まれたATMセルが同報送出される複数の同報先回線が設定される書込み制御テーブルと、前記共通バッファメモリから、複数の同報先回線が設定されたATMセルが読み出される毎に、読み出されたATMセルの送出を行った先の回線を設定する読み出し制御テーブルとを有する。
【0030】
また、共通バッファ装置の一態様として、前記書込み制御部は、前記書込み制御テーブルの同報先回線と、前記読み出し制御テーブルに設定された、ATMセルの送出を行った先の回線とを比較し、比較が一致するときに、前記書込み制御部により設定された書込みアドレスを開放するように制御する。
【0031】
さらに、一態様として、前記共通バッファメモリ、書き込み制御テーブル及び、読み出し制御テーブルを外部メモリで構成したことを特徴とする。
【0032】
さらにまた、別の態様として、前記書込み制御部は、読み出し制御部により、読み出されたATMセルの送出先回線を示すデータを順次セットされるレジスタと、前記共通バッファメモリの同一のアドレスに書き込まれたATMセルを読みだし、送出した回線を示すビットマップを生成するビットマップ生成部と、このビットマップ生成部により生成されたビットマップと、前記書き込み制御テーブルの対応する、同一の書き込みアドレスが設定されたハイウェイ回線とを比較する比較部と、この出力により、該読み出されたATMセルの送出先ハイウェイ回線を示すデータを前記レジスタに帰還するか、前記書き込み制御テーブルの内容をクリアするかの制御部を有する。
【0033】
本発明の更なる目的及び、特徴は、以下の発明の実施の形態の説明から明らかとなる。
【0034】
【発明の実施の形態】
以下本発明の実施の形態を図面を参照して説明する。なお、図において、同一又は、類似のものには同一の参照数字又は、参照記号を付して説明する。
【0035】
図1は、本発明の共通バッファ装置のアドレス開放方法を実現する一実施の形態を示すブロック図である。特に、図9に示した共通バッファ装置において、本発明の特徴となる書き込み制御部2及び、読み出し制御部3を含む共通バッファ制御部におけるアドレス開放動作を説明する図である。
【0036】
本発明の構成の特徴は、書き込み制御テーブル20と、読み出し制御テーブル21を有する点にある。かかる書込み制御テーブル20と読み出し制御テーブル21は、アドレスバッファメモリ4(図9参照)を外部メモリとして、これに格納することが可能である。
【0037】
ATMセル100が到来すると、書込み制御部2は、当該ATMセルのTAG情報を読み取り(ステップS00)、同報通信呼であるか否かを判断する。同報通信呼である場合、同報送信先の回線を認識する。
【0038】
ATMセルのTAGの一例が、図2に示される。同報呼である場合は、同報呼指示ビットMCが1にセットされている。さらに、同報先のハイウェイ回線番号に1がセットされる。図2の例では、ハイウェイ回線2と4に1がセットされ、これらの回線にATMセルが同報される。
【0039】
このように、TAG情報から同報呼であること及び、同報先回線を認識すると、書き込み制御部2は、空きアドレスを検索する。検索された空きアドレスαは、書込みアドレスαとして、書込み制御テーブル(MCTW)20に設定する(ステップS01)。
【0040】
書込み制御テーブル20は、Nまでのアドレスを有し、設定された書込みアドレスαの位置に、方路を設定すべき即ち、ATMセルを同報すべき回線に1をセットする。図2のTAG情報に従えば、回線2と4に対して1がセットされる。
【0041】
さらに、書込み制御部2は、本発明に従い外部メモリとして備えられるバッファメモリMEM0〜MEM14において、設定したアドレスαにアクセスして、当該アドレスαの位置に到来ATMセルの格納を可能とする(ステップS02)。
【0042】
書込み制御部2は、同時に、読み出し制御部2の読み出し制御回路(RC0〜RCn)30〜3nのうち、同報送信先の回線に対応する読み出し制御回路(図2の例に従えば、回線2及び、4に対応する読み出し制御回路)にアドレスαを読み出しアドレスαとして通知する(ステップS03)。
【0043】
ここで、読み出し制御回路(RC0〜RCn)30〜3nは、それぞれFIFOメモリを有する。書き込み制御部2から通知される読み出しアドレスを順次に格納する。そして、格納された順にアドレスを読み出し、バッファメモリMEM0〜MEM14をアクセスして、ATMセルを読みだす。
【0044】
したがって、読み出し制御回路(RC0〜RCn)30〜3nは、それぞれFIFOメモリに格納される読み出しアドレスのキューの大きさによりにバッファメモリMEM0〜MEM14へのアクセスタイミングが異なる。
【0045】
これにより読み出しアドレスαが通知された、読み出し制御回路30〜3nは、それぞれ異なる所定のタイミングで、アドレスαに格納されたATMセルデータを読み出す(ステップS04)。
【0046】
読み出されたATMセルデータは、図1では図示省略されているハイウェイインタフェース6(図9参照)を通して送出される。同時に読み出し制御回路30〜3nは、それぞれATMセルを読み出したアドレスαを、書込み制御部2に戻す(ステップS05)。
【0047】
書き込み制御部2は、同様に外部メモリに格納される読み出し制御テーブル21の、読み出し制御部3から戻された読み出しアドレスαの位置に、同報セルの送出済の回線番号を1(フラグを立てる)に設定する。
【0048】
次いで、書込み制御部2は、書込み制御テーブル20の書込みアドレスαが登録された回線と、読み出し制御テーブル21の同報ATMセルの送出済み回線の内容とを比較する。全てが一致した時に、書込みアドレスαを開放する(ステップS06)。
【0049】
図3は、本発明の複数回線への同報通信の際の、上記した共通バッファ装置のアドレス開放方法における動作フローの詳細を説明する図である。特に、かかる書込み制御テーブル20と読み出し制御テーブル21の内容比較の詳細を説明する図である。実施例として、アドレスバッファモジュール1は、4x4のスイッチ機能を有し、従って、回線1〜4の4回線分が接続される例を考える。さらに、回線1〜回線4のうち回線2と回線4にATMセルが同報される場合を想定する。
【0050】
書込み制御部3の該当する書込み制御回路から、バッファメモリMEM0〜MEM15のアドレスαからATMセルを読み出し、回線4に送出した旨の通知が、書込み制御部2に送られる(ステップS10)。
【0051】
書込み制御部2は、これに基づき書込み制御テーブル20からアドレスαの書込みアドレスを設定した、ATMセルを同報する先の回線情報(回線2及び回線4に同報すること)を読み出し、レジスタにセットする(ステップS11)。同時に、書込み制御部2は、読み出し制御テーブル21に記録されているアドレスαから読み出したATMセルの送出先回線の情報を読み出す(ステップS12)。
【0052】
この時、読み出し制御テーブル21に記録されている、アドレスαから読み出したATMセルの送出先回線は未だ存在しないので、回線1〜4にはオール0がセットされている。
【0053】
次いで、ステップS10において読み出しアドレスαが戻される際に示されるセル送出回線は、回線4であることが示されているので、レジスタの回線4の対応ビット位置に1がセットされる(ステップS13)。
【0054】
ついで、ステップS11及び、ステップS13でセットされたレジスタの状態を比較する(ステップS14)。
【0055】
この比較において、一致、不一致を判定する(ステップS15)。この判定において、不一致である場合には、ステップS13におけるレジスタの状態が、読み出し制御テーブル21に記録され(ステップS16)、他の同報先回線へのATMセルの読み出しの通知を待ち、同様の処理が繰り返される。
【0056】
また、ステップS15において、一致と判定されると、即ち、全ての同報先にATMセルが送出されたと判断されると、書込み制御テーブル20の該当する書き込みアドレスαとその同報先情報がクリアされる(ステップS17)。したがって、書き込みアドレスαは、次に到来するATMセルに対する書込みアドレス用として設定が可能になる。
【0057】
ここで、書き込み制御テーブル20及び、読み出し制御テーブル21をメモリで構成する場合、メモリのアクセス時間と実際に処理する時間の関係が問題となる。今、4X4のスイッチを構成した場合、1セル時間に読み出されるセルは、各ハイウェイ(回線)当たり1セルであり、最大4セルとなる。したがって、4個の読み出しアドレスが発生する。
【0058】
1個のアドレスの開放判定をするに当たり、書き込み制御部2は、1ウインドウに1回の読み出し(ステップS12)、1回の書き込みの処理(ステップS16)を含む。4個のアドレスでは、4回の読み出し、4回の書き込みの処理を含み、4つのウインドウが必要である。
【0059】
図4は、図3の動作フローに対応するタイムチャートを説明する図である。図4において、各ステップの参照番号は、図3の動作フローに対応している。ここで、図3,図4の実施例では、読み出し制御回路からの、回線2にATMセルを同報した旨の通知(ステップS10’)に対し、図3の処理が行われる場合を考える。
【0060】
書き込み制御テーブル20に設定した情報と、読み出し制御テーブル21に記憶されている情報との比較のタイミング時点(ステップS14’)では、未だ回線4に対する読み出し制御テーブル21への書き込み動作(ステップS16)が反映されていない。
【0061】
このために、比較の結果の判定論理に誤りが生じる。かかる場合は、同報ATMセルに設定したアドレスαは、同報先の全ての回線への送出が完了した時点においても、開放されないことになる。
【0062】
図5は、かかる不都合を解決する本発明の実施例を説明する動作フロー図である。図3の動作フローに対し、ビットセット生成ステップS1−1が追加されている。
【0063】
このビットセット生成では、1セル時間に発生する読み出しアドレスの中に同一のものが無いかを予め判定して、ビットセットを生成する。ついで、図3において説明した処理が行われる。
【0064】
ただし、図3の場合と異なり、読み出しステップ12において、例えば回線4に対する読み出しアドレスαが戻された時には、それ以前の読み出しにおいて、同一アドレスαから読み出された回線がいずれであるかは、ビットセットにより既に判定されている。
【0065】
ここで、上記のビットセット生成について図6を参照して説明する。図6では、実施例として8x8のスイッチに対応する例である。書き込み制御部2において、ATM読み出し制御部3から8つのハイウェイ回線に対するATMセルの読み出しアドレスが戻される都度、先に通知されたアドレスと比較する。
【0066】
図6(B)は、ビットセットの対象となるハイウェイ(HW)回線0〜7のそれぞれに対し、比較対照となる先に通知されたアドレスに対応する比較対照のハイウェイ回線の例示である。
【0067】
例えば、ビットセットの対象となるハイウェイ回線4の比較対照となるハイウェイがハイウェイ回線0であり、ビットセットの対象となるハイウェイ回線の比較対照となるハイウェイがハイウェイ回線0と4である。
【0068】
さらに、この様な比較において、比較対照となる先のATMセルの読み出しアドレスに対するアドレスと同一の場合は、図6(A)のxの位置に1をセットしてビットマップを構成する。
【0069】
したがって、図5に戻り説明すると、ステップ12では読み出し制御テーブル21から読みだされるデータには、回線2に対し同じ読み出しアドレスαからATMセルが既に読みだされていることが示されている。
【0070】
次いで、ステップS13でドレスで、回線4に対し1がセットされる。以下図3に説明したと同様に処理される。
【0071】
この様にして1セル期間中にビットマップを予め生成する。ついで、図5の処理を行う際に、ステップS12において、自己の読み出しアドレスαと同じであって、自己の読み出しタイミングより先に読み出しが行われた回線に対応するビット位置とともに、自己の回線に対応するビット位置に、1がセットされる。
【0072】
これにより、図4において説明したように、既に判定が行われているが、読み取り制御テーブル21への書き込み更新が間に合わない場合に生じる論理矛盾を回避することができる。
【0073】
図7は、上記図6の処理を実行するための読み取り制御部2に備えられる同報呼処理部の構成例である。端子CLにはクロックが入力される。
【0074】
さらに、端子T1 には、読み出し制御部3からのデータが入力され、端子T2 には、読み出し制御部からの読み出しアドレスが入力される。また、端子T3 には、書き込み制御テーブル20からの読み出しデータが入力される。
【0075】
ビットセット発生回路300は、図8に示すようにフリップフロップFF20〜27,28と、アドレス比較回路310〜316により構成される。8x8のスイッチの実施例であり、回線(HW)0〜8の同報先のセット状態が、フリップフロップFF20〜27に対応してセットされ、それらの出力がアドレス比較回路310〜316に入力される。
【0076】
アドレス比較回路310〜316は、隣接するそれぞれフリップフロップFF20の出力と、それに続く各段のフリップフロップFF21〜FF27の出力とを順次比較する。
【0077】
したがって、それぞれの比較において一致する時、1を出力し、フリップフロップ28にセットする。これにより図6(A)において説明したようなビットセットが得られる。
【0078】
図9に戻り、ビットセット発生回路300の出力は、レジスタであるビットセット回路301に入力し、フリップフロップFF1の出力と組にされる。この処理は、図5のフローのステップS12,S13に対応する。
【0079】
比較回路302は、3段の比較器COMP1〜COMP3とフリップフロップFF6〜FF8により構成され、書き込み制御テーブル20の出力とフリップフロップFF5を通して入力するビットセット301の出力と比較を行う。この処理は、図5のフローのステップS14に対応する。
【0080】
比較回路302における比較の結果、一致する場合は、全ての同報先回線にATMセルを送出したことになるので、アドレスの開放が可能である。したがって、この時は端子T4 にアドレス開放フラグが出力される。このアドレス開放フラグに従って、書き込み制御部2は、設定したアドレスを開放する。この処理は、図5のステップS17に対応する。
【0081】
一方、不一致の場合は、未だ全ての同報すべき回線にATMセルが送られていないので、フリップフロップFF11〜FF16及び、ビットクリア回路303を通して再びフリップフロップFF1 〜FF4 にセットされるように帰還される。この処理は、図5のフローのステップS16に対応する。
【0082】
図9は、かかる図7及び、図8の構成例の対応する動作タイムチャートである。図9において、読み取りアドレスaは、書き込み制御部2において、ラッチクロック(c参照)によりラッチされる。
【0083】
このラッチされた読み取りアドレスにより、図7、図8のビットセット生成回路300でビットセットデータが生成される(d参照)。読み取り制御部3からのアドレス(e参照)は、8τ後に更新して書き込まれる。読み取り制御部3から読み取りアドレスがセットされ(g参照)、一方、ビットセットがセットされ(h参照)、比較される。
【0084】
この比較結果が3τ後に確定し(i参照)、一致の場合は、アドレス開放フラグが出力される(j参照)。不一致の場合は、再書き込みデータ(k参照)が図6のフリップフロップFF1〜FF4に帰還される。
【0085】
【発明の効果】
以上図面に従い、実施の形態を説明したように、本発明により共通バッファのメモリ部を外部メモリとして、実現することが可能であり、LSI化した場合の設計を容易にすることができる。また、メモリのアクセスタイミングを自由に設計することが可能であるので、回路の柔軟性を向上させることが可能である。
【0086】
なお、上記図面を参照して説明される実施の形態は、本発明の説明のためのものであって、本発明はかかる実施の形態には限定されない。本発明の保護の範囲は、特許請求の範囲により定まり、特許請求の範囲の記載と均等の範囲も本発明の保護の範囲に含まれるものである。
【図面の簡単な説明】
【図1】本発明の共通バッファ装置のアドレス開放方法を実現する一実施の形態を示すブロック図である。
【図2】 TAG情報の一例を説明する図である。
【図3】本発明の複数回線への同報通信の際の、共通バッファ装置のアドレス開放方法における動作フローを説明する図である。
【図4】図3の動作フローに対応するタイムチャートである。
【図5】本発明の実施例を説明する図である。
【図6】図5におけるビットセットの生成を説明する図である。
【図7】本発明の実施の形態における同報通信書込テーブルのデータ処理部の構成例ブロック図である。
【図8】本発明の実施の形態における同報通信書込テーブルのビットセット生成部の構成例ブロック図である。
【図9】図4の実施例に対応するタイムチャートである。
【図10】ATM交換機の共通バッファ装置の構成と動作を説明する図である。
【図11】図10において、同報通信の場合の問題を説明する図である。
【符号の説明】
1 共通バッファ装置
2 書込制御部
3 読み出し制御部
30〜3n 回線対応の読み出し制御回路
20 書き込み制御テーブル
21 読み出し制御テーブル
4 アドレスバッファメモリ
100 ATMセル
5、6 ハイウェイインタフェース
100、115 多重化回路
200、215 多重分離回路
MEM0〜MEM15 バッファメモリ
Claims (7)
- 所定の回線に送出するATMセルに対し、共通バッファアメモリの書込みアドレスを設定し、該設定された書込みアドレスに前記ATMセルを書込み、該設定された書込みアドレスに対応するアドレスから前記ATMセルを読み出し、前記所定の回線に送出し、次いで、該当する書込みアドレスを開放する共通バッファ装置のアドレス開放方法であって、
前記共通バッファ装置の一のアドレスに書き込まれたATMセルが同報送出される複数の同報先回線をアドレス可能なメモリで構成された書込み制御テーブルの対応するアドレス位置に設定し、
前記一のアドレスに書き込まれたATMセルが読み出されるごとに、読み出されたATMセルの送出を行なった先の回線を設定する、アドレス可能なメモリで構成された読み出し制御テーブルのATMセルの送出先回線と、該書込み制御テーブルに設定された該複数の同報先回線とを比較し、
該比較が一致する時、該書込み制御テーブルに設定されたATMセルの書込アドレスを開放する
ことを特徴とする共通バッファ装置のアドレス開放方法。 - 請求項1において、
前記読み出し制御テーブルのATMセルの送出先回線と、前記書込み制御テーブルに設定された該複数の同報先回線との比較において、不一致の時に、前記読み出し制御テーブルにATMセルを送出した回線を追加記録し、更新することを特徴とする共通バッファ装置のアドレス開放方法。 - 所定の回線に送出するATMセルに対し、共通バッファアメモリの書込みアドレスを設定し、該設定された書込みアドレスに前記ATMセルを書込み、前記設定された書込みアドレスに対応するアドレスから前記ATMセルを読み出し、前記所定の回線に送出し、次いで、該当する書込みアドレスを開放する共通バッファ装置のアドレス開放方法であって、
前記共通バッファ装置の一のアドレスに書き込まれたATMセルが同報送出される複数の同報先回線をアドレス可能なメモリで構成された書込み制御テーブルの対応するアドレス位置に設定し、
1セル時間に発生する読み出しアドレスの中に同一のものが無いかを予め判定して、読み出されたATMセルの送出を行なった先の回線に対応して、アドレス可能なメモリで構成された読み出し制御テーブルにビットセットを生成し、
前記一のアドレスに書き込まれたATMセルが読み出されるごとに、前記読み出し制御テーブルの対応するビットセットと、前記書込み制御テーブルに設定された該複数の同報先回線とを比較し、
該比較が一致する時、前記書込み制御テーブルに設定されたATMセルの書込アドレスを開放する
ことを特徴とする共通バッファ装置のアドレス開放方法。 - 請求項3において、
前記ビットセットは、順次隣接する読み出し回線ごとに読み出しアドレスが一致するかを判定して求めることを特徴とする共通バッファ装置のアドレス開放方法。 - 共通バッファメモリと、
所定の回線に送出するATMセルに対し、前記共通バッファアメモリに書込むアドレスを設定する書込み制御部と、
該書込み制御部により設定されたアドレスからATMセルを読み出し、対応する回線に送出制御する読み出し制御部と、
前記共通バッファ装置の一のアドレスに書き込まれたATMセルが同報送出される複数の同報先回線が設定される、アドレス可能なメモリで構成された書込み制御テーブルと、
前記共通バッファ装置から、複数の同報先回線が設定されたATMセルが読み出される毎に、前記読み出されたATMセルの送出を行った先の回線が設定される、アドレス可能なメモリで構成された読み出し制御テーブルとを有することを特徴とする共通バッファ装置。 - 請求項5において、
前記書込み制御部は、前記書込み制御テーブルの同報先回線と、前記読み出し制御テーブルに設定された、ATMセルの送出を行った先の回線とを比較し、比較が一致するときに、前記書込み制御部により設定された書込みアドレスを開放するように制御することを特徴とする共通バッファ装置。 - 請求項6において、
前記書込み制御部は、読み出し制御部により、読み出されたATMセルの送出先回線を示すデータを順次セットされるレジスタと、
前記共通バッファメモリの同一のアドレスに書き込まれたATMセルを読みだし、送出した回線を示すビットマップを生成するビットマップ生成部と、該ビットマップ生成部により生成されたビットマップと、
前記書込み制御テーブルの対応する、同一の書込みアドレスが設定されたハイウェイ回線とを比較する比較部と、
該比較部の出力により、該読み出されたATMセルの送出先ハイウェイ回線を示すデータを前記読み出し制御テーブルに帰還するか、前記書込み制御テーブルの内容をクリアするかの制御部を有することを特徴とする共通バッファ装置。
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