JPH11154400A - 半導体記憶装置およびそのテスト方法 - Google Patents
半導体記憶装置およびそのテスト方法Info
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- JPH11154400A JPH11154400A JP9321199A JP32119997A JPH11154400A JP H11154400 A JPH11154400 A JP H11154400A JP 9321199 A JP9321199 A JP 9321199A JP 32119997 A JP32119997 A JP 32119997A JP H11154400 A JPH11154400 A JP H11154400A
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- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】メモリセルからの読み出しデータを用いること
なく、ＤＲＡＭメモリセルの電荷リークテストを正確に
行えるようにする。 【解決手段】テストモード時は、テストモード信号発生
回路２２からのテストモード信号ＴＭ−ＢＬＬＴＣがパ
ーシャルロウデコーダ１４およびカラムデコーダ１８に
供給され、これにより全てのワード線の選択が禁止され
ると共に、メモリセルアレイ１１の全てのカラムが選択
される。この状態で書き込みサイクルが実行され、デー
タ入出力線１０からのデータが各ビット線に供給され
る。よって、データ入出力線１０からのデータによって
ビット線電位を直接制御できるようになり、メモリセル
からの読み出しデータを用いることなく、ＤＲＡＭメモ
リセルの電荷リークテストを正確に行うことが可能とな
る。
なく、ＤＲＡＭメモリセルの電荷リークテストを正確に
行えるようにする。 【解決手段】テストモード時は、テストモード信号発生
回路２２からのテストモード信号ＴＭ−ＢＬＬＴＣがパ
ーシャルロウデコーダ１４およびカラムデコーダ１８に
供給され、これにより全てのワード線の選択が禁止され
ると共に、メモリセルアレイ１１の全てのカラムが選択
される。この状態で書き込みサイクルが実行され、デー
タ入出力線１０からのデータが各ビット線に供給され
る。よって、データ入出力線１０からのデータによって
ビット線電位を直接制御できるようになり、メモリセル
からの読み出しデータを用いることなく、ＤＲＡＭメモ
リセルの電荷リークテストを正確に行うことが可能とな
る。
Description
【０００１】
【発明の属する技術分野】本発明はＤＲＡＭなどの半導
体記憶装置およびそのテスト方法に関し、特にメモリセ
ルに保持した電荷のリークの有無を調べるテストのため
の回路を内蔵した半導体記憶装置およびそのテスト方法
に関する。
体記憶装置およびそのテスト方法に関し、特にメモリセ
ルに保持した電荷のリークの有無を調べるテストのため
の回路を内蔵した半導体記憶装置およびそのテスト方法
に関する。
【０００２】
【従来の技術】ＤＲＡＭを始めとする半導体メモリ装置
においては、その出荷に先だって不良を発見するための
各種テストが行われる。このテストはダイソートテスト
などと称されるものであり、一般に、コンタクトチェッ
ク、スタンドバイ電流や動作電流等の電流値チェック、
および内部電圧モニター等からなるＤＣ系のテストと、
メモリセルアレイ中の不良ビットをスクリーニングする
為に印加電圧、タイミング、セルアレイへの書き込みパ
ターン等を様々に変えるファンクションテスト等からな
る。
においては、その出荷に先だって不良を発見するための
各種テストが行われる。このテストはダイソートテスト
などと称されるものであり、一般に、コンタクトチェッ
ク、スタンドバイ電流や動作電流等の電流値チェック、
および内部電圧モニター等からなるＤＣ系のテストと、
メモリセルアレイ中の不良ビットをスクリーニングする
為に印加電圧、タイミング、セルアレイへの書き込みパ
ターン等を様々に変えるファンクションテスト等からな
る。
【０００３】また、このファンクションテストの中に
は、メモリセルに保持された電荷のリークの有無を調べ
るリークテスト（以下、“Ｃｅｌｌ Ｘ’ｆｅｒ加速試
験”と称する）がある。この“Ｃｅｌｌ Ｘ’ｆｅｒ加
速試験”は、メモリセルのキャパシタとビット線間にス
トレスを加え、これにより、セルの選択トランジスタを
介した電荷のリークの有無を調べるテストである。今
後、低電圧化が進むと、セルの選択トランジスタのしき
い値電圧ＶTHも低くなる。すると、サブスレッショルド
電流は増えるので、このようにセルの選択トランジスタ
を介した電荷リークをチェックする為の試験の重要性は
増すと考えられる。
は、メモリセルに保持された電荷のリークの有無を調べ
るリークテスト（以下、“Ｃｅｌｌ Ｘ’ｆｅｒ加速試
験”と称する）がある。この“Ｃｅｌｌ Ｘ’ｆｅｒ加
速試験”は、メモリセルのキャパシタとビット線間にス
トレスを加え、これにより、セルの選択トランジスタを
介した電荷のリークの有無を調べるテストである。今
後、低電圧化が進むと、セルの選択トランジスタのしき
い値電圧ＶTHも低くなる。すると、サブスレッショルド
電流は増えるので、このようにセルの選択トランジスタ
を介した電荷リークをチェックする為の試験の重要性は
増すと考えられる。
【０００４】以下、図８を参照して、従来の“Ｃｅｌｌ
Ｘ’ｆｅｒ加速試験”の具体的な方法について説明す
る。図８には、折り返しビット線構造が採用された通常
のＤＲＡＭメモリセルアレイとその周辺の回路構成が示
されている。各カラムは、一対のビット線ＢＬ，ＢＬ￣
を有しており、ビット線ＢＬ側に接続されるメモリセル
とビット線ＢＬ￣側に接続されるメモリセルとは互いに
異なるワード線ＷＬに接続されている。このようなセル
配置は高集積化のために従来より用いられている良く知
られたものである。
Ｘ’ｆｅｒ加速試験”の具体的な方法について説明す
る。図８には、折り返しビット線構造が採用された通常
のＤＲＡＭメモリセルアレイとその周辺の回路構成が示
されている。各カラムは、一対のビット線ＢＬ，ＢＬ￣
を有しており、ビット線ＢＬ側に接続されるメモリセル
とビット線ＢＬ￣側に接続されるメモリセルとは互いに
異なるワード線ＷＬに接続されている。このようなセル
配置は高集積化のために従来より用いられている良く知
られたものである。
【０００５】さて、図８のセルアレイに対して“Ｃｅｌ
ｌ Ｘ’ｆｅｒ加速試験”を行う場合には、まず、全メ
モリセルＭ１１〜Ｍ４９にデータ“１”を書き込んだ
後、ビット線ＢＬ側のメモリセルに接続されている任意
の一本のワード線、例えばＷＬ１、を立ち上げ、ワード
線ＷＬ１に接続されたメモリセル（図中リファレンスセ
ル）Ｍ１５，Ｍ２５，Ｍ３５，Ｍ４５から対応するビッ
ト線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４上にデータを読み
出す。これにより、ビット線ＢＬ１，ＢＬ２，ＢＬ３，
ＢＬ４の電位はそれぞれプリチャージ電位（ＶＣＣ／
２）よりも高くなり、プリチャージ電位を保持するビッ
ト線ＢＬ１￣，ＢＬ２￣，ＢＬ３￣，ＢＬ４￣の電位よ
りも高くなる。この電位差は対応するセンスアンプ（Ｓ
Ａ）によってセンスおよび増幅され、ビット線ＢＬ１，
ＢＬ２，ＢＬ３，ＢＬ４の電位はＶＣＣ、ビット線ＢＬ
１￣，ＢＬ２￣，ＢＬ３￣，ＢＬ４￣の電位は０Ｖに設
定される。これにより、ビット線ＢＬ１￣，ＢＬ２￣，
ＢＬ３￣，ＢＬ４￣側につながる各メモリセルの選択ト
ランジスタにはそのドレインとソース間に電圧ＶＣＣが
印加されることになり、これによりそれらメモリセルの
選択トランジスタのソース・ドレイン間にストレスが加
えられる。
ｌ Ｘ’ｆｅｒ加速試験”を行う場合には、まず、全メ
モリセルＭ１１〜Ｍ４９にデータ“１”を書き込んだ
後、ビット線ＢＬ側のメモリセルに接続されている任意
の一本のワード線、例えばＷＬ１、を立ち上げ、ワード
線ＷＬ１に接続されたメモリセル（図中リファレンスセ
ル）Ｍ１５，Ｍ２５，Ｍ３５，Ｍ４５から対応するビッ
ト線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４上にデータを読み
出す。これにより、ビット線ＢＬ１，ＢＬ２，ＢＬ３，
ＢＬ４の電位はそれぞれプリチャージ電位（ＶＣＣ／
２）よりも高くなり、プリチャージ電位を保持するビッ
ト線ＢＬ１￣，ＢＬ２￣，ＢＬ３￣，ＢＬ４￣の電位よ
りも高くなる。この電位差は対応するセンスアンプ（Ｓ
Ａ）によってセンスおよび増幅され、ビット線ＢＬ１，
ＢＬ２，ＢＬ３，ＢＬ４の電位はＶＣＣ、ビット線ＢＬ
１￣，ＢＬ２￣，ＢＬ３￣，ＢＬ４￣の電位は０Ｖに設
定される。これにより、ビット線ＢＬ１￣，ＢＬ２￣，
ＢＬ３￣，ＢＬ４￣側につながる各メモリセルの選択ト
ランジスタにはそのドレインとソース間に電圧ＶＣＣが
印加されることになり、これによりそれらメモリセルの
選択トランジスタのソース・ドレイン間にストレスが加
えられる。
【０００６】実際には、このような読み出し動作はある
一定時間間隔で繰り返し実行される。具体的には、同一
ワード線ＷＬ１を選択するＲａｓ Ｏｎｌｙ Ｒｅｆｒ
ｅｓｈサイクルが、例えばＲＡＳサイクルタイム（ｔＲ
Ｃ＝２００μｓ）の間隔で２５６０回繰り返し実行され
る。この結果、ワード線ＷＬ１は５１２ｍｓ（＝２５６
０ｘ２００μｓ）の期間選択されることになり、その期
間だけビット線ＢＬ１￣，ＢＬ２￣，ＢＬ３￣，ＢＬ４
￣側につながる各メモリセルにストレスが加えられ続け
ることになる。
一定時間間隔で繰り返し実行される。具体的には、同一
ワード線ＷＬ１を選択するＲａｓ Ｏｎｌｙ Ｒｅｆｒ
ｅｓｈサイクルが、例えばＲＡＳサイクルタイム（ｔＲ
Ｃ＝２００μｓ）の間隔で２５６０回繰り返し実行され
る。この結果、ワード線ＷＬ１は５１２ｍｓ（＝２５６
０ｘ２００μｓ）の期間選択されることになり、その期
間だけビット線ＢＬ１￣，ＢＬ２￣，ＢＬ３￣，ＢＬ４
￣側につながる各メモリセルにストレスが加えられ続け
ることになる。
【０００７】図９は、メモリセルにストレスが加えられ
る様子を説明するためのメモリセルの断面構造である。
選択トランジスタＱ１６とトレンチキャパシタＣ１６と
から構成されるメモリセルＭ１６に着目すると、選択ト
ランジスタＱ１６のソースは、０Ｖに設定されたビット
線ＢＬ１￣に接続され、またそのドレインはデータ
“１”の書き込みによってＶＣＣに保持されているトレ
ンチキャパシタＣ１６に接続されていることになる。し
たがって、選択トランジスタＱ１６のドレイン・ソース
間には５１２ｍｓの期間中、電圧ＶＣＣが印加されるこ
とになり、もしそのトランジスタＱ１６のサブスレッシ
ョルド電流が大きいという不良があれば、トレンチキャ
パシタＣ１６から電荷がリークしてしまうことになる。
る様子を説明するためのメモリセルの断面構造である。
選択トランジスタＱ１６とトレンチキャパシタＣ１６と
から構成されるメモリセルＭ１６に着目すると、選択ト
ランジスタＱ１６のソースは、０Ｖに設定されたビット
線ＢＬ１￣に接続され、またそのドレインはデータ
“１”の書き込みによってＶＣＣに保持されているトレ
ンチキャパシタＣ１６に接続されていることになる。し
たがって、選択トランジスタＱ１６のドレイン・ソース
間には５１２ｍｓの期間中、電圧ＶＣＣが印加されるこ
とになり、もしそのトランジスタＱ１６のサブスレッシ
ョルド電流が大きいという不良があれば、トレンチキャ
パシタＣ１６から電荷がリークしてしまうことになる。
【０００８】ワード線ＷＬ１を選択する２５６０回のＲ
ａｓ Ｏｎｌｙ Ｒｅｆｒｅｓｈサイクルが終了する
と、今度は、ビット線ＢＬ￣側のメモリセルに接続され
ている任意の一本のワード線、例えばＷＬ２、を立ち上
げるＲａｓ Ｏｎｌｙ Ｒｅｆｒｅｓｈサイクルを、Ｒ
ＡＳサイクルタイム（ｔＲＣ＝２００μｓ）の間隔で２
５６０回繰り返し実行される。このＲａｓ Ｏｎｌｙ
Ｒｅｆｒｅｓｈサイクルでは、図１０に示されているよ
うに、ワード線ＷＬ２に接続されたメモリセル（図中リ
ファレンスセル）Ｍ１６，Ｍ２６，Ｍ３６，Ｍ４６から
対応するビット線ＢＬ１￣，ＢＬ２￣，ＢＬ３￣，ＢＬ
４￣上にデータが読み出される。これにより、ビット線
ＢＬ１￣，ＢＬ２￣，ＢＬ３￣，ＢＬ４￣の電位はそれ
ぞれプリチャージ電位（ＶＣＣ／２）よりも高くなり、
プリチャージ電位を保持するビット線ＢＬ１，ＢＬ２，
ＢＬ３，ＢＬ４の電位よりも高くなる。この電位差は対
応するセンスアンプ（ＳＡ）によってセンスおよび増幅
され、ビット線ＢＬ１￣，ＢＬ２￣，ＢＬ３￣，ＢＬ４
￣の電位はＶＣＣ、ビット線ＢＬ１，ＢＬ２，ＢＬ３，
ＢＬ４の電位は０Ｖに設定される。これにより、ビット
線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４側につながる各メモ
リセルの選択トランジスタにはそのドレインとソース間
に電圧ＶＣＣが印加されることになり、これによりそれ
らメモリセルにストレスが加えられる。
ａｓ Ｏｎｌｙ Ｒｅｆｒｅｓｈサイクルが終了する
と、今度は、ビット線ＢＬ￣側のメモリセルに接続され
ている任意の一本のワード線、例えばＷＬ２、を立ち上
げるＲａｓ Ｏｎｌｙ Ｒｅｆｒｅｓｈサイクルを、Ｒ
ＡＳサイクルタイム（ｔＲＣ＝２００μｓ）の間隔で２
５６０回繰り返し実行される。このＲａｓ Ｏｎｌｙ
Ｒｅｆｒｅｓｈサイクルでは、図１０に示されているよ
うに、ワード線ＷＬ２に接続されたメモリセル（図中リ
ファレンスセル）Ｍ１６，Ｍ２６，Ｍ３６，Ｍ４６から
対応するビット線ＢＬ１￣，ＢＬ２￣，ＢＬ３￣，ＢＬ
４￣上にデータが読み出される。これにより、ビット線
ＢＬ１￣，ＢＬ２￣，ＢＬ３￣，ＢＬ４￣の電位はそれ
ぞれプリチャージ電位（ＶＣＣ／２）よりも高くなり、
プリチャージ電位を保持するビット線ＢＬ１，ＢＬ２，
ＢＬ３，ＢＬ４の電位よりも高くなる。この電位差は対
応するセンスアンプ（ＳＡ）によってセンスおよび増幅
され、ビット線ＢＬ１￣，ＢＬ２￣，ＢＬ３￣，ＢＬ４
￣の電位はＶＣＣ、ビット線ＢＬ１，ＢＬ２，ＢＬ３，
ＢＬ４の電位は０Ｖに設定される。これにより、ビット
線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４側につながる各メモ
リセルの選択トランジスタにはそのドレインとソース間
に電圧ＶＣＣが印加されることになり、これによりそれ
らメモリセルにストレスが加えられる。
【０００９】最後に、リークの有無を調べるためのデー
タ読み出し動作が行われる。すなわち、通常のデータ読
み出し動作によって全てのメモリセルのデータが外部に
読み出され、各メモリセルからの読み出しデータの値が
期待値“１”に一致するか否かが調べられる。読み出し
データの値が期待値“１”に一致するメモリセルについ
ては電荷のリークはなく、読み出しデータが“０”のメ
モリセルについてはリークが発生していることになる。
タ読み出し動作が行われる。すなわち、通常のデータ読
み出し動作によって全てのメモリセルのデータが外部に
読み出され、各メモリセルからの読み出しデータの値が
期待値“１”に一致するか否かが調べられる。読み出し
データの値が期待値“１”に一致するメモリセルについ
ては電荷のリークはなく、読み出しデータが“０”のメ
モリセルについてはリークが発生していることになる。
【００１０】
【発明が解決しようとする課題】しかし、このような従
来の“Ｃｅｌｌ Ｘ’ｆｅｒ加速試験”では、リファレ
ンスセルとなるメモリセルから読み出したデータをセン
スアンプＳＡでラッチすることによりビット線電位を制
御する方式であるため、そのメモリセル自体が固定不良
であったり（例えば、データ“１”を書き込むことがで
きずに、データ“０”が保持されてしまう不良）、選択
したワード線自体が立ち上がらないライン不良である等
の要因により、ビット線の電位が期待値の逆となるよう
な場合には、セルのキャパシタとビット線間に所望の電
圧を加えることができなくなる。このため、正確にリー
ク不良の有無を検出することができなくなるという不具
合が生じる。
来の“Ｃｅｌｌ Ｘ’ｆｅｒ加速試験”では、リファレ
ンスセルとなるメモリセルから読み出したデータをセン
スアンプＳＡでラッチすることによりビット線電位を制
御する方式であるため、そのメモリセル自体が固定不良
であったり（例えば、データ“１”を書き込むことがで
きずに、データ“０”が保持されてしまう不良）、選択
したワード線自体が立ち上がらないライン不良である等
の要因により、ビット線の電位が期待値の逆となるよう
な場合には、セルのキャパシタとビット線間に所望の電
圧を加えることができなくなる。このため、正確にリー
ク不良の有無を検出することができなくなるという不具
合が生じる。
【００１１】また、メインアレイのブロックと、スペア
ワード線のブロックが互いに独立しており、センスアン
プが別々に設けられていて、通常動作において、どちら
かのブロックしか動作させることはないという構造のＤ
ＲＡＭについて、フューズ・ブロー後に“Ｃｅｌｌ
Ｘ’ｆｅｒ加速試験”を適用する場合、次のような問題
がある。
ワード線のブロックが互いに独立しており、センスアン
プが別々に設けられていて、通常動作において、どちら
かのブロックしか動作させることはないという構造のＤ
ＲＡＭについて、フューズ・ブロー後に“Ｃｅｌｌ
Ｘ’ｆｅｒ加速試験”を適用する場合、次のような問題
がある。
【００１２】すなわち、前述したように“Ｃｅｌｌ
Ｘ’ｆｅｒ加速試験”では２本のワード線が選択される
が、その内の片方のワード線が、実は、フューズブロー
によってスペアワード線に置き換わっているというケー
スが考えられる。この場合、もしメインアレイブロック
とスペアブロックとが互いに独立しており、センスアン
プが別々に設けられているような構成であった場合に
は、スペアワード線を立ち上げて前述のＲａｓ Ｏｎｌ
ｙ Ｒｅｆｒｅｓｈサイクルを実行しても、メインアレ
イ内のビット線の電位は何ら変化しない。このため、ス
ペアブロック内のテストはできても、メインアレイ内の
セルに対してはストレスを加えることができないので、
正確なリークテストを行うことができなくなる。
Ｘ’ｆｅｒ加速試験”では２本のワード線が選択される
が、その内の片方のワード線が、実は、フューズブロー
によってスペアワード線に置き換わっているというケー
スが考えられる。この場合、もしメインアレイブロック
とスペアブロックとが互いに独立しており、センスアン
プが別々に設けられているような構成であった場合に
は、スペアワード線を立ち上げて前述のＲａｓ Ｏｎｌ
ｙ Ｒｅｆｒｅｓｈサイクルを実行しても、メインアレ
イ内のビット線の電位は何ら変化しない。このため、ス
ペアブロック内のテストはできても、メインアレイ内の
セルに対してはストレスを加えることができないので、
正確なリークテストを行うことができなくなる。
【００１３】本発明はこのような実情に鑑みてなされた
ものであり、メモリセルからの読み出しデータを利用す
ることなくビット線電位を直接制御できるようにし、メ
モリセルの電荷リークテストを正確に行うことができる
半導体記憶装置およびそのテスト方法を提供することを
目的とする。
ものであり、メモリセルからの読み出しデータを利用す
ることなくビット線電位を直接制御できるようにし、メ
モリセルの電荷リークテストを正確に行うことができる
半導体記憶装置およびそのテスト方法を提供することを
目的とする。
【００１４】
【課題を解決するための手段】上述の課題を解決するた
めに、本発明の半導体記憶装置は、行および列のマトリ
クス状に配置された複数のメモリセルから構成され、各
メモリセルがビット線およびワード線に接続されたメモ
リセルアレイと、外部からのアドレスに基づいて前記複
数のワード線を択一的に選択する行デコーダと、テスト
モード信号に応じて、前記複数のワード線を全て非選択
状態に設定する手段と、外部からのアドレスに基づい
て、前記メモリセルアレイ内の複数の列の中からデータ
読み出し／書き込みを行うべき列を選択する列デコーダ
と、前記メモリセルアレイと外部との間のデータ入出力
に用いられ、選択された列のビット線に接続されるデー
タ入出力線と、前記テストモード信号に応じて、前記メ
モリセルアレイ内の複数の列を全て選択状態に設定する
手段と、メモリセルに保持された電荷のリークをテスト
するテストモード時に、前記テストモード信号を発生す
るテストモード信号発生手段とを具備し、前記テストモ
ード時に前記複数のワード線が全て非選択状態に設定さ
れ且つ前記複数の列が全て選択状態に設定された状態で
データ書き込みサイクルを実行し、前記データ入出力線
からのデータによって前記全ての列のビット線の電位を
制御することを特徴とする。
めに、本発明の半導体記憶装置は、行および列のマトリ
クス状に配置された複数のメモリセルから構成され、各
メモリセルがビット線およびワード線に接続されたメモ
リセルアレイと、外部からのアドレスに基づいて前記複
数のワード線を択一的に選択する行デコーダと、テスト
モード信号に応じて、前記複数のワード線を全て非選択
状態に設定する手段と、外部からのアドレスに基づい
て、前記メモリセルアレイ内の複数の列の中からデータ
読み出し／書き込みを行うべき列を選択する列デコーダ
と、前記メモリセルアレイと外部との間のデータ入出力
に用いられ、選択された列のビット線に接続されるデー
タ入出力線と、前記テストモード信号に応じて、前記メ
モリセルアレイ内の複数の列を全て選択状態に設定する
手段と、メモリセルに保持された電荷のリークをテスト
するテストモード時に、前記テストモード信号を発生す
るテストモード信号発生手段とを具備し、前記テストモ
ード時に前記複数のワード線が全て非選択状態に設定さ
れ且つ前記複数の列が全て選択状態に設定された状態で
データ書き込みサイクルを実行し、前記データ入出力線
からのデータによって前記全ての列のビット線の電位を
制御することを特徴とする。
【００１５】この半導体記憶装置によれば、テストモー
ド時には、外部からのアドレスに関係なく全ての列が選
択されると共に、全てのワード線の選択が禁止される。
この状態で書き込みサイクルを実行することにより、デ
ータ入出力線からのデータによって各ビット線電位を直
接制御することができる。よって、メモリセルの固定不
良の有無によらず、またフューズブロー後のテストであ
っても、全てのビット線を所望の電位に設定することが
でき、各メモリセルのキャパシタとビット線間に十分な
ストレスを加えることが可能となる。
ド時には、外部からのアドレスに関係なく全ての列が選
択されると共に、全てのワード線の選択が禁止される。
この状態で書き込みサイクルを実行することにより、デ
ータ入出力線からのデータによって各ビット線電位を直
接制御することができる。よって、メモリセルの固定不
良の有無によらず、またフューズブロー後のテストであ
っても、全てのビット線を所望の電位に設定することが
でき、各メモリセルのキャパシタとビット線間に十分な
ストレスを加えることが可能となる。
【００１６】また、デー入出力線からビット線にデータ
を書き込む代わりに、電源またはグランドなどの所定の
電源電位供給端子と各ビット線間にスイッチ回路を設
け、テストモード時にそのスイッチ回路をオンさせて、
ビット線電位を制御するようにしてもよい。
を書き込む代わりに、電源またはグランドなどの所定の
電源電位供給端子と各ビット線間にスイッチ回路を設
け、テストモード時にそのスイッチ回路をオンさせて、
ビット線電位を制御するようにしてもよい。
【００１７】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態を説明する。 （第１実施形態）図１には、本発明の第１実施形態に係
る半導体記憶装置として、ＤＲＡＭ全体の構成が示され
ている。このＤＲＡＭのチップ上には、図示のように、
メモリセルアレイ１１、ワード線ドライバ１２、ロウデ
コーダ１３、パーシャルロウデコーダ１４、ロウアドレ
スバッファ１５、センスアンプ（ＳＡ）１６、カラム選
択ゲート１７、カラムデコーダ１８、カラムアドレスバ
ッファ１９、データ入力回路２０、データ出力回路２
１、およびテストモード信号発生回路２２が設けられて
いる。
施形態を説明する。 （第１実施形態）図１には、本発明の第１実施形態に係
る半導体記憶装置として、ＤＲＡＭ全体の構成が示され
ている。このＤＲＡＭのチップ上には、図示のように、
メモリセルアレイ１１、ワード線ドライバ１２、ロウデ
コーダ１３、パーシャルロウデコーダ１４、ロウアドレ
スバッファ１５、センスアンプ（ＳＡ）１６、カラム選
択ゲート１７、カラムデコーダ１８、カラムアドレスバ
ッファ１９、データ入力回路２０、データ出力回路２
１、およびテストモード信号発生回路２２が設けられて
いる。
【００１８】メモリセルアレイ１１は、行および列のマ
トリクス状に配設された多数のＤＲＡＭメモリセルから
構成されている。このメモリセルアレイ１１の列方向に
は多数のビット線対ＢＬ１，ＢＬ１￣、…ＢＬｎ，ＢＬ
ｎ￣が配列されており、また行方向には多数のワード線
ＷＬ１〜ＷＬｍが配列されている。ＤＲＡＭメモリセル
セルは、図９で説明したように選択トランジスタとトレ
ンチ型キャパシタとから構成されており、その選択トラ
ンジスタのドレインは対応するビット線に接続され、ゲ
ートは対応するワード線に接続されている。この場合、
ビット線ＢＬ側に接続されるメモリセルとビット線ＢＬ
￣側に接続されるメモリセルとは互いに異なるワード線
ＷＬに接続されている。
トリクス状に配設された多数のＤＲＡＭメモリセルから
構成されている。このメモリセルアレイ１１の列方向に
は多数のビット線対ＢＬ１，ＢＬ１￣、…ＢＬｎ，ＢＬ
ｎ￣が配列されており、また行方向には多数のワード線
ＷＬ１〜ＷＬｍが配列されている。ＤＲＡＭメモリセル
セルは、図９で説明したように選択トランジスタとトレ
ンチ型キャパシタとから構成されており、その選択トラ
ンジスタのドレインは対応するビット線に接続され、ゲ
ートは対応するワード線に接続されている。この場合、
ビット線ＢＬ側に接続されるメモリセルとビット線ＢＬ
￣側に接続されるメモリセルとは互いに異なるワード線
ＷＬに接続されている。
【００１９】ワード線ドライバ１２、ロウデコーダ１３
およびパーシャルロウデコーダ１４は、ロウアドレスバ
ッファ１５を介して外部から入力されるロウアドレスに
従ってワード線ＷＬ１〜ＷＬｍを択一的に選択するもの
であり、ここではパーシャルロウデコーダ１４とロウデ
コーダ１３とによる２段デコード構成が採用されてい
る。
およびパーシャルロウデコーダ１４は、ロウアドレスバ
ッファ１５を介して外部から入力されるロウアドレスに
従ってワード線ＷＬ１〜ＷＬｍを択一的に選択するもの
であり、ここではパーシャルロウデコーダ１４とロウデ
コーダ１３とによる２段デコード構成が採用されてい
る。
【００２０】すなわち、パーシャルロウデコーダ１４は
ロウアドレスの上位ビット部をデコードし、そのデコー
ド結果に応じて複数のワード線ドライブ信号ＷＤＬＶを
選択的に発生する。ロウデコーダ１３はロウアドレスの
下位ビット部をデコードする。ワード線ドライバ１２
は、ワード線ドライブ信号ＷＤＬＶとロウデコーダ１３
のデコード結果とに基づいて、ワード線ＷＬ１〜ＷＬｍ
の１つをドライブする。
ロウアドレスの上位ビット部をデコードし、そのデコー
ド結果に応じて複数のワード線ドライブ信号ＷＤＬＶを
選択的に発生する。ロウデコーダ１３はロウアドレスの
下位ビット部をデコードする。ワード線ドライバ１２
は、ワード線ドライブ信号ＷＤＬＶとロウデコーダ１３
のデコード結果とに基づいて、ワード線ＷＬ１〜ＷＬｍ
の１つをドライブする。
【００２１】また、パーシャルロウデコーダ１４には、
外部からのロウアドレスの値によらず全てのワード線Ｗ
Ｌ１〜ＷＬｍのドライブを禁止するための回路が設けら
れており、メモリセルとビット線間にストレスを加えて
選択トランジスタを介してのメモリセルの電荷リークを
テストするテストモード時には、テストモード信号発生
回路２２からのテストモード信号ＴＭ−ＢＬＬＴＣに応
じて全てのワード線ドライブ信号ＷＤＬＶを非選択にす
る。これにより、全てのワード線ＷＬ１〜ＷＬｍは非選
択状態に設定される。
外部からのロウアドレスの値によらず全てのワード線Ｗ
Ｌ１〜ＷＬｍのドライブを禁止するための回路が設けら
れており、メモリセルとビット線間にストレスを加えて
選択トランジスタを介してのメモリセルの電荷リークを
テストするテストモード時には、テストモード信号発生
回路２２からのテストモード信号ＴＭ−ＢＬＬＴＣに応
じて全てのワード線ドライブ信号ＷＤＬＶを非選択にす
る。これにより、全てのワード線ＷＬ１〜ＷＬｍは非選
択状態に設定される。
【００２２】カラムデコーダ１８は、カラムアドレスバ
ッファ１９を介して外部から入力されるカラムアドレス
をデコードし、そのデコード結果に応じてカラム選択信
号ＣＳＬ１〜ＣＳＬｎの１つを選択する。これにより、
選択されたカラム選択信号に対応するカラムのビット線
対がカラム選択ゲート１７によって選択され、そのビッ
ト線対とデータ入出力線１０との間のデータ転送が可能
となる。データ入出力線１０は、複数対のＩ／Ｏ，Ｉ／
Ｏ￣線から構成されている。
ッファ１９を介して外部から入力されるカラムアドレス
をデコードし、そのデコード結果に応じてカラム選択信
号ＣＳＬ１〜ＣＳＬｎの１つを選択する。これにより、
選択されたカラム選択信号に対応するカラムのビット線
対がカラム選択ゲート１７によって選択され、そのビッ
ト線対とデータ入出力線１０との間のデータ転送が可能
となる。データ入出力線１０は、複数対のＩ／Ｏ，Ｉ／
Ｏ￣線から構成されている。
【００２３】また、カラムデコーダ１８には外部からの
カラムアドレスの値によらずメモリセルアレイ１１の全
カラムを同時選択するための回路が設けられており、メ
モリセルとビット線間にストレスを加えてメモリセルの
選択トランジスタを介しての電荷リークをテストするテ
ストモード時には、テストモード信号発生回路２２から
のテストモード信号ＴＭ−ＢＬＬＴＣに応じて全てのカ
ラム選択信号ＣＳＬ１〜ＣＳＬｎを選択する。これによ
り、全ビット線対ＢＬ１，ＢＬ１￣、…ＢＬｎ，ＢＬｎ
￣がデータ入出力線１０に接続される。
カラムアドレスの値によらずメモリセルアレイ１１の全
カラムを同時選択するための回路が設けられており、メ
モリセルとビット線間にストレスを加えてメモリセルの
選択トランジスタを介しての電荷リークをテストするテ
ストモード時には、テストモード信号発生回路２２から
のテストモード信号ＴＭ−ＢＬＬＴＣに応じて全てのカ
ラム選択信号ＣＳＬ１〜ＣＳＬｎを選択する。これによ
り、全ビット線対ＢＬ１，ＢＬ１￣、…ＢＬｎ，ＢＬｎ
￣がデータ入出力線１０に接続される。
【００２４】ロウアドレスバッファ１５は、外部からの
ロウアドレスストローブ信号ＲＡＳ￣に応じてアドレス
ＡＤＤをロウアドレスとして取り込み、そのロウアドレ
スの上位ビット部をパーシャルロウデコーダ１４に供給
すると共に、下位ビット部をメインのロウデコーダ１３
に供給する。また、本実施形態では、ロウアドレスの上
位ビット部はテストモードを指定するための情報として
も用いられており、ロウアドレスの上位ビット部はパー
シャルロウデコーダ１４のみならず、テストモード信号
発生回路２２にも送られる。
ロウアドレスストローブ信号ＲＡＳ￣に応じてアドレス
ＡＤＤをロウアドレスとして取り込み、そのロウアドレ
スの上位ビット部をパーシャルロウデコーダ１４に供給
すると共に、下位ビット部をメインのロウデコーダ１３
に供給する。また、本実施形態では、ロウアドレスの上
位ビット部はテストモードを指定するための情報として
も用いられており、ロウアドレスの上位ビット部はパー
シャルロウデコーダ１４のみならず、テストモード信号
発生回路２２にも送られる。
【００２５】カラムアドレスバッファ１９は、外部から
のカラムアドレスストローブ信号ＣＡＳ￣に応じてアド
レスＡＤＤをカラムアドレスとして取り込み、そのカラ
ムアドレスをカラムデコーダ１８に供給する。
のカラムアドレスストローブ信号ＣＡＳ￣に応じてアド
レスＡＤＤをカラムアドレスとして取り込み、そのカラ
ムアドレスをカラムデコーダ１８に供給する。
【００２６】データ入力回路２０はデータ書き込みサイ
クルにて使用されるものであり、データ書き込みサイク
ル時にオンされる外部からのライトイネーブル信号ＷＥ
￣に応じて外部からの書き込みデータＤｉｎを取り込
み、それをデータ入出力線１０上に出力する。データ出
力回路２１はデータ読み出しサイクルにて使用されるも
のであり、データ読み出しサイクル時にオンされる外部
からのアウトプットイネーブル信号ＯＥ￣に応じて、メ
モリセルアレイ１１からデータ入出力線１０上に読み出
されているデータＤｏｕｔを外部に出力する。
クルにて使用されるものであり、データ書き込みサイク
ル時にオンされる外部からのライトイネーブル信号ＷＥ
￣に応じて外部からの書き込みデータＤｉｎを取り込
み、それをデータ入出力線１０上に出力する。データ出
力回路２１はデータ読み出しサイクルにて使用されるも
のであり、データ読み出しサイクル時にオンされる外部
からのアウトプットイネーブル信号ＯＥ￣に応じて、メ
モリセルアレイ１１からデータ入出力線１０上に読み出
されているデータＤｏｕｔを外部に出力する。
【００２７】テストモード信号発生回路２２は、前述の
電荷リークテストを含む各種テストモードにおける動作
制御を行うものであり、外部からのアドレスによって電
荷リークテストのテストモードが指定されたときは、テ
ストモード信号ＴＭ−ＢＢＬＴＣを発生する。このテス
トモード信号発生回路２２に対するテストモードの指定
には通常のＷＣＢＲサイクル（ライトＣＡＳビフォアＲ
ＡＳサイクル）が用いられ、ＷＣＢＲサイクルときの入
力アドレスの値をデコードすることにより実行すべきテ
ストモードの種類が判定される。
電荷リークテストを含む各種テストモードにおける動作
制御を行うものであり、外部からのアドレスによって電
荷リークテストのテストモードが指定されたときは、テ
ストモード信号ＴＭ−ＢＢＬＴＣを発生する。このテス
トモード信号発生回路２２に対するテストモードの指定
には通常のＷＣＢＲサイクル（ライトＣＡＳビフォアＲ
ＡＳサイクル）が用いられ、ＷＣＢＲサイクルときの入
力アドレスの値をデコードすることにより実行すべきテ
ストモードの種類が判定される。
【００２８】図１のＤＲＡＭにおいて、メモリセルとビ
ット線間にストレスを加えてメモリセルの電荷リークを
テストする場合には、まず、全メモリセルにデータ
“１”を書き込んだ後、ＷＣＢＲサイクルによって電荷
リークテストを示すテストモードが指定される。これに
より、テストモード信号ＴＭ−ＢＢＬＴＣが発生され
て、外部からのアドレスに関係なく全てのビット線対Ｂ
Ｌ１，ＢＬ１￣、…ＢＬｎ，ＢＬｎ￣が選択状態に設定
されると共に、全てのワード線ＷＬ１〜ＷＬｍの選択が
禁止される。そして、この状態で書き込みサイクルが実
行され、外部から入力されるデータがデータ入力回路２
０およびデータ入出力線１０を介して全てのビット線対
に同時転送される。これにより、各ビット線対ＢＬ，Ｂ
Ｌ￣の電位はデータ入出力線１０上のデータによって制
御され、ビット線ＢＬがＶＣＣ、ビット線ＢＬ￣が０
Ｖ、あるいはビット線ＢＬが０Ｖ、ビット線ＢＬ￣がＶ
ＣＣに設定される。しかし、この書き込みサイクルで
は、どのワード線もドライブされないため、ビット線Ｂ
Ｌ，ＢＬ￣上のデータがメモリセルに書き込まれること
はない。
ット線間にストレスを加えてメモリセルの電荷リークを
テストする場合には、まず、全メモリセルにデータ
“１”を書き込んだ後、ＷＣＢＲサイクルによって電荷
リークテストを示すテストモードが指定される。これに
より、テストモード信号ＴＭ−ＢＢＬＴＣが発生され
て、外部からのアドレスに関係なく全てのビット線対Ｂ
Ｌ１，ＢＬ１￣、…ＢＬｎ，ＢＬｎ￣が選択状態に設定
されると共に、全てのワード線ＷＬ１〜ＷＬｍの選択が
禁止される。そして、この状態で書き込みサイクルが実
行され、外部から入力されるデータがデータ入力回路２
０およびデータ入出力線１０を介して全てのビット線対
に同時転送される。これにより、各ビット線対ＢＬ，Ｂ
Ｌ￣の電位はデータ入出力線１０上のデータによって制
御され、ビット線ＢＬがＶＣＣ、ビット線ＢＬ￣が０
Ｖ、あるいはビット線ＢＬが０Ｖ、ビット線ＢＬ￣がＶ
ＣＣに設定される。しかし、この書き込みサイクルで
は、どのワード線もドライブされないため、ビット線Ｂ
Ｌ，ＢＬ￣上のデータがメモリセルに書き込まれること
はない。
【００２９】したがって、データ入出力線１０上のデー
タによってビット線ＢＬをＶＣＣ、ビット線ＢＬ￣を０
Ｖに設定した場合には、ビット線ＢＬ１￣，…ＢＬｎ￣
側につながる各メモリセルの選択トランジスタにはその
ドレインとソース間に電圧ＶＣＣが印加されることにな
り、これによりビット線ＢＬ１￣，…ＢＬｎ￣側につな
がる全メモリセルにストレスを加えることができる。ま
た、データ入出力線１０上のデータによってビット線Ｂ
Ｌを０Ｖ、ビット線ＢＬ￣をＶＣＣに設定した場合に
は、今度は、ビット線ＢＬ１，…ＢＬｎ側につながる各
メモリセルの選択トランジスタのドレインとソース間に
電圧ＶＣＣが印加されることになり、これによりビット
線ＢＬ１，…ＢＬｎ側につながる全メモリセルにストレ
スを加えることができる。
タによってビット線ＢＬをＶＣＣ、ビット線ＢＬ￣を０
Ｖに設定した場合には、ビット線ＢＬ１￣，…ＢＬｎ￣
側につながる各メモリセルの選択トランジスタにはその
ドレインとソース間に電圧ＶＣＣが印加されることにな
り、これによりビット線ＢＬ１￣，…ＢＬｎ￣側につな
がる全メモリセルにストレスを加えることができる。ま
た、データ入出力線１０上のデータによってビット線Ｂ
Ｌを０Ｖ、ビット線ＢＬ￣をＶＣＣに設定した場合に
は、今度は、ビット線ＢＬ１，…ＢＬｎ側につながる各
メモリセルの選択トランジスタのドレインとソース間に
電圧ＶＣＣが印加されることになり、これによりビット
線ＢＬ１，…ＢＬｎ側につながる全メモリセルにストレ
スを加えることができる。
【００３０】図２には、ワード線ドライバ１２とロウデ
コーダ１３の具体的な構成が示されている。ワード線ド
ライバ１２およびロウデコーダ１３は４本のワード線毎
に分割して設けられており、ここでは、ワード線ＷＬ１
〜ＷＬ４に対応する構成について説明する。
コーダ１３の具体的な構成が示されている。ワード線ド
ライバ１２およびロウデコーダ１３は４本のワード線毎
に分割して設けられており、ここでは、ワード線ＷＬ１
〜ＷＬ４に対応する構成について説明する。
【００３１】ロウデコーダ１３は、図示のように、電源
ＶＤＤ端子とグランド端子間にカレントパスが直列接続
されたＰチャネルＭＯＳトランジスタ１０１、およびＮ
チャネルＭＯＳトランジスタ１０２、１０３からなるＣ
ＭＯＳ構成のＮＡＮＤゲートと、そのＮＡＮＤゲートの
出力に接続されたＣＭＯＳインバータ１０４とから構成
されている。ここで、電源ＶＤＤ端子の電源電位はＶＣ
Ｃ＋Ｖｔｈに設定されている。ＶｔｈはＮチャネルＭＯ
Ｓトランジスタのしきい値電圧である。
ＶＤＤ端子とグランド端子間にカレントパスが直列接続
されたＰチャネルＭＯＳトランジスタ１０１、およびＮ
チャネルＭＯＳトランジスタ１０２、１０３からなるＣ
ＭＯＳ構成のＮＡＮＤゲートと、そのＮＡＮＤゲートの
出力に接続されたＣＭＯＳインバータ１０４とから構成
されている。ここで、電源ＶＤＤ端子の電源電位はＶＣ
Ｃ＋Ｖｔｈに設定されている。ＶｔｈはＮチャネルＭＯ
Ｓトランジスタのしきい値電圧である。
【００３２】ＮＡＮＤゲートを構成するＰチャネルＭＯ
Ｓトランジスタ１０１のゲートにはワード線ドライブ時
に“０”レベルとなるブートストラップ信号ＢＲＳＴＲ
が入力され、またＮチャネルＭＯＳトランジスタ１０
２、１０３ゲートにはプリデコードされたロウアドレス
信号Ｘj ，Ｘk が入力される。
Ｓトランジスタ１０１のゲートにはワード線ドライブ時
に“０”レベルとなるブートストラップ信号ＢＲＳＴＲ
が入力され、またＮチャネルＭＯＳトランジスタ１０
２、１０３ゲートにはプリデコードされたロウアドレス
信号Ｘj ，Ｘk が入力される。
【００３３】ワード線ドライバ１２には、ワード線ＷＬ
１、ＷＬ２，ＷＬ３，ＷＬ４をそれぞれ駆動するための
４つのドライブ回路が設けられている。これらドライブ
回路は、パーシャルロウデコーダ１４からのワード線ド
ライブ信号ＷＤＲＶ０，１，２，３によって駆動される
４本の共通ワード線ＲＸ０〜ＲＸ３にそれぞれ接続され
ている。
１、ＷＬ２，ＷＬ３，ＷＬ４をそれぞれ駆動するための
４つのドライブ回路が設けられている。これらドライブ
回路は、パーシャルロウデコーダ１４からのワード線ド
ライブ信号ＷＤＲＶ０，１，２，３によって駆動される
４本の共通ワード線ＲＸ０〜ＲＸ３にそれぞれ接続され
ている。
【００３４】ワード線ＷＬ１に対応するドライブ回路
は、図示のように、ＮチャネルＭＯＳトランジスタ２０
１、２０２、２０３から構成されている。ＮチャネルＭ
ＯＳトランジスタ２０１および２０２のカレントパス
は、共通ワード線ＲＸ０とグランド端子間に直列接続さ
れており、これらトランジスタ２０１と２０２の接続点
がワード線ＷＬ１に接続されている。トランジスタ２０
１のゲートはノーマリーオンのＮチャネルＭＯＳトラン
ジスタ２０３を介してロウデコーダ１３のインバータ１
０４の出力に接続されており、またトランジスタ２０２
のゲートはロウデコーダ１３のＮＡＮＤゲートの出力に
接続されている。
は、図示のように、ＮチャネルＭＯＳトランジスタ２０
１、２０２、２０３から構成されている。ＮチャネルＭ
ＯＳトランジスタ２０１および２０２のカレントパス
は、共通ワード線ＲＸ０とグランド端子間に直列接続さ
れており、これらトランジスタ２０１と２０２の接続点
がワード線ＷＬ１に接続されている。トランジスタ２０
１のゲートはノーマリーオンのＮチャネルＭＯＳトラン
ジスタ２０３を介してロウデコーダ１３のインバータ１
０４の出力に接続されており、またトランジスタ２０２
のゲートはロウデコーダ１３のＮＡＮＤゲートの出力に
接続されている。
【００３５】他のワード線ＷＬ２，ＷＬ３，ＷＬ４に対
応するドライブ回路も、ワード線ＷＬ１に対応するドラ
イブ回路と同様に構成されている。この回路構成におい
ては、ロウアドレス信号Ｘj ，Ｘk が共に“１”のとき
に、ワード線ＷＬ１〜ＷＬ４に対応するロウデコーダ１
３が選択された状態となり、ロウデコーダ１３のＮＡＮ
Ｄゲートの出力は“０”、インバータ１０４の出力は
“１”になる。これにより、ワード線ドライバ１２に設
けられたワード線ＷＬ１、ＷＬ２，ＷＬ３，ＷＬ４それ
ぞれに対応するドライブ回路のＮチャネルＭＯＳトラン
ジスタ２０１，２０４，２０７，２１０はオンし、Ｎチ
ャネルＭＯＳトランジスタ２０２，２０５，２０８，２
１１はオフする。この後、４本の共通ワード線ＲＸ０〜
ＲＸ３の内の一本が選択されると、その選択された共通
ワード線に対応する一本のワード線がドライブされるこ
とになる。
応するドライブ回路も、ワード線ＷＬ１に対応するドラ
イブ回路と同様に構成されている。この回路構成におい
ては、ロウアドレス信号Ｘj ，Ｘk が共に“１”のとき
に、ワード線ＷＬ１〜ＷＬ４に対応するロウデコーダ１
３が選択された状態となり、ロウデコーダ１３のＮＡＮ
Ｄゲートの出力は“０”、インバータ１０４の出力は
“１”になる。これにより、ワード線ドライバ１２に設
けられたワード線ＷＬ１、ＷＬ２，ＷＬ３，ＷＬ４それ
ぞれに対応するドライブ回路のＮチャネルＭＯＳトラン
ジスタ２０１，２０４，２０７，２１０はオンし、Ｎチ
ャネルＭＯＳトランジスタ２０２，２０５，２０８，２
１１はオフする。この後、４本の共通ワード線ＲＸ０〜
ＲＸ３の内の一本が選択されると、その選択された共通
ワード線に対応する一本のワード線がドライブされるこ
とになる。
【００３６】図３には、４本の共通ワード線ＲＸ０〜Ｒ
Ｘ３を選択するためのワード線ドライブ信号ＷＤＲＶ
０，１，２，３を発生するパーシャルロウデコーダ１４
の構成が示されている。
Ｘ３を選択するためのワード線ドライブ信号ＷＤＲＶ
０，１，２，３を発生するパーシャルロウデコーダ１４
の構成が示されている。
【００３７】パーシャルロウデコーダ１４は、ワード線
ドライブ信号ＷＤＲＶ０，１，２，３それぞれに対応す
る４個の共通ワード線ドライブ回路と、これら４個の共
通ワード線ドライブ回路に共通の制御回路部とから構成
される。
ドライブ信号ＷＤＲＶ０，１，２，３それぞれに対応す
る４個の共通ワード線ドライブ回路と、これら４個の共
通ワード線ドライブ回路に共通の制御回路部とから構成
される。
【００３８】ワード線ドライブ信号ＷＤＲＶ０に対応す
る共通ワード線ドライブ回路は、図示のように、Ｐチャ
ネルＭＯＳトランジスタ３０１，３０２，３０３と、Ｎ
チャネルＭＯＳトランジスタ３０３〜３０９と、４入力
ＮＡＮＤゲート３１１と、ＣＭＯＳインバータ３１０か
ら構成されている。４入力ＮＡＮＤゲート３１１には、
プリデコードされたロウアドレス信号ＡOR，Ａ1R￣が入
力されると共に、昇圧パルス信号ＸＶＬＤ、およびＣＭ
ＯＳインバータ４０３によって反転されたテストモード
信号ＴＭ−ＢＬＬＴＣが入力される。
る共通ワード線ドライブ回路は、図示のように、Ｐチャ
ネルＭＯＳトランジスタ３０１，３０２，３０３と、Ｎ
チャネルＭＯＳトランジスタ３０３〜３０９と、４入力
ＮＡＮＤゲート３１１と、ＣＭＯＳインバータ３１０か
ら構成されている。４入力ＮＡＮＤゲート３１１には、
プリデコードされたロウアドレス信号ＡOR，Ａ1R￣が入
力されると共に、昇圧パルス信号ＸＶＬＤ、およびＣＭ
ＯＳインバータ４０３によって反転されたテストモード
信号ＴＭ−ＢＬＬＴＣが入力される。
【００３９】制御回路部は、４個の共通ワード線ドライ
ブ回路に共通のノードＷＤＬをプリチャージするための
ＮチャネルＭＯＳトランジスタ４０１と、昇圧用のキャ
パシタＣB と、昇圧パルス信号ＸＶＬＤによって昇圧用
キャパシタＣB を駆動するバッファ回路４０２とから構
成されている。
ブ回路に共通のノードＷＤＬをプリチャージするための
ＮチャネルＭＯＳトランジスタ４０１と、昇圧用のキャ
パシタＣB と、昇圧パルス信号ＸＶＬＤによって昇圧用
キャパシタＣB を駆動するバッファ回路４０２とから構
成されている。
【００４０】図３の回路においては、まず、ノードＷＤ
ＬがＶＤＤ−Ｖｔｈにプリチャージされ、この後、ロウ
アドレスが確定した直後に“１”の昇圧パルス信号ＸＶ
ＬＤが発生され、これによって昇圧用キャパシタＣB に
よってノードＷＤＬの電位がワード線駆動電位にまで昇
圧される。
ＬがＶＤＤ−Ｖｔｈにプリチャージされ、この後、ロウ
アドレスが確定した直後に“１”の昇圧パルス信号ＸＶ
ＬＤが発生され、これによって昇圧用キャパシタＣB に
よってノードＷＤＬの電位がワード線駆動電位にまで昇
圧される。
【００４１】通常動作モード時はテストモード信号ＴＭ
−ＢＬＬＴＣは“０”であるため、ロウアドレス信号Ａ
OR，Ａ1R￣が共に“１”であるとき、ワード線ドライブ
信号ＷＤＲＶ０が発生され、図２の共通ワード線ＲＸ０
がノードＷＤＬと同じハイレベルに設定される。これに
より、共通ワード線ＲＸ０に対応するワード線ＷＬ１の
ドライブが可能となる。
−ＢＬＬＴＣは“０”であるため、ロウアドレス信号Ａ
OR，Ａ1R￣が共に“１”であるとき、ワード線ドライブ
信号ＷＤＲＶ０が発生され、図２の共通ワード線ＲＸ０
がノードＷＤＬと同じハイレベルに設定される。これに
より、共通ワード線ＲＸ０に対応するワード線ＷＬ１の
ドライブが可能となる。
【００４２】一方、テストモード時は、テストモード信
号ＴＭ−ＢＬＬＴＣは“１”であるため、ロウアドレス
信号ＡOR，Ａ1R￣の値に関係なく、ワード線ドライブ信
号ＷＤＲＶ０は発生されない。共通ワード線ドライブ信
号ＷＤＲＶ１〜３に対応する共通ワード線ドライブ回路
もＮＡＮＤゲートに入力されるアドレス信号の組み合わ
せが異なるだけで、他の構成は共通ワード線ドライブ信
号ＷＤＲＶ０の回路と同様であるため、テストモード信
号ＴＭ−ＢＬＬＴＣが“１”のテストモード時は、全て
のワード線の駆動が禁止されることになる。
号ＴＭ−ＢＬＬＴＣは“１”であるため、ロウアドレス
信号ＡOR，Ａ1R￣の値に関係なく、ワード線ドライブ信
号ＷＤＲＶ０は発生されない。共通ワード線ドライブ信
号ＷＤＲＶ１〜３に対応する共通ワード線ドライブ回路
もＮＡＮＤゲートに入力されるアドレス信号の組み合わ
せが異なるだけで、他の構成は共通ワード線ドライブ信
号ＷＤＲＶ０の回路と同様であるため、テストモード信
号ＴＭ−ＢＬＬＴＣが“１”のテストモード時は、全て
のワード線の駆動が禁止されることになる。
【００４３】図４には、メモリセルアレイ１１が６４カ
ラムの場合に対応するカラムデコーダ１８とその周辺の
回路構成が示されている。カラムデコーダ１８には、図
示のように、ＮＡＮＤゲートとインバータとからなるデ
コードユニットがメモリセルアレイ１１のカラム数に対
応する個数だけ設けられており、それら各デコードユニ
ットのＮＡＮＤゲートには、互いに異なる組み合わせの
プリデコーダされた２ビットのカラムアドレス信号が入
力される。このカラムデコーダ１８の出力段には、ＣＳ
Ｌ制御回路１００が設けられている。
ラムの場合に対応するカラムデコーダ１８とその周辺の
回路構成が示されている。カラムデコーダ１８には、図
示のように、ＮＡＮＤゲートとインバータとからなるデ
コードユニットがメモリセルアレイ１１のカラム数に対
応する個数だけ設けられており、それら各デコードユニ
ットのＮＡＮＤゲートには、互いに異なる組み合わせの
プリデコーダされた２ビットのカラムアドレス信号が入
力される。このカラムデコーダ１８の出力段には、ＣＳ
Ｌ制御回路１００が設けられている。
【００４４】ＣＳＬ制御回路１００は、図示のように、
一方の入力にテストモード信号ＴＭ−ＢＬＬＴＣが入力
され、他方の入力にカラムデコーダ１８の対応するデコ
ードユニットからの出力が入力されるカラム数分のＯＲ
ゲートと、これら各ＯＲゲートの出力段に設けられたイ
ンバータとから構成されている。したがって、テストモ
ード信号ＴＭ−ＢＬＬＴＣが“１”の時は、カラムアド
レスの値に関係なく全てのカラム選択信号ＣＳＬ１〜Ｃ
ＳＬ６４が“１”となり、ビット線対ＢＬ１，ＢＬ１￣
に対応するカラム選択用ＮチャネルＭＯＳトランジスタ
５０１，５０２、ビット線対ＢＬ２，ＢＬ２￣に対応す
るカラム選択用ＮチャネルＭＯＳトランジスタ５０３，
５０４、…そしてビット線対ＢＬ６４，ＢＬ６４￣に対
応するカラム選択用ＮチャネルＭＯＳトランジスタ５０
５，５０６が全てオン状態に設定され、データ入出力線
１０のＩ／Ｏ．Ｉ／Ｏ￣線に接続される。
一方の入力にテストモード信号ＴＭ−ＢＬＬＴＣが入力
され、他方の入力にカラムデコーダ１８の対応するデコ
ードユニットからの出力が入力されるカラム数分のＯＲ
ゲートと、これら各ＯＲゲートの出力段に設けられたイ
ンバータとから構成されている。したがって、テストモ
ード信号ＴＭ−ＢＬＬＴＣが“１”の時は、カラムアド
レスの値に関係なく全てのカラム選択信号ＣＳＬ１〜Ｃ
ＳＬ６４が“１”となり、ビット線対ＢＬ１，ＢＬ１￣
に対応するカラム選択用ＮチャネルＭＯＳトランジスタ
５０１，５０２、ビット線対ＢＬ２，ＢＬ２￣に対応す
るカラム選択用ＮチャネルＭＯＳトランジスタ５０３，
５０４、…そしてビット線対ＢＬ６４，ＢＬ６４￣に対
応するカラム選択用ＮチャネルＭＯＳトランジスタ５０
５，５０６が全てオン状態に設定され、データ入出力線
１０のＩ／Ｏ．Ｉ／Ｏ￣線に接続される。
【００４５】図５は、実行すべきテストモードをテスト
モード信号発生回路２２に設定するためのテストモード
エントリー動作のタイミング図である。図１のＤＲＡＭ
の動作モードを通常動作モードからテストモードに切り
替える場合には、ロウアドレスストローブ信号ＲＡＳ￣
をロウレベルに落とす前に、カラムアドレスストローブ
信号ＣＡＳ￣とライトイネーブル信号ＷＥ￣がロウレベ
ルに落とされ、これによりＷＣＢＲサイクルであること
がテストモード信号発生回路２２に通知される。この
後、ライトイネーブル信号ＷＥ￣がハイレベルからロー
レベルに変化する度に、外部からの入力アドレス（ロウ
アドレス）がテストモード信号発生回路２２に取り込ま
れ、デコードされる。
モード信号発生回路２２に設定するためのテストモード
エントリー動作のタイミング図である。図１のＤＲＡＭ
の動作モードを通常動作モードからテストモードに切り
替える場合には、ロウアドレスストローブ信号ＲＡＳ￣
をロウレベルに落とす前に、カラムアドレスストローブ
信号ＣＡＳ￣とライトイネーブル信号ＷＥ￣がロウレベ
ルに落とされ、これによりＷＣＢＲサイクルであること
がテストモード信号発生回路２２に通知される。この
後、ライトイネーブル信号ＷＥ￣がハイレベルからロー
レベルに変化する度に、外部からの入力アドレス（ロウ
アドレス）がテストモード信号発生回路２２に取り込ま
れ、デコードされる。
【００４６】図中、ＴＭＫｅｙは例えば“０１０１０
１”というアドレスであり、これはＤＲＡＭを、後続す
るアドレスによって指定されるテストモードに設定する
ことを指示するものである。したがって、ＷＣＢＲサイ
クルの最初の入力アドレスの値は必ずＴＭＫｅｙとな
る。この後に入力されるＴＭ１は例えば“０００１１
１”というアドレスであり、このアドレスによって、メ
モリセルとビット線間にストレスを加えてメモリセルの
選択トランジスタを介しての電荷リークをテストすると
いうテストモードが指定されることになる。この場合に
は、前述したテストモード信号ＴＭ−ＢＬＬＴＣが図示
のように“１”レベルに設定される。
１”というアドレスであり、これはＤＲＡＭを、後続す
るアドレスによって指定されるテストモードに設定する
ことを指示するものである。したがって、ＷＣＢＲサイ
クルの最初の入力アドレスの値は必ずＴＭＫｅｙとな
る。この後に入力されるＴＭ１は例えば“０００１１
１”というアドレスであり、このアドレスによって、メ
モリセルとビット線間にストレスを加えてメモリセルの
選択トランジスタを介しての電荷リークをテストすると
いうテストモードが指定されることになる。この場合に
は、前述したテストモード信号ＴＭ−ＢＬＬＴＣが図示
のように“１”レベルに設定される。
【００４７】また、ＴＭ１の代わりに別のテストモード
を指定するアドレスが入力されれば、そのアドレスで指
定されたテストモードが選択されることになる。ＤＲＡ
Ｍをテストモードから通常動作モードに戻す方法として
は、 （１）ＲＡＳオンリーリフレッシュサイクルを実行する （２）ＣＡＳビフォアＲＡＳサイクルを実行する （３）上述のＷＣＢＲサイクルにて“テストモードを抜
ける”ことを意味するアドレスを入力する というテストモード終了サイクルを実行する方法があ
り、どれを利用しても通常動作モードに戻すことができ
る。
を指定するアドレスが入力されれば、そのアドレスで指
定されたテストモードが選択されることになる。ＤＲＡ
Ｍをテストモードから通常動作モードに戻す方法として
は、 （１）ＲＡＳオンリーリフレッシュサイクルを実行する （２）ＣＡＳビフォアＲＡＳサイクルを実行する （３）上述のＷＣＢＲサイクルにて“テストモードを抜
ける”ことを意味するアドレスを入力する というテストモード終了サイクルを実行する方法があ
り、どれを利用しても通常動作モードに戻すことができ
る。
【００４８】図６は、メモリセルの選択トランジスタを
介しての電荷リークをテストするテストモード時に実行
される一連の動作を示すタイミング図である。まず、全
メモリセルに対してデータ“１”が書き込まれた後、図
４で説明したテストモードエントリーサイクルが実行さ
れて、メモリセルとビット線間にストレスを加えてメモ
リセルの電荷リークをテストするというテストモードが
指定される。これにより、テストモード信号ＴＭ−ＢＬ
ＬＴＣが“０”レベルから“１”レベルに変化し、全て
のワード線は非選択状態に設定されると共に、全カラム
が選択状態に設定される。
介しての電荷リークをテストするテストモード時に実行
される一連の動作を示すタイミング図である。まず、全
メモリセルに対してデータ“１”が書き込まれた後、図
４で説明したテストモードエントリーサイクルが実行さ
れて、メモリセルとビット線間にストレスを加えてメモ
リセルの電荷リークをテストするというテストモードが
指定される。これにより、テストモード信号ＴＭ−ＢＬ
ＬＴＣが“０”レベルから“１”レベルに変化し、全て
のワード線は非選択状態に設定されると共に、全カラム
が選択状態に設定される。
【００４９】この後、ライトサイクルが実行されること
により、外部からの入力データ“１”がデータ入出力線
を介して全てのビット線対に送られ、ＢＬ１，ＢＬ２，
…ＢＬｎの電位はＶＣＣに設定され、ＢＬ１￣，ＢＬ２
￣，…ＢＬｎ￣の電位は０Ｖに設定される。この結果、
ビット線ＢＬ１￣，ＢＬ２￣…ＢＬｎ￣側につながる各
メモリセルの選択トランジスタにはそのドレインとソー
ス間に電圧ＶＣＣが印加されることになり、これにより
ビット線ＢＬ１￣，…ＢＬｎ￣側につながる全メモリセ
ルにストレスが加えられる。一回のライトサイクルは１
０μｓ程度であるため、入力データ“１”を用いたライ
トサイクルを５１２００回数だけ繰り返すことにより、
従来の“Ｃｅｌｌ Ｘ’ｆｅｒ加速試験”と同様に５１
２ｍｓの期間、ストレスを加えることができる。
により、外部からの入力データ“１”がデータ入出力線
を介して全てのビット線対に送られ、ＢＬ１，ＢＬ２，
…ＢＬｎの電位はＶＣＣに設定され、ＢＬ１￣，ＢＬ２
￣，…ＢＬｎ￣の電位は０Ｖに設定される。この結果、
ビット線ＢＬ１￣，ＢＬ２￣…ＢＬｎ￣側につながる各
メモリセルの選択トランジスタにはそのドレインとソー
ス間に電圧ＶＣＣが印加されることになり、これにより
ビット線ＢＬ１￣，…ＢＬｎ￣側につながる全メモリセ
ルにストレスが加えられる。一回のライトサイクルは１
０μｓ程度であるため、入力データ“１”を用いたライ
トサイクルを５１２００回数だけ繰り返すことにより、
従来の“Ｃｅｌｌ Ｘ’ｆｅｒ加速試験”と同様に５１
２ｍｓの期間、ストレスを加えることができる。
【００５０】この後、テストモードを抜けるテストモー
ド終了サイクルが実行されると、ＤＲＡＭの動作モード
はテストモードから通常動作モードに戻り、テストモー
ド信号ＴＭ−ＢＬＬＴＣは“０”レベルとなる。
ド終了サイクルが実行されると、ＤＲＡＭの動作モード
はテストモードから通常動作モードに戻り、テストモー
ド信号ＴＭ−ＢＬＬＴＣは“０”レベルとなる。
【００５１】なお、実際には、入力データ“１”を用い
たライトサイクルが５１２００回数終了した後はすぐに
テストモード終了サイクルを行うのではなく、ビット線
ＢＬ１，ＢＬ２…ＢＬｎ側につながる各メモリセルに対
するリークテストのために、入力データ“０”を用いた
ライトサイクルが５１２００回数だけ繰り返し実行され
ることになる。
たライトサイクルが５１２００回数終了した後はすぐに
テストモード終了サイクルを行うのではなく、ビット線
ＢＬ１，ＢＬ２…ＢＬｎ側につながる各メモリセルに対
するリークテストのために、入力データ“０”を用いた
ライトサイクルが５１２００回数だけ繰り返し実行され
ることになる。
【００５２】テストモードを抜けた後は、リークの有無
を調べるためのデータ読み出し動作が行われる。すなわ
ち、通常のデータ読み出し動作によって全てのメモリセ
ルのデータが外部に読み出され、各メモリセルからの読
み出しデータの値が期待値“１”に一致するか否かが調
べられる。読み出しデータの値が期待値“１”に一致す
るメモリセルについては電荷のリークはなく、読み出し
データが“０”のメモリセルについてはリークが発生し
ていることになる。
を調べるためのデータ読み出し動作が行われる。すなわ
ち、通常のデータ読み出し動作によって全てのメモリセ
ルのデータが外部に読み出され、各メモリセルからの読
み出しデータの値が期待値“１”に一致するか否かが調
べられる。読み出しデータの値が期待値“１”に一致す
るメモリセルについては電荷のリークはなく、読み出し
データが“０”のメモリセルについてはリークが発生し
ていることになる。
【００５３】以上のように、本第１実施形態によれば、
メモリセルからの読み出しデータを利用するのではな
く、データ入出力線１０からの書き込みデータによって
ビット線電位を直接制御できる構成であるため、メモリ
セルの固定不良などによらず電荷リークのテストを正確
に行うことができる。
メモリセルからの読み出しデータを利用するのではな
く、データ入出力線１０からの書き込みデータによって
ビット線電位を直接制御できる構成であるため、メモリ
セルの固定不良などによらず電荷リークのテストを正確
に行うことができる。
【００５４】なお、ここでは、書き込みデータをチップ
外部から入力する場合について説明したが、ビット線に
与えるテスト用の書き込みデータは必ずしもチップ外部
から入力する必要はなく、例えば、データ入出力線１０
を電源端子または接地端子に接続することによって内部
的にテスト用の書き込みデータを生成するようにするこ
とも可能である。また、この場合には、ライトサイクル
を外部からの制御によって行う必要はなく、例えばテス
トモード信号発生回路２２からのテストモード信号ＴＭ
−ＢＬＬＴＣの発生をトリガとして、チップ内部で自動
的にライトサイクルを行うようにしても良い。
外部から入力する場合について説明したが、ビット線に
与えるテスト用の書き込みデータは必ずしもチップ外部
から入力する必要はなく、例えば、データ入出力線１０
を電源端子または接地端子に接続することによって内部
的にテスト用の書き込みデータを生成するようにするこ
とも可能である。また、この場合には、ライトサイクル
を外部からの制御によって行う必要はなく、例えばテス
トモード信号発生回路２２からのテストモード信号ＴＭ
−ＢＬＬＴＣの発生をトリガとして、チップ内部で自動
的にライトサイクルを行うようにしても良い。
【００５５】（第２実施形態）次に、本発明の第２実施
形態に係るＤＲＡＭについて説明する。本第２実施形態
は、デー入出力線１０からのデータによってビット線電
位を制御するのではなく、電源またはグランドなどの所
定の電源電位供給端子と各ビット線間にスイッチ回路を
設け、テストモード時にそのスイッチ回路をオンさせ
て、ビット線電位を制御するようにしたものである。
形態に係るＤＲＡＭについて説明する。本第２実施形態
は、デー入出力線１０からのデータによってビット線電
位を制御するのではなく、電源またはグランドなどの所
定の電源電位供給端子と各ビット線間にスイッチ回路を
設け、テストモード時にそのスイッチ回路をオンさせ
て、ビット線電位を制御するようにしたものである。
【００５６】図７には、ビット線の電位を制御するため
の具体的な回路構成の一例が示されている。第１カラム
目のビット線対ＢＬ１，ＢＬ１￣にはそれぞれＮチャネ
ルＭＯＳトランジスタ６０１，６０２の一端が接続され
ており、その他端は電源ＶＣＣ端子に接続されている。
また、ＮチャネルＭＯＳトランジスタ６０１のゲートに
はテストモード信号発生回路２２からの第１のテスト信
号ＴＭ１が供給され、ＮチャネルＭＯＳトランジスタ６
０２のゲートにはテストモード信号発生回路２２からの
第２のテスト信号ＴＭ２が供給される。
の具体的な回路構成の一例が示されている。第１カラム
目のビット線対ＢＬ１，ＢＬ１￣にはそれぞれＮチャネ
ルＭＯＳトランジスタ６０１，６０２の一端が接続され
ており、その他端は電源ＶＣＣ端子に接続されている。
また、ＮチャネルＭＯＳトランジスタ６０１のゲートに
はテストモード信号発生回路２２からの第１のテスト信
号ＴＭ１が供給され、ＮチャネルＭＯＳトランジスタ６
０２のゲートにはテストモード信号発生回路２２からの
第２のテスト信号ＴＭ２が供給される。
【００５７】第１のテスト信号ＴＭ１は、ＢＬ１￣，Ｂ
Ｌ２￣，…ＢＬｎ￣につながるメモリセルにストレスを
加えるためのスイッチ制御信号であり、また第２のテス
ト信号ＴＭ１は、ＢＬ１，ＢＬ２，…ＢＬｎにつながる
メモリセルにストレスを加えるためのスイッチ制御信号
である。
Ｌ２￣，…ＢＬｎ￣につながるメモリセルにストレスを
加えるためのスイッチ制御信号であり、また第２のテス
ト信号ＴＭ１は、ＢＬ１，ＢＬ２，…ＢＬｎにつながる
メモリセルにストレスを加えるためのスイッチ制御信号
である。
【００５８】また、第２カラム目以降のビット線対につ
いても、図示のように、それら各ビット線と電源ＶＣＣ
端子との間にスイッチ用のＮチャネルＭＯＳトランジス
タ６０３〜６０６が接続されており、ＢＬ側のＮチャネ
ルＭＯＳトランジスタ６０３，６０５のゲートには第１
のテスト信号ＴＭ１が供給され、ＢＬ￣側のＮチャネル
ＭＯＳトランジスタ６０４，６０６のゲートには第２の
テスト信号ＴＭ２が供給される。
いても、図示のように、それら各ビット線と電源ＶＣＣ
端子との間にスイッチ用のＮチャネルＭＯＳトランジス
タ６０３〜６０６が接続されており、ＢＬ側のＮチャネ
ルＭＯＳトランジスタ６０３，６０５のゲートには第１
のテスト信号ＴＭ１が供給され、ＢＬ￣側のＮチャネル
ＭＯＳトランジスタ６０４，６０６のゲートには第２の
テスト信号ＴＭ２が供給される。
【００５９】テストモード信号発生回路２２は、電荷リ
ークのテストモードが指定されると、第１および第２の
テスト信号ＴＭ１，ＴＭ２をそれぞれ一定期間ずつ発生
する。テスト動作は各センスアンプ（ＳＡ）を活性化さ
せた状態で実行される。これにより、テスト信号ＴＭ１
が発生されている期間は、ビット線ＢＬ１，ＢＬ２，…
ＢＬｎの電位はＶＣＣ、ビット線ＢＬ１￣，ＢＬ２￣，
…ＢＬｎ￣の電位は０Ｖに設定され、ビット線ＢＬ１
￣，ＢＬ２￣，…ＢＬｎ￣につながるメモリセルの電荷
リークをテストすることができる。また、テスト信号Ｔ
Ｍ２が発生されている期間は、ビット線ＢＬ１，ＢＬ
２，…ＢＬｎの電位は０Ｖ、ビット線ＢＬ１￣，ＢＬ２
￣，…ＢＬｎ￣の電位はＶＣＣに設定され、ビット線Ｂ
Ｌ１，ＢＬ２，…ＢＬｎにつながるメモリセルの電荷リ
ークをテストすることができる。
ークのテストモードが指定されると、第１および第２の
テスト信号ＴＭ１，ＴＭ２をそれぞれ一定期間ずつ発生
する。テスト動作は各センスアンプ（ＳＡ）を活性化さ
せた状態で実行される。これにより、テスト信号ＴＭ１
が発生されている期間は、ビット線ＢＬ１，ＢＬ２，…
ＢＬｎの電位はＶＣＣ、ビット線ＢＬ１￣，ＢＬ２￣，
…ＢＬｎ￣の電位は０Ｖに設定され、ビット線ＢＬ１
￣，ＢＬ２￣，…ＢＬｎ￣につながるメモリセルの電荷
リークをテストすることができる。また、テスト信号Ｔ
Ｍ２が発生されている期間は、ビット線ＢＬ１，ＢＬ
２，…ＢＬｎの電位は０Ｖ、ビット線ＢＬ１￣，ＢＬ２
￣，…ＢＬｎ￣の電位はＶＣＣに設定され、ビット線Ｂ
Ｌ１，ＢＬ２，…ＢＬｎにつながるメモリセルの電荷リ
ークをテストすることができる。
【００６０】このように、各ビット線と所定の電源端子
との間にスイッチ回路を設けることによっても、メモリ
セルの電荷リークをテストすることができる。なお、テ
スト動作は、第１および第２のテスト信号ＴＭ１，ＴＭ
２の一方を発生した状態でＲａｓ Ｏｎｌｙ Ｒｅｆｒ
ｅｓｈサイクルを繰り返し実行することによっても行う
ことができる。この場合には、第１実施形態で説明した
ように、テストモード信号ＴＭ−ＢＬＬＴＣによって全
ワード線のドライブを禁止しておくことが好ましい。ま
た、カラムについてはそれを全て選択する必要は特にな
いので、カラムデコーダについては通常の構成のものを
利用すればよい。その他、スイッチトランジスタによっ
てビット線の電位を制御する構成のものであれば、種々
の変形が可能であり、例えば、スイッチトランジスタを
接地端子とビット線間に設けたり、ＢＬ１，ＢＬ２，…
ＢＬｎとビット線ＢＬ１￣，ＢＬ２￣，…ＢＬｎ￣の全
てを同時にスイッチトランジスタによって０Ｖに設定す
るような構成を用いることもできる。
との間にスイッチ回路を設けることによっても、メモリ
セルの電荷リークをテストすることができる。なお、テ
スト動作は、第１および第２のテスト信号ＴＭ１，ＴＭ
２の一方を発生した状態でＲａｓ Ｏｎｌｙ Ｒｅｆｒ
ｅｓｈサイクルを繰り返し実行することによっても行う
ことができる。この場合には、第１実施形態で説明した
ように、テストモード信号ＴＭ−ＢＬＬＴＣによって全
ワード線のドライブを禁止しておくことが好ましい。ま
た、カラムについてはそれを全て選択する必要は特にな
いので、カラムデコーダについては通常の構成のものを
利用すればよい。その他、スイッチトランジスタによっ
てビット線の電位を制御する構成のものであれば、種々
の変形が可能であり、例えば、スイッチトランジスタを
接地端子とビット線間に設けたり、ＢＬ１，ＢＬ２，…
ＢＬｎとビット線ＢＬ１￣，ＢＬ２￣，…ＢＬｎ￣の全
てを同時にスイッチトランジスタによって０Ｖに設定す
るような構成を用いることもできる。
【００６１】
【発明の効果】以上説明したように、本発明によれば、
メモリセルから読み出したデータを利用するのではな
く、データ入出力線上のデータをビット線に書き込む
か、或はスイッチ回路でビット線を電源線（又はグラン
ド）につなぐことによりビット線の電位を直接制御する
テストモードを取り入れることで、メモリセルの固定不
良や、スペアに置き換わっているか否かによらず、簡単
且つ正確に全てのメモリセルのスクリーニングを行うこ
とが可能となる。
メモリセルから読み出したデータを利用するのではな
く、データ入出力線上のデータをビット線に書き込む
か、或はスイッチ回路でビット線を電源線（又はグラン
ド）につなぐことによりビット線の電位を直接制御する
テストモードを取り入れることで、メモリセルの固定不
良や、スペアに置き換わっているか否かによらず、簡単
且つ正確に全てのメモリセルのスクリーニングを行うこ
とが可能となる。
【図１】本発明の第１実施形態に係るＤＲＡＭ全体の構
成を示すブロック図。
成を示すブロック図。
【図２】同第１実施形態のＤＲＡＭに設けられたロウデ
コーダとワード線ドライバの具体的な構成を示す回路
図。
コーダとワード線ドライバの具体的な構成を示す回路
図。
【図３】同第１実施形態のＤＲＡＭに設けられたパーシ
ャルロウデコーダの具体的な構成を示す回路図。
ャルロウデコーダの具体的な構成を示す回路図。
【図４】同第１実施形態のＤＲＡＭに設けられたカラム
デコーダとその周辺の具体的な構成を示す回路図。
デコーダとその周辺の具体的な構成を示す回路図。
【図５】同第１実施形態のＤＲＡＭのテストモードエン
トリー動作を説明するタイミングチャート。
トリー動作を説明するタイミングチャート。
【図６】同第１実施形態のＤＲＡＭのテスト動作を説明
するタイミングチャート。
するタイミングチャート。
【図７】本発明の第２実施形態に係るＤＲＡＭで使用さ
れるビット線電位設定用スイッチ回路を説明するための
図。
れるビット線電位設定用スイッチ回路を説明するための
図。
【図８】従来のＣｅｌｌ Ｘ’ｆｅｒ加速試験を説明す
るための第１の図。
るための第１の図。
【図９】図８のＣｅｌｌ Ｘ’ｆｅｒ加速試験でメモリ
セルに加えられるストレスを説明するための断面図。
セルに加えられるストレスを説明するための断面図。
【図１０】従来のＣｅｌｌ Ｘ’ｆｅｒ加速試験を説明
するための第２の図。
するための第２の図。
１０…データ入出力線 １１…メモリセルアレイ １２…ワード線ドライバ １３…ロウデコーダ １４…パーシャルロウデコーダ １５…ロウアドレスバッファ １６…センスアンプ（ＳＡ） １７…カラム選択ゲート １８…カラムデコーダ １９…カラムアドレスバッファ ２０…データ入力回路 ２１…データ出力回路 ２２…テストモード信号発生回路 ＢＬ１，ＢＬ１￣〜ＢＬｎ，ＢＬｎ￣…ビット線対 ＷＬ１〜ＷＬｍ…ワード線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/108 Ｈ０１Ｌ 27/10 ６２５Ａ 21/8242
Claims (5)
- 【請求項１】 行および列のマトリクス状に配置された
複数のメモリセルから構成され、各メモリセルがビット
線およびワード線に接続されたメモリセルアレイと、 外部からのアドレスに基づいて前記複数のワード線を択
一的に選択する行デコーダと、 テストモード信号に応じて、前記複数のワード線を全て
非選択状態に設定する手段と、 外部からのアドレスに基づいて、前記メモリセルアレイ
内の複数の列の中からデータ読み出し／書き込みを行う
べき列を選択する列デコーダと、 前記メモリセルアレイと外部との間のデータ入出力に用
いられ、選択された列のビット線に接続されるデータ入
出力線と、 前記テストモード信号に応じて、前記メモリセルアレイ
内の複数の列を全て選択状態に設定する手段と、 メモリセルに保持された電荷のリークをテストするテス
トモード時に、前記テストモード信号を発生するテスト
モード信号発生手段とを具備し、 前記テストモード時に前記複数のワード線が全て非選択
状態に設定され且つ前記複数の列が全て選択状態に設定
された状態でデータ書き込みサイクルを実行し、前記デ
ータ入出力線からのデータによって前記全ての列のビッ
ト線の電位を制御することを特徴とする半導体記憶装
置。 - 【請求項２】 前記テストモード信号発生手段は、 ＣＡＳビフォアＲＡＳサイクルにおいて外部から入力さ
れるアドレス信号をデコードし、前記テストモードを示
すアドレスが入力されたときに前記テストモード信号を
発生することを特徴とする請求項１記載の半導体記憶装
置。 - 【請求項３】 前記行デコーダは、 外部から与えられる行アドレスの上位ビットをデコード
し、そのデコード結果に応じて複数のワード線ドライブ
信号線を選択的に駆動するための信号を発生する第１の
行デコーダ回路と、 外部から与えられる行アドレスの下位ビットをデコード
し、そのデコード結果と前記複数のワード線ドライブ信
号線の駆動状態とに基づいて、前記複数のワード線を択
一的に選択する第２の行デコーダ回路とを具備し、 前記複数のワード線を全て非選択状態に設定する手段
は、 前記テストモード信号に応じて、前記第１の行デコーダ
回路による前記ワード線ドライブ信号線の駆動を禁止す
る回路を含むことを特徴とする請求項１記載の半導体記
憶装置。 - 【請求項４】 行および列のマトリクス状に配置された
複数のメモリセルから構成され、各メモリセルがビット
線およびワード線に接続されたメモリセルアレイと、 外部からのアドレスに基づいて前記複数のワード線を択
一的に選択する行デコーダと、 外部からのアドレスに基づいて、前記メモリセルアレイ
内の複数の列の中からデータ読み出し／書き込みを行う
べき列を選択する列デコーダと、 前記メモリセルアレイと外部との間のデータ入出力に用
いられ、選択された列のビット線に接続されるデータ入
出力線と、 前記複数の列それぞれのビット線と所定の電源電位供給
端子間に設けられたスイッチ回路と、 メモリセルに保持された電荷のリークをテストするテス
トモード時に、前記スイッチ回路をオンさせて各ビット
線の電位を制御することを特徴とする半導体記憶装置。 - 【請求項５】 行および列のマトリクス状に配置された
複数のメモリセルから構成され、各メモリセルがビット
線およびワード線に接続されたメモリセルアレイと、外
部からのアドレスに基づいて前記複数のワード線を択一
的に選択する行デコーダと、外部からのアドレスに基づ
いて、前記メモリセルアレイ内の複数の列の中からデー
タ読み出し／書き込みを行うべき列を選択する列デコー
ダと、前記メモリセルアレイと外部との間のデータ入出
力に用いられ、選択された列のビット線に接続されるデ
ータ入出力線とを具備する半導体記憶装置のテスト方法
であって、 半導体記憶装置のメモリセルに保持された電荷のリーク
をテストするテストモード時に、前記複数のワード線を
全て非選択状態に設定し且つ前記複数の列を全て選択状
態に設定した状態でデータ書き込みサイクルを実行し、 前記データ入出力線からのデータによって前記全ての列
のビット線の電位を制御することを特徴とする半導体記
憶装置のテスト方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9321199A JPH11154400A (ja) | 1997-11-21 | 1997-11-21 | 半導体記憶装置およびそのテスト方法 |
| US09/196,192 US6041002A (en) | 1997-11-21 | 1998-11-20 | Semiconductor memory device and method of testing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9321199A JPH11154400A (ja) | 1997-11-21 | 1997-11-21 | 半導体記憶装置およびそのテスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11154400A true JPH11154400A (ja) | 1999-06-08 |
Family
ID=18129906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9321199A Abandoned JPH11154400A (ja) | 1997-11-21 | 1997-11-21 | 半導体記憶装置およびそのテスト方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6041002A (ja) |
| JP (1) | JPH11154400A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6631092B2 (en) | 2001-09-28 | 2003-10-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device capable of imposing large stress on transistor |
| JP2006216174A (ja) * | 2005-02-04 | 2006-08-17 | Fujitsu Ltd | 半導体記憶装置 |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
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