JPH11154400A - 半導体記憶装置およびそのテスト方法 - Google Patents
半導体記憶装置およびそのテスト方法Info
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- JPH11154400A JPH11154400A JP9321199A JP32119997A JPH11154400A JP H11154400 A JPH11154400 A JP H11154400A JP 9321199 A JP9321199 A JP 9321199A JP 32119997 A JP32119997 A JP 32119997A JP H11154400 A JPH11154400 A JP H11154400A
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- G11C2029/5004—Voltage
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】メモリセルからの読み出しデータを用いること
なく、DRAMメモリセルの電荷リークテストを正確に
行えるようにする。 【解決手段】テストモード時は、テストモード信号発生
回路22からのテストモード信号TM−BLLTCがパ
ーシャルロウデコーダ14およびカラムデコーダ18に
供給され、これにより全てのワード線の選択が禁止され
ると共に、メモリセルアレイ11の全てのカラムが選択
される。この状態で書き込みサイクルが実行され、デー
タ入出力線10からのデータが各ビット線に供給され
る。よって、データ入出力線10からのデータによって
ビット線電位を直接制御できるようになり、メモリセル
からの読み出しデータを用いることなく、DRAMメモ
リセルの電荷リークテストを正確に行うことが可能とな
る。
なく、DRAMメモリセルの電荷リークテストを正確に
行えるようにする。 【解決手段】テストモード時は、テストモード信号発生
回路22からのテストモード信号TM−BLLTCがパ
ーシャルロウデコーダ14およびカラムデコーダ18に
供給され、これにより全てのワード線の選択が禁止され
ると共に、メモリセルアレイ11の全てのカラムが選択
される。この状態で書き込みサイクルが実行され、デー
タ入出力線10からのデータが各ビット線に供給され
る。よって、データ入出力線10からのデータによって
ビット線電位を直接制御できるようになり、メモリセル
からの読み出しデータを用いることなく、DRAMメモ
リセルの電荷リークテストを正確に行うことが可能とな
る。
Description
【0001】
【発明の属する技術分野】本発明はDRAMなどの半導
体記憶装置およびそのテスト方法に関し、特にメモリセ
ルに保持した電荷のリークの有無を調べるテストのため
の回路を内蔵した半導体記憶装置およびそのテスト方法
に関する。
体記憶装置およびそのテスト方法に関し、特にメモリセ
ルに保持した電荷のリークの有無を調べるテストのため
の回路を内蔵した半導体記憶装置およびそのテスト方法
に関する。
【0002】
【従来の技術】DRAMを始めとする半導体メモリ装置
においては、その出荷に先だって不良を発見するための
各種テストが行われる。このテストはダイソートテスト
などと称されるものであり、一般に、コンタクトチェッ
ク、スタンドバイ電流や動作電流等の電流値チェック、
および内部電圧モニター等からなるDC系のテストと、
メモリセルアレイ中の不良ビットをスクリーニングする
為に印加電圧、タイミング、セルアレイへの書き込みパ
ターン等を様々に変えるファンクションテスト等からな
る。
においては、その出荷に先だって不良を発見するための
各種テストが行われる。このテストはダイソートテスト
などと称されるものであり、一般に、コンタクトチェッ
ク、スタンドバイ電流や動作電流等の電流値チェック、
および内部電圧モニター等からなるDC系のテストと、
メモリセルアレイ中の不良ビットをスクリーニングする
為に印加電圧、タイミング、セルアレイへの書き込みパ
ターン等を様々に変えるファンクションテスト等からな
る。
【0003】また、このファンクションテストの中に
は、メモリセルに保持された電荷のリークの有無を調べ
るリークテスト(以下、“Cell X’fer加速試
験”と称する)がある。この“Cell X’fer加
速試験”は、メモリセルのキャパシタとビット線間にス
トレスを加え、これにより、セルの選択トランジスタを
介した電荷のリークの有無を調べるテストである。今
後、低電圧化が進むと、セルの選択トランジスタのしき
い値電圧VTHも低くなる。すると、サブスレッショルド
電流は増えるので、このようにセルの選択トランジスタ
を介した電荷リークをチェックする為の試験の重要性は
増すと考えられる。
は、メモリセルに保持された電荷のリークの有無を調べ
るリークテスト(以下、“Cell X’fer加速試
験”と称する)がある。この“Cell X’fer加
速試験”は、メモリセルのキャパシタとビット線間にス
トレスを加え、これにより、セルの選択トランジスタを
介した電荷のリークの有無を調べるテストである。今
後、低電圧化が進むと、セルの選択トランジスタのしき
い値電圧VTHも低くなる。すると、サブスレッショルド
電流は増えるので、このようにセルの選択トランジスタ
を介した電荷リークをチェックする為の試験の重要性は
増すと考えられる。
【0004】以下、図8を参照して、従来の“Cell
X’fer加速試験”の具体的な方法について説明す
る。図8には、折り返しビット線構造が採用された通常
のDRAMメモリセルアレイとその周辺の回路構成が示
されている。各カラムは、一対のビット線BL,BL ̄
を有しており、ビット線BL側に接続されるメモリセル
とビット線BL ̄側に接続されるメモリセルとは互いに
異なるワード線WLに接続されている。このようなセル
配置は高集積化のために従来より用いられている良く知
られたものである。
X’fer加速試験”の具体的な方法について説明す
る。図8には、折り返しビット線構造が採用された通常
のDRAMメモリセルアレイとその周辺の回路構成が示
されている。各カラムは、一対のビット線BL,BL ̄
を有しており、ビット線BL側に接続されるメモリセル
とビット線BL ̄側に接続されるメモリセルとは互いに
異なるワード線WLに接続されている。このようなセル
配置は高集積化のために従来より用いられている良く知
られたものである。
【0005】さて、図8のセルアレイに対して“Cel
l X’fer加速試験”を行う場合には、まず、全メ
モリセルM11〜M49にデータ“1”を書き込んだ
後、ビット線BL側のメモリセルに接続されている任意
の一本のワード線、例えばWL1、を立ち上げ、ワード
線WL1に接続されたメモリセル(図中リファレンスセ
ル)M15,M25,M35,M45から対応するビッ
ト線BL1,BL2,BL3,BL4上にデータを読み
出す。これにより、ビット線BL1,BL2,BL3,
BL4の電位はそれぞれプリチャージ電位(VCC/
2)よりも高くなり、プリチャージ電位を保持するビッ
ト線BL1 ̄,BL2 ̄,BL3 ̄,BL4 ̄の電位よ
りも高くなる。この電位差は対応するセンスアンプ(S
A)によってセンスおよび増幅され、ビット線BL1,
BL2,BL3,BL4の電位はVCC、ビット線BL
1 ̄,BL2 ̄,BL3 ̄,BL4 ̄の電位は0Vに設
定される。これにより、ビット線BL1 ̄,BL2 ̄,
BL3 ̄,BL4 ̄側につながる各メモリセルの選択ト
ランジスタにはそのドレインとソース間に電圧VCCが
印加されることになり、これによりそれらメモリセルの
選択トランジスタのソース・ドレイン間にストレスが加
えられる。
l X’fer加速試験”を行う場合には、まず、全メ
モリセルM11〜M49にデータ“1”を書き込んだ
後、ビット線BL側のメモリセルに接続されている任意
の一本のワード線、例えばWL1、を立ち上げ、ワード
線WL1に接続されたメモリセル(図中リファレンスセ
ル)M15,M25,M35,M45から対応するビッ
ト線BL1,BL2,BL3,BL4上にデータを読み
出す。これにより、ビット線BL1,BL2,BL3,
BL4の電位はそれぞれプリチャージ電位(VCC/
2)よりも高くなり、プリチャージ電位を保持するビッ
ト線BL1 ̄,BL2 ̄,BL3 ̄,BL4 ̄の電位よ
りも高くなる。この電位差は対応するセンスアンプ(S
A)によってセンスおよび増幅され、ビット線BL1,
BL2,BL3,BL4の電位はVCC、ビット線BL
1 ̄,BL2 ̄,BL3 ̄,BL4 ̄の電位は0Vに設
定される。これにより、ビット線BL1 ̄,BL2 ̄,
BL3 ̄,BL4 ̄側につながる各メモリセルの選択ト
ランジスタにはそのドレインとソース間に電圧VCCが
印加されることになり、これによりそれらメモリセルの
選択トランジスタのソース・ドレイン間にストレスが加
えられる。
【0006】実際には、このような読み出し動作はある
一定時間間隔で繰り返し実行される。具体的には、同一
ワード線WL1を選択するRas Only Refr
eshサイクルが、例えばRASサイクルタイム(tR
C=200μs)の間隔で2560回繰り返し実行され
る。この結果、ワード線WL1は512ms(=256
0x200μs)の期間選択されることになり、その期
間だけビット線BL1 ̄,BL2 ̄,BL3 ̄,BL4
 ̄側につながる各メモリセルにストレスが加えられ続け
ることになる。
一定時間間隔で繰り返し実行される。具体的には、同一
ワード線WL1を選択するRas Only Refr
eshサイクルが、例えばRASサイクルタイム(tR
C=200μs)の間隔で2560回繰り返し実行され
る。この結果、ワード線WL1は512ms(=256
0x200μs)の期間選択されることになり、その期
間だけビット線BL1 ̄,BL2 ̄,BL3 ̄,BL4
 ̄側につながる各メモリセルにストレスが加えられ続け
ることになる。
【0007】図9は、メモリセルにストレスが加えられ
る様子を説明するためのメモリセルの断面構造である。
選択トランジスタQ16とトレンチキャパシタC16と
から構成されるメモリセルM16に着目すると、選択ト
ランジスタQ16のソースは、0Vに設定されたビット
線BL1 ̄に接続され、またそのドレインはデータ
“1”の書き込みによってVCCに保持されているトレ
ンチキャパシタC16に接続されていることになる。し
たがって、選択トランジスタQ16のドレイン・ソース
間には512msの期間中、電圧VCCが印加されるこ
とになり、もしそのトランジスタQ16のサブスレッシ
ョルド電流が大きいという不良があれば、トレンチキャ
パシタC16から電荷がリークしてしまうことになる。
る様子を説明するためのメモリセルの断面構造である。
選択トランジスタQ16とトレンチキャパシタC16と
から構成されるメモリセルM16に着目すると、選択ト
ランジスタQ16のソースは、0Vに設定されたビット
線BL1 ̄に接続され、またそのドレインはデータ
“1”の書き込みによってVCCに保持されているトレ
ンチキャパシタC16に接続されていることになる。し
たがって、選択トランジスタQ16のドレイン・ソース
間には512msの期間中、電圧VCCが印加されるこ
とになり、もしそのトランジスタQ16のサブスレッシ
ョルド電流が大きいという不良があれば、トレンチキャ
パシタC16から電荷がリークしてしまうことになる。
【0008】ワード線WL1を選択する2560回のR
as Only Refreshサイクルが終了する
と、今度は、ビット線BL ̄側のメモリセルに接続され
ている任意の一本のワード線、例えばWL2、を立ち上
げるRas Only Refreshサイクルを、R
ASサイクルタイム(tRC=200μs)の間隔で2
560回繰り返し実行される。このRas Only
Refreshサイクルでは、図10に示されているよ
うに、ワード線WL2に接続されたメモリセル(図中リ
ファレンスセル)M16,M26,M36,M46から
対応するビット線BL1 ̄,BL2 ̄,BL3 ̄,BL
4 ̄上にデータが読み出される。これにより、ビット線
BL1 ̄,BL2 ̄,BL3 ̄,BL4 ̄の電位はそれ
ぞれプリチャージ電位(VCC/2)よりも高くなり、
プリチャージ電位を保持するビット線BL1,BL2,
BL3,BL4の電位よりも高くなる。この電位差は対
応するセンスアンプ(SA)によってセンスおよび増幅
され、ビット線BL1 ̄,BL2 ̄,BL3 ̄,BL4
 ̄の電位はVCC、ビット線BL1,BL2,BL3,
BL4の電位は0Vに設定される。これにより、ビット
線BL1,BL2,BL3,BL4側につながる各メモ
リセルの選択トランジスタにはそのドレインとソース間
に電圧VCCが印加されることになり、これによりそれ
らメモリセルにストレスが加えられる。
as Only Refreshサイクルが終了する
と、今度は、ビット線BL ̄側のメモリセルに接続され
ている任意の一本のワード線、例えばWL2、を立ち上
げるRas Only Refreshサイクルを、R
ASサイクルタイム(tRC=200μs)の間隔で2
560回繰り返し実行される。このRas Only
Refreshサイクルでは、図10に示されているよ
うに、ワード線WL2に接続されたメモリセル(図中リ
ファレンスセル)M16,M26,M36,M46から
対応するビット線BL1 ̄,BL2 ̄,BL3 ̄,BL
4 ̄上にデータが読み出される。これにより、ビット線
BL1 ̄,BL2 ̄,BL3 ̄,BL4 ̄の電位はそれ
ぞれプリチャージ電位(VCC/2)よりも高くなり、
プリチャージ電位を保持するビット線BL1,BL2,
BL3,BL4の電位よりも高くなる。この電位差は対
応するセンスアンプ(SA)によってセンスおよび増幅
され、ビット線BL1 ̄,BL2 ̄,BL3 ̄,BL4
 ̄の電位はVCC、ビット線BL1,BL2,BL3,
BL4の電位は0Vに設定される。これにより、ビット
線BL1,BL2,BL3,BL4側につながる各メモ
リセルの選択トランジスタにはそのドレインとソース間
に電圧VCCが印加されることになり、これによりそれ
らメモリセルにストレスが加えられる。
【0009】最後に、リークの有無を調べるためのデー
タ読み出し動作が行われる。すなわち、通常のデータ読
み出し動作によって全てのメモリセルのデータが外部に
読み出され、各メモリセルからの読み出しデータの値が
期待値“1”に一致するか否かが調べられる。読み出し
データの値が期待値“1”に一致するメモリセルについ
ては電荷のリークはなく、読み出しデータが“0”のメ
モリセルについてはリークが発生していることになる。
タ読み出し動作が行われる。すなわち、通常のデータ読
み出し動作によって全てのメモリセルのデータが外部に
読み出され、各メモリセルからの読み出しデータの値が
期待値“1”に一致するか否かが調べられる。読み出し
データの値が期待値“1”に一致するメモリセルについ
ては電荷のリークはなく、読み出しデータが“0”のメ
モリセルについてはリークが発生していることになる。
【0010】
【発明が解決しようとする課題】しかし、このような従
来の“Cell X’fer加速試験”では、リファレ
ンスセルとなるメモリセルから読み出したデータをセン
スアンプSAでラッチすることによりビット線電位を制
御する方式であるため、そのメモリセル自体が固定不良
であったり(例えば、データ“1”を書き込むことがで
きずに、データ“0”が保持されてしまう不良)、選択
したワード線自体が立ち上がらないライン不良である等
の要因により、ビット線の電位が期待値の逆となるよう
な場合には、セルのキャパシタとビット線間に所望の電
圧を加えることができなくなる。このため、正確にリー
ク不良の有無を検出することができなくなるという不具
合が生じる。
来の“Cell X’fer加速試験”では、リファレ
ンスセルとなるメモリセルから読み出したデータをセン
スアンプSAでラッチすることによりビット線電位を制
御する方式であるため、そのメモリセル自体が固定不良
であったり(例えば、データ“1”を書き込むことがで
きずに、データ“0”が保持されてしまう不良)、選択
したワード線自体が立ち上がらないライン不良である等
の要因により、ビット線の電位が期待値の逆となるよう
な場合には、セルのキャパシタとビット線間に所望の電
圧を加えることができなくなる。このため、正確にリー
ク不良の有無を検出することができなくなるという不具
合が生じる。
【0011】また、メインアレイのブロックと、スペア
ワード線のブロックが互いに独立しており、センスアン
プが別々に設けられていて、通常動作において、どちら
かのブロックしか動作させることはないという構造のD
RAMについて、フューズ・ブロー後に“Cell
X’fer加速試験”を適用する場合、次のような問題
がある。
ワード線のブロックが互いに独立しており、センスアン
プが別々に設けられていて、通常動作において、どちら
かのブロックしか動作させることはないという構造のD
RAMについて、フューズ・ブロー後に“Cell
X’fer加速試験”を適用する場合、次のような問題
がある。
【0012】すなわち、前述したように“Cell
X’fer加速試験”では2本のワード線が選択される
が、その内の片方のワード線が、実は、フューズブロー
によってスペアワード線に置き換わっているというケー
スが考えられる。この場合、もしメインアレイブロック
とスペアブロックとが互いに独立しており、センスアン
プが別々に設けられているような構成であった場合に
は、スペアワード線を立ち上げて前述のRas Onl
y Refreshサイクルを実行しても、メインアレ
イ内のビット線の電位は何ら変化しない。このため、ス
ペアブロック内のテストはできても、メインアレイ内の
セルに対してはストレスを加えることができないので、
正確なリークテストを行うことができなくなる。
X’fer加速試験”では2本のワード線が選択される
が、その内の片方のワード線が、実は、フューズブロー
によってスペアワード線に置き換わっているというケー
スが考えられる。この場合、もしメインアレイブロック
とスペアブロックとが互いに独立しており、センスアン
プが別々に設けられているような構成であった場合に
は、スペアワード線を立ち上げて前述のRas Onl
y Refreshサイクルを実行しても、メインアレ
イ内のビット線の電位は何ら変化しない。このため、ス
ペアブロック内のテストはできても、メインアレイ内の
セルに対してはストレスを加えることができないので、
正確なリークテストを行うことができなくなる。
【0013】本発明はこのような実情に鑑みてなされた
ものであり、メモリセルからの読み出しデータを利用す
ることなくビット線電位を直接制御できるようにし、メ
モリセルの電荷リークテストを正確に行うことができる
半導体記憶装置およびそのテスト方法を提供することを
目的とする。
ものであり、メモリセルからの読み出しデータを利用す
ることなくビット線電位を直接制御できるようにし、メ
モリセルの電荷リークテストを正確に行うことができる
半導体記憶装置およびそのテスト方法を提供することを
目的とする。
【0014】
【課題を解決するための手段】上述の課題を解決するた
めに、本発明の半導体記憶装置は、行および列のマトリ
クス状に配置された複数のメモリセルから構成され、各
メモリセルがビット線およびワード線に接続されたメモ
リセルアレイと、外部からのアドレスに基づいて前記複
数のワード線を択一的に選択する行デコーダと、テスト
モード信号に応じて、前記複数のワード線を全て非選択
状態に設定する手段と、外部からのアドレスに基づい
て、前記メモリセルアレイ内の複数の列の中からデータ
読み出し/書き込みを行うべき列を選択する列デコーダ
と、前記メモリセルアレイと外部との間のデータ入出力
に用いられ、選択された列のビット線に接続されるデー
タ入出力線と、前記テストモード信号に応じて、前記メ
モリセルアレイ内の複数の列を全て選択状態に設定する
手段と、メモリセルに保持された電荷のリークをテスト
するテストモード時に、前記テストモード信号を発生す
るテストモード信号発生手段とを具備し、前記テストモ
ード時に前記複数のワード線が全て非選択状態に設定さ
れ且つ前記複数の列が全て選択状態に設定された状態で
データ書き込みサイクルを実行し、前記データ入出力線
からのデータによって前記全ての列のビット線の電位を
制御することを特徴とする。
めに、本発明の半導体記憶装置は、行および列のマトリ
クス状に配置された複数のメモリセルから構成され、各
メモリセルがビット線およびワード線に接続されたメモ
リセルアレイと、外部からのアドレスに基づいて前記複
数のワード線を択一的に選択する行デコーダと、テスト
モード信号に応じて、前記複数のワード線を全て非選択
状態に設定する手段と、外部からのアドレスに基づい
て、前記メモリセルアレイ内の複数の列の中からデータ
読み出し/書き込みを行うべき列を選択する列デコーダ
と、前記メモリセルアレイと外部との間のデータ入出力
に用いられ、選択された列のビット線に接続されるデー
タ入出力線と、前記テストモード信号に応じて、前記メ
モリセルアレイ内の複数の列を全て選択状態に設定する
手段と、メモリセルに保持された電荷のリークをテスト
するテストモード時に、前記テストモード信号を発生す
るテストモード信号発生手段とを具備し、前記テストモ
ード時に前記複数のワード線が全て非選択状態に設定さ
れ且つ前記複数の列が全て選択状態に設定された状態で
データ書き込みサイクルを実行し、前記データ入出力線
からのデータによって前記全ての列のビット線の電位を
制御することを特徴とする。
【0015】この半導体記憶装置によれば、テストモー
ド時には、外部からのアドレスに関係なく全ての列が選
択されると共に、全てのワード線の選択が禁止される。
この状態で書き込みサイクルを実行することにより、デ
ータ入出力線からのデータによって各ビット線電位を直
接制御することができる。よって、メモリセルの固定不
良の有無によらず、またフューズブロー後のテストであ
っても、全てのビット線を所望の電位に設定することが
でき、各メモリセルのキャパシタとビット線間に十分な
ストレスを加えることが可能となる。
ド時には、外部からのアドレスに関係なく全ての列が選
択されると共に、全てのワード線の選択が禁止される。
この状態で書き込みサイクルを実行することにより、デ
ータ入出力線からのデータによって各ビット線電位を直
接制御することができる。よって、メモリセルの固定不
良の有無によらず、またフューズブロー後のテストであ
っても、全てのビット線を所望の電位に設定することが
でき、各メモリセルのキャパシタとビット線間に十分な
ストレスを加えることが可能となる。
【0016】また、デー入出力線からビット線にデータ
を書き込む代わりに、電源またはグランドなどの所定の
電源電位供給端子と各ビット線間にスイッチ回路を設
け、テストモード時にそのスイッチ回路をオンさせて、
ビット線電位を制御するようにしてもよい。
を書き込む代わりに、電源またはグランドなどの所定の
電源電位供給端子と各ビット線間にスイッチ回路を設
け、テストモード時にそのスイッチ回路をオンさせて、
ビット線電位を制御するようにしてもよい。
【0017】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態を説明する。 (第1実施形態)図1には、本発明の第1実施形態に係
る半導体記憶装置として、DRAM全体の構成が示され
ている。このDRAMのチップ上には、図示のように、
メモリセルアレイ11、ワード線ドライバ12、ロウデ
コーダ13、パーシャルロウデコーダ14、ロウアドレ
スバッファ15、センスアンプ(SA)16、カラム選
択ゲート17、カラムデコーダ18、カラムアドレスバ
ッファ19、データ入力回路20、データ出力回路2
1、およびテストモード信号発生回路22が設けられて
いる。
施形態を説明する。 (第1実施形態)図1には、本発明の第1実施形態に係
る半導体記憶装置として、DRAM全体の構成が示され
ている。このDRAMのチップ上には、図示のように、
メモリセルアレイ11、ワード線ドライバ12、ロウデ
コーダ13、パーシャルロウデコーダ14、ロウアドレ
スバッファ15、センスアンプ(SA)16、カラム選
択ゲート17、カラムデコーダ18、カラムアドレスバ
ッファ19、データ入力回路20、データ出力回路2
1、およびテストモード信号発生回路22が設けられて
いる。
【0018】メモリセルアレイ11は、行および列のマ
トリクス状に配設された多数のDRAMメモリセルから
構成されている。このメモリセルアレイ11の列方向に
は多数のビット線対BL1,BL1 ̄、…BLn,BL
n ̄が配列されており、また行方向には多数のワード線
WL1〜WLmが配列されている。DRAMメモリセル
セルは、図9で説明したように選択トランジスタとトレ
ンチ型キャパシタとから構成されており、その選択トラ
ンジスタのドレインは対応するビット線に接続され、ゲ
ートは対応するワード線に接続されている。この場合、
ビット線BL側に接続されるメモリセルとビット線BL
 ̄側に接続されるメモリセルとは互いに異なるワード線
WLに接続されている。
トリクス状に配設された多数のDRAMメモリセルから
構成されている。このメモリセルアレイ11の列方向に
は多数のビット線対BL1,BL1 ̄、…BLn,BL
n ̄が配列されており、また行方向には多数のワード線
WL1〜WLmが配列されている。DRAMメモリセル
セルは、図9で説明したように選択トランジスタとトレ
ンチ型キャパシタとから構成されており、その選択トラ
ンジスタのドレインは対応するビット線に接続され、ゲ
ートは対応するワード線に接続されている。この場合、
ビット線BL側に接続されるメモリセルとビット線BL
 ̄側に接続されるメモリセルとは互いに異なるワード線
WLに接続されている。
【0019】ワード線ドライバ12、ロウデコーダ13
およびパーシャルロウデコーダ14は、ロウアドレスバ
ッファ15を介して外部から入力されるロウアドレスに
従ってワード線WL1〜WLmを択一的に選択するもの
であり、ここではパーシャルロウデコーダ14とロウデ
コーダ13とによる2段デコード構成が採用されてい
る。
およびパーシャルロウデコーダ14は、ロウアドレスバ
ッファ15を介して外部から入力されるロウアドレスに
従ってワード線WL1〜WLmを択一的に選択するもの
であり、ここではパーシャルロウデコーダ14とロウデ
コーダ13とによる2段デコード構成が採用されてい
る。
【0020】すなわち、パーシャルロウデコーダ14は
ロウアドレスの上位ビット部をデコードし、そのデコー
ド結果に応じて複数のワード線ドライブ信号WDLVを
選択的に発生する。ロウデコーダ13はロウアドレスの
下位ビット部をデコードする。ワード線ドライバ12
は、ワード線ドライブ信号WDLVとロウデコーダ13
のデコード結果とに基づいて、ワード線WL1〜WLm
の1つをドライブする。
ロウアドレスの上位ビット部をデコードし、そのデコー
ド結果に応じて複数のワード線ドライブ信号WDLVを
選択的に発生する。ロウデコーダ13はロウアドレスの
下位ビット部をデコードする。ワード線ドライバ12
は、ワード線ドライブ信号WDLVとロウデコーダ13
のデコード結果とに基づいて、ワード線WL1〜WLm
の1つをドライブする。
【0021】また、パーシャルロウデコーダ14には、
外部からのロウアドレスの値によらず全てのワード線W
L1〜WLmのドライブを禁止するための回路が設けら
れており、メモリセルとビット線間にストレスを加えて
選択トランジスタを介してのメモリセルの電荷リークを
テストするテストモード時には、テストモード信号発生
回路22からのテストモード信号TM−BLLTCに応
じて全てのワード線ドライブ信号WDLVを非選択にす
る。これにより、全てのワード線WL1〜WLmは非選
択状態に設定される。
外部からのロウアドレスの値によらず全てのワード線W
L1〜WLmのドライブを禁止するための回路が設けら
れており、メモリセルとビット線間にストレスを加えて
選択トランジスタを介してのメモリセルの電荷リークを
テストするテストモード時には、テストモード信号発生
回路22からのテストモード信号TM−BLLTCに応
じて全てのワード線ドライブ信号WDLVを非選択にす
る。これにより、全てのワード線WL1〜WLmは非選
択状態に設定される。
【0022】カラムデコーダ18は、カラムアドレスバ
ッファ19を介して外部から入力されるカラムアドレス
をデコードし、そのデコード結果に応じてカラム選択信
号CSL1〜CSLnの1つを選択する。これにより、
選択されたカラム選択信号に対応するカラムのビット線
対がカラム選択ゲート17によって選択され、そのビッ
ト線対とデータ入出力線10との間のデータ転送が可能
となる。データ入出力線10は、複数対のI/O,I/
O ̄線から構成されている。
ッファ19を介して外部から入力されるカラムアドレス
をデコードし、そのデコード結果に応じてカラム選択信
号CSL1〜CSLnの1つを選択する。これにより、
選択されたカラム選択信号に対応するカラムのビット線
対がカラム選択ゲート17によって選択され、そのビッ
ト線対とデータ入出力線10との間のデータ転送が可能
となる。データ入出力線10は、複数対のI/O,I/
O ̄線から構成されている。
【0023】また、カラムデコーダ18には外部からの
カラムアドレスの値によらずメモリセルアレイ11の全
カラムを同時選択するための回路が設けられており、メ
モリセルとビット線間にストレスを加えてメモリセルの
選択トランジスタを介しての電荷リークをテストするテ
ストモード時には、テストモード信号発生回路22から
のテストモード信号TM−BLLTCに応じて全てのカ
ラム選択信号CSL1〜CSLnを選択する。これによ
り、全ビット線対BL1,BL1 ̄、…BLn,BLn
 ̄がデータ入出力線10に接続される。
カラムアドレスの値によらずメモリセルアレイ11の全
カラムを同時選択するための回路が設けられており、メ
モリセルとビット線間にストレスを加えてメモリセルの
選択トランジスタを介しての電荷リークをテストするテ
ストモード時には、テストモード信号発生回路22から
のテストモード信号TM−BLLTCに応じて全てのカ
ラム選択信号CSL1〜CSLnを選択する。これによ
り、全ビット線対BL1,BL1 ̄、…BLn,BLn
 ̄がデータ入出力線10に接続される。
【0024】ロウアドレスバッファ15は、外部からの
ロウアドレスストローブ信号RAS ̄に応じてアドレス
ADDをロウアドレスとして取り込み、そのロウアドレ
スの上位ビット部をパーシャルロウデコーダ14に供給
すると共に、下位ビット部をメインのロウデコーダ13
に供給する。また、本実施形態では、ロウアドレスの上
位ビット部はテストモードを指定するための情報として
も用いられており、ロウアドレスの上位ビット部はパー
シャルロウデコーダ14のみならず、テストモード信号
発生回路22にも送られる。
ロウアドレスストローブ信号RAS ̄に応じてアドレス
ADDをロウアドレスとして取り込み、そのロウアドレ
スの上位ビット部をパーシャルロウデコーダ14に供給
すると共に、下位ビット部をメインのロウデコーダ13
に供給する。また、本実施形態では、ロウアドレスの上
位ビット部はテストモードを指定するための情報として
も用いられており、ロウアドレスの上位ビット部はパー
シャルロウデコーダ14のみならず、テストモード信号
発生回路22にも送られる。
【0025】カラムアドレスバッファ19は、外部から
のカラムアドレスストローブ信号CAS ̄に応じてアド
レスADDをカラムアドレスとして取り込み、そのカラ
ムアドレスをカラムデコーダ18に供給する。
のカラムアドレスストローブ信号CAS ̄に応じてアド
レスADDをカラムアドレスとして取り込み、そのカラ
ムアドレスをカラムデコーダ18に供給する。
【0026】データ入力回路20はデータ書き込みサイ
クルにて使用されるものであり、データ書き込みサイク
ル時にオンされる外部からのライトイネーブル信号WE
 ̄に応じて外部からの書き込みデータDinを取り込
み、それをデータ入出力線10上に出力する。データ出
力回路21はデータ読み出しサイクルにて使用されるも
のであり、データ読み出しサイクル時にオンされる外部
からのアウトプットイネーブル信号OE ̄に応じて、メ
モリセルアレイ11からデータ入出力線10上に読み出
されているデータDoutを外部に出力する。
クルにて使用されるものであり、データ書き込みサイク
ル時にオンされる外部からのライトイネーブル信号WE
 ̄に応じて外部からの書き込みデータDinを取り込
み、それをデータ入出力線10上に出力する。データ出
力回路21はデータ読み出しサイクルにて使用されるも
のであり、データ読み出しサイクル時にオンされる外部
からのアウトプットイネーブル信号OE ̄に応じて、メ
モリセルアレイ11からデータ入出力線10上に読み出
されているデータDoutを外部に出力する。
【0027】テストモード信号発生回路22は、前述の
電荷リークテストを含む各種テストモードにおける動作
制御を行うものであり、外部からのアドレスによって電
荷リークテストのテストモードが指定されたときは、テ
ストモード信号TM−BBLTCを発生する。このテス
トモード信号発生回路22に対するテストモードの指定
には通常のWCBRサイクル(ライトCASビフォアR
ASサイクル)が用いられ、WCBRサイクルときの入
力アドレスの値をデコードすることにより実行すべきテ
ストモードの種類が判定される。
電荷リークテストを含む各種テストモードにおける動作
制御を行うものであり、外部からのアドレスによって電
荷リークテストのテストモードが指定されたときは、テ
ストモード信号TM−BBLTCを発生する。このテス
トモード信号発生回路22に対するテストモードの指定
には通常のWCBRサイクル(ライトCASビフォアR
ASサイクル)が用いられ、WCBRサイクルときの入
力アドレスの値をデコードすることにより実行すべきテ
ストモードの種類が判定される。
【0028】図1のDRAMにおいて、メモリセルとビ
ット線間にストレスを加えてメモリセルの電荷リークを
テストする場合には、まず、全メモリセルにデータ
“1”を書き込んだ後、WCBRサイクルによって電荷
リークテストを示すテストモードが指定される。これに
より、テストモード信号TM−BBLTCが発生され
て、外部からのアドレスに関係なく全てのビット線対B
L1,BL1 ̄、…BLn,BLn ̄が選択状態に設定
されると共に、全てのワード線WL1〜WLmの選択が
禁止される。そして、この状態で書き込みサイクルが実
行され、外部から入力されるデータがデータ入力回路2
0およびデータ入出力線10を介して全てのビット線対
に同時転送される。これにより、各ビット線対BL,B
L ̄の電位はデータ入出力線10上のデータによって制
御され、ビット線BLがVCC、ビット線BL ̄が0
V、あるいはビット線BLが0V、ビット線BL ̄がV
CCに設定される。しかし、この書き込みサイクルで
は、どのワード線もドライブされないため、ビット線B
L,BL ̄上のデータがメモリセルに書き込まれること
はない。
ット線間にストレスを加えてメモリセルの電荷リークを
テストする場合には、まず、全メモリセルにデータ
“1”を書き込んだ後、WCBRサイクルによって電荷
リークテストを示すテストモードが指定される。これに
より、テストモード信号TM−BBLTCが発生され
て、外部からのアドレスに関係なく全てのビット線対B
L1,BL1 ̄、…BLn,BLn ̄が選択状態に設定
されると共に、全てのワード線WL1〜WLmの選択が
禁止される。そして、この状態で書き込みサイクルが実
行され、外部から入力されるデータがデータ入力回路2
0およびデータ入出力線10を介して全てのビット線対
に同時転送される。これにより、各ビット線対BL,B
L ̄の電位はデータ入出力線10上のデータによって制
御され、ビット線BLがVCC、ビット線BL ̄が0
V、あるいはビット線BLが0V、ビット線BL ̄がV
CCに設定される。しかし、この書き込みサイクルで
は、どのワード線もドライブされないため、ビット線B
L,BL ̄上のデータがメモリセルに書き込まれること
はない。
【0029】したがって、データ入出力線10上のデー
タによってビット線BLをVCC、ビット線BL ̄を0
Vに設定した場合には、ビット線BL1 ̄,…BLn ̄
側につながる各メモリセルの選択トランジスタにはその
ドレインとソース間に電圧VCCが印加されることにな
り、これによりビット線BL1 ̄,…BLn ̄側につな
がる全メモリセルにストレスを加えることができる。ま
た、データ入出力線10上のデータによってビット線B
Lを0V、ビット線BL ̄をVCCに設定した場合に
は、今度は、ビット線BL1,…BLn側につながる各
メモリセルの選択トランジスタのドレインとソース間に
電圧VCCが印加されることになり、これによりビット
線BL1,…BLn側につながる全メモリセルにストレ
スを加えることができる。
タによってビット線BLをVCC、ビット線BL ̄を0
Vに設定した場合には、ビット線BL1 ̄,…BLn ̄
側につながる各メモリセルの選択トランジスタにはその
ドレインとソース間に電圧VCCが印加されることにな
り、これによりビット線BL1 ̄,…BLn ̄側につな
がる全メモリセルにストレスを加えることができる。ま
た、データ入出力線10上のデータによってビット線B
Lを0V、ビット線BL ̄をVCCに設定した場合に
は、今度は、ビット線BL1,…BLn側につながる各
メモリセルの選択トランジスタのドレインとソース間に
電圧VCCが印加されることになり、これによりビット
線BL1,…BLn側につながる全メモリセルにストレ
スを加えることができる。
【0030】図2には、ワード線ドライバ12とロウデ
コーダ13の具体的な構成が示されている。ワード線ド
ライバ12およびロウデコーダ13は4本のワード線毎
に分割して設けられており、ここでは、ワード線WL1
〜WL4に対応する構成について説明する。
コーダ13の具体的な構成が示されている。ワード線ド
ライバ12およびロウデコーダ13は4本のワード線毎
に分割して設けられており、ここでは、ワード線WL1
〜WL4に対応する構成について説明する。
【0031】ロウデコーダ13は、図示のように、電源
VDD端子とグランド端子間にカレントパスが直列接続
されたPチャネルMOSトランジスタ101、およびN
チャネルMOSトランジスタ102、103からなるC
MOS構成のNANDゲートと、そのNANDゲートの
出力に接続されたCMOSインバータ104とから構成
されている。ここで、電源VDD端子の電源電位はVC
C+Vthに設定されている。VthはNチャネルMO
Sトランジスタのしきい値電圧である。
VDD端子とグランド端子間にカレントパスが直列接続
されたPチャネルMOSトランジスタ101、およびN
チャネルMOSトランジスタ102、103からなるC
MOS構成のNANDゲートと、そのNANDゲートの
出力に接続されたCMOSインバータ104とから構成
されている。ここで、電源VDD端子の電源電位はVC
C+Vthに設定されている。VthはNチャネルMO
Sトランジスタのしきい値電圧である。
【0032】NANDゲートを構成するPチャネルMO
Sトランジスタ101のゲートにはワード線ドライブ時
に“0”レベルとなるブートストラップ信号BRSTR
が入力され、またNチャネルMOSトランジスタ10
2、103ゲートにはプリデコードされたロウアドレス
信号Xj ,Xk が入力される。
Sトランジスタ101のゲートにはワード線ドライブ時
に“0”レベルとなるブートストラップ信号BRSTR
が入力され、またNチャネルMOSトランジスタ10
2、103ゲートにはプリデコードされたロウアドレス
信号Xj ,Xk が入力される。
【0033】ワード線ドライバ12には、ワード線WL
1、WL2,WL3,WL4をそれぞれ駆動するための
4つのドライブ回路が設けられている。これらドライブ
回路は、パーシャルロウデコーダ14からのワード線ド
ライブ信号WDRV0,1,2,3によって駆動される
4本の共通ワード線RX0〜RX3にそれぞれ接続され
ている。
1、WL2,WL3,WL4をそれぞれ駆動するための
4つのドライブ回路が設けられている。これらドライブ
回路は、パーシャルロウデコーダ14からのワード線ド
ライブ信号WDRV0,1,2,3によって駆動される
4本の共通ワード線RX0〜RX3にそれぞれ接続され
ている。
【0034】ワード線WL1に対応するドライブ回路
は、図示のように、NチャネルMOSトランジスタ20
1、202、203から構成されている。NチャネルM
OSトランジスタ201および202のカレントパス
は、共通ワード線RX0とグランド端子間に直列接続さ
れており、これらトランジスタ201と202の接続点
がワード線WL1に接続されている。トランジスタ20
1のゲートはノーマリーオンのNチャネルMOSトラン
ジスタ203を介してロウデコーダ13のインバータ1
04の出力に接続されており、またトランジスタ202
のゲートはロウデコーダ13のNANDゲートの出力に
接続されている。
は、図示のように、NチャネルMOSトランジスタ20
1、202、203から構成されている。NチャネルM
OSトランジスタ201および202のカレントパス
は、共通ワード線RX0とグランド端子間に直列接続さ
れており、これらトランジスタ201と202の接続点
がワード線WL1に接続されている。トランジスタ20
1のゲートはノーマリーオンのNチャネルMOSトラン
ジスタ203を介してロウデコーダ13のインバータ1
04の出力に接続されており、またトランジスタ202
のゲートはロウデコーダ13のNANDゲートの出力に
接続されている。
【0035】他のワード線WL2,WL3,WL4に対
応するドライブ回路も、ワード線WL1に対応するドラ
イブ回路と同様に構成されている。この回路構成におい
ては、ロウアドレス信号Xj ,Xk が共に“1”のとき
に、ワード線WL1〜WL4に対応するロウデコーダ1
3が選択された状態となり、ロウデコーダ13のNAN
Dゲートの出力は“0”、インバータ104の出力は
“1”になる。これにより、ワード線ドライバ12に設
けられたワード線WL1、WL2,WL3,WL4それ
ぞれに対応するドライブ回路のNチャネルMOSトラン
ジスタ201,204,207,210はオンし、Nチ
ャネルMOSトランジスタ202,205,208,2
11はオフする。この後、4本の共通ワード線RX0〜
RX3の内の一本が選択されると、その選択された共通
ワード線に対応する一本のワード線がドライブされるこ
とになる。
応するドライブ回路も、ワード線WL1に対応するドラ
イブ回路と同様に構成されている。この回路構成におい
ては、ロウアドレス信号Xj ,Xk が共に“1”のとき
に、ワード線WL1〜WL4に対応するロウデコーダ1
3が選択された状態となり、ロウデコーダ13のNAN
Dゲートの出力は“0”、インバータ104の出力は
“1”になる。これにより、ワード線ドライバ12に設
けられたワード線WL1、WL2,WL3,WL4それ
ぞれに対応するドライブ回路のNチャネルMOSトラン
ジスタ201,204,207,210はオンし、Nチ
ャネルMOSトランジスタ202,205,208,2
11はオフする。この後、4本の共通ワード線RX0〜
RX3の内の一本が選択されると、その選択された共通
ワード線に対応する一本のワード線がドライブされるこ
とになる。
【0036】図3には、4本の共通ワード線RX0〜R
X3を選択するためのワード線ドライブ信号WDRV
0,1,2,3を発生するパーシャルロウデコーダ14
の構成が示されている。
X3を選択するためのワード線ドライブ信号WDRV
0,1,2,3を発生するパーシャルロウデコーダ14
の構成が示されている。
【0037】パーシャルロウデコーダ14は、ワード線
ドライブ信号WDRV0,1,2,3それぞれに対応す
る4個の共通ワード線ドライブ回路と、これら4個の共
通ワード線ドライブ回路に共通の制御回路部とから構成
される。
ドライブ信号WDRV0,1,2,3それぞれに対応す
る4個の共通ワード線ドライブ回路と、これら4個の共
通ワード線ドライブ回路に共通の制御回路部とから構成
される。
【0038】ワード線ドライブ信号WDRV0に対応す
る共通ワード線ドライブ回路は、図示のように、Pチャ
ネルMOSトランジスタ301,302,303と、N
チャネルMOSトランジスタ303〜309と、4入力
NANDゲート311と、CMOSインバータ310か
ら構成されている。4入力NANDゲート311には、
プリデコードされたロウアドレス信号AOR,A1R ̄が入
力されると共に、昇圧パルス信号XVLD、およびCM
OSインバータ403によって反転されたテストモード
信号TM−BLLTCが入力される。
る共通ワード線ドライブ回路は、図示のように、Pチャ
ネルMOSトランジスタ301,302,303と、N
チャネルMOSトランジスタ303〜309と、4入力
NANDゲート311と、CMOSインバータ310か
ら構成されている。4入力NANDゲート311には、
プリデコードされたロウアドレス信号AOR,A1R ̄が入
力されると共に、昇圧パルス信号XVLD、およびCM
OSインバータ403によって反転されたテストモード
信号TM−BLLTCが入力される。
【0039】制御回路部は、4個の共通ワード線ドライ
ブ回路に共通のノードWDLをプリチャージするための
NチャネルMOSトランジスタ401と、昇圧用のキャ
パシタCB と、昇圧パルス信号XVLDによって昇圧用
キャパシタCB を駆動するバッファ回路402とから構
成されている。
ブ回路に共通のノードWDLをプリチャージするための
NチャネルMOSトランジスタ401と、昇圧用のキャ
パシタCB と、昇圧パルス信号XVLDによって昇圧用
キャパシタCB を駆動するバッファ回路402とから構
成されている。
【0040】図3の回路においては、まず、ノードWD
LがVDD−Vthにプリチャージされ、この後、ロウ
アドレスが確定した直後に“1”の昇圧パルス信号XV
LDが発生され、これによって昇圧用キャパシタCB に
よってノードWDLの電位がワード線駆動電位にまで昇
圧される。
LがVDD−Vthにプリチャージされ、この後、ロウ
アドレスが確定した直後に“1”の昇圧パルス信号XV
LDが発生され、これによって昇圧用キャパシタCB に
よってノードWDLの電位がワード線駆動電位にまで昇
圧される。
【0041】通常動作モード時はテストモード信号TM
−BLLTCは“0”であるため、ロウアドレス信号A
OR,A1R ̄が共に“1”であるとき、ワード線ドライブ
信号WDRV0が発生され、図2の共通ワード線RX0
がノードWDLと同じハイレベルに設定される。これに
より、共通ワード線RX0に対応するワード線WL1の
ドライブが可能となる。
−BLLTCは“0”であるため、ロウアドレス信号A
OR,A1R ̄が共に“1”であるとき、ワード線ドライブ
信号WDRV0が発生され、図2の共通ワード線RX0
がノードWDLと同じハイレベルに設定される。これに
より、共通ワード線RX0に対応するワード線WL1の
ドライブが可能となる。
【0042】一方、テストモード時は、テストモード信
号TM−BLLTCは“1”であるため、ロウアドレス
信号AOR,A1R ̄の値に関係なく、ワード線ドライブ信
号WDRV0は発生されない。共通ワード線ドライブ信
号WDRV1〜3に対応する共通ワード線ドライブ回路
もNANDゲートに入力されるアドレス信号の組み合わ
せが異なるだけで、他の構成は共通ワード線ドライブ信
号WDRV0の回路と同様であるため、テストモード信
号TM−BLLTCが“1”のテストモード時は、全て
のワード線の駆動が禁止されることになる。
号TM−BLLTCは“1”であるため、ロウアドレス
信号AOR,A1R ̄の値に関係なく、ワード線ドライブ信
号WDRV0は発生されない。共通ワード線ドライブ信
号WDRV1〜3に対応する共通ワード線ドライブ回路
もNANDゲートに入力されるアドレス信号の組み合わ
せが異なるだけで、他の構成は共通ワード線ドライブ信
号WDRV0の回路と同様であるため、テストモード信
号TM−BLLTCが“1”のテストモード時は、全て
のワード線の駆動が禁止されることになる。
【0043】図4には、メモリセルアレイ11が64カ
ラムの場合に対応するカラムデコーダ18とその周辺の
回路構成が示されている。カラムデコーダ18には、図
示のように、NANDゲートとインバータとからなるデ
コードユニットがメモリセルアレイ11のカラム数に対
応する個数だけ設けられており、それら各デコードユニ
ットのNANDゲートには、互いに異なる組み合わせの
プリデコーダされた2ビットのカラムアドレス信号が入
力される。このカラムデコーダ18の出力段には、CS
L制御回路100が設けられている。
ラムの場合に対応するカラムデコーダ18とその周辺の
回路構成が示されている。カラムデコーダ18には、図
示のように、NANDゲートとインバータとからなるデ
コードユニットがメモリセルアレイ11のカラム数に対
応する個数だけ設けられており、それら各デコードユニ
ットのNANDゲートには、互いに異なる組み合わせの
プリデコーダされた2ビットのカラムアドレス信号が入
力される。このカラムデコーダ18の出力段には、CS
L制御回路100が設けられている。
【0044】CSL制御回路100は、図示のように、
一方の入力にテストモード信号TM−BLLTCが入力
され、他方の入力にカラムデコーダ18の対応するデコ
ードユニットからの出力が入力されるカラム数分のOR
ゲートと、これら各ORゲートの出力段に設けられたイ
ンバータとから構成されている。したがって、テストモ
ード信号TM−BLLTCが“1”の時は、カラムアド
レスの値に関係なく全てのカラム選択信号CSL1〜C
SL64が“1”となり、ビット線対BL1,BL1 ̄
に対応するカラム選択用NチャネルMOSトランジスタ
501,502、ビット線対BL2,BL2 ̄に対応す
るカラム選択用NチャネルMOSトランジスタ503,
504、…そしてビット線対BL64,BL64 ̄に対
応するカラム選択用NチャネルMOSトランジスタ50
5,506が全てオン状態に設定され、データ入出力線
10のI/O.I/O ̄線に接続される。
一方の入力にテストモード信号TM−BLLTCが入力
され、他方の入力にカラムデコーダ18の対応するデコ
ードユニットからの出力が入力されるカラム数分のOR
ゲートと、これら各ORゲートの出力段に設けられたイ
ンバータとから構成されている。したがって、テストモ
ード信号TM−BLLTCが“1”の時は、カラムアド
レスの値に関係なく全てのカラム選択信号CSL1〜C
SL64が“1”となり、ビット線対BL1,BL1 ̄
に対応するカラム選択用NチャネルMOSトランジスタ
501,502、ビット線対BL2,BL2 ̄に対応す
るカラム選択用NチャネルMOSトランジスタ503,
504、…そしてビット線対BL64,BL64 ̄に対
応するカラム選択用NチャネルMOSトランジスタ50
5,506が全てオン状態に設定され、データ入出力線
10のI/O.I/O ̄線に接続される。
【0045】図5は、実行すべきテストモードをテスト
モード信号発生回路22に設定するためのテストモード
エントリー動作のタイミング図である。図1のDRAM
の動作モードを通常動作モードからテストモードに切り
替える場合には、ロウアドレスストローブ信号RAS ̄
をロウレベルに落とす前に、カラムアドレスストローブ
信号CAS ̄とライトイネーブル信号WE ̄がロウレベ
ルに落とされ、これによりWCBRサイクルであること
がテストモード信号発生回路22に通知される。この
後、ライトイネーブル信号WE ̄がハイレベルからロー
レベルに変化する度に、外部からの入力アドレス(ロウ
アドレス)がテストモード信号発生回路22に取り込ま
れ、デコードされる。
モード信号発生回路22に設定するためのテストモード
エントリー動作のタイミング図である。図1のDRAM
の動作モードを通常動作モードからテストモードに切り
替える場合には、ロウアドレスストローブ信号RAS ̄
をロウレベルに落とす前に、カラムアドレスストローブ
信号CAS ̄とライトイネーブル信号WE ̄がロウレベ
ルに落とされ、これによりWCBRサイクルであること
がテストモード信号発生回路22に通知される。この
後、ライトイネーブル信号WE ̄がハイレベルからロー
レベルに変化する度に、外部からの入力アドレス(ロウ
アドレス)がテストモード信号発生回路22に取り込ま
れ、デコードされる。
【0046】図中、TMKeyは例えば“01010
1”というアドレスであり、これはDRAMを、後続す
るアドレスによって指定されるテストモードに設定する
ことを指示するものである。したがって、WCBRサイ
クルの最初の入力アドレスの値は必ずTMKeyとな
る。この後に入力されるTM1は例えば“00011
1”というアドレスであり、このアドレスによって、メ
モリセルとビット線間にストレスを加えてメモリセルの
選択トランジスタを介しての電荷リークをテストすると
いうテストモードが指定されることになる。この場合に
は、前述したテストモード信号TM−BLLTCが図示
のように“1”レベルに設定される。
1”というアドレスであり、これはDRAMを、後続す
るアドレスによって指定されるテストモードに設定する
ことを指示するものである。したがって、WCBRサイ
クルの最初の入力アドレスの値は必ずTMKeyとな
る。この後に入力されるTM1は例えば“00011
1”というアドレスであり、このアドレスによって、メ
モリセルとビット線間にストレスを加えてメモリセルの
選択トランジスタを介しての電荷リークをテストすると
いうテストモードが指定されることになる。この場合に
は、前述したテストモード信号TM−BLLTCが図示
のように“1”レベルに設定される。
【0047】また、TM1の代わりに別のテストモード
を指定するアドレスが入力されれば、そのアドレスで指
定されたテストモードが選択されることになる。DRA
Mをテストモードから通常動作モードに戻す方法として
は、 (1)RASオンリーリフレッシュサイクルを実行する (2)CASビフォアRASサイクルを実行する (3)上述のWCBRサイクルにて“テストモードを抜
ける”ことを意味するアドレスを入力する というテストモード終了サイクルを実行する方法があ
り、どれを利用しても通常動作モードに戻すことができ
る。
を指定するアドレスが入力されれば、そのアドレスで指
定されたテストモードが選択されることになる。DRA
Mをテストモードから通常動作モードに戻す方法として
は、 (1)RASオンリーリフレッシュサイクルを実行する (2)CASビフォアRASサイクルを実行する (3)上述のWCBRサイクルにて“テストモードを抜
ける”ことを意味するアドレスを入力する というテストモード終了サイクルを実行する方法があ
り、どれを利用しても通常動作モードに戻すことができ
る。
【0048】図6は、メモリセルの選択トランジスタを
介しての電荷リークをテストするテストモード時に実行
される一連の動作を示すタイミング図である。まず、全
メモリセルに対してデータ“1”が書き込まれた後、図
4で説明したテストモードエントリーサイクルが実行さ
れて、メモリセルとビット線間にストレスを加えてメモ
リセルの電荷リークをテストするというテストモードが
指定される。これにより、テストモード信号TM−BL
LTCが“0”レベルから“1”レベルに変化し、全て
のワード線は非選択状態に設定されると共に、全カラム
が選択状態に設定される。
介しての電荷リークをテストするテストモード時に実行
される一連の動作を示すタイミング図である。まず、全
メモリセルに対してデータ“1”が書き込まれた後、図
4で説明したテストモードエントリーサイクルが実行さ
れて、メモリセルとビット線間にストレスを加えてメモ
リセルの電荷リークをテストするというテストモードが
指定される。これにより、テストモード信号TM−BL
LTCが“0”レベルから“1”レベルに変化し、全て
のワード線は非選択状態に設定されると共に、全カラム
が選択状態に設定される。
【0049】この後、ライトサイクルが実行されること
により、外部からの入力データ“1”がデータ入出力線
を介して全てのビット線対に送られ、BL1,BL2,
…BLnの電位はVCCに設定され、BL1 ̄,BL2
 ̄,…BLn ̄の電位は0Vに設定される。この結果、
ビット線BL1 ̄,BL2 ̄…BLn ̄側につながる各
メモリセルの選択トランジスタにはそのドレインとソー
ス間に電圧VCCが印加されることになり、これにより
ビット線BL1 ̄,…BLn ̄側につながる全メモリセ
ルにストレスが加えられる。一回のライトサイクルは1
0μs程度であるため、入力データ“1”を用いたライ
トサイクルを51200回数だけ繰り返すことにより、
従来の“Cell X’fer加速試験”と同様に51
2msの期間、ストレスを加えることができる。
により、外部からの入力データ“1”がデータ入出力線
を介して全てのビット線対に送られ、BL1,BL2,
…BLnの電位はVCCに設定され、BL1 ̄,BL2
 ̄,…BLn ̄の電位は0Vに設定される。この結果、
ビット線BL1 ̄,BL2 ̄…BLn ̄側につながる各
メモリセルの選択トランジスタにはそのドレインとソー
ス間に電圧VCCが印加されることになり、これにより
ビット線BL1 ̄,…BLn ̄側につながる全メモリセ
ルにストレスが加えられる。一回のライトサイクルは1
0μs程度であるため、入力データ“1”を用いたライ
トサイクルを51200回数だけ繰り返すことにより、
従来の“Cell X’fer加速試験”と同様に51
2msの期間、ストレスを加えることができる。
【0050】この後、テストモードを抜けるテストモー
ド終了サイクルが実行されると、DRAMの動作モード
はテストモードから通常動作モードに戻り、テストモー
ド信号TM−BLLTCは“0”レベルとなる。
ド終了サイクルが実行されると、DRAMの動作モード
はテストモードから通常動作モードに戻り、テストモー
ド信号TM−BLLTCは“0”レベルとなる。
【0051】なお、実際には、入力データ“1”を用い
たライトサイクルが51200回数終了した後はすぐに
テストモード終了サイクルを行うのではなく、ビット線
BL1,BL2…BLn側につながる各メモリセルに対
するリークテストのために、入力データ“0”を用いた
ライトサイクルが51200回数だけ繰り返し実行され
ることになる。
たライトサイクルが51200回数終了した後はすぐに
テストモード終了サイクルを行うのではなく、ビット線
BL1,BL2…BLn側につながる各メモリセルに対
するリークテストのために、入力データ“0”を用いた
ライトサイクルが51200回数だけ繰り返し実行され
ることになる。
【0052】テストモードを抜けた後は、リークの有無
を調べるためのデータ読み出し動作が行われる。すなわ
ち、通常のデータ読み出し動作によって全てのメモリセ
ルのデータが外部に読み出され、各メモリセルからの読
み出しデータの値が期待値“1”に一致するか否かが調
べられる。読み出しデータの値が期待値“1”に一致す
るメモリセルについては電荷のリークはなく、読み出し
データが“0”のメモリセルについてはリークが発生し
ていることになる。
を調べるためのデータ読み出し動作が行われる。すなわ
ち、通常のデータ読み出し動作によって全てのメモリセ
ルのデータが外部に読み出され、各メモリセルからの読
み出しデータの値が期待値“1”に一致するか否かが調
べられる。読み出しデータの値が期待値“1”に一致す
るメモリセルについては電荷のリークはなく、読み出し
データが“0”のメモリセルについてはリークが発生し
ていることになる。
【0053】以上のように、本第1実施形態によれば、
メモリセルからの読み出しデータを利用するのではな
く、データ入出力線10からの書き込みデータによって
ビット線電位を直接制御できる構成であるため、メモリ
セルの固定不良などによらず電荷リークのテストを正確
に行うことができる。
メモリセルからの読み出しデータを利用するのではな
く、データ入出力線10からの書き込みデータによって
ビット線電位を直接制御できる構成であるため、メモリ
セルの固定不良などによらず電荷リークのテストを正確
に行うことができる。
【0054】なお、ここでは、書き込みデータをチップ
外部から入力する場合について説明したが、ビット線に
与えるテスト用の書き込みデータは必ずしもチップ外部
から入力する必要はなく、例えば、データ入出力線10
を電源端子または接地端子に接続することによって内部
的にテスト用の書き込みデータを生成するようにするこ
とも可能である。また、この場合には、ライトサイクル
を外部からの制御によって行う必要はなく、例えばテス
トモード信号発生回路22からのテストモード信号TM
−BLLTCの発生をトリガとして、チップ内部で自動
的にライトサイクルを行うようにしても良い。
外部から入力する場合について説明したが、ビット線に
与えるテスト用の書き込みデータは必ずしもチップ外部
から入力する必要はなく、例えば、データ入出力線10
を電源端子または接地端子に接続することによって内部
的にテスト用の書き込みデータを生成するようにするこ
とも可能である。また、この場合には、ライトサイクル
を外部からの制御によって行う必要はなく、例えばテス
トモード信号発生回路22からのテストモード信号TM
−BLLTCの発生をトリガとして、チップ内部で自動
的にライトサイクルを行うようにしても良い。
【0055】(第2実施形態)次に、本発明の第2実施
形態に係るDRAMについて説明する。本第2実施形態
は、デー入出力線10からのデータによってビット線電
位を制御するのではなく、電源またはグランドなどの所
定の電源電位供給端子と各ビット線間にスイッチ回路を
設け、テストモード時にそのスイッチ回路をオンさせ
て、ビット線電位を制御するようにしたものである。
形態に係るDRAMについて説明する。本第2実施形態
は、デー入出力線10からのデータによってビット線電
位を制御するのではなく、電源またはグランドなどの所
定の電源電位供給端子と各ビット線間にスイッチ回路を
設け、テストモード時にそのスイッチ回路をオンさせ
て、ビット線電位を制御するようにしたものである。
【0056】図7には、ビット線の電位を制御するため
の具体的な回路構成の一例が示されている。第1カラム
目のビット線対BL1,BL1 ̄にはそれぞれNチャネ
ルMOSトランジスタ601,602の一端が接続され
ており、その他端は電源VCC端子に接続されている。
また、NチャネルMOSトランジスタ601のゲートに
はテストモード信号発生回路22からの第1のテスト信
号TM1が供給され、NチャネルMOSトランジスタ6
02のゲートにはテストモード信号発生回路22からの
第2のテスト信号TM2が供給される。
の具体的な回路構成の一例が示されている。第1カラム
目のビット線対BL1,BL1 ̄にはそれぞれNチャネ
ルMOSトランジスタ601,602の一端が接続され
ており、その他端は電源VCC端子に接続されている。
また、NチャネルMOSトランジスタ601のゲートに
はテストモード信号発生回路22からの第1のテスト信
号TM1が供給され、NチャネルMOSトランジスタ6
02のゲートにはテストモード信号発生回路22からの
第2のテスト信号TM2が供給される。
【0057】第1のテスト信号TM1は、BL1 ̄,B
L2 ̄,…BLn ̄につながるメモリセルにストレスを
加えるためのスイッチ制御信号であり、また第2のテス
ト信号TM1は、BL1,BL2,…BLnにつながる
メモリセルにストレスを加えるためのスイッチ制御信号
である。
L2 ̄,…BLn ̄につながるメモリセルにストレスを
加えるためのスイッチ制御信号であり、また第2のテス
ト信号TM1は、BL1,BL2,…BLnにつながる
メモリセルにストレスを加えるためのスイッチ制御信号
である。
【0058】また、第2カラム目以降のビット線対につ
いても、図示のように、それら各ビット線と電源VCC
端子との間にスイッチ用のNチャネルMOSトランジス
タ603〜606が接続されており、BL側のNチャネ
ルMOSトランジスタ603,605のゲートには第1
のテスト信号TM1が供給され、BL ̄側のNチャネル
MOSトランジスタ604,606のゲートには第2の
テスト信号TM2が供給される。
いても、図示のように、それら各ビット線と電源VCC
端子との間にスイッチ用のNチャネルMOSトランジス
タ603〜606が接続されており、BL側のNチャネ
ルMOSトランジスタ603,605のゲートには第1
のテスト信号TM1が供給され、BL ̄側のNチャネル
MOSトランジスタ604,606のゲートには第2の
テスト信号TM2が供給される。
【0059】テストモード信号発生回路22は、電荷リ
ークのテストモードが指定されると、第1および第2の
テスト信号TM1,TM2をそれぞれ一定期間ずつ発生
する。テスト動作は各センスアンプ(SA)を活性化さ
せた状態で実行される。これにより、テスト信号TM1
が発生されている期間は、ビット線BL1,BL2,…
BLnの電位はVCC、ビット線BL1 ̄,BL2 ̄,
…BLn ̄の電位は0Vに設定され、ビット線BL1
 ̄,BL2 ̄,…BLn ̄につながるメモリセルの電荷
リークをテストすることができる。また、テスト信号T
M2が発生されている期間は、ビット線BL1,BL
2,…BLnの電位は0V、ビット線BL1 ̄,BL2
 ̄,…BLn ̄の電位はVCCに設定され、ビット線B
L1,BL2,…BLnにつながるメモリセルの電荷リ
ークをテストすることができる。
ークのテストモードが指定されると、第1および第2の
テスト信号TM1,TM2をそれぞれ一定期間ずつ発生
する。テスト動作は各センスアンプ(SA)を活性化さ
せた状態で実行される。これにより、テスト信号TM1
が発生されている期間は、ビット線BL1,BL2,…
BLnの電位はVCC、ビット線BL1 ̄,BL2 ̄,
…BLn ̄の電位は0Vに設定され、ビット線BL1
 ̄,BL2 ̄,…BLn ̄につながるメモリセルの電荷
リークをテストすることができる。また、テスト信号T
M2が発生されている期間は、ビット線BL1,BL
2,…BLnの電位は0V、ビット線BL1 ̄,BL2
 ̄,…BLn ̄の電位はVCCに設定され、ビット線B
L1,BL2,…BLnにつながるメモリセルの電荷リ
ークをテストすることができる。
【0060】このように、各ビット線と所定の電源端子
との間にスイッチ回路を設けることによっても、メモリ
セルの電荷リークをテストすることができる。なお、テ
スト動作は、第1および第2のテスト信号TM1,TM
2の一方を発生した状態でRas Only Refr
eshサイクルを繰り返し実行することによっても行う
ことができる。この場合には、第1実施形態で説明した
ように、テストモード信号TM−BLLTCによって全
ワード線のドライブを禁止しておくことが好ましい。ま
た、カラムについてはそれを全て選択する必要は特にな
いので、カラムデコーダについては通常の構成のものを
利用すればよい。その他、スイッチトランジスタによっ
てビット線の電位を制御する構成のものであれば、種々
の変形が可能であり、例えば、スイッチトランジスタを
接地端子とビット線間に設けたり、BL1,BL2,…
BLnとビット線BL1 ̄,BL2 ̄,…BLn ̄の全
てを同時にスイッチトランジスタによって0Vに設定す
るような構成を用いることもできる。
との間にスイッチ回路を設けることによっても、メモリ
セルの電荷リークをテストすることができる。なお、テ
スト動作は、第1および第2のテスト信号TM1,TM
2の一方を発生した状態でRas Only Refr
eshサイクルを繰り返し実行することによっても行う
ことができる。この場合には、第1実施形態で説明した
ように、テストモード信号TM−BLLTCによって全
ワード線のドライブを禁止しておくことが好ましい。ま
た、カラムについてはそれを全て選択する必要は特にな
いので、カラムデコーダについては通常の構成のものを
利用すればよい。その他、スイッチトランジスタによっ
てビット線の電位を制御する構成のものであれば、種々
の変形が可能であり、例えば、スイッチトランジスタを
接地端子とビット線間に設けたり、BL1,BL2,…
BLnとビット線BL1 ̄,BL2 ̄,…BLn ̄の全
てを同時にスイッチトランジスタによって0Vに設定す
るような構成を用いることもできる。
【0061】
【発明の効果】以上説明したように、本発明によれば、
メモリセルから読み出したデータを利用するのではな
く、データ入出力線上のデータをビット線に書き込む
か、或はスイッチ回路でビット線を電源線(又はグラン
ド)につなぐことによりビット線の電位を直接制御する
テストモードを取り入れることで、メモリセルの固定不
良や、スペアに置き換わっているか否かによらず、簡単
且つ正確に全てのメモリセルのスクリーニングを行うこ
とが可能となる。
メモリセルから読み出したデータを利用するのではな
く、データ入出力線上のデータをビット線に書き込む
か、或はスイッチ回路でビット線を電源線(又はグラン
ド)につなぐことによりビット線の電位を直接制御する
テストモードを取り入れることで、メモリセルの固定不
良や、スペアに置き換わっているか否かによらず、簡単
且つ正確に全てのメモリセルのスクリーニングを行うこ
とが可能となる。
【図1】本発明の第1実施形態に係るDRAM全体の構
成を示すブロック図。
成を示すブロック図。
【図2】同第1実施形態のDRAMに設けられたロウデ
コーダとワード線ドライバの具体的な構成を示す回路
図。
コーダとワード線ドライバの具体的な構成を示す回路
図。
【図3】同第1実施形態のDRAMに設けられたパーシ
ャルロウデコーダの具体的な構成を示す回路図。
ャルロウデコーダの具体的な構成を示す回路図。
【図4】同第1実施形態のDRAMに設けられたカラム
デコーダとその周辺の具体的な構成を示す回路図。
デコーダとその周辺の具体的な構成を示す回路図。
【図5】同第1実施形態のDRAMのテストモードエン
トリー動作を説明するタイミングチャート。
トリー動作を説明するタイミングチャート。
【図6】同第1実施形態のDRAMのテスト動作を説明
するタイミングチャート。
するタイミングチャート。
【図7】本発明の第2実施形態に係るDRAMで使用さ
れるビット線電位設定用スイッチ回路を説明するための
図。
れるビット線電位設定用スイッチ回路を説明するための
図。
【図8】従来のCell X’fer加速試験を説明す
るための第1の図。
るための第1の図。
【図9】図8のCell X’fer加速試験でメモリ
セルに加えられるストレスを説明するための断面図。
セルに加えられるストレスを説明するための断面図。
【図10】従来のCell X’fer加速試験を説明
するための第2の図。
するための第2の図。
10…データ入出力線 11…メモリセルアレイ 12…ワード線ドライバ 13…ロウデコーダ 14…パーシャルロウデコーダ 15…ロウアドレスバッファ 16…センスアンプ(SA) 17…カラム選択ゲート 18…カラムデコーダ 19…カラムアドレスバッファ 20…データ入力回路 21…データ出力回路 22…テストモード信号発生回路 BL1,BL1 ̄〜BLn,BLn ̄…ビット線対 WL1〜WLm…ワード線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 FI H01L 27/108 H01L 27/10 625A 21/8242
Claims (5)
- 【請求項1】 行および列のマトリクス状に配置された
複数のメモリセルから構成され、各メモリセルがビット
線およびワード線に接続されたメモリセルアレイと、 外部からのアドレスに基づいて前記複数のワード線を択
一的に選択する行デコーダと、 テストモード信号に応じて、前記複数のワード線を全て
非選択状態に設定する手段と、 外部からのアドレスに基づいて、前記メモリセルアレイ
内の複数の列の中からデータ読み出し/書き込みを行う
べき列を選択する列デコーダと、 前記メモリセルアレイと外部との間のデータ入出力に用
いられ、選択された列のビット線に接続されるデータ入
出力線と、 前記テストモード信号に応じて、前記メモリセルアレイ
内の複数の列を全て選択状態に設定する手段と、 メモリセルに保持された電荷のリークをテストするテス
トモード時に、前記テストモード信号を発生するテスト
モード信号発生手段とを具備し、 前記テストモード時に前記複数のワード線が全て非選択
状態に設定され且つ前記複数の列が全て選択状態に設定
された状態でデータ書き込みサイクルを実行し、前記デ
ータ入出力線からのデータによって前記全ての列のビッ
ト線の電位を制御することを特徴とする半導体記憶装
置。 - 【請求項2】 前記テストモード信号発生手段は、 CASビフォアRASサイクルにおいて外部から入力さ
れるアドレス信号をデコードし、前記テストモードを示
すアドレスが入力されたときに前記テストモード信号を
発生することを特徴とする請求項1記載の半導体記憶装
置。 - 【請求項3】 前記行デコーダは、 外部から与えられる行アドレスの上位ビットをデコード
し、そのデコード結果に応じて複数のワード線ドライブ
信号線を選択的に駆動するための信号を発生する第1の
行デコーダ回路と、 外部から与えられる行アドレスの下位ビットをデコード
し、そのデコード結果と前記複数のワード線ドライブ信
号線の駆動状態とに基づいて、前記複数のワード線を択
一的に選択する第2の行デコーダ回路とを具備し、 前記複数のワード線を全て非選択状態に設定する手段
は、 前記テストモード信号に応じて、前記第1の行デコーダ
回路による前記ワード線ドライブ信号線の駆動を禁止す
る回路を含むことを特徴とする請求項1記載の半導体記
憶装置。 - 【請求項4】 行および列のマトリクス状に配置された
複数のメモリセルから構成され、各メモリセルがビット
線およびワード線に接続されたメモリセルアレイと、 外部からのアドレスに基づいて前記複数のワード線を択
一的に選択する行デコーダと、 外部からのアドレスに基づいて、前記メモリセルアレイ
内の複数の列の中からデータ読み出し/書き込みを行う
べき列を選択する列デコーダと、 前記メモリセルアレイと外部との間のデータ入出力に用
いられ、選択された列のビット線に接続されるデータ入
出力線と、 前記複数の列それぞれのビット線と所定の電源電位供給
端子間に設けられたスイッチ回路と、 メモリセルに保持された電荷のリークをテストするテス
トモード時に、前記スイッチ回路をオンさせて各ビット
線の電位を制御することを特徴とする半導体記憶装置。 - 【請求項5】 行および列のマトリクス状に配置された
複数のメモリセルから構成され、各メモリセルがビット
線およびワード線に接続されたメモリセルアレイと、外
部からのアドレスに基づいて前記複数のワード線を択一
的に選択する行デコーダと、外部からのアドレスに基づ
いて、前記メモリセルアレイ内の複数の列の中からデー
タ読み出し/書き込みを行うべき列を選択する列デコー
ダと、前記メモリセルアレイと外部との間のデータ入出
力に用いられ、選択された列のビット線に接続されるデ
ータ入出力線とを具備する半導体記憶装置のテスト方法
であって、 半導体記憶装置のメモリセルに保持された電荷のリーク
をテストするテストモード時に、前記複数のワード線を
全て非選択状態に設定し且つ前記複数の列を全て選択状
態に設定した状態でデータ書き込みサイクルを実行し、 前記データ入出力線からのデータによって前記全ての列
のビット線の電位を制御することを特徴とする半導体記
憶装置のテスト方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9321199A JPH11154400A (ja) | 1997-11-21 | 1997-11-21 | 半導体記憶装置およびそのテスト方法 |
US09/196,192 US6041002A (en) | 1997-11-21 | 1998-11-20 | Semiconductor memory device and method of testing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9321199A JPH11154400A (ja) | 1997-11-21 | 1997-11-21 | 半導体記憶装置およびそのテスト方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11154400A true JPH11154400A (ja) | 1999-06-08 |
Family
ID=18129906
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9321199A Abandoned JPH11154400A (ja) | 1997-11-21 | 1997-11-21 | 半導体記憶装置およびそのテスト方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6041002A (ja) |
JP (1) | JPH11154400A (ja) |
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JP2000182398A (ja) * | 1998-12-15 | 2000-06-30 | Nec Corp | 半導体装置及び半導体装置の試験方法 |
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JP2001023398A (ja) * | 1999-07-09 | 2001-01-26 | Mitsubishi Electric Corp | 半導体記憶装置 |
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KR100761407B1 (ko) * | 2004-10-30 | 2007-09-27 | 주식회사 하이닉스반도체 | 저 전압용 반도체 메모리 장치 |
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CN116844618A (zh) * | 2022-03-23 | 2023-10-03 | 长鑫存储技术有限公司 | 存储器测试方法及装置、介质及设备 |
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