JPH0951100A

JPH0951100A - 半導体装置の製造方法

Info

Publication number: JPH0951100A
Application number: JP7199982A
Authority: JP
Inventors: Kiichi Hirano; 貴一平野; Naoya Sotani; 直哉曽谷; Toshifumi Yamaji; 敏文山路; Yoshihiro Morimoto; 佳宏森本; Kiyoshi Yoneda; 清米田
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1995-08-04
Filing date: 1995-08-04
Publication date: 1997-02-18
Anticipated expiration: 2015-08-04
Also published as: JP3071129B2

Abstract

(57)【要約】【課題】熱処理にＲＴＡ法を用いた場合における基板
の反りや破損を防止すること。【解決手段】ガラス基板１上に多結晶Ｓｉ膜４を形成
し、この多結晶Ｓｉ膜２の上に、ゲート絶縁膜５を介し
てゲート電極６を形成し、多結晶Ｓｉ膜４に、ソース／
ドレイン領域９となる不純物領域を形成し、この不純物
領域をＲＴＡ法により熱処理して活性化する。そして、
このＲＴＡによる熱加熱は６回を１単位として行うとと
もに、加熱温度を初回から最終回にかけて段階的に上昇
させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、薄膜トランジスタ
(Thin Film Transistor)などの半導体装置の製造方法に
関する。

【０００２】

【従来の技術】近年、アクティブマトリクス方式ＬＣＤ
の画素駆動用素子（画素駆動用トランジスタ）として、
透明絶縁基板上に形成された多結晶シリコン膜を能動層
に用いた薄膜トランジスタ（以下、多結晶シリコンＴＦ
Ｔという）の開発が進められている。

【０００３】多結晶シリコンＴＦＴは、非晶質シリコン
膜を能動層に用いた薄膜トランジスタに比べ、移動度が
大きく駆動能力が高いという利点がある。そのため、多
結晶シリコンＴＦＴを用いれば、高性能なＬＣＤを実現
できる上に、画素部（表示部）だけでなく周辺駆動回路
（ドライバ部）までを同一基板上に一体に形成すること
ができる。

【０００４】このような多結晶シリコンＴＦＴにおい
て、能動層としての多結晶シリコン膜の形成方法として
は、基板上に直接多結晶シリコン膜を堆積させる方法や
基板上に非晶質シリコン膜を形成した後に、これを多結
晶化する方法等がある。このうち、多結晶シリコン膜を
直接基板に堆積させる方法は、例えば、ＣＶＤ法を用
い、高温下で堆積させるという比較的簡単な工程であ
る。

【０００５】また、非晶質シリコン膜を堆積した後にこ
れを多結晶化するには、固相成長法が一般的である。こ
の固相成長法は、非晶質シリコン膜に熱処理を行うこと
により、固体のままで多結晶化させて多結晶シリコン膜
を得る方法である。多結晶シリコンＴＦＴの製造方法の
一例を図１６及び図１７に基づいて説明する。

【０００６】工程Ａ（図１６参照）：絶縁基板（例えば
石英ガラス）５１上に、通常の減圧ＣＶＤ法を用いて非
晶質シリコン膜を形成し、更に、窒素（Ｎ₂）雰囲気
中、温度９００℃程度で熱処理を行うことにより、前記
非晶質シリコン膜を固相成長させて多結晶シリコン膜５
２を形成する。前記多結晶シリコン膜５２を薄膜トラン
ジスタの能動層として用いるために、フォトリソグラフ
ィ技術、ＲＩＥ法によるドライエッチング技術により前
記多結晶シリコン膜５２を所定形状に加工する。

【０００７】前記多結晶シリコン膜５２の上に、減圧Ｃ
ＶＤ法を用いて、ゲート絶縁膜５３としてのシリコン酸
化膜を堆積する。工程Ｂ（図１７参照）：前記ゲート絶縁膜５３上に、減
圧ＣＶＤ法により多結晶シリコン膜を堆積した後、この
多結晶シリコン膜に不純物を注入し、更に熱処理を行っ
て不純物を活性化させる。

【０００８】次に、常圧ＣＶＤ法により、この多結晶シ
リコン膜の上にシリコン酸化膜５４を堆積した後、フォ
トリソグラフィ技術、ＲＩＥ法によるドライエッチング
技術を用いて、前記多結晶シリコン膜及びシリコン酸化
膜５４を所定形状に加工する。前記多結晶シリコン膜は
ゲート電極５５として使用する。次に、自己整合技術に
より、ゲート電極５５及びシリコン酸化膜５４をマスク
として、多結晶シリコン膜５２に不純物を注入し、ソー
ス／ドレイン領域５６を形成する。

【０００９】最後に、更に熱処理を行って、ソース／ド
レイン領域５６としての不純物を活性化させる。このよ
うな方法は、固相成長や不純物活性化の時に９００℃程
度の高い温度を使用することから、高温プロセスと呼ば
れており、耐熱性の高い基板（例えば、石英基板）を用
いた場合には、処理時間が短く済むという利点がある。

【００１０】一方では、基板に熱歪みが生じる心配がな
く、比較的安価なガラス基板を用いることのできる低温
プロセスを用いた開発も盛んである。特に、駆動デバイ
スであるＴＦＴにおいては、高性能化が必須であり、こ
のために、各プロセスを用いたＴＦＴの構成材料の高品
質化をはじめとする様々なアプローチがなされている。

【００１１】例えば、デバイス特性を左右する不純物領
域の活性化技術として、レーザーアニール法やＲＴＡ法
が用いられている。特に、ＲＴＡ法は、７００℃以上の
高温を用いるが、きわめて短時間で終えることができる
ので短い処理時間で活性化を行うことができる。

【００１２】

【発明が解決しようとする課題】レーザーアニール法
は、ビーム走査を何度も繰り返して行う必要があるた
め、活性化プロセスに時間がかかるという問題がある。
一方、ＲＴＡ法は、短時間ではあるが、基板に対して非
常に高い温度が急激に加えられるので、急な温度変化の
ために、基板が反ったり、破損したりする危惧がある。

【００１３】本発明は、半導体装置の製造方法に関し、
斯かる問題点を解決するものである。

【００１４】

【課題を解決するための手段】請求項１の半導体装置の
製造方法にあっては、基板上に半導体素子を形成する過
程の熱処理にＲＴＡ法を用いるものにおいて、前記ＲＴ
Ａによる熱加熱を複数回を１単位として行うとともに、
加熱温度を初回から最終回にかけて段階的に上昇させる
ものである。

【００１５】また、請求項２の半導体装置の製造方法に
あっては、基板上に半導体膜を形成する工程と、この半
導体膜の上に、ゲート絶縁膜を介してゲート電極を形成
する工程と、前記半導体膜に不純物領域を形成する工程
と、この不純物領域をＲＴＡ法により熱処理して活性化
する工程とを備え、前記ＲＴＡによる熱加熱を複数回を
１単位として行うとともに、加熱温度を初回から最終回
にかけて段階的に上昇させるものである。

【００１６】

【発明の実施の形態】本発明を具体化した一実施形態を
図１乃至図１０に従って説明する。工程１（図１参照）：石英ガラスや無アルカリガラスな
どの基板１上に、スパッタ法を用いて、タングステンシ
リサイド（ＷＳｉ_x）膜２（膜厚１０００Å、但し５０
〜２０００Åの範囲で調整可能である））を形成する。
スパッタ法では、Ｗシリサイドの合金ターゲットを使用
する。Ｗシリサイド（ＷＳｉ_X）の化学量論的組成はＸ
＝２であるが、合金ターゲットの組成はＸ＞２に設定す
る。これはＷシリサイド膜２の組成がＸ＝２に近いと、
その後の熱処理時に非常に大きな引っ張り応力が生じ、
Ｗシリサイド膜２にクラックが発生したり、剥離したり
する恐れがあるためである。但し、Ｗシリサイドの抵抗
値はＸ＝２の場合に最も低くなるため、クラックや剥離
が生じない程度にＸの上限を設定する必要がある。

【００１７】工程２（図２参照）：前記Ｗシリサイド膜
２を、リソグラフィ技術、エッチング技術を用いて、後
述するトランジスタの能動層としての多結晶シリコンと
同じパターンに加工する。工程３（図３参照）：前記基板１及びＷシリサイド膜２
を覆うように、ＳｉＯ ₂やＳｉＮなどの絶縁性薄膜３を
ＣＶＤ法やスパッタ法などにより形成する。具体的に
は、基板１として無アルカリガラスを使用し、その表面
上に常圧又は減圧ＣＶＤ法により、形成温度３５０℃
で、膜厚３０００〜５０００ÅのＳｉＯ₂膜を形成す
る。

【００１８】このＳｉＯ₂膜の膜厚は、後工程の熱処理
やビーム照射などで基板１中の不純物がこのＳｉＯ₂膜
を通過して上層へ拡散しない程度の厚みが必要で、１０
００〜６０００Åの範囲が適切で、２０００〜６０００
Åにしたときに拡散防止効果が良好で、その中でも３０
００〜５０００Åの場合がもっとも適している。また、
絶縁性薄膜３としてＳｉＮを用いた場合の膜厚として
は、１０００〜５０００Åの範囲が適切で、２０００〜
５０００Åにしたときに拡散防止効果が良好で、その中
でも２０００〜３０００Åの場合がもっとも適してい
る。

【００１９】工程４（図４参照）：前記絶縁性薄膜３の
上に、非晶質シリコン膜４ａ（膜厚５００Å）を形成す
る。この非晶質シリコン膜４ａをＴＦＴの能動層として
用いた場合、この能動層が厚すぎると、多結晶シリコン
ＴＦＴのオフ電流が増大し、薄すぎるとオン電流が減少
するため、このときの非晶質シリコン膜４ａの膜厚は、
４００〜８００Åの範囲が適切で、５００〜７００Åに
したときに特性が良好で、その中でも５００〜６００Å
の場合がもっとも適している。

【００２０】前記非晶質シリコン膜４ａの形成方法には
以下のものがある。減圧ＣＶＤを用いる方法：減圧ＣＶＤ法でシリコン膜
を形成するには、モノシラン（ＳｉＨ₄）又はジシラン
（Ｓｉ₂Ｈ₆）の熱分解を用いる。モノシランを用いた場
合、処理温度が５５０℃以下では非晶質、６２０℃以上
では多結晶となる。そして、５５０〜６２０℃では微結
晶を含む非晶質が多くなり、温度が低くなるほど非晶質
に近づいて微結晶が少なくなる。従って、温度条件を変
えるだけで、非晶質シリコン膜４ａ中の微結晶の量を調
整することができる。

【００２１】プラズマＣＶＤ法を用いる方法：プラズ
マＣＶＤ法で非晶質シリコン膜を形成するには、プラズ
マ中でのモノシランまたはジシランの熱分解を用いる。
実際の工程では、前記の方法を採用し、使用ガス：モ
ノシラン、温度：３５０℃の条件で、微結晶を含まない
非晶質シリコン膜を形成している。工程５（図５参照）：前記非晶質シリコン膜４ａの表面
に波長λ＝２４８ｎｍのＫｒＦエキシマレーザービーム
を走査してアニール処理を行い、非晶質シリコン膜４ａ
を溶融再結晶化して、多結晶シリコン薄膜４を形成す
る。

【００２２】この時のレーザー条件は、アニール雰囲
気：１×１０^-4Ｐａ以下、基板温度：室温〜６００℃、
照射エネルギー密度：１００〜５００ｍＪ／ｃｍ²、走
査速度：１〜１０ｍｍ／ｓｅｃ（実際には、０．１〜１
００ｍｍ／ｓｅｃの範囲の速度で走査可能）である。前
記レーザービームとしては、波長λ＝３０８ｎｍのＸｅ
Ｃｌエキシマレーザーを使用してもよい。この時のレー
ザー条件は、アニール雰囲気：１×１０^-4Ｐａ以下、基
板温度：室温〜６００℃、照射エネルギー密度：１００
〜５００ｍＪ／ｃｍ²、走査速度：１〜１０ｍｍ／ｓｅ
ｃ（実際には、０．１〜１００ｍｍ／ｓｅｃの範囲の速
度で走査可能）である。

【００２３】また、波長λ＝１９３ｎｍのＡｒＦエキシ
マレーザーを使用してもよい。この場合のレーザー条件
は、アニール雰囲気：１×１０^-4Ｐａ以下、基板温度：
室温〜６００℃、照射エネルギー密度：１００〜５００
ｍＪ／ｃｍ²、走査速度：１〜１０ｍｍ／ｓｅｃであ
る。いずれのレーザービームを用いても、照射エネルギ
ー密度及び照射回数に比例して、多結晶シリコンの粒径
は大きくなるので、所望の大きさの粒径が得られるよう
に、エネルギー密度を調整すればよい。

【００２４】本実施例では、このエキシマレーザーアニ
ールに、高スループットレーザー照射法を用いる。即
ち、図１４において、１０１はＫｒＦエキシマレーザ
ー、１０２はこのレーザー１０１からのレーザービーム
を反射する反射鏡、１０３は反射鏡１０２からのレーザ
ービームを所定の状態に加工し、基板１に照射するレー
ザービーム制御光学系である。

【００２５】このような構成において、高スループット
レーザー照射法とは、レーザービーム制御光学系１０３
によってシート状（１５０ｍｍ×０．５ｍｍ）に加工さ
れたレーザービームを、複数パルスの重ね合わせにより
照射する方法で、ステージ走査とパルスレーザ照射を完
全に同期させ、きわめて高精度な重複でレーザーを照射
することによりスループットを高めるものである。

【００２６】工程６（図６参照）：前記多結晶シリコン
膜４を薄膜トランジスタの能動層として用いるために、
フォトリソグラフィ技術、ＲＩＥ法によるドライエッチ
ング技術により前記多結晶シリコン膜４を所定形状に加
工する。そして、前記多結晶シリコン膜４の上に、ロー
ドロック式減圧ＣＶＤ装置を用いた減圧ＣＶＤ法によ
り、ゲート絶縁膜としてのＬＴＯ膜（Low Temperature
Oxide：シリコン酸化膜）５（膜厚１０００Å）を形成
する。

【００２７】工程７（図７参照）：前記ゲート絶縁膜５
の上に、減圧ＣＶＤ法により非晶質シリコン膜（膜厚２
０００Å）６ａを堆積する。この非晶質シリコン膜６ａ
は、その形成時に不純物（Ｎ型ならヒ素やリン、Ｐ型な
らボロン）がドープされているが、ノンドープ状態で堆
積し、その後に不純物を注入してもよい。次に、スパッ
タ法を用い、前記非晶質シリコン膜６ａの上にタングス
テンシリサイド（ＷＳｉ_x）膜６ｂ（膜厚１０００Å）
を形成する。

【００２８】そして、常圧ＣＶＤ法により、前記Ｗシリ
サイド膜６ｂの上にシリコン酸化膜７を堆積した後、フ
ォトリソグラフィ技術、ＲＩＥ法によるドライエッチン
グ技術を用いて、前記多結晶シリコン膜６ａ、Ｗシリサ
イド膜６ｂ及びシリコン酸化膜７を所定形状に加工す
る。前記非晶質シリコン膜６ａは、前記Ｗシリサイド膜
６ｂとともにポリサイド構造のゲート電極６として使用
する。

【００２９】工程８（図８参照）：前記ゲート絶縁膜５
及びシリコン酸化膜７の上に、常圧ＣＶＤ法によりシリ
コン酸化膜を堆積し、これを異方性全面エッチバックす
ることにより、前記ゲート電極６及びシリコン酸化膜７
の側方にサイドウォール８を形成する。そして、自己整
合技術により、サイドウォール８をマスクとして、多結
晶シリコン膜４に、加速電圧：８０ＫｅＶ、ドーズ量３
×１０¹³ｃｍ^-2の条件で、リン（Ｐ）イオンを不純物と
して注入し、低濃度の不純物領域９ａを形成する。

【００３０】工程９（図９参照）：前記サイドウォール
８及びシリコン酸化膜７をレジスト１０で覆い、再び自
己整合技術により、レジスト１０をマスクとして多結晶
シリコン膜４に、加速電圧：８０ＫｅＶ、ドーズ量１×
１０¹⁵ｃｍ^-2の条件で、リン（Ｐ）イオンを不純物とし
て注入し、高濃度の不純物領域９ｂを形成することによ
り、ＬＤＤ（Lightly Doped Drain）構造のソース／ド
レイン領域９を形成する。

【００３１】工程１０（図１０参照）：この状態で、Ｒ
ＴＡ（Rapid Thermal Annealing）法による急速加熱を
行う。即ち、図１５において、１０５はシート状のアニ
ール光を発する光源であり、キセノン（Ｘｅ）アークラ
ンプ１０６とそれを包む反射鏡１０７を１組として、こ
れを上下に相対向させることにより構成している。１０
８、１０８は基板１を搬送するためのローラー、１０９
は予熱用のプリヒーター、１１０は加熱後の基板が急激
に冷却されてひび割れしないようにするための補助ヒー
ターである。

【００３２】このような構成において、基板１をプリヒ
ーター１０６で予熱した後、シート状のアニール光源１
０５を通して、熱処理する。本実施形態でのＲＴＡは、
窒素（Ｎ₂）雰囲気中で、加熱を６回に分けて行い、各
回ごとの処理温度が段階的に上昇するように設定してい
る。即ち、初回（１回目）：４００℃（パイロメータ、
以下同じ）→２回目：５００℃→３回目：５５０℃→４
回目：６００℃→５回目：６５０℃→最終回（６回
目）：７００℃とし、徐々に温度を上げることにより、
基板１が反ったり破損したりすることのないようにして
いる。各回の処理時間は１〜３秒である。

【００３３】温度の調整は、初回は前記Ｘｅアークラン
プ１０６を点灯せず、プリヒータ１０９の熱を用い、２
回目以降は、Ｘｅアークランプ１０６のパワーを１ＫＷ
〜７ＫＷの範囲で変えることにより行っている。尚、最
終回の温度は７００℃としたが、７００〜９５０℃であ
ればよい。前記Ｘｅアークランプの光熱は、多結晶部よ
りも非晶質部やシリサイド部に強く吸収されるため、必
要な部分のみを重点的に加熱することが可能になり、
（ゲート）配線の低抵抗化や不純物の活性化に適してい
る。また、後述するようにＷシリサイド膜２を用いた加
熱も有効に行うことができる。

【００３４】そして、この急速加熱により、前記ソース
／ドレイン領域９の不純物が活性化するとともに前記非
晶質シリコン膜６ａが多結晶化され、更には、この多結
晶シリコン膜６ａとＷシリサイド膜６ｂとによるポリサ
イド構造のゲート電極６のシート抵抗が、約２０〜２２
Ω／□にまで下がる。また、活性化処理を行ったソース
／ドレイン領域６のシート抵抗も、ｎ型で１〜１．５ｋ
Ω／□、ｐ型で１〜１．２ｋΩ／□と、高温プロセスで
用いられる拡散炉による高温熱処理と同等のものとな
る。

【００３５】特に、本実施例では、多結晶シリコン膜４
に対応して、その下方にＷシリサイド膜２を形成してい
る。このＷシリサイド膜２は、ＲＴＡの熱を吸収する作
用があり、熱を吸収したＷシリサイド膜２からの放射熱
によっても前記多結晶シリコン膜４の不純物の活性化が
行われる。即ち、多結晶シリコン膜４を、Ｘｅアークラ
ンプによる熱とＷシリサイド膜２からの放射熱とによ
り、直接及び間接的に加熱することにより、多結晶シリ
コン膜４全体を均一に加熱し、活性化がバラツクことな
く良好に行われるようにする。

【００３６】Ｗシリサイド膜２の大きさは、基本的に、
多結晶シリコン膜４と同じか又はそれ以上であればよい
が、面内でのパターンの大きさに対応した面積となるよ
うに調整すれば、なお好ましい。即ち、集積化半導体デ
バイスでは、パターンの疎密が基板上に発生するため、
各トランジスタに均等にＷシリサイド膜２を設けたので
は、場所によって単位面積当りの熱吸収率が異なり、均
一な熱処理が行えず、また、Ｗシリサイド膜２が集中す
る場所での温度が非常に高くなって基板１が変形する場
合がある。

【００３７】そこで、下層に配置した熱吸収膜の単位面
積当りの密度を、その上層に形成されるパターンに係わ
らずほぼ一定となるようにすれば、ＲＴＡで活性化する
ときの温度分布の偏りを解消することができる。具体的
にドライバー一体型のＬＣＤパネルでは、ドライバ部に
比べて画素部のトランジスタの密度が高いので、ドライ
バ部のトランジスタに対応するＷシリサイド膜２の大き
さを、画素部のそれに比べて大きくしてやることで、基
板１全体の温度分布がほぼ均一になる。

【００３８】ＬＣＤパネルにあっては、回路の面積の約
１０％がＷシリサイド膜２となるように調整することが
好ましい。この工程により、多結晶シリコンＴＦＴ（Ｔ
ＦＴ：Thin Film Transistor）（Ａ）が形成される。次
に、上記のように製造された多結晶シリコンＴＦＴ
（Ａ）を画素駆動素子として用いた透過型構成をとるＬ
ＣＤの画素部の構成を図１１に基づいて説明する。

【００３９】工程：層間絶縁膜１１の形成に先立ち、
スパッタ法により、前記基板１の画素部領域上にＩＴＯ
（Indium Tin Oxide）からなる補助容量の蓄積電極１２
を形成する。工程：デバイスの全面に絶縁膜１３を形成する。絶縁
膜１３の材質としては、シリコン酸化膜、シリケートガ
ラス、シリコン窒化膜などが用いられ、その形成にはＣ
ＶＤ法又はＰＶＤ法が用いられる。

【００４０】次に、絶縁膜１３にソース／ドレイン電極
１４とコンタクトするためのコンタクトホールを形成
し、スパッタ法により、そのコンタクトホールを含むデ
バイスの全面にＩＴＯ膜を形成し、そのＩＴＯ膜をパタ
ーニングして表示電極１５を形成する。工程：多結晶シリコンＴＦＴ（Ａ）が形成された透明
絶縁基板１と、表面に共通電極１６が形成された透明絶
縁基板１７とを相対向させ、各基板１、１７の間に液晶
を封入して液晶層１８を形成する。その結果、ＬＣＤの
画素部が完成する。

【００４１】次に、図１２に本実施例におけるアクティ
ブマトリクス方式ＬＣＤのブロック構成図を示す。画素
部１９には各走査線（ゲート配線）G1 ・・・Gn,Gn+1 ・・・G
mと各データ線（ドレイン配線）D1 ・・・Dn,Dn+1 ・・・Dmと
が配置されている。各ゲート配線と各ドレイン配線とは
それぞれ直交し、その直交部分に画素２０が設けられて
いる。そして、各ゲート配線は、ゲートドライバ２１に
接続され、ゲート信号（走査信号）が印加されるように
なっている。また、各ドレイン配線は、ドレインドライ
バ（データドライバ）２２に接続され、データ信号（ビ
デオ信号）が印加されるようになっている。これらのド
ライバ２１、２２によって周辺駆動回路２３が構成され
ている。

【００４２】そして、各ドライバ２１、２２のうち少な
くともいずれか一方を画素部１９と同一基板上に形成し
たＬＣＤは、一般にドライバ一体型（ドライバ内蔵型）
ＬＣＤと呼ばれている。尚、ゲートドライバ２１が、画
素部１９の両端に設けられている場合もある。また、ド
レインドライバ２２が、画素部１９の両側に設けられて
いる場合もある。

【００４３】この周辺駆動回路２３のスイッチング用素
子にも前記多結晶シリコンＴＦＴ（Ａ）と同等の製造方
法で作成した多結晶シリコンＴＦＴを用いており、多結
晶シリコンＴＦＴ（Ａ）の作製に並行して、同一基板上
に形成される。尚、この周辺駆動回路２３用の多結晶シ
リコンＴＦＴは、ＬＤＤ構造ではなく、通常のシングル
ドレイン構造を採用している（もちろん、ＬＤＤ構造で
あってもよい）。

【００４４】また、この周辺駆動回路２３の多結晶シリ
コンＴＦＴは、ＣＭＯＳ構造に形成することにより、各
ドライバ２１、２２としての寸法の縮小化を実現してい
る。図１３にゲート配線Ｇnとドレイン配線Ｄnとの直交
部分に設けられている画素２０の等価回路を示す。画素
２０は、画素駆動素子としてのＴＦＴ（前記薄膜トラン
ジスタＡと同様）、液晶セルＬＣ、補助要領ＣSから構
成される。ゲート配線ＧnにはＴＦＴのゲートが接続さ
れ、ドレイン配線ＤnにはＴＦＴのドレインが接続され
ている。そして、ＴＦＴのソースには、液晶セルＬＣの
表示電極（画素電極）と補助容量（蓄積容量又は付加容
量）ＣSとが接続されている。

【００４５】この液晶セルＬＣと補助容量ＣSとによ
り、信号蓄積素子が構成される。液晶セルＬＣの共通電
極（表示電極の反対側の電極）には電圧Ｖcomが印加さ
れている。一方、補助容量ＣSにおいて、ＴＦＴのソー
スと接続される側の反対側の電極には定電圧ＶRが印加
されている。この液晶セルＬＣの共通電極は、文字通り
全ての画素２０に対して共通した電極となっている。そ
して、液晶セルＬＣの表示電極と共通電極との間には静
電容量が形成されている。尚、補助容量ＣSにおいて、
ＴＦＴのソースと接続される側の反対側の電極は、隣の
ゲート配線Ｇn+1と接続されている場合もある。

【００４６】このように構成された画素２０において、
ゲート配線Ｇnを正電圧にしてＴＦＴのゲートに正電圧
を印加すると、ＴＦＴがオンとなる。すると、ドレイン
配線Ｄnに印加されたデータ信号で、液晶セルＬＣの静
電容量と補助容量ＣSとが充電される。反対に、ゲート
配線Ｇnを負電圧にしてＴＦＴのゲートに負電圧を印加
すると、ＴＦＴがオフとなり、その時点でドレイン配線
Ｄnに印加されていた電圧が、液晶セルＬＣの静電容量
と補助容量ＣSとによって保持される。このように、画
素２０へ書き込みたいデータ信号をドレイン配線に与え
てゲート配線の電圧を制御することにより、画素２０に
任意のデータ信号を保持させておくことができる。その
画素２０の保持しているデータ信号に応じて液晶セルＬ
Ｃの透過率が変化し、画像が表示される。

【００４７】ここで、画素２０の特性として重要なもの
に、書き込み特性と保持特性とがある。書き込み特性に
対して要求されるのは、画素部１９の仕様から定められ
た単位時間内に、信号蓄積素子（液晶セルＬＣ及び補助
容量ＣS）に対して所望のビデオ信号電圧を十分に書き
込むことができるかどうかという点である。また、保持
特性に対して要求されるのは、信号蓄積素子に一旦書き
込んだビデオ信号電圧を必要な時間だけ保持することが
できるかどうかという点である。

【００４８】補助容量ＣSが設けられているのは、信号
蓄積素子の静電容量を増大させて書き込み特性及び保持
特性を向上させるためである。すなわち、液晶セルＬＣ
は、その構造上、静電容量の増大には限界がある。そこ
で、補助容量ＣSによって液晶セルＬＣの静電容量の不
足分を補うわけである。以上、本実施形態により製造し
た多結晶シリコンＴＦＴにあっては、いわゆる低温プロ
セスで行うことができ、しかも、良質の多結晶シリコン
膜を能動層として使用している。

【００４９】本発明者の実験によれば、ｎチャネルのＭ
ＯＳ型多結晶シリコンＴＦＴでの移動度μｎが２００ｃ
ｍ²／Ｖ・Ｓ以上、ｐチャネルのＭＯＳ型多結晶シリコ
ンＴＦＴでの移動度μｐが１５０ｃｍ²／Ｖ・Ｓ以上
と、高い性能のトランジスタを実現できることが分かっ
た。このような高性能ＴＦＴにあっては、例えば、μｎ
＝５０ｃｍ²／Ｖ・Ｓ、μｐ＝２０ｃｍ²／Ｖ・Ｓが要求
されるＮＴＳＣテレビ信号表示用ＬＣＤパネルにも十分
に適用可能であり、μｎ＝５０ｃｍ²／Ｖ・Ｓ、μｐ＝
２０ｃｍ²／Ｖ・Ｓ、しきい値電圧：２Ｖ（ｎチャネ
ル）、−５Ｖ（ｐチャネル）、Ｓ値（Sub-threshold sw
ing）：０．２Ｖ／ｄｅｃａｄｅ、オン・オフ比：１×
１０⁷の特性を得ることができる。

【００５０】また、移動度が高いぶん、ＴＦＴの駆動能
力が向上するので、ＴＦＴのサイズを小さくすることが
でき、従来能動層として非晶質シリコンを用いたトラン
ジスタのサイズ（Ｗ／Ｌ＝３４／１０μｍ）に比べて、
１／８以下のサイズ（Ｗ／Ｌ＝８／５μｍ）に縮小する
ことができる。更には、高品質の能動層であるので、ト
ランジスタＯＦＦ時のリーク電流も少なく、そのぶん補
助容量の面積も１／３以下に縮小することができる。

【００５１】具体的には、サイズ２．４型で、画素ピッ
チ：５０．０（Ｈ）μｍ×１５００（Ｖ）μｍ、画素
数：２３万ドット（３２０×３（ＲＧＢ）×２４０）
と、従来型のパネルに比べて３倍以上の高密度画素を有
しながらも、５５％という高開口率（従来比：１．５
倍）のものを得ることができ、高輝度化を実現できる。
以上の実施形態は以下のように変更してもよく、その場
合でも同様の作用、効果を得ることができる。

【００５２】１）Ｗシリサイド膜２に代えて、非結晶質
シリコン膜や多結晶シリコン膜などの半導体膜を用い
る。これらのシリコン膜には不純物がドープされていて
もよい。このように、導電性膜又は半導体膜を用いるこ
とにより、この熱吸収膜に電圧を印加することで、ＴＦ
Ｔを、ＬＳＩに用いられるＭＯＳトランジスタのように
４端子デバイスとして動作させて、しきい値電圧をコン
トロールできると共に、ガラス基板を用いた場合には、
基板内のイオンを静電的にシールドするため、ガラス基
板内のイオンによるトランジスタの特性劣化及び可動イ
オンが形成する電位によるＴＦＴへの悪影響を防止する
ことができる。

【００５３】２）Ｗシリサイド膜２に代えて、ＭｏＳｉ
₂、ＴｉＳｉ₂、ＴａＳｉ₂、ＣｏＳｉ₂などの高融点金属
シリサイド、その他、Ｗ、Ｍｏ、Ｃｏ、Ｃｒ、Ｔｉ、Ｔ
ａなどの高融点金属を用いてもよい。更には、使用温度
が低い場合には（約４５０℃以下）、ＡｌやＡｕなどの
いわゆる低融点金属を用いてもよい。Ｗシリサイド膜も
含めて、これらの金属膜は、光を通さない性質を有して
いるので、以下の通りの効果を有する。

【００５４】ａ）光の散乱を防止すると共に液晶セルに
斜めから入ろうとする不要な光を遮るので、ＬＣＤデバ
イスとしてコントラストが高くなる。ｂ）ＴＦＴに入ろうとする光を遮るので、光によるリー
ク電流を減少させてＴＦＴとしての特性を向上させると
共に光によるＴＦＴ自身の劣化を防止する。

【００５５】３）工程４において、非晶質シリコン膜を
減圧ＣＶＤ法により、例えば、モノシランガスを用い、
温度５８０℃で堆積させる。これにより、非晶質シリコ
ン膜４ａは微結晶を含んだ膜となる。微結晶を含んだ非
晶質シリコン膜を固相成長法により多結晶化することに
より、結晶粒径が小さくなるぶん移動度は若干低下する
が、結晶成長を短時間で終えることができる。

【００５６】４）工程４において、非晶質シリコン膜４
ａを減圧ＣＶＤ法、プラズマＣＶＤ法によらず、常圧Ｃ
ＶＤ法、光励起ＣＶＤ法、蒸着法、ＥＢ(Electron Bea
m)蒸着法、ＭＢＥ(Molecular Beam Epitaxy)法、スパッ
タ法からなるグループの内のいずれか一つの方法によっ
て形成する。５）多結晶シリコン膜４のチャネル領域に相当する部分
に不純物をドーピングして多結晶シリコンＴＦＴのしき
い値電圧（Ｖth）を制御する。固相成長法で形成した多
結晶シリコンＴＦＴにおいては、Ｎチャネルトランジス
タではディプレッション方向にしきい値電圧がシフト
し、Ｐチャネルトランジスタではエンハンスメント方向
にしきい値電圧がシフトする傾向にある。また、水素化
処理を行った場合には、その傾向がより顕著となる。こ
のしきい値電圧のシフトを抑えるには、チャネル領域に
不純物をドーピングすればよい。

【００５７】６）前記工程５に代えて以下の工程を行
う。工程５ａ：電気炉により、窒素（Ｎ₂）雰囲気中、温度
６００℃程度で約２０時間の熱処理を行うことにより、
前記非晶質シリコン膜４ａを固相成長させて多結晶シリ
コン膜４を形成する。７）工程５ａで形成したこの多結晶シリコン膜４は、膜
を構成する結晶に転位等の欠陥が多く存在するととも
に、結晶間に非晶質部分が残っている可能性があり、リ
ーク電流が多くなる危惧がある。

【００５８】そこで、工程５ａの後、基板１をＲＴＡ法
又はレーザーアニール法により急速加熱し、多結晶シリ
コン膜２の膜質を改善する。８）工程１や工程７において、スパッタ法以外のＰＶＤ
方法（真空蒸着法、イオンプレーティング法、イオンビ
ームデポジション法、クラスターイオンビーム法など）
を用いて、Ｗシリサイド膜２、６ｂを形成する。この場
合にも、前記したスパッタ法の場合と同様な理由によ
り、Ｗシリサイド（ＷＳｉ_X）の組成をＸ＞２に設定す
る。

【００５９】９）工程１や工程７において、ＣＶＤ法を
用いてＷシリサイド膜２、６ｂを形成する。そのソース
ガスとしては、六フッ化タングステン（ＷＦ₆）とシラ
ン（ＳｉＨ₄）を用いればよい。成膜温度は、３５０〜
４５０℃前後とする。この場合にも、前記したスパッタ
法の場合と同様な理由により、Ｗシリサイド（ＷＳ
ｉ _X）の組成をＸ＞２に設定する。ＣＶＤ法はＰＶＤ法
に比べ、段差被覆性が優れているため、Ｗシリサイド膜
の膜厚をより均一にすることができる。

【００６０】１０）プレーナ型だけでなく、逆プレーナ
型、スタガ型、逆スタガ型などあらゆる構造の多結晶シ
リコンＴＦＴに適用する。１１）多結晶シリコンＴＦＴだけでなく、絶縁ゲート型
半導体素子全般に適用する。また、太陽電池や光センサ
などの光電変換素子、バイポーラトランジスタ、静電誘
導型トランジスタ(ＳＩＴ：Static Induction Transist
or)などの多結晶シリコン膜を用いるあらゆる半導体装
置に適用する。

【００６１】

【発明の効果】本発明にあっては、熱処理にＲＴＡ法を
用いた場合における基板の反りや破損を防止することが
できる。

【図面の簡単な説明】

【図１】本発明を具体化した一実施例の製造工程を説明
するための断面図である。

【図２】本発明を具体化した一実施例の製造工程を説明
するための断面図である。

【図３】本発明を具体化した一実施例の製造工程を説明
するための断面図である。

【図４】本発明を具体化した一実施例の製造工程を説明
するための断面図である。

【図５】本発明を具体化した一実施例の製造工程を説明
するための断面図である。

【図６】本発明を具体化した一実施例の製造工程を説明
するための断面図である。

【図７】本発明を具体化した一実施例の製造工程を説明
するための断面図である。

【図８】本発明を具体化した一実施例の製造工程を説明
するための断面図である。

【図９】本発明を具体化した一実施例の製造工程を説明
するための断面図である。

【図１０】本発明を具体化した一実施例の製造工程を説
明するための断面図である。

【図１１】ＬＣＤの画素部の製造方法を説明するための
概略断面図である。

【図１２】アクティブマトリクス方式ＬＣＤのブロック
構成図である。

【図１３】画素の等価回路図である。

【図１４】エキシマレーザーアニール装置の構成図であ
る。

【図１５】ＲＴＡ装置の構成図である。

【図１６】従来例の製造工程を説明するための断面図で
ある。

【図１７】従来例の製造工程を説明するための断面図で
ある。

【符号の説明】

１絶縁基板２Ｗシリサイド膜（熱吸収膜）３絶縁性薄膜（絶縁膜）４多結晶シリコン膜（半導体膜）５ＬＴＯ膜（ゲート絶縁膜）６ゲート電極９不純物領域ＡＴＦＴ（半導体素子）

───────────────────────────────────────────────────── フロントページの続き (72)発明者森本佳宏大阪府守口市京阪本通２丁目５番５号三洋電機株式会社内 (72)発明者米田清大阪府守口市京阪本通２丁目５番５号三洋電機株式会社内

Claims

【特許請求の範囲】

【請求項１】基板上に半導体素子を形成する過程の熱
処理にＲＴＡ法（Rapid Thermal Annealing）を用いる
ものにおいて、前記ＲＴＡによる熱加熱を複数回を１単
位として行うとともに、加熱温度を初回から最終回にか
けて段階的に上昇させることを特徴とした半導体装置の
製造方法。
【請求項２】基板上に半導体膜を形成する工程と、こ
の半導体膜の上に、ゲート絶縁膜を介してゲート電極を
形成する工程と、前記半導体膜に不純物領域を形成する
工程と、この不純物領域をＲＴＡ法により熱処理して活
性化する工程とを備え、前記ＲＴＡによる熱加熱を複数
回を１単位として行うとともに、加熱温度を初回から最
終回にかけて段階的に上昇させることを特徴とした半導
体装置の製造方法。