JPH0951100A - Manufacture of semiconductor device - Google Patents
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- JPH0951100A JPH0951100A JP7199982A JP19998295A JPH0951100A JP H0951100 A JPH0951100 A JP H0951100A JP 7199982 A JP7199982 A JP 7199982A JP 19998295 A JP19998295 A JP 19998295A JP H0951100 A JPH0951100 A JP H0951100A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、薄膜トランジスタ
(Thin Film Transistor)などの半導体装置の製造方法に
関する。The present invention relates to a thin film transistor
The present invention relates to a method for manufacturing a semiconductor device such as (Thin Film Transistor).
【０００２】[0002]
【従来の技術】近年、アクティブマトリクス方式ＬＣＤ
の画素駆動用素子（画素駆動用トランジスタ）として、
透明絶縁基板上に形成された多結晶シリコン膜を能動層
に用いた薄膜トランジスタ（以下、多結晶シリコンＴＦ
Ｔという）の開発が進められている。2. Description of the Related Art In recent years, active matrix LCDs
As a pixel driving element (pixel driving transistor) of
A thin film transistor using a polycrystalline silicon film formed on a transparent insulating substrate as an active layer (hereinafter referred to as polycrystalline silicon TF
(T) is under development.
【０００３】多結晶シリコンＴＦＴは、非晶質シリコン
膜を能動層に用いた薄膜トランジスタに比べ、移動度が
大きく駆動能力が高いという利点がある。そのため、多
結晶シリコンＴＦＴを用いれば、高性能なＬＣＤを実現
できる上に、画素部（表示部）だけでなく周辺駆動回路
（ドライバ部）までを同一基板上に一体に形成すること
ができる。Polycrystalline silicon TFTs have the advantage of higher mobility and higher driving capability than thin film transistors using an amorphous silicon film as an active layer. Therefore, if a polycrystalline silicon TFT is used, a high-performance LCD can be realized, and not only the pixel section (display section) but also the peripheral drive circuit (driver section) can be integrally formed on the same substrate.
【０００４】このような多結晶シリコンＴＦＴにおい
て、能動層としての多結晶シリコン膜の形成方法として
は、基板上に直接多結晶シリコン膜を堆積させる方法や
基板上に非晶質シリコン膜を形成した後に、これを多結
晶化する方法等がある。このうち、多結晶シリコン膜を
直接基板に堆積させる方法は、例えば、ＣＶＤ法を用
い、高温下で堆積させるという比較的簡単な工程であ
る。In such a polycrystalline silicon TFT, as a method of forming a polycrystalline silicon film as an active layer, a method of directly depositing a polycrystalline silicon film on a substrate or an amorphous silicon film is formed on a substrate. Later, there is a method of polycrystallizing the same. Of these, the method of directly depositing the polycrystalline silicon film on the substrate is a relatively simple process of depositing at high temperature using, for example, the CVD method.
【０００５】また、非晶質シリコン膜を堆積した後にこ
れを多結晶化するには、固相成長法が一般的である。こ
の固相成長法は、非晶質シリコン膜に熱処理を行うこと
により、固体のままで多結晶化させて多結晶シリコン膜
を得る方法である。多結晶シリコンＴＦＴの製造方法の
一例を図１６及び図１７に基づいて説明する。In order to polycrystallize an amorphous silicon film after depositing it, a solid phase growth method is generally used. This solid phase growth method is a method in which a polycrystalline silicon film is obtained by heat-treating an amorphous silicon film to polycrystallize the amorphous silicon film as it is. An example of a method for manufacturing a polycrystalline silicon TFT will be described with reference to FIGS.
【０００６】工程Ａ（図１６参照）：絶縁基板（例えば
石英ガラス）５１上に、通常の減圧ＣＶＤ法を用いて非
晶質シリコン膜を形成し、更に、窒素（Ｎ2）雰囲気
中、温度９００℃程度で熱処理を行うことにより、前記
非晶質シリコン膜を固相成長させて多結晶シリコン膜５
２を形成する。前記多結晶シリコン膜５２を薄膜トラン
ジスタの能動層として用いるために、フォトリソグラフ
ィ技術、ＲＩＥ法によるドライエッチング技術により前
記多結晶シリコン膜５２を所定形状に加工する。Step A (see FIG. 16): An amorphous silicon film is formed on an insulating substrate (for example, quartz glass) 51 by a general low pressure CVD method, and further, in a nitrogen (N 2 ) atmosphere, at a temperature of By performing a heat treatment at about 900 ° C., the amorphous silicon film is solid-phase-grown so that the polycrystalline silicon film 5 is formed.
Form 2 In order to use the polycrystalline silicon film 52 as an active layer of a thin film transistor, the polycrystalline silicon film 52 is processed into a predetermined shape by a photolithography technique and a dry etching technique such as an RIE method.
【０００７】前記多結晶シリコン膜５２の上に、減圧Ｃ
ＶＤ法を用いて、ゲート絶縁膜５３としてのシリコン酸
化膜を堆積する。 工程Ｂ（図１７参照）：前記ゲート絶縁膜５３上に、減
圧ＣＶＤ法により多結晶シリコン膜を堆積した後、この
多結晶シリコン膜に不純物を注入し、更に熱処理を行っ
て不純物を活性化させる。A reduced pressure C is formed on the polycrystalline silicon film 52.
A silicon oxide film as the gate insulating film 53 is deposited by using the VD method. Step B (see FIG. 17): After depositing a polycrystalline silicon film on the gate insulating film 53 by a low pressure CVD method, impurities are implanted into the polycrystalline silicon film and heat treatment is performed to activate the impurities. .
【０００８】次に、常圧ＣＶＤ法により、この多結晶シ
リコン膜の上にシリコン酸化膜５４を堆積した後、フォ
トリソグラフィ技術、ＲＩＥ法によるドライエッチング
技術を用いて、前記多結晶シリコン膜及びシリコン酸化
膜５４を所定形状に加工する。前記多結晶シリコン膜は
ゲート電極５５として使用する。次に、自己整合技術に
より、ゲート電極５５及びシリコン酸化膜５４をマスク
として、多結晶シリコン膜５２に不純物を注入し、ソー
ス／ドレイン領域５６を形成する。Next, after depositing a silicon oxide film 54 on this polycrystalline silicon film by the atmospheric pressure CVD method, the polycrystalline silicon film and the silicon are formed by using the photolithography technology and the dry etching technology by the RIE method. The oxide film 54 is processed into a predetermined shape. The polycrystalline silicon film is used as the gate electrode 55. Next, the self-alignment technique is used to implant impurities into the polycrystalline silicon film 52 using the gate electrode 55 and the silicon oxide film 54 as a mask to form the source / drain regions 56.
【０００９】最後に、更に熱処理を行って、ソース／ド
レイン領域５６としての不純物を活性化させる。このよ
うな方法は、固相成長や不純物活性化の時に９００℃程
度の高い温度を使用することから、高温プロセスと呼ば
れており、耐熱性の高い基板（例えば、石英基板）を用
いた場合には、処理時間が短く済むという利点がある。Finally, heat treatment is further performed to activate the impurities as the source / drain regions 56. Such a method is called a high temperature process because it uses a high temperature of about 900 ° C. during solid phase growth and impurity activation, and when a substrate with high heat resistance (for example, a quartz substrate) is used. Has the advantage that the processing time is short.
【００１０】一方では、基板に熱歪みが生じる心配がな
く、比較的安価なガラス基板を用いることのできる低温
プロセスを用いた開発も盛んである。特に、駆動デバイ
スであるＴＦＴにおいては、高性能化が必須であり、こ
のために、各プロセスを用いたＴＦＴの構成材料の高品
質化をはじめとする様々なアプローチがなされている。On the other hand, development using a low-temperature process, in which a relatively inexpensive glass substrate can be used without concern that the substrate is thermally strained, is also active. In particular, high performance is indispensable for the TFT, which is a driving device, and for this reason, various approaches have been taken such as improving the quality of the constituent material of the TFT using each process.
【００１１】例えば、デバイス特性を左右する不純物領
域の活性化技術として、レーザーアニール法やＲＴＡ法
が用いられている。特に、ＲＴＡ法は、７００℃以上の
高温を用いるが、きわめて短時間で終えることができる
ので短い処理時間で活性化を行うことができる。For example, a laser annealing method or an RTA method is used as a technique for activating an impurity region which influences device characteristics. In particular, the RTA method uses a high temperature of 700 ° C. or higher, but since it can be completed in an extremely short time, activation can be performed in a short processing time.
【００１２】[0012]
【発明が解決しようとする課題】レーザーアニール法
は、ビーム走査を何度も繰り返して行う必要があるた
め、活性化プロセスに時間がかかるという問題がある。
一方、ＲＴＡ法は、短時間ではあるが、基板に対して非
常に高い温度が急激に加えられるので、急な温度変化の
ために、基板が反ったり、破損したりする危惧がある。The laser annealing method has a problem that the activation process takes a long time because it is necessary to repeat beam scanning many times.
On the other hand, in the RTA method, since a very high temperature is suddenly applied to the substrate for a short time, there is a concern that the substrate may be warped or damaged due to a sudden temperature change.
【００１３】本発明は、半導体装置の製造方法に関し、
斯かる問題点を解決するものである。The present invention relates to a method of manufacturing a semiconductor device,
This problem is solved.
【００１４】[0014]
【課題を解決するための手段】請求項１の半導体装置の
製造方法にあっては、基板上に半導体素子を形成する過
程の熱処理にＲＴＡ法を用いるものにおいて、前記ＲＴ
Ａによる熱加熱を複数回を１単位として行うとともに、
加熱温度を初回から最終回にかけて段階的に上昇させる
ものである。According to a first aspect of the present invention, there is provided a method of manufacturing a semiconductor device, wherein the RTA method is used for heat treatment in the process of forming a semiconductor element on a substrate.
While heating with A as multiple units,
The heating temperature is increased stepwise from the first time to the final time.
【００１５】また、請求項２の半導体装置の製造方法に
あっては、基板上に半導体膜を形成する工程と、この半
導体膜の上に、ゲート絶縁膜を介してゲート電極を形成
する工程と、前記半導体膜に不純物領域を形成する工程
と、この不純物領域をＲＴＡ法により熱処理して活性化
する工程とを備え、前記ＲＴＡによる熱加熱を複数回を
１単位として行うとともに、加熱温度を初回から最終回
にかけて段階的に上昇させるものである。In the method of manufacturing a semiconductor device according to a second aspect, a step of forming a semiconductor film on the substrate, and a step of forming a gate electrode on the semiconductor film via a gate insulating film. And a step of forming an impurity region in the semiconductor film and a step of heat-treating the impurity region by an RTA method to activate the impurity region, the thermal heating by the RTA is performed a plurality of times as one unit, and the heating temperature is first From the last to the last round.
【００１６】[0016]
【発明の実施の形態】本発明を具体化した一実施形態を
図１乃至図１０に従って説明する。 工程１（図１参照）：石英ガラスや無アルカリガラスな
どの基板１上に、スパッタ法を用いて、タングステンシ
リサイド（ＷＳｉx）膜２（膜厚１０００Å、但し５０
〜２０００Åの範囲で調整可能である））を形成する。
スパッタ法では、Ｗシリサイドの合金ターゲットを使用
する。Ｗシリサイド（ＷＳｉX）の化学量論的組成はＸ
＝２であるが、合金ターゲットの組成はＸ＞２に設定す
る。これはＷシリサイド膜２の組成がＸ＝２に近いと、
その後の熱処理時に非常に大きな引っ張り応力が生じ、
Ｗシリサイド膜２にクラックが発生したり、剥離したり
する恐れがあるためである。但し、Ｗシリサイドの抵抗
値はＸ＝２の場合に最も低くなるため、クラックや剥離
が生じない程度にＸの上限を設定する必要がある。BEST MODE FOR CARRYING OUT THE INVENTION An embodiment of the present invention will be described with reference to FIGS. Step 1 (see Figure 1): on a substrate 1 such as quartz glass or alkali-free glass, by sputtering, a tungsten silicide (WSi x) layer 2 (film thickness 1000 Å, except 50
Adjustable in the range of ~ 2000Å)).
In the sputtering method, an alloy target of W silicide is used. W silicide stoichiometry of (WSi X) is X
= 2, but the composition of the alloy target is set to X> 2. This is because when the composition of the W silicide film 2 is close to X = 2,
Very large tensile stress occurs during the subsequent heat treatment,
This is because the W silicide film 2 may be cracked or peeled off. However, since the resistance value of W silicide is the lowest when X = 2, it is necessary to set the upper limit of X so that cracking or peeling does not occur.
【００１７】工程２（図２参照）：前記Ｗシリサイド膜
２を、リソグラフィ技術、エッチング技術を用いて、後
述するトランジスタの能動層としての多結晶シリコンと
同じパターンに加工する。 工程３（図３参照）：前記基板１及びＷシリサイド膜２
を覆うように、ＳｉＯ 2やＳｉＮなどの絶縁性薄膜３を
ＣＶＤ法やスパッタ法などにより形成する。具体的に
は、基板１として無アルカリガラスを使用し、その表面
上に常圧又は減圧ＣＶＤ法により、形成温度３５０℃
で、膜厚３０００〜５０００ÅのＳｉＯ2膜を形成す
る。Step 2 (see FIG. 2): the W silicide film
2 by using lithography technology and etching technology
Polycrystalline silicon as the active layer of the transistors mentioned
Process to the same pattern. Step 3 (see FIG. 3): the substrate 1 and the W silicide film 2
SiO to cover the 2And insulating thin film 3 such as SiN
It is formed by a CVD method, a sputtering method, or the like. Specifically
Uses non-alkali glass as the substrate 1, and its surface
The formation temperature is 350 ° C. by the atmospheric pressure or low pressure CVD method.
And SiO of thickness 3000-5000Å2Form a film
You.
【００１８】このＳｉＯ2膜の膜厚は、後工程の熱処理
やビーム照射などで基板１中の不純物がこのＳｉＯ2膜
を通過して上層へ拡散しない程度の厚みが必要で、１０
００〜６０００Åの範囲が適切で、２０００〜６０００
Åにしたときに拡散防止効果が良好で、その中でも３０
００〜５０００Åの場合がもっとも適している。また、
絶縁性薄膜３としてＳｉＮを用いた場合の膜厚として
は、１０００〜５０００Åの範囲が適切で、２０００〜
５０００Åにしたときに拡散防止効果が良好で、その中
でも２０００〜３０００Åの場合がもっとも適してい
る。[0018] The thickness of the SiO 2 film, impurities in the substrate 1 by heat treatment or the like and the beam irradiation in the subsequent step is necessary thickness so as not to diffuse into the upper layer through the SiO 2 film, 10
The appropriate range is 00-6000Å, 2000-6000
When set to Å, the diffusion prevention effect is good, of which 30
The case of 00 to 5000Å is most suitable. Also,
When SiN is used as the insulating thin film 3, the film thickness is appropriately in the range of 1000 to 5000Å, and 2000 to
The diffusion preventing effect is good when it is set to 5000Å, and among them, the case of 2000 to 3000Å is most suitable.
【００１９】工程４（図４参照）：前記絶縁性薄膜３の
上に、非晶質シリコン膜４ａ（膜厚５００Å）を形成す
る。この非晶質シリコン膜４ａをＴＦＴの能動層として
用いた場合、この能動層が厚すぎると、多結晶シリコン
ＴＦＴのオフ電流が増大し、薄すぎるとオン電流が減少
するため、このときの非晶質シリコン膜４ａの膜厚は、
４００〜８００Åの範囲が適切で、５００〜７００Åに
したときに特性が良好で、その中でも５００〜６００Å
の場合がもっとも適している。Step 4 (see FIG. 4): An amorphous silicon film 4a (film thickness 500Å) is formed on the insulating thin film 3. When this amorphous silicon film 4a is used as an active layer of a TFT, if the active layer is too thick, the off-current of the polycrystalline silicon TFT increases, and if it is too thin, the on-current decreases. The thickness of the crystalline silicon film 4a is
The range of 400-800Å is suitable, and the characteristic is good when it is set to 500-700Å, among which 500-600Å
Is most suitable.
【００２０】前記非晶質シリコン膜４ａの形成方法には
以下のものがある。 減圧ＣＶＤを用いる方法：減圧ＣＶＤ法でシリコン膜
を形成するには、モノシラン（ＳｉＨ4）又はジシラン
（Ｓｉ2Ｈ6）の熱分解を用いる。モノシランを用いた場
合、処理温度が５５０℃以下では非晶質、６２０℃以上
では多結晶となる。そして、５５０〜６２０℃では微結
晶を含む非晶質が多くなり、温度が低くなるほど非晶質
に近づいて微結晶が少なくなる。従って、温度条件を変
えるだけで、非晶質シリコン膜４ａ中の微結晶の量を調
整することができる。There are the following methods for forming the amorphous silicon film 4a. Method using low pressure CVD: In order to form a silicon film by the low pressure CVD method, thermal decomposition of monosilane (SiH 4 ) or disilane (Si 2 H 6 ) is used. When monosilane is used, it becomes amorphous when the treatment temperature is 550 ° C. or lower, and becomes polycrystalline when the treatment temperature is 620 ° C. or higher. Then, at 550 to 620 ° C., the amount of amorphous containing fine crystals increases, and as the temperature decreases, the amount of amorphous becomes closer to amorphous and the amount of fine crystals decreases. Therefore, the amount of fine crystals in the amorphous silicon film 4a can be adjusted only by changing the temperature condition.
【００２１】プラズマＣＶＤ法を用いる方法：プラズ
マＣＶＤ法で非晶質シリコン膜を形成するには、プラズ
マ中でのモノシランまたはジシランの熱分解を用いる。
実際の工程では、前記の方法を採用し、使用ガス：モ
ノシラン、温度：３５０℃の条件で、微結晶を含まない
非晶質シリコン膜を形成している。 工程５（図５参照）：前記非晶質シリコン膜４ａの表面
に波長λ＝２４８ｎｍのＫｒＦエキシマレーザービーム
を走査してアニール処理を行い、非晶質シリコン膜４ａ
を溶融再結晶化して、多結晶シリコン薄膜４を形成す
る。Method using plasma CVD method: To form an amorphous silicon film by plasma CVD method, thermal decomposition of monosilane or disilane in plasma is used.
In the actual process, the above method is adopted, and an amorphous silicon film containing no microcrystals is formed under the conditions of gas used: monosilane and temperature: 350 ° C. Step 5 (see FIG. 5): The surface of the amorphous silicon film 4a is scanned with a KrF excimer laser beam having a wavelength λ = 248 nm to perform an annealing treatment, and thus the amorphous silicon film 4a is processed.
Is melted and recrystallized to form a polycrystalline silicon thin film 4.
【００２２】この時のレーザー条件は、アニール雰囲
気：１×１０-4Ｐａ以下、基板温度：室温〜６００℃、
照射エネルギー密度：１００〜５００ｍＪ／ｃｍ2、走
査速度：１〜１０ｍｍ／ｓｅｃ（実際には、０．１〜１
００ｍｍ／ｓｅｃの範囲の速度で走査可能）である。前
記レーザービームとしては、波長λ＝３０８ｎｍのＸｅ
Ｃｌエキシマレーザーを使用してもよい。この時のレー
ザー条件は、アニール雰囲気：１×１０-4Ｐａ以下、基
板温度：室温〜６００℃、照射エネルギー密度：１００
〜５００ｍＪ／ｃｍ2、走査速度：１〜１０ｍｍ／ｓｅ
ｃ（実際には、０．１〜１００ｍｍ／ｓｅｃの範囲の速
度で走査可能）である。The laser conditions at this time are as follows: annealing atmosphere: 1 × 10 −4 Pa or less, substrate temperature: room temperature to 600 ° C.,
Irradiation energy density: 100 to 500 mJ / cm 2 , scanning speed: 1 to 10 mm / sec (actually 0.1 to 1
It is possible to scan at a speed in the range of 00 mm / sec). As the laser beam, Xe having a wavelength λ = 308 nm is used.
A Cl excimer laser may be used. Laser conditions at this time are as follows: annealing atmosphere: 1 × 10 −4 Pa or less, substrate temperature: room temperature to 600 ° C., irradiation energy density: 100
~ 500 mJ / cm 2 , scanning speed: 1-10 mm / se
c (actually, scanning is possible at a speed in the range of 0.1 to 100 mm / sec).
【００２３】また、波長λ＝１９３ｎｍのＡｒＦエキシ
マレーザーを使用してもよい。この場合のレーザー条件
は、アニール雰囲気：１×１０-4Ｐａ以下、基板温度：
室温〜６００℃、照射エネルギー密度：１００〜５００
ｍＪ／ｃｍ2、走査速度：１〜１０ｍｍ／ｓｅｃであ
る。いずれのレーザービームを用いても、照射エネルギ
ー密度及び照射回数に比例して、多結晶シリコンの粒径
は大きくなるので、所望の大きさの粒径が得られるよう
に、エネルギー密度を調整すればよい。Further, an ArF excimer laser having a wavelength λ = 193 nm may be used. The laser conditions in this case are as follows: annealing atmosphere: 1 × 10 −4 Pa or less, substrate temperature:
Room temperature to 600 ° C, irradiation energy density: 100 to 500
mJ / cm 2 , scanning speed: 1 to 10 mm / sec. Regardless of which laser beam is used, the grain size of polycrystalline silicon increases in proportion to the irradiation energy density and the number of irradiations. Therefore, if the energy density is adjusted so that the grain size of a desired size can be obtained. Good.
【００２４】本実施例では、このエキシマレーザーアニ
ールに、高スループットレーザー照射法を用いる。即
ち、図１４において、１０１はＫｒＦエキシマレーザ
ー、１０２はこのレーザー１０１からのレーザービーム
を反射する反射鏡、１０３は反射鏡１０２からのレーザ
ービームを所定の状態に加工し、基板１に照射するレー
ザービーム制御光学系である。In this embodiment, a high throughput laser irradiation method is used for this excimer laser annealing. That is, in FIG. 14, 101 is a KrF excimer laser, 102 is a reflecting mirror that reflects the laser beam from the laser 101, and 103 is a laser that processes the laser beam from the reflecting mirror 102 into a predetermined state and irradiates the substrate 1. It is a beam control optical system.
【００２５】このような構成において、高スループット
レーザー照射法とは、レーザービーム制御光学系１０３
によってシート状（１５０ｍｍ×０．５ｍｍ）に加工さ
れたレーザービームを、複数パルスの重ね合わせにより
照射する方法で、ステージ走査とパルスレーザ照射を完
全に同期させ、きわめて高精度な重複でレーザーを照射
することによりスループットを高めるものである。In such a structure, the high throughput laser irradiation method means the laser beam control optical system 103.
A laser beam processed into a sheet shape (150 mm x 0.5 mm) is irradiated by superimposing a plurality of pulses, and stage scanning and pulse laser irradiation are perfectly synchronized, and laser irradiation is performed with extremely high precision overlap. By doing so, the throughput is increased.
【００２６】工程６（図６参照）：前記多結晶シリコン
膜４を薄膜トランジスタの能動層として用いるために、
フォトリソグラフィ技術、ＲＩＥ法によるドライエッチ
ング技術により前記多結晶シリコン膜４を所定形状に加
工する。そして、前記多結晶シリコン膜４の上に、ロー
ドロック式減圧ＣＶＤ装置を用いた減圧ＣＶＤ法によ
り、ゲート絶縁膜としてのＬＴＯ膜（Low Temperature
Oxide：シリコン酸化膜）５（膜厚１０００Å）を形成
する。Step 6 (see FIG. 6): In order to use the polycrystalline silicon film 4 as an active layer of a thin film transistor,
The polycrystalline silicon film 4 is processed into a predetermined shape by photolithography and dry etching by RIE. Then, an LTO film (Low Temperature) as a gate insulating film is formed on the polycrystalline silicon film 4 by a low pressure CVD method using a load lock type low pressure CVD apparatus.
Oxide: silicon oxide film 5 (thickness 1000 Å) is formed.
【００２７】工程７（図７参照）：前記ゲート絶縁膜５
の上に、減圧ＣＶＤ法により非晶質シリコン膜（膜厚２
０００Å）６ａを堆積する。この非晶質シリコン膜６ａ
は、その形成時に不純物（Ｎ型ならヒ素やリン、Ｐ型な
らボロン）がドープされているが、ノンドープ状態で堆
積し、その後に不純物を注入してもよい。次に、スパッ
タ法を用い、前記非晶質シリコン膜６ａの上にタングス
テンシリサイド（ＷＳｉx）膜６ｂ（膜厚１０００Å）
を形成する。Step 7 (see FIG. 7): The gate insulating film 5
And an amorphous silicon film (film thickness 2
000Å) Deposit 6a. This amorphous silicon film 6a
Is doped with impurities (arsenic or phosphorus for N-type and boron for P-type) at the time of formation, but it may be deposited in a non-doped state and then the impurities may be implanted. Next, using a sputtering method, the tungsten silicide on amorphous silicon film 6a (WSi x) layer 6b (thickness 1000 Å)
To form
【００２８】そして、常圧ＣＶＤ法により、前記Ｗシリ
サイド膜６ｂの上にシリコン酸化膜７を堆積した後、フ
ォトリソグラフィ技術、ＲＩＥ法によるドライエッチン
グ技術を用いて、前記多結晶シリコン膜６ａ、Ｗシリサ
イド膜６ｂ及びシリコン酸化膜７を所定形状に加工す
る。前記非晶質シリコン膜６ａは、前記Ｗシリサイド膜
６ｂとともにポリサイド構造のゲート電極６として使用
する。Then, after depositing the silicon oxide film 7 on the W silicide film 6b by the atmospheric pressure CVD method, the polycrystalline silicon films 6a, W are formed by the photolithography technology and the dry etching technology by the RIE method. The silicide film 6b and the silicon oxide film 7 are processed into a predetermined shape. The amorphous silicon film 6a is used as the gate electrode 6 having a polycide structure together with the W silicide film 6b.
【００２９】工程８（図８参照）：前記ゲート絶縁膜５
及びシリコン酸化膜７の上に、常圧ＣＶＤ法によりシリ
コン酸化膜を堆積し、これを異方性全面エッチバックす
ることにより、前記ゲート電極６及びシリコン酸化膜７
の側方にサイドウォール８を形成する。そして、自己整
合技術により、サイドウォール８をマスクとして、多結
晶シリコン膜４に、加速電圧：８０ＫｅＶ、ドーズ量３
×１０13ｃｍ-2の条件で、リン（Ｐ）イオンを不純物と
して注入し、低濃度の不純物領域９ａを形成する。Step 8 (see FIG. 8): The gate insulating film 5
On the silicon oxide film 7 and the silicon oxide film 7, a silicon oxide film is deposited by the atmospheric pressure CVD method, and the entire surface is anisotropically etched back to thereby form the gate electrode 6 and the silicon oxide film 7.
Side walls 8 are formed on the sides of the. Then, using the self-alignment technique, the acceleration voltage: 80 KeV and the dose amount 3 are applied to the polycrystalline silicon film 4 by using the sidewall 8 as a mask.
Phosphorus (P) ions are implanted as impurities under the condition of × 10 13 cm -2 to form the low-concentration impurity regions 9a.
【００３０】工程９（図９参照）：前記サイドウォール
８及びシリコン酸化膜７をレジスト１０で覆い、再び自
己整合技術により、レジスト１０をマスクとして多結晶
シリコン膜４に、加速電圧：８０ＫｅＶ、ドーズ量１×
１０15ｃｍ-2の条件で、リン（Ｐ）イオンを不純物とし
て注入し、高濃度の不純物領域９ｂを形成することによ
り、ＬＤＤ（Lightly Doped Drain）構造のソース／ド
レイン領域９を形成する。Step 9 (see FIG. 9): The sidewall 8 and the silicon oxide film 7 are covered with a resist 10, and the polycrystalline silicon film 4 is again masked by the self-alignment technique using the resist 10 as a mask, an acceleration voltage: 80 KeV, and a dose. Amount 1 x
Phosphorus (P) ions are implanted as impurities under the condition of 10 15 cm -2 to form high-concentration impurity regions 9b, thereby forming the source / drain regions 9 of LDD (Lightly Doped Drain) structure.
【００３１】工程１０（図１０参照）：この状態で、Ｒ
ＴＡ（Rapid Thermal Annealing）法による急速加熱を
行う。即ち、図１５において、１０５はシート状のアニ
ール光を発する光源であり、キセノン（Ｘｅ）アークラ
ンプ１０６とそれを包む反射鏡１０７を１組として、こ
れを上下に相対向させることにより構成している。１０
８、１０８は基板１を搬送するためのローラー、１０９
は予熱用のプリヒーター、１１０は加熱後の基板が急激
に冷却されてひび割れしないようにするための補助ヒー
ターである。Step 10 (see FIG. 10): In this state, R
Rapid heating is performed by the TA (Rapid Thermal Annealing) method. That is, in FIG. 15, reference numeral 105 denotes a sheet-like light source that emits annealing light, which is constituted by a set of a xenon (Xe) arc lamp 106 and a reflecting mirror 107 that encloses the arc lamp 106 and which are vertically opposed to each other. There is. 10
Reference numerals 8 and 108 denote rollers for conveying the substrate 1, and 109.
Is a preheater for preheating, and 110 is an auxiliary heater for preventing the heated substrate from being rapidly cooled and cracked.
【００３２】このような構成において、基板１をプリヒ
ーター１０６で予熱した後、シート状のアニール光源１
０５を通して、熱処理する。本実施形態でのＲＴＡは、
窒素（Ｎ2）雰囲気中で、加熱を６回に分けて行い、各
回ごとの処理温度が段階的に上昇するように設定してい
る。即ち、初回（１回目）：４００℃（パイロメータ、
以下同じ）→２回目：５００℃→３回目：５５０℃→４
回目：６００℃→５回目：６５０℃→最終回（６回
目）：７００℃とし、徐々に温度を上げることにより、
基板１が反ったり破損したりすることのないようにして
いる。各回の処理時間は１〜３秒である。In such a structure, after the substrate 1 is preheated by the preheater 106, the sheet-shaped annealing light source 1
Heat treatment through 05. The RTA in this embodiment is
In a nitrogen (N 2 ) atmosphere, heating is performed in 6 times, and the processing temperature for each time is set to increase stepwise. That is, the first time (first time): 400 ° C. (pyrometer,
The same applies hereinafter) → 2nd time: 500 ° C → 3rd time: 550 ° C → 4
The fifth time: 600 ° C → the fifth time: 650 ° C → the final time (sixth time): 700 ° C. By gradually increasing the temperature,
The substrate 1 is prevented from being warped or damaged. The processing time for each time is 1 to 3 seconds.
【００３３】温度の調整は、初回は前記Ｘｅアークラン
プ１０６を点灯せず、プリヒータ１０９の熱を用い、２
回目以降は、Ｘｅアークランプ１０６のパワーを１ＫＷ
〜７ＫＷの範囲で変えることにより行っている。尚、最
終回の温度は７００℃としたが、７００〜９５０℃であ
ればよい。前記Ｘｅアークランプの光熱は、多結晶部よ
りも非晶質部やシリサイド部に強く吸収されるため、必
要な部分のみを重点的に加熱することが可能になり、
（ゲート）配線の低抵抗化や不純物の活性化に適してい
る。また、後述するようにＷシリサイド膜２を用いた加
熱も有効に行うことができる。The temperature is adjusted by using the heat of the preheater 109 without turning on the Xe arc lamp 106 for the first time.
After the first time, the power of the Xe arc lamp 106 is set to 1 kW
This is done by changing the range of ~ 7KW. The final temperature was 700 ° C, but it may be 700 to 950 ° C. The light heat of the Xe arc lamp is more strongly absorbed in the amorphous portion and the silicide portion than in the polycrystalline portion, so that it becomes possible to heat only the necessary portion.
Suitable for reducing the resistance of (gate) wiring and activating impurities. Further, as will be described later, heating using the W silicide film 2 can be effectively performed.
【００３４】そして、この急速加熱により、前記ソース
／ドレイン領域９の不純物が活性化するとともに前記非
晶質シリコン膜６ａが多結晶化され、更には、この多結
晶シリコン膜６ａとＷシリサイド膜６ｂとによるポリサ
イド構造のゲート電極６のシート抵抗が、約２０〜２２
Ω／□にまで下がる。また、活性化処理を行ったソース
／ドレイン領域６のシート抵抗も、ｎ型で１〜１．５ｋ
Ω／□、ｐ型で１〜１．２ｋΩ／□と、高温プロセスで
用いられる拡散炉による高温熱処理と同等のものとな
る。By this rapid heating, the impurities in the source / drain regions 9 are activated and the amorphous silicon film 6a is polycrystallized, and further the polycrystal silicon film 6a and the W silicide film 6b are formed. The sheet resistance of the gate electrode 6 having a polycide structure is about 20 to 22
It drops to Ω / □. Further, the sheet resistance of the source / drain region 6 which has been subjected to the activation treatment is also 1 to 1.5 k
Ω / □, p-type is 1 to 1.2 kΩ / □, which is equivalent to the high temperature heat treatment by the diffusion furnace used in the high temperature process.
【００３５】特に、本実施例では、多結晶シリコン膜４
に対応して、その下方にＷシリサイド膜２を形成してい
る。このＷシリサイド膜２は、ＲＴＡの熱を吸収する作
用があり、熱を吸収したＷシリサイド膜２からの放射熱
によっても前記多結晶シリコン膜４の不純物の活性化が
行われる。即ち、多結晶シリコン膜４を、Ｘｅアークラ
ンプによる熱とＷシリサイド膜２からの放射熱とによ
り、直接及び間接的に加熱することにより、多結晶シリ
コン膜４全体を均一に加熱し、活性化がバラツクことな
く良好に行われるようにする。Particularly, in this embodiment, the polycrystalline silicon film 4 is used.
Corresponding to, the W silicide film 2 is formed thereunder. This W silicide film 2 has a function of absorbing the heat of the RTA, and the radiation heat from the W silicide film 2 which has absorbed the heat also activates the impurities in the polycrystalline silicon film 4. That is, the polycrystalline silicon film 4 is directly and indirectly heated by the heat generated by the Xe arc lamp and the radiant heat from the W silicide film 2 to uniformly heat and activate the entire polycrystalline silicon film 4. Work well without any variation.
【００３６】Ｗシリサイド膜２の大きさは、基本的に、
多結晶シリコン膜４と同じか又はそれ以上であればよい
が、面内でのパターンの大きさに対応した面積となるよ
うに調整すれば、なお好ましい。即ち、集積化半導体デ
バイスでは、パターンの疎密が基板上に発生するため、
各トランジスタに均等にＷシリサイド膜２を設けたので
は、場所によって単位面積当りの熱吸収率が異なり、均
一な熱処理が行えず、また、Ｗシリサイド膜２が集中す
る場所での温度が非常に高くなって基板１が変形する場
合がある。The size of the W silicide film 2 is basically
It may be the same as or larger than that of the polycrystalline silicon film 4, but it is more preferable to adjust the area so as to correspond to the size of the pattern in the plane. That is, in the integrated semiconductor device, since the density of the pattern occurs on the substrate,
If the W silicide film 2 is evenly provided in each transistor, the heat absorption rate per unit area varies depending on the location, uniform heat treatment cannot be performed, and the temperature at the location where the W silicide film 2 concentrates is extremely high. There is a case where the substrate 1 becomes higher and is deformed.
【００３７】そこで、下層に配置した熱吸収膜の単位面
積当りの密度を、その上層に形成されるパターンに係わ
らずほぼ一定となるようにすれば、ＲＴＡで活性化する
ときの温度分布の偏りを解消することができる。具体的
にドライバー一体型のＬＣＤパネルでは、ドライバ部に
比べて画素部のトランジスタの密度が高いので、ドライ
バ部のトランジスタに対応するＷシリサイド膜２の大き
さを、画素部のそれに比べて大きくしてやることで、基
板１全体の温度分布がほぼ均一になる。Therefore, if the density per unit area of the heat absorbing film arranged in the lower layer is made to be substantially constant regardless of the pattern formed in the upper layer, the temperature distribution becomes uneven when activated by RTA. Can be resolved. Specifically, in a driver-integrated LCD panel, the density of transistors in the pixel portion is higher than that in the driver portion, so the size of the W silicide film 2 corresponding to the transistors in the driver portion is made larger than that in the pixel portion. As a result, the temperature distribution of the entire substrate 1 becomes substantially uniform.
【００３８】ＬＣＤパネルにあっては、回路の面積の約
１０％がＷシリサイド膜２となるように調整することが
好ましい。この工程により、多結晶シリコンＴＦＴ（Ｔ
ＦＴ：Thin Film Transistor）（Ａ）が形成される。次
に、上記のように製造された多結晶シリコンＴＦＴ
（Ａ）を画素駆動素子として用いた透過型構成をとるＬ
ＣＤの画素部の構成を図１１に基づいて説明する。In the LCD panel, it is preferable to adjust so that about 10% of the circuit area is the W silicide film 2. Through this step, the polycrystalline silicon TFT (T
FT: Thin Film Transistor (A) is formed. Next, the polycrystalline silicon TFT manufactured as described above
L having a transmissive configuration using (A) as a pixel driving element
The structure of the pixel portion of the CD will be described with reference to FIG.
【００３９】工程：層間絶縁膜１１の形成に先立ち、
スパッタ法により、前記基板１の画素部領域上にＩＴＯ
（Indium Tin Oxide）からなる補助容量の蓄積電極１２
を形成する。 工程：デバイスの全面に絶縁膜１３を形成する。絶縁
膜１３の材質としては、シリコン酸化膜、シリケートガ
ラス、シリコン窒化膜などが用いられ、その形成にはＣ
ＶＤ法又はＰＶＤ法が用いられる。Step: Prior to formation of the interlayer insulating film 11,
ITO is formed on the pixel region of the substrate 1 by the sputtering method.
(Indium Tin Oxide) storage electrode 12 for auxiliary capacitance
To form Process: The insulating film 13 is formed on the entire surface of the device. As a material of the insulating film 13, a silicon oxide film, a silicate glass, a silicon nitride film, or the like is used, and C
The VD method or PVD method is used.
【００４０】次に、絶縁膜１３にソース／ドレイン電極
１４とコンタクトするためのコンタクトホールを形成
し、スパッタ法により、そのコンタクトホールを含むデ
バイスの全面にＩＴＯ膜を形成し、そのＩＴＯ膜をパタ
ーニングして表示電極１５を形成する。 工程：多結晶シリコンＴＦＴ（Ａ）が形成された透明
絶縁基板１と、表面に共通電極１６が形成された透明絶
縁基板１７とを相対向させ、各基板１、１７の間に液晶
を封入して液晶層１８を形成する。その結果、ＬＣＤの
画素部が完成する。Next, a contact hole for contacting the source / drain electrode 14 is formed in the insulating film 13, an ITO film is formed on the entire surface of the device including the contact hole by a sputtering method, and the ITO film is patterned. Then, the display electrode 15 is formed. Process: The transparent insulating substrate 1 on which the polycrystalline silicon TFT (A) is formed and the transparent insulating substrate 17 on which the common electrode 16 is formed are opposed to each other, and liquid crystal is sealed between the substrates 1 and 17. Thus, the liquid crystal layer 18 is formed. As a result, the pixel portion of the LCD is completed.
【００４１】次に、図１２に本実施例におけるアクティ
ブマトリクス方式ＬＣＤのブロック構成図を示す。画素
部１９には各走査線（ゲート配線）G1 ・・・Gn,Gn+1 ・・・G
mと各データ線（ドレイン配線）D1 ・・・Dn,Dn+1 ・・・Dmと
が配置されている。各ゲート配線と各ドレイン配線とは
それぞれ直交し、その直交部分に画素２０が設けられて
いる。そして、各ゲート配線は、ゲートドライバ２１に
接続され、ゲート信号（走査信号）が印加されるように
なっている。また、各ドレイン配線は、ドレインドライ
バ（データドライバ）２２に接続され、データ信号（ビ
デオ信号）が印加されるようになっている。これらのド
ライバ２１、２２によって周辺駆動回路２３が構成され
ている。Next, FIG. 12 shows a block diagram of an active matrix type LCD in this embodiment. Each scanning line (gate wiring) G1 ... Gn, Gn + 1 ... G in the pixel section 19
m and each data line (drain wiring) D1 ... Dn, Dn + 1 ... Dm are arranged. The gate wirings and the drain wirings are orthogonal to each other, and the pixels 20 are provided in the orthogonal portions. Then, each gate wiring is connected to the gate driver 21, and a gate signal (scanning signal) is applied. In addition, each drain wiring is connected to a drain driver (data driver) 22 so that a data signal (video signal) is applied. A peripheral drive circuit 23 is configured by these drivers 21 and 22.
【００４２】そして、各ドライバ２１、２２のうち少な
くともいずれか一方を画素部１９と同一基板上に形成し
たＬＣＤは、一般にドライバ一体型（ドライバ内蔵型）
ＬＣＤと呼ばれている。尚、ゲートドライバ２１が、画
素部１９の両端に設けられている場合もある。また、ド
レインドライバ２２が、画素部１９の両側に設けられて
いる場合もある。An LCD in which at least one of the drivers 21 and 22 is formed on the same substrate as the pixel portion 19 is generally a driver integrated type (driver built-in type).
It is called LCD. The gate driver 21 may be provided at both ends of the pixel unit 19. Further, the drain driver 22 may be provided on both sides of the pixel unit 19.
【００４３】この周辺駆動回路２３のスイッチング用素
子にも前記多結晶シリコンＴＦＴ（Ａ）と同等の製造方
法で作成した多結晶シリコンＴＦＴを用いており、多結
晶シリコンＴＦＴ（Ａ）の作製に並行して、同一基板上
に形成される。尚、この周辺駆動回路２３用の多結晶シ
リコンＴＦＴは、ＬＤＤ構造ではなく、通常のシングル
ドレイン構造を採用している（もちろん、ＬＤＤ構造で
あってもよい）。A polycrystalline silicon TFT manufactured by the same manufacturing method as that of the polycrystalline silicon TFT (A) is also used as a switching element of the peripheral drive circuit 23, and the polycrystalline silicon TFT (A) is manufactured in parallel. Then, they are formed on the same substrate. The polycrystalline silicon TFT for the peripheral drive circuit 23 adopts a normal single drain structure (not to mention the LDD structure) instead of the LDD structure.
【００４４】また、この周辺駆動回路２３の多結晶シリ
コンＴＦＴは、ＣＭＯＳ構造に形成することにより、各
ドライバ２１、２２としての寸法の縮小化を実現してい
る。図１３にゲート配線Ｇnとドレイン配線Ｄnとの直交
部分に設けられている画素２０の等価回路を示す。画素
２０は、画素駆動素子としてのＴＦＴ（前記薄膜トラン
ジスタＡと同様）、液晶セルＬＣ、補助要領ＣSから構
成される。ゲート配線ＧnにはＴＦＴのゲートが接続さ
れ、ドレイン配線ＤnにはＴＦＴのドレインが接続され
ている。そして、ＴＦＴのソースには、液晶セルＬＣの
表示電極（画素電極）と補助容量（蓄積容量又は付加容
量）ＣSとが接続されている。By forming the polycrystalline silicon TFT of the peripheral drive circuit 23 in a CMOS structure, the size of each driver 21, 22 is reduced. FIG. 13 shows an equivalent circuit of the pixel 20 provided in a portion orthogonal to the gate line Gn and the drain line Dn. The pixel 20 includes a TFT (similar to the thin film transistor A) as a pixel driving element, a liquid crystal cell LC, and an auxiliary procedure CS. The gate of the TFT is connected to the gate wiring Gn, and the drain of the TFT is connected to the drain wiring Dn. The display electrode (pixel electrode) of the liquid crystal cell LC and the auxiliary capacitance (storage capacitance or additional capacitance) CS are connected to the source of the TFT.
【００４５】この液晶セルＬＣと補助容量ＣSとによ
り、信号蓄積素子が構成される。液晶セルＬＣの共通電
極（表示電極の反対側の電極）には電圧Ｖcomが印加さ
れている。一方、補助容量ＣSにおいて、ＴＦＴのソー
スと接続される側の反対側の電極には定電圧ＶRが印加
されている。この液晶セルＬＣの共通電極は、文字通り
全ての画素２０に対して共通した電極となっている。そ
して、液晶セルＬＣの表示電極と共通電極との間には静
電容量が形成されている。尚、補助容量ＣSにおいて、
ＴＦＴのソースと接続される側の反対側の電極は、隣の
ゲート配線Ｇn+1と接続されている場合もある。The liquid crystal cell LC and the auxiliary capacitance CS form a signal storage element. The voltage Vcom is applied to the common electrode (electrode opposite to the display electrode) of the liquid crystal cell LC. On the other hand, in the auxiliary capacitor CS, a constant voltage VR is applied to the electrode on the side opposite to the side connected to the source of the TFT. The common electrode of the liquid crystal cell LC is literally a common electrode for all the pixels 20. Further, a capacitance is formed between the display electrode and the common electrode of the liquid crystal cell LC. In addition, in the auxiliary capacitance CS,
The electrode on the side opposite to the side connected to the source of the TFT may be connected to the adjacent gate wiring Gn + 1.
【００４６】このように構成された画素２０において、
ゲート配線Ｇnを正電圧にしてＴＦＴのゲートに正電圧
を印加すると、ＴＦＴがオンとなる。すると、ドレイン
配線Ｄnに印加されたデータ信号で、液晶セルＬＣの静
電容量と補助容量ＣSとが充電される。反対に、ゲート
配線Ｇnを負電圧にしてＴＦＴのゲートに負電圧を印加
すると、ＴＦＴがオフとなり、その時点でドレイン配線
Ｄnに印加されていた電圧が、液晶セルＬＣの静電容量
と補助容量ＣSとによって保持される。このように、画
素２０へ書き込みたいデータ信号をドレイン配線に与え
てゲート配線の電圧を制御することにより、画素２０に
任意のデータ信号を保持させておくことができる。その
画素２０の保持しているデータ信号に応じて液晶セルＬ
Ｃの透過率が変化し、画像が表示される。In the pixel 20 thus constructed,
When the gate wiring Gn is set to a positive voltage and a positive voltage is applied to the gate of the TFT, the TFT turns on. Then, the capacitance of the liquid crystal cell LC and the auxiliary capacitance CS are charged by the data signal applied to the drain wiring Dn. On the contrary, when the gate wiring Gn is set to a negative voltage and a negative voltage is applied to the gate of the TFT, the TFT is turned off, and the voltage applied to the drain wiring Dn at that time is the electrostatic capacity and the auxiliary capacity of the liquid crystal cell LC. Held by CS. As described above, by supplying a data signal to be written to the pixel 20 to the drain wiring and controlling the voltage of the gate wiring, the pixel 20 can hold an arbitrary data signal. The liquid crystal cell L depending on the data signal held by the pixel 20.
The transmittance of C changes and an image is displayed.
【００４７】ここで、画素２０の特性として重要なもの
に、書き込み特性と保持特性とがある。書き込み特性に
対して要求されるのは、画素部１９の仕様から定められ
た単位時間内に、信号蓄積素子（液晶セルＬＣ及び補助
容量ＣS）に対して所望のビデオ信号電圧を十分に書き
込むことができるかどうかという点である。また、保持
特性に対して要求されるのは、信号蓄積素子に一旦書き
込んだビデオ信号電圧を必要な時間だけ保持することが
できるかどうかという点である。Here, important characteristics of the pixel 20 are a writing characteristic and a holding characteristic. The write characteristic is required to sufficiently write a desired video signal voltage to the signal storage element (the liquid crystal cell LC and the auxiliary capacitance CS) within a unit time determined from the specifications of the pixel section 19. The point is whether you can do it. What is required for the holding characteristic is whether or not the video signal voltage once written in the signal storage element can be held for a required time.
【００４８】補助容量ＣSが設けられているのは、信号
蓄積素子の静電容量を増大させて書き込み特性及び保持
特性を向上させるためである。すなわち、液晶セルＬＣ
は、その構造上、静電容量の増大には限界がある。そこ
で、補助容量ＣSによって液晶セルＬＣの静電容量の不
足分を補うわけである。以上、本実施形態により製造し
た多結晶シリコンＴＦＴにあっては、いわゆる低温プロ
セスで行うことができ、しかも、良質の多結晶シリコン
膜を能動層として使用している。The auxiliary capacitance CS is provided in order to increase the electrostatic capacitance of the signal storage element to improve the writing characteristic and the holding characteristic. That is, the liquid crystal cell LC
However, there is a limit to the increase in capacitance due to its structure. Therefore, the auxiliary capacitance CS compensates for the shortage of the electrostatic capacitance of the liquid crystal cell LC. As described above, the polycrystalline silicon TFT manufactured according to the present embodiment can be performed by a so-called low temperature process, and a high quality polycrystalline silicon film is used as an active layer.
【００４９】本発明者の実験によれば、ｎチャネルのＭ
ＯＳ型多結晶シリコンＴＦＴでの移動度μｎが２００ｃ
ｍ2／Ｖ・Ｓ以上、ｐチャネルのＭＯＳ型多結晶シリコ
ンＴＦＴでの移動度μｐが１５０ｃｍ2／Ｖ・Ｓ以上
と、高い性能のトランジスタを実現できることが分かっ
た。このような高性能ＴＦＴにあっては、例えば、μｎ
＝５０ｃｍ2／Ｖ・Ｓ、μｐ＝２０ｃｍ2／Ｖ・Ｓが要求
されるＮＴＳＣテレビ信号表示用ＬＣＤパネルにも十分
に適用可能であり、μｎ＝５０ｃｍ2／Ｖ・Ｓ、μｐ＝
２０ｃｍ2／Ｖ・Ｓ、しきい値電圧：２Ｖ（ｎチャネ
ル）、−５Ｖ（ｐチャネル）、Ｓ値（Sub-threshold sw
ing）：０．２Ｖ／ｄｅｃａｄｅ、オン・オフ比：１×
１０7の特性を得ることができる。According to the experiments conducted by the present inventor, M of an n channel is
Mobility μn of OS type polycrystalline silicon TFT is 200c
It was found that it is possible to realize a high-performance transistor with m 2 / V · S or more and a mobility μp in a p-channel MOS-type polycrystalline silicon TFT of 150 cm 2 / V · S or more. In such a high performance TFT, for example,
= 50 cm 2 / V · S, μp = 20 cm 2 / V · S, which is sufficiently applicable to an NTSC television signal display LCD panel, and μn = 50 cm 2 / V · S, μp =
20 cm 2 / V · S, threshold voltage: 2 V (n channel), −5 V (p channel), S value (Sub-threshold sw)
ing): 0.2 V / decade, on / off ratio: 1 ×
10 7 characteristics can be obtained.
【００５０】また、移動度が高いぶん、ＴＦＴの駆動能
力が向上するので、ＴＦＴのサイズを小さくすることが
でき、従来能動層として非晶質シリコンを用いたトラン
ジスタのサイズ（Ｗ／Ｌ＝３４／１０μｍ）に比べて、
１／８以下のサイズ（Ｗ／Ｌ＝８／５μｍ）に縮小する
ことができる。更には、高品質の能動層であるので、ト
ランジスタＯＦＦ時のリーク電流も少なく、そのぶん補
助容量の面積も１／３以下に縮小することができる。Further, since the mobility is high, the driving capability of the TFT is improved, so that the size of the TFT can be reduced, and the size of the transistor using amorphous silicon as the active layer in the related art (W / L = 34). / 10 μm),
The size can be reduced to ⅛ or less (W / L = 8/5 μm). Furthermore, since it is a high-quality active layer, the leak current when the transistor is off is small, and the area of the auxiliary capacitance can be reduced to 1/3 or less.
【００５１】具体的には、サイズ２．４型で、画素ピッ
チ：５０．０（Ｈ）μｍ×１５００（Ｖ）μｍ、画素
数：２３万ドット（３２０×３（ＲＧＢ）×２４０）
と、従来型のパネルに比べて３倍以上の高密度画素を有
しながらも、５５％という高開口率（従来比：１．５
倍）のものを得ることができ、高輝度化を実現できる。
以上の実施形態は以下のように変更してもよく、その場
合でも同様の作用、効果を得ることができる。Specifically, the size is 2.4 type, the pixel pitch is 50.0 (H) μm × 1500 (V) μm, and the number of pixels is 230,000 dots (320 × 3 (RGB) × 240).
And while it has more than 3 times higher density pixels than the conventional panel, it has a high aperture ratio of 55% (compared to the conventional one: 1.5
It is possible to obtain a high brightness and a high brightness.
The above embodiment may be modified as follows, and in that case, the same operation and effect can be obtained.
【００５２】１）Ｗシリサイド膜２に代えて、非結晶質
シリコン膜や多結晶シリコン膜などの半導体膜を用い
る。これらのシリコン膜には不純物がドープされていて
もよい。このように、導電性膜又は半導体膜を用いるこ
とにより、この熱吸収膜に電圧を印加することで、ＴＦ
Ｔを、ＬＳＩに用いられるＭＯＳトランジスタのように
４端子デバイスとして動作させて、しきい値電圧をコン
トロールできると共に、ガラス基板を用いた場合には、
基板内のイオンを静電的にシールドするため、ガラス基
板内のイオンによるトランジスタの特性劣化及び可動イ
オンが形成する電位によるＴＦＴへの悪影響を防止する
ことができる。1) Instead of the W silicide film 2, a semiconductor film such as an amorphous silicon film or a polycrystalline silicon film is used. These silicon films may be doped with impurities. By using a conductive film or a semiconductor film in this way, a voltage is applied to this heat absorption film, so that TF
The threshold voltage can be controlled by operating T as a 4-terminal device like a MOS transistor used in LSI, and when a glass substrate is used,
Since the ions in the substrate are electrostatically shielded, it is possible to prevent the deterioration of the characteristics of the transistor due to the ions in the glass substrate and the adverse effect on the TFT due to the potential formed by the movable ions.
【００５３】２）Ｗシリサイド膜２に代えて、ＭｏＳｉ
2、ＴｉＳｉ2、ＴａＳｉ2、ＣｏＳｉ2などの高融点金属
シリサイド、その他、Ｗ、Ｍｏ、Ｃｏ、Ｃｒ、Ｔｉ、Ｔ
ａなどの高融点金属を用いてもよい。更には、使用温度
が低い場合には（約４５０℃以下）、ＡｌやＡｕなどの
いわゆる低融点金属を用いてもよい。Ｗシリサイド膜も
含めて、これらの金属膜は、光を通さない性質を有して
いるので、以下の通りの効果を有する。2) Instead of the W silicide film 2, MoSi
Refractory metal silicides such as 2 , TiSi 2 , TaSi 2 , CoSi 2 and others, W, Mo, Co, Cr, Ti, T
A refractory metal such as a may be used. Further, when the operating temperature is low (about 450 ° C. or lower), a so-called low melting point metal such as Al or Au may be used. Since these metal films including the W silicide film have the property of not transmitting light, they have the following effects.
【００５４】ａ）光の散乱を防止すると共に液晶セルに
斜めから入ろうとする不要な光を遮るので、ＬＣＤデバ
イスとしてコントラストが高くなる。 ｂ）ＴＦＴに入ろうとする光を遮るので、光によるリー
ク電流を減少させてＴＦＴとしての特性を向上させると
共に光によるＴＦＴ自身の劣化を防止する。A) Since the light is prevented from being scattered and unnecessary light which obliquely enters the liquid crystal cell is blocked, the contrast of the LCD device becomes high. b) Since the light that enters the TFT is blocked, the leak current due to the light is reduced to improve the characteristics of the TFT and prevent the deterioration of the TFT itself due to the light.
【００５５】３）工程４において、非晶質シリコン膜を
減圧ＣＶＤ法により、例えば、モノシランガスを用い、
温度５８０℃で堆積させる。これにより、非晶質シリコ
ン膜４ａは微結晶を含んだ膜となる。微結晶を含んだ非
晶質シリコン膜を固相成長法により多結晶化することに
より、結晶粒径が小さくなるぶん移動度は若干低下する
が、結晶成長を短時間で終えることができる。3) In step 4, the amorphous silicon film is formed by a low pressure CVD method using, for example, monosilane gas,
Deposit at a temperature of 580 ° C. As a result, the amorphous silicon film 4a becomes a film containing microcrystals. By polycrystallizing the amorphous silicon film containing microcrystals by the solid phase growth method, the crystal grain size decreases and the mobility slightly decreases, but the crystal growth can be completed in a short time.
【００５６】４）工程４において、非晶質シリコン膜４
ａを減圧ＣＶＤ法、プラズマＣＶＤ法によらず、常圧Ｃ
ＶＤ法、光励起ＣＶＤ法、蒸着法、ＥＢ(Electron Bea
m)蒸着法、ＭＢＥ(Molecular Beam Epitaxy)法、スパッ
タ法からなるグループの内のいずれか一つの方法によっ
て形成する。 ５）多結晶シリコン膜４のチャネル領域に相当する部分
に不純物をドーピングして多結晶シリコンＴＦＴのしき
い値電圧（Ｖth）を制御する。固相成長法で形成した多
結晶シリコンＴＦＴにおいては、Ｎチャネルトランジス
タではディプレッション方向にしきい値電圧がシフト
し、Ｐチャネルトランジスタではエンハンスメント方向
にしきい値電圧がシフトする傾向にある。また、水素化
処理を行った場合には、その傾向がより顕著となる。こ
のしきい値電圧のシフトを抑えるには、チャネル領域に
不純物をドーピングすればよい。4) In step 4, the amorphous silicon film 4
a is atmospheric pressure C regardless of the low pressure CVD method or the plasma CVD method.
VD method, photo-excited CVD method, vapor deposition method, EB (Electron Bea
m) It is formed by any one of a group consisting of a vapor deposition method, an MBE (Molecular Beam Epitaxy) method, and a sputtering method. 5) The threshold voltage (Vth) of the polycrystalline silicon TFT is controlled by doping the portion of the polycrystalline silicon film 4 corresponding to the channel region with impurities. In the polycrystalline silicon TFT formed by the solid phase growth method, the threshold voltage tends to shift in the depletion direction in the N-channel transistor and the threshold voltage tends to shift in the enhancement direction in the P-channel transistor. Further, when the hydrogenation treatment is performed, the tendency becomes more remarkable. To suppress the shift of the threshold voltage, the channel region may be doped with impurities.
【００５７】６）前記工程５に代えて以下の工程を行
う。 工程５ａ：電気炉により、窒素（Ｎ2）雰囲気中、温度
６００℃程度で約２０時間の熱処理を行うことにより、
前記非晶質シリコン膜４ａを固相成長させて多結晶シリ
コン膜４を形成する。 ７）工程５ａで形成したこの多結晶シリコン膜４は、膜
を構成する結晶に転位等の欠陥が多く存在するととも
に、結晶間に非晶質部分が残っている可能性があり、リ
ーク電流が多くなる危惧がある。6) The following steps are carried out in place of the above step 5. Step 5a: By performing a heat treatment at a temperature of about 600 ° C. for about 20 hours in a nitrogen (N 2 ) atmosphere with an electric furnace,
The polycrystalline silicon film 4 is formed by solid phase growing the amorphous silicon film 4a. 7) The polycrystalline silicon film 4 formed in the step 5a has many defects such as dislocations in the crystals forming the film, and there is a possibility that an amorphous portion remains between the crystals, so that the leakage current is There are many fears.
【００５８】そこで、工程５ａの後、基板１をＲＴＡ法
又はレーザーアニール法により急速加熱し、多結晶シリ
コン膜２の膜質を改善する。 ８）工程１や工程７において、スパッタ法以外のＰＶＤ
方法（真空蒸着法、イオンプレーティング法、イオンビ
ームデポジション法、クラスターイオンビーム法など）
を用いて、Ｗシリサイド膜２、６ｂを形成する。この場
合にも、前記したスパッタ法の場合と同様な理由によ
り、Ｗシリサイド（ＷＳｉX）の組成をＸ＞２に設定す
る。Therefore, after the step 5a, the substrate 1 is rapidly heated by the RTA method or the laser annealing method to improve the film quality of the polycrystalline silicon film 2. 8) PVD other than the sputtering method in step 1 and step 7
Method (vacuum evaporation method, ion plating method, ion beam deposition method, cluster ion beam method, etc.)
Is used to form the W silicide films 2 and 6b. Also in this case, for the same reason as in the case of the above-described sputtering, setting the composition of the W silicide (WSi X) to X> 2.
【００５９】９）工程１や工程７において、ＣＶＤ法を
用いてＷシリサイド膜２、６ｂを形成する。そのソース
ガスとしては、六フッ化タングステン（ＷＦ6）とシラ
ン（ＳｉＨ4）を用いればよい。成膜温度は、３５０〜
４５０℃前後とする。この場合にも、前記したスパッタ
法の場合と同様な理由により、Ｗシリサイド（ＷＳ
ｉ X）の組成をＸ＞２に設定する。ＣＶＤ法はＰＶＤ法
に比べ、段差被覆性が優れているため、Ｗシリサイド膜
の膜厚をより均一にすることができる。9) In steps 1 and 7, the CVD method is used.
Then, the W silicide films 2 and 6b are formed. Its source
As the gas, tungsten hexafluoride (WF6) And Shira
(SiHFour) May be used. The film forming temperature is 350 to
The temperature is around 450 ° C. In this case also,
For the same reason as in the case of the method, W silicide (WS
i X) Is set to X> 2. CVD method is PVD method
The step coverage is better than that of the W silicide film.
The film thickness of can be made more uniform.
【００６０】１０）プレーナ型だけでなく、逆プレーナ
型、スタガ型、逆スタガ型などあらゆる構造の多結晶シ
リコンＴＦＴに適用する。 １１）多結晶シリコンＴＦＴだけでなく、絶縁ゲート型
半導体素子全般に適用する。また、太陽電池や光センサ
などの光電変換素子、バイポーラトランジスタ、静電誘
導型トランジスタ(ＳＩＴ：Static Induction Transist
or)などの多結晶シリコン膜を用いるあらゆる半導体装
置に適用する。10) Not only the planar type but also the polycrystalline silicon TFT of any structure such as an inverted planar type, a staggered type and an inverted staggered type. 11) Not only for polycrystalline silicon TFTs, but also for insulated gate semiconductor devices in general. In addition, photoelectric conversion elements such as solar cells and optical sensors, bipolar transistors, static induction transistors (SIT: Static Induction Transistor).
It is applied to all semiconductor devices using a polycrystalline silicon film such as or).
【００６１】[0061]
【発明の効果】本発明にあっては、熱処理にＲＴＡ法を
用いた場合における基板の反りや破損を防止することが
できる。According to the present invention, it is possible to prevent the warp and damage of the substrate when the RTA method is used for the heat treatment.
【図１】本発明を具体化した一実施例の製造工程を説明
するための断面図である。FIG. 1 is a cross-sectional view for explaining a manufacturing process according to an embodiment of the present invention.
【図２】本発明を具体化した一実施例の製造工程を説明
するための断面図である。FIG. 2 is a cross-sectional view for explaining a manufacturing process according to an embodiment of the present invention.
【図３】本発明を具体化した一実施例の製造工程を説明
するための断面図である。FIG. 3 is a cross-sectional view for explaining a manufacturing process according to an embodiment of the present invention.
【図４】本発明を具体化した一実施例の製造工程を説明
するための断面図である。FIG. 4 is a cross-sectional view for explaining a manufacturing process according to an embodiment of the present invention.
【図５】本発明を具体化した一実施例の製造工程を説明
するための断面図である。FIG. 5 is a cross-sectional view for explaining a manufacturing process of an embodiment embodying the present invention.
【図６】本発明を具体化した一実施例の製造工程を説明
するための断面図である。FIG. 6 is a cross-sectional view for explaining a manufacturing process according to an embodiment of the present invention.
【図７】本発明を具体化した一実施例の製造工程を説明
するための断面図である。FIG. 7 is a cross-sectional view for explaining a manufacturing process of an embodiment embodying the present invention.
【図８】本発明を具体化した一実施例の製造工程を説明
するための断面図である。FIG. 8 is a cross-sectional view for explaining a manufacturing process according to an embodiment of the present invention.
【図９】本発明を具体化した一実施例の製造工程を説明
するための断面図である。FIG. 9 is a cross-sectional view for explaining a manufacturing process of an embodiment embodying the present invention.
【図１０】本発明を具体化した一実施例の製造工程を説
明するための断面図である。FIG. 10 is a cross-sectional view for explaining a manufacturing process according to an embodiment of the present invention.
【図１１】ＬＣＤの画素部の製造方法を説明するための
概略断面図である。FIG. 11 is a schematic cross-sectional view for explaining the method of manufacturing the pixel portion of the LCD.
【図１２】アクティブマトリクス方式ＬＣＤのブロック
構成図である。FIG. 12 is a block diagram of an active matrix LCD.
【図１３】画素の等価回路図である。FIG. 13 is an equivalent circuit diagram of a pixel.
【図１４】エキシマレーザーアニール装置の構成図であ
る。FIG. 14 is a configuration diagram of an excimer laser annealing device.
【図１５】ＲＴＡ装置の構成図である。FIG. 15 is a configuration diagram of an RTA device.
【図１６】従来例の製造工程を説明するための断面図で
ある。FIG. 16 is a cross-sectional view for explaining the manufacturing process of the conventional example.
【図１７】従来例の製造工程を説明するための断面図で
ある。FIG. 17 is a cross-sectional view for explaining the manufacturing process of the conventional example.
１ 絶縁基板 ２ Ｗシリサイド膜（熱吸収膜） ３ 絶縁性薄膜（絶縁膜） ４ 多結晶シリコン膜（半導体膜） ５ ＬＴＯ膜（ゲート絶縁膜） ６ ゲート電極 ９ 不純物領域 Ａ ＴＦＴ（半導体素子） 1 insulating substrate 2 W silicide film (heat absorbing film) 3 insulating thin film (insulating film) 4 polycrystalline silicon film (semiconductor film) 5 LTO film (gate insulating film) 6 gate electrode 9 impurity region A TFT (semiconductor element)
───────────────────────────────────────────────────── フロントページの続き (72)発明者 森本 佳宏 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 米田 清 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 ─────────────────────────────────────────────────── ─── Continuation of front page (72) Inventor Yoshihiro Morimoto 2-5-5 Keihanhondori, Moriguchi-shi, Osaka Sanyo Electric Co., Ltd. (72) Inventor Kiyoshi Yoneda 2-chome, Keihanhondori, Moriguchi-shi, Osaka No. 5 Sanyo Electric Co., Ltd.
Claims (2)
処理にＲＴＡ法（Rapid Thermal Annealing）を用いる
ものにおいて、前記ＲＴＡによる熱加熱を複数回を１単
位として行うとともに、加熱温度を初回から最終回にか
けて段階的に上昇させることを特徴とした半導体装置の
製造方法。1. A method using RTA (Rapid Thermal Annealing) for heat treatment in the process of forming a semiconductor element on a substrate, wherein the heating by RTA is performed plural times as one unit, and the heating temperature is set from the first to the final. A method of manufacturing a semiconductor device, which comprises raising the temperature in stages over time.
の半導体膜の上に、ゲート絶縁膜を介してゲート電極を
形成する工程と、前記半導体膜に不純物領域を形成する
工程と、この不純物領域をＲＴＡ法により熱処理して活
性化する工程とを備え、前記ＲＴＡによる熱加熱を複数
回を１単位として行うとともに、加熱温度を初回から最
終回にかけて段階的に上昇させることを特徴とした半導
体装置の製造方法。2. A step of forming a semiconductor film on a substrate, a step of forming a gate electrode on the semiconductor film via a gate insulating film, a step of forming an impurity region in the semiconductor film, And a step of heat-treating the impurity region by RTA method to activate the impurity region, wherein the heating by RTA is performed a plurality of times as one unit, and the heating temperature is raised stepwise from the first time to the final time. Manufacturing method of semiconductor device.
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7199982A JP3071129B2 (en) | 1995-08-04 | 1995-08-04 | Method for manufacturing semiconductor device |
| US08/677,424 US5771110A (en) | 1995-07-03 | 1996-07-02 | Thin film transistor device, display device and method of fabricating the same |
| KR1019960026820A KR100375289B1 (en) | 1995-07-03 | 1996-07-03 | Semiconductor devices and display devices and their manufacturing methods |
| US09/056,604 US6500704B1 (en) | 1995-07-03 | 1998-04-08 | Semiconductor device, display device and method of fabricating the same |
| KR1020000046550A KR100376905B1 (en) | 1995-07-03 | 2000-08-11 | A semiconductor device and a display, and a method for manufacturing thereof |
| US09/813,866 US6790714B2 (en) | 1995-07-03 | 2001-03-22 | Semiconductor device, display device and method of fabricating the same |
| US10/917,394 US7084052B2 (en) | 1995-07-03 | 2004-08-13 | Semiconductor device, display device and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7199982A JP3071129B2 (en) | 1995-08-04 | 1995-08-04 | Method for manufacturing semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0951100A true JPH0951100A (en) | 1997-02-18 |
| JP3071129B2 JP3071129B2 (en) | 2000-07-31 |
Family
ID=16416823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7199982A Expired - Fee Related JP3071129B2 (en) | 1995-07-03 | 1995-08-04 | Method for manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3071129B2 (en) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002176001A (en) * | 2000-12-05 | 2002-06-21 | Semiconductor Energy Lab Co Ltd | Heat treating system |
| JP2002176000A (en) * | 2000-12-05 | 2002-06-21 | Semiconductor Energy Lab Co Ltd | Heat treatment apparatus and manufacturing method of semiconductor device |
| US6830616B1 (en) | 1997-02-10 | 2004-12-14 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor and manufacturing method of semiconductor device |
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| KR100556634B1 (en) * | 1997-10-13 | 2006-06-21 | 산요덴키가부시키가이샤 | Semiconductor device manufacturing method and liquid crystal display manufacturing method |
| US7214574B2 (en) | 1997-03-11 | 2007-05-08 | Semiconductor Energy Laboratory Co., Ltd. | Heating treatment device, heating treatment method and fabrication method of semiconductor device |
| US7459354B2 (en) | 2001-01-29 | 2008-12-02 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a semiconductor device including top gate thin film transistor and method for manufacturing an active matrix device including top gate thin film transistor |
-
1995
- 1995-08-04 JP JP7199982A patent/JP3071129B2/en not_active Expired - Fee Related
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| JP3071129B2 (en) | 2000-07-31 |
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